test/CodeGen/Mips/msa/2r.ll

   1 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   2
   3 @llvm_mips_nloc_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   4 @llvm_mips_nloc_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   5
   6 define void @llvm_mips_nloc_b_test() nounwind {
   7 entry:
   8   %0 = load <16 x i8>* @llvm_mips_nloc_b_ARG1
   9   %1 = tail call <16 x i8> @llvm.mips.nloc.b(<16 x i8> %0)
  10   store <16 x i8> %1, <16 x i8>* @llvm_mips_nloc_b_RES
  11   ret void
  12 }
  13
  14 declare <16 x i8> @llvm.mips.nloc.b(<16 x i8>) nounwind
  15
  16 ; CHECK: llvm_mips_nloc_b_test:
  17 ; CHECK: ld.b
  18 ; CHECK: nloc.b
  19 ; CHECK: st.b
  20 ; CHECK: .size llvm_mips_nloc_b_test
  21 ;
  22 @llvm_mips_nloc_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  23 @llvm_mips_nloc_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  24
  25 define void @llvm_mips_nloc_h_test() nounwind {
  26 entry:
  27   %0 = load <8 x i16>* @llvm_mips_nloc_h_ARG1
  28   %1 = tail call <8 x i16> @llvm.mips.nloc.h(<8 x i16> %0)
  29   store <8 x i16> %1, <8 x i16>* @llvm_mips_nloc_h_RES
  30   ret void
  31 }
  32
  33 declare <8 x i16> @llvm.mips.nloc.h(<8 x i16>) nounwind
  34
  35 ; CHECK: llvm_mips_nloc_h_test:
  36 ; CHECK: ld.h
  37 ; CHECK: nloc.h
  38 ; CHECK: st.h
  39 ; CHECK: .size llvm_mips_nloc_h_test
  40 ;
  41 @llvm_mips_nloc_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  42 @llvm_mips_nloc_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  43
  44 define void @llvm_mips_nloc_w_test() nounwind {
  45 entry:
  46   %0 = load <4 x i32>* @llvm_mips_nloc_w_ARG1
  47   %1 = tail call <4 x i32> @llvm.mips.nloc.w(<4 x i32> %0)
  48   store <4 x i32> %1, <4 x i32>* @llvm_mips_nloc_w_RES
  49   ret void
  50 }
  51
  52 declare <4 x i32> @llvm.mips.nloc.w(<4 x i32>) nounwind
  53
  54 ; CHECK: llvm_mips_nloc_w_test:
  55 ; CHECK: ld.w
  56 ; CHECK: nloc.w
  57 ; CHECK: st.w
  58 ; CHECK: .size llvm_mips_nloc_w_test
  59 ;
  60 @llvm_mips_nloc_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  61 @llvm_mips_nloc_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  62
  63 define void @llvm_mips_nloc_d_test() nounwind {
  64 entry:
  65   %0 = load <2 x i64>* @llvm_mips_nloc_d_ARG1
  66   %1 = tail call <2 x i64> @llvm.mips.nloc.d(<2 x i64> %0)
  67   store <2 x i64> %1, <2 x i64>* @llvm_mips_nloc_d_RES
  68   ret void
  69 }
  70
  71 declare <2 x i64> @llvm.mips.nloc.d(<2 x i64>) nounwind
  72
  73 ; CHECK: llvm_mips_nloc_d_test:
  74 ; CHECK: ld.d
  75 ; CHECK: nloc.d
  76 ; CHECK: st.d
  77 ; CHECK: .size llvm_mips_nloc_d_test
  78 ;
  79 @llvm_mips_nlzc_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  80 @llvm_mips_nlzc_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
  81
  82 define void @llvm_mips_nlzc_b_test() nounwind {
  83 entry:
  84   %0 = load <16 x i8>* @llvm_mips_nlzc_b_ARG1
  85   %1 = tail call <16 x i8> @llvm.mips.nlzc.b(<16 x i8> %0)
  86   store <16 x i8> %1, <16 x i8>* @llvm_mips_nlzc_b_RES
  87   ret void
  88 }
  89
  90 declare <16 x i8> @llvm.mips.nlzc.b(<16 x i8>) nounwind
  91
  92 ; CHECK: llvm_mips_nlzc_b_test:
  93 ; CHECK: ld.b
  94 ; CHECK: nlzc.b
  95 ; CHECK: st.b
  96 ; CHECK: .size llvm_mips_nlzc_b_test
  97 ;
  98 @llvm_mips_nlzc_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  99 @llvm_mips_nlzc_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 100
 101 define void @llvm_mips_nlzc_h_test() nounwind {
 102 entry:
 103   %0 = load <8 x i16>* @llvm_mips_nlzc_h_ARG1
 104   %1 = tail call <8 x i16> @llvm.mips.nlzc.h(<8 x i16> %0)
 105   store <8 x i16> %1, <8 x i16>* @llvm_mips_nlzc_h_RES
 106   ret void
 107 }
 108
 109 declare <8 x i16> @llvm.mips.nlzc.h(<8 x i16>) nounwind
 110
 111 ; CHECK: llvm_mips_nlzc_h_test:
 112 ; CHECK: ld.h
 113 ; CHECK: nlzc.h
 114 ; CHECK: st.h
 115 ; CHECK: .size llvm_mips_nlzc_h_test
 116 ;
 117 @llvm_mips_nlzc_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 118 @llvm_mips_nlzc_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 119
 120 define void @llvm_mips_nlzc_w_test() nounwind {
 121 entry:
 122   %0 = load <4 x i32>* @llvm_mips_nlzc_w_ARG1
 123   %1 = tail call <4 x i32> @llvm.mips.nlzc.w(<4 x i32> %0)
 124   store <4 x i32> %1, <4 x i32>* @llvm_mips_nlzc_w_RES
 125   ret void
 126 }
 127
 128 declare <4 x i32> @llvm.mips.nlzc.w(<4 x i32>) nounwind
 129
 130 ; CHECK: llvm_mips_nlzc_w_test:
 131 ; CHECK: ld.w
 132 ; CHECK: nlzc.w
 133 ; CHECK: st.w
 134 ; CHECK: .size llvm_mips_nlzc_w_test
 135 ;
 136 @llvm_mips_nlzc_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 137 @llvm_mips_nlzc_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 138
 139 define void @llvm_mips_nlzc_d_test() nounwind {
 140 entry:
 141   %0 = load <2 x i64>* @llvm_mips_nlzc_d_ARG1
 142   %1 = tail call <2 x i64> @llvm.mips.nlzc.d(<2 x i64> %0)
 143   store <2 x i64> %1, <2 x i64>* @llvm_mips_nlzc_d_RES
 144   ret void
 145 }
 146
 147 declare <2 x i64> @llvm.mips.nlzc.d(<2 x i64>) nounwind
 148
 149 ; CHECK: llvm_mips_nlzc_d_test:
 150 ; CHECK: ld.d
 151 ; CHECK: nlzc.d
 152 ; CHECK: st.d
 153 ; CHECK: .size llvm_mips_nlzc_d_test
 154 ;
 155 @llvm_mips_pcnt_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 156 @llvm_mips_pcnt_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 157
 158 define void @llvm_mips_pcnt_b_test() nounwind {
 159 entry:
 160   %0 = load <16 x i8>* @llvm_mips_pcnt_b_ARG1
 161   %1 = tail call <16 x i8> @llvm.mips.pcnt.b(<16 x i8> %0)
 162   store <16 x i8> %1, <16 x i8>* @llvm_mips_pcnt_b_RES
 163   ret void
 164 }
 165
 166 declare <16 x i8> @llvm.mips.pcnt.b(<16 x i8>) nounwind
 167
 168 ; CHECK: llvm_mips_pcnt_b_test:
 169 ; CHECK: ld.b
 170 ; CHECK: pcnt.b
 171 ; CHECK: st.b
 172 ; CHECK: .size llvm_mips_pcnt_b_test
 173 ;
 174 @llvm_mips_pcnt_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 175 @llvm_mips_pcnt_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 176
 177 define void @llvm_mips_pcnt_h_test() nounwind {
 178 entry:
 179   %0 = load <8 x i16>* @llvm_mips_pcnt_h_ARG1
 180   %1 = tail call <8 x i16> @llvm.mips.pcnt.h(<8 x i16> %0)
 181   store <8 x i16> %1, <8 x i16>* @llvm_mips_pcnt_h_RES
 182   ret void
 183 }
 184
 185 declare <8 x i16> @llvm.mips.pcnt.h(<8 x i16>) nounwind
 186
 187 ; CHECK: llvm_mips_pcnt_h_test:
 188 ; CHECK: ld.h
 189 ; CHECK: pcnt.h
 190 ; CHECK: st.h
 191 ; CHECK: .size llvm_mips_pcnt_h_test
 192 ;
 193 @llvm_mips_pcnt_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 194 @llvm_mips_pcnt_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 195
 196 define void @llvm_mips_pcnt_w_test() nounwind {
 197 entry:
 198   %0 = load <4 x i32>* @llvm_mips_pcnt_w_ARG1
 199   %1 = tail call <4 x i32> @llvm.mips.pcnt.w(<4 x i32> %0)
 200   store <4 x i32> %1, <4 x i32>* @llvm_mips_pcnt_w_RES
 201   ret void
 202 }
 203
 204 declare <4 x i32> @llvm.mips.pcnt.w(<4 x i32>) nounwind
 205
 206 ; CHECK: llvm_mips_pcnt_w_test:
 207 ; CHECK: ld.w
 208 ; CHECK: pcnt.w
 209 ; CHECK: st.w
 210 ; CHECK: .size llvm_mips_pcnt_w_test
 211 ;
 212 @llvm_mips_pcnt_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 213 @llvm_mips_pcnt_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 214
 215 define void @llvm_mips_pcnt_d_test() nounwind {
 216 entry:
 217   %0 = load <2 x i64>* @llvm_mips_pcnt_d_ARG1
 218   %1 = tail call <2 x i64> @llvm.mips.pcnt.d(<2 x i64> %0)
 219   store <2 x i64> %1, <2 x i64>* @llvm_mips_pcnt_d_RES
 220   ret void
 221 }
 222
 223 declare <2 x i64> @llvm.mips.pcnt.d(<2 x i64>) nounwind
 224
 225 ; CHECK: llvm_mips_pcnt_d_test:
 226 ; CHECK: ld.d
 227 ; CHECK: pcnt.d
 228 ; CHECK: st.d
 229 ; CHECK: .size llvm_mips_pcnt_d_test
 230 ;