Add support for ARM's Advanced SIMD (NEON) instruction set.
[oota-llvm.git] / test / CodeGen / ARM / vcge.ll
1 ; RUN: llvm-as < %s | llc -march=arm -mattr=+neon > %t
2 ; RUN: grep {vcge\\.s8} %t | count 2
3 ; RUN: grep {vcge\\.s16} %t | count 2
4 ; RUN: grep {vcge\\.s32} %t | count 2
5 ; RUN: grep {vcge\\.u8} %t | count 2
6 ; RUN: grep {vcge\\.u16} %t | count 2
7 ; RUN: grep {vcge\\.u32} %t | count 2
8 ; RUN: grep {vcge\\.f32} %t | count 2
9
10 define <8 x i8> @vcges8(<8 x i8>* %A, <8 x i8>* %B) nounwind {
11         %tmp1 = load <8 x i8>* %A
12         %tmp2 = load <8 x i8>* %B
13         %tmp3 = vicmp sge <8 x i8> %tmp1, %tmp2
14         ret <8 x i8> %tmp3
15 }
16
17 define <4 x i16> @vcges16(<4 x i16>* %A, <4 x i16>* %B) nounwind {
18         %tmp1 = load <4 x i16>* %A
19         %tmp2 = load <4 x i16>* %B
20         %tmp3 = vicmp sge <4 x i16> %tmp1, %tmp2
21         ret <4 x i16> %tmp3
22 }
23
24 define <2 x i32> @vcges32(<2 x i32>* %A, <2 x i32>* %B) nounwind {
25         %tmp1 = load <2 x i32>* %A
26         %tmp2 = load <2 x i32>* %B
27         %tmp3 = vicmp sge <2 x i32> %tmp1, %tmp2
28         ret <2 x i32> %tmp3
29 }
30
31 define <8 x i8> @vcgeu8(<8 x i8>* %A, <8 x i8>* %B) nounwind {
32         %tmp1 = load <8 x i8>* %A
33         %tmp2 = load <8 x i8>* %B
34         %tmp3 = vicmp uge <8 x i8> %tmp1, %tmp2
35         ret <8 x i8> %tmp3
36 }
37
38 define <4 x i16> @vcgeu16(<4 x i16>* %A, <4 x i16>* %B) nounwind {
39         %tmp1 = load <4 x i16>* %A
40         %tmp2 = load <4 x i16>* %B
41         %tmp3 = vicmp uge <4 x i16> %tmp1, %tmp2
42         ret <4 x i16> %tmp3
43 }
44
45 define <2 x i32> @vcgeu32(<2 x i32>* %A, <2 x i32>* %B) nounwind {
46         %tmp1 = load <2 x i32>* %A
47         %tmp2 = load <2 x i32>* %B
48         %tmp3 = vicmp uge <2 x i32> %tmp1, %tmp2
49         ret <2 x i32> %tmp3
50 }
51
52 define <2 x i32> @vcgef32(<2 x float>* %A, <2 x float>* %B) nounwind {
53         %tmp1 = load <2 x float>* %A
54         %tmp2 = load <2 x float>* %B
55         %tmp3 = vfcmp oge <2 x float> %tmp1, %tmp2
56         ret <2 x i32> %tmp3
57 }
58
59 define <16 x i8> @vcgeQs8(<16 x i8>* %A, <16 x i8>* %B) nounwind {
60         %tmp1 = load <16 x i8>* %A
61         %tmp2 = load <16 x i8>* %B
62         %tmp3 = vicmp sge <16 x i8> %tmp1, %tmp2
63         ret <16 x i8> %tmp3
64 }
65
66 define <8 x i16> @vcgeQs16(<8 x i16>* %A, <8 x i16>* %B) nounwind {
67         %tmp1 = load <8 x i16>* %A
68         %tmp2 = load <8 x i16>* %B
69         %tmp3 = vicmp sge <8 x i16> %tmp1, %tmp2
70         ret <8 x i16> %tmp3
71 }
72
73 define <4 x i32> @vcgeQs32(<4 x i32>* %A, <4 x i32>* %B) nounwind {
74         %tmp1 = load <4 x i32>* %A
75         %tmp2 = load <4 x i32>* %B
76         %tmp3 = vicmp sge <4 x i32> %tmp1, %tmp2
77         ret <4 x i32> %tmp3
78 }
79
80 define <16 x i8> @vcgeQu8(<16 x i8>* %A, <16 x i8>* %B) nounwind {
81         %tmp1 = load <16 x i8>* %A
82         %tmp2 = load <16 x i8>* %B
83         %tmp3 = vicmp uge <16 x i8> %tmp1, %tmp2
84         ret <16 x i8> %tmp3
85 }
86
87 define <8 x i16> @vcgeQu16(<8 x i16>* %A, <8 x i16>* %B) nounwind {
88         %tmp1 = load <8 x i16>* %A
89         %tmp2 = load <8 x i16>* %B
90         %tmp3 = vicmp uge <8 x i16> %tmp1, %tmp2
91         ret <8 x i16> %tmp3
92 }
93
94 define <4 x i32> @vcgeQu32(<4 x i32>* %A, <4 x i32>* %B) nounwind {
95         %tmp1 = load <4 x i32>* %A
96         %tmp2 = load <4 x i32>* %B
97         %tmp3 = vicmp uge <4 x i32> %tmp1, %tmp2
98         ret <4 x i32> %tmp3
99 }
100
101 define <4 x i32> @vcgeQf32(<4 x float>* %A, <4 x float>* %B) nounwind {
102         %tmp1 = load <4 x float>* %A
103         %tmp2 = load <4 x float>* %B
104         %tmp3 = vfcmp oge <4 x float> %tmp1, %tmp2
105         ret <4 x i32> %tmp3
106 }