test/CodeGen/AArch64/neon-shift.ll

   1 ; RUN: llc < %s -verify-machineinstrs -mtriple=aarch64-none-linux-gnu -mattr=+neon | FileCheck %s
   2
   3 declare <8 x i8> @llvm.arm.neon.vshiftu.v8i8(<8 x i8>, <8 x i8>)
   4 declare <8 x i8> @llvm.arm.neon.vshifts.v8i8(<8 x i8>, <8 x i8>)
   5
   6 define <8 x i8> @test_uqshl_v8i8(<8 x i8> %lhs, <8 x i8> %rhs) {
   7 ; CHECK: test_uqshl_v8i8:
   8   %tmp1 = call <8 x i8> @llvm.arm.neon.vshiftu.v8i8(<8 x i8> %lhs, <8 x i8> %rhs)
   9 ; CHECK: ushl v0.8b, v0.8b, v1.8b
  10   ret <8 x i8> %tmp1
  11 }
  12
  13 define <8 x i8> @test_sqshl_v8i8(<8 x i8> %lhs, <8 x i8> %rhs) {
  14 ; CHECK: test_sqshl_v8i8:
  15   %tmp1 = call <8 x i8> @llvm.arm.neon.vshifts.v8i8(<8 x i8> %lhs, <8 x i8> %rhs)
  16 ; CHECK: sshl v0.8b, v0.8b, v1.8b
  17   ret <8 x i8> %tmp1
  18 }
  19
  20 declare <16 x i8> @llvm.arm.neon.vshiftu.v16i8(<16 x i8>, <16 x i8>)
  21 declare <16 x i8> @llvm.arm.neon.vshifts.v16i8(<16 x i8>, <16 x i8>)
  22
  23 define <16 x i8> @test_ushl_v16i8(<16 x i8> %lhs, <16 x i8> %rhs) {
  24 ; CHECK: test_ushl_v16i8:
  25   %tmp1 = call <16 x i8> @llvm.arm.neon.vshiftu.v16i8(<16 x i8> %lhs, <16 x i8> %rhs)
  26 ; CHECK: ushl v0.16b, v0.16b, v1.16b
  27   ret <16 x i8> %tmp1
  28 }
  29
  30 define <16 x i8> @test_sshl_v16i8(<16 x i8> %lhs, <16 x i8> %rhs) {
  31 ; CHECK: test_sshl_v16i8:
  32   %tmp1 = call <16 x i8> @llvm.arm.neon.vshifts.v16i8(<16 x i8> %lhs, <16 x i8> %rhs)
  33 ; CHECK: sshl v0.16b, v0.16b, v1.16b
  34   ret <16 x i8> %tmp1
  35 }
  36
  37 declare <4 x i16> @llvm.arm.neon.vshiftu.v4i16(<4 x i16>, <4 x i16>)
  38 declare <4 x i16> @llvm.arm.neon.vshifts.v4i16(<4 x i16>, <4 x i16>)
  39
  40 define <4 x i16> @test_ushl_v4i16(<4 x i16> %lhs, <4 x i16> %rhs) {
  41 ; CHECK: test_ushl_v4i16:
  42   %tmp1 = call <4 x i16> @llvm.arm.neon.vshiftu.v4i16(<4 x i16> %lhs, <4 x i16> %rhs)
  43 ; CHECK: ushl v0.4h, v0.4h, v1.4h
  44   ret <4 x i16> %tmp1
  45 }
  46
  47 define <4 x i16> @test_sshl_v4i16(<4 x i16> %lhs, <4 x i16> %rhs) {
  48 ; CHECK: test_sshl_v4i16:
  49   %tmp1 = call <4 x i16> @llvm.arm.neon.vshifts.v4i16(<4 x i16> %lhs, <4 x i16> %rhs)
  50 ; CHECK: sshl v0.4h, v0.4h, v1.4h
  51   ret <4 x i16> %tmp1
  52 }
  53
  54 declare <8 x i16> @llvm.arm.neon.vshiftu.v8i16(<8 x i16>, <8 x i16>)
  55 declare <8 x i16> @llvm.arm.neon.vshifts.v8i16(<8 x i16>, <8 x i16>)
  56
  57 define <8 x i16> @test_ushl_v8i16(<8 x i16> %lhs, <8 x i16> %rhs) {
  58 ; CHECK: test_ushl_v8i16:
  59   %tmp1 = call <8 x i16> @llvm.arm.neon.vshiftu.v8i16(<8 x i16> %lhs, <8 x i16> %rhs)
  60 ; CHECK: ushl v0.8h, v0.8h, v1.8h
  61   ret <8 x i16> %tmp1
  62 }
  63
  64 define <8 x i16> @test_sshl_v8i16(<8 x i16> %lhs, <8 x i16> %rhs) {
  65 ; CHECK: test_sshl_v8i16:
  66   %tmp1 = call <8 x i16> @llvm.arm.neon.vshifts.v8i16(<8 x i16> %lhs, <8 x i16> %rhs)
  67 ; CHECK: sshl v0.8h, v0.8h, v1.8h
  68   ret <8 x i16> %tmp1
  69 }
  70
  71 declare <2 x i32> @llvm.arm.neon.vshiftu.v2i32(<2 x i32>, <2 x i32>)
  72 declare <2 x i32> @llvm.arm.neon.vshifts.v2i32(<2 x i32>, <2 x i32>)
  73
  74 define <2 x i32> @test_ushl_v2i32(<2 x i32> %lhs, <2 x i32> %rhs) {
  75 ; CHECK: test_ushl_v2i32:
  76   %tmp1 = call <2 x i32> @llvm.arm.neon.vshiftu.v2i32(<2 x i32> %lhs, <2 x i32> %rhs)
  77 ; CHECK: ushl v0.2s, v0.2s, v1.2s
  78   ret <2 x i32> %tmp1
  79 }
  80
  81 define <2 x i32> @test_sshl_v2i32(<2 x i32> %lhs, <2 x i32> %rhs) {
  82 ; CHECK: test_sshl_v2i32:
  83   %tmp1 = call <2 x i32> @llvm.arm.neon.vshifts.v2i32(<2 x i32> %lhs, <2 x i32> %rhs)
  84 ; CHECK: sshl v0.2s, v0.2s, v1.2s
  85   ret <2 x i32> %tmp1
  86 }
  87
  88 declare <4 x i32> @llvm.arm.neon.vshiftu.v4i32(<4 x i32>, <4 x i32>)
  89 declare <4 x i32> @llvm.arm.neon.vshifts.v4i32(<4 x i32>, <4 x i32>)
  90
  91 define <4 x i32> @test_ushl_v4i32(<4 x i32> %lhs, <4 x i32> %rhs) {
  92 ; CHECK: test_ushl_v4i32:
  93   %tmp1 = call <4 x i32> @llvm.arm.neon.vshiftu.v4i32(<4 x i32> %lhs, <4 x i32> %rhs)
  94 ; CHECK: ushl v0.4s, v0.4s, v1.4s
  95   ret <4 x i32> %tmp1
  96 }
  97
  98 define <4 x i32> @test_sshl_v4i32(<4 x i32> %lhs, <4 x i32> %rhs) {
  99 ; CHECK: test_sshl_v4i32:
 100   %tmp1 = call <4 x i32> @llvm.arm.neon.vshifts.v4i32(<4 x i32> %lhs, <4 x i32> %rhs)
 101 ; CHECK: sshl v0.4s, v0.4s, v1.4s
 102   ret <4 x i32> %tmp1
 103 }
 104
 105 declare <2 x i64> @llvm.arm.neon.vshiftu.v2i64(<2 x i64>, <2 x i64>)
 106 declare <2 x i64> @llvm.arm.neon.vshifts.v2i64(<2 x i64>, <2 x i64>)
 107
 108 define <2 x i64> @test_ushl_v2i64(<2 x i64> %lhs, <2 x i64> %rhs) {
 109 ; CHECK: test_ushl_v2i64:
 110   %tmp1 = call <2 x i64> @llvm.arm.neon.vshiftu.v2i64(<2 x i64> %lhs, <2 x i64> %rhs)
 111 ; CHECK: ushl v0.2d, v0.2d, v1.2d
 112   ret <2 x i64> %tmp1
 113 }
 114
 115 define <2 x i64> @test_sshl_v2i64(<2 x i64> %lhs, <2 x i64> %rhs) {
 116 ; CHECK: test_sshl_v2i64:
 117   %tmp1 = call <2 x i64> @llvm.arm.neon.vshifts.v2i64(<2 x i64> %lhs, <2 x i64> %rhs)
 118 ; CHECK: sshl v0.2d, v0.2d, v1.2d
 119   ret <2 x i64> %tmp1
 120 }
 121
 122
 123 define <8 x i8> @test_shl_v8i8(<8 x i8> %a) {
 124 ; CHECK: test_shl_v8i8:
 125 ; CHECK: shl {{v[0-9]+}}.8b, {{v[0-9]+}}.8b, #3
 126   %tmp = shl <8 x i8> %a, <i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3>
 127   ret <8 x i8> %tmp
 128 }
 129
 130 define <4 x i16> @test_shl_v4i16(<4 x i16> %a) {
 131 ; CHECK: test_shl_v4i16:
 132 ; CHECK: shl {{v[0-9]+}}.4h, {{v[0-9]+}}.4h, #3
 133   %tmp = shl <4 x i16> %a, <i16 3, i16 3, i16 3, i16 3>
 134   ret <4 x i16> %tmp
 135 }
 136
 137 define <2 x i32> @test_shl_v2i32(<2 x i32> %a) {
 138 ; CHECK: test_shl_v2i32:
 139 ; CHECK: shl {{v[0-9]+}}.2s, {{v[0-9]+}}.2s, #3
 140   %tmp = shl <2 x i32> %a, <i32 3, i32 3>
 141   ret <2 x i32> %tmp
 142 }
 143
 144 define <16 x i8> @test_shl_v16i8(<16 x i8> %a) {
 145 ; CHECK: test_shl_v16i8:
 146 ; CHECK: shl {{v[0-9]+}}.16b, {{v[0-9]+}}.16b, #3
 147   %tmp = shl <16 x i8> %a, <i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3, i8 3>
 148   ret <16 x i8> %tmp
 149 }
 150
 151 define <8 x i16> @test_shl_v8i16(<8 x i16> %a) {
 152 ; CHECK: test_shl_v8i16:
 153 ; CHECK: shl {{v[0-9]+}}.8h, {{v[0-9]+}}.8h, #3
 154   %tmp = shl <8 x i16> %a, <i16 3, i16 3, i16 3, i16 3, i16 3, i16 3, i16 3, i16 3>
 155   ret <8 x i16> %tmp
 156 }
 157
 158 define <4 x i32> @test_shl_v4i32(<4 x i32> %a) {
 159 ; CHECK: test_shl_v4i32:
 160 ; CHECK: shl {{v[0-9]+}}.4s, {{v[0-9]+}}.4s, #3
 161   %tmp = shl <4 x i32> %a, <i32 3, i32 3, i32 3, i32 3>
 162   ret <4 x i32> %tmp
 163 }
 164
 165 define <2 x i64> @test_shl_v2i64(<2 x i64> %a) {
 166 ; CHECK: test_shl_v2i64:
 167 ; CHECK: shl {{v[0-9]+}}.2d, {{v[0-9]+}}.2d, #63
 168   %tmp = shl <2 x i64> %a, <i64 63, i64 63>
 169   ret <2 x i64> %tmp
 170 }
 171