lib/Target/XCore/XCoreInstrInfo.td

   1 //===-- XCoreInstrInfo.td - Target Description for XCore ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the XCore instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Uses of CP, DP are not currently reflected in the patterns, since
  15 // having a physical register as an operand prevents loop hoisting and
  16 // since the value of these registers never changes during the life of the
  17 // function.
  18
  19 //===----------------------------------------------------------------------===//
  20 // Instruction format superclass.
  21 //===----------------------------------------------------------------------===//
  22
  23 include "XCoreInstrFormats.td"
  24
  25 //===----------------------------------------------------------------------===//
  26 // XCore specific DAG Nodes.
  27 //
  28
  29 // Call
  30 def SDT_XCoreBranchLink : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  31 def XCoreBranchLink     : SDNode<"XCoreISD::BL",SDT_XCoreBranchLink,
  32                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  33                              SDNPVariadic]>;
  34
  35 def XCoreRetsp       : SDNode<"XCoreISD::RETSP", SDTBrind,
  36                          [SDNPHasChain, SDNPOptInGlue, SDNPMayLoad]>;
  37
  38 def SDT_XCoreBR_JT    : SDTypeProfile<0, 2,
  39                                       [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  40
  41 def XCoreBR_JT : SDNode<"XCoreISD::BR_JT", SDT_XCoreBR_JT,
  42                         [SDNPHasChain]>;
  43
  44 def XCoreBR_JT32 : SDNode<"XCoreISD::BR_JT32", SDT_XCoreBR_JT,
  45                         [SDNPHasChain]>;
  46
  47 def SDT_XCoreAddress    : SDTypeProfile<1, 1,
  48                             [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  49
  50 def pcrelwrapper : SDNode<"XCoreISD::PCRelativeWrapper", SDT_XCoreAddress,
  51                            []>;
  52
  53 def dprelwrapper : SDNode<"XCoreISD::DPRelativeWrapper", SDT_XCoreAddress,
  54                            []>;
  55
  56 def cprelwrapper : SDNode<"XCoreISD::CPRelativeWrapper", SDT_XCoreAddress,
  57                            []>;
  58
  59 def SDT_XCoreStwsp    : SDTypeProfile<0, 2, [SDTCisInt<1>]>;
  60 def XCoreStwsp        : SDNode<"XCoreISD::STWSP", SDT_XCoreStwsp,
  61                                [SDNPHasChain, SDNPMayStore]>;
  62
  63 // These are target-independent nodes, but have target-specific formats.
  64 def SDT_XCoreCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  65 def SDT_XCoreCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  66                                         SDTCisVT<1, i32> ]>;
  67
  68 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_XCoreCallSeqStart,
  69                            [SDNPHasChain, SDNPOutGlue]>;
  70 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_XCoreCallSeqEnd,
  71                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  72
  73 //===----------------------------------------------------------------------===//
  74 // Instruction Pattern Stuff
  75 //===----------------------------------------------------------------------===//
  76
  77 def div4_xform : SDNodeXForm<imm, [{
  78   // Transformation function: imm/4
  79   assert(N->getZExtValue() % 4 == 0);
  80   return getI32Imm(N->getZExtValue()/4);
  81 }]>;
  82
  83 def msksize_xform : SDNodeXForm<imm, [{
  84   // Transformation function: get the size of a mask
  85   assert(isMask_32(N->getZExtValue()));
  86   // look for the first non-zero bit
  87   return getI32Imm(32 - CountLeadingZeros_32(N->getZExtValue()));
  88 }]>;
  89
  90 def neg_xform : SDNodeXForm<imm, [{
  91   // Transformation function: -imm
  92   uint32_t value = N->getZExtValue();
  93   return getI32Imm(-value);
  94 }]>;
  95
  96 def bpwsub_xform : SDNodeXForm<imm, [{
  97   // Transformation function: 32-imm
  98   uint32_t value = N->getZExtValue();
  99   return getI32Imm(32-value);
 100 }]>;
 101
 102 def div4neg_xform : SDNodeXForm<imm, [{
 103   // Transformation function: -imm/4
 104   uint32_t value = N->getZExtValue();
 105   assert(-value % 4 == 0);
 106   return getI32Imm(-value/4);
 107 }]>;
 108
 109 def immUs4Neg : PatLeaf<(imm), [{
 110   uint32_t value = (uint32_t)N->getZExtValue();
 111   return (-value)%4 == 0 && (-value)/4 <= 11;
 112 }]>;
 113
 114 def immUs4 : PatLeaf<(imm), [{
 115   uint32_t value = (uint32_t)N->getZExtValue();
 116   return value%4 == 0 && value/4 <= 11;
 117 }]>;
 118
 119 def immUsNeg : PatLeaf<(imm), [{
 120   return -((uint32_t)N->getZExtValue()) <= 11;
 121 }]>;
 122
 123 def immUs : PatLeaf<(imm), [{
 124   return (uint32_t)N->getZExtValue() <= 11;
 125 }]>;
 126
 127 def immU6 : PatLeaf<(imm), [{
 128   return (uint32_t)N->getZExtValue() < (1 << 6);
 129 }]>;
 130
 131 def immU10 : PatLeaf<(imm), [{
 132   return (uint32_t)N->getZExtValue() < (1 << 10);
 133 }]>;
 134
 135 def immU16 : PatLeaf<(imm), [{
 136   return (uint32_t)N->getZExtValue() < (1 << 16);
 137 }]>;
 138
 139 def immU20 : PatLeaf<(imm), [{
 140   return (uint32_t)N->getZExtValue() < (1 << 20);
 141 }]>;
 142
 143 def immMskBitp : PatLeaf<(imm), [{ return immMskBitp(N); }]>;
 144
 145 def immBitp : PatLeaf<(imm), [{
 146   uint32_t value = (uint32_t)N->getZExtValue();
 147   return (value >= 1 && value <= 8)
 148           || value == 16
 149           || value == 24
 150           || value == 32;
 151 }]>;
 152
 153 def immBpwSubBitp : PatLeaf<(imm), [{
 154   uint32_t value = (uint32_t)N->getZExtValue();
 155   return (value >= 24 && value <= 31)
 156           || value == 16
 157           || value == 8
 158           || value == 0;
 159 }]>;
 160
 161 def lda16f : PatFrag<(ops node:$addr, node:$offset),
 162                      (add node:$addr, (shl node:$offset, 1))>;
 163 def lda16b : PatFrag<(ops node:$addr, node:$offset),
 164                      (sub node:$addr, (shl node:$offset, 1))>;
 165 def ldawf : PatFrag<(ops node:$addr, node:$offset),
 166                      (add node:$addr, (shl node:$offset, 2))>;
 167 def ldawb : PatFrag<(ops node:$addr, node:$offset),
 168                      (sub node:$addr, (shl node:$offset, 2))>;
 169
 170 // Instruction operand types
 171 def calltarget  : Operand<i32>;
 172 def brtarget : Operand<OtherVT>;
 173 def pclabel : Operand<i32>;
 174
 175 // Addressing modes
 176 def ADDRspii : ComplexPattern<i32, 2, "SelectADDRspii", [add, frameindex], []>;
 177 def ADDRdpii : ComplexPattern<i32, 2, "SelectADDRdpii", [add, dprelwrapper],
 178                  []>;
 179 def ADDRcpii : ComplexPattern<i32, 2, "SelectADDRcpii", [add, cprelwrapper],
 180                  []>;
 181
 182 // Address operands
 183 def MEMii : Operand<i32> {
 184   let PrintMethod = "printMemOperand";
 185   let MIOperandInfo = (ops i32imm, i32imm);
 186 }
 187
 188 // Jump tables.
 189 def InlineJT : Operand<i32> {
 190   let PrintMethod = "printInlineJT";
 191 }
 192
 193 def InlineJT32 : Operand<i32> {
 194   let PrintMethod = "printInlineJT32";
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Instruction Class Templates
 199 //===----------------------------------------------------------------------===//
 200
 201 // Three operand short
 202
 203 multiclass F3R_2RUS<bits<5> opc1, bits<5> opc2, string OpcStr, SDNode OpNode> {
 204   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 205                 !strconcat(OpcStr, " $dst, $b, $c"),
 206                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 207   def _2rus : _F2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 208                      !strconcat(OpcStr, " $dst, $b, $c"),
 209                      [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 210 }
 211
 212 multiclass F3R_2RUS_np<bits<5> opc1, bits<5> opc2, string OpcStr> {
 213   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 214                 !strconcat(OpcStr, " $dst, $b, $c"), []>;
 215   def _2rus : _F2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 216                      !strconcat(OpcStr, " $dst, $b, $c"), []>;
 217 }
 218
 219 multiclass F3R_2RBITP<bits<5> opc1, bits<5> opc2, string OpcStr,
 220                       SDNode OpNode> {
 221   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 222                 !strconcat(OpcStr, " $dst, $b, $c"),
 223                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 224   def _2rus : _F2RUSBitp<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 225                          !strconcat(OpcStr, " $dst, $b, $c"),
 226                          [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 227 }
 228
 229 class F3R<bits<5> opc, string OpcStr, SDNode OpNode> :
 230   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 231        !strconcat(OpcStr, " $dst, $b, $c"),
 232        [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 233
 234 class F3R_np<bits<5> opc, string OpcStr> :
 235   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 236        !strconcat(OpcStr, " $dst, $b, $c"), []>;
 237 // Three operand long
 238
 239 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 240 multiclass FL3R_L2RUS<string OpcStr, SDNode OpNode> {
 241   def _l3r: _FL3R<
 242                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 243                  !strconcat(OpcStr, " $dst, $b, $c"),
 244                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 245   def _l2rus : _FL2RUS<
 246                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 247                  !strconcat(OpcStr, " $dst, $b, $c"),
 248                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 249 }
 250
 251 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 252 multiclass FL3R_L2RBITP<string OpcStr, SDNode OpNode> {
 253   def _l3r: _FL3R<
 254                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 255                  !strconcat(OpcStr, " $dst, $b, $c"),
 256                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 257   def _l2rus : _FL2RUS<
 258                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 259                  !strconcat(OpcStr, " $dst, $b, $c"),
 260                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 261 }
 262
 263 class FL3R<string OpcStr, SDNode OpNode> : _FL3R<
 264                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 265                  !strconcat(OpcStr, " $dst, $b, $c"),
 266                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 267
 268 // Register - U6
 269 // Operand register - U6
 270 multiclass FRU6_LRU6_branch<string OpcStr> {
 271   def _ru6: _FRU6<
 272                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 273                  !strconcat(OpcStr, " $cond, $dest"),
 274                  []>;
 275   def _lru6: _FLRU6<
 276                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 277                  !strconcat(OpcStr, " $cond, $dest"),
 278                  []>;
 279 }
 280
 281 multiclass FRU6_LRU6_cp<string OpcStr> {
 282   def _ru6: _FRU6<
 283                  (outs GRRegs:$dst), (ins i32imm:$a),
 284                  !strconcat(OpcStr, " $dst, cp[$a]"),
 285                  []>;
 286   def _lru6: _FLRU6<
 287                  (outs GRRegs:$dst), (ins i32imm:$a),
 288                  !strconcat(OpcStr, " $dst, cp[$a]"),
 289                  []>;
 290 }
 291
 292 // U6
 293 multiclass FU6_LU6<string OpcStr, SDNode OpNode> {
 294   def _u6: _FU6<
 295                  (outs), (ins i32imm:$b),
 296                  !strconcat(OpcStr, " $b"),
 297                  [(OpNode immU6:$b)]>;
 298   def _lu6: _FLU6<
 299                  (outs), (ins i32imm:$b),
 300                  !strconcat(OpcStr, " $b"),
 301                  [(OpNode immU16:$b)]>;
 302 }
 303 multiclass FU6_LU6_int<string OpcStr, Intrinsic Int> {
 304   def _u6: _FU6<
 305                  (outs), (ins i32imm:$b),
 306                  !strconcat(OpcStr, " $b"),
 307                  [(Int immU6:$b)]>;
 308   def _lu6: _FLU6<
 309                  (outs), (ins i32imm:$b),
 310                  !strconcat(OpcStr, " $b"),
 311                  [(Int immU16:$b)]>;
 312 }
 313
 314 multiclass FU6_LU6_np<string OpcStr> {
 315   def _u6: _FU6<
 316                  (outs), (ins i32imm:$b),
 317                  !strconcat(OpcStr, " $b"),
 318                  []>;
 319   def _lu6: _FLU6<
 320                  (outs), (ins i32imm:$b),
 321                  !strconcat(OpcStr, " $b"),
 322                  []>;
 323 }
 324
 325 // U10
 326 multiclass FU10_LU10_np<string OpcStr> {
 327   def _u10: _FU10<
 328                  (outs), (ins i32imm:$b),
 329                  !strconcat(OpcStr, " $b"),
 330                  []>;
 331   def _lu10: _FLU10<
 332                  (outs), (ins i32imm:$b),
 333                  !strconcat(OpcStr, " $b"),
 334                  []>;
 335 }
 336
 337 // Two operand short
 338
 339 class F2R_np<bits<6> opc, string OpcStr> :
 340   _F2R<opc, (outs GRRegs:$dst), (ins GRRegs:$b),
 341        !strconcat(OpcStr, " $dst, $b"), []>;
 342
 343 // Two operand long
 344
 345 //===----------------------------------------------------------------------===//
 346 // Pseudo Instructions
 347 //===----------------------------------------------------------------------===//
 348
 349 let Defs = [SP], Uses = [SP] in {
 350 def ADJCALLSTACKDOWN : PseudoInstXCore<(outs), (ins i32imm:$amt),
 351                                "# ADJCALLSTACKDOWN $amt",
 352                                [(callseq_start timm:$amt)]>;
 353 def ADJCALLSTACKUP : PseudoInstXCore<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 354                             "# ADJCALLSTACKUP $amt1",
 355                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 356 }
 357
 358 def LDWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 359                              "# LDWFI $dst, $addr",
 360                              [(set GRRegs:$dst, (load ADDRspii:$addr))]>;
 361
 362 def LDAWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 363                              "# LDAWFI $dst, $addr",
 364                              [(set GRRegs:$dst, ADDRspii:$addr)]>;
 365
 366 def STWFI : PseudoInstXCore<(outs), (ins GRRegs:$src, MEMii:$addr),
 367                             "# STWFI $src, $addr",
 368                             [(store GRRegs:$src, ADDRspii:$addr)]>;
 369
 370 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 371 // instruction selection into a branch sequence.
 372 let usesCustomInserter = 1 in {
 373   def SELECT_CC : PseudoInstXCore<(outs GRRegs:$dst),
 374                               (ins GRRegs:$cond, GRRegs:$T, GRRegs:$F),
 375                               "# SELECT_CC PSEUDO!",
 376                               [(set GRRegs:$dst,
 377                                  (select GRRegs:$cond, GRRegs:$T, GRRegs:$F))]>;
 378 }
 379
 380 //===----------------------------------------------------------------------===//
 381 // Instructions
 382 //===----------------------------------------------------------------------===//
 383
 384 // Three operand short
 385 defm ADD : F3R_2RUS<0b00010, 0b10010, "add", add>;
 386 defm SUB : F3R_2RUS<0b00011, 0b10011, "sub", sub>;
 387 let neverHasSideEffects = 1 in {
 388 defm EQ : F3R_2RUS_np<0b00110, 0b10110, "eq">;
 389 def LSS_3r : F3R_np<0b11000, "lss">;
 390 def LSU_3r : F3R_np<0b11001, "lsu">;
 391 }
 392 def AND_3r : F3R<0b00111, "and", and>;
 393 def OR_3r : F3R<0b01000, "or", or>;
 394
 395 let mayLoad=1 in {
 396 def LDW_3r : _F3R<0b01001, (outs GRRegs:$dst),
 397                   (ins GRRegs:$addr, GRRegs:$offset),
 398                   "ldw $dst, $addr[$offset]", []>;
 399
 400 def LDW_2rus : _F2RUS<0b00001, (outs GRRegs:$dst),
 401                       (ins GRRegs:$addr, i32imm:$offset),
 402                       "ldw $dst, $addr[$offset]", []>;
 403
 404 def LD16S_3r :  _F3R<0b10000, (outs GRRegs:$dst),
 405                      (ins GRRegs:$addr, GRRegs:$offset),
 406                      "ld16s $dst, $addr[$offset]", []>;
 407
 408 def LD8U_3r :  _F3R<0b10001, (outs GRRegs:$dst),
 409                     (ins GRRegs:$addr, GRRegs:$offset),
 410                     "ld8u $dst, $addr[$offset]", []>;
 411 }
 412
 413 let mayStore=1 in {
 414 def STW_3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 415                     "stw $val, $addr[$offset]", []>;
 416
 417 def STW_2rus : _F2RUS<0b0000, (outs),
 418                       (ins GRRegs:$val, GRRegs:$addr, i32imm:$offset),
 419                       "stw $val, $addr[$offset]", []>;
 420 }
 421
 422 defm SHL : F3R_2RBITP<0b00100, 0b10100, "shl", shl>;
 423 defm SHR : F3R_2RBITP<0b00101, 0b10101, "shr", srl>;
 424 // TODO tsetr
 425
 426 // Three operand long
 427 def LDAWF_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 428                   "ldaw $dst, $addr[$offset]",
 429                   [(set GRRegs:$dst, (ldawf GRRegs:$addr, GRRegs:$offset))]>;
 430
 431 let neverHasSideEffects = 1 in
 432 def LDAWF_l2rus : _FL2RUS<(outs GRRegs:$dst),
 433                     (ins GRRegs:$addr, i32imm:$offset),
 434                     "ldaw $dst, $addr[$offset]",
 435                     []>;
 436
 437 def LDAWB_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 438                   "ldaw $dst, $addr[-$offset]",
 439                   [(set GRRegs:$dst, (ldawb GRRegs:$addr, GRRegs:$offset))]>;
 440
 441 let neverHasSideEffects = 1 in
 442 def LDAWB_l2rus : _FL2RUS<(outs GRRegs:$dst),
 443                     (ins GRRegs:$addr, i32imm:$offset),
 444                     "ldaw $dst, $addr[-$offset]",
 445                     []>;
 446
 447 def LDA16F_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 448                   "lda16 $dst, $addr[$offset]",
 449                   [(set GRRegs:$dst, (lda16f GRRegs:$addr, GRRegs:$offset))]>;
 450
 451 def LDA16B_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 452                   "lda16 $dst, $addr[-$offset]",
 453                   [(set GRRegs:$dst, (lda16b GRRegs:$addr, GRRegs:$offset))]>;
 454
 455 def MUL_l3r : FL3R<"mul", mul>;
 456 // Instructions which may trap are marked as side effecting.
 457 let hasSideEffects = 1 in {
 458 def DIVS_l3r : FL3R<"divs", sdiv>;
 459 def DIVU_l3r : FL3R<"divu", udiv>;
 460 def REMS_l3r : FL3R<"rems", srem>;
 461 def REMU_l3r : FL3R<"remu", urem>;
 462 }
 463 def XOR_l3r : FL3R<"xor", xor>;
 464 defm ASHR : FL3R_L2RBITP<"ashr", sra>;
 465
 466 let Constraints = "$src1 = $dst" in
 467 def CRC_l3r : _FL3R<(outs GRRegs:$dst),
 468                      (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 469                      "crc32 $dst, $src2, $src3",
 470                      [(set GRRegs:$dst,
 471                         (int_xcore_crc32 GRRegs:$src1, GRRegs:$src2,
 472                                          GRRegs:$src3))]>;
 473
 474 // TODO inpw, outpw
 475 let mayStore=1 in {
 476 def ST16_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 477                 "st16 $val, $addr[$offset]",
 478                 []>;
 479
 480 def ST8_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 481                 "st8 $val, $addr[$offset]",
 482                 []>;
 483 }
 484
 485 // Four operand long
 486 let Constraints = "$src1 = $dst1,$src2 = $dst2" in {
 487 def MACCU_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 488                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 489                       GRRegs:$src4),
 490                     "maccu $dst1, $dst2, $src3, $src4",
 491                     []>;
 492
 493 def MACCS_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 494                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 495                       GRRegs:$src4),
 496                     "maccs $dst1, $dst2, $src3, $src4",
 497                     []>;
 498 }
 499
 500 let Constraints = "$src1 = $dst1" in
 501 def CRC8_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 502                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 503                     "crc8 $dst1, $dst2, $src2, $src3",
 504                     []>;
 505
 506 // Five operand long
 507
 508 def LADD_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 509                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 510                     "ladd $dst1, $dst2, $src1, $src2, $src3",
 511                     []>;
 512
 513 def LSUB_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 514                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 515                     "lsub $dst1, $dst2, $src1, $src2, $src3",
 516                     []>;
 517
 518 def LDIV_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 519                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 520                     "ldiv $dst1, $dst2, $src1, $src2, $src3",
 521                     []>;
 522
 523 // Six operand long
 524
 525 def LMUL_l6r : _L6R<(outs GRRegs:$dst1, GRRegs:$dst2),
 526                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 527                       GRRegs:$src4),
 528                     "lmul $dst1, $dst2, $src1, $src2, $src3, $src4",
 529                     []>;
 530
 531 // Register - U6
 532
 533 //let Uses = [DP] in ...
 534 let neverHasSideEffects = 1, isReMaterializable = 1 in
 535 def LDAWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 536                     "ldaw $dst, dp[$a]",
 537                     []>;
 538
 539 let isReMaterializable = 1 in
 540 def LDAWDP_lru6: _FLRU6<
 541                     (outs GRRegs:$dst), (ins MEMii:$a),
 542                     "ldaw $dst, dp[$a]",
 543                     [(set GRRegs:$dst, ADDRdpii:$a)]>;
 544
 545 let mayLoad=1 in
 546 def LDWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 547                     "ldw $dst, dp[$a]",
 548                     []>;
 549
 550 def LDWDP_lru6: _FLRU6<
 551                     (outs GRRegs:$dst), (ins MEMii:$a),
 552                     "ldw $dst, dp[$a]",
 553                     [(set GRRegs:$dst, (load ADDRdpii:$a))]>;
 554
 555 let mayStore=1 in
 556 def STWDP_ru6 : _FRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 557                   "stw $val, dp[$addr]",
 558                   []>;
 559
 560 def STWDP_lru6 : _FLRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 561                   "stw $val, dp[$addr]",
 562                   [(store GRRegs:$val, ADDRdpii:$addr)]>;
 563
 564 //let Uses = [CP] in ..
 565 let mayLoad = 1, isReMaterializable = 1, neverHasSideEffects = 1 in
 566 defm LDWCP : FRU6_LRU6_cp<"ldw">;
 567
 568 let Uses = [SP] in {
 569 let mayStore=1 in {
 570 def STWSP_ru6 : _FRU6<
 571                  (outs), (ins GRRegs:$val, i32imm:$index),
 572                  "stw $val, sp[$index]",
 573                  [(XCoreStwsp GRRegs:$val, immU6:$index)]>;
 574
 575 def STWSP_lru6 : _FLRU6<
 576                  (outs), (ins GRRegs:$val, i32imm:$index),
 577                  "stw $val, sp[$index]",
 578                  [(XCoreStwsp GRRegs:$val, immU16:$index)]>;
 579 }
 580
 581 let mayLoad=1 in {
 582 def LDWSP_ru6 : _FRU6<
 583                  (outs GRRegs:$dst), (ins i32imm:$b),
 584                  "ldw $dst, sp[$b]",
 585                  []>;
 586
 587 def LDWSP_lru6 : _FLRU6<
 588                  (outs GRRegs:$dst), (ins i32imm:$b),
 589                  "ldw $dst, sp[$b]",
 590                  []>;
 591 }
 592
 593 let neverHasSideEffects = 1 in {
 594 def LDAWSP_ru6 : _FRU6<
 595                  (outs GRRegs:$dst), (ins i32imm:$b),
 596                  "ldaw $dst, sp[$b]",
 597                  []>;
 598
 599 def LDAWSP_lru6 : _FLRU6<
 600                  (outs GRRegs:$dst), (ins i32imm:$b),
 601                  "ldaw $dst, sp[$b]",
 602                  []>;
 603
 604 def LDAWSP_ru6_RRegs : _FRU6<
 605                  (outs RRegs:$dst), (ins i32imm:$b),
 606                  "ldaw $dst, sp[$b]",
 607                  []>;
 608
 609 def LDAWSP_lru6_RRegs : _FLRU6<
 610                  (outs RRegs:$dst), (ins i32imm:$b),
 611                  "ldaw $dst, sp[$b]",
 612                  []>;
 613 }
 614 }
 615
 616 let isReMaterializable = 1 in {
 617 def LDC_ru6 : _FRU6<
 618                  (outs GRRegs:$dst), (ins i32imm:$b),
 619                  "ldc $dst, $b",
 620                  [(set GRRegs:$dst, immU6:$b)]>;
 621
 622 def LDC_lru6 : _FLRU6<
 623                  (outs GRRegs:$dst), (ins i32imm:$b),
 624                  "ldc $dst, $b",
 625                  [(set GRRegs:$dst, immU16:$b)]>;
 626 }
 627
 628 def SETC_ru6 : _FRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 629                   "setc res[$r], $val",
 630                   [(int_xcore_setc GRRegs:$r, immU6:$val)]>;
 631
 632 def SETC_lru6 : _FLRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 633                   "setc res[$r], $val",
 634                   [(int_xcore_setc GRRegs:$r, immU16:$val)]>;
 635
 636 // Operand register - U6
 637 let isBranch = 1, isTerminator = 1 in {
 638 defm BRFT: FRU6_LRU6_branch<"bt">;
 639 defm BRBT: FRU6_LRU6_branch<"bt">;
 640 defm BRFF: FRU6_LRU6_branch<"bf">;
 641 defm BRBF: FRU6_LRU6_branch<"bf">;
 642 }
 643
 644 // U6
 645 let Defs = [SP], Uses = [SP] in {
 646 let neverHasSideEffects = 1 in
 647 defm EXTSP : FU6_LU6_np<"extsp">;
 648 let mayStore = 1 in
 649 defm ENTSP : FU6_LU6_np<"entsp">;
 650
 651 let isReturn = 1, isTerminator = 1, mayLoad = 1, isBarrier = 1 in {
 652 defm RETSP : FU6_LU6<"retsp", XCoreRetsp>;
 653 }
 654 }
 655
 656 // TODO extdp, kentsp, krestsp, blat
 657 // getsr, kalli
 658 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 659 def BRBU_u6 : _FU6<
 660                  (outs),
 661                  (ins brtarget:$target),
 662                  "bu $target",
 663                  []>;
 664
 665 def BRBU_lu6 : _FLU6<
 666                  (outs),
 667                  (ins brtarget:$target),
 668                  "bu $target",
 669                  []>;
 670
 671 def BRFU_u6 : _FU6<
 672                  (outs),
 673                  (ins brtarget:$target),
 674                  "bu $target",
 675                  []>;
 676
 677 def BRFU_lu6 : _FLU6<
 678                  (outs),
 679                  (ins brtarget:$target),
 680                  "bu $target",
 681                  []>;
 682 }
 683
 684 //let Uses = [CP] in ...
 685 let Defs = [R11], neverHasSideEffects = 1, isReMaterializable = 1 in
 686 def LDAWCP_u6: _FRU6<(outs), (ins MEMii:$a),
 687                     "ldaw r11, cp[$a]",
 688                     []>;
 689
 690 let Defs = [R11], isReMaterializable = 1 in
 691 def LDAWCP_lu6: _FLRU6<
 692                     (outs), (ins MEMii:$a),
 693                     "ldaw r11, cp[$a]",
 694                     [(set R11, ADDRcpii:$a)]>;
 695
 696 defm SETSR : FU6_LU6_int<"setsr", int_xcore_setsr>;
 697
 698 defm CLRSR : FU6_LU6_int<"clrsr", int_xcore_clrsr>;
 699
 700 // setsr may cause a branch if it is used to enable events. clrsr may
 701 // branch if it is executed while events are enabled.
 702 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in {
 703 defm SETSR_branch : FU6_LU6_np<"setsr">;
 704 defm CLRSR_branch : FU6_LU6_np<"clrsr">;
 705 }
 706
 707 // U10
 708 // TODO ldwcpl, blacp
 709
 710 let Defs = [R11], isReMaterializable = 1, neverHasSideEffects = 1 in
 711 def LDAP_u10 : _FU10<
 712                   (outs),
 713                   (ins i32imm:$addr),
 714                   "ldap r11, $addr",
 715                   []>;
 716
 717 let Defs = [R11], isReMaterializable = 1 in
 718 def LDAP_lu10 : _FLU10<
 719                   (outs),
 720                   (ins i32imm:$addr),
 721                   "ldap r11, $addr",
 722                   [(set R11, (pcrelwrapper tglobaladdr:$addr))]>;
 723
 724 let Defs = [R11], isReMaterializable = 1 in
 725 def LDAP_lu10_ba : _FLU10<(outs),
 726                           (ins i32imm:$addr),
 727                           "ldap r11, $addr",
 728                           [(set R11, (pcrelwrapper tblockaddress:$addr))]>;
 729
 730 let isCall=1,
 731 // All calls clobber the link register and the non-callee-saved registers:
 732 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 733 def BL_u10 : _FU10<
 734                   (outs), (ins calltarget:$target),
 735                   "bl $target",
 736                   [(XCoreBranchLink immU10:$target)]>;
 737
 738 def BL_lu10 : _FLU10<
 739                   (outs), (ins calltarget:$target),
 740                   "bl $target",
 741                   [(XCoreBranchLink immU20:$target)]>;
 742 }
 743
 744 // Two operand short
 745 // TODO eet, eef, tsetmr
 746 def NOT : _F2R<0b100010, (outs GRRegs:$dst), (ins GRRegs:$b),
 747                 "not $dst, $b", [(set GRRegs:$dst, (not GRRegs:$b))]>;
 748
 749 def NEG : _F2R<0b100100, (outs GRRegs:$dst), (ins GRRegs:$b),
 750                 "neg $dst, $b", [(set GRRegs:$dst, (ineg GRRegs:$b))]>;
 751
 752 let Constraints = "$src1 = $dst" in {
 753 def SEXT_rus :
 754   _FRUSSrcDstBitp<0b001101, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 755                   "sext $dst, $src2",
 756                   [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1,
 757                                                      immBitp:$src2))]>;
 758
 759 def SEXT_2r :
 760   _F2RSrcDst<0b001100, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 761              "sext $dst, $src2",
 762              [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1, GRRegs:$src2))]>;
 763
 764 def ZEXT_rus :
 765   _FRUSSrcDstBitp<0b010001, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 766                   "zext $dst, $src2",
 767                   [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1,
 768                                                      immBitp:$src2))]>;
 769
 770 def ZEXT_2r :
 771   _F2RSrcDst<0b010000, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 772              "zext $dst, $src2",
 773              [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1, GRRegs:$src2))]>;
 774
 775 def ANDNOT_2r :
 776   _F2RSrcDst<0b001010, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 777              "andnot $dst, $src2",
 778              [(set GRRegs:$dst, (and GRRegs:$src1, (not GRRegs:$src2)))]>;
 779 }
 780
 781 let isReMaterializable = 1, neverHasSideEffects = 1 in
 782 def MKMSK_rus : _FRUSBitp<0b101001, (outs GRRegs:$dst), (ins i32imm:$size),
 783                           "mkmsk $dst, $size", []>;
 784
 785 def MKMSK_2r : _F2R<0b101000, (outs GRRegs:$dst), (ins GRRegs:$size),
 786                     "mkmsk $dst, $size",
 787                     [(set GRRegs:$dst, (add (shl 1, GRRegs:$size), -1))]>;
 788
 789 def GETR_rus : _FRUS<0b100000, (outs GRRegs:$dst), (ins i32imm:$type),
 790                      "getr $dst, $type",
 791                      [(set GRRegs:$dst, (int_xcore_getr immUs:$type))]>;
 792
 793 def GETTS_2r : _F2R<0b001110, (outs GRRegs:$dst), (ins GRRegs:$r),
 794                     "getts $dst, res[$r]",
 795                     [(set GRRegs:$dst, (int_xcore_getts GRRegs:$r))]>;
 796
 797 def SETPT_2r : _FR2R<0b001111, (outs), (ins GRRegs:$r, GRRegs:$val),
 798                      "setpt res[$r], $val",
 799                      [(int_xcore_setpt GRRegs:$r, GRRegs:$val)]>;
 800
 801 def OUTCT_2r : _F2R<0b010010, (outs), (ins GRRegs:$r, GRRegs:$val),
 802                     "outct res[$r], $val",
 803                     [(int_xcore_outct GRRegs:$r, GRRegs:$val)]>;
 804
 805 def OUTCT_rus : _FRUS<0b010011, (outs), (ins GRRegs:$r, i32imm:$val),
 806                        "outct res[$r], $val",
 807                        [(int_xcore_outct GRRegs:$r, immUs:$val)]>;
 808
 809 def OUTT_2r : _FR2R<0b000011, (outs), (ins GRRegs:$r, GRRegs:$val),
 810                     "outt res[$r], $val",
 811                     [(int_xcore_outt GRRegs:$r, GRRegs:$val)]>;
 812
 813 def OUT_2r : _FR2R<0b101010, (outs), (ins GRRegs:$r, GRRegs:$val),
 814                    "out res[$r], $val",
 815                    [(int_xcore_out GRRegs:$r, GRRegs:$val)]>;
 816
 817 let Constraints = "$src = $dst" in
 818 def OUTSHR_2r :
 819   _F2RSrcDst<0b101011, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 820              "outshr res[$r], $src",
 821              [(set GRRegs:$dst, (int_xcore_outshr GRRegs:$r, GRRegs:$src))]>;
 822
 823 def INCT_2r : _F2R<0b100001, (outs GRRegs:$dst), (ins GRRegs:$r),
 824                    "inct $dst, res[$r]",
 825                    [(set GRRegs:$dst, (int_xcore_inct GRRegs:$r))]>;
 826
 827 def INT_2r : _F2R<0b100011, (outs GRRegs:$dst), (ins GRRegs:$r),
 828                   "int $dst, res[$r]",
 829                   [(set GRRegs:$dst, (int_xcore_int GRRegs:$r))]>;
 830
 831 def IN_2r : _F2R<0b101100, (outs GRRegs:$dst), (ins GRRegs:$r),
 832                  "in $dst, res[$r]",
 833                  [(set GRRegs:$dst, (int_xcore_in GRRegs:$r))]>;
 834
 835 let Constraints = "$src = $dst" in
 836 def INSHR_2r :
 837   _F2RSrcDst<0b101101, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 838              "inshr $dst, res[$r]",
 839              [(set GRRegs:$dst, (int_xcore_inshr GRRegs:$r, GRRegs:$src))]>;
 840
 841 def CHKCT_2r : _F2R<0b110010, (outs), (ins GRRegs:$r, GRRegs:$val),
 842                     "chkct res[$r], $val",
 843                     [(int_xcore_chkct GRRegs:$r, GRRegs:$val)]>;
 844
 845 def CHKCT_rus : _FRUSBitp<0b110011, (outs), (ins GRRegs:$r, i32imm:$val),
 846                           "chkct res[$r], $val",
 847                           [(int_xcore_chkct GRRegs:$r, immUs:$val)]>;
 848
 849 def TESTCT_2r : _F2R<0b101111, (outs GRRegs:$dst), (ins GRRegs:$src),
 850                      "testct $dst, res[$src]",
 851                      [(set GRRegs:$dst, (int_xcore_testct GRRegs:$src))]>;
 852
 853 def TESTWCT_2r : _F2R<0b110001, (outs GRRegs:$dst), (ins GRRegs:$src),
 854                       "testwct $dst, res[$src]",
 855                       [(set GRRegs:$dst, (int_xcore_testwct GRRegs:$src))]>;
 856
 857 def SETD_2r : _FR2R<0b000101, (outs), (ins GRRegs:$r, GRRegs:$val),
 858                     "setd res[$r], $val",
 859                     [(int_xcore_setd GRRegs:$r, GRRegs:$val)]>;
 860
 861 def SETPSC_l2r : _FR2R<0b110000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 862                        "setpsc res[$src1], $src2",
 863                        [(int_xcore_setpsc GRRegs:$src1, GRRegs:$src2)]>;
 864
 865 def GETST_2r : _F2R<0b000001, (outs GRRegs:$dst), (ins GRRegs:$r),
 866                     "getst $dst, res[$r]",
 867                     [(set GRRegs:$dst, (int_xcore_getst GRRegs:$r))]>;
 868
 869 def INITSP_2r : _F2R<0b000100, (outs), (ins GRRegs:$src, GRRegs:$t),
 870                      "init t[$t]:sp, $src",
 871                      [(int_xcore_initsp GRRegs:$t, GRRegs:$src)]>;
 872
 873 def INITPC_2r : _F2R<0b000000, (outs), (ins GRRegs:$src, GRRegs:$t),
 874                      "init t[$t]:pc, $src",
 875                      [(int_xcore_initpc GRRegs:$t, GRRegs:$src)]>;
 876
 877 def INITCP_2r : _F2R<0b000110, (outs), (ins GRRegs:$src, GRRegs:$t),
 878                      "init t[$t]:cp, $src",
 879                      [(int_xcore_initcp GRRegs:$t, GRRegs:$src)]>;
 880
 881 def INITDP_2r : _F2R<0b000010, (outs), (ins GRRegs:$src, GRRegs:$t),
 882                      "init t[$t]:dp, $src",
 883                      [(int_xcore_initdp GRRegs:$t, GRRegs:$src)]>;
 884
 885 def PEEK_2r : _F2R<0b101110, (outs GRRegs:$dst), (ins GRRegs:$src),
 886                     "peek $dst, res[$src]",
 887                     [(set GRRegs:$dst, (int_xcore_peek GRRegs:$src))]>;
 888
 889 def ENDIN_2r : _F2R<0b100101, (outs GRRegs:$dst), (ins GRRegs:$src),
 890                      "endin $dst, res[$src]",
 891                      [(set GRRegs:$dst, (int_xcore_endin GRRegs:$src))]>;
 892
 893 // Two operand long
 894 // getd, testlcl
 895 def BITREV_l2r : _FL2R<0b0000011000, (outs GRRegs:$dst), (ins GRRegs:$src),
 896                        "bitrev $dst, $src",
 897                        [(set GRRegs:$dst, (int_xcore_bitrev GRRegs:$src))]>;
 898
 899 def BYTEREV_l2r : _FL2R<0b0000011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 900                         "byterev $dst, $src",
 901                         [(set GRRegs:$dst, (bswap GRRegs:$src))]>;
 902
 903 def CLZ_l2r : _FL2R<0b000111000, (outs GRRegs:$dst), (ins GRRegs:$src),
 904                     "clz $dst, $src",
 905                     [(set GRRegs:$dst, (ctlz GRRegs:$src))]>;
 906
 907 def SETC_l2r : _FL2R<0b0010111001, (outs), (ins GRRegs:$r, GRRegs:$val),
 908                      "setc res[$r], $val",
 909                      [(int_xcore_setc GRRegs:$r, GRRegs:$val)]>;
 910
 911 def SETTW_l2r : _FLR2R<0b0010011001, (outs), (ins GRRegs:$r, GRRegs:$val),
 912                        "settw res[$r], $val",
 913                        [(int_xcore_settw GRRegs:$r, GRRegs:$val)]>;
 914
 915 def GETPS_l2r : _FL2R<0b0001011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 916                       "get $dst, ps[$src]",
 917                       [(set GRRegs:$dst, (int_xcore_getps GRRegs:$src))]>;
 918
 919 def SETPS_l2r : _FLR2R<0b0001111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 920                        "set ps[$src1], $src2",
 921                        [(int_xcore_setps GRRegs:$src1, GRRegs:$src2)]>;
 922
 923 def INITLR_l2r : _FL2R<0b0001011000, (outs), (ins GRRegs:$src, GRRegs:$t),
 924                        "init t[$t]:lr, $src",
 925                        [(int_xcore_initlr GRRegs:$t, GRRegs:$src)]>;
 926
 927 def SETCLK_l2r : _FLR2R<0b0000111001, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 928                         "setclk res[$src1], $src2",
 929                         [(int_xcore_setclk GRRegs:$src1, GRRegs:$src2)]>;
 930
 931 def SETRDY_l2r : _FLR2R<0b0010111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 932                         "setrdy res[$src1], $src2",
 933                         [(int_xcore_setrdy GRRegs:$src1, GRRegs:$src2)]>;
 934
 935 // One operand short
 936 // TODO edu, eeu, waitet, waitef, tstart, clrtp
 937 // setdp, setcp, setev, kcall
 938 // dgetreg
 939 def MSYNC_1r : _F1R<0b000111, (outs), (ins GRRegs:$a),
 940                     "msync res[$a]",
 941                     [(int_xcore_msync GRRegs:$a)]>;
 942 def MJOIN_1r : _F1R<0b000101, (outs), (ins GRRegs:$a),
 943                     "mjoin res[$a]",
 944                     [(int_xcore_mjoin GRRegs:$a)]>;
 945
 946 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 947 def BAU_1r : _F1R<0b001001, (outs), (ins GRRegs:$a),
 948                  "bau $a",
 949                  [(brind GRRegs:$a)]>;
 950
 951 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 952 def BR_JT : PseudoInstXCore<(outs), (ins InlineJT:$t, GRRegs:$i),
 953                             "bru $i\n$t",
 954                             [(XCoreBR_JT tjumptable:$t, GRRegs:$i)]>;
 955
 956 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 957 def BR_JT32 : PseudoInstXCore<(outs), (ins InlineJT32:$t, GRRegs:$i),
 958                               "bru $i\n$t",
 959                               [(XCoreBR_JT32 tjumptable:$t, GRRegs:$i)]>;
 960
 961 let Defs=[SP], neverHasSideEffects=1 in
 962 def SETSP_1r : _F1R<0b001011, (outs), (ins GRRegs:$a),
 963                  "set sp, $a",
 964                  []>;
 965
 966 let hasCtrlDep = 1 in
 967 def ECALLT_1r : _F1R<0b010011, (outs), (ins GRRegs:$a),
 968                  "ecallt $a",
 969                  []>;
 970
 971 let hasCtrlDep = 1 in
 972 def ECALLF_1r : _F1R<0b010010, (outs), (ins GRRegs:$a),
 973                  "ecallf $a",
 974                  []>;
 975
 976 let isCall=1,
 977 // All calls clobber the link register and the non-callee-saved registers:
 978 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 979 def BLA_1r : _F1R<0b001000, (outs), (ins GRRegs:$a),
 980                  "bla $a",
 981                  [(XCoreBranchLink GRRegs:$a)]>;
 982 }
 983
 984 def SYNCR_1r : _F1R<0b100001, (outs), (ins GRRegs:$a),
 985                  "syncr res[$a]",
 986                  [(int_xcore_syncr GRRegs:$a)]>;
 987
 988 def FREER_1r : _F1R<0b000100, (outs), (ins GRRegs:$a),
 989                "freer res[$a]",
 990                [(int_xcore_freer GRRegs:$a)]>;
 991
 992 let Uses=[R11] in {
 993 def SETV_1r : _F1R<0b010001, (outs), (ins GRRegs:$a),
 994                    "setv res[$a], r11",
 995                    [(int_xcore_setv GRRegs:$a, R11)]>;
 996
 997 def SETEV_1r : _F1R<0b001111, (outs), (ins GRRegs:$a),
 998                     "setev res[$a], r11",
 999                     [(int_xcore_setev GRRegs:$a, R11)]>;
1000 }
1001
1002 def EEU_1r : _F1R<0b000001, (outs), (ins GRRegs:$a),
1003                "eeu res[$a]",
1004                [(int_xcore_eeu GRRegs:$a)]>;
1005
1006 // Zero operand short
1007 // TODO freet, ldspc, stspc, ldssr, stssr, ldsed, stsed,
1008 // stet, getkep, getksp, setkep, getid, kret, dcall, dret,
1009 // dentsp, drestsp
1010
1011 def CLRE_0R : _F0R<0b0000001101, (outs), (ins), "clre", [(int_xcore_clre)]>;
1012
1013 let Defs = [R11] in {
1014 def GETID_0R : _F0R<0b0001001110, (outs), (ins),
1015                     "get r11, id",
1016                     [(set R11, (int_xcore_getid))]>;
1017
1018 def GETED_0R : _F0R<0b0000111110, (outs), (ins),
1019                     "get r11, ed",
1020                     [(set R11, (int_xcore_geted))]>;
1021
1022 def GETET_0R : _F0R<0b0000111111, (outs), (ins),
1023                     "get r11, et",
1024                     [(set R11, (int_xcore_getet))]>;
1025 }
1026
1027 def SSYNC_0r : _F0R<0b0000001110, (outs), (ins),
1028                     "ssync",
1029                     [(int_xcore_ssync)]>;
1030
1031 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1,
1032     hasSideEffects = 1 in
1033 def WAITEU_0R : _F0R<0b0000001100, (outs), (ins),
1034                      "waiteu",
1035                      [(brind (int_xcore_waitevent))]>;
1036
1037 //===----------------------------------------------------------------------===//
1038 // Non-Instruction Patterns
1039 //===----------------------------------------------------------------------===//
1040
1041 def : Pat<(XCoreBranchLink tglobaladdr:$addr), (BL_lu10 tglobaladdr:$addr)>;
1042 def : Pat<(XCoreBranchLink texternalsym:$addr), (BL_lu10 texternalsym:$addr)>;
1043
1044 /// sext_inreg
1045 def : Pat<(sext_inreg GRRegs:$b, i1), (SEXT_rus GRRegs:$b, 1)>;
1046 def : Pat<(sext_inreg GRRegs:$b, i8), (SEXT_rus GRRegs:$b, 8)>;
1047 def : Pat<(sext_inreg GRRegs:$b, i16), (SEXT_rus GRRegs:$b, 16)>;
1048
1049 /// loads
1050 def : Pat<(zextloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1051           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1052 def : Pat<(zextloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1053
1054 def : Pat<(sextloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1055           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1056 def : Pat<(sextloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1057
1058 def : Pat<(load (ldawf GRRegs:$addr, GRRegs:$offset)),
1059           (LDW_3r GRRegs:$addr, GRRegs:$offset)>;
1060 def : Pat<(load (add GRRegs:$addr, immUs4:$offset)),
1061           (LDW_2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1062 def : Pat<(load GRRegs:$addr), (LDW_2rus GRRegs:$addr, 0)>;
1063
1064 /// anyext
1065 def : Pat<(extloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1066           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1067 def : Pat<(extloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1068 def : Pat<(extloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1069           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1070 def : Pat<(extloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1071
1072 /// stores
1073 def : Pat<(truncstorei8 GRRegs:$val, (add GRRegs:$addr, GRRegs:$offset)),
1074           (ST8_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1075 def : Pat<(truncstorei8 GRRegs:$val, GRRegs:$addr),
1076           (ST8_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1077
1078 def : Pat<(truncstorei16 GRRegs:$val, (lda16f GRRegs:$addr, GRRegs:$offset)),
1079           (ST16_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1080 def : Pat<(truncstorei16 GRRegs:$val, GRRegs:$addr),
1081           (ST16_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1082
1083 def : Pat<(store GRRegs:$val, (ldawf GRRegs:$addr, GRRegs:$offset)),
1084           (STW_3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1085 def : Pat<(store GRRegs:$val, (add GRRegs:$addr, immUs4:$offset)),
1086           (STW_2rus GRRegs:$val, GRRegs:$addr, (div4_xform immUs4:$offset))>;
1087 def : Pat<(store GRRegs:$val, GRRegs:$addr),
1088           (STW_2rus GRRegs:$val, GRRegs:$addr, 0)>;
1089
1090 /// cttz
1091 def : Pat<(cttz GRRegs:$src), (CLZ_l2r (BITREV_l2r GRRegs:$src))>;
1092
1093 /// trap
1094 def : Pat<(trap), (ECALLF_1r (LDC_ru6 0))>;
1095
1096 ///
1097 /// branch patterns
1098 ///
1099
1100 // unconditional branch
1101 def : Pat<(br bb:$addr), (BRFU_lu6 bb:$addr)>;
1102
1103 // direct match equal/notequal zero brcond
1104 def : Pat<(brcond (setne GRRegs:$lhs, 0), bb:$dst),
1105           (BRFT_lru6 GRRegs:$lhs, bb:$dst)>;
1106 def : Pat<(brcond (seteq GRRegs:$lhs, 0), bb:$dst),
1107           (BRFF_lru6 GRRegs:$lhs, bb:$dst)>;
1108
1109 def : Pat<(brcond (setle GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1110           (BRFF_lru6 (LSS_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1111 def : Pat<(brcond (setule GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1112           (BRFF_lru6 (LSU_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1113 def : Pat<(brcond (setge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1114           (BRFF_lru6 (LSS_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1115 def : Pat<(brcond (setuge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1116           (BRFF_lru6 (LSU_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1117 def : Pat<(brcond (setne GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1118           (BRFF_lru6 (EQ_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1119 def : Pat<(brcond (setne GRRegs:$lhs, immUs:$rhs), bb:$dst),
1120           (BRFF_lru6 (EQ_2rus GRRegs:$lhs, immUs:$rhs), bb:$dst)>;
1121
1122 // generic brcond pattern
1123 def : Pat<(brcond GRRegs:$cond, bb:$addr), (BRFT_lru6 GRRegs:$cond, bb:$addr)>;
1124
1125
1126 ///
1127 /// Select patterns
1128 ///
1129
1130 // direct match equal/notequal zero select
1131 def : Pat<(select (setne GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1132         (SELECT_CC GRRegs:$lhs, GRRegs:$T, GRRegs:$F)>;
1133
1134 def : Pat<(select (seteq GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1135         (SELECT_CC GRRegs:$lhs, GRRegs:$F, GRRegs:$T)>;
1136
1137 def : Pat<(select (setle GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1138           (SELECT_CC (LSS_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1139 def : Pat<(select (setule GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1140           (SELECT_CC (LSU_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1141 def : Pat<(select (setge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1142           (SELECT_CC (LSS_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1143 def : Pat<(select (setuge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1144           (SELECT_CC (LSU_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1145 def : Pat<(select (setne GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1146           (SELECT_CC (EQ_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1147 def : Pat<(select (setne GRRegs:$lhs, immUs:$rhs), GRRegs:$T, GRRegs:$F),
1148           (SELECT_CC (EQ_2rus GRRegs:$lhs, immUs:$rhs), GRRegs:$F, GRRegs:$T)>;
1149
1150 ///
1151 /// setcc patterns, only matched when none of the above brcond
1152 /// patterns match
1153 ///
1154
1155 // setcc 2 register operands
1156 def : Pat<(setle GRRegs:$lhs, GRRegs:$rhs),
1157           (EQ_2rus (LSS_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1158 def : Pat<(setule GRRegs:$lhs, GRRegs:$rhs),
1159           (EQ_2rus (LSU_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1160
1161 def : Pat<(setgt GRRegs:$lhs, GRRegs:$rhs),
1162           (LSS_3r GRRegs:$rhs, GRRegs:$lhs)>;
1163 def : Pat<(setugt GRRegs:$lhs, GRRegs:$rhs),
1164           (LSU_3r GRRegs:$rhs, GRRegs:$lhs)>;
1165
1166 def : Pat<(setge GRRegs:$lhs, GRRegs:$rhs),
1167           (EQ_2rus (LSS_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1168 def : Pat<(setuge GRRegs:$lhs, GRRegs:$rhs),
1169           (EQ_2rus (LSU_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1170
1171 def : Pat<(setlt GRRegs:$lhs, GRRegs:$rhs),
1172           (LSS_3r GRRegs:$lhs, GRRegs:$rhs)>;
1173 def : Pat<(setult GRRegs:$lhs, GRRegs:$rhs),
1174           (LSU_3r GRRegs:$lhs, GRRegs:$rhs)>;
1175
1176 def : Pat<(setne GRRegs:$lhs, GRRegs:$rhs),
1177           (EQ_2rus (EQ_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1178
1179 def : Pat<(seteq GRRegs:$lhs, GRRegs:$rhs),
1180           (EQ_3r GRRegs:$lhs, GRRegs:$rhs)>;
1181
1182 // setcc reg/imm operands
1183 def : Pat<(seteq GRRegs:$lhs, immUs:$rhs),
1184           (EQ_2rus GRRegs:$lhs, immUs:$rhs)>;
1185 def : Pat<(setne GRRegs:$lhs, immUs:$rhs),
1186           (EQ_2rus (EQ_2rus GRRegs:$lhs, immUs:$rhs), 0)>;
1187
1188 // misc
1189 def : Pat<(add GRRegs:$addr, immUs4:$offset),
1190           (LDAWF_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1191
1192 def : Pat<(sub GRRegs:$addr, immUs4:$offset),
1193           (LDAWB_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1194
1195 def : Pat<(and GRRegs:$val, immMskBitp:$mask),
1196           (ZEXT_rus GRRegs:$val, (msksize_xform immMskBitp:$mask))>;
1197
1198 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1199 def : Pat<(add GRRegs:$src1, immUsNeg:$src2),
1200           (SUB_2rus GRRegs:$src1, (neg_xform immUsNeg:$src2))>;
1201
1202 def : Pat<(add GRRegs:$src1, immUs4Neg:$src2),
1203           (LDAWB_l2rus GRRegs:$src1, (div4neg_xform immUs4Neg:$src2))>;
1204
1205 ///
1206 /// Some peepholes
1207 ///
1208
1209 def : Pat<(mul GRRegs:$src, 3),
1210           (LDA16F_l3r GRRegs:$src, GRRegs:$src)>;
1211
1212 def : Pat<(mul GRRegs:$src, 5),
1213           (LDAWF_l3r GRRegs:$src, GRRegs:$src)>;
1214
1215 def : Pat<(mul GRRegs:$src, -3),
1216           (LDAWB_l3r GRRegs:$src, GRRegs:$src)>;
1217
1218 // ashr X, 32 is equivalent to ashr X, 31 on the XCore.
1219 def : Pat<(sra GRRegs:$src, 31),
1220           (ASHR_l2rus GRRegs:$src, 32)>;
1221
1222 def : Pat<(brcond (setlt GRRegs:$lhs, 0), bb:$dst),
1223           (BRFT_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1224
1225 // setge X, 0 is canonicalized to setgt X, -1
1226 def : Pat<(brcond (setgt GRRegs:$lhs, -1), bb:$dst),
1227           (BRFF_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1228
1229 def : Pat<(select (setlt GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1230           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$T, GRRegs:$F)>;
1231
1232 def : Pat<(select (setgt GRRegs:$lhs, -1), GRRegs:$T, GRRegs:$F),
1233           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$F, GRRegs:$T)>;
1234
1235 def : Pat<(setgt GRRegs:$lhs, -1),
1236           (EQ_2rus (ASHR_l2rus GRRegs:$lhs, 32), 0)>;
1237
1238 def : Pat<(sra (shl GRRegs:$src, immBpwSubBitp:$imm), immBpwSubBitp:$imm),
1239           (SEXT_rus GRRegs:$src, (bpwsub_xform immBpwSubBitp:$imm))>;