lib/Target/XCore/XCoreInstrInfo.td

   1 //===- XCoreInstrInfo.td - Target Description for XCore ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the XCore instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Uses of CP, DP are not currently reflected in the patterns, since
  15 // having a physical register as an operand prevents loop hoisting and
  16 // since the value of these registers never changes during the life of the
  17 // function.
  18
  19 //===----------------------------------------------------------------------===//
  20 // Instruction format superclass.
  21 //===----------------------------------------------------------------------===//
  22
  23 include "XCoreInstrFormats.td"
  24
  25 //===----------------------------------------------------------------------===//
  26 // XCore specific DAG Nodes.
  27 //
  28
  29 // Call
  30 def SDT_XCoreBranchLink : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  31 def XCoreBranchLink     : SDNode<"XCoreISD::BL",SDT_XCoreBranchLink,
  32                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  33                              SDNPVariadic]>;
  34
  35 def XCoreRetsp       : SDNode<"XCoreISD::RETSP", SDTBrind,
  36                          [SDNPHasChain, SDNPOptInGlue]>;
  37
  38 def SDT_XCoreBR_JT    : SDTypeProfile<0, 2,
  39                                       [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  40
  41 def XCoreBR_JT : SDNode<"XCoreISD::BR_JT", SDT_XCoreBR_JT,
  42                         [SDNPHasChain]>;
  43
  44 def XCoreBR_JT32 : SDNode<"XCoreISD::BR_JT32", SDT_XCoreBR_JT,
  45                         [SDNPHasChain]>;
  46
  47 def SDT_XCoreAddress    : SDTypeProfile<1, 1,
  48                             [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  49
  50 def pcrelwrapper : SDNode<"XCoreISD::PCRelativeWrapper", SDT_XCoreAddress,
  51                            []>;
  52
  53 def dprelwrapper : SDNode<"XCoreISD::DPRelativeWrapper", SDT_XCoreAddress,
  54                            []>;
  55
  56 def cprelwrapper : SDNode<"XCoreISD::CPRelativeWrapper", SDT_XCoreAddress,
  57                            []>;
  58
  59 def SDT_XCoreStwsp    : SDTypeProfile<0, 2, [SDTCisInt<1>]>;
  60 def XCoreStwsp        : SDNode<"XCoreISD::STWSP", SDT_XCoreStwsp,
  61                                [SDNPHasChain]>;
  62
  63 // These are target-independent nodes, but have target-specific formats.
  64 def SDT_XCoreCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  65 def SDT_XCoreCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  66                                         SDTCisVT<1, i32> ]>;
  67
  68 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_XCoreCallSeqStart,
  69                            [SDNPHasChain, SDNPOutGlue]>;
  70 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_XCoreCallSeqEnd,
  71                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  72
  73 //===----------------------------------------------------------------------===//
  74 // Instruction Pattern Stuff
  75 //===----------------------------------------------------------------------===//
  76
  77 def div4_xform : SDNodeXForm<imm, [{
  78   // Transformation function: imm/4
  79   assert(N->getZExtValue() % 4 == 0);
  80   return getI32Imm(N->getZExtValue()/4);
  81 }]>;
  82
  83 def msksize_xform : SDNodeXForm<imm, [{
  84   // Transformation function: get the size of a mask
  85   assert(isMask_32(N->getZExtValue()));
  86   // look for the first non-zero bit
  87   return getI32Imm(32 - CountLeadingZeros_32(N->getZExtValue()));
  88 }]>;
  89
  90 def neg_xform : SDNodeXForm<imm, [{
  91   // Transformation function: -imm
  92   uint32_t value = N->getZExtValue();
  93   return getI32Imm(-value);
  94 }]>;
  95
  96 def bpwsub_xform : SDNodeXForm<imm, [{
  97   // Transformation function: 32-imm
  98   uint32_t value = N->getZExtValue();
  99   return getI32Imm(32-value);
 100 }]>;
 101
 102 def div4neg_xform : SDNodeXForm<imm, [{
 103   // Transformation function: -imm/4
 104   uint32_t value = N->getZExtValue();
 105   assert(-value % 4 == 0);
 106   return getI32Imm(-value/4);
 107 }]>;
 108
 109 def immUs4Neg : PatLeaf<(imm), [{
 110   uint32_t value = (uint32_t)N->getZExtValue();
 111   return (-value)%4 == 0 && (-value)/4 <= 11;
 112 }]>;
 113
 114 def immUs4 : PatLeaf<(imm), [{
 115   uint32_t value = (uint32_t)N->getZExtValue();
 116   return value%4 == 0 && value/4 <= 11;
 117 }]>;
 118
 119 def immUsNeg : PatLeaf<(imm), [{
 120   return -((uint32_t)N->getZExtValue()) <= 11;
 121 }]>;
 122
 123 def immUs : PatLeaf<(imm), [{
 124   return (uint32_t)N->getZExtValue() <= 11;
 125 }]>;
 126
 127 def immU6 : PatLeaf<(imm), [{
 128   return (uint32_t)N->getZExtValue() < (1 << 6);
 129 }]>;
 130
 131 def immU10 : PatLeaf<(imm), [{
 132   return (uint32_t)N->getZExtValue() < (1 << 10);
 133 }]>;
 134
 135 def immU16 : PatLeaf<(imm), [{
 136   return (uint32_t)N->getZExtValue() < (1 << 16);
 137 }]>;
 138
 139 def immU20 : PatLeaf<(imm), [{
 140   return (uint32_t)N->getZExtValue() < (1 << 20);
 141 }]>;
 142
 143 def immMskBitp : PatLeaf<(imm), [{ return immMskBitp(N); }]>;
 144
 145 def immBitp : PatLeaf<(imm), [{
 146   uint32_t value = (uint32_t)N->getZExtValue();
 147   return (value >= 1 && value <= 8)
 148           || value == 16
 149           || value == 24
 150           || value == 32;
 151 }]>;
 152
 153 def immBpwSubBitp : PatLeaf<(imm), [{
 154   uint32_t value = (uint32_t)N->getZExtValue();
 155   return (value >= 24 && value <= 31)
 156           || value == 16
 157           || value == 8
 158           || value == 0;
 159 }]>;
 160
 161 def lda16f : PatFrag<(ops node:$addr, node:$offset),
 162                      (add node:$addr, (shl node:$offset, 1))>;
 163 def lda16b : PatFrag<(ops node:$addr, node:$offset),
 164                      (sub node:$addr, (shl node:$offset, 1))>;
 165 def ldawf : PatFrag<(ops node:$addr, node:$offset),
 166                      (add node:$addr, (shl node:$offset, 2))>;
 167 def ldawb : PatFrag<(ops node:$addr, node:$offset),
 168                      (sub node:$addr, (shl node:$offset, 2))>;
 169
 170 // Instruction operand types
 171 def calltarget  : Operand<i32>;
 172 def brtarget : Operand<OtherVT>;
 173 def pclabel : Operand<i32>;
 174
 175 // Addressing modes
 176 def ADDRspii : ComplexPattern<i32, 2, "SelectADDRspii", [add, frameindex], []>;
 177 def ADDRdpii : ComplexPattern<i32, 2, "SelectADDRdpii", [add, dprelwrapper],
 178                  []>;
 179 def ADDRcpii : ComplexPattern<i32, 2, "SelectADDRcpii", [add, cprelwrapper],
 180                  []>;
 181
 182 // Address operands
 183 def MEMii : Operand<i32> {
 184   let PrintMethod = "printMemOperand";
 185   let MIOperandInfo = (ops i32imm, i32imm);
 186 }
 187
 188 // Jump tables.
 189 def InlineJT : Operand<i32> {
 190   let PrintMethod = "printInlineJT";
 191 }
 192
 193 def InlineJT32 : Operand<i32> {
 194   let PrintMethod = "printInlineJT32";
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Instruction Class Templates
 199 //===----------------------------------------------------------------------===//
 200
 201 // Three operand short
 202
 203 multiclass F3R_2RUS<string OpcStr, SDNode OpNode> {
 204   def _3r: _F3R<
 205                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 206                  !strconcat(OpcStr, " $dst, $b, $c"),
 207                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 208   def _2rus : _F2RUS<
 209                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 210                  !strconcat(OpcStr, " $dst, $b, $c"),
 211                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 212 }
 213
 214 multiclass F3R_2RUS_np<string OpcStr> {
 215   def _3r: _F3R<
 216                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 217                  !strconcat(OpcStr, " $dst, $b, $c"),
 218                  []>;
 219   def _2rus : _F2RUS<
 220                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 221                  !strconcat(OpcStr, " $dst, $b, $c"),
 222                  []>;
 223 }
 224
 225 multiclass F3R_2RBITP<string OpcStr, SDNode OpNode> {
 226   def _3r: _F3R<
 227                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 228                  !strconcat(OpcStr, " $dst, $b, $c"),
 229                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 230   def _2rus : _F2RUS<
 231                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 232                  !strconcat(OpcStr, " $dst, $b, $c"),
 233                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 234 }
 235
 236 class F3R<string OpcStr, SDNode OpNode> : _F3R<
 237                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 238                  !strconcat(OpcStr, " $dst, $b, $c"),
 239                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 240
 241 class F3R_np<string OpcStr> : _F3R<
 242                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 243                  !strconcat(OpcStr, " $dst, $b, $c"),
 244                  []>;
 245 // Three operand long
 246
 247 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 248 multiclass FL3R_L2RUS<string OpcStr, SDNode OpNode> {
 249   def _l3r: _FL3R<
 250                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 251                  !strconcat(OpcStr, " $dst, $b, $c"),
 252                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 253   def _l2rus : _FL2RUS<
 254                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 255                  !strconcat(OpcStr, " $dst, $b, $c"),
 256                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 257 }
 258
 259 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 260 multiclass FL3R_L2RBITP<string OpcStr, SDNode OpNode> {
 261   def _l3r: _FL3R<
 262                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 263                  !strconcat(OpcStr, " $dst, $b, $c"),
 264                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 265   def _l2rus : _FL2RUS<
 266                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 267                  !strconcat(OpcStr, " $dst, $b, $c"),
 268                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 269 }
 270
 271 class FL3R<string OpcStr, SDNode OpNode> : _FL3R<
 272                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 273                  !strconcat(OpcStr, " $dst, $b, $c"),
 274                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 275
 276 // Register - U6
 277 // Operand register - U6
 278 multiclass FRU6_LRU6_branch<string OpcStr> {
 279   def _ru6: _FRU6<
 280                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 281                  !strconcat(OpcStr, " $cond, $dest"),
 282                  []>;
 283   def _lru6: _FLRU6<
 284                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 285                  !strconcat(OpcStr, " $cond, $dest"),
 286                  []>;
 287 }
 288
 289 multiclass FRU6_LRU6_cp<string OpcStr> {
 290   def _ru6: _FRU6<
 291                  (outs GRRegs:$dst), (ins i32imm:$a),
 292                  !strconcat(OpcStr, " $dst, cp[$a]"),
 293                  []>;
 294   def _lru6: _FLRU6<
 295                  (outs GRRegs:$dst), (ins i32imm:$a),
 296                  !strconcat(OpcStr, " $dst, cp[$a]"),
 297                  []>;
 298 }
 299
 300 // U6
 301 multiclass FU6_LU6<string OpcStr, SDNode OpNode> {
 302   def _u6: _FU6<
 303                  (outs), (ins i32imm:$b),
 304                  !strconcat(OpcStr, " $b"),
 305                  [(OpNode immU6:$b)]>;
 306   def _lu6: _FLU6<
 307                  (outs), (ins i32imm:$b),
 308                  !strconcat(OpcStr, " $b"),
 309                  [(OpNode immU16:$b)]>;
 310 }
 311 multiclass FU6_LU6_int<string OpcStr, Intrinsic Int> {
 312   def _u6: _FU6<
 313                  (outs), (ins i32imm:$b),
 314                  !strconcat(OpcStr, " $b"),
 315                  [(Int immU6:$b)]>;
 316   def _lu6: _FLU6<
 317                  (outs), (ins i32imm:$b),
 318                  !strconcat(OpcStr, " $b"),
 319                  [(Int immU16:$b)]>;
 320 }
 321
 322 multiclass FU6_LU6_np<string OpcStr> {
 323   def _u6: _FU6<
 324                  (outs), (ins i32imm:$b),
 325                  !strconcat(OpcStr, " $b"),
 326                  []>;
 327   def _lu6: _FLU6<
 328                  (outs), (ins i32imm:$b),
 329                  !strconcat(OpcStr, " $b"),
 330                  []>;
 331 }
 332
 333 // U10
 334 multiclass FU10_LU10_np<string OpcStr> {
 335   def _u10: _FU10<
 336                  (outs), (ins i32imm:$b),
 337                  !strconcat(OpcStr, " $b"),
 338                  []>;
 339   def _lu10: _FLU10<
 340                  (outs), (ins i32imm:$b),
 341                  !strconcat(OpcStr, " $b"),
 342                  []>;
 343 }
 344
 345 // Two operand short
 346
 347 class F2R_np<string OpcStr> : _F2R<
 348                  (outs GRRegs:$dst), (ins GRRegs:$b),
 349                  !strconcat(OpcStr, " $dst, $b"),
 350                  []>;
 351
 352 // Two operand long
 353
 354 //===----------------------------------------------------------------------===//
 355 // Pseudo Instructions
 356 //===----------------------------------------------------------------------===//
 357
 358 let Defs = [SP], Uses = [SP] in {
 359 def ADJCALLSTACKDOWN : PseudoInstXCore<(outs), (ins i32imm:$amt),
 360                                "${:comment} ADJCALLSTACKDOWN $amt",
 361                                [(callseq_start timm:$amt)]>;
 362 def ADJCALLSTACKUP : PseudoInstXCore<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 363                             "${:comment} ADJCALLSTACKUP $amt1",
 364                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 365 }
 366
 367 def LDWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 368                              "${:comment} LDWFI $dst, $addr",
 369                              [(set GRRegs:$dst, (load ADDRspii:$addr))]>;
 370
 371 def LDAWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 372                              "${:comment} LDAWFI $dst, $addr",
 373                              [(set GRRegs:$dst, ADDRspii:$addr)]>;
 374
 375 def STWFI : PseudoInstXCore<(outs), (ins GRRegs:$src, MEMii:$addr),
 376                             "${:comment} STWFI $src, $addr",
 377                             [(store GRRegs:$src, ADDRspii:$addr)]>;
 378
 379 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 380 // instruction selection into a branch sequence.
 381 let usesCustomInserter = 1 in {
 382   def SELECT_CC : PseudoInstXCore<(outs GRRegs:$dst),
 383                               (ins GRRegs:$cond, GRRegs:$T, GRRegs:$F),
 384                               "${:comment} SELECT_CC PSEUDO!",
 385                               [(set GRRegs:$dst,
 386                                  (select GRRegs:$cond, GRRegs:$T, GRRegs:$F))]>;
 387 }
 388
 389 //===----------------------------------------------------------------------===//
 390 // Instructions
 391 //===----------------------------------------------------------------------===//
 392
 393 // Three operand short
 394 defm ADD : F3R_2RUS<"add", add>;
 395 defm SUB : F3R_2RUS<"sub", sub>;
 396 let neverHasSideEffects = 1 in {
 397 defm EQ : F3R_2RUS_np<"eq">;
 398 def LSS_3r : F3R_np<"lss">;
 399 def LSU_3r : F3R_np<"lsu">;
 400 }
 401 def AND_3r : F3R<"and", and>;
 402 def OR_3r : F3R<"or", or>;
 403
 404 let mayLoad=1 in {
 405 def LDW_3r : _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 406                   "ldw $dst, $addr[$offset]",
 407                   []>;
 408
 409 def LDW_2rus : _F2RUS<(outs GRRegs:$dst), (ins GRRegs:$addr, i32imm:$offset),
 410                   "ldw $dst, $addr[$offset]",
 411                   []>;
 412
 413 def LD16S_3r :  _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 414                   "ld16s $dst, $addr[$offset]",
 415                   []>;
 416
 417 def LD8U_3r :  _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 418                   "ld8u $dst, $addr[$offset]",
 419                   []>;
 420 }
 421
 422 let mayStore=1 in {
 423 def STW_3r : _F3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 424                   "stw $val, $addr[$offset]",
 425                   []>;
 426
 427 def STW_2rus : _F2RUS<(outs), (ins GRRegs:$val, GRRegs:$addr, i32imm:$offset),
 428                   "stw $val, $addr[$offset]",
 429                   []>;
 430 }
 431
 432 defm SHL : F3R_2RBITP<"shl", shl>;
 433 defm SHR : F3R_2RBITP<"shr", srl>;
 434 // TODO tsetr
 435
 436 // Three operand long
 437 def LDAWF_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 438                   "ldaw $dst, $addr[$offset]",
 439                   [(set GRRegs:$dst, (ldawf GRRegs:$addr, GRRegs:$offset))]>;
 440
 441 let neverHasSideEffects = 1 in
 442 def LDAWF_l2rus : _FL2RUS<(outs GRRegs:$dst),
 443                     (ins GRRegs:$addr, i32imm:$offset),
 444                     "ldaw $dst, $addr[$offset]",
 445                     []>;
 446
 447 def LDAWB_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 448                   "ldaw $dst, $addr[-$offset]",
 449                   [(set GRRegs:$dst, (ldawb GRRegs:$addr, GRRegs:$offset))]>;
 450
 451 let neverHasSideEffects = 1 in
 452 def LDAWB_l2rus : _FL2RUS<(outs GRRegs:$dst),
 453                     (ins GRRegs:$addr, i32imm:$offset),
 454                     "ldaw $dst, $addr[-$offset]",
 455                     []>;
 456
 457 def LDA16F_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 458                   "lda16 $dst, $addr[$offset]",
 459                   [(set GRRegs:$dst, (lda16f GRRegs:$addr, GRRegs:$offset))]>;
 460
 461 def LDA16B_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 462                   "lda16 $dst, $addr[-$offset]",
 463                   [(set GRRegs:$dst, (lda16b GRRegs:$addr, GRRegs:$offset))]>;
 464
 465 def MUL_l3r : FL3R<"mul", mul>;
 466 // Instructions which may trap are marked as side effecting.
 467 let hasSideEffects = 1 in {
 468 def DIVS_l3r : FL3R<"divs", sdiv>;
 469 def DIVU_l3r : FL3R<"divu", udiv>;
 470 def REMS_l3r : FL3R<"rems", srem>;
 471 def REMU_l3r : FL3R<"remu", urem>;
 472 }
 473 def XOR_l3r : FL3R<"xor", xor>;
 474 defm ASHR : FL3R_L2RBITP<"ashr", sra>;
 475
 476 let Constraints = "$src1 = $dst" in
 477 def CRC_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 478                      "crc32 $dst, $src2, $src3",
 479                      [(set GRRegs:$dst, (int_xcore_crc32 GRRegs:$src1, GRRegs:$src2, GRRegs:$src3))]>;
 480
 481 // TODO inpw, outpw
 482 let mayStore=1 in {
 483 def ST16_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 484                 "st16 $val, $addr[$offset]",
 485                 []>;
 486
 487 def ST8_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 488                 "st8 $val, $addr[$offset]",
 489                 []>;
 490 }
 491
 492 // Four operand long
 493 let Constraints = "$src1 = $dst1,$src2 = $dst2" in {
 494 def MACCU_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 495                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 496                       GRRegs:$src4),
 497                     "maccu $dst1, $dst2, $src3, $src4",
 498                     []>;
 499
 500 def MACCS_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 501                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 502                       GRRegs:$src4),
 503                     "maccs $dst1, $dst2, $src3, $src4",
 504                     []>;
 505 }
 506
 507 let Constraints = "$src1 = $dst1" in
 508 def CRC8_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 509                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 510                     "crc8 $dst1, $dst2, $src2, $src3",
 511                     []>;
 512
 513 // Five operand long
 514
 515 def LADD_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 516                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 517                     "ladd $dst1, $dst2, $src1, $src2, $src3",
 518                     []>;
 519
 520 def LSUB_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 521                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 522                     "lsub $dst1, $dst2, $src1, $src2, $src3",
 523                     []>;
 524
 525 def LDIV_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 526                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 527                     "ldiv $dst1, $dst2, $src1, $src2, $src3",
 528                     []>;
 529
 530 // Six operand long
 531
 532 def LMUL_l6r : _L6R<(outs GRRegs:$dst1, GRRegs:$dst2),
 533                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 534                       GRRegs:$src4),
 535                     "lmul $dst1, $dst2, $src1, $src2, $src3, $src4",
 536                     []>;
 537
 538 // Register - U6
 539
 540 //let Uses = [DP] in ...
 541 let neverHasSideEffects = 1, isReMaterializable = 1 in
 542 def LDAWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 543                     "ldaw $dst, dp[$a]",
 544                     []>;
 545
 546 let isReMaterializable = 1 in
 547 def LDAWDP_lru6: _FLRU6<
 548                     (outs GRRegs:$dst), (ins MEMii:$a),
 549                     "ldaw $dst, dp[$a]",
 550                     [(set GRRegs:$dst, ADDRdpii:$a)]>;
 551
 552 let mayLoad=1 in
 553 def LDWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 554                     "ldw $dst, dp[$a]",
 555                     []>;
 556
 557 def LDWDP_lru6: _FLRU6<
 558                     (outs GRRegs:$dst), (ins MEMii:$a),
 559                     "ldw $dst, dp[$a]",
 560                     [(set GRRegs:$dst, (load ADDRdpii:$a))]>;
 561
 562 let mayStore=1 in
 563 def STWDP_ru6 : _FRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 564                   "stw $val, dp[$addr]",
 565                   []>;
 566
 567 def STWDP_lru6 : _FLRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 568                   "stw $val, dp[$addr]",
 569                   [(store GRRegs:$val, ADDRdpii:$addr)]>;
 570
 571 //let Uses = [CP] in ..
 572 let mayLoad = 1, isReMaterializable = 1 in
 573 defm LDWCP : FRU6_LRU6_cp<"ldw">;
 574
 575 let Uses = [SP] in {
 576 let mayStore=1 in {
 577 def STWSP_ru6 : _FRU6<
 578                  (outs), (ins GRRegs:$val, i32imm:$index),
 579                  "stw $val, sp[$index]",
 580                  [(XCoreStwsp GRRegs:$val, immU6:$index)]>;
 581
 582 def STWSP_lru6 : _FLRU6<
 583                  (outs), (ins GRRegs:$val, i32imm:$index),
 584                  "stw $val, sp[$index]",
 585                  [(XCoreStwsp GRRegs:$val, immU16:$index)]>;
 586 }
 587
 588 let mayLoad=1 in {
 589 def LDWSP_ru6 : _FRU6<
 590                  (outs GRRegs:$dst), (ins i32imm:$b),
 591                  "ldw $dst, sp[$b]",
 592                  []>;
 593
 594 def LDWSP_lru6 : _FLRU6<
 595                  (outs GRRegs:$dst), (ins i32imm:$b),
 596                  "ldw $dst, sp[$b]",
 597                  []>;
 598 }
 599
 600 let neverHasSideEffects = 1 in {
 601 def LDAWSP_ru6 : _FRU6<
 602                  (outs GRRegs:$dst), (ins i32imm:$b),
 603                  "ldaw $dst, sp[$b]",
 604                  []>;
 605
 606 def LDAWSP_lru6 : _FLRU6<
 607                  (outs GRRegs:$dst), (ins i32imm:$b),
 608                  "ldaw $dst, sp[$b]",
 609                  []>;
 610
 611 def LDAWSP_ru6_RRegs : _FRU6<
 612                  (outs RRegs:$dst), (ins i32imm:$b),
 613                  "ldaw $dst, sp[$b]",
 614                  []>;
 615
 616 def LDAWSP_lru6_RRegs : _FLRU6<
 617                  (outs RRegs:$dst), (ins i32imm:$b),
 618                  "ldaw $dst, sp[$b]",
 619                  []>;
 620 }
 621 }
 622
 623 let isReMaterializable = 1 in {
 624 def LDC_ru6 : _FRU6<
 625                  (outs GRRegs:$dst), (ins i32imm:$b),
 626                  "ldc $dst, $b",
 627                  [(set GRRegs:$dst, immU6:$b)]>;
 628
 629 def LDC_lru6 : _FLRU6<
 630                  (outs GRRegs:$dst), (ins i32imm:$b),
 631                  "ldc $dst, $b",
 632                  [(set GRRegs:$dst, immU16:$b)]>;
 633 }
 634
 635 def SETC_ru6 : _FRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 636                   "setc res[$r], $val",
 637                   [(int_xcore_setc GRRegs:$r, immU6:$val)]>;
 638
 639 def SETC_lru6 : _FLRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 640                   "setc res[$r], $val",
 641                   [(int_xcore_setc GRRegs:$r, immU16:$val)]>;
 642
 643 // Operand register - U6
 644 let isBranch = 1, isTerminator = 1 in {
 645 defm BRFT: FRU6_LRU6_branch<"bt">;
 646 defm BRBT: FRU6_LRU6_branch<"bt">;
 647 defm BRFF: FRU6_LRU6_branch<"bf">;
 648 defm BRBF: FRU6_LRU6_branch<"bf">;
 649 }
 650
 651 // U6
 652 let Defs = [SP], Uses = [SP] in {
 653 let neverHasSideEffects = 1 in
 654 defm EXTSP : FU6_LU6_np<"extsp">;
 655 let mayStore = 1 in
 656 defm ENTSP : FU6_LU6_np<"entsp">;
 657
 658 let isReturn = 1, isTerminator = 1, mayLoad = 1, isBarrier = 1 in {
 659 defm RETSP : FU6_LU6<"retsp", XCoreRetsp>;
 660 }
 661 }
 662
 663 // TODO extdp, kentsp, krestsp, blat
 664 // getsr, kalli
 665 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 666 def BRBU_u6 : _FU6<
 667                  (outs),
 668                  (ins brtarget:$target),
 669                  "bu $target",
 670                  []>;
 671
 672 def BRBU_lu6 : _FLU6<
 673                  (outs),
 674                  (ins brtarget:$target),
 675                  "bu $target",
 676                  []>;
 677
 678 def BRFU_u6 : _FU6<
 679                  (outs),
 680                  (ins brtarget:$target),
 681                  "bu $target",
 682                  []>;
 683
 684 def BRFU_lu6 : _FLU6<
 685                  (outs),
 686                  (ins brtarget:$target),
 687                  "bu $target",
 688                  []>;
 689 }
 690
 691 //let Uses = [CP] in ...
 692 let Defs = [R11], neverHasSideEffects = 1, isReMaterializable = 1 in
 693 def LDAWCP_u6: _FRU6<(outs), (ins MEMii:$a),
 694                     "ldaw r11, cp[$a]",
 695                     []>;
 696
 697 let Defs = [R11], isReMaterializable = 1 in
 698 def LDAWCP_lu6: _FLRU6<
 699                     (outs), (ins MEMii:$a),
 700                     "ldaw r11, cp[$a]",
 701                     [(set R11, ADDRcpii:$a)]>;
 702
 703 defm SETSR : FU6_LU6_int<"setsr", int_xcore_setsr>;
 704
 705 defm CLRSR : FU6_LU6_int<"clrsr", int_xcore_clrsr>;
 706
 707 // setsr may cause a branch if it is used to enable events. clrsr may
 708 // branch if it is executed while events are enabled.
 709 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in {
 710 defm SETSR_branch : FU6_LU6_np<"setsr">;
 711 defm CLRSR_branch : FU6_LU6_np<"clrsr">;
 712 }
 713
 714 // U10
 715 // TODO ldwcpl, blacp
 716
 717 let Defs = [R11], isReMaterializable = 1, neverHasSideEffects = 1 in
 718 def LDAP_u10 : _FU10<
 719                   (outs),
 720                   (ins i32imm:$addr),
 721                   "ldap r11, $addr",
 722                   []>;
 723
 724 let Defs = [R11], isReMaterializable = 1 in
 725 def LDAP_lu10 : _FLU10<
 726                   (outs),
 727                   (ins i32imm:$addr),
 728                   "ldap r11, $addr",
 729                   [(set R11, (pcrelwrapper tglobaladdr:$addr))]>;
 730
 731 let Defs = [R11], isReMaterializable = 1 in
 732 def LDAP_lu10_ba : _FLU10<(outs),
 733                           (ins i32imm:$addr),
 734                           "ldap r11, $addr",
 735                           [(set R11, (pcrelwrapper tblockaddress:$addr))]>;
 736
 737 let isCall=1,
 738 // All calls clobber the link register and the non-callee-saved registers:
 739 Defs = [R0, R1, R2, R3, R11, LR] in {
 740 def BL_u10 : _FU10<
 741                   (outs),
 742                   (ins calltarget:$target, variable_ops),
 743                   "bl $target",
 744                   [(XCoreBranchLink immU10:$target)]>;
 745
 746 def BL_lu10 : _FLU10<
 747                   (outs),
 748                   (ins calltarget:$target, variable_ops),
 749                   "bl $target",
 750                   [(XCoreBranchLink immU20:$target)]>;
 751 }
 752
 753 // Two operand short
 754 // TODO eet, eef, testwct, tsetmr, sext (reg), zext (reg)
 755 def NOT : _F2R<(outs GRRegs:$dst), (ins GRRegs:$b),
 756                  "not $dst, $b",
 757                  [(set GRRegs:$dst, (not GRRegs:$b))]>;
 758
 759 def NEG : _F2R<(outs GRRegs:$dst), (ins GRRegs:$b),
 760                  "neg $dst, $b",
 761                  [(set GRRegs:$dst, (ineg GRRegs:$b))]>;
 762
 763 let Constraints = "$src1 = $dst" in {
 764 let neverHasSideEffects = 1 in
 765 def SEXT_rus : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 766                  "sext $dst, $src2",
 767                  []>;
 768
 769 let neverHasSideEffects = 1 in
 770 def ZEXT_rus : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 771                  "zext $dst, $src2",
 772                  []>;
 773
 774 def ANDNOT_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 775                  "andnot $dst, $src2",
 776                  [(set GRRegs:$dst, (and GRRegs:$src1, (not GRRegs:$src2)))]>;
 777 }
 778
 779 let isReMaterializable = 1, neverHasSideEffects = 1 in
 780 def MKMSK_rus : _FRUS<(outs GRRegs:$dst), (ins i32imm:$size),
 781                  "mkmsk $dst, $size",
 782                  []>;
 783
 784 def MKMSK_2r : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$size),
 785                  "mkmsk $dst, $size",
 786                  [(set GRRegs:$dst, (add (shl 1, GRRegs:$size), 0xffffffff))]>;
 787
 788 def GETR_rus : _FRUS<(outs GRRegs:$dst), (ins i32imm:$type),
 789                  "getr $dst, $type",
 790                  [(set GRRegs:$dst, (int_xcore_getr immUs:$type))]>;
 791
 792 def GETTS_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$r),
 793                  "getts $dst, res[$r]",
 794                  [(set GRRegs:$dst, (int_xcore_getts GRRegs:$r))]>;
 795
 796 def SETPT_2r : _F2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 797                  "setpt res[$r], $val",
 798                  [(int_xcore_setpt GRRegs:$r, GRRegs:$val)]>;
 799
 800 def OUTCT_2r : _F2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 801                  "outct res[$r], $val",
 802                  [(int_xcore_outct GRRegs:$r, GRRegs:$val)]>;
 803
 804 def OUTCT_rus : _F2R<(outs), (ins GRRegs:$r, i32imm:$val),
 805                  "outct res[$r], $val",
 806                  [(int_xcore_outct GRRegs:$r, immUs:$val)]>;
 807
 808 def OUTT_2r : _F2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 809                  "outt res[$r], $val",
 810                  [(int_xcore_outt GRRegs:$r, GRRegs:$val)]>;
 811
 812 def OUT_2r : _F2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 813                  "out res[$r], $val",
 814                  [(int_xcore_out GRRegs:$r, GRRegs:$val)]>;
 815
 816 let Constraints = "$src = $dst" in
 817 def OUTSHR_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$r, GRRegs:$src),
 818                  "outshr res[$r], $src",
 819                  [(set GRRegs:$dst, (int_xcore_outshr GRRegs:$r, GRRegs:$src))]>;
 820
 821 def INCT_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$r),
 822                  "inct $dst, res[$r]",
 823                  [(set GRRegs:$dst, (int_xcore_inct GRRegs:$r))]>;
 824
 825 def INT_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$r),
 826                  "int $dst, res[$r]",
 827                  [(set GRRegs:$dst, (int_xcore_int GRRegs:$r))]>;
 828
 829 def IN_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$r),
 830                  "in $dst, res[$r]",
 831                  [(set GRRegs:$dst, (int_xcore_in GRRegs:$r))]>;
 832
 833 let Constraints = "$src = $dst" in
 834 def INSHR_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$r, GRRegs:$src),
 835                  "inshr $dst, res[$r]",
 836                  [(set GRRegs:$dst, (int_xcore_inshr GRRegs:$r, GRRegs:$src))]>;
 837
 838 def CHKCT_2r : _F2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 839                  "chkct res[$r], $val",
 840                  [(int_xcore_chkct GRRegs:$r, GRRegs:$val)]>;
 841
 842 def CHKCT_rus : _F2R<(outs), (ins GRRegs:$r, i32imm:$val),
 843                  "chkct res[$r], $val",
 844                  [(int_xcore_chkct GRRegs:$r, immUs:$val)]>;
 845
 846 def SETD_2r : _F2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 847                  "setd res[$r], $val",
 848                  [(int_xcore_setd GRRegs:$r, GRRegs:$val)]>;
 849
 850 def GETST_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$r),
 851                     "getst $dst, res[$r]",
 852                     [(set GRRegs:$dst, (int_xcore_getst GRRegs:$r))]>;
 853
 854 def INITSP_2r : _F2R<(outs), (ins GRRegs:$t, GRRegs:$src),
 855                      "init t[$t]:sp, $src",
 856                      [(int_xcore_initsp GRRegs:$t, GRRegs:$src)]>;
 857
 858 def INITPC_2r : _F2R<(outs), (ins GRRegs:$t, GRRegs:$src),
 859                      "init t[$t]:pc, $src",
 860                      [(int_xcore_initpc GRRegs:$t, GRRegs:$src)]>;
 861
 862 def INITCP_2r : _F2R<(outs), (ins GRRegs:$t, GRRegs:$src),
 863                      "init t[$t]:cp, $src",
 864                      [(int_xcore_initcp GRRegs:$t, GRRegs:$src)]>;
 865
 866 def INITDP_2r : _F2R<(outs), (ins GRRegs:$t, GRRegs:$src),
 867                      "init t[$t]:dp, $src",
 868                      [(int_xcore_initdp GRRegs:$t, GRRegs:$src)]>;
 869
 870 // Two operand long
 871 // TODO endin, peek,
 872 // getd, testlcl
 873 def BITREV_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 874                  "bitrev $dst, $src",
 875                  [(set GRRegs:$dst, (int_xcore_bitrev GRRegs:$src))]>;
 876
 877 def BYTEREV_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 878                  "byterev $dst, $src",
 879                  [(set GRRegs:$dst, (bswap GRRegs:$src))]>;
 880
 881 def CLZ_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 882                  "clz $dst, $src",
 883                  [(set GRRegs:$dst, (ctlz GRRegs:$src))]>;
 884
 885 def SETC_l2r : _FL2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 886                   "setc res[$r], $val",
 887                   [(int_xcore_setc GRRegs:$r, GRRegs:$val)]>;
 888
 889 def SETTW_l2r : _FL2R<(outs), (ins GRRegs:$r, GRRegs:$val),
 890                   "settw res[$r], $val",
 891                   [(int_xcore_settw GRRegs:$r, GRRegs:$val)]>;
 892
 893 def GETPS_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 894                  "get $dst, ps[$src]",
 895                  [(set GRRegs:$dst, (int_xcore_getps GRRegs:$src))]>;
 896
 897 def SETPS_l2r : _FL2R<(outs), (ins GRRegs:$src1, GRRegs:$src2),
 898                  "set ps[$src1], $src2",
 899                  [(int_xcore_setps GRRegs:$src1, GRRegs:$src2)]>;
 900
 901 def INITLR_l2r : _FL2R<(outs), (ins GRRegs:$t, GRRegs:$src),
 902                        "init t[$t]:lr, $src",
 903                        [(int_xcore_initlr GRRegs:$t, GRRegs:$src)]>;
 904
 905 def SETCLK_l2r : _FL2R<(outs), (ins GRRegs:$src1, GRRegs:$src2),
 906                        "setclk res[$src1], $src2",
 907                        [(int_xcore_setclk GRRegs:$src1, GRRegs:$src2)]>;
 908
 909 def SETRDY_l2r : _FL2R<(outs), (ins GRRegs:$src1, GRRegs:$src2),
 910                        "setrdy res[$src1], $src2",
 911                        [(int_xcore_setrdy GRRegs:$src1, GRRegs:$src2)]>;
 912
 913 def SETPSC_l2r : _FL2R<(outs), (ins GRRegs:$src1, GRRegs:$src2),
 914                        "setpsc res[$src1], $src2",
 915                        [(int_xcore_setpsc GRRegs:$src1, GRRegs:$src2)]>;
 916
 917 // One operand short
 918 // TODO edu, eeu, waitet, waitef, tstart, clrtp
 919 // setdp, setcp, setev, kcall
 920 // dgetreg
 921 def MSYNC_1r : _F1R<(outs), (ins GRRegs:$i),
 922                     "msync res[$i]",
 923                     [(int_xcore_msync GRRegs:$i)]>;
 924 def MJOIN_1r : _F1R<(outs), (ins GRRegs:$i),
 925                     "mjoin res[$i]",
 926                     [(int_xcore_mjoin GRRegs:$i)]>;
 927
 928 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 929 def BAU_1r : _F1R<(outs), (ins GRRegs:$addr),
 930                  "bau $addr",
 931                  [(brind GRRegs:$addr)]>;
 932
 933 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 934 def BR_JT : PseudoInstXCore<(outs), (ins InlineJT:$t, GRRegs:$i),
 935                             "bru $i\n$t",
 936                             [(XCoreBR_JT tjumptable:$t, GRRegs:$i)]>;
 937
 938 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 939 def BR_JT32 : PseudoInstXCore<(outs), (ins InlineJT32:$t, GRRegs:$i),
 940                               "bru $i\n$t",
 941                               [(XCoreBR_JT32 tjumptable:$t, GRRegs:$i)]>;
 942
 943 let Defs=[SP], neverHasSideEffects=1 in
 944 def SETSP_1r : _F1R<(outs), (ins GRRegs:$src),
 945                  "set sp, $src",
 946                  []>;
 947
 948 let hasCtrlDep = 1 in
 949 def ECALLT_1r : _F1R<(outs), (ins GRRegs:$src),
 950                  "ecallt $src",
 951                  []>;
 952
 953 let hasCtrlDep = 1 in
 954 def ECALLF_1r : _F1R<(outs), (ins GRRegs:$src),
 955                  "ecallf $src",
 956                  []>;
 957
 958 let isCall=1,
 959 // All calls clobber the link register and the non-callee-saved registers:
 960 Defs = [R0, R1, R2, R3, R11, LR] in {
 961 def BLA_1r : _F1R<(outs), (ins GRRegs:$addr, variable_ops),
 962                  "bla $addr",
 963                  [(XCoreBranchLink GRRegs:$addr)]>;
 964 }
 965
 966 def SYNCR_1r : _F1R<(outs), (ins GRRegs:$r),
 967                  "syncr res[$r]",
 968                  [(int_xcore_syncr GRRegs:$r)]>;
 969
 970 def FREER_1r : _F1R<(outs), (ins GRRegs:$r),
 971                "freer res[$r]",
 972                [(int_xcore_freer GRRegs:$r)]>;
 973
 974 let Uses=[R11] in
 975 def SETV_1r : _F1R<(outs), (ins GRRegs:$r),
 976                "setv res[$r], r11",
 977                [(int_xcore_setv GRRegs:$r, R11)]>;
 978
 979 def EEU_1r : _F1R<(outs), (ins GRRegs:$r),
 980                "eeu res[$r]",
 981                [(int_xcore_eeu GRRegs:$r)]>;
 982
 983 // Zero operand short
 984 // TODO freet, ldspc, stspc, ldssr, stssr, ldsed, stsed,
 985 // stet, geted, getet, getkep, getksp, setkep, getid, kret, dcall, dret,
 986 // dentsp, drestsp
 987
 988 def CLRE_0R : _F0R<(outs), (ins), "clre", [(int_xcore_clre)]>;
 989
 990 let Defs = [R11] in
 991 def GETID_0R : _F0R<(outs), (ins),
 992                  "get r11, id",
 993                  [(set R11, (int_xcore_getid))]>;
 994
 995 def SSYNC_0r : _F0R<(outs), (ins),
 996                     "ssync",
 997                     [(int_xcore_ssync)]>;
 998
 999 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1,
1000     hasSideEffects = 1 in
1001 def WAITEU_0R : _F0R<(outs), (ins),
1002                  "waiteu",
1003                  [(brind (int_xcore_waitevent))]>;
1004
1005 //===----------------------------------------------------------------------===//
1006 // Non-Instruction Patterns
1007 //===----------------------------------------------------------------------===//
1008
1009 def : Pat<(XCoreBranchLink tglobaladdr:$addr), (BL_lu10 tglobaladdr:$addr)>;
1010 def : Pat<(XCoreBranchLink texternalsym:$addr), (BL_lu10 texternalsym:$addr)>;
1011
1012 /// sext_inreg
1013 def : Pat<(sext_inreg GRRegs:$b, i1), (SEXT_rus GRRegs:$b, 1)>;
1014 def : Pat<(sext_inreg GRRegs:$b, i8), (SEXT_rus GRRegs:$b, 8)>;
1015 def : Pat<(sext_inreg GRRegs:$b, i16), (SEXT_rus GRRegs:$b, 16)>;
1016
1017 /// loads
1018 def : Pat<(zextloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1019           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1020 def : Pat<(zextloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1021
1022 def : Pat<(sextloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1023           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1024 def : Pat<(sextloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1025
1026 def : Pat<(load (ldawf GRRegs:$addr, GRRegs:$offset)),
1027           (LDW_3r GRRegs:$addr, GRRegs:$offset)>;
1028 def : Pat<(load (add GRRegs:$addr, immUs4:$offset)),
1029           (LDW_2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1030 def : Pat<(load GRRegs:$addr), (LDW_2rus GRRegs:$addr, 0)>;
1031
1032 /// anyext
1033 def : Pat<(extloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1034           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1035 def : Pat<(extloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1036 def : Pat<(extloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1037           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1038 def : Pat<(extloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1039
1040 /// stores
1041 def : Pat<(truncstorei8 GRRegs:$val, (add GRRegs:$addr, GRRegs:$offset)),
1042           (ST8_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1043 def : Pat<(truncstorei8 GRRegs:$val, GRRegs:$addr),
1044           (ST8_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1045
1046 def : Pat<(truncstorei16 GRRegs:$val, (lda16f GRRegs:$addr, GRRegs:$offset)),
1047           (ST16_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1048 def : Pat<(truncstorei16 GRRegs:$val, GRRegs:$addr),
1049           (ST16_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1050
1051 def : Pat<(store GRRegs:$val, (ldawf GRRegs:$addr, GRRegs:$offset)),
1052           (STW_3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1053 def : Pat<(store GRRegs:$val, (add GRRegs:$addr, immUs4:$offset)),
1054           (STW_2rus GRRegs:$val, GRRegs:$addr, (div4_xform immUs4:$offset))>;
1055 def : Pat<(store GRRegs:$val, GRRegs:$addr),
1056           (STW_2rus GRRegs:$val, GRRegs:$addr, 0)>;
1057
1058 /// cttz
1059 def : Pat<(cttz GRRegs:$src), (CLZ_l2r (BITREV_l2r GRRegs:$src))>;
1060
1061 /// trap
1062 def : Pat<(trap), (ECALLF_1r (LDC_ru6 0))>;
1063
1064 ///
1065 /// branch patterns
1066 ///
1067
1068 // unconditional branch
1069 def : Pat<(br bb:$addr), (BRFU_lu6 bb:$addr)>;
1070
1071 // direct match equal/notequal zero brcond
1072 def : Pat<(brcond (setne GRRegs:$lhs, 0), bb:$dst),
1073           (BRFT_lru6 GRRegs:$lhs, bb:$dst)>;
1074 def : Pat<(brcond (seteq GRRegs:$lhs, 0), bb:$dst),
1075           (BRFF_lru6 GRRegs:$lhs, bb:$dst)>;
1076
1077 def : Pat<(brcond (setle GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1078           (BRFF_lru6 (LSS_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1079 def : Pat<(brcond (setule GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1080           (BRFF_lru6 (LSU_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1081 def : Pat<(brcond (setge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1082           (BRFF_lru6 (LSS_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1083 def : Pat<(brcond (setuge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1084           (BRFF_lru6 (LSU_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1085 def : Pat<(brcond (setne GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1086           (BRFF_lru6 (EQ_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1087 def : Pat<(brcond (setne GRRegs:$lhs, immUs:$rhs), bb:$dst),
1088           (BRFF_lru6 (EQ_2rus GRRegs:$lhs, immUs:$rhs), bb:$dst)>;
1089
1090 // generic brcond pattern
1091 def : Pat<(brcond GRRegs:$cond, bb:$addr), (BRFT_lru6 GRRegs:$cond, bb:$addr)>;
1092
1093
1094 ///
1095 /// Select patterns
1096 ///
1097
1098 // direct match equal/notequal zero select
1099 def : Pat<(select (setne GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1100         (SELECT_CC GRRegs:$lhs, GRRegs:$T, GRRegs:$F)>;
1101
1102 def : Pat<(select (seteq GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1103         (SELECT_CC GRRegs:$lhs, GRRegs:$F, GRRegs:$T)>;
1104
1105 def : Pat<(select (setle GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1106           (SELECT_CC (LSS_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1107 def : Pat<(select (setule GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1108           (SELECT_CC (LSU_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1109 def : Pat<(select (setge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1110           (SELECT_CC (LSS_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1111 def : Pat<(select (setuge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1112           (SELECT_CC (LSU_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1113 def : Pat<(select (setne GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1114           (SELECT_CC (EQ_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1115 def : Pat<(select (setne GRRegs:$lhs, immUs:$rhs), GRRegs:$T, GRRegs:$F),
1116           (SELECT_CC (EQ_2rus GRRegs:$lhs, immUs:$rhs), GRRegs:$F, GRRegs:$T)>;
1117
1118 ///
1119 /// setcc patterns, only matched when none of the above brcond
1120 /// patterns match
1121 ///
1122
1123 // setcc 2 register operands
1124 def : Pat<(setle GRRegs:$lhs, GRRegs:$rhs),
1125           (EQ_2rus (LSS_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1126 def : Pat<(setule GRRegs:$lhs, GRRegs:$rhs),
1127           (EQ_2rus (LSU_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1128
1129 def : Pat<(setgt GRRegs:$lhs, GRRegs:$rhs),
1130           (LSS_3r GRRegs:$rhs, GRRegs:$lhs)>;
1131 def : Pat<(setugt GRRegs:$lhs, GRRegs:$rhs),
1132           (LSU_3r GRRegs:$rhs, GRRegs:$lhs)>;
1133
1134 def : Pat<(setge GRRegs:$lhs, GRRegs:$rhs),
1135           (EQ_2rus (LSS_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1136 def : Pat<(setuge GRRegs:$lhs, GRRegs:$rhs),
1137           (EQ_2rus (LSU_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1138
1139 def : Pat<(setlt GRRegs:$lhs, GRRegs:$rhs),
1140           (LSS_3r GRRegs:$lhs, GRRegs:$rhs)>;
1141 def : Pat<(setult GRRegs:$lhs, GRRegs:$rhs),
1142           (LSU_3r GRRegs:$lhs, GRRegs:$rhs)>;
1143
1144 def : Pat<(setne GRRegs:$lhs, GRRegs:$rhs),
1145           (EQ_2rus (EQ_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1146
1147 def : Pat<(seteq GRRegs:$lhs, GRRegs:$rhs),
1148           (EQ_3r GRRegs:$lhs, GRRegs:$rhs)>;
1149
1150 // setcc reg/imm operands
1151 def : Pat<(seteq GRRegs:$lhs, immUs:$rhs),
1152           (EQ_2rus GRRegs:$lhs, immUs:$rhs)>;
1153 def : Pat<(setne GRRegs:$lhs, immUs:$rhs),
1154           (EQ_2rus (EQ_2rus GRRegs:$lhs, immUs:$rhs), 0)>;
1155
1156 // misc
1157 def : Pat<(add GRRegs:$addr, immUs4:$offset),
1158           (LDAWF_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1159
1160 def : Pat<(sub GRRegs:$addr, immUs4:$offset),
1161           (LDAWB_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1162
1163 def : Pat<(and GRRegs:$val, immMskBitp:$mask),
1164           (ZEXT_rus GRRegs:$val, (msksize_xform immMskBitp:$mask))>;
1165
1166 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1167 def : Pat<(add GRRegs:$src1, immUsNeg:$src2),
1168           (SUB_2rus GRRegs:$src1, (neg_xform immUsNeg:$src2))>;
1169
1170 def : Pat<(add GRRegs:$src1, immUs4Neg:$src2),
1171           (LDAWB_l2rus GRRegs:$src1, (div4neg_xform immUs4Neg:$src2))>;
1172
1173 ///
1174 /// Some peepholes
1175 ///
1176
1177 def : Pat<(mul GRRegs:$src, 3),
1178           (LDA16F_l3r GRRegs:$src, GRRegs:$src)>;
1179
1180 def : Pat<(mul GRRegs:$src, 5),
1181           (LDAWF_l3r GRRegs:$src, GRRegs:$src)>;
1182
1183 def : Pat<(mul GRRegs:$src, -3),
1184           (LDAWB_l3r GRRegs:$src, GRRegs:$src)>;
1185
1186 // ashr X, 32 is equivalent to ashr X, 31 on the XCore.
1187 def : Pat<(sra GRRegs:$src, 31),
1188           (ASHR_l2rus GRRegs:$src, 32)>;
1189
1190 def : Pat<(brcond (setlt GRRegs:$lhs, 0), bb:$dst),
1191           (BRFT_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1192
1193 // setge X, 0 is canonicalized to setgt X, -1
1194 def : Pat<(brcond (setgt GRRegs:$lhs, -1), bb:$dst),
1195           (BRFF_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1196
1197 def : Pat<(select (setlt GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1198           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$T, GRRegs:$F)>;
1199
1200 def : Pat<(select (setgt GRRegs:$lhs, -1), GRRegs:$T, GRRegs:$F),
1201           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$F, GRRegs:$T)>;
1202
1203 def : Pat<(setgt GRRegs:$lhs, -1),
1204           (EQ_2rus (ASHR_l2rus GRRegs:$lhs, 32), 0)>;
1205
1206 def : Pat<(sra (shl GRRegs:$src, immBpwSubBitp:$imm), immBpwSubBitp:$imm),
1207           (SEXT_rus GRRegs:$src, (bpwsub_xform immBpwSubBitp:$imm))>;