lib/Target/XCore/XCoreInstrInfo.td

   1 //===-- XCoreInstrInfo.td - Target Description for XCore ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the XCore instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Uses of CP, DP are not currently reflected in the patterns, since
  15 // having a physical register as an operand prevents loop hoisting and
  16 // since the value of these registers never changes during the life of the
  17 // function.
  18
  19 //===----------------------------------------------------------------------===//
  20 // Instruction format superclass.
  21 //===----------------------------------------------------------------------===//
  22
  23 include "XCoreInstrFormats.td"
  24
  25 //===----------------------------------------------------------------------===//
  26 // XCore specific DAG Nodes.
  27 //
  28
  29 // Call
  30 def SDT_XCoreBranchLink : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  31 def XCoreBranchLink     : SDNode<"XCoreISD::BL",SDT_XCoreBranchLink,
  32                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  33                              SDNPVariadic]>;
  34
  35 def XCoreRetsp       : SDNode<"XCoreISD::RETSP", SDTBrind,
  36                          [SDNPHasChain, SDNPOptInGlue, SDNPMayLoad]>;
  37
  38 def SDT_XCoreBR_JT    : SDTypeProfile<0, 2,
  39                                       [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  40
  41 def XCoreBR_JT : SDNode<"XCoreISD::BR_JT", SDT_XCoreBR_JT,
  42                         [SDNPHasChain]>;
  43
  44 def XCoreBR_JT32 : SDNode<"XCoreISD::BR_JT32", SDT_XCoreBR_JT,
  45                         [SDNPHasChain]>;
  46
  47 def SDT_XCoreAddress    : SDTypeProfile<1, 1,
  48                             [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  49
  50 def pcrelwrapper : SDNode<"XCoreISD::PCRelativeWrapper", SDT_XCoreAddress,
  51                            []>;
  52
  53 def dprelwrapper : SDNode<"XCoreISD::DPRelativeWrapper", SDT_XCoreAddress,
  54                            []>;
  55
  56 def cprelwrapper : SDNode<"XCoreISD::CPRelativeWrapper", SDT_XCoreAddress,
  57                            []>;
  58
  59 def SDT_XCoreStwsp    : SDTypeProfile<0, 2, [SDTCisInt<1>]>;
  60 def XCoreStwsp        : SDNode<"XCoreISD::STWSP", SDT_XCoreStwsp,
  61                                [SDNPHasChain, SDNPMayStore]>;
  62
  63 // These are target-independent nodes, but have target-specific formats.
  64 def SDT_XCoreCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  65 def SDT_XCoreCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  66                                         SDTCisVT<1, i32> ]>;
  67
  68 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_XCoreCallSeqStart,
  69                            [SDNPHasChain, SDNPOutGlue]>;
  70 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_XCoreCallSeqEnd,
  71                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  72
  73 //===----------------------------------------------------------------------===//
  74 // Instruction Pattern Stuff
  75 //===----------------------------------------------------------------------===//
  76
  77 def div4_xform : SDNodeXForm<imm, [{
  78   // Transformation function: imm/4
  79   assert(N->getZExtValue() % 4 == 0);
  80   return getI32Imm(N->getZExtValue()/4);
  81 }]>;
  82
  83 def msksize_xform : SDNodeXForm<imm, [{
  84   // Transformation function: get the size of a mask
  85   assert(isMask_32(N->getZExtValue()));
  86   // look for the first non-zero bit
  87   return getI32Imm(32 - CountLeadingZeros_32(N->getZExtValue()));
  88 }]>;
  89
  90 def neg_xform : SDNodeXForm<imm, [{
  91   // Transformation function: -imm
  92   uint32_t value = N->getZExtValue();
  93   return getI32Imm(-value);
  94 }]>;
  95
  96 def bpwsub_xform : SDNodeXForm<imm, [{
  97   // Transformation function: 32-imm
  98   uint32_t value = N->getZExtValue();
  99   return getI32Imm(32-value);
 100 }]>;
 101
 102 def div4neg_xform : SDNodeXForm<imm, [{
 103   // Transformation function: -imm/4
 104   uint32_t value = N->getZExtValue();
 105   assert(-value % 4 == 0);
 106   return getI32Imm(-value/4);
 107 }]>;
 108
 109 def immUs4Neg : PatLeaf<(imm), [{
 110   uint32_t value = (uint32_t)N->getZExtValue();
 111   return (-value)%4 == 0 && (-value)/4 <= 11;
 112 }]>;
 113
 114 def immUs4 : PatLeaf<(imm), [{
 115   uint32_t value = (uint32_t)N->getZExtValue();
 116   return value%4 == 0 && value/4 <= 11;
 117 }]>;
 118
 119 def immUsNeg : PatLeaf<(imm), [{
 120   return -((uint32_t)N->getZExtValue()) <= 11;
 121 }]>;
 122
 123 def immUs : PatLeaf<(imm), [{
 124   return (uint32_t)N->getZExtValue() <= 11;
 125 }]>;
 126
 127 def immU6 : PatLeaf<(imm), [{
 128   return (uint32_t)N->getZExtValue() < (1 << 6);
 129 }]>;
 130
 131 def immU10 : PatLeaf<(imm), [{
 132   return (uint32_t)N->getZExtValue() < (1 << 10);
 133 }]>;
 134
 135 def immU16 : PatLeaf<(imm), [{
 136   return (uint32_t)N->getZExtValue() < (1 << 16);
 137 }]>;
 138
 139 def immU20 : PatLeaf<(imm), [{
 140   return (uint32_t)N->getZExtValue() < (1 << 20);
 141 }]>;
 142
 143 def immMskBitp : PatLeaf<(imm), [{ return immMskBitp(N); }]>;
 144
 145 def immBitp : PatLeaf<(imm), [{
 146   uint32_t value = (uint32_t)N->getZExtValue();
 147   return (value >= 1 && value <= 8)
 148           || value == 16
 149           || value == 24
 150           || value == 32;
 151 }]>;
 152
 153 def immBpwSubBitp : PatLeaf<(imm), [{
 154   uint32_t value = (uint32_t)N->getZExtValue();
 155   return (value >= 24 && value <= 31)
 156           || value == 16
 157           || value == 8
 158           || value == 0;
 159 }]>;
 160
 161 def lda16f : PatFrag<(ops node:$addr, node:$offset),
 162                      (add node:$addr, (shl node:$offset, 1))>;
 163 def lda16b : PatFrag<(ops node:$addr, node:$offset),
 164                      (sub node:$addr, (shl node:$offset, 1))>;
 165 def ldawf : PatFrag<(ops node:$addr, node:$offset),
 166                      (add node:$addr, (shl node:$offset, 2))>;
 167 def ldawb : PatFrag<(ops node:$addr, node:$offset),
 168                      (sub node:$addr, (shl node:$offset, 2))>;
 169
 170 // Instruction operand types
 171 def calltarget  : Operand<i32>;
 172 def brtarget : Operand<OtherVT>;
 173 def pclabel : Operand<i32>;
 174
 175 // Addressing modes
 176 def ADDRspii : ComplexPattern<i32, 2, "SelectADDRspii", [add, frameindex], []>;
 177 def ADDRdpii : ComplexPattern<i32, 2, "SelectADDRdpii", [add, dprelwrapper],
 178                  []>;
 179 def ADDRcpii : ComplexPattern<i32, 2, "SelectADDRcpii", [add, cprelwrapper],
 180                  []>;
 181
 182 // Address operands
 183 def MEMii : Operand<i32> {
 184   let PrintMethod = "printMemOperand";
 185   let MIOperandInfo = (ops i32imm, i32imm);
 186 }
 187
 188 // Jump tables.
 189 def InlineJT : Operand<i32> {
 190   let PrintMethod = "printInlineJT";
 191 }
 192
 193 def InlineJT32 : Operand<i32> {
 194   let PrintMethod = "printInlineJT32";
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Instruction Class Templates
 199 //===----------------------------------------------------------------------===//
 200
 201 // Three operand short
 202
 203 multiclass F3R_2RUS<bits<5> opc, string OpcStr, SDNode OpNode> {
 204   def _3r: _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 205                 !strconcat(OpcStr, " $dst, $b, $c"),
 206                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 207   def _2rus : _F2RUS<(outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 208                      !strconcat(OpcStr, " $dst, $b, $c"),
 209                      [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 210 }
 211
 212 multiclass F3R_2RUS_np<bits<5> opc, string OpcStr> {
 213   def _3r: _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 214                 !strconcat(OpcStr, " $dst, $b, $c"), []>;
 215   def _2rus : _F2RUS<(outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 216                      !strconcat(OpcStr, " $dst, $b, $c"), []>;
 217 }
 218
 219 multiclass F3R_2RBITP<bits<5> opc, string OpcStr, SDNode OpNode> {
 220   def _3r: _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 221                 !strconcat(OpcStr, " $dst, $b, $c"),
 222                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 223   def _2rus : _F2RUS<
 224                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 225                  !strconcat(OpcStr, " $dst, $b, $c"),
 226                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 227 }
 228
 229 class F3R<bits<5> opc, string OpcStr, SDNode OpNode> :
 230   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 231        !strconcat(OpcStr, " $dst, $b, $c"),
 232        [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 233
 234 class F3R_np<bits<5> opc, string OpcStr> :
 235   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 236        !strconcat(OpcStr, " $dst, $b, $c"), []>;
 237 // Three operand long
 238
 239 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 240 multiclass FL3R_L2RUS<string OpcStr, SDNode OpNode> {
 241   def _l3r: _FL3R<
 242                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 243                  !strconcat(OpcStr, " $dst, $b, $c"),
 244                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 245   def _l2rus : _FL2RUS<
 246                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 247                  !strconcat(OpcStr, " $dst, $b, $c"),
 248                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 249 }
 250
 251 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 252 multiclass FL3R_L2RBITP<string OpcStr, SDNode OpNode> {
 253   def _l3r: _FL3R<
 254                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 255                  !strconcat(OpcStr, " $dst, $b, $c"),
 256                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 257   def _l2rus : _FL2RUS<
 258                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 259                  !strconcat(OpcStr, " $dst, $b, $c"),
 260                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 261 }
 262
 263 class FL3R<string OpcStr, SDNode OpNode> : _FL3R<
 264                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 265                  !strconcat(OpcStr, " $dst, $b, $c"),
 266                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 267
 268 // Register - U6
 269 // Operand register - U6
 270 multiclass FRU6_LRU6_branch<string OpcStr> {
 271   def _ru6: _FRU6<
 272                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 273                  !strconcat(OpcStr, " $cond, $dest"),
 274                  []>;
 275   def _lru6: _FLRU6<
 276                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 277                  !strconcat(OpcStr, " $cond, $dest"),
 278                  []>;
 279 }
 280
 281 multiclass FRU6_LRU6_cp<string OpcStr> {
 282   def _ru6: _FRU6<
 283                  (outs GRRegs:$dst), (ins i32imm:$a),
 284                  !strconcat(OpcStr, " $dst, cp[$a]"),
 285                  []>;
 286   def _lru6: _FLRU6<
 287                  (outs GRRegs:$dst), (ins i32imm:$a),
 288                  !strconcat(OpcStr, " $dst, cp[$a]"),
 289                  []>;
 290 }
 291
 292 // U6
 293 multiclass FU6_LU6<string OpcStr, SDNode OpNode> {
 294   def _u6: _FU6<
 295                  (outs), (ins i32imm:$b),
 296                  !strconcat(OpcStr, " $b"),
 297                  [(OpNode immU6:$b)]>;
 298   def _lu6: _FLU6<
 299                  (outs), (ins i32imm:$b),
 300                  !strconcat(OpcStr, " $b"),
 301                  [(OpNode immU16:$b)]>;
 302 }
 303 multiclass FU6_LU6_int<string OpcStr, Intrinsic Int> {
 304   def _u6: _FU6<
 305                  (outs), (ins i32imm:$b),
 306                  !strconcat(OpcStr, " $b"),
 307                  [(Int immU6:$b)]>;
 308   def _lu6: _FLU6<
 309                  (outs), (ins i32imm:$b),
 310                  !strconcat(OpcStr, " $b"),
 311                  [(Int immU16:$b)]>;
 312 }
 313
 314 multiclass FU6_LU6_np<string OpcStr> {
 315   def _u6: _FU6<
 316                  (outs), (ins i32imm:$b),
 317                  !strconcat(OpcStr, " $b"),
 318                  []>;
 319   def _lu6: _FLU6<
 320                  (outs), (ins i32imm:$b),
 321                  !strconcat(OpcStr, " $b"),
 322                  []>;
 323 }
 324
 325 // U10
 326 multiclass FU10_LU10_np<string OpcStr> {
 327   def _u10: _FU10<
 328                  (outs), (ins i32imm:$b),
 329                  !strconcat(OpcStr, " $b"),
 330                  []>;
 331   def _lu10: _FLU10<
 332                  (outs), (ins i32imm:$b),
 333                  !strconcat(OpcStr, " $b"),
 334                  []>;
 335 }
 336
 337 // Two operand short
 338
 339 class F2R_np<bits<6> opc, string OpcStr> :
 340   _F2R<opc, (outs GRRegs:$dst), (ins GRRegs:$b),
 341        !strconcat(OpcStr, " $dst, $b"), []>;
 342
 343 // Two operand long
 344
 345 //===----------------------------------------------------------------------===//
 346 // Pseudo Instructions
 347 //===----------------------------------------------------------------------===//
 348
 349 let Defs = [SP], Uses = [SP] in {
 350 def ADJCALLSTACKDOWN : PseudoInstXCore<(outs), (ins i32imm:$amt),
 351                                "# ADJCALLSTACKDOWN $amt",
 352                                [(callseq_start timm:$amt)]>;
 353 def ADJCALLSTACKUP : PseudoInstXCore<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 354                             "# ADJCALLSTACKUP $amt1",
 355                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 356 }
 357
 358 def LDWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 359                              "# LDWFI $dst, $addr",
 360                              [(set GRRegs:$dst, (load ADDRspii:$addr))]>;
 361
 362 def LDAWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 363                              "# LDAWFI $dst, $addr",
 364                              [(set GRRegs:$dst, ADDRspii:$addr)]>;
 365
 366 def STWFI : PseudoInstXCore<(outs), (ins GRRegs:$src, MEMii:$addr),
 367                             "# STWFI $src, $addr",
 368                             [(store GRRegs:$src, ADDRspii:$addr)]>;
 369
 370 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 371 // instruction selection into a branch sequence.
 372 let usesCustomInserter = 1 in {
 373   def SELECT_CC : PseudoInstXCore<(outs GRRegs:$dst),
 374                               (ins GRRegs:$cond, GRRegs:$T, GRRegs:$F),
 375                               "# SELECT_CC PSEUDO!",
 376                               [(set GRRegs:$dst,
 377                                  (select GRRegs:$cond, GRRegs:$T, GRRegs:$F))]>;
 378 }
 379
 380 //===----------------------------------------------------------------------===//
 381 // Instructions
 382 //===----------------------------------------------------------------------===//
 383
 384 // Three operand short
 385 defm ADD : F3R_2RUS<0b00010, "add", add>;
 386 defm SUB : F3R_2RUS<0b00011, "sub", sub>;
 387 let neverHasSideEffects = 1 in {
 388 defm EQ : F3R_2RUS_np<0b00110, "eq">;
 389 def LSS_3r : F3R_np<0b11000, "lss">;
 390 def LSU_3r : F3R_np<0b11001, "lsu">;
 391 }
 392 def AND_3r : F3R<0b00111, "and", and>;
 393 def OR_3r : F3R<0b01000, "or", or>;
 394
 395 let mayLoad=1 in {
 396 def LDW_3r : _F3R<0b01001, (outs GRRegs:$dst),
 397                   (ins GRRegs:$addr, GRRegs:$offset),
 398                   "ldw $dst, $addr[$offset]", []>;
 399
 400 def LDW_2rus : _F2RUS<(outs GRRegs:$dst), (ins GRRegs:$addr, i32imm:$offset),
 401                   "ldw $dst, $addr[$offset]",
 402                   []>;
 403
 404 def LD16S_3r :  _F3R<0b10000, (outs GRRegs:$dst),
 405                      (ins GRRegs:$addr, GRRegs:$offset),
 406                      "ld16s $dst, $addr[$offset]", []>;
 407
 408 def LD8U_3r :  _F3R<0b10001, (outs GRRegs:$dst),
 409                     (ins GRRegs:$addr, GRRegs:$offset),
 410                     "ld8u $dst, $addr[$offset]", []>;
 411 }
 412
 413 let mayStore=1 in {
 414 def STW_3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 415                     "stw $val, $addr[$offset]", []>;
 416
 417 def STW_2rus : _F2RUS<(outs), (ins GRRegs:$val, GRRegs:$addr, i32imm:$offset),
 418                   "stw $val, $addr[$offset]", []>;
 419 }
 420
 421 defm SHL : F3R_2RBITP<0b00100, "shl", shl>;
 422 defm SHR : F3R_2RBITP<0b00101, "shr", srl>;
 423 // TODO tsetr
 424
 425 // Three operand long
 426 def LDAWF_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 427                   "ldaw $dst, $addr[$offset]",
 428                   [(set GRRegs:$dst, (ldawf GRRegs:$addr, GRRegs:$offset))]>;
 429
 430 let neverHasSideEffects = 1 in
 431 def LDAWF_l2rus : _FL2RUS<(outs GRRegs:$dst),
 432                     (ins GRRegs:$addr, i32imm:$offset),
 433                     "ldaw $dst, $addr[$offset]",
 434                     []>;
 435
 436 def LDAWB_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 437                   "ldaw $dst, $addr[-$offset]",
 438                   [(set GRRegs:$dst, (ldawb GRRegs:$addr, GRRegs:$offset))]>;
 439
 440 let neverHasSideEffects = 1 in
 441 def LDAWB_l2rus : _FL2RUS<(outs GRRegs:$dst),
 442                     (ins GRRegs:$addr, i32imm:$offset),
 443                     "ldaw $dst, $addr[-$offset]",
 444                     []>;
 445
 446 def LDA16F_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 447                   "lda16 $dst, $addr[$offset]",
 448                   [(set GRRegs:$dst, (lda16f GRRegs:$addr, GRRegs:$offset))]>;
 449
 450 def LDA16B_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 451                   "lda16 $dst, $addr[-$offset]",
 452                   [(set GRRegs:$dst, (lda16b GRRegs:$addr, GRRegs:$offset))]>;
 453
 454 def MUL_l3r : FL3R<"mul", mul>;
 455 // Instructions which may trap are marked as side effecting.
 456 let hasSideEffects = 1 in {
 457 def DIVS_l3r : FL3R<"divs", sdiv>;
 458 def DIVU_l3r : FL3R<"divu", udiv>;
 459 def REMS_l3r : FL3R<"rems", srem>;
 460 def REMU_l3r : FL3R<"remu", urem>;
 461 }
 462 def XOR_l3r : FL3R<"xor", xor>;
 463 defm ASHR : FL3R_L2RBITP<"ashr", sra>;
 464
 465 let Constraints = "$src1 = $dst" in
 466 def CRC_l3r : _FL3R<(outs GRRegs:$dst),
 467                      (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 468                      "crc32 $dst, $src2, $src3",
 469                      [(set GRRegs:$dst,
 470                         (int_xcore_crc32 GRRegs:$src1, GRRegs:$src2,
 471                                          GRRegs:$src3))]>;
 472
 473 // TODO inpw, outpw
 474 let mayStore=1 in {
 475 def ST16_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 476                 "st16 $val, $addr[$offset]",
 477                 []>;
 478
 479 def ST8_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 480                 "st8 $val, $addr[$offset]",
 481                 []>;
 482 }
 483
 484 // Four operand long
 485 let Constraints = "$src1 = $dst1,$src2 = $dst2" in {
 486 def MACCU_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 487                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 488                       GRRegs:$src4),
 489                     "maccu $dst1, $dst2, $src3, $src4",
 490                     []>;
 491
 492 def MACCS_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 493                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 494                       GRRegs:$src4),
 495                     "maccs $dst1, $dst2, $src3, $src4",
 496                     []>;
 497 }
 498
 499 let Constraints = "$src1 = $dst1" in
 500 def CRC8_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 501                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 502                     "crc8 $dst1, $dst2, $src2, $src3",
 503                     []>;
 504
 505 // Five operand long
 506
 507 def LADD_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 508                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 509                     "ladd $dst1, $dst2, $src1, $src2, $src3",
 510                     []>;
 511
 512 def LSUB_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 513                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 514                     "lsub $dst1, $dst2, $src1, $src2, $src3",
 515                     []>;
 516
 517 def LDIV_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 518                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 519                     "ldiv $dst1, $dst2, $src1, $src2, $src3",
 520                     []>;
 521
 522 // Six operand long
 523
 524 def LMUL_l6r : _L6R<(outs GRRegs:$dst1, GRRegs:$dst2),
 525                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 526                       GRRegs:$src4),
 527                     "lmul $dst1, $dst2, $src1, $src2, $src3, $src4",
 528                     []>;
 529
 530 // Register - U6
 531
 532 //let Uses = [DP] in ...
 533 let neverHasSideEffects = 1, isReMaterializable = 1 in
 534 def LDAWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 535                     "ldaw $dst, dp[$a]",
 536                     []>;
 537
 538 let isReMaterializable = 1 in
 539 def LDAWDP_lru6: _FLRU6<
 540                     (outs GRRegs:$dst), (ins MEMii:$a),
 541                     "ldaw $dst, dp[$a]",
 542                     [(set GRRegs:$dst, ADDRdpii:$a)]>;
 543
 544 let mayLoad=1 in
 545 def LDWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 546                     "ldw $dst, dp[$a]",
 547                     []>;
 548
 549 def LDWDP_lru6: _FLRU6<
 550                     (outs GRRegs:$dst), (ins MEMii:$a),
 551                     "ldw $dst, dp[$a]",
 552                     [(set GRRegs:$dst, (load ADDRdpii:$a))]>;
 553
 554 let mayStore=1 in
 555 def STWDP_ru6 : _FRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 556                   "stw $val, dp[$addr]",
 557                   []>;
 558
 559 def STWDP_lru6 : _FLRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 560                   "stw $val, dp[$addr]",
 561                   [(store GRRegs:$val, ADDRdpii:$addr)]>;
 562
 563 //let Uses = [CP] in ..
 564 let mayLoad = 1, isReMaterializable = 1, neverHasSideEffects = 1 in
 565 defm LDWCP : FRU6_LRU6_cp<"ldw">;
 566
 567 let Uses = [SP] in {
 568 let mayStore=1 in {
 569 def STWSP_ru6 : _FRU6<
 570                  (outs), (ins GRRegs:$val, i32imm:$index),
 571                  "stw $val, sp[$index]",
 572                  [(XCoreStwsp GRRegs:$val, immU6:$index)]>;
 573
 574 def STWSP_lru6 : _FLRU6<
 575                  (outs), (ins GRRegs:$val, i32imm:$index),
 576                  "stw $val, sp[$index]",
 577                  [(XCoreStwsp GRRegs:$val, immU16:$index)]>;
 578 }
 579
 580 let mayLoad=1 in {
 581 def LDWSP_ru6 : _FRU6<
 582                  (outs GRRegs:$dst), (ins i32imm:$b),
 583                  "ldw $dst, sp[$b]",
 584                  []>;
 585
 586 def LDWSP_lru6 : _FLRU6<
 587                  (outs GRRegs:$dst), (ins i32imm:$b),
 588                  "ldw $dst, sp[$b]",
 589                  []>;
 590 }
 591
 592 let neverHasSideEffects = 1 in {
 593 def LDAWSP_ru6 : _FRU6<
 594                  (outs GRRegs:$dst), (ins i32imm:$b),
 595                  "ldaw $dst, sp[$b]",
 596                  []>;
 597
 598 def LDAWSP_lru6 : _FLRU6<
 599                  (outs GRRegs:$dst), (ins i32imm:$b),
 600                  "ldaw $dst, sp[$b]",
 601                  []>;
 602
 603 def LDAWSP_ru6_RRegs : _FRU6<
 604                  (outs RRegs:$dst), (ins i32imm:$b),
 605                  "ldaw $dst, sp[$b]",
 606                  []>;
 607
 608 def LDAWSP_lru6_RRegs : _FLRU6<
 609                  (outs RRegs:$dst), (ins i32imm:$b),
 610                  "ldaw $dst, sp[$b]",
 611                  []>;
 612 }
 613 }
 614
 615 let isReMaterializable = 1 in {
 616 def LDC_ru6 : _FRU6<
 617                  (outs GRRegs:$dst), (ins i32imm:$b),
 618                  "ldc $dst, $b",
 619                  [(set GRRegs:$dst, immU6:$b)]>;
 620
 621 def LDC_lru6 : _FLRU6<
 622                  (outs GRRegs:$dst), (ins i32imm:$b),
 623                  "ldc $dst, $b",
 624                  [(set GRRegs:$dst, immU16:$b)]>;
 625 }
 626
 627 def SETC_ru6 : _FRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 628                   "setc res[$r], $val",
 629                   [(int_xcore_setc GRRegs:$r, immU6:$val)]>;
 630
 631 def SETC_lru6 : _FLRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 632                   "setc res[$r], $val",
 633                   [(int_xcore_setc GRRegs:$r, immU16:$val)]>;
 634
 635 // Operand register - U6
 636 let isBranch = 1, isTerminator = 1 in {
 637 defm BRFT: FRU6_LRU6_branch<"bt">;
 638 defm BRBT: FRU6_LRU6_branch<"bt">;
 639 defm BRFF: FRU6_LRU6_branch<"bf">;
 640 defm BRBF: FRU6_LRU6_branch<"bf">;
 641 }
 642
 643 // U6
 644 let Defs = [SP], Uses = [SP] in {
 645 let neverHasSideEffects = 1 in
 646 defm EXTSP : FU6_LU6_np<"extsp">;
 647 let mayStore = 1 in
 648 defm ENTSP : FU6_LU6_np<"entsp">;
 649
 650 let isReturn = 1, isTerminator = 1, mayLoad = 1, isBarrier = 1 in {
 651 defm RETSP : FU6_LU6<"retsp", XCoreRetsp>;
 652 }
 653 }
 654
 655 // TODO extdp, kentsp, krestsp, blat
 656 // getsr, kalli
 657 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 658 def BRBU_u6 : _FU6<
 659                  (outs),
 660                  (ins brtarget:$target),
 661                  "bu $target",
 662                  []>;
 663
 664 def BRBU_lu6 : _FLU6<
 665                  (outs),
 666                  (ins brtarget:$target),
 667                  "bu $target",
 668                  []>;
 669
 670 def BRFU_u6 : _FU6<
 671                  (outs),
 672                  (ins brtarget:$target),
 673                  "bu $target",
 674                  []>;
 675
 676 def BRFU_lu6 : _FLU6<
 677                  (outs),
 678                  (ins brtarget:$target),
 679                  "bu $target",
 680                  []>;
 681 }
 682
 683 //let Uses = [CP] in ...
 684 let Defs = [R11], neverHasSideEffects = 1, isReMaterializable = 1 in
 685 def LDAWCP_u6: _FRU6<(outs), (ins MEMii:$a),
 686                     "ldaw r11, cp[$a]",
 687                     []>;
 688
 689 let Defs = [R11], isReMaterializable = 1 in
 690 def LDAWCP_lu6: _FLRU6<
 691                     (outs), (ins MEMii:$a),
 692                     "ldaw r11, cp[$a]",
 693                     [(set R11, ADDRcpii:$a)]>;
 694
 695 defm SETSR : FU6_LU6_int<"setsr", int_xcore_setsr>;
 696
 697 defm CLRSR : FU6_LU6_int<"clrsr", int_xcore_clrsr>;
 698
 699 // setsr may cause a branch if it is used to enable events. clrsr may
 700 // branch if it is executed while events are enabled.
 701 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in {
 702 defm SETSR_branch : FU6_LU6_np<"setsr">;
 703 defm CLRSR_branch : FU6_LU6_np<"clrsr">;
 704 }
 705
 706 // U10
 707 // TODO ldwcpl, blacp
 708
 709 let Defs = [R11], isReMaterializable = 1, neverHasSideEffects = 1 in
 710 def LDAP_u10 : _FU10<
 711                   (outs),
 712                   (ins i32imm:$addr),
 713                   "ldap r11, $addr",
 714                   []>;
 715
 716 let Defs = [R11], isReMaterializable = 1 in
 717 def LDAP_lu10 : _FLU10<
 718                   (outs),
 719                   (ins i32imm:$addr),
 720                   "ldap r11, $addr",
 721                   [(set R11, (pcrelwrapper tglobaladdr:$addr))]>;
 722
 723 let Defs = [R11], isReMaterializable = 1 in
 724 def LDAP_lu10_ba : _FLU10<(outs),
 725                           (ins i32imm:$addr),
 726                           "ldap r11, $addr",
 727                           [(set R11, (pcrelwrapper tblockaddress:$addr))]>;
 728
 729 let isCall=1,
 730 // All calls clobber the link register and the non-callee-saved registers:
 731 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 732 def BL_u10 : _FU10<
 733                   (outs), (ins calltarget:$target),
 734                   "bl $target",
 735                   [(XCoreBranchLink immU10:$target)]>;
 736
 737 def BL_lu10 : _FLU10<
 738                   (outs), (ins calltarget:$target),
 739                   "bl $target",
 740                   [(XCoreBranchLink immU20:$target)]>;
 741 }
 742
 743 // Two operand short
 744 // TODO eet, eef, tsetmr
 745 def NOT : _F2R<0b100010, (outs GRRegs:$dst), (ins GRRegs:$b),
 746                 "not $dst, $b", [(set GRRegs:$dst, (not GRRegs:$b))]>;
 747
 748 def NEG : _F2R<0b100100, (outs GRRegs:$dst), (ins GRRegs:$b),
 749                 "neg $dst, $b", [(set GRRegs:$dst, (ineg GRRegs:$b))]>;
 750
 751 let Constraints = "$src1 = $dst" in {
 752 def SEXT_rus :
 753   _FRUSSrcDstBitp<0b001101, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 754                   "sext $dst, $src2",
 755                   [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1,
 756                                                      immBitp:$src2))]>;
 757
 758 def SEXT_2r :
 759   _F2RSrcDst<0b001100, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 760              "sext $dst, $src2",
 761              [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1, GRRegs:$src2))]>;
 762
 763 def ZEXT_rus :
 764   _FRUSSrcDstBitp<0b010001, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 765                   "zext $dst, $src2",
 766                   [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1,
 767                                                      immBitp:$src2))]>;
 768
 769 def ZEXT_2r :
 770   _F2RSrcDst<0b010000, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 771              "zext $dst, $src2",
 772              [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1, GRRegs:$src2))]>;
 773
 774 def ANDNOT_2r :
 775   _F2RSrcDst<0b001010, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 776              "andnot $dst, $src2",
 777              [(set GRRegs:$dst, (and GRRegs:$src1, (not GRRegs:$src2)))]>;
 778 }
 779
 780 let isReMaterializable = 1, neverHasSideEffects = 1 in
 781 def MKMSK_rus : _FRUSBitp<0b101001, (outs GRRegs:$dst), (ins i32imm:$size),
 782                           "mkmsk $dst, $size", []>;
 783
 784 def MKMSK_2r : _F2R<0b101000, (outs GRRegs:$dst), (ins GRRegs:$size),
 785                     "mkmsk $dst, $size",
 786                     [(set GRRegs:$dst, (add (shl 1, GRRegs:$size), -1))]>;
 787
 788 def GETR_rus : _FRUS<0b100000, (outs GRRegs:$dst), (ins i32imm:$type),
 789                      "getr $dst, $type",
 790                      [(set GRRegs:$dst, (int_xcore_getr immUs:$type))]>;
 791
 792 def GETTS_2r : _F2R<0b001110, (outs GRRegs:$dst), (ins GRRegs:$r),
 793                     "getts $dst, res[$r]",
 794                     [(set GRRegs:$dst, (int_xcore_getts GRRegs:$r))]>;
 795
 796 def SETPT_2r : _FR2R<0b001111, (outs), (ins GRRegs:$r, GRRegs:$val),
 797                      "setpt res[$r], $val",
 798                      [(int_xcore_setpt GRRegs:$r, GRRegs:$val)]>;
 799
 800 def OUTCT_2r : _F2R<0b010010, (outs), (ins GRRegs:$r, GRRegs:$val),
 801                     "outct res[$r], $val",
 802                     [(int_xcore_outct GRRegs:$r, GRRegs:$val)]>;
 803
 804 def OUTCT_rus : _FRUS<0b010011, (outs), (ins GRRegs:$r, i32imm:$val),
 805                        "outct res[$r], $val",
 806                        [(int_xcore_outct GRRegs:$r, immUs:$val)]>;
 807
 808 def OUTT_2r : _FR2R<0b000011, (outs), (ins GRRegs:$r, GRRegs:$val),
 809                     "outt res[$r], $val",
 810                     [(int_xcore_outt GRRegs:$r, GRRegs:$val)]>;
 811
 812 def OUT_2r : _FR2R<0b101010, (outs), (ins GRRegs:$r, GRRegs:$val),
 813                    "out res[$r], $val",
 814                    [(int_xcore_out GRRegs:$r, GRRegs:$val)]>;
 815
 816 let Constraints = "$src = $dst" in
 817 def OUTSHR_2r :
 818   _F2RSrcDst<0b101011, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 819              "outshr res[$r], $src",
 820              [(set GRRegs:$dst, (int_xcore_outshr GRRegs:$r, GRRegs:$src))]>;
 821
 822 def INCT_2r : _F2R<0b100001, (outs GRRegs:$dst), (ins GRRegs:$r),
 823                    "inct $dst, res[$r]",
 824                    [(set GRRegs:$dst, (int_xcore_inct GRRegs:$r))]>;
 825
 826 def INT_2r : _F2R<0b100011, (outs GRRegs:$dst), (ins GRRegs:$r),
 827                   "int $dst, res[$r]",
 828                   [(set GRRegs:$dst, (int_xcore_int GRRegs:$r))]>;
 829
 830 def IN_2r : _F2R<0b101100, (outs GRRegs:$dst), (ins GRRegs:$r),
 831                  "in $dst, res[$r]",
 832                  [(set GRRegs:$dst, (int_xcore_in GRRegs:$r))]>;
 833
 834 let Constraints = "$src = $dst" in
 835 def INSHR_2r :
 836   _F2RSrcDst<0b101101, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 837              "inshr $dst, res[$r]",
 838              [(set GRRegs:$dst, (int_xcore_inshr GRRegs:$r, GRRegs:$src))]>;
 839
 840 def CHKCT_2r : _F2R<0b110010, (outs), (ins GRRegs:$r, GRRegs:$val),
 841                     "chkct res[$r], $val",
 842                     [(int_xcore_chkct GRRegs:$r, GRRegs:$val)]>;
 843
 844 def CHKCT_rus : _FRUSBitp<0b110011, (outs), (ins GRRegs:$r, i32imm:$val),
 845                           "chkct res[$r], $val",
 846                           [(int_xcore_chkct GRRegs:$r, immUs:$val)]>;
 847
 848 def TESTCT_2r : _F2R<0b101111, (outs GRRegs:$dst), (ins GRRegs:$src),
 849                      "testct $dst, res[$src]",
 850                      [(set GRRegs:$dst, (int_xcore_testct GRRegs:$src))]>;
 851
 852 def TESTWCT_2r : _F2R<0b110001, (outs GRRegs:$dst), (ins GRRegs:$src),
 853                       "testwct $dst, res[$src]",
 854                       [(set GRRegs:$dst, (int_xcore_testwct GRRegs:$src))]>;
 855
 856 def SETD_2r : _FR2R<0b000101, (outs), (ins GRRegs:$r, GRRegs:$val),
 857                     "setd res[$r], $val",
 858                     [(int_xcore_setd GRRegs:$r, GRRegs:$val)]>;
 859
 860 def SETPSC_l2r : _FR2R<0b110000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 861                        "setpsc res[$src1], $src2",
 862                        [(int_xcore_setpsc GRRegs:$src1, GRRegs:$src2)]>;
 863
 864 def GETST_2r : _F2R<0b000001, (outs GRRegs:$dst), (ins GRRegs:$r),
 865                     "getst $dst, res[$r]",
 866                     [(set GRRegs:$dst, (int_xcore_getst GRRegs:$r))]>;
 867
 868 def INITSP_2r : _F2R<0b000100, (outs), (ins GRRegs:$src, GRRegs:$t),
 869                      "init t[$t]:sp, $src",
 870                      [(int_xcore_initsp GRRegs:$t, GRRegs:$src)]>;
 871
 872 def INITPC_2r : _F2R<0b000000, (outs), (ins GRRegs:$src, GRRegs:$t),
 873                      "init t[$t]:pc, $src",
 874                      [(int_xcore_initpc GRRegs:$t, GRRegs:$src)]>;
 875
 876 def INITCP_2r : _F2R<0b000110, (outs), (ins GRRegs:$src, GRRegs:$t),
 877                      "init t[$t]:cp, $src",
 878                      [(int_xcore_initcp GRRegs:$t, GRRegs:$src)]>;
 879
 880 def INITDP_2r : _F2R<0b000010, (outs), (ins GRRegs:$src, GRRegs:$t),
 881                      "init t[$t]:dp, $src",
 882                      [(int_xcore_initdp GRRegs:$t, GRRegs:$src)]>;
 883
 884 def PEEK_2r : _F2R<0b101110, (outs GRRegs:$dst), (ins GRRegs:$src),
 885                     "peek $dst, res[$src]",
 886                     [(set GRRegs:$dst, (int_xcore_peek GRRegs:$src))]>;
 887
 888 def ENDIN_2r : _F2R<0b100101, (outs GRRegs:$dst), (ins GRRegs:$src),
 889                      "endin $dst, res[$src]",
 890                      [(set GRRegs:$dst, (int_xcore_endin GRRegs:$src))]>;
 891
 892 // Two operand long
 893 // getd, testlcl
 894 def BITREV_l2r : _FL2R<0b0000011000, (outs GRRegs:$dst), (ins GRRegs:$src),
 895                        "bitrev $dst, $src",
 896                        [(set GRRegs:$dst, (int_xcore_bitrev GRRegs:$src))]>;
 897
 898 def BYTEREV_l2r : _FL2R<0b0000011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 899                         "byterev $dst, $src",
 900                         [(set GRRegs:$dst, (bswap GRRegs:$src))]>;
 901
 902 def CLZ_l2r : _FL2R<0b000111000, (outs GRRegs:$dst), (ins GRRegs:$src),
 903                     "clz $dst, $src",
 904                     [(set GRRegs:$dst, (ctlz GRRegs:$src))]>;
 905
 906 def SETC_l2r : _FL2R<0b0010111001, (outs), (ins GRRegs:$r, GRRegs:$val),
 907                      "setc res[$r], $val",
 908                      [(int_xcore_setc GRRegs:$r, GRRegs:$val)]>;
 909
 910 def SETTW_l2r : _FLR2R<0b0010011001, (outs), (ins GRRegs:$r, GRRegs:$val),
 911                        "settw res[$r], $val",
 912                        [(int_xcore_settw GRRegs:$r, GRRegs:$val)]>;
 913
 914 def GETPS_l2r : _FL2R<0b0001011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 915                       "get $dst, ps[$src]",
 916                       [(set GRRegs:$dst, (int_xcore_getps GRRegs:$src))]>;
 917
 918 def SETPS_l2r : _FLR2R<0b0001111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 919                        "set ps[$src1], $src2",
 920                        [(int_xcore_setps GRRegs:$src1, GRRegs:$src2)]>;
 921
 922 def INITLR_l2r : _FL2R<0b0001011000, (outs), (ins GRRegs:$src, GRRegs:$t),
 923                        "init t[$t]:lr, $src",
 924                        [(int_xcore_initlr GRRegs:$t, GRRegs:$src)]>;
 925
 926 def SETCLK_l2r : _FLR2R<0b0000111001, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 927                         "setclk res[$src1], $src2",
 928                         [(int_xcore_setclk GRRegs:$src1, GRRegs:$src2)]>;
 929
 930 def SETRDY_l2r : _FLR2R<0b0010111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 931                         "setrdy res[$src1], $src2",
 932                         [(int_xcore_setrdy GRRegs:$src1, GRRegs:$src2)]>;
 933
 934 // One operand short
 935 // TODO edu, eeu, waitet, waitef, tstart, clrtp
 936 // setdp, setcp, setev, kcall
 937 // dgetreg
 938 def MSYNC_1r : _F1R<0b000111, (outs), (ins GRRegs:$a),
 939                     "msync res[$a]",
 940                     [(int_xcore_msync GRRegs:$a)]>;
 941 def MJOIN_1r : _F1R<0b000101, (outs), (ins GRRegs:$a),
 942                     "mjoin res[$a]",
 943                     [(int_xcore_mjoin GRRegs:$a)]>;
 944
 945 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 946 def BAU_1r : _F1R<0b001001, (outs), (ins GRRegs:$a),
 947                  "bau $a",
 948                  [(brind GRRegs:$a)]>;
 949
 950 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 951 def BR_JT : PseudoInstXCore<(outs), (ins InlineJT:$t, GRRegs:$i),
 952                             "bru $i\n$t",
 953                             [(XCoreBR_JT tjumptable:$t, GRRegs:$i)]>;
 954
 955 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 956 def BR_JT32 : PseudoInstXCore<(outs), (ins InlineJT32:$t, GRRegs:$i),
 957                               "bru $i\n$t",
 958                               [(XCoreBR_JT32 tjumptable:$t, GRRegs:$i)]>;
 959
 960 let Defs=[SP], neverHasSideEffects=1 in
 961 def SETSP_1r : _F1R<0b001011, (outs), (ins GRRegs:$a),
 962                  "set sp, $a",
 963                  []>;
 964
 965 let hasCtrlDep = 1 in
 966 def ECALLT_1r : _F1R<0b010011, (outs), (ins GRRegs:$a),
 967                  "ecallt $a",
 968                  []>;
 969
 970 let hasCtrlDep = 1 in
 971 def ECALLF_1r : _F1R<0b010010, (outs), (ins GRRegs:$a),
 972                  "ecallf $a",
 973                  []>;
 974
 975 let isCall=1,
 976 // All calls clobber the link register and the non-callee-saved registers:
 977 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 978 def BLA_1r : _F1R<0b001000, (outs), (ins GRRegs:$a),
 979                  "bla $a",
 980                  [(XCoreBranchLink GRRegs:$a)]>;
 981 }
 982
 983 def SYNCR_1r : _F1R<0b100001, (outs), (ins GRRegs:$a),
 984                  "syncr res[$a]",
 985                  [(int_xcore_syncr GRRegs:$a)]>;
 986
 987 def FREER_1r : _F1R<0b000100, (outs), (ins GRRegs:$a),
 988                "freer res[$a]",
 989                [(int_xcore_freer GRRegs:$a)]>;
 990
 991 let Uses=[R11] in {
 992 def SETV_1r : _F1R<0b010001, (outs), (ins GRRegs:$a),
 993                    "setv res[$a], r11",
 994                    [(int_xcore_setv GRRegs:$a, R11)]>;
 995
 996 def SETEV_1r : _F1R<0b001111, (outs), (ins GRRegs:$a),
 997                     "setev res[$a], r11",
 998                     [(int_xcore_setev GRRegs:$a, R11)]>;
 999 }
1000
1001 def EEU_1r : _F1R<0b000001, (outs), (ins GRRegs:$a),
1002                "eeu res[$a]",
1003                [(int_xcore_eeu GRRegs:$a)]>;
1004
1005 // Zero operand short
1006 // TODO freet, ldspc, stspc, ldssr, stssr, ldsed, stsed,
1007 // stet, getkep, getksp, setkep, getid, kret, dcall, dret,
1008 // dentsp, drestsp
1009
1010 def CLRE_0R : _F0R<0b0000001101, (outs), (ins), "clre", [(int_xcore_clre)]>;
1011
1012 let Defs = [R11] in {
1013 def GETID_0R : _F0R<0b0001001110, (outs), (ins),
1014                     "get r11, id",
1015                     [(set R11, (int_xcore_getid))]>;
1016
1017 def GETED_0R : _F0R<0b0000111110, (outs), (ins),
1018                     "get r11, ed",
1019                     [(set R11, (int_xcore_geted))]>;
1020
1021 def GETET_0R : _F0R<0b0000111111, (outs), (ins),
1022                     "get r11, et",
1023                     [(set R11, (int_xcore_getet))]>;
1024 }
1025
1026 def SSYNC_0r : _F0R<0b0000001110, (outs), (ins),
1027                     "ssync",
1028                     [(int_xcore_ssync)]>;
1029
1030 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1,
1031     hasSideEffects = 1 in
1032 def WAITEU_0R : _F0R<0b0000001100, (outs), (ins),
1033                      "waiteu",
1034                      [(brind (int_xcore_waitevent))]>;
1035
1036 //===----------------------------------------------------------------------===//
1037 // Non-Instruction Patterns
1038 //===----------------------------------------------------------------------===//
1039
1040 def : Pat<(XCoreBranchLink tglobaladdr:$addr), (BL_lu10 tglobaladdr:$addr)>;
1041 def : Pat<(XCoreBranchLink texternalsym:$addr), (BL_lu10 texternalsym:$addr)>;
1042
1043 /// sext_inreg
1044 def : Pat<(sext_inreg GRRegs:$b, i1), (SEXT_rus GRRegs:$b, 1)>;
1045 def : Pat<(sext_inreg GRRegs:$b, i8), (SEXT_rus GRRegs:$b, 8)>;
1046 def : Pat<(sext_inreg GRRegs:$b, i16), (SEXT_rus GRRegs:$b, 16)>;
1047
1048 /// loads
1049 def : Pat<(zextloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1050           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1051 def : Pat<(zextloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1052
1053 def : Pat<(sextloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1054           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1055 def : Pat<(sextloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1056
1057 def : Pat<(load (ldawf GRRegs:$addr, GRRegs:$offset)),
1058           (LDW_3r GRRegs:$addr, GRRegs:$offset)>;
1059 def : Pat<(load (add GRRegs:$addr, immUs4:$offset)),
1060           (LDW_2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1061 def : Pat<(load GRRegs:$addr), (LDW_2rus GRRegs:$addr, 0)>;
1062
1063 /// anyext
1064 def : Pat<(extloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1065           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1066 def : Pat<(extloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1067 def : Pat<(extloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1068           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1069 def : Pat<(extloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1070
1071 /// stores
1072 def : Pat<(truncstorei8 GRRegs:$val, (add GRRegs:$addr, GRRegs:$offset)),
1073           (ST8_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1074 def : Pat<(truncstorei8 GRRegs:$val, GRRegs:$addr),
1075           (ST8_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1076
1077 def : Pat<(truncstorei16 GRRegs:$val, (lda16f GRRegs:$addr, GRRegs:$offset)),
1078           (ST16_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1079 def : Pat<(truncstorei16 GRRegs:$val, GRRegs:$addr),
1080           (ST16_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1081
1082 def : Pat<(store GRRegs:$val, (ldawf GRRegs:$addr, GRRegs:$offset)),
1083           (STW_3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1084 def : Pat<(store GRRegs:$val, (add GRRegs:$addr, immUs4:$offset)),
1085           (STW_2rus GRRegs:$val, GRRegs:$addr, (div4_xform immUs4:$offset))>;
1086 def : Pat<(store GRRegs:$val, GRRegs:$addr),
1087           (STW_2rus GRRegs:$val, GRRegs:$addr, 0)>;
1088
1089 /// cttz
1090 def : Pat<(cttz GRRegs:$src), (CLZ_l2r (BITREV_l2r GRRegs:$src))>;
1091
1092 /// trap
1093 def : Pat<(trap), (ECALLF_1r (LDC_ru6 0))>;
1094
1095 ///
1096 /// branch patterns
1097 ///
1098
1099 // unconditional branch
1100 def : Pat<(br bb:$addr), (BRFU_lu6 bb:$addr)>;
1101
1102 // direct match equal/notequal zero brcond
1103 def : Pat<(brcond (setne GRRegs:$lhs, 0), bb:$dst),
1104           (BRFT_lru6 GRRegs:$lhs, bb:$dst)>;
1105 def : Pat<(brcond (seteq GRRegs:$lhs, 0), bb:$dst),
1106           (BRFF_lru6 GRRegs:$lhs, bb:$dst)>;
1107
1108 def : Pat<(brcond (setle GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1109           (BRFF_lru6 (LSS_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1110 def : Pat<(brcond (setule GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1111           (BRFF_lru6 (LSU_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1112 def : Pat<(brcond (setge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1113           (BRFF_lru6 (LSS_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1114 def : Pat<(brcond (setuge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1115           (BRFF_lru6 (LSU_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1116 def : Pat<(brcond (setne GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1117           (BRFF_lru6 (EQ_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1118 def : Pat<(brcond (setne GRRegs:$lhs, immUs:$rhs), bb:$dst),
1119           (BRFF_lru6 (EQ_2rus GRRegs:$lhs, immUs:$rhs), bb:$dst)>;
1120
1121 // generic brcond pattern
1122 def : Pat<(brcond GRRegs:$cond, bb:$addr), (BRFT_lru6 GRRegs:$cond, bb:$addr)>;
1123
1124
1125 ///
1126 /// Select patterns
1127 ///
1128
1129 // direct match equal/notequal zero select
1130 def : Pat<(select (setne GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1131         (SELECT_CC GRRegs:$lhs, GRRegs:$T, GRRegs:$F)>;
1132
1133 def : Pat<(select (seteq GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1134         (SELECT_CC GRRegs:$lhs, GRRegs:$F, GRRegs:$T)>;
1135
1136 def : Pat<(select (setle GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1137           (SELECT_CC (LSS_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1138 def : Pat<(select (setule GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1139           (SELECT_CC (LSU_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1140 def : Pat<(select (setge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1141           (SELECT_CC (LSS_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1142 def : Pat<(select (setuge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1143           (SELECT_CC (LSU_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1144 def : Pat<(select (setne GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1145           (SELECT_CC (EQ_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1146 def : Pat<(select (setne GRRegs:$lhs, immUs:$rhs), GRRegs:$T, GRRegs:$F),
1147           (SELECT_CC (EQ_2rus GRRegs:$lhs, immUs:$rhs), GRRegs:$F, GRRegs:$T)>;
1148
1149 ///
1150 /// setcc patterns, only matched when none of the above brcond
1151 /// patterns match
1152 ///
1153
1154 // setcc 2 register operands
1155 def : Pat<(setle GRRegs:$lhs, GRRegs:$rhs),
1156           (EQ_2rus (LSS_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1157 def : Pat<(setule GRRegs:$lhs, GRRegs:$rhs),
1158           (EQ_2rus (LSU_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1159
1160 def : Pat<(setgt GRRegs:$lhs, GRRegs:$rhs),
1161           (LSS_3r GRRegs:$rhs, GRRegs:$lhs)>;
1162 def : Pat<(setugt GRRegs:$lhs, GRRegs:$rhs),
1163           (LSU_3r GRRegs:$rhs, GRRegs:$lhs)>;
1164
1165 def : Pat<(setge GRRegs:$lhs, GRRegs:$rhs),
1166           (EQ_2rus (LSS_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1167 def : Pat<(setuge GRRegs:$lhs, GRRegs:$rhs),
1168           (EQ_2rus (LSU_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1169
1170 def : Pat<(setlt GRRegs:$lhs, GRRegs:$rhs),
1171           (LSS_3r GRRegs:$lhs, GRRegs:$rhs)>;
1172 def : Pat<(setult GRRegs:$lhs, GRRegs:$rhs),
1173           (LSU_3r GRRegs:$lhs, GRRegs:$rhs)>;
1174
1175 def : Pat<(setne GRRegs:$lhs, GRRegs:$rhs),
1176           (EQ_2rus (EQ_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1177
1178 def : Pat<(seteq GRRegs:$lhs, GRRegs:$rhs),
1179           (EQ_3r GRRegs:$lhs, GRRegs:$rhs)>;
1180
1181 // setcc reg/imm operands
1182 def : Pat<(seteq GRRegs:$lhs, immUs:$rhs),
1183           (EQ_2rus GRRegs:$lhs, immUs:$rhs)>;
1184 def : Pat<(setne GRRegs:$lhs, immUs:$rhs),
1185           (EQ_2rus (EQ_2rus GRRegs:$lhs, immUs:$rhs), 0)>;
1186
1187 // misc
1188 def : Pat<(add GRRegs:$addr, immUs4:$offset),
1189           (LDAWF_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1190
1191 def : Pat<(sub GRRegs:$addr, immUs4:$offset),
1192           (LDAWB_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1193
1194 def : Pat<(and GRRegs:$val, immMskBitp:$mask),
1195           (ZEXT_rus GRRegs:$val, (msksize_xform immMskBitp:$mask))>;
1196
1197 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1198 def : Pat<(add GRRegs:$src1, immUsNeg:$src2),
1199           (SUB_2rus GRRegs:$src1, (neg_xform immUsNeg:$src2))>;
1200
1201 def : Pat<(add GRRegs:$src1, immUs4Neg:$src2),
1202           (LDAWB_l2rus GRRegs:$src1, (div4neg_xform immUs4Neg:$src2))>;
1203
1204 ///
1205 /// Some peepholes
1206 ///
1207
1208 def : Pat<(mul GRRegs:$src, 3),
1209           (LDA16F_l3r GRRegs:$src, GRRegs:$src)>;
1210
1211 def : Pat<(mul GRRegs:$src, 5),
1212           (LDAWF_l3r GRRegs:$src, GRRegs:$src)>;
1213
1214 def : Pat<(mul GRRegs:$src, -3),
1215           (LDAWB_l3r GRRegs:$src, GRRegs:$src)>;
1216
1217 // ashr X, 32 is equivalent to ashr X, 31 on the XCore.
1218 def : Pat<(sra GRRegs:$src, 31),
1219           (ASHR_l2rus GRRegs:$src, 32)>;
1220
1221 def : Pat<(brcond (setlt GRRegs:$lhs, 0), bb:$dst),
1222           (BRFT_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1223
1224 // setge X, 0 is canonicalized to setgt X, -1
1225 def : Pat<(brcond (setgt GRRegs:$lhs, -1), bb:$dst),
1226           (BRFF_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1227
1228 def : Pat<(select (setlt GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1229           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$T, GRRegs:$F)>;
1230
1231 def : Pat<(select (setgt GRRegs:$lhs, -1), GRRegs:$T, GRRegs:$F),
1232           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$F, GRRegs:$T)>;
1233
1234 def : Pat<(setgt GRRegs:$lhs, -1),
1235           (EQ_2rus (ASHR_l2rus GRRegs:$lhs, 32), 0)>;
1236
1237 def : Pat<(sra (shl GRRegs:$src, immBpwSubBitp:$imm), immBpwSubBitp:$imm),
1238           (SEXT_rus GRRegs:$src, (bpwsub_xform immBpwSubBitp:$imm))>;