lib/Target/XCore/XCoreInstrInfo.td

   1 //===-- XCoreInstrInfo.td - Target Description for XCore ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the XCore instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Uses of CP, DP are not currently reflected in the patterns, since
  15 // having a physical register as an operand prevents loop hoisting and
  16 // since the value of these registers never changes during the life of the
  17 // function.
  18
  19 //===----------------------------------------------------------------------===//
  20 // Instruction format superclass.
  21 //===----------------------------------------------------------------------===//
  22
  23 include "XCoreInstrFormats.td"
  24
  25 //===----------------------------------------------------------------------===//
  26 // XCore specific DAG Nodes.
  27 //
  28
  29 // Call
  30 def SDT_XCoreBranchLink : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  31 def XCoreBranchLink     : SDNode<"XCoreISD::BL",SDT_XCoreBranchLink,
  32                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  33                              SDNPVariadic]>;
  34
  35 def XCoreRetsp : SDNode<"XCoreISD::RETSP", SDTBrind,
  36                       [SDNPHasChain, SDNPOptInGlue, SDNPMayLoad, SDNPVariadic]>;
  37
  38 def SDT_XCoreBR_JT    : SDTypeProfile<0, 2,
  39                                       [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  40
  41 def XCoreBR_JT : SDNode<"XCoreISD::BR_JT", SDT_XCoreBR_JT,
  42                         [SDNPHasChain]>;
  43
  44 def XCoreBR_JT32 : SDNode<"XCoreISD::BR_JT32", SDT_XCoreBR_JT,
  45                         [SDNPHasChain]>;
  46
  47 def SDT_XCoreAddress    : SDTypeProfile<1, 1,
  48                             [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  49
  50 def pcrelwrapper : SDNode<"XCoreISD::PCRelativeWrapper", SDT_XCoreAddress,
  51                            []>;
  52
  53 def dprelwrapper : SDNode<"XCoreISD::DPRelativeWrapper", SDT_XCoreAddress,
  54                            []>;
  55
  56 def cprelwrapper : SDNode<"XCoreISD::CPRelativeWrapper", SDT_XCoreAddress,
  57                            []>;
  58
  59 def SDT_XCoreStwsp    : SDTypeProfile<0, 2, [SDTCisInt<1>]>;
  60 def XCoreStwsp        : SDNode<"XCoreISD::STWSP", SDT_XCoreStwsp,
  61                                [SDNPHasChain, SDNPMayStore]>;
  62
  63 // These are target-independent nodes, but have target-specific formats.
  64 def SDT_XCoreCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  65 def SDT_XCoreCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  66                                         SDTCisVT<1, i32> ]>;
  67
  68 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_XCoreCallSeqStart,
  69                            [SDNPHasChain, SDNPOutGlue]>;
  70 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_XCoreCallSeqEnd,
  71                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  72
  73 //===----------------------------------------------------------------------===//
  74 // Instruction Pattern Stuff
  75 //===----------------------------------------------------------------------===//
  76
  77 def div4_xform : SDNodeXForm<imm, [{
  78   // Transformation function: imm/4
  79   assert(N->getZExtValue() % 4 == 0);
  80   return getI32Imm(N->getZExtValue()/4);
  81 }]>;
  82
  83 def msksize_xform : SDNodeXForm<imm, [{
  84   // Transformation function: get the size of a mask
  85   assert(isMask_32(N->getZExtValue()));
  86   // look for the first non-zero bit
  87   return getI32Imm(32 - CountLeadingZeros_32(N->getZExtValue()));
  88 }]>;
  89
  90 def neg_xform : SDNodeXForm<imm, [{
  91   // Transformation function: -imm
  92   uint32_t value = N->getZExtValue();
  93   return getI32Imm(-value);
  94 }]>;
  95
  96 def bpwsub_xform : SDNodeXForm<imm, [{
  97   // Transformation function: 32-imm
  98   uint32_t value = N->getZExtValue();
  99   return getI32Imm(32-value);
 100 }]>;
 101
 102 def div4neg_xform : SDNodeXForm<imm, [{
 103   // Transformation function: -imm/4
 104   uint32_t value = N->getZExtValue();
 105   assert(-value % 4 == 0);
 106   return getI32Imm(-value/4);
 107 }]>;
 108
 109 def immUs4Neg : PatLeaf<(imm), [{
 110   uint32_t value = (uint32_t)N->getZExtValue();
 111   return (-value)%4 == 0 && (-value)/4 <= 11;
 112 }]>;
 113
 114 def immUs4 : PatLeaf<(imm), [{
 115   uint32_t value = (uint32_t)N->getZExtValue();
 116   return value%4 == 0 && value/4 <= 11;
 117 }]>;
 118
 119 def immUsNeg : PatLeaf<(imm), [{
 120   return -((uint32_t)N->getZExtValue()) <= 11;
 121 }]>;
 122
 123 def immUs : PatLeaf<(imm), [{
 124   return (uint32_t)N->getZExtValue() <= 11;
 125 }]>;
 126
 127 def immU6 : PatLeaf<(imm), [{
 128   return (uint32_t)N->getZExtValue() < (1 << 6);
 129 }]>;
 130
 131 def immU10 : PatLeaf<(imm), [{
 132   return (uint32_t)N->getZExtValue() < (1 << 10);
 133 }]>;
 134
 135 def immU16 : PatLeaf<(imm), [{
 136   return (uint32_t)N->getZExtValue() < (1 << 16);
 137 }]>;
 138
 139 def immU20 : PatLeaf<(imm), [{
 140   return (uint32_t)N->getZExtValue() < (1 << 20);
 141 }]>;
 142
 143 def immMskBitp : PatLeaf<(imm), [{ return immMskBitp(N); }]>;
 144
 145 def immBitp : PatLeaf<(imm), [{
 146   uint32_t value = (uint32_t)N->getZExtValue();
 147   return (value >= 1 && value <= 8)
 148           || value == 16
 149           || value == 24
 150           || value == 32;
 151 }]>;
 152
 153 def immBpwSubBitp : PatLeaf<(imm), [{
 154   uint32_t value = (uint32_t)N->getZExtValue();
 155   return (value >= 24 && value <= 31)
 156           || value == 16
 157           || value == 8
 158           || value == 0;
 159 }]>;
 160
 161 def lda16f : PatFrag<(ops node:$addr, node:$offset),
 162                      (add node:$addr, (shl node:$offset, 1))>;
 163 def lda16b : PatFrag<(ops node:$addr, node:$offset),
 164                      (sub node:$addr, (shl node:$offset, 1))>;
 165 def ldawf : PatFrag<(ops node:$addr, node:$offset),
 166                      (add node:$addr, (shl node:$offset, 2))>;
 167 def ldawb : PatFrag<(ops node:$addr, node:$offset),
 168                      (sub node:$addr, (shl node:$offset, 2))>;
 169
 170 // Instruction operand types
 171 def calltarget  : Operand<i32>;
 172 def brtarget : Operand<OtherVT>;
 173
 174 // Addressing modes
 175 def ADDRspii : ComplexPattern<i32, 2, "SelectADDRspii", [add, frameindex], []>;
 176
 177 // Address operands
 178 def MEMii : Operand<i32> {
 179   let MIOperandInfo = (ops i32imm, i32imm);
 180 }
 181
 182 // Jump tables.
 183 def InlineJT : Operand<i32> {
 184   let PrintMethod = "printInlineJT";
 185 }
 186
 187 def InlineJT32 : Operand<i32> {
 188   let PrintMethod = "printInlineJT32";
 189 }
 190
 191 //===----------------------------------------------------------------------===//
 192 // Instruction Class Templates
 193 //===----------------------------------------------------------------------===//
 194
 195 // Three operand short
 196
 197 multiclass F3R_2RUS<bits<5> opc1, bits<5> opc2, string OpcStr, SDNode OpNode> {
 198   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 199                 !strconcat(OpcStr, " $dst, $b, $c"),
 200                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 201   def _2rus : _F2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 202                      !strconcat(OpcStr, " $dst, $b, $c"),
 203                      [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 204 }
 205
 206 multiclass F3R_2RUS_np<bits<5> opc1, bits<5> opc2, string OpcStr> {
 207   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 208                 !strconcat(OpcStr, " $dst, $b, $c"), []>;
 209   def _2rus : _F2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 210                      !strconcat(OpcStr, " $dst, $b, $c"), []>;
 211 }
 212
 213 multiclass F3R_2RBITP<bits<5> opc1, bits<5> opc2, string OpcStr,
 214                       SDNode OpNode> {
 215   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 216                 !strconcat(OpcStr, " $dst, $b, $c"),
 217                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 218   def _2rus : _F2RUSBitp<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 219                          !strconcat(OpcStr, " $dst, $b, $c"),
 220                          [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 221 }
 222
 223 class F3R<bits<5> opc, string OpcStr, SDNode OpNode> :
 224   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 225        !strconcat(OpcStr, " $dst, $b, $c"),
 226        [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 227
 228 class F3R_np<bits<5> opc, string OpcStr> :
 229   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 230        !strconcat(OpcStr, " $dst, $b, $c"), []>;
 231 // Three operand long
 232
 233 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 234 multiclass FL3R_L2RUS<bits<9> opc1, bits<9> opc2, string OpcStr,
 235                       SDNode OpNode> {
 236   def _l3r: _FL3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 237                   !strconcat(OpcStr, " $dst, $b, $c"),
 238                   [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 239   def _l2rus : _FL2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 240                        !strconcat(OpcStr, " $dst, $b, $c"),
 241                        [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 242 }
 243
 244 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 245 multiclass FL3R_L2RBITP<bits<9> opc1, bits<9> opc2, string OpcStr,
 246                         SDNode OpNode> {
 247   def _l3r: _FL3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 248                   !strconcat(OpcStr, " $dst, $b, $c"),
 249                   [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 250   def _l2rus : _FL2RUSBitp<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 251                            !strconcat(OpcStr, " $dst, $b, $c"),
 252                            [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 253 }
 254
 255 class FL3R<bits<9> opc, string OpcStr, SDNode OpNode> :
 256   _FL3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 257         !strconcat(OpcStr, " $dst, $b, $c"),
 258         [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 259
 260 // Register - U6
 261 // Operand register - U6
 262 multiclass FRU6_LRU6_branch<bits<6> opc, string OpcStr> {
 263   def _ru6: _FRU6<opc, (outs), (ins GRRegs:$a, brtarget:$b),
 264                   !strconcat(OpcStr, " $a, $b"), []>;
 265   def _lru6: _FLRU6<opc, (outs), (ins GRRegs:$a, brtarget:$b),
 266                     !strconcat(OpcStr, " $a, $b"), []>;
 267 }
 268
 269 multiclass FRU6_LRU6_backwards_branch<bits<6> opc, string OpcStr> {
 270   def _ru6: _FRU6<opc, (outs), (ins GRRegs:$a, brtarget:$b),
 271                   !strconcat(OpcStr, " $a, -$b"), []>;
 272   def _lru6: _FLRU6<opc, (outs), (ins GRRegs:$a, brtarget:$b),
 273                     !strconcat(OpcStr, " $a, -$b"), []>;
 274 }
 275
 276 multiclass FRU6_LRU6_cp<bits<6> opc, string OpcStr> {
 277   def _ru6: _FRU6<opc, (outs RRegs:$a), (ins i32imm:$b),
 278                   !strconcat(OpcStr, " $a, cp[$b]"), []>;
 279   def _lru6: _FLRU6<opc, (outs RRegs:$a), (ins i32imm:$b),
 280                     !strconcat(OpcStr, " $a, cp[$b]"), []>;
 281 }
 282
 283 // U6
 284 multiclass FU6_LU6<bits<10> opc, string OpcStr, SDNode OpNode> {
 285   def _u6: _FU6<opc, (outs), (ins i32imm:$a), !strconcat(OpcStr, " $a"),
 286                 [(OpNode immU6:$a)]>;
 287   def _lu6: _FLU6<opc, (outs), (ins i32imm:$a), !strconcat(OpcStr, " $a"),
 288                   [(OpNode immU16:$a)]>;
 289 }
 290
 291 multiclass FU6_LU6_int<bits<10> opc, string OpcStr, Intrinsic Int> {
 292   def _u6: _FU6<opc, (outs), (ins i32imm:$a), !strconcat(OpcStr, " $a"),
 293                 [(Int immU6:$a)]>;
 294   def _lu6: _FLU6<opc, (outs), (ins i32imm:$a), !strconcat(OpcStr, " $a"),
 295                   [(Int immU16:$a)]>;
 296 }
 297
 298 multiclass FU6_LU6_np<bits<10> opc, string OpcStr> {
 299   def _u6: _FU6<opc, (outs), (ins i32imm:$a), !strconcat(OpcStr, " $a"), []>;
 300   def _lu6: _FLU6<opc, (outs), (ins i32imm:$a), !strconcat(OpcStr, " $a"), []>;
 301 }
 302
 303 // Two operand short
 304
 305 class F2R_np<bits<6> opc, string OpcStr> :
 306   _F2R<opc, (outs GRRegs:$dst), (ins GRRegs:$b),
 307        !strconcat(OpcStr, " $dst, $b"), []>;
 308
 309 // Two operand long
 310
 311 //===----------------------------------------------------------------------===//
 312 // Pseudo Instructions
 313 //===----------------------------------------------------------------------===//
 314
 315 let Defs = [SP], Uses = [SP] in {
 316 def ADJCALLSTACKDOWN : PseudoInstXCore<(outs), (ins i32imm:$amt),
 317                                "# ADJCALLSTACKDOWN $amt",
 318                                [(callseq_start timm:$amt)]>;
 319 def ADJCALLSTACKUP : PseudoInstXCore<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 320                             "# ADJCALLSTACKUP $amt1",
 321                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 322 }
 323
 324 def LDWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 325                              "# LDWFI $dst, $addr",
 326                              [(set GRRegs:$dst, (load ADDRspii:$addr))]>;
 327
 328 def LDAWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 329                              "# LDAWFI $dst, $addr",
 330                              [(set GRRegs:$dst, ADDRspii:$addr)]>;
 331
 332 def STWFI : PseudoInstXCore<(outs), (ins GRRegs:$src, MEMii:$addr),
 333                             "# STWFI $src, $addr",
 334                             [(store GRRegs:$src, ADDRspii:$addr)]>;
 335
 336 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 337 // instruction selection into a branch sequence.
 338 let usesCustomInserter = 1 in {
 339   def SELECT_CC : PseudoInstXCore<(outs GRRegs:$dst),
 340                               (ins GRRegs:$cond, GRRegs:$T, GRRegs:$F),
 341                               "# SELECT_CC PSEUDO!",
 342                               [(set GRRegs:$dst,
 343                                  (select GRRegs:$cond, GRRegs:$T, GRRegs:$F))]>;
 344 }
 345
 346 //===----------------------------------------------------------------------===//
 347 // Instructions
 348 //===----------------------------------------------------------------------===//
 349
 350 // Three operand short
 351 defm ADD : F3R_2RUS<0b00010, 0b10010, "add", add>;
 352 defm SUB : F3R_2RUS<0b00011, 0b10011, "sub", sub>;
 353 let neverHasSideEffects = 1 in {
 354 defm EQ : F3R_2RUS_np<0b00110, 0b10110, "eq">;
 355 def LSS_3r : F3R_np<0b11000, "lss">;
 356 def LSU_3r : F3R_np<0b11001, "lsu">;
 357 }
 358 def AND_3r : F3R<0b00111, "and", and>;
 359 def OR_3r : F3R<0b01000, "or", or>;
 360
 361 let mayLoad=1 in {
 362 def LDW_3r : _F3R<0b01001, (outs GRRegs:$dst),
 363                   (ins GRRegs:$addr, GRRegs:$offset),
 364                   "ldw $dst, $addr[$offset]", []>;
 365
 366 def LDW_2rus : _F2RUS<0b00001, (outs GRRegs:$dst),
 367                       (ins GRRegs:$addr, i32imm:$offset),
 368                       "ldw $dst, $addr[$offset]", []>;
 369
 370 def LD16S_3r :  _F3R<0b10000, (outs GRRegs:$dst),
 371                      (ins GRRegs:$addr, GRRegs:$offset),
 372                      "ld16s $dst, $addr[$offset]", []>;
 373
 374 def LD8U_3r :  _F3R<0b10001, (outs GRRegs:$dst),
 375                     (ins GRRegs:$addr, GRRegs:$offset),
 376                     "ld8u $dst, $addr[$offset]", []>;
 377 }
 378
 379 let mayStore=1 in {
 380 def STW_l3r : _FL3R<0b000001100, (outs),
 381                     (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 382                     "stw $val, $addr[$offset]", []>;
 383
 384 def STW_2rus : _F2RUS<0b0000, (outs),
 385                       (ins GRRegs:$val, GRRegs:$addr, i32imm:$offset),
 386                       "stw $val, $addr[$offset]", []>;
 387 }
 388
 389 defm SHL : F3R_2RBITP<0b00100, 0b10100, "shl", shl>;
 390 defm SHR : F3R_2RBITP<0b00101, 0b10101, "shr", srl>;
 391
 392 // The first operand is treated as an immediate since it refers to a register
 393 // number in another thread.
 394 def TSETR_3r : _F3RImm<0b10111, (outs), (ins i32imm:$a, GRRegs:$b, GRRegs:$c),
 395                        "set t[$c]:r$a, $b", []>;
 396
 397 // Three operand long
 398 def LDAWF_l3r : _FL3R<0b000111100, (outs GRRegs:$dst),
 399                       (ins GRRegs:$addr, GRRegs:$offset),
 400                       "ldaw $dst, $addr[$offset]",
 401                       [(set GRRegs:$dst,
 402                          (ldawf GRRegs:$addr, GRRegs:$offset))]>;
 403
 404 let neverHasSideEffects = 1 in
 405 def LDAWF_l2rus : _FL2RUS<0b100111100, (outs GRRegs:$dst),
 406                           (ins GRRegs:$addr, i32imm:$offset),
 407                           "ldaw $dst, $addr[$offset]", []>;
 408
 409 def LDAWB_l3r : _FL3R<0b001001100, (outs GRRegs:$dst),
 410                       (ins GRRegs:$addr, GRRegs:$offset),
 411                       "ldaw $dst, $addr[-$offset]",
 412                       [(set GRRegs:$dst,
 413                          (ldawb GRRegs:$addr, GRRegs:$offset))]>;
 414
 415 let neverHasSideEffects = 1 in
 416 def LDAWB_l2rus : _FL2RUS<0b101001100, (outs GRRegs:$dst),
 417                          (ins GRRegs:$addr, i32imm:$offset),
 418                          "ldaw $dst, $addr[-$offset]", []>;
 419
 420 def LDA16F_l3r : _FL3R<0b001011100, (outs GRRegs:$dst),
 421                        (ins GRRegs:$addr, GRRegs:$offset),
 422                        "lda16 $dst, $addr[$offset]",
 423                        [(set GRRegs:$dst,
 424                           (lda16f GRRegs:$addr, GRRegs:$offset))]>;
 425
 426 def LDA16B_l3r : _FL3R<0b001101100, (outs GRRegs:$dst),
 427                        (ins GRRegs:$addr, GRRegs:$offset),
 428                        "lda16 $dst, $addr[-$offset]",
 429                        [(set GRRegs:$dst,
 430                           (lda16b GRRegs:$addr, GRRegs:$offset))]>;
 431
 432 def MUL_l3r : FL3R<0b001111100, "mul", mul>;
 433 // Instructions which may trap are marked as side effecting.
 434 let hasSideEffects = 1 in {
 435 def DIVS_l3r : FL3R<0b010001100, "divs", sdiv>;
 436 def DIVU_l3r : FL3R<0b010011100, "divu", udiv>;
 437 def REMS_l3r : FL3R<0b110001100, "rems", srem>;
 438 def REMU_l3r : FL3R<0b110011100, "remu", urem>;
 439 }
 440 def XOR_l3r : FL3R<0b000011100, "xor", xor>;
 441 defm ASHR : FL3R_L2RBITP<0b000101100, 0b100101100, "ashr", sra>;
 442
 443 let Constraints = "$src1 = $dst" in
 444 def CRC_l3r : _FL3RSrcDst<0b101011100, (outs GRRegs:$dst),
 445                           (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 446                           "crc32 $dst, $src2, $src3",
 447                           [(set GRRegs:$dst,
 448                              (int_xcore_crc32 GRRegs:$src1, GRRegs:$src2,
 449                                               GRRegs:$src3))]>;
 450
 451 let mayStore=1 in {
 452 def ST16_l3r : _FL3R<0b100001100, (outs),
 453                      (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 454                      "st16 $val, $addr[$offset]", []>;
 455
 456 def ST8_l3r : _FL3R<0b100011100, (outs),
 457                     (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 458                     "st8 $val, $addr[$offset]", []>;
 459 }
 460
 461 def INPW_l2rus : _FL2RUSBitp<0b100101110, (outs GRRegs:$a),
 462                              (ins GRRegs:$b, i32imm:$c), "inpw $a, res[$b], $c",
 463                              []>;
 464
 465 def OUTPW_l2rus : _FL2RUSBitp<0b100101101, (outs),
 466                               (ins GRRegs:$a, GRRegs:$b, i32imm:$c),
 467                               "outpw res[$b], $a, $c", []>;
 468
 469 // Four operand long
 470 let Constraints = "$e = $a,$f = $b" in {
 471 def MACCU_l4r : _FL4RSrcDstSrcDst<
 472   0b000001, (outs GRRegs:$a, GRRegs:$b),
 473   (ins GRRegs:$e, GRRegs:$f, GRRegs:$c, GRRegs:$d), "maccu $a, $b, $c, $d", []>;
 474
 475 def MACCS_l4r : _FL4RSrcDstSrcDst<
 476   0b000010, (outs GRRegs:$a, GRRegs:$b),
 477   (ins GRRegs:$e, GRRegs:$f, GRRegs:$c, GRRegs:$d), "maccs $a, $b, $c, $d", []>;
 478 }
 479
 480 let Constraints = "$e = $b" in
 481 def CRC8_l4r : _FL4RSrcDst<0b000000, (outs GRRegs:$a, GRRegs:$b),
 482                            (ins GRRegs:$e, GRRegs:$c, GRRegs:$d),
 483                            "crc8 $b, $a, $c, $d", []>;
 484
 485 // Five operand long
 486
 487 def LADD_l5r : _FL5R<0b000001, (outs GRRegs:$dst1, GRRegs:$dst2),
 488                      (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 489                      "ladd $dst2, $dst1, $src1, $src2, $src3",
 490                      []>;
 491
 492 def LSUB_l5r : _FL5R<0b000010, (outs GRRegs:$dst1, GRRegs:$dst2),
 493                      (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 494                      "lsub $dst2, $dst1, $src1, $src2, $src3", []>;
 495
 496 def LDIVU_l5r : _FL5R<0b000000, (outs GRRegs:$dst1, GRRegs:$dst2),
 497                       (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 498                       "ldivu $dst1, $dst2, $src3, $src1, $src2", []>;
 499
 500 // Six operand long
 501
 502 def LMUL_l6r : _FL6R<
 503   0b00000, (outs GRRegs:$dst1, GRRegs:$dst2),
 504   (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3, GRRegs:$src4),
 505   "lmul $dst1, $dst2, $src1, $src2, $src3, $src4", []>;
 506
 507 // Register - U6
 508
 509 //let Uses = [DP] in ...
 510 let neverHasSideEffects = 1, isReMaterializable = 1 in
 511 def LDAWDP_ru6: _FRU6<0b011000, (outs RRegs:$a), (ins i32imm:$b),
 512                       "ldaw $a, dp[$b]", []>;
 513
 514 let isReMaterializable = 1 in
 515 def LDAWDP_lru6: _FLRU6<0b011000, (outs RRegs:$a), (ins i32imm:$b),
 516                         "ldaw $a, dp[$b]",
 517                         [(set RRegs:$a, (dprelwrapper tglobaladdr:$b))]>;
 518
 519 let mayLoad=1 in
 520 def LDWDP_ru6: _FRU6<0b010110, (outs RRegs:$a), (ins i32imm:$b),
 521                      "ldw $a, dp[$b]", []>;
 522
 523 def LDWDP_lru6: _FLRU6<0b010110, (outs RRegs:$a), (ins i32imm:$b),
 524                        "ldw $a, dp[$b]",
 525                        [(set RRegs:$a, (load (dprelwrapper tglobaladdr:$b)))]>;
 526
 527 let mayStore=1 in
 528 def STWDP_ru6 : _FRU6<0b010100, (outs), (ins RRegs:$a, i32imm:$b),
 529                       "stw $a, dp[$b]", []>;
 530
 531 def STWDP_lru6 : _FLRU6<0b010100, (outs), (ins RRegs:$a, i32imm:$b),
 532                         "stw $a, dp[$b]",
 533                         [(store RRegs:$a, (dprelwrapper tglobaladdr:$b))]>;
 534
 535 //let Uses = [CP] in ..
 536 let mayLoad = 1, isReMaterializable = 1, neverHasSideEffects = 1 in
 537 defm LDWCP : FRU6_LRU6_cp<0b011011, "ldw">;
 538
 539 let Uses = [SP] in {
 540 let mayStore=1 in {
 541 def STWSP_ru6 : _FRU6<0b010101, (outs), (ins RRegs:$a, i32imm:$b),
 542                       "stw $a, sp[$b]",
 543                       [(XCoreStwsp RRegs:$a, immU6:$b)]>;
 544
 545 def STWSP_lru6 : _FLRU6<0b010101, (outs), (ins RRegs:$a, i32imm:$b),
 546                         "stw $a, sp[$b]",
 547                         [(XCoreStwsp RRegs:$a, immU16:$b)]>;
 548 }
 549
 550 let mayLoad=1 in {
 551 def LDWSP_ru6 : _FRU6<0b010111, (outs RRegs:$a), (ins i32imm:$b),
 552                       "ldw $a, sp[$b]", []>;
 553
 554 def LDWSP_lru6 : _FLRU6<0b010111, (outs RRegs:$a), (ins i32imm:$b),
 555                         "ldw $a, sp[$b]", []>;
 556 }
 557
 558 let neverHasSideEffects = 1 in {
 559 def LDAWSP_ru6 : _FRU6<0b011001, (outs RRegs:$a), (ins i32imm:$b),
 560                        "ldaw $a, sp[$b]", []>;
 561
 562 def LDAWSP_lru6 : _FLRU6<0b011001, (outs RRegs:$a), (ins i32imm:$b),
 563                          "ldaw $a, sp[$b]", []>;
 564 }
 565 }
 566
 567 let isReMaterializable = 1 in {
 568 def LDC_ru6 : _FRU6<0b011010, (outs RRegs:$a), (ins i32imm:$b),
 569                     "ldc $a, $b", [(set RRegs:$a, immU6:$b)]>;
 570
 571 def LDC_lru6 : _FLRU6<0b011010, (outs RRegs:$a), (ins i32imm:$b),
 572                       "ldc $a, $b", [(set RRegs:$a, immU16:$b)]>;
 573 }
 574
 575 def SETC_ru6 : _FRU6<0b111010, (outs), (ins GRRegs:$a, i32imm:$b),
 576                      "setc res[$a], $b",
 577                      [(int_xcore_setc GRRegs:$a, immU6:$b)]>;
 578
 579 def SETC_lru6 : _FLRU6<0b111010, (outs), (ins GRRegs:$a, i32imm:$b),
 580                        "setc res[$a], $b",
 581                        [(int_xcore_setc GRRegs:$a, immU16:$b)]>;
 582
 583 // Operand register - U6
 584 let isBranch = 1, isTerminator = 1 in {
 585 defm BRFT: FRU6_LRU6_branch<0b011100, "bt">;
 586 defm BRBT: FRU6_LRU6_backwards_branch<0b011101, "bt">;
 587 defm BRFF: FRU6_LRU6_branch<0b011110, "bf">;
 588 defm BRBF: FRU6_LRU6_backwards_branch<0b011111, "bf">;
 589 }
 590
 591 // U6
 592 let Defs = [SP], Uses = [SP] in {
 593 let neverHasSideEffects = 1 in
 594 defm EXTSP : FU6_LU6_np<0b0111011110, "extsp">;
 595
 596 let mayStore = 1 in
 597 defm ENTSP : FU6_LU6_np<0b0111011101, "entsp">;
 598
 599 let isReturn = 1, isTerminator = 1, mayLoad = 1, isBarrier = 1 in {
 600 defm RETSP : FU6_LU6<0b0111011111, "retsp", XCoreRetsp>;
 601 }
 602 }
 603
 604 let neverHasSideEffects = 1 in
 605 defm EXTDP : FU6_LU6_np<0b0111001110, "extdp">;
 606
 607 let Uses = [R11], isCall=1 in
 608 defm BLAT : FU6_LU6_np<0b0111001101, "blat">;
 609
 610 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 611 def BRBU_u6 : _FU6<0b0111011100, (outs), (ins brtarget:$a), "bu -$a", []>;
 612
 613 def BRBU_lu6 : _FLU6<0b0111011100, (outs), (ins brtarget:$a), "bu -$a", []>;
 614
 615 def BRFU_u6 : _FU6<0b0111001100, (outs), (ins brtarget:$a), "bu $a", []>;
 616
 617 def BRFU_lu6 : _FLU6<0b0111001100, (outs), (ins brtarget:$a), "bu $a", []>;
 618 }
 619
 620 //let Uses = [CP] in ...
 621 let Defs = [R11], neverHasSideEffects = 1, isReMaterializable = 1 in
 622 def LDAWCP_u6: _FU6<0b0111111101, (outs), (ins i32imm:$a), "ldaw r11, cp[$a]",
 623                     []>;
 624
 625 let Defs = [R11], isReMaterializable = 1 in
 626 def LDAWCP_lu6: _FLU6<0b0111111101, (outs), (ins i32imm:$a), "ldaw r11, cp[$a]",
 627                       [(set R11, (cprelwrapper tglobaladdr:$a))]>;
 628
 629 let Defs = [R11] in
 630 defm GETSR : FU6_LU6_np<0b0111111100, "getsr r11,">;
 631
 632 defm SETSR : FU6_LU6_int<0b0111101101, "setsr", int_xcore_setsr>;
 633
 634 defm CLRSR : FU6_LU6_int<0b0111101100, "clrsr", int_xcore_clrsr>;
 635
 636 // setsr may cause a branch if it is used to enable events. clrsr may
 637 // branch if it is executed while events are enabled.
 638 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1,
 639     isCodeGenOnly = 1 in {
 640 defm SETSR_branch : FU6_LU6_np<0b0111101101, "setsr">;
 641 defm CLRSR_branch : FU6_LU6_np<0b0111101100, "clrsr">;
 642 }
 643
 644 defm KCALL : FU6_LU6_np<0b0111001111, "kcall">;
 645
 646 let Uses = [SP], Defs = [SP], mayStore = 1 in
 647 defm KENTSP : FU6_LU6_np<0b0111101110, "kentsp">;
 648
 649 let Uses = [SP], Defs = [SP], mayLoad = 1 in
 650 defm KRESTSP : FU6_LU6_np<0b0111101111, "krestsp">;
 651
 652 // U10
 653
 654 let Defs = [R11], isReMaterializable = 1, neverHasSideEffects = 1 in
 655 def LDAPF_u10 : _FU10<0b110110, (outs), (ins i32imm:$a), "ldap r11, $a", []>;
 656
 657 let Defs = [R11], isReMaterializable = 1 in
 658 def LDAPF_lu10 : _FLU10<0b110110, (outs), (ins i32imm:$a), "ldap r11, $a",
 659                         [(set R11, (pcrelwrapper tglobaladdr:$a))]>;
 660
 661 let Defs = [R11], isReMaterializable = 1, isCodeGenOnly = 1 in
 662 def LDAPF_lu10_ba : _FLU10<0b110110, (outs), (ins i32imm:$a), "ldap r11, $a",
 663                            [(set R11, (pcrelwrapper tblockaddress:$a))]>;
 664
 665 let isCall=1,
 666 // All calls clobber the link register and the non-callee-saved registers:
 667 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 668 def BLACP_u10 : _FU10<0b111000, (outs), (ins i32imm:$a), "bla cp[$a]", []>;
 669
 670 def BLACP_lu10 : _FLU10<0b111000, (outs), (ins i32imm:$a), "bla cp[$a]", []>;
 671
 672 def BLRF_u10 : _FU10<0b110100, (outs), (ins calltarget:$a), "bl $a",
 673                      [(XCoreBranchLink immU10:$a)]>;
 674
 675 def BLRF_lu10 : _FLU10<0b110100, (outs), (ins calltarget:$a), "bl $a",
 676                        [(XCoreBranchLink immU20:$a)]>;
 677 }
 678
 679 let Defs = [R11], mayLoad = 1, isReMaterializable = 1,
 680     neverHasSideEffects = 1 in {
 681 def LDWCP_u10 : _FU10<0b111001, (outs), (ins i32imm:$a), "ldw r11, cp[$a]", []>;
 682
 683 def LDWCP_lu10 : _FLU10<0b111001, (outs), (ins i32imm:$a), "ldw r11, cp[$a]",
 684                         []>;
 685 }
 686
 687 // Two operand short
 688 def NOT : _F2R<0b100010, (outs GRRegs:$dst), (ins GRRegs:$b),
 689                 "not $dst, $b", [(set GRRegs:$dst, (not GRRegs:$b))]>;
 690
 691 def NEG : _F2R<0b100100, (outs GRRegs:$dst), (ins GRRegs:$b),
 692                 "neg $dst, $b", [(set GRRegs:$dst, (ineg GRRegs:$b))]>;
 693
 694 let Constraints = "$src1 = $dst" in {
 695 def SEXT_rus :
 696   _FRUSSrcDstBitp<0b001101, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 697                   "sext $dst, $src2",
 698                   [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1,
 699                                                      immBitp:$src2))]>;
 700
 701 def SEXT_2r :
 702   _F2RSrcDst<0b001100, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 703              "sext $dst, $src2",
 704              [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1, GRRegs:$src2))]>;
 705
 706 def ZEXT_rus :
 707   _FRUSSrcDstBitp<0b010001, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 708                   "zext $dst, $src2",
 709                   [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1,
 710                                                      immBitp:$src2))]>;
 711
 712 def ZEXT_2r :
 713   _F2RSrcDst<0b010000, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 714              "zext $dst, $src2",
 715              [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1, GRRegs:$src2))]>;
 716
 717 def ANDNOT_2r :
 718   _F2RSrcDst<0b001010, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 719              "andnot $dst, $src2",
 720              [(set GRRegs:$dst, (and GRRegs:$src1, (not GRRegs:$src2)))]>;
 721 }
 722
 723 let isReMaterializable = 1, neverHasSideEffects = 1 in
 724 def MKMSK_rus : _FRUSBitp<0b101001, (outs GRRegs:$dst), (ins i32imm:$size),
 725                           "mkmsk $dst, $size", []>;
 726
 727 def MKMSK_2r : _F2R<0b101000, (outs GRRegs:$dst), (ins GRRegs:$size),
 728                     "mkmsk $dst, $size",
 729                     [(set GRRegs:$dst, (add (shl 1, GRRegs:$size), -1))]>;
 730
 731 def GETR_rus : _FRUS<0b100000, (outs GRRegs:$dst), (ins i32imm:$type),
 732                      "getr $dst, $type",
 733                      [(set GRRegs:$dst, (int_xcore_getr immUs:$type))]>;
 734
 735 def GETTS_2r : _F2R<0b001110, (outs GRRegs:$dst), (ins GRRegs:$r),
 736                     "getts $dst, res[$r]",
 737                     [(set GRRegs:$dst, (int_xcore_getts GRRegs:$r))]>;
 738
 739 def SETPT_2r : _FR2R<0b001111, (outs), (ins GRRegs:$r, GRRegs:$val),
 740                      "setpt res[$r], $val",
 741                      [(int_xcore_setpt GRRegs:$r, GRRegs:$val)]>;
 742
 743 def OUTCT_2r : _F2R<0b010010, (outs), (ins GRRegs:$r, GRRegs:$val),
 744                     "outct res[$r], $val",
 745                     [(int_xcore_outct GRRegs:$r, GRRegs:$val)]>;
 746
 747 def OUTCT_rus : _FRUS<0b010011, (outs), (ins GRRegs:$r, i32imm:$val),
 748                        "outct res[$r], $val",
 749                        [(int_xcore_outct GRRegs:$r, immUs:$val)]>;
 750
 751 def OUTT_2r : _FR2R<0b000011, (outs), (ins GRRegs:$r, GRRegs:$val),
 752                     "outt res[$r], $val",
 753                     [(int_xcore_outt GRRegs:$r, GRRegs:$val)]>;
 754
 755 def OUT_2r : _FR2R<0b101010, (outs), (ins GRRegs:$r, GRRegs:$val),
 756                    "out res[$r], $val",
 757                    [(int_xcore_out GRRegs:$r, GRRegs:$val)]>;
 758
 759 let Constraints = "$src = $dst" in
 760 def OUTSHR_2r :
 761   _F2RSrcDst<0b101011, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 762              "outshr res[$r], $src",
 763              [(set GRRegs:$dst, (int_xcore_outshr GRRegs:$r, GRRegs:$src))]>;
 764
 765 def INCT_2r : _F2R<0b100001, (outs GRRegs:$dst), (ins GRRegs:$r),
 766                    "inct $dst, res[$r]",
 767                    [(set GRRegs:$dst, (int_xcore_inct GRRegs:$r))]>;
 768
 769 def INT_2r : _F2R<0b100011, (outs GRRegs:$dst), (ins GRRegs:$r),
 770                   "int $dst, res[$r]",
 771                   [(set GRRegs:$dst, (int_xcore_int GRRegs:$r))]>;
 772
 773 def IN_2r : _F2R<0b101100, (outs GRRegs:$dst), (ins GRRegs:$r),
 774                  "in $dst, res[$r]",
 775                  [(set GRRegs:$dst, (int_xcore_in GRRegs:$r))]>;
 776
 777 let Constraints = "$src = $dst" in
 778 def INSHR_2r :
 779   _F2RSrcDst<0b101101, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 780              "inshr $dst, res[$r]",
 781              [(set GRRegs:$dst, (int_xcore_inshr GRRegs:$r, GRRegs:$src))]>;
 782
 783 def CHKCT_2r : _F2R<0b110010, (outs), (ins GRRegs:$r, GRRegs:$val),
 784                     "chkct res[$r], $val",
 785                     [(int_xcore_chkct GRRegs:$r, GRRegs:$val)]>;
 786
 787 def CHKCT_rus : _FRUSBitp<0b110011, (outs), (ins GRRegs:$r, i32imm:$val),
 788                           "chkct res[$r], $val",
 789                           [(int_xcore_chkct GRRegs:$r, immUs:$val)]>;
 790
 791 def TESTCT_2r : _F2R<0b101111, (outs GRRegs:$dst), (ins GRRegs:$src),
 792                      "testct $dst, res[$src]",
 793                      [(set GRRegs:$dst, (int_xcore_testct GRRegs:$src))]>;
 794
 795 def TESTWCT_2r : _F2R<0b110001, (outs GRRegs:$dst), (ins GRRegs:$src),
 796                       "testwct $dst, res[$src]",
 797                       [(set GRRegs:$dst, (int_xcore_testwct GRRegs:$src))]>;
 798
 799 def SETD_2r : _FR2R<0b000101, (outs), (ins GRRegs:$r, GRRegs:$val),
 800                     "setd res[$r], $val",
 801                     [(int_xcore_setd GRRegs:$r, GRRegs:$val)]>;
 802
 803 def SETPSC_2r : _FR2R<0b110000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 804                       "setpsc res[$src1], $src2",
 805                       [(int_xcore_setpsc GRRegs:$src1, GRRegs:$src2)]>;
 806
 807 def GETST_2r : _F2R<0b000001, (outs GRRegs:$dst), (ins GRRegs:$r),
 808                     "getst $dst, res[$r]",
 809                     [(set GRRegs:$dst, (int_xcore_getst GRRegs:$r))]>;
 810
 811 def INITSP_2r : _F2R<0b000100, (outs), (ins GRRegs:$src, GRRegs:$t),
 812                      "init t[$t]:sp, $src",
 813                      [(int_xcore_initsp GRRegs:$t, GRRegs:$src)]>;
 814
 815 def INITPC_2r : _F2R<0b000000, (outs), (ins GRRegs:$src, GRRegs:$t),
 816                      "init t[$t]:pc, $src",
 817                      [(int_xcore_initpc GRRegs:$t, GRRegs:$src)]>;
 818
 819 def INITCP_2r : _F2R<0b000110, (outs), (ins GRRegs:$src, GRRegs:$t),
 820                      "init t[$t]:cp, $src",
 821                      [(int_xcore_initcp GRRegs:$t, GRRegs:$src)]>;
 822
 823 def INITDP_2r : _F2R<0b000010, (outs), (ins GRRegs:$src, GRRegs:$t),
 824                      "init t[$t]:dp, $src",
 825                      [(int_xcore_initdp GRRegs:$t, GRRegs:$src)]>;
 826
 827 def PEEK_2r : _F2R<0b101110, (outs GRRegs:$dst), (ins GRRegs:$src),
 828                     "peek $dst, res[$src]",
 829                     [(set GRRegs:$dst, (int_xcore_peek GRRegs:$src))]>;
 830
 831 def ENDIN_2r : _F2R<0b100101, (outs GRRegs:$dst), (ins GRRegs:$src),
 832                      "endin $dst, res[$src]",
 833                      [(set GRRegs:$dst, (int_xcore_endin GRRegs:$src))]>;
 834
 835 def EEF_2r : _F2R<0b001011, (outs), (ins GRRegs:$a, GRRegs:$b),
 836                   "eef $a, res[$b]", []>;
 837
 838 def EET_2r : _F2R<0b001001, (outs), (ins GRRegs:$a, GRRegs:$b),
 839                   "eet $a, res[$b]", []>;
 840
 841 def TSETMR_2r : _F2RImm<0b000111, (outs), (ins i32imm:$a, GRRegs:$b),
 842                         "tsetmr r$a, $b", []>;
 843
 844 // Two operand long
 845 def BITREV_l2r : _FL2R<0b0000011000, (outs GRRegs:$dst), (ins GRRegs:$src),
 846                        "bitrev $dst, $src",
 847                        [(set GRRegs:$dst, (int_xcore_bitrev GRRegs:$src))]>;
 848
 849 def BYTEREV_l2r : _FL2R<0b0000011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 850                         "byterev $dst, $src",
 851                         [(set GRRegs:$dst, (bswap GRRegs:$src))]>;
 852
 853 def CLZ_l2r : _FL2R<0b000111000, (outs GRRegs:$dst), (ins GRRegs:$src),
 854                     "clz $dst, $src",
 855                     [(set GRRegs:$dst, (ctlz GRRegs:$src))]>;
 856
 857 def GETD_l2r : _FL2R<0b0001111001, (outs GRRegs:$dst), (ins GRRegs:$src),
 858                      "getd $dst, res[$src]", []>;
 859
 860 def GETN_l2r : _FL2R<0b0011011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 861                      "getn $dst, res[$src]", []>;
 862
 863 def SETC_l2r : _FL2R<0b0010111001, (outs), (ins GRRegs:$r, GRRegs:$val),
 864                      "setc res[$r], $val",
 865                      [(int_xcore_setc GRRegs:$r, GRRegs:$val)]>;
 866
 867 def SETTW_l2r : _FLR2R<0b0010011001, (outs), (ins GRRegs:$r, GRRegs:$val),
 868                        "settw res[$r], $val",
 869                        [(int_xcore_settw GRRegs:$r, GRRegs:$val)]>;
 870
 871 def GETPS_l2r : _FL2R<0b0001011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 872                       "get $dst, ps[$src]",
 873                       [(set GRRegs:$dst, (int_xcore_getps GRRegs:$src))]>;
 874
 875 def SETPS_l2r : _FLR2R<0b0001111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 876                        "set ps[$src1], $src2",
 877                        [(int_xcore_setps GRRegs:$src1, GRRegs:$src2)]>;
 878
 879 def INITLR_l2r : _FL2R<0b0001011000, (outs), (ins GRRegs:$src, GRRegs:$t),
 880                        "init t[$t]:lr, $src",
 881                        [(int_xcore_initlr GRRegs:$t, GRRegs:$src)]>;
 882
 883 def SETCLK_l2r : _FLR2R<0b0000111001, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 884                         "setclk res[$src1], $src2",
 885                         [(int_xcore_setclk GRRegs:$src1, GRRegs:$src2)]>;
 886
 887 def SETN_l2r : _FLR2R<0b0011011000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 888                       "setn res[$src1], $src2", []>;
 889
 890 def SETRDY_l2r : _FLR2R<0b0010111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 891                         "setrdy res[$src1], $src2",
 892                         [(int_xcore_setrdy GRRegs:$src1, GRRegs:$src2)]>;
 893
 894 def TESTLCL_l2r : _FL2R<0b0010011000, (outs GRRegs:$dst), (ins GRRegs:$src),
 895                         "testlcl $dst, res[$src]", []>;
 896
 897 // One operand short
 898 def MSYNC_1r : _F1R<0b000111, (outs), (ins GRRegs:$a),
 899                     "msync res[$a]",
 900                     [(int_xcore_msync GRRegs:$a)]>;
 901 def MJOIN_1r : _F1R<0b000101, (outs), (ins GRRegs:$a),
 902                     "mjoin res[$a]",
 903                     [(int_xcore_mjoin GRRegs:$a)]>;
 904
 905 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 906 def BAU_1r : _F1R<0b001001, (outs), (ins GRRegs:$a),
 907                  "bau $a",
 908                  [(brind GRRegs:$a)]>;
 909
 910 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 911 def BR_JT : PseudoInstXCore<(outs), (ins InlineJT:$t, GRRegs:$i),
 912                             "bru $i\n$t",
 913                             [(XCoreBR_JT tjumptable:$t, GRRegs:$i)]>;
 914
 915 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 916 def BR_JT32 : PseudoInstXCore<(outs), (ins InlineJT32:$t, GRRegs:$i),
 917                               "bru $i\n$t",
 918                               [(XCoreBR_JT32 tjumptable:$t, GRRegs:$i)]>;
 919
 920 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 921 def BRU_1r : _F1R<0b001010, (outs), (ins GRRegs:$a), "bru $a", []>;
 922
 923 let Defs=[SP], neverHasSideEffects=1 in
 924 def SETSP_1r : _F1R<0b001011, (outs), (ins GRRegs:$a), "set sp, $a", []>;
 925
 926 let neverHasSideEffects=1 in
 927 def SETDP_1r : _F1R<0b001100, (outs), (ins GRRegs:$a), "set dp, $a", []>;
 928
 929 let neverHasSideEffects=1 in
 930 def SETCP_1r : _F1R<0b001101, (outs), (ins GRRegs:$a), "set cp, $a", []>;
 931
 932 let hasCtrlDep = 1 in
 933 def ECALLT_1r : _F1R<0b010011, (outs), (ins GRRegs:$a),
 934                  "ecallt $a",
 935                  []>;
 936
 937 let hasCtrlDep = 1 in
 938 def ECALLF_1r : _F1R<0b010010, (outs), (ins GRRegs:$a),
 939                  "ecallf $a",
 940                  []>;
 941
 942 let isCall=1,
 943 // All calls clobber the link register and the non-callee-saved registers:
 944 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 945 def BLA_1r : _F1R<0b001000, (outs), (ins GRRegs:$a),
 946                  "bla $a",
 947                  [(XCoreBranchLink GRRegs:$a)]>;
 948 }
 949
 950 def SYNCR_1r : _F1R<0b100001, (outs), (ins GRRegs:$a),
 951                  "syncr res[$a]",
 952                  [(int_xcore_syncr GRRegs:$a)]>;
 953
 954 def FREER_1r : _F1R<0b000100, (outs), (ins GRRegs:$a),
 955                "freer res[$a]",
 956                [(int_xcore_freer GRRegs:$a)]>;
 957
 958 let Uses=[R11] in {
 959 def SETV_1r : _F1R<0b010001, (outs), (ins GRRegs:$a),
 960                    "setv res[$a], r11",
 961                    [(int_xcore_setv GRRegs:$a, R11)]>;
 962
 963 def SETEV_1r : _F1R<0b001111, (outs), (ins GRRegs:$a),
 964                     "setev res[$a], r11",
 965                     [(int_xcore_setev GRRegs:$a, R11)]>;
 966 }
 967
 968 def DGETREG_1r : _F1R<0b001110, (outs GRRegs:$a), (ins), "dgetreg $a", []>;
 969
 970 def EDU_1r : _F1R<0b000000, (outs), (ins GRRegs:$a), "edu res[$a]", []>;
 971
 972 def EEU_1r : _F1R<0b000001, (outs), (ins GRRegs:$a),
 973                "eeu res[$a]",
 974                [(int_xcore_eeu GRRegs:$a)]>;
 975
 976 def KCALL_1r : _F1R<0b010000, (outs), (ins GRRegs:$a), "kcall $a", []>;
 977
 978 def WAITEF_1R : _F1R<0b000011, (outs), (ins GRRegs:$a), "waitef $a", []>;
 979
 980 def WAITET_1R : _F1R<0b000010, (outs), (ins GRRegs:$a), "waitet $a", []>;
 981
 982 def TSTART_1R : _F1R<0b000110, (outs), (ins GRRegs:$a), "start t[$a]", []>;
 983
 984 def CLRPT_1R : _F1R<0b100000, (outs), (ins GRRegs:$a), "clrpt res[$a]", []>;
 985
 986 // Zero operand short
 987
 988 def CLRE_0R : _F0R<0b0000001101, (outs), (ins), "clre", [(int_xcore_clre)]>;
 989
 990 def DCALL_0R : _F0R<0b0000011100, (outs), (ins), "dcall", []>;
 991
 992 let Defs = [SP], Uses = [SP] in
 993 def DENTSP_0R : _F0R<0b0001001100, (outs), (ins), "dentsp", []>;
 994
 995 let Defs = [SP] in
 996 def DRESTSP_0R : _F0R<0b0001001101, (outs), (ins), "drestsp", []>;
 997
 998 def DRET_0R : _F0R<0b0000011110, (outs), (ins), "dret", []>;
 999
1000 def FREET_0R : _F0R<0b0000001111, (outs), (ins), "freet", []>;
1001
1002 let Defs = [R11] in {
1003 def GETID_0R : _F0R<0b0001001110, (outs), (ins),
1004                     "get r11, id",
1005                     [(set R11, (int_xcore_getid))]>;
1006
1007 def GETED_0R : _F0R<0b0000111110, (outs), (ins),
1008                     "get r11, ed",
1009                     [(set R11, (int_xcore_geted))]>;
1010
1011 def GETET_0R : _F0R<0b0000111111, (outs), (ins),
1012                     "get r11, et",
1013                     [(set R11, (int_xcore_getet))]>;
1014
1015 def GETKEP_0R : _F0R<0b0001001111, (outs), (ins),
1016                      "get r11, kep", []>;
1017
1018 def GETKSP_0R : _F0R<0b0001011100, (outs), (ins),
1019                      "get r11, ksp", []>;
1020 }
1021
1022 let Defs = [SP] in
1023 def KRET_0R : _F0R<0b0000011101, (outs), (ins), "kret", []>;
1024
1025 let Uses = [SP], mayLoad = 1 in {
1026 def LDET_0R : _F0R<0b0001011110, (outs), (ins), "ldw et, sp[4]", []>;
1027
1028 def LDSED_0R : _F0R<0b0001011101, (outs), (ins), "ldw sed, sp[3]", []>;
1029
1030 def LDSPC_0R : _F0R<0b0000101100, (outs), (ins), "ldw spc, sp[1]", []>;
1031
1032 def LDSSR_0R : _F0R<0b0000101110, (outs), (ins), "ldw ssr, sp[2]", []>;
1033 }
1034
1035 let Uses=[R11] in
1036 def SETKEP_0R : _F0R<0b0000011111, (outs), (ins), "set kep, r11", []>;
1037
1038 def SSYNC_0r : _F0R<0b0000001110, (outs), (ins),
1039                     "ssync",
1040                     [(int_xcore_ssync)]>;
1041
1042 let Uses = [SP], mayStore = 1 in {
1043 def STET_0R : _F0R<0b0000111101, (outs), (ins), "stw et, sp[4]", []>;
1044
1045 def STSED_0R : _F0R<0b0000111100, (outs), (ins), "stw sed, sp[3]", []>;
1046
1047 def STSPC_0R : _F0R<0b0000101101, (outs), (ins), "stw spc, sp[1]", []>;
1048
1049 def STSSR_0R : _F0R<0b0000101111, (outs), (ins), "stw ssr, sp[2]", []>;
1050 }
1051
1052 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1,
1053     hasSideEffects = 1 in
1054 def WAITEU_0R : _F0R<0b0000001100, (outs), (ins),
1055                      "waiteu",
1056                      [(brind (int_xcore_waitevent))]>;
1057
1058 //===----------------------------------------------------------------------===//
1059 // Non-Instruction Patterns
1060 //===----------------------------------------------------------------------===//
1061
1062 def : Pat<(XCoreBranchLink tglobaladdr:$addr), (BLRF_lu10 tglobaladdr:$addr)>;
1063 def : Pat<(XCoreBranchLink texternalsym:$addr), (BLRF_lu10 texternalsym:$addr)>;
1064
1065 /// sext_inreg
1066 def : Pat<(sext_inreg GRRegs:$b, i1), (SEXT_rus GRRegs:$b, 1)>;
1067 def : Pat<(sext_inreg GRRegs:$b, i8), (SEXT_rus GRRegs:$b, 8)>;
1068 def : Pat<(sext_inreg GRRegs:$b, i16), (SEXT_rus GRRegs:$b, 16)>;
1069
1070 /// loads
1071 def : Pat<(zextloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1072           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1073 def : Pat<(zextloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1074
1075 def : Pat<(sextloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1076           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1077 def : Pat<(sextloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1078
1079 def : Pat<(load (ldawf GRRegs:$addr, GRRegs:$offset)),
1080           (LDW_3r GRRegs:$addr, GRRegs:$offset)>;
1081 def : Pat<(load (add GRRegs:$addr, immUs4:$offset)),
1082           (LDW_2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1083 def : Pat<(load GRRegs:$addr), (LDW_2rus GRRegs:$addr, 0)>;
1084
1085 /// anyext
1086 def : Pat<(extloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1087           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1088 def : Pat<(extloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1089 def : Pat<(extloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1090           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1091 def : Pat<(extloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1092
1093 /// stores
1094 def : Pat<(truncstorei8 GRRegs:$val, (add GRRegs:$addr, GRRegs:$offset)),
1095           (ST8_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1096 def : Pat<(truncstorei8 GRRegs:$val, GRRegs:$addr),
1097           (ST8_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1098
1099 def : Pat<(truncstorei16 GRRegs:$val, (lda16f GRRegs:$addr, GRRegs:$offset)),
1100           (ST16_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1101 def : Pat<(truncstorei16 GRRegs:$val, GRRegs:$addr),
1102           (ST16_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1103
1104 def : Pat<(store GRRegs:$val, (ldawf GRRegs:$addr, GRRegs:$offset)),
1105           (STW_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1106 def : Pat<(store GRRegs:$val, (add GRRegs:$addr, immUs4:$offset)),
1107           (STW_2rus GRRegs:$val, GRRegs:$addr, (div4_xform immUs4:$offset))>;
1108 def : Pat<(store GRRegs:$val, GRRegs:$addr),
1109           (STW_2rus GRRegs:$val, GRRegs:$addr, 0)>;
1110
1111 /// cttz
1112 def : Pat<(cttz GRRegs:$src), (CLZ_l2r (BITREV_l2r GRRegs:$src))>;
1113
1114 /// trap
1115 def : Pat<(trap), (ECALLF_1r (LDC_ru6 0))>;
1116
1117 ///
1118 /// branch patterns
1119 ///
1120
1121 // unconditional branch
1122 def : Pat<(br bb:$addr), (BRFU_lu6 bb:$addr)>;
1123
1124 // direct match equal/notequal zero brcond
1125 def : Pat<(brcond (setne GRRegs:$lhs, 0), bb:$dst),
1126           (BRFT_lru6 GRRegs:$lhs, bb:$dst)>;
1127 def : Pat<(brcond (seteq GRRegs:$lhs, 0), bb:$dst),
1128           (BRFF_lru6 GRRegs:$lhs, bb:$dst)>;
1129
1130 def : Pat<(brcond (setle GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1131           (BRFF_lru6 (LSS_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1132 def : Pat<(brcond (setule GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1133           (BRFF_lru6 (LSU_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1134 def : Pat<(brcond (setge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1135           (BRFF_lru6 (LSS_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1136 def : Pat<(brcond (setuge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1137           (BRFF_lru6 (LSU_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1138 def : Pat<(brcond (setne GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1139           (BRFF_lru6 (EQ_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1140 def : Pat<(brcond (setne GRRegs:$lhs, immUs:$rhs), bb:$dst),
1141           (BRFF_lru6 (EQ_2rus GRRegs:$lhs, immUs:$rhs), bb:$dst)>;
1142
1143 // generic brcond pattern
1144 def : Pat<(brcond GRRegs:$cond, bb:$addr), (BRFT_lru6 GRRegs:$cond, bb:$addr)>;
1145
1146
1147 ///
1148 /// Select patterns
1149 ///
1150
1151 // direct match equal/notequal zero select
1152 def : Pat<(select (setne GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1153         (SELECT_CC GRRegs:$lhs, GRRegs:$T, GRRegs:$F)>;
1154
1155 def : Pat<(select (seteq GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1156         (SELECT_CC GRRegs:$lhs, GRRegs:$F, GRRegs:$T)>;
1157
1158 def : Pat<(select (setle GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1159           (SELECT_CC (LSS_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1160 def : Pat<(select (setule GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1161           (SELECT_CC (LSU_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1162 def : Pat<(select (setge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1163           (SELECT_CC (LSS_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1164 def : Pat<(select (setuge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1165           (SELECT_CC (LSU_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1166 def : Pat<(select (setne GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1167           (SELECT_CC (EQ_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1168 def : Pat<(select (setne GRRegs:$lhs, immUs:$rhs), GRRegs:$T, GRRegs:$F),
1169           (SELECT_CC (EQ_2rus GRRegs:$lhs, immUs:$rhs), GRRegs:$F, GRRegs:$T)>;
1170
1171 ///
1172 /// setcc patterns, only matched when none of the above brcond
1173 /// patterns match
1174 ///
1175
1176 // setcc 2 register operands
1177 def : Pat<(setle GRRegs:$lhs, GRRegs:$rhs),
1178           (EQ_2rus (LSS_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1179 def : Pat<(setule GRRegs:$lhs, GRRegs:$rhs),
1180           (EQ_2rus (LSU_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1181
1182 def : Pat<(setgt GRRegs:$lhs, GRRegs:$rhs),
1183           (LSS_3r GRRegs:$rhs, GRRegs:$lhs)>;
1184 def : Pat<(setugt GRRegs:$lhs, GRRegs:$rhs),
1185           (LSU_3r GRRegs:$rhs, GRRegs:$lhs)>;
1186
1187 def : Pat<(setge GRRegs:$lhs, GRRegs:$rhs),
1188           (EQ_2rus (LSS_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1189 def : Pat<(setuge GRRegs:$lhs, GRRegs:$rhs),
1190           (EQ_2rus (LSU_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1191
1192 def : Pat<(setlt GRRegs:$lhs, GRRegs:$rhs),
1193           (LSS_3r GRRegs:$lhs, GRRegs:$rhs)>;
1194 def : Pat<(setult GRRegs:$lhs, GRRegs:$rhs),
1195           (LSU_3r GRRegs:$lhs, GRRegs:$rhs)>;
1196
1197 def : Pat<(setne GRRegs:$lhs, GRRegs:$rhs),
1198           (EQ_2rus (EQ_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1199
1200 def : Pat<(seteq GRRegs:$lhs, GRRegs:$rhs),
1201           (EQ_3r GRRegs:$lhs, GRRegs:$rhs)>;
1202
1203 // setcc reg/imm operands
1204 def : Pat<(seteq GRRegs:$lhs, immUs:$rhs),
1205           (EQ_2rus GRRegs:$lhs, immUs:$rhs)>;
1206 def : Pat<(setne GRRegs:$lhs, immUs:$rhs),
1207           (EQ_2rus (EQ_2rus GRRegs:$lhs, immUs:$rhs), 0)>;
1208
1209 // misc
1210 def : Pat<(add GRRegs:$addr, immUs4:$offset),
1211           (LDAWF_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1212
1213 def : Pat<(sub GRRegs:$addr, immUs4:$offset),
1214           (LDAWB_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1215
1216 def : Pat<(and GRRegs:$val, immMskBitp:$mask),
1217           (ZEXT_rus GRRegs:$val, (msksize_xform immMskBitp:$mask))>;
1218
1219 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1220 def : Pat<(add GRRegs:$src1, immUsNeg:$src2),
1221           (SUB_2rus GRRegs:$src1, (neg_xform immUsNeg:$src2))>;
1222
1223 def : Pat<(add GRRegs:$src1, immUs4Neg:$src2),
1224           (LDAWB_l2rus GRRegs:$src1, (div4neg_xform immUs4Neg:$src2))>;
1225
1226 ///
1227 /// Some peepholes
1228 ///
1229
1230 def : Pat<(mul GRRegs:$src, 3),
1231           (LDA16F_l3r GRRegs:$src, GRRegs:$src)>;
1232
1233 def : Pat<(mul GRRegs:$src, 5),
1234           (LDAWF_l3r GRRegs:$src, GRRegs:$src)>;
1235
1236 def : Pat<(mul GRRegs:$src, -3),
1237           (LDAWB_l3r GRRegs:$src, GRRegs:$src)>;
1238
1239 // ashr X, 32 is equivalent to ashr X, 31 on the XCore.
1240 def : Pat<(sra GRRegs:$src, 31),
1241           (ASHR_l2rus GRRegs:$src, 32)>;
1242
1243 def : Pat<(brcond (setlt GRRegs:$lhs, 0), bb:$dst),
1244           (BRFT_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1245
1246 // setge X, 0 is canonicalized to setgt X, -1
1247 def : Pat<(brcond (setgt GRRegs:$lhs, -1), bb:$dst),
1248           (BRFF_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1249
1250 def : Pat<(select (setlt GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1251           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$T, GRRegs:$F)>;
1252
1253 def : Pat<(select (setgt GRRegs:$lhs, -1), GRRegs:$T, GRRegs:$F),
1254           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$F, GRRegs:$T)>;
1255
1256 def : Pat<(setgt GRRegs:$lhs, -1),
1257           (EQ_2rus (ASHR_l2rus GRRegs:$lhs, 32), 0)>;
1258
1259 def : Pat<(sra (shl GRRegs:$src, immBpwSubBitp:$imm), immBpwSubBitp:$imm),
1260           (SEXT_rus GRRegs:$src, (bpwsub_xform immBpwSubBitp:$imm))>;