lib/Target/XCore/XCoreInstrInfo.td

   1 //===- XCoreInstrInfo.td - Target Description for XCore ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the XCore instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Uses of CP, DP are not currently reflected in the patterns, since
  15 // having a physical register as an operand prevents loop hoisting and
  16 // since the value of these registers never changes during the life of the
  17 // function.
  18
  19 //===----------------------------------------------------------------------===//
  20 // Instruction format superclass.
  21 //===----------------------------------------------------------------------===//
  22
  23 include "XCoreInstrFormats.td"
  24
  25 //===----------------------------------------------------------------------===//
  26 // XCore specific DAG Nodes.
  27 //
  28
  29 // Call
  30 def SDT_XCoreBranchLink : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  31 def XCoreBranchLink     : SDNode<"XCoreISD::BL",SDT_XCoreBranchLink,
  32                             [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  33
  34 def XCoreRetsp       : SDNode<"XCoreISD::RETSP", SDTNone,
  35                          [SDNPHasChain, SDNPOptInFlag]>;
  36
  37 def SDT_XCoreBR_JT    : SDTypeProfile<0, 2,
  38                                       [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  39
  40 def XCoreBR_JT : SDNode<"XCoreISD::BR_JT", SDT_XCoreBR_JT,
  41                         [SDNPHasChain]>;
  42
  43 def XCoreBR_JT32 : SDNode<"XCoreISD::BR_JT32", SDT_XCoreBR_JT,
  44                         [SDNPHasChain]>;
  45
  46 def SDT_XCoreAddress    : SDTypeProfile<1, 1,
  47                             [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  48
  49 def pcrelwrapper : SDNode<"XCoreISD::PCRelativeWrapper", SDT_XCoreAddress,
  50                            []>;
  51
  52 def dprelwrapper : SDNode<"XCoreISD::DPRelativeWrapper", SDT_XCoreAddress,
  53                            []>;
  54
  55 def cprelwrapper : SDNode<"XCoreISD::CPRelativeWrapper", SDT_XCoreAddress,
  56                            []>;
  57
  58 def SDT_XCoreStwsp    : SDTypeProfile<0, 2, [SDTCisInt<1>]>;
  59 def XCoreStwsp        : SDNode<"XCoreISD::STWSP", SDT_XCoreStwsp,
  60                                [SDNPHasChain]>;
  61
  62 // These are target-independent nodes, but have target-specific formats.
  63 def SDT_XCoreCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  64 def SDT_XCoreCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  65                                         SDTCisVT<1, i32> ]>;
  66
  67 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_XCoreCallSeqStart,
  68                            [SDNPHasChain, SDNPOutFlag]>;
  69 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_XCoreCallSeqEnd,
  70                            [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  71
  72 //===----------------------------------------------------------------------===//
  73 // Instruction Pattern Stuff
  74 //===----------------------------------------------------------------------===//
  75
  76 def div4_xform : SDNodeXForm<imm, [{
  77   // Transformation function: imm/4
  78   assert(N->getZExtValue() % 4 == 0);
  79   return getI32Imm(N->getZExtValue()/4);
  80 }]>;
  81
  82 def msksize_xform : SDNodeXForm<imm, [{
  83   // Transformation function: get the size of a mask
  84   assert(isMask_32(N->getZExtValue()));
  85   // look for the first non-zero bit
  86   return getI32Imm(32 - CountLeadingZeros_32(N->getZExtValue()));
  87 }]>;
  88
  89 def neg_xform : SDNodeXForm<imm, [{
  90   // Transformation function: -imm
  91   uint32_t value = N->getZExtValue();
  92   return getI32Imm(-value);
  93 }]>;
  94
  95 def bpwsub_xform : SDNodeXForm<imm, [{
  96   // Transformation function: 32-imm
  97   uint32_t value = N->getZExtValue();
  98   return getI32Imm(32-value);
  99 }]>;
 100
 101 def div4neg_xform : SDNodeXForm<imm, [{
 102   // Transformation function: -imm/4
 103   uint32_t value = N->getZExtValue();
 104   assert(-value % 4 == 0);
 105   return getI32Imm(-value/4);
 106 }]>;
 107
 108 def immUs4Neg : PatLeaf<(imm), [{
 109   uint32_t value = (uint32_t)N->getZExtValue();
 110   return (-value)%4 == 0 && (-value)/4 <= 11;
 111 }]>;
 112
 113 def immUs4 : PatLeaf<(imm), [{
 114   uint32_t value = (uint32_t)N->getZExtValue();
 115   return value%4 == 0 && value/4 <= 11;
 116 }]>;
 117
 118 def immUsNeg : PatLeaf<(imm), [{
 119   return -((uint32_t)N->getZExtValue()) <= 11;
 120 }]>;
 121
 122 def immUs : PatLeaf<(imm), [{
 123   return (uint32_t)N->getZExtValue() <= 11;
 124 }]>;
 125
 126 def immU6 : PatLeaf<(imm), [{
 127   return (uint32_t)N->getZExtValue() < (1 << 6);
 128 }]>;
 129
 130 def immU10 : PatLeaf<(imm), [{
 131   return (uint32_t)N->getZExtValue() < (1 << 10);
 132 }]>;
 133
 134 def immU16 : PatLeaf<(imm), [{
 135   return (uint32_t)N->getZExtValue() < (1 << 16);
 136 }]>;
 137
 138 def immU20 : PatLeaf<(imm), [{
 139   return (uint32_t)N->getZExtValue() < (1 << 20);
 140 }]>;
 141
 142 def immMskBitp : PatLeaf<(imm), [{
 143   uint32_t value = (uint32_t)N->getZExtValue();
 144   if (!isMask_32(value)) {
 145     return false;
 146   }
 147   int msksize = 32 - CountLeadingZeros_32(value);
 148   return (msksize >= 1 && msksize <= 8)
 149           || msksize == 16
 150           || msksize == 24
 151           || msksize == 32;
 152 }]>;
 153
 154 def immBitp : PatLeaf<(imm), [{
 155   uint32_t value = (uint32_t)N->getZExtValue();
 156   return (value >= 1 && value <= 8)
 157           || value == 16
 158           || value == 24
 159           || value == 32;
 160 }]>;
 161
 162 def immBpwSubBitp : PatLeaf<(imm), [{
 163   uint32_t value = (uint32_t)N->getZExtValue();
 164   return (value >= 24 && value <= 31)
 165           || value == 16
 166           || value == 8
 167           || value == 0;
 168 }]>;
 169
 170 def lda16f : PatFrag<(ops node:$addr, node:$offset),
 171                      (add node:$addr, (shl node:$offset, 1))>;
 172 def lda16b : PatFrag<(ops node:$addr, node:$offset),
 173                      (sub node:$addr, (shl node:$offset, 1))>;
 174 def ldawf : PatFrag<(ops node:$addr, node:$offset),
 175                      (add node:$addr, (shl node:$offset, 2))>;
 176 def ldawb : PatFrag<(ops node:$addr, node:$offset),
 177                      (sub node:$addr, (shl node:$offset, 2))>;
 178
 179 // Instruction operand types
 180 def calltarget  : Operand<i32>;
 181 def brtarget : Operand<OtherVT>;
 182 def pclabel : Operand<i32>;
 183
 184 // Addressing modes
 185 def ADDRspii : ComplexPattern<i32, 2, "SelectADDRspii", [add, frameindex], []>;
 186 def ADDRdpii : ComplexPattern<i32, 2, "SelectADDRdpii", [add, dprelwrapper],
 187                  []>;
 188 def ADDRcpii : ComplexPattern<i32, 2, "SelectADDRcpii", [add, cprelwrapper],
 189                  []>;
 190
 191 // Address operands
 192 def MEMii : Operand<i32> {
 193   let PrintMethod = "printMemOperand";
 194   let MIOperandInfo = (ops i32imm, i32imm);
 195 }
 196
 197 // Jump tables.
 198 def InlineJT : Operand<i32> {
 199   let PrintMethod = "printInlineJT";
 200 }
 201
 202 def InlineJT32 : Operand<i32> {
 203   let PrintMethod = "printInlineJT32";
 204 }
 205
 206 //===----------------------------------------------------------------------===//
 207 // Instruction Class Templates
 208 //===----------------------------------------------------------------------===//
 209
 210 // Three operand short
 211
 212 multiclass F3R_2RUS<string OpcStr, SDNode OpNode> {
 213   def _3r: _F3R<
 214                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 215                  !strconcat(OpcStr, " $dst, $b, $c"),
 216                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 217   def _2rus : _F2RUS<
 218                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 219                  !strconcat(OpcStr, " $dst, $b, $c"),
 220                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 221 }
 222
 223 multiclass F3R_2RUS_np<string OpcStr> {
 224   def _3r: _F3R<
 225                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 226                  !strconcat(OpcStr, " $dst, $b, $c"),
 227                  []>;
 228   def _2rus : _F2RUS<
 229                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 230                  !strconcat(OpcStr, " $dst, $b, $c"),
 231                  []>;
 232 }
 233
 234 multiclass F3R_2RBITP<string OpcStr, SDNode OpNode> {
 235   def _3r: _F3R<
 236                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 237                  !strconcat(OpcStr, " $dst, $b, $c"),
 238                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 239   def _2rus : _F2RUS<
 240                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 241                  !strconcat(OpcStr, " $dst, $b, $c"),
 242                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 243 }
 244
 245 class F3R<string OpcStr, SDNode OpNode> : _F3R<
 246                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 247                  !strconcat(OpcStr, " $dst, $b, $c"),
 248                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 249
 250 class F3R_np<string OpcStr> : _F3R<
 251                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 252                  !strconcat(OpcStr, " $dst, $b, $c"),
 253                  []>;
 254 // Three operand long
 255
 256 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 257 multiclass FL3R_L2RUS<string OpcStr, SDNode OpNode> {
 258   def _l3r: _FL3R<
 259                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 260                  !strconcat(OpcStr, " $dst, $b, $c"),
 261                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 262   def _l2rus : _FL2RUS<
 263                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 264                  !strconcat(OpcStr, " $dst, $b, $c"),
 265                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 266 }
 267
 268 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 269 multiclass FL3R_L2RBITP<string OpcStr, SDNode OpNode> {
 270   def _l3r: _FL3R<
 271                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 272                  !strconcat(OpcStr, " $dst, $b, $c"),
 273                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 274   def _l2rus : _FL2RUS<
 275                  (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 276                  !strconcat(OpcStr, " $dst, $b, $c"),
 277                  [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 278 }
 279
 280 class FL3R<string OpcStr, SDNode OpNode> : _FL3R<
 281                  (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 282                  !strconcat(OpcStr, " $dst, $b, $c"),
 283                  [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 284
 285 // Register - U6
 286 // Operand register - U6
 287 multiclass FRU6_LRU6_branch<string OpcStr> {
 288   def _ru6: _FRU6<
 289                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 290                  !strconcat(OpcStr, " $cond, $dest"),
 291                  []>;
 292   def _lru6: _FLRU6<
 293                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 294                  !strconcat(OpcStr, " $cond, $dest"),
 295                  []>;
 296 }
 297
 298 multiclass FRU6_LRU6_cp<string OpcStr> {
 299   def _ru6: _FRU6<
 300                  (outs GRRegs:$dst), (ins i32imm:$a),
 301                  !strconcat(OpcStr, " $dst, cp[$a]"),
 302                  []>;
 303   def _lru6: _FLRU6<
 304                  (outs GRRegs:$dst), (ins i32imm:$a),
 305                  !strconcat(OpcStr, " $dst, cp[$a]"),
 306                  []>;
 307 }
 308
 309 // U6
 310 multiclass FU6_LU6<string OpcStr, SDNode OpNode> {
 311   def _u6: _FU6<
 312                  (outs), (ins i32imm:$b),
 313                  !strconcat(OpcStr, " $b"),
 314                  [(OpNode immU6:$b)]>;
 315   def _lu6: _FLU6<
 316                  (outs), (ins i32imm:$b),
 317                  !strconcat(OpcStr, " $b"),
 318                  [(OpNode immU16:$b)]>;
 319 }
 320
 321 multiclass FU6_LU6_np<string OpcStr> {
 322   def _u6: _FU6<
 323                  (outs), (ins i32imm:$b),
 324                  !strconcat(OpcStr, " $b"),
 325                  []>;
 326   def _lu6: _FLU6<
 327                  (outs), (ins i32imm:$b),
 328                  !strconcat(OpcStr, " $b"),
 329                  []>;
 330 }
 331
 332 // U10
 333 multiclass FU10_LU10_np<string OpcStr> {
 334   def _u10: _FU10<
 335                  (outs), (ins i32imm:$b),
 336                  !strconcat(OpcStr, " $b"),
 337                  []>;
 338   def _lu10: _FLU10<
 339                  (outs), (ins i32imm:$b),
 340                  !strconcat(OpcStr, " $b"),
 341                  []>;
 342 }
 343
 344 // Two operand short
 345
 346 class F2R_np<string OpcStr> : _F2R<
 347                  (outs GRRegs:$dst), (ins GRRegs:$b),
 348                  !strconcat(OpcStr, " $dst, $b"),
 349                  []>;
 350
 351 // Two operand long
 352
 353 //===----------------------------------------------------------------------===//
 354 // Pseudo Instructions
 355 //===----------------------------------------------------------------------===//
 356
 357 let Defs = [SP], Uses = [SP] in {
 358 def ADJCALLSTACKDOWN : PseudoInstXCore<(outs), (ins i32imm:$amt),
 359                                "${:comment} ADJCALLSTACKDOWN $amt",
 360                                [(callseq_start timm:$amt)]>;
 361 def ADJCALLSTACKUP : PseudoInstXCore<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 362                             "${:comment} ADJCALLSTACKUP $amt1",
 363                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 364 }
 365
 366 def LDWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 367                              "${:comment} LDWFI $dst, $addr",
 368                              [(set GRRegs:$dst, (load ADDRspii:$addr))]>;
 369
 370 def LDAWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 371                              "${:comment} LDAWFI $dst, $addr",
 372                              [(set GRRegs:$dst, ADDRspii:$addr)]>;
 373
 374 def STWFI : PseudoInstXCore<(outs), (ins GRRegs:$src, MEMii:$addr),
 375                             "${:comment} STWFI $src, $addr",
 376                             [(store GRRegs:$src, ADDRspii:$addr)]>;
 377
 378 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 379 // instruction selection into a branch sequence.
 380 let usesCustomInserter = 1 in {
 381   def SELECT_CC : PseudoInstXCore<(outs GRRegs:$dst),
 382                               (ins GRRegs:$cond, GRRegs:$T, GRRegs:$F),
 383                               "${:comment} SELECT_CC PSEUDO!",
 384                               [(set GRRegs:$dst,
 385                                  (select GRRegs:$cond, GRRegs:$T, GRRegs:$F))]>;
 386 }
 387
 388 //===----------------------------------------------------------------------===//
 389 // Instructions
 390 //===----------------------------------------------------------------------===//
 391
 392 // Three operand short
 393 defm ADD : F3R_2RUS<"add", add>;
 394 defm SUB : F3R_2RUS<"sub", sub>;
 395 let neverHasSideEffects = 1 in {
 396 defm EQ : F3R_2RUS_np<"eq">;
 397 def LSS_3r : F3R_np<"lss">;
 398 def LSU_3r : F3R_np<"lsu">;
 399 }
 400 def AND_3r : F3R<"and", and>;
 401 def OR_3r : F3R<"or", or>;
 402
 403 let mayLoad=1 in {
 404 def LDW_3r : _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 405                   "ldw $dst, $addr[$offset]",
 406                   []>;
 407
 408 def LDW_2rus : _F2RUS<(outs GRRegs:$dst), (ins GRRegs:$addr, i32imm:$offset),
 409                   "ldw $dst, $addr[$offset]",
 410                   []>;
 411
 412 def LD16S_3r :  _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 413                   "ld16s $dst, $addr[$offset]",
 414                   []>;
 415
 416 def LD8U_3r :  _F3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 417                   "ld8u $dst, $addr[$offset]",
 418                   []>;
 419 }
 420
 421 let mayStore=1 in {
 422 def STW_3r : _F3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 423                   "stw $val, $addr[$offset]",
 424                   []>;
 425
 426 def STW_2rus : _F2RUS<(outs), (ins GRRegs:$val, GRRegs:$addr, i32imm:$offset),
 427                   "stw $val, $addr[$offset]",
 428                   []>;
 429 }
 430
 431 defm SHL : F3R_2RBITP<"shl", shl>;
 432 defm SHR : F3R_2RBITP<"shr", srl>;
 433 // TODO tsetr
 434
 435 // Three operand long
 436 def LDAWF_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 437                   "ldaw $dst, $addr[$offset]",
 438                   [(set GRRegs:$dst, (ldawf GRRegs:$addr, GRRegs:$offset))]>;
 439
 440 let neverHasSideEffects = 1 in
 441 def LDAWF_l2rus : _FL2RUS<(outs GRRegs:$dst),
 442                     (ins GRRegs:$addr, i32imm:$offset),
 443                     "ldaw $dst, $addr[$offset]",
 444                     []>;
 445
 446 def LDAWB_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 447                   "ldaw $dst, $addr[-$offset]",
 448                   [(set GRRegs:$dst, (ldawb GRRegs:$addr, GRRegs:$offset))]>;
 449
 450 let neverHasSideEffects = 1 in
 451 def LDAWB_l2rus : _FL2RUS<(outs GRRegs:$dst),
 452                     (ins GRRegs:$addr, i32imm:$offset),
 453                     "ldaw $dst, $addr[-$offset]",
 454                     []>;
 455
 456 def LDA16F_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 457                   "lda16 $dst, $addr[$offset]",
 458                   [(set GRRegs:$dst, (lda16f GRRegs:$addr, GRRegs:$offset))]>;
 459
 460 def LDA16B_l3r : _FL3R<(outs GRRegs:$dst), (ins GRRegs:$addr, GRRegs:$offset),
 461                   "lda16 $dst, $addr[-$offset]",
 462                   [(set GRRegs:$dst, (lda16b GRRegs:$addr, GRRegs:$offset))]>;
 463
 464 def MUL_l3r : FL3R<"mul", mul>;
 465 // Instructions which may trap are marked as side effecting.
 466 let hasSideEffects = 1 in {
 467 def DIVS_l3r : FL3R<"divs", sdiv>;
 468 def DIVU_l3r : FL3R<"divu", udiv>;
 469 def REMS_l3r : FL3R<"rems", srem>;
 470 def REMU_l3r : FL3R<"remu", urem>;
 471 }
 472 def XOR_l3r : FL3R<"xor", xor>;
 473 defm ASHR : FL3R_L2RBITP<"ashr", sra>;
 474 // TODO crc32, crc8, inpw, outpw
 475 let mayStore=1 in {
 476 def ST16_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 477                 "st16 $val, $addr[$offset]",
 478                 []>;
 479
 480 def ST8_l3r : _FL3R<(outs), (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 481                 "st8 $val, $addr[$offset]",
 482                 []>;
 483 }
 484
 485 // Four operand long
 486 let Constraints = "$src1 = $dst1,$src2 = $dst2" in {
 487 def MACCU_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 488                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 489                       GRRegs:$src4),
 490                     "maccu $dst1, $dst2, $src3, $src4",
 491                     []>;
 492
 493 def MACCS_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 494                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 495                       GRRegs:$src4),
 496                     "maccs $dst1, $dst2, $src3, $src4",
 497                     []>;
 498 }
 499
 500 // Five operand long
 501
 502 def LADD_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 503                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 504                     "ladd $dst1, $dst2, $src1, $src2, $src3",
 505                     []>;
 506
 507 def LSUB_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 508                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 509                     "lsub $dst1, $dst2, $src1, $src2, $src3",
 510                     []>;
 511
 512 def LDIV_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 513                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 514                     "ldiv $dst1, $dst2, $src1, $src2, $src3",
 515                     []>;
 516
 517 // Six operand long
 518
 519 def LMUL_l6r : _L6R<(outs GRRegs:$dst1, GRRegs:$dst2),
 520                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 521                       GRRegs:$src4),
 522                     "lmul $dst1, $dst2, $src1, $src2, $src3, $src4",
 523                     []>;
 524
 525 // Register - U6
 526
 527 //let Uses = [DP] in ...
 528 let neverHasSideEffects = 1, isReMaterializable = 1 in
 529 def LDAWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 530                     "ldaw $dst, dp[$a]",
 531                     []>;
 532
 533 let isReMaterializable = 1 in
 534 def LDAWDP_lru6: _FLRU6<
 535                     (outs GRRegs:$dst), (ins MEMii:$a),
 536                     "ldaw $dst, dp[$a]",
 537                     [(set GRRegs:$dst, ADDRdpii:$a)]>;
 538
 539 let mayLoad=1 in
 540 def LDWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 541                     "ldw $dst, dp[$a]",
 542                     []>;
 543
 544 def LDWDP_lru6: _FLRU6<
 545                     (outs GRRegs:$dst), (ins MEMii:$a),
 546                     "ldw $dst, dp[$a]",
 547                     [(set GRRegs:$dst, (load ADDRdpii:$a))]>;
 548
 549 let mayStore=1 in
 550 def STWDP_ru6 : _FRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 551                   "stw $val, dp[$addr]",
 552                   []>;
 553
 554 def STWDP_lru6 : _FLRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 555                   "stw $val, dp[$addr]",
 556                   [(store GRRegs:$val, ADDRdpii:$addr)]>;
 557
 558 //let Uses = [CP] in ..
 559 let mayLoad = 1, isReMaterializable = 1 in
 560 defm LDWCP : FRU6_LRU6_cp<"ldw">;
 561
 562 let Uses = [SP] in {
 563 let mayStore=1 in {
 564 def STWSP_ru6 : _FRU6<
 565                  (outs), (ins GRRegs:$val, i32imm:$index),
 566                  "stw $val, sp[$index]",
 567                  [(XCoreStwsp GRRegs:$val, immU6:$index)]>;
 568
 569 def STWSP_lru6 : _FLRU6<
 570                  (outs), (ins GRRegs:$val, i32imm:$index),
 571                  "stw $val, sp[$index]",
 572                  [(XCoreStwsp GRRegs:$val, immU16:$index)]>;
 573 }
 574
 575 let mayLoad=1 in {
 576 def LDWSP_ru6 : _FRU6<
 577                  (outs GRRegs:$dst), (ins i32imm:$b),
 578                  "ldw $dst, sp[$b]",
 579                  []>;
 580
 581 def LDWSP_lru6 : _FLRU6<
 582                  (outs GRRegs:$dst), (ins i32imm:$b),
 583                  "ldw $dst, sp[$b]",
 584                  []>;
 585 }
 586
 587 let neverHasSideEffects = 1 in {
 588 def LDAWSP_ru6 : _FRU6<
 589                  (outs GRRegs:$dst), (ins i32imm:$b),
 590                  "ldaw $dst, sp[$b]",
 591                  []>;
 592
 593 def LDAWSP_lru6 : _FLRU6<
 594                  (outs GRRegs:$dst), (ins i32imm:$b),
 595                  "ldaw $dst, sp[$b]",
 596                  []>;
 597
 598 def LDAWSP_ru6_RRegs : _FRU6<
 599                  (outs RRegs:$dst), (ins i32imm:$b),
 600                  "ldaw $dst, sp[$b]",
 601                  []>;
 602
 603 def LDAWSP_lru6_RRegs : _FLRU6<
 604                  (outs RRegs:$dst), (ins i32imm:$b),
 605                  "ldaw $dst, sp[$b]",
 606                  []>;
 607 }
 608 }
 609
 610 let isReMaterializable = 1 in {
 611 def LDC_ru6 : _FRU6<
 612                  (outs GRRegs:$dst), (ins i32imm:$b),
 613                  "ldc $dst, $b",
 614                  [(set GRRegs:$dst, immU6:$b)]>;
 615
 616 def LDC_lru6 : _FLRU6<
 617                  (outs GRRegs:$dst), (ins i32imm:$b),
 618                  "ldc $dst, $b",
 619                  [(set GRRegs:$dst, immU16:$b)]>;
 620 }
 621
 622 // Operand register - U6
 623 // TODO setc
 624 let isBranch = 1, isTerminator = 1 in {
 625 defm BRFT: FRU6_LRU6_branch<"bt">;
 626 defm BRBT: FRU6_LRU6_branch<"bt">;
 627 defm BRFF: FRU6_LRU6_branch<"bf">;
 628 defm BRBF: FRU6_LRU6_branch<"bf">;
 629 }
 630
 631 // U6
 632 let Defs = [SP], Uses = [SP] in {
 633 let neverHasSideEffects = 1 in
 634 defm EXTSP : FU6_LU6_np<"extsp">;
 635 let mayStore = 1 in
 636 defm ENTSP : FU6_LU6_np<"entsp">;
 637
 638 let isReturn = 1, isTerminator = 1, mayLoad = 1, isBarrier = 1 in {
 639 defm RETSP : FU6_LU6<"retsp", XCoreRetsp>;
 640 }
 641 }
 642
 643 // TODO extdp, kentsp, krestsp, blat, setsr
 644 // clrsr, getsr, kalli
 645 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 646 def BRBU_u6 : _FU6<
 647                  (outs),
 648                  (ins brtarget:$target),
 649                  "bu $target",
 650                  []>;
 651
 652 def BRBU_lu6 : _FLU6<
 653                  (outs),
 654                  (ins brtarget:$target),
 655                  "bu $target",
 656                  []>;
 657
 658 def BRFU_u6 : _FU6<
 659                  (outs),
 660                  (ins brtarget:$target),
 661                  "bu $target",
 662                  []>;
 663
 664 def BRFU_lu6 : _FLU6<
 665                  (outs),
 666                  (ins brtarget:$target),
 667                  "bu $target",
 668                  []>;
 669 }
 670
 671 //let Uses = [CP] in ...
 672 let Defs = [R11], neverHasSideEffects = 1, isReMaterializable = 1 in
 673 def LDAWCP_u6: _FRU6<(outs), (ins MEMii:$a),
 674                     "ldaw r11, cp[$a]",
 675                     []>;
 676
 677 let Defs = [R11], isReMaterializable = 1 in
 678 def LDAWCP_lu6: _FLRU6<
 679                     (outs), (ins MEMii:$a),
 680                     "ldaw r11, cp[$a]",
 681                     [(set R11, ADDRcpii:$a)]>;
 682
 683 // U10
 684 // TODO ldwcpl, blacp
 685
 686 let Defs = [R11], isReMaterializable = 1, neverHasSideEffects = 1 in
 687 def LDAP_u10 : _FU10<
 688                   (outs),
 689                   (ins i32imm:$addr),
 690                   "ldap r11, $addr",
 691                   []>;
 692
 693 let Defs = [R11], isReMaterializable = 1 in
 694 def LDAP_lu10 : _FLU10<
 695                   (outs),
 696                   (ins i32imm:$addr),
 697                   "ldap r11, $addr",
 698                   [(set R11, (pcrelwrapper tglobaladdr:$addr))]>;
 699
 700 let Defs = [R11], isReMaterializable = 1 in
 701 def LDAP_lu10_ba : _FLU10<(outs),
 702                           (ins i32imm:$addr),
 703                           "ldap r11, $addr",
 704                           [(set R11, (pcrelwrapper tblockaddress:$addr))]>;
 705
 706 let isCall=1, isBarrier = 1,
 707 // All calls clobber the link register and the non-callee-saved registers:
 708 Defs = [R0, R1, R2, R3, R11, LR] in {
 709 def BL_u10 : _FU10<
 710                   (outs),
 711                   (ins calltarget:$target, variable_ops),
 712                   "bl $target",
 713                   [(XCoreBranchLink immU10:$target)]>;
 714
 715 def BL_lu10 : _FLU10<
 716                   (outs),
 717                   (ins calltarget:$target, variable_ops),
 718                   "bl $target",
 719                   [(XCoreBranchLink immU20:$target)]>;
 720 }
 721
 722 // Two operand short
 723 // TODO getr, getst
 724 def NOT : _F2R<(outs GRRegs:$dst), (ins GRRegs:$b),
 725                  "not $dst, $b",
 726                  [(set GRRegs:$dst, (not GRRegs:$b))]>;
 727
 728 def NEG : _F2R<(outs GRRegs:$dst), (ins GRRegs:$b),
 729                  "neg $dst, $b",
 730                  [(set GRRegs:$dst, (ineg GRRegs:$b))]>;
 731
 732 // TODO setd, eet, eef, getts, setpt, outct, inct, chkct, outt, intt, out,
 733 // in, outshr, inshr, testct, testwct, tinitpc, tinitdp, tinitsp, tinitcp,
 734 // tsetmr, sext (reg), zext (reg)
 735 let isTwoAddress = 1 in {
 736 let neverHasSideEffects = 1 in
 737 def SEXT_rus : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 738                  "sext $dst, $src2",
 739                  []>;
 740
 741 let neverHasSideEffects = 1 in
 742 def ZEXT_rus : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 743                  "zext $dst, $src2",
 744                  []>;
 745
 746 def ANDNOT_2r : _F2R<(outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 747                  "andnot $dst, $src2",
 748                  [(set GRRegs:$dst, (and GRRegs:$src1, (not GRRegs:$src2)))]>;
 749 }
 750
 751 let isReMaterializable = 1, neverHasSideEffects = 1 in
 752 def MKMSK_rus : _FRUS<(outs GRRegs:$dst), (ins i32imm:$size),
 753                  "mkmsk $dst, $size",
 754                  []>;
 755
 756 def MKMSK_2r : _FRUS<(outs GRRegs:$dst), (ins GRRegs:$size),
 757                  "mkmsk $dst, $size",
 758                  [(set GRRegs:$dst, (add (shl 1, GRRegs:$size), 0xffffffff))]>;
 759
 760 // Two operand long
 761 // TODO settw, setclk, setrdy, setpsc, endin, peek,
 762 // getd, testlcl, tinitlr, getps, setps
 763 def BITREV_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 764                  "bitrev $dst, $src",
 765                  [(set GRRegs:$dst, (int_xcore_bitrev GRRegs:$src))]>;
 766
 767 def BYTEREV_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 768                  "byterev $dst, $src",
 769                  [(set GRRegs:$dst, (bswap GRRegs:$src))]>;
 770
 771 def CLZ_l2r : _FL2R<(outs GRRegs:$dst), (ins GRRegs:$src),
 772                  "clz $dst, $src",
 773                  [(set GRRegs:$dst, (ctlz GRRegs:$src))]>;
 774
 775 // One operand short
 776 // TODO edu, eeu, waitet, waitef, freer, tstart, msync, mjoin, syncr, clrtp
 777 // setdp, setcp, setv, setev, kcall
 778 // dgetreg
 779 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 780 def BAU_1r : _F1R<(outs), (ins GRRegs:$addr),
 781                  "bau $addr",
 782                  [(brind GRRegs:$addr)]>;
 783
 784 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 785 def BR_JT : PseudoInstXCore<(outs), (ins InlineJT:$t, GRRegs:$i),
 786                             "bru $i\n$t",
 787                             [(XCoreBR_JT tjumptable:$t, GRRegs:$i)]>;
 788
 789 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 790 def BR_JT32 : PseudoInstXCore<(outs), (ins InlineJT32:$t, GRRegs:$i),
 791                               "bru $i\n$t",
 792                               [(XCoreBR_JT32 tjumptable:$t, GRRegs:$i)]>;
 793
 794 let Defs=[SP], neverHasSideEffects=1 in
 795 def SETSP_1r : _F1R<(outs), (ins GRRegs:$src),
 796                  "set sp, $src",
 797                  []>;
 798
 799 let hasCtrlDep = 1 in
 800 def ECALLT_1r : _F1R<(outs), (ins GRRegs:$src),
 801                  "ecallt $src",
 802                  []>;
 803
 804 let hasCtrlDep = 1 in
 805 def ECALLF_1r : _F1R<(outs), (ins GRRegs:$src),
 806                  "ecallf $src",
 807                  []>;
 808
 809 let isCall=1,
 810 // All calls clobber the link register and the non-callee-saved registers:
 811 Defs = [R0, R1, R2, R3, R11, LR] in {
 812 def BLA_1r : _F1R<(outs), (ins GRRegs:$addr, variable_ops),
 813                  "bla $addr",
 814                  [(XCoreBranchLink GRRegs:$addr)]>;
 815 }
 816
 817 // Zero operand short
 818 // TODO waiteu, clre, ssync, freet, ldspc, stspc, ldssr, stssr, ldsed, stsed,
 819 // stet, geted, getet, getkep, getksp, setkep, getid, kret, dcall, dret,
 820 // dentsp, drestsp
 821
 822 let Defs = [R11] in
 823 def GETID_0R : _F0R<(outs), (ins),
 824                  "get r11, id",
 825                  [(set R11, (int_xcore_getid))]>;
 826
 827 //===----------------------------------------------------------------------===//
 828 // Non-Instruction Patterns
 829 //===----------------------------------------------------------------------===//
 830
 831 def : Pat<(XCoreBranchLink tglobaladdr:$addr), (BL_lu10 tglobaladdr:$addr)>;
 832 def : Pat<(XCoreBranchLink texternalsym:$addr), (BL_lu10 texternalsym:$addr)>;
 833
 834 /// sext_inreg
 835 def : Pat<(sext_inreg GRRegs:$b, i1), (SEXT_rus GRRegs:$b, 1)>;
 836 def : Pat<(sext_inreg GRRegs:$b, i8), (SEXT_rus GRRegs:$b, 8)>;
 837 def : Pat<(sext_inreg GRRegs:$b, i16), (SEXT_rus GRRegs:$b, 16)>;
 838
 839 /// loads
 840 def : Pat<(zextloadi8 (add GRRegs:$addr, GRRegs:$offset)),
 841           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
 842 def : Pat<(zextloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
 843
 844 def : Pat<(sextloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
 845           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
 846 def : Pat<(sextloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
 847
 848 def : Pat<(load (ldawf GRRegs:$addr, GRRegs:$offset)),
 849           (LDW_3r GRRegs:$addr, GRRegs:$offset)>;
 850 def : Pat<(load (add GRRegs:$addr, immUs4:$offset)),
 851           (LDW_2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
 852 def : Pat<(load GRRegs:$addr), (LDW_2rus GRRegs:$addr, 0)>;
 853
 854 /// anyext
 855 def : Pat<(extloadi8 (add GRRegs:$addr, GRRegs:$offset)),
 856           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
 857 def : Pat<(extloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
 858 def : Pat<(extloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
 859           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
 860 def : Pat<(extloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
 861
 862 /// stores
 863 def : Pat<(truncstorei8 GRRegs:$val, (add GRRegs:$addr, GRRegs:$offset)),
 864           (ST8_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
 865 def : Pat<(truncstorei8 GRRegs:$val, GRRegs:$addr),
 866           (ST8_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
 867
 868 def : Pat<(truncstorei16 GRRegs:$val, (lda16f GRRegs:$addr, GRRegs:$offset)),
 869           (ST16_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
 870 def : Pat<(truncstorei16 GRRegs:$val, GRRegs:$addr),
 871           (ST16_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
 872
 873 def : Pat<(store GRRegs:$val, (ldawf GRRegs:$addr, GRRegs:$offset)),
 874           (STW_3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
 875 def : Pat<(store GRRegs:$val, (add GRRegs:$addr, immUs4:$offset)),
 876           (STW_2rus GRRegs:$val, GRRegs:$addr, (div4_xform immUs4:$offset))>;
 877 def : Pat<(store GRRegs:$val, GRRegs:$addr),
 878           (STW_2rus GRRegs:$val, GRRegs:$addr, 0)>;
 879
 880 /// cttz
 881 def : Pat<(cttz GRRegs:$src), (CLZ_l2r (BITREV_l2r GRRegs:$src))>;
 882
 883 /// trap
 884 def : Pat<(trap), (ECALLF_1r (LDC_ru6 0))>;
 885
 886 ///
 887 /// branch patterns
 888 ///
 889
 890 // unconditional branch
 891 def : Pat<(br bb:$addr), (BRFU_lu6 bb:$addr)>;
 892
 893 // direct match equal/notequal zero brcond
 894 def : Pat<(brcond (setne GRRegs:$lhs, 0), bb:$dst),
 895           (BRFT_lru6 GRRegs:$lhs, bb:$dst)>;
 896 def : Pat<(brcond (seteq GRRegs:$lhs, 0), bb:$dst),
 897           (BRFF_lru6 GRRegs:$lhs, bb:$dst)>;
 898
 899 def : Pat<(brcond (setle GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 900           (BRFF_lru6 (LSS_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
 901 def : Pat<(brcond (setule GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 902           (BRFF_lru6 (LSU_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
 903 def : Pat<(brcond (setge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 904           (BRFF_lru6 (LSS_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
 905 def : Pat<(brcond (setuge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 906           (BRFF_lru6 (LSU_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
 907 def : Pat<(brcond (setne GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
 908           (BRFF_lru6 (EQ_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
 909 def : Pat<(brcond (setne GRRegs:$lhs, immUs:$rhs), bb:$dst),
 910           (BRFF_lru6 (EQ_2rus GRRegs:$lhs, immUs:$rhs), bb:$dst)>;
 911
 912 // generic brcond pattern
 913 def : Pat<(brcond GRRegs:$cond, bb:$addr), (BRFT_lru6 GRRegs:$cond, bb:$addr)>;
 914
 915
 916 ///
 917 /// Select patterns
 918 ///
 919
 920 // direct match equal/notequal zero select
 921 def : Pat<(select (setne GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
 922         (SELECT_CC GRRegs:$lhs, GRRegs:$T, GRRegs:$F)>;
 923
 924 def : Pat<(select (seteq GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
 925         (SELECT_CC GRRegs:$lhs, GRRegs:$F, GRRegs:$T)>;
 926
 927 def : Pat<(select (setle GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 928           (SELECT_CC (LSS_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
 929 def : Pat<(select (setule GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 930           (SELECT_CC (LSU_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
 931 def : Pat<(select (setge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 932           (SELECT_CC (LSS_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
 933 def : Pat<(select (setuge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 934           (SELECT_CC (LSU_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
 935 def : Pat<(select (setne GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
 936           (SELECT_CC (EQ_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
 937 def : Pat<(select (setne GRRegs:$lhs, immUs:$rhs), GRRegs:$T, GRRegs:$F),
 938           (SELECT_CC (EQ_2rus GRRegs:$lhs, immUs:$rhs), GRRegs:$F, GRRegs:$T)>;
 939
 940 ///
 941 /// setcc patterns, only matched when none of the above brcond
 942 /// patterns match
 943 ///
 944
 945 // setcc 2 register operands
 946 def : Pat<(setle GRRegs:$lhs, GRRegs:$rhs),
 947           (EQ_2rus (LSS_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
 948 def : Pat<(setule GRRegs:$lhs, GRRegs:$rhs),
 949           (EQ_2rus (LSU_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
 950
 951 def : Pat<(setgt GRRegs:$lhs, GRRegs:$rhs),
 952           (LSS_3r GRRegs:$rhs, GRRegs:$lhs)>;
 953 def : Pat<(setugt GRRegs:$lhs, GRRegs:$rhs),
 954           (LSU_3r GRRegs:$rhs, GRRegs:$lhs)>;
 955
 956 def : Pat<(setge GRRegs:$lhs, GRRegs:$rhs),
 957           (EQ_2rus (LSS_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
 958 def : Pat<(setuge GRRegs:$lhs, GRRegs:$rhs),
 959           (EQ_2rus (LSU_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
 960
 961 def : Pat<(setlt GRRegs:$lhs, GRRegs:$rhs),
 962           (LSS_3r GRRegs:$lhs, GRRegs:$rhs)>;
 963 def : Pat<(setult GRRegs:$lhs, GRRegs:$rhs),
 964           (LSU_3r GRRegs:$lhs, GRRegs:$rhs)>;
 965
 966 def : Pat<(setne GRRegs:$lhs, GRRegs:$rhs),
 967           (EQ_2rus (EQ_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
 968
 969 def : Pat<(seteq GRRegs:$lhs, GRRegs:$rhs),
 970           (EQ_3r GRRegs:$lhs, GRRegs:$rhs)>;
 971
 972 // setcc reg/imm operands
 973 def : Pat<(seteq GRRegs:$lhs, immUs:$rhs),
 974           (EQ_2rus GRRegs:$lhs, immUs:$rhs)>;
 975 def : Pat<(setne GRRegs:$lhs, immUs:$rhs),
 976           (EQ_2rus (EQ_2rus GRRegs:$lhs, immUs:$rhs), 0)>;
 977
 978 // misc
 979 def : Pat<(add GRRegs:$addr, immUs4:$offset),
 980           (LDAWF_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
 981
 982 def : Pat<(sub GRRegs:$addr, immUs4:$offset),
 983           (LDAWB_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
 984
 985 def : Pat<(and GRRegs:$val, immMskBitp:$mask),
 986           (ZEXT_rus GRRegs:$val, (msksize_xform immMskBitp:$mask))>;
 987
 988 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
 989 def : Pat<(add GRRegs:$src1, immUsNeg:$src2),
 990           (SUB_2rus GRRegs:$src1, (neg_xform immUsNeg:$src2))>;
 991
 992 def : Pat<(add GRRegs:$src1, immUs4Neg:$src2),
 993           (LDAWB_l2rus GRRegs:$src1, (div4neg_xform immUs4Neg:$src2))>;
 994
 995 ///
 996 /// Some peepholes
 997 ///
 998
 999 def : Pat<(mul GRRegs:$src, 3),
1000           (LDA16F_l3r GRRegs:$src, GRRegs:$src)>;
1001
1002 def : Pat<(mul GRRegs:$src, 5),
1003           (LDAWF_l3r GRRegs:$src, GRRegs:$src)>;
1004
1005 def : Pat<(mul GRRegs:$src, -3),
1006           (LDAWB_l3r GRRegs:$src, GRRegs:$src)>;
1007
1008 // ashr X, 32 is equivalent to ashr X, 31 on the XCore.
1009 def : Pat<(sra GRRegs:$src, 31),
1010           (ASHR_l2rus GRRegs:$src, 32)>;
1011
1012 def : Pat<(brcond (setlt GRRegs:$lhs, 0), bb:$dst),
1013           (BRFT_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1014
1015 // setge X, 0 is canonicalized to setgt X, -1
1016 def : Pat<(brcond (setgt GRRegs:$lhs, -1), bb:$dst),
1017           (BRFF_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1018
1019 def : Pat<(select (setlt GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1020           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$T, GRRegs:$F)>;
1021
1022 def : Pat<(select (setgt GRRegs:$lhs, -1), GRRegs:$T, GRRegs:$F),
1023           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$F, GRRegs:$T)>;
1024
1025 def : Pat<(setgt GRRegs:$lhs, -1),
1026           (EQ_2rus (ASHR_l2rus GRRegs:$lhs, 32), 0)>;
1027
1028 def : Pat<(sra (shl GRRegs:$src, immBpwSubBitp:$imm), immBpwSubBitp:$imm),
1029           (SEXT_rus GRRegs:$src, (bpwsub_xform immBpwSubBitp:$imm))>;