lib/Target/X86/X86SchedHaswell.td

   1 //=- X86SchedHaswell.td - X86 Haswell Scheduling -------------*- tablegen -*-=//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the machine model for Haswell to support instruction
  11 // scheduling and other instruction cost heuristics.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 def HaswellModel : SchedMachineModel {
  16   // All x86 instructions are modeled as a single micro-op, and HW can decode 4
  17   // instructions per cycle.
  18   let IssueWidth = 4;
  19   let MicroOpBufferSize = 192; // Based on the reorder buffer.
  20   let LoadLatency = 4;
  21   let MispredictPenalty = 16;
  22
  23   // Based on the LSD (loop-stream detector) queue size and benchmarking data.
  24   let LoopMicroOpBufferSize = 50;
  25
  26   // FIXME: SSE4 and AVX are unimplemented. This flag is set to allow
  27   // the scheduler to assign a default model to unrecognized opcodes.
  28   let CompleteModel = 0;
  29 }
  30
  31 let SchedModel = HaswellModel in {
  32
  33 // Haswell can issue micro-ops to 8 different ports in one cycle.
  34
  35 // Ports 0, 1, 5, and 6 handle all computation.
  36 // Port 4 gets the data half of stores. Store data can be available later than
  37 // the store address, but since we don't model the latency of stores, we can
  38 // ignore that.
  39 // Ports 2 and 3 are identical. They handle loads and the address half of
  40 // stores. Port 7 can handle address calculations.
  41 def HWPort0 : ProcResource<1>;
  42 def HWPort1 : ProcResource<1>;
  43 def HWPort2 : ProcResource<1>;
  44 def HWPort3 : ProcResource<1>;
  45 def HWPort4 : ProcResource<1>;
  46 def HWPort5 : ProcResource<1>;
  47 def HWPort6 : ProcResource<1>;
  48 def HWPort7 : ProcResource<1>;
  49
  50 // Many micro-ops are capable of issuing on multiple ports.
  51 def HWPort23  : ProcResGroup<[HWPort2, HWPort3]>;
  52 def HWPort237 : ProcResGroup<[HWPort2, HWPort3, HWPort7]>;
  53 def HWPort05  : ProcResGroup<[HWPort0, HWPort5]>;
  54 def HWPort06 : ProcResGroup<[HWPort0, HWPort6]>;
  55 def HWPort15  : ProcResGroup<[HWPort1, HWPort5]>;
  56 def HWPort16  : ProcResGroup<[HWPort1, HWPort6]>;
  57 def HWPort015 : ProcResGroup<[HWPort0, HWPort1, HWPort5]>;
  58 def HWPort056: ProcResGroup<[HWPort0, HWPort5, HWPort6]>;
  59 def HWPort0156: ProcResGroup<[HWPort0, HWPort1, HWPort5, HWPort6]>;
  60
  61 // 60 Entry Unified Scheduler
  62 def HWPortAny : ProcResGroup<[HWPort0, HWPort1, HWPort2, HWPort3, HWPort4,
  63                               HWPort5, HWPort6, HWPort7]> {
  64   let BufferSize=60;
  65 }
  66
  67 // Integer division issued on port 0.
  68 def HWDivider : ProcResource<1>;
  69
  70 // Loads are 4 cycles, so ReadAfterLd registers needn't be available until 4
  71 // cycles after the memory operand.
  72 def : ReadAdvance<ReadAfterLd, 4>;
  73
  74 // Many SchedWrites are defined in pairs with and without a folded load.
  75 // Instructions with folded loads are usually micro-fused, so they only appear
  76 // as two micro-ops when queued in the reservation station.
  77 // This multiclass defines the resource usage for variants with and without
  78 // folded loads.
  79 multiclass HWWriteResPair<X86FoldableSchedWrite SchedRW,
  80                           ProcResourceKind ExePort,
  81                           int Lat> {
  82   // Register variant is using a single cycle on ExePort.
  83   def : WriteRes<SchedRW, [ExePort]> { let Latency = Lat; }
  84
  85   // Memory variant also uses a cycle on port 2/3 and adds 4 cycles to the
  86   // latency.
  87   def : WriteRes<SchedRW.Folded, [HWPort23, ExePort]> {
  88      let Latency = !add(Lat, 4);
  89   }
  90 }
  91
  92 // A folded store needs a cycle on port 4 for the store data, but it does not
  93 // need an extra port 2/3 cycle to recompute the address.
  94 def : WriteRes<WriteRMW, [HWPort4]>;
  95
  96 // Store_addr on 237.
  97 // Store_data on 4.
  98 def : WriteRes<WriteStore, [HWPort237, HWPort4]>;
  99 def : WriteRes<WriteLoad,  [HWPort23]> { let Latency = 4; }
 100 def : WriteRes<WriteMove,  [HWPort0156]>;
 101 def : WriteRes<WriteZero,  []>;
 102
 103 defm : HWWriteResPair<WriteALU,   HWPort0156, 1>;
 104 defm : HWWriteResPair<WriteIMul,  HWPort1,   3>;
 105 def  : WriteRes<WriteIMulH, []> { let Latency = 3; }
 106 defm : HWWriteResPair<WriteShift, HWPort06,  1>;
 107 defm : HWWriteResPair<WriteJump,  HWPort06,   1>;
 108
 109 // This is for simple LEAs with one or two input operands.
 110 // The complex ones can only execute on port 1, and they require two cycles on
 111 // the port to read all inputs. We don't model that.
 112 def : WriteRes<WriteLEA, [HWPort15]>;
 113
 114 // This is quite rough, latency depends on the dividend.
 115 def : WriteRes<WriteIDiv, [HWPort0, HWDivider]> {
 116   let Latency = 25;
 117   let ResourceCycles = [1, 10];
 118 }
 119 def : WriteRes<WriteIDivLd, [HWPort23, HWPort0, HWDivider]> {
 120   let Latency = 29;
 121   let ResourceCycles = [1, 1, 10];
 122 }
 123
 124 // Scalar and vector floating point.
 125 defm : HWWriteResPair<WriteFAdd,   HWPort1, 3>;
 126 defm : HWWriteResPair<WriteFMul,   HWPort0, 5>;
 127 defm : HWWriteResPair<WriteFDiv,   HWPort0, 12>; // 10-14 cycles.
 128 defm : HWWriteResPair<WriteFRcp,   HWPort0, 5>;
 129 defm : HWWriteResPair<WriteFSqrt,  HWPort0, 15>;
 130 defm : HWWriteResPair<WriteCvtF2I, HWPort1, 3>;
 131 defm : HWWriteResPair<WriteCvtI2F, HWPort1, 4>;
 132 defm : HWWriteResPair<WriteCvtF2F, HWPort1, 3>;
 133 defm : HWWriteResPair<WriteFShuffle,  HWPort5,  1>;
 134 defm : HWWriteResPair<WriteFBlend,  HWPort015,  1>;
 135 defm : HWWriteResPair<WriteFShuffle256,  HWPort5,  3>;
 136
 137 def : WriteRes<WriteFVarBlend, [HWPort5]> {
 138   let Latency = 2;
 139   let ResourceCycles = [2];
 140 }
 141 def : WriteRes<WriteFVarBlendLd, [HWPort5, HWPort23]> {
 142   let Latency = 6;
 143   let ResourceCycles = [2, 1];
 144 }
 145
 146 // Vector integer operations.
 147 defm : HWWriteResPair<WriteVecShift, HWPort0,  1>;
 148 defm : HWWriteResPair<WriteVecLogic, HWPort015, 1>;
 149 defm : HWWriteResPair<WriteVecALU,   HWPort15,  1>;
 150 defm : HWWriteResPair<WriteVecIMul,  HWPort0,   5>;
 151 defm : HWWriteResPair<WriteShuffle,  HWPort5,  1>;
 152 defm : HWWriteResPair<WriteBlend,  HWPort15,  1>;
 153 defm : HWWriteResPair<WriteShuffle256,  HWPort5,  3>;
 154
 155 def : WriteRes<WriteVarBlend, [HWPort5]> {
 156   let Latency = 2;
 157   let ResourceCycles = [2];
 158 }
 159 def : WriteRes<WriteVarBlendLd, [HWPort5, HWPort23]> {
 160   let Latency = 6;
 161   let ResourceCycles = [2, 1];
 162 }
 163
 164 def : WriteRes<WriteVarVecShift, [HWPort0, HWPort5]> {
 165   let Latency = 2;
 166   let ResourceCycles = [2, 1];
 167 }
 168 def : WriteRes<WriteVarVecShiftLd, [HWPort0, HWPort5, HWPort23]> {
 169   let Latency = 6;
 170   let ResourceCycles = [2, 1, 1];
 171 }
 172
 173 def : WriteRes<WriteMPSAD, [HWPort0, HWPort5]> {
 174   let Latency = 6;
 175   let ResourceCycles = [1, 2];
 176 }
 177 def : WriteRes<WriteMPSADLd, [HWPort23, HWPort0, HWPort5]> {
 178   let Latency = 6;
 179   let ResourceCycles = [1, 1, 2];
 180 }
 181
 182 // String instructions.
 183 // Packed Compare Implicit Length Strings, Return Mask
 184 def : WriteRes<WritePCmpIStrM, [HWPort0]> {
 185   let Latency = 10;
 186   let ResourceCycles = [3];
 187 }
 188 def : WriteRes<WritePCmpIStrMLd, [HWPort0, HWPort23]> {
 189   let Latency = 10;
 190   let ResourceCycles = [3, 1];
 191 }
 192
 193 // Packed Compare Explicit Length Strings, Return Mask
 194 def : WriteRes<WritePCmpEStrM, [HWPort0, HWPort16, HWPort5]> {
 195   let Latency = 10;
 196   let ResourceCycles = [3, 2, 4];
 197 }
 198 def : WriteRes<WritePCmpEStrMLd, [HWPort05, HWPort16, HWPort23]> {
 199   let Latency = 10;
 200   let ResourceCycles = [6, 2, 1];
 201 }
 202
 203 // Packed Compare Implicit Length Strings, Return Index
 204 def : WriteRes<WritePCmpIStrI, [HWPort0]> {
 205   let Latency = 11;
 206   let ResourceCycles = [3];
 207 }
 208 def : WriteRes<WritePCmpIStrILd, [HWPort0, HWPort23]> {
 209   let Latency = 11;
 210   let ResourceCycles = [3, 1];
 211 }
 212
 213 // Packed Compare Explicit Length Strings, Return Index
 214 def : WriteRes<WritePCmpEStrI, [HWPort05, HWPort16]> {
 215   let Latency = 11;
 216   let ResourceCycles = [6, 2];
 217 }
 218 def : WriteRes<WritePCmpEStrILd, [HWPort0, HWPort16, HWPort5, HWPort23]> {
 219   let Latency = 11;
 220   let ResourceCycles = [3, 2, 2, 1];
 221 }
 222
 223 // AES Instructions.
 224 def : WriteRes<WriteAESDecEnc, [HWPort5]> {
 225   let Latency = 7;
 226   let ResourceCycles = [1];
 227 }
 228 def : WriteRes<WriteAESDecEncLd, [HWPort5, HWPort23]> {
 229   let Latency = 7;
 230   let ResourceCycles = [1, 1];
 231 }
 232
 233 def : WriteRes<WriteAESIMC, [HWPort5]> {
 234   let Latency = 14;
 235   let ResourceCycles = [2];
 236 }
 237 def : WriteRes<WriteAESIMCLd, [HWPort5, HWPort23]> {
 238   let Latency = 14;
 239   let ResourceCycles = [2, 1];
 240 }
 241
 242 def : WriteRes<WriteAESKeyGen, [HWPort0, HWPort5]> {
 243   let Latency = 10;
 244   let ResourceCycles = [2, 8];
 245 }
 246 def : WriteRes<WriteAESKeyGenLd, [HWPort0, HWPort5, HWPort23]> {
 247   let Latency = 10;
 248   let ResourceCycles = [2, 7, 1];
 249 }
 250
 251 // Carry-less multiplication instructions.
 252 def : WriteRes<WriteCLMul, [HWPort0, HWPort5]> {
 253   let Latency = 7;
 254   let ResourceCycles = [2, 1];
 255 }
 256 def : WriteRes<WriteCLMulLd, [HWPort0, HWPort5, HWPort23]> {
 257   let Latency = 7;
 258   let ResourceCycles = [2, 1, 1];
 259 }
 260
 261 def : WriteRes<WriteSystem,     [HWPort0156]> { let Latency = 100; }
 262 def : WriteRes<WriteMicrocoded, [HWPort0156]> { let Latency = 100; }
 263 def : WriteRes<WriteFence,  [HWPort23, HWPort4]>;
 264 def : WriteRes<WriteNop, []>;
 265
 266 //================ Exceptions ================//
 267
 268 //-- Specific Scheduling Models --//
 269 def Write2P0156_Lat2 : SchedWriteRes<[HWPort0156]> {
 270   let Latency = 2;
 271   let ResourceCycles = [2];
 272 }
 273 def Write2P0156_Lat2Ld : SchedWriteRes<[HWPort0156, HWPort23]> {
 274   let Latency = 6;
 275   let ResourceCycles = [2, 1];
 276 }
 277
 278 def Write2P237_P4 : SchedWriteRes<[HWPort237, HWPort4]> {
 279   let Latency = 1;
 280   let ResourceCycles = [2, 1];
 281 }
 282
 283 def WriteP06 : SchedWriteRes<[HWPort06]>;
 284
 285 def WriteP0156_2P237_P4 : SchedWriteRes<[HWPort0156, HWPort237, HWPort4]> {
 286   let Latency = 1;
 287   let ResourceCycles = [1, 2, 1];
 288 }
 289
 290 def Write2P0156_2P237_P4 : SchedWriteRes<[HWPort0156, HWPort237, HWPort4]> {
 291   let Latency = 1;
 292   let ResourceCycles = [2, 2, 1];
 293 }
 294
 295 def Write3P0156_2P237_P4 : SchedWriteRes<[HWPort0156, HWPort237, HWPort4]> {
 296   let Latency = 1;
 297   let ResourceCycles = [3, 2, 1];
 298 }
 299
 300 // Notation:
 301 // - r: register.
 302 // - mm: 64 bit mmx register.
 303 // - x = 128 bit xmm register.
 304 // - (x)mm = mmx or xmm register.
 305 // - y = 256 bit ymm register.
 306 // - v = any vector register.
 307 // - m = memory.
 308
 309 //=== Integer Instructions ===//
 310 //-- Move instructions --//
 311
 312 // MOV.
 313 // r16,m.
 314 def : InstRW<[WriteALULd], (instregex "MOV16rm")>;
 315
 316 // MOVSX, MOVZX.
 317 // r,m.
 318 def : InstRW<[WriteLoad], (instregex "MOV(S|Z)X32rm(8|16)")>;
 319
 320 // CMOVcc.
 321 // r,r.
 322 def : InstRW<[Write2P0156_Lat2],
 323       (instregex "CMOV(O|NO|B|AE|E|NE|BE|A|S|NS|P|NP|L|GE|LE|G)(16|32|64)rr")>;
 324 // r,m.
 325 def : InstRW<[Write2P0156_Lat2Ld, ReadAfterLd],
 326       (instregex "CMOV(O|NO|B|AE|E|NE|BE|A|S|NS|P|NP|L|GE|LE|G)(16|32|64)rm")>;
 327
 328 // XCHG.
 329 // r,r.
 330 def WriteXCHG : SchedWriteRes<[HWPort0156]> {
 331   let Latency = 2;
 332   let ResourceCycles = [3];
 333 }
 334
 335 def : InstRW<[WriteXCHG], (instregex "XCHG(8|16|32|64)rr", "XCHG(16|32|64)ar")>;
 336
 337 // r,m.
 338 def WriteXCHGrm : SchedWriteRes<[]> {
 339   let Latency = 21;
 340   let NumMicroOps = 8;
 341 }
 342 def : InstRW<[WriteXCHGrm], (instregex "XCHG(8|16|32|64)rm")>;
 343
 344 // XLAT.
 345 def WriteXLAT : SchedWriteRes<[]> {
 346   let Latency = 7;
 347   let NumMicroOps = 3;
 348 }
 349 def : InstRW<[WriteXLAT], (instregex "XLAT")>;
 350
 351 // PUSH.
 352 // m.
 353 def : InstRW<[Write2P237_P4], (instregex "PUSH(16|32)rmm")>;
 354
 355 // PUSHF.
 356 def WritePushF : SchedWriteRes<[HWPort1, HWPort4, HWPort237, HWPort06]> {
 357   let NumMicroOps = 4;
 358 }
 359 def : InstRW<[WritePushF], (instregex "PUSHF(16|32)")>;
 360
 361 // PUSHA.
 362 def WritePushA : SchedWriteRes<[]> {
 363   let NumMicroOps = 19;
 364 }
 365 def : InstRW<[WritePushA], (instregex "PUSHA(16|32)")>;
 366
 367 // POP.
 368 // m.
 369 def : InstRW<[Write2P237_P4], (instregex "POP(16|32)rmm")>;
 370
 371 // POPF.
 372 def WritePopF : SchedWriteRes<[]> {
 373   let NumMicroOps = 9;
 374 }
 375 def : InstRW<[WritePopF], (instregex "POPF(16|32)")>;
 376
 377 // POPA.
 378 def WritePopA : SchedWriteRes<[]> {
 379   let NumMicroOps = 18;
 380 }
 381 def : InstRW<[WritePopA], (instregex "POPA(16|32)")>;
 382
 383 // LAHF SAHF.
 384 def : InstRW<[WriteP06], (instregex "(S|L)AHF")>;
 385
 386 // BSWAP.
 387 // r32.
 388 def WriteBSwap32 : SchedWriteRes<[HWPort15]>;
 389 def : InstRW<[WriteBSwap32], (instregex "BSWAP32r")>;
 390
 391 // r64.
 392 def WriteBSwap64 : SchedWriteRes<[HWPort06, HWPort15]> {
 393   let NumMicroOps = 2;
 394 }
 395 def : InstRW<[WriteBSwap64], (instregex "BSWAP64r")>;
 396
 397 // MOVBE.
 398 // r16,m16 / r64,m64.
 399 def : InstRW<[Write2P0156_Lat2Ld], (instregex "MOVBE(16|64)rm")>;
 400
 401 // r32, m32.
 402 def WriteMoveBE32rm : SchedWriteRes<[HWPort15, HWPort23]> {
 403   let NumMicroOps = 2;
 404 }
 405 def : InstRW<[WriteMoveBE32rm], (instregex "MOVBE32rm")>;
 406
 407 // m16,r16.
 408 def WriteMoveBE16mr : SchedWriteRes<[HWPort06, HWPort237, HWPort4]> {
 409   let NumMicroOps = 3;
 410 }
 411 def : InstRW<[WriteMoveBE16mr], (instregex "MOVBE16mr")>;
 412
 413 // m32,r32.
 414 def WriteMoveBE32mr : SchedWriteRes<[HWPort15, HWPort237, HWPort4]> {
 415   let NumMicroOps = 3;
 416 }
 417 def : InstRW<[WriteMoveBE32mr], (instregex "MOVBE32mr")>;
 418
 419 // m64,r64.
 420 def WriteMoveBE64mr : SchedWriteRes<[HWPort06, HWPort15, HWPort237, HWPort4]> {
 421   let NumMicroOps = 4;
 422 }
 423 def : InstRW<[WriteMoveBE64mr], (instregex "MOVBE64mr")>;
 424
 425 //-- Arithmetic instructions --//
 426
 427 // ADD SUB.
 428 // m,r/i.
 429 def : InstRW<[Write2P0156_2P237_P4],
 430               (instregex "(ADD|SUB)(8|16|32|64)m(r|i)",
 431               "(ADD|SUB)(8|16|32|64)mi8", "(ADD|SUB)64mi32")>;
 432
 433 // ADC SBB.
 434 // r,r/i.
 435 def : InstRW<[Write2P0156_Lat2], (instregex "(ADC|SBB)(8|16|32|64)r(r|i)",
 436                            "(ADC|SBB)(16|32|64)ri8",
 437                            "(ADC|SBB)64ri32",
 438                            "(ADC|SBB)(8|16|32|64)rr_REV")>;
 439
 440 // r,m.
 441 def : InstRW<[Write2P0156_Lat2Ld, ReadAfterLd], (instregex "(ADC|SBB)(8|16|32|64)rm")>;
 442
 443 // m,r/i.
 444 def : InstRW<[Write3P0156_2P237_P4],
 445              (instregex "(ADC|SBB)(8|16|32|64)m(r|i)",
 446               "(ADC|SBB)(16|32|64)mi8",
 447               "(ADC|SBB)64mi32")>;
 448
 449 // INC DEC NOT NEG.
 450 // m.
 451 def : InstRW<[WriteP0156_2P237_P4],
 452              (instregex "(INC|DEC|NOT|NEG)(8|16|32|64)m",
 453               "(INC|DEC)64(16|32)m")>;
 454
 455 // MUL IMUL.
 456 // r16.
 457 def WriteMul16 : SchedWriteRes<[HWPort1, HWPort0156]> {
 458   let Latency = 4;
 459   let NumMicroOps = 4;
 460 }
 461 def : InstRW<[WriteMul16], (instregex "IMUL16r", "MUL16r")>;
 462
 463 // m16.
 464 def WriteMul16Ld : SchedWriteRes<[HWPort1, HWPort0156, HWPort23]> {
 465   let Latency = 8;
 466   let NumMicroOps = 5;
 467 }
 468 def : InstRW<[WriteMul16Ld], (instregex "IMUL16m", "MUL16m")>;
 469
 470 // r32.
 471 def WriteMul32 : SchedWriteRes<[HWPort1, HWPort0156]> {
 472   let Latency = 4;
 473   let NumMicroOps = 3;
 474 }
 475 def : InstRW<[WriteMul32], (instregex "IMUL32r", "MUL32r")>;
 476
 477 // m32.
 478 def WriteMul32Ld : SchedWriteRes<[HWPort1, HWPort0156, HWPort23]> {
 479   let Latency = 8;
 480   let NumMicroOps = 4;
 481 }
 482 def : InstRW<[WriteMul32Ld], (instregex "IMUL32m", "MUL32m")>;
 483
 484 // r64.
 485 def WriteMul64 : SchedWriteRes<[HWPort1, HWPort6]> {
 486   let Latency = 3;
 487   let NumMicroOps = 2;
 488 }
 489 def : InstRW<[WriteMul64], (instregex "IMUL64r", "MUL64r")>;
 490
 491 // m64.
 492 def WriteMul64Ld : SchedWriteRes<[HWPort1, HWPort6, HWPort23]> {
 493   let Latency = 7;
 494   let NumMicroOps = 3;
 495 }
 496 def : InstRW<[WriteMul64Ld], (instregex "IMUL64m", "MUL64m")>;
 497
 498 // r16,r16.
 499 def WriteMul16rri : SchedWriteRes<[HWPort1, HWPort0156]> {
 500   let Latency = 4;
 501   let NumMicroOps = 2;
 502 }
 503 def : InstRW<[WriteMul16rri], (instregex "IMUL16rri", "IMUL16rri8")>;
 504
 505 // r16,m16.
 506 def WriteMul16rmi : SchedWriteRes<[HWPort1, HWPort0156, HWPort23]> {
 507   let Latency = 8;
 508   let NumMicroOps = 3;
 509 }
 510 def : InstRW<[WriteMul16rmi], (instregex "IMUL16rmi", "IMUL16rmi8")>;
 511
 512 // MULX.
 513 // r32,r32,r32.
 514 def WriteMulX32 : SchedWriteRes<[HWPort1, HWPort056]> {
 515   let Latency = 4;
 516   let NumMicroOps = 3;
 517   let ResourceCycles = [1, 2];
 518 }
 519 def : InstRW<[WriteMulX32], (instregex "MULX32rr")>;
 520
 521 // r32,r32,m32.
 522 def WriteMulX32Ld : SchedWriteRes<[HWPort1, HWPort056, HWPort23]> {
 523   let Latency = 8;
 524   let NumMicroOps = 4;
 525   let ResourceCycles = [1, 2, 1];
 526 }
 527 def : InstRW<[WriteMulX32Ld], (instregex "MULX32rm")>;
 528
 529 // r64,r64,r64.
 530 def WriteMulX64 : SchedWriteRes<[HWPort1, HWPort6]> {
 531   let Latency = 4;
 532   let NumMicroOps = 2;
 533 }
 534 def : InstRW<[WriteMulX64], (instregex "MULX64rr")>;
 535
 536 // r64,r64,m64.
 537 def WriteMulX64Ld : SchedWriteRes<[HWPort1, HWPort6, HWPort23]> {
 538   let Latency = 8;
 539   let NumMicroOps = 3;
 540 }
 541 def : InstRW<[WriteMulX64Ld], (instregex "MULX64rm")>;
 542
 543 // DIV.
 544 // r8.
 545 def WriteDiv8 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 546   let Latency = 22;
 547   let NumMicroOps = 9;
 548 }
 549 def : InstRW<[WriteDiv8], (instregex "DIV8r")>;
 550
 551 // r16.
 552 def WriteDiv16 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 553   let Latency = 23;
 554   let NumMicroOps = 10;
 555 }
 556 def : InstRW<[WriteDiv16], (instregex "DIV16r")>;
 557
 558 // r32.
 559 def WriteDiv32 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 560   let Latency = 22;
 561   let NumMicroOps = 10;
 562 }
 563 def : InstRW<[WriteDiv32], (instregex "DIV32r")>;
 564
 565 // r64.
 566 def WriteDiv64 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 567   let Latency = 32;
 568   let NumMicroOps = 36;
 569 }
 570 def : InstRW<[WriteDiv64], (instregex "DIV64r")>;
 571
 572 // IDIV.
 573 // r8.
 574 def WriteIDiv8 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 575   let Latency = 23;
 576   let NumMicroOps = 9;
 577 }
 578 def : InstRW<[WriteIDiv8], (instregex "IDIV8r")>;
 579
 580 // r16.
 581 def WriteIDiv16 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 582   let Latency = 23;
 583   let NumMicroOps = 10;
 584 }
 585 def : InstRW<[WriteIDiv16], (instregex "IDIV16r")>;
 586
 587 // r32.
 588 def WriteIDiv32 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 589   let Latency = 22;
 590   let NumMicroOps = 9;
 591 }
 592 def : InstRW<[WriteIDiv32], (instregex "IDIV32r")>;
 593
 594 // r64.
 595 def WriteIDiv64 : SchedWriteRes<[HWPort0, HWPort1, HWPort5, HWPort6]> {
 596   let Latency = 39;
 597   let NumMicroOps = 59;
 598 }
 599 def : InstRW<[WriteIDiv64], (instregex "IDIV64r")>;
 600
 601 } // SchedModel