lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/CodeGen/MachineModuleInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Target/TargetAsmInfo.h"
  32 #include "llvm/Target/TargetFrameInfo.h"
  33 #include "llvm/Target/TargetInstrInfo.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/ADT/BitVector.h"
  38 #include "llvm/ADT/STLExtras.h"
  39 using namespace llvm;
  40
  41 namespace {
  42   cl::opt<bool>
  43   NoFusing("disable-spill-fusing",
  44            cl::desc("Disable fusing of spill code into instructions"));
  45   cl::opt<bool>
  46   PrintFailedFusing("print-failed-fuse-candidates",
  47                     cl::desc("Print instructions that the allocator wants to"
  48                              " fuse, but the X86 backend currently can't"),
  49                     cl::Hidden);
  50 }
  51
  52 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  53                                  const TargetInstrInfo &tii)
  54   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  55     TM(tm), TII(tii) {
  56   // Cache some information.
  57   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  58   Is64Bit = Subtarget->is64Bit();
  59   StackAlign = TM.getFrameInfo()->getStackAlignment();
  60   if (Is64Bit) {
  61     SlotSize = 8;
  62     StackPtr = X86::RSP;
  63     FramePtr = X86::RBP;
  64   } else {
  65     SlotSize = 4;
  66     StackPtr = X86::ESP;
  67     FramePtr = X86::EBP;
  68   }
  69
  70   SmallVector<unsigned,16> AmbEntries;
  71   static const unsigned OpTbl2Addr[][2] = {
  72     { X86::ADC32ri,     X86::ADC32mi },
  73     { X86::ADC32ri8,    X86::ADC32mi8 },
  74     { X86::ADC32rr,     X86::ADC32mr },
  75     { X86::ADC64ri32,   X86::ADC64mi32 },
  76     { X86::ADC64ri8,    X86::ADC64mi8 },
  77     { X86::ADC64rr,     X86::ADC64mr },
  78     { X86::ADD16ri,     X86::ADD16mi },
  79     { X86::ADD16ri8,    X86::ADD16mi8 },
  80     { X86::ADD16rr,     X86::ADD16mr },
  81     { X86::ADD32ri,     X86::ADD32mi },
  82     { X86::ADD32ri8,    X86::ADD32mi8 },
  83     { X86::ADD32rr,     X86::ADD32mr },
  84     { X86::ADD64ri32,   X86::ADD64mi32 },
  85     { X86::ADD64ri8,    X86::ADD64mi8 },
  86     { X86::ADD64rr,     X86::ADD64mr },
  87     { X86::ADD8ri,      X86::ADD8mi },
  88     { X86::ADD8rr,      X86::ADD8mr },
  89     { X86::AND16ri,     X86::AND16mi },
  90     { X86::AND16ri8,    X86::AND16mi8 },
  91     { X86::AND16rr,     X86::AND16mr },
  92     { X86::AND32ri,     X86::AND32mi },
  93     { X86::AND32ri8,    X86::AND32mi8 },
  94     { X86::AND32rr,     X86::AND32mr },
  95     { X86::AND64ri32,   X86::AND64mi32 },
  96     { X86::AND64ri8,    X86::AND64mi8 },
  97     { X86::AND64rr,     X86::AND64mr },
  98     { X86::AND8ri,      X86::AND8mi },
  99     { X86::AND8rr,      X86::AND8mr },
 100     { X86::DEC16r,      X86::DEC16m },
 101     { X86::DEC32r,      X86::DEC32m },
 102     { X86::DEC64_16r,   X86::DEC64_16m },
 103     { X86::DEC64_32r,   X86::DEC64_32m },
 104     { X86::DEC64r,      X86::DEC64m },
 105     { X86::DEC8r,       X86::DEC8m },
 106     { X86::INC16r,      X86::INC16m },
 107     { X86::INC32r,      X86::INC32m },
 108     { X86::INC64_16r,   X86::INC64_16m },
 109     { X86::INC64_32r,   X86::INC64_32m },
 110     { X86::INC64r,      X86::INC64m },
 111     { X86::INC8r,       X86::INC8m },
 112     { X86::NEG16r,      X86::NEG16m },
 113     { X86::NEG32r,      X86::NEG32m },
 114     { X86::NEG64r,      X86::NEG64m },
 115     { X86::NEG8r,       X86::NEG8m },
 116     { X86::NOT16r,      X86::NOT16m },
 117     { X86::NOT32r,      X86::NOT32m },
 118     { X86::NOT64r,      X86::NOT64m },
 119     { X86::NOT8r,       X86::NOT8m },
 120     { X86::OR16ri,      X86::OR16mi },
 121     { X86::OR16ri8,     X86::OR16mi8 },
 122     { X86::OR16rr,      X86::OR16mr },
 123     { X86::OR32ri,      X86::OR32mi },
 124     { X86::OR32ri8,     X86::OR32mi8 },
 125     { X86::OR32rr,      X86::OR32mr },
 126     { X86::OR64ri32,    X86::OR64mi32 },
 127     { X86::OR64ri8,     X86::OR64mi8 },
 128     { X86::OR64rr,      X86::OR64mr },
 129     { X86::OR8ri,       X86::OR8mi },
 130     { X86::OR8rr,       X86::OR8mr },
 131     { X86::ROL16r1,     X86::ROL16m1 },
 132     { X86::ROL16rCL,    X86::ROL16mCL },
 133     { X86::ROL16ri,     X86::ROL16mi },
 134     { X86::ROL32r1,     X86::ROL32m1 },
 135     { X86::ROL32rCL,    X86::ROL32mCL },
 136     { X86::ROL32ri,     X86::ROL32mi },
 137     { X86::ROL64r1,     X86::ROL64m1 },
 138     { X86::ROL64rCL,    X86::ROL64mCL },
 139     { X86::ROL64ri,     X86::ROL64mi },
 140     { X86::ROL8r1,      X86::ROL8m1 },
 141     { X86::ROL8rCL,     X86::ROL8mCL },
 142     { X86::ROL8ri,      X86::ROL8mi },
 143     { X86::ROR16r1,     X86::ROR16m1 },
 144     { X86::ROR16rCL,    X86::ROR16mCL },
 145     { X86::ROR16ri,     X86::ROR16mi },
 146     { X86::ROR32r1,     X86::ROR32m1 },
 147     { X86::ROR32rCL,    X86::ROR32mCL },
 148     { X86::ROR32ri,     X86::ROR32mi },
 149     { X86::ROR64r1,     X86::ROR64m1 },
 150     { X86::ROR64rCL,    X86::ROR64mCL },
 151     { X86::ROR64ri,     X86::ROR64mi },
 152     { X86::ROR8r1,      X86::ROR8m1 },
 153     { X86::ROR8rCL,     X86::ROR8mCL },
 154     { X86::ROR8ri,      X86::ROR8mi },
 155     { X86::SAR16r1,     X86::SAR16m1 },
 156     { X86::SAR16rCL,    X86::SAR16mCL },
 157     { X86::SAR16ri,     X86::SAR16mi },
 158     { X86::SAR32r1,     X86::SAR32m1 },
 159     { X86::SAR32rCL,    X86::SAR32mCL },
 160     { X86::SAR32ri,     X86::SAR32mi },
 161     { X86::SAR64r1,     X86::SAR64m1 },
 162     { X86::SAR64rCL,    X86::SAR64mCL },
 163     { X86::SAR64ri,     X86::SAR64mi },
 164     { X86::SAR8r1,      X86::SAR8m1 },
 165     { X86::SAR8rCL,     X86::SAR8mCL },
 166     { X86::SAR8ri,      X86::SAR8mi },
 167     { X86::SBB32ri,     X86::SBB32mi },
 168     { X86::SBB32ri8,    X86::SBB32mi8 },
 169     { X86::SBB32rr,     X86::SBB32mr },
 170     { X86::SBB64ri32,   X86::SBB64mi32 },
 171     { X86::SBB64ri8,    X86::SBB64mi8 },
 172     { X86::SBB64rr,     X86::SBB64mr },
 173     { X86::SHL16r1,     X86::SHL16m1 },
 174     { X86::SHL16rCL,    X86::SHL16mCL },
 175     { X86::SHL16ri,     X86::SHL16mi },
 176     { X86::SHL32r1,     X86::SHL32m1 },
 177     { X86::SHL32rCL,    X86::SHL32mCL },
 178     { X86::SHL32ri,     X86::SHL32mi },
 179     { X86::SHL64r1,     X86::SHL64m1 },
 180     { X86::SHL64rCL,    X86::SHL64mCL },
 181     { X86::SHL64ri,     X86::SHL64mi },
 182     { X86::SHL8r1,      X86::SHL8m1 },
 183     { X86::SHL8rCL,     X86::SHL8mCL },
 184     { X86::SHL8ri,      X86::SHL8mi },
 185     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 186     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 187     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 188     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 189     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 190     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 191     { X86::SHR16r1,     X86::SHR16m1 },
 192     { X86::SHR16rCL,    X86::SHR16mCL },
 193     { X86::SHR16ri,     X86::SHR16mi },
 194     { X86::SHR32r1,     X86::SHR32m1 },
 195     { X86::SHR32rCL,    X86::SHR32mCL },
 196     { X86::SHR32ri,     X86::SHR32mi },
 197     { X86::SHR64r1,     X86::SHR64m1 },
 198     { X86::SHR64rCL,    X86::SHR64mCL },
 199     { X86::SHR64ri,     X86::SHR64mi },
 200     { X86::SHR8r1,      X86::SHR8m1 },
 201     { X86::SHR8rCL,     X86::SHR8mCL },
 202     { X86::SHR8ri,      X86::SHR8mi },
 203     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 204     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 205     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 206     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 207     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 208     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 209     { X86::SUB16ri,     X86::SUB16mi },
 210     { X86::SUB16ri8,    X86::SUB16mi8 },
 211     { X86::SUB16rr,     X86::SUB16mr },
 212     { X86::SUB32ri,     X86::SUB32mi },
 213     { X86::SUB32ri8,    X86::SUB32mi8 },
 214     { X86::SUB32rr,     X86::SUB32mr },
 215     { X86::SUB64ri32,   X86::SUB64mi32 },
 216     { X86::SUB64ri8,    X86::SUB64mi8 },
 217     { X86::SUB64rr,     X86::SUB64mr },
 218     { X86::SUB8ri,      X86::SUB8mi },
 219     { X86::SUB8rr,      X86::SUB8mr },
 220     { X86::XOR16ri,     X86::XOR16mi },
 221     { X86::XOR16ri8,    X86::XOR16mi8 },
 222     { X86::XOR16rr,     X86::XOR16mr },
 223     { X86::XOR32ri,     X86::XOR32mi },
 224     { X86::XOR32ri8,    X86::XOR32mi8 },
 225     { X86::XOR32rr,     X86::XOR32mr },
 226     { X86::XOR64ri32,   X86::XOR64mi32 },
 227     { X86::XOR64ri8,    X86::XOR64mi8 },
 228     { X86::XOR64rr,     X86::XOR64mr },
 229     { X86::XOR8ri,      X86::XOR8mi },
 230     { X86::XOR8rr,      X86::XOR8mr }
 231   };
 232
 233   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 234     unsigned RegOp = OpTbl2Addr[i][0];
 235     unsigned MemOp = OpTbl2Addr[i][1];
 236     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 237       assert(false && "Duplicated entries?");
 238     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 239     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 240                                                std::make_pair(RegOp, AuxInfo))))
 241       AmbEntries.push_back(MemOp);
 242   }
 243
 244   // If the third value is 1, then it's folding either a load or a store.
 245   static const unsigned OpTbl0[][3] = {
 246     { X86::CALL32r,     X86::CALL32m, 1 },
 247     { X86::CALL64r,     X86::CALL64m, 1 },
 248     { X86::CMP16ri,     X86::CMP16mi, 1 },
 249     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 250     { X86::CMP32ri,     X86::CMP32mi, 1 },
 251     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 252     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 253     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 254     { X86::CMP8ri,      X86::CMP8mi, 1 },
 255     { X86::DIV16r,      X86::DIV16m, 1 },
 256     { X86::DIV32r,      X86::DIV32m, 1 },
 257     { X86::DIV64r,      X86::DIV64m, 1 },
 258     { X86::DIV8r,       X86::DIV8m, 1 },
 259     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 260     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 261     { X86::IDIV16r,     X86::IDIV16m, 1 },
 262     { X86::IDIV32r,     X86::IDIV32m, 1 },
 263     { X86::IDIV64r,     X86::IDIV64m, 1 },
 264     { X86::IDIV8r,      X86::IDIV8m, 1 },
 265     { X86::IMUL16r,     X86::IMUL16m, 1 },
 266     { X86::IMUL32r,     X86::IMUL32m, 1 },
 267     { X86::IMUL64r,     X86::IMUL64m, 1 },
 268     { X86::IMUL8r,      X86::IMUL8m, 1 },
 269     { X86::JMP32r,      X86::JMP32m, 1 },
 270     { X86::JMP64r,      X86::JMP64m, 1 },
 271     { X86::MOV16ri,     X86::MOV16mi, 0 },
 272     { X86::MOV16rr,     X86::MOV16mr, 0 },
 273     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 274     { X86::MOV32ri,     X86::MOV32mi, 0 },
 275     { X86::MOV32rr,     X86::MOV32mr, 0 },
 276     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 277     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 278     { X86::MOV64rr,     X86::MOV64mr, 0 },
 279     { X86::MOV8ri,      X86::MOV8mi, 0 },
 280     { X86::MOV8rr,      X86::MOV8mr, 0 },
 281     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 282     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 283     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 284     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 285     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 286     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 287     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 288     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 289     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 290     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 291     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 292     { X86::MUL16r,      X86::MUL16m, 1 },
 293     { X86::MUL32r,      X86::MUL32m, 1 },
 294     { X86::MUL64r,      X86::MUL64m, 1 },
 295     { X86::MUL8r,       X86::MUL8m, 1 },
 296     { X86::SETAEr,      X86::SETAEm, 0 },
 297     { X86::SETAr,       X86::SETAm, 0 },
 298     { X86::SETBEr,      X86::SETBEm, 0 },
 299     { X86::SETBr,       X86::SETBm, 0 },
 300     { X86::SETEr,       X86::SETEm, 0 },
 301     { X86::SETGEr,      X86::SETGEm, 0 },
 302     { X86::SETGr,       X86::SETGm, 0 },
 303     { X86::SETLEr,      X86::SETLEm, 0 },
 304     { X86::SETLr,       X86::SETLm, 0 },
 305     { X86::SETNEr,      X86::SETNEm, 0 },
 306     { X86::SETNPr,      X86::SETNPm, 0 },
 307     { X86::SETNSr,      X86::SETNSm, 0 },
 308     { X86::SETPr,       X86::SETPm, 0 },
 309     { X86::SETSr,       X86::SETSm, 0 },
 310     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 311     { X86::TEST16ri,    X86::TEST16mi, 1 },
 312     { X86::TEST32ri,    X86::TEST32mi, 1 },
 313     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 314     { X86::TEST8ri,     X86::TEST8mi, 1 },
 315     { X86::XCHG16rr,    X86::XCHG16mr, 0 },
 316     { X86::XCHG32rr,    X86::XCHG32mr, 0 },
 317     { X86::XCHG64rr,    X86::XCHG64mr, 0 },
 318     { X86::XCHG8rr,     X86::XCHG8mr, 0 }
 319   };
 320
 321   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 322     unsigned RegOp = OpTbl0[i][0];
 323     unsigned MemOp = OpTbl0[i][1];
 324     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 325       assert(false && "Duplicated entries?");
 326     unsigned FoldedLoad = OpTbl0[i][2];
 327     // Index 0, folded load or store.
 328     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 329     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 330       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 331                                                std::make_pair(RegOp, AuxInfo))))
 332         AmbEntries.push_back(MemOp);
 333   }
 334
 335   static const unsigned OpTbl1[][2] = {
 336     { X86::CMP16rr,         X86::CMP16rm },
 337     { X86::CMP32rr,         X86::CMP32rm },
 338     { X86::CMP64rr,         X86::CMP64rm },
 339     { X86::CMP8rr,          X86::CMP8rm },
 340     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 341     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 342     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 343     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 344     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 345     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 346     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 347     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 348     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 349     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 350     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 351     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 352     { X86::IMUL16rri,       X86::IMUL16rmi },
 353     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 354     { X86::IMUL32rri,       X86::IMUL32rmi },
 355     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 356     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 357     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 358     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 359     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 360     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 361     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 362     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 363     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 364     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 365     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 366     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 367     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 368     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 369     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 370     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 371     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 372     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 373     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 374     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 375     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 376     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 377     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 378     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 379     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 380     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 381     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 382     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 383     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 384     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 385     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 386     { X86::MOV16rr,         X86::MOV16rm },
 387     { X86::MOV16to16_,      X86::MOV16_rm },
 388     { X86::MOV32rr,         X86::MOV32rm },
 389     { X86::MOV32to32_,      X86::MOV32_rm },
 390     { X86::MOV64rr,         X86::MOV64rm },
 391     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 392     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 393     { X86::MOV8rr,          X86::MOV8rm },
 394     { X86::MOVAPDrr,        X86::MOVAPDrm },
 395     { X86::MOVAPSrr,        X86::MOVAPSrm },
 396     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 397     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 398     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 399     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 400     { X86::MOVSDrr,         X86::MOVSDrm },
 401     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 402     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 403     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 404     { X86::MOVSSrr,         X86::MOVSSrm },
 405     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 406     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 407     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 408     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 409     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 410     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 411     { X86::MOVUPDrr,        X86::MOVUPDrm },
 412     { X86::MOVUPSrr,        X86::MOVUPSrm },
 413     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 414     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 415     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 416     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 417     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 418     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 419     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 420     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 421     { X86::PSHUFDri,        X86::PSHUFDmi },
 422     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 423     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 424     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 425     { X86::RCPPSr,          X86::RCPPSm },
 426     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 427     { X86::RSQRTPSr,        X86::RSQRTPSm },
 428     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 429     { X86::RSQRTSSr,        X86::RSQRTSSm },
 430     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 431     { X86::SQRTPDr,         X86::SQRTPDm },
 432     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 433     { X86::SQRTPSr,         X86::SQRTPSm },
 434     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 435     { X86::SQRTSDr,         X86::SQRTSDm },
 436     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 437     { X86::SQRTSSr,         X86::SQRTSSm },
 438     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 439     { X86::TEST16rr,        X86::TEST16rm },
 440     { X86::TEST32rr,        X86::TEST32rm },
 441     { X86::TEST64rr,        X86::TEST64rm },
 442     { X86::TEST8rr,         X86::TEST8rm },
 443     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 444     { X86::UCOMISDrr,       X86::UCOMISDrm },
 445     { X86::UCOMISSrr,       X86::UCOMISSrm },
 446     { X86::XCHG16rr,        X86::XCHG16rm },
 447     { X86::XCHG32rr,        X86::XCHG32rm },
 448     { X86::XCHG64rr,        X86::XCHG64rm },
 449     { X86::XCHG8rr,         X86::XCHG8rm }
 450   };
 451
 452   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 453     unsigned RegOp = OpTbl1[i][0];
 454     unsigned MemOp = OpTbl1[i][1];
 455     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 456       assert(false && "Duplicated entries?");
 457     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 458     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 459       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 460                                                std::make_pair(RegOp, AuxInfo))))
 461         AmbEntries.push_back(MemOp);
 462   }
 463
 464   static const unsigned OpTbl2[][2] = {
 465     { X86::ADC32rr,         X86::ADC32rm },
 466     { X86::ADC64rr,         X86::ADC64rm },
 467     { X86::ADD16rr,         X86::ADD16rm },
 468     { X86::ADD32rr,         X86::ADD32rm },
 469     { X86::ADD64rr,         X86::ADD64rm },
 470     { X86::ADD8rr,          X86::ADD8rm },
 471     { X86::ADDPDrr,         X86::ADDPDrm },
 472     { X86::ADDPSrr,         X86::ADDPSrm },
 473     { X86::ADDSDrr,         X86::ADDSDrm },
 474     { X86::ADDSSrr,         X86::ADDSSrm },
 475     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 476     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 477     { X86::AND16rr,         X86::AND16rm },
 478     { X86::AND32rr,         X86::AND32rm },
 479     { X86::AND64rr,         X86::AND64rm },
 480     { X86::AND8rr,          X86::AND8rm },
 481     { X86::ANDNPDrr,        X86::ANDNPDrm },
 482     { X86::ANDNPSrr,        X86::ANDNPSrm },
 483     { X86::ANDPDrr,         X86::ANDPDrm },
 484     { X86::ANDPSrr,         X86::ANDPSrm },
 485     { X86::CMOVA16rr,       X86::CMOVA16rm },
 486     { X86::CMOVA32rr,       X86::CMOVA32rm },
 487     { X86::CMOVA64rr,       X86::CMOVA64rm },
 488     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 489     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 490     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 491     { X86::CMOVB16rr,       X86::CMOVB16rm },
 492     { X86::CMOVB32rr,       X86::CMOVB32rm },
 493     { X86::CMOVB64rr,       X86::CMOVB64rm },
 494     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 495     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 496     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 497     { X86::CMOVE16rr,       X86::CMOVE16rm },
 498     { X86::CMOVE32rr,       X86::CMOVE32rm },
 499     { X86::CMOVE64rr,       X86::CMOVE64rm },
 500     { X86::CMOVG16rr,       X86::CMOVG16rm },
 501     { X86::CMOVG32rr,       X86::CMOVG32rm },
 502     { X86::CMOVG64rr,       X86::CMOVG64rm },
 503     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 504     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 505     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 506     { X86::CMOVL16rr,       X86::CMOVL16rm },
 507     { X86::CMOVL32rr,       X86::CMOVL32rm },
 508     { X86::CMOVL64rr,       X86::CMOVL64rm },
 509     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 510     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 511     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 512     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 513     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 514     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 515     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 516     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 517     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 518     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 519     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 520     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 521     { X86::CMOVP16rr,       X86::CMOVP16rm },
 522     { X86::CMOVP32rr,       X86::CMOVP32rm },
 523     { X86::CMOVP64rr,       X86::CMOVP64rm },
 524     { X86::CMOVS16rr,       X86::CMOVS16rm },
 525     { X86::CMOVS32rr,       X86::CMOVS32rm },
 526     { X86::CMOVS64rr,       X86::CMOVS64rm },
 527     { X86::CMPPDrri,        X86::CMPPDrmi },
 528     { X86::CMPPSrri,        X86::CMPPSrmi },
 529     { X86::CMPSDrr,         X86::CMPSDrm },
 530     { X86::CMPSSrr,         X86::CMPSSrm },
 531     { X86::DIVPDrr,         X86::DIVPDrm },
 532     { X86::DIVPSrr,         X86::DIVPSrm },
 533     { X86::DIVSDrr,         X86::DIVSDrm },
 534     { X86::DIVSSrr,         X86::DIVSSrm },
 535     { X86::HADDPDrr,        X86::HADDPDrm },
 536     { X86::HADDPSrr,        X86::HADDPSrm },
 537     { X86::HSUBPDrr,        X86::HSUBPDrm },
 538     { X86::HSUBPSrr,        X86::HSUBPSrm },
 539     { X86::IMUL16rr,        X86::IMUL16rm },
 540     { X86::IMUL32rr,        X86::IMUL32rm },
 541     { X86::IMUL64rr,        X86::IMUL64rm },
 542     { X86::MAXPDrr,         X86::MAXPDrm },
 543     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 544     { X86::MAXPSrr,         X86::MAXPSrm },
 545     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 546     { X86::MAXSDrr,         X86::MAXSDrm },
 547     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 548     { X86::MAXSSrr,         X86::MAXSSrm },
 549     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 550     { X86::MINPDrr,         X86::MINPDrm },
 551     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 552     { X86::MINPSrr,         X86::MINPSrm },
 553     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 554     { X86::MINSDrr,         X86::MINSDrm },
 555     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 556     { X86::MINSSrr,         X86::MINSSrm },
 557     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 558     { X86::MULPDrr,         X86::MULPDrm },
 559     { X86::MULPSrr,         X86::MULPSrm },
 560     { X86::MULSDrr,         X86::MULSDrm },
 561     { X86::MULSSrr,         X86::MULSSrm },
 562     { X86::OR16rr,          X86::OR16rm },
 563     { X86::OR32rr,          X86::OR32rm },
 564     { X86::OR64rr,          X86::OR64rm },
 565     { X86::OR8rr,           X86::OR8rm },
 566     { X86::ORPDrr,          X86::ORPDrm },
 567     { X86::ORPSrr,          X86::ORPSrm },
 568     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 569     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 570     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 571     { X86::PADDBrr,         X86::PADDBrm },
 572     { X86::PADDDrr,         X86::PADDDrm },
 573     { X86::PADDQrr,         X86::PADDQrm },
 574     { X86::PADDSBrr,        X86::PADDSBrm },
 575     { X86::PADDSWrr,        X86::PADDSWrm },
 576     { X86::PADDWrr,         X86::PADDWrm },
 577     { X86::PANDNrr,         X86::PANDNrm },
 578     { X86::PANDrr,          X86::PANDrm },
 579     { X86::PAVGBrr,         X86::PAVGBrm },
 580     { X86::PAVGWrr,         X86::PAVGWrm },
 581     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 582     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 583     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 584     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 585     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 586     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 587     { X86::PINSRWrri,       X86::PINSRWrmi },
 588     { X86::PMADDWDrr,       X86::PMADDWDrm },
 589     { X86::PMAXSWrr,        X86::PMAXSWrm },
 590     { X86::PMAXUBrr,        X86::PMAXUBrm },
 591     { X86::PMINSWrr,        X86::PMINSWrm },
 592     { X86::PMINUBrr,        X86::PMINUBrm },
 593     { X86::PMULHUWrr,       X86::PMULHUWrm },
 594     { X86::PMULHWrr,        X86::PMULHWrm },
 595     { X86::PMULLWrr,        X86::PMULLWrm },
 596     { X86::PMULUDQrr,       X86::PMULUDQrm },
 597     { X86::PORrr,           X86::PORrm },
 598     { X86::PSADBWrr,        X86::PSADBWrm },
 599     { X86::PSLLDrr,         X86::PSLLDrm },
 600     { X86::PSLLQrr,         X86::PSLLQrm },
 601     { X86::PSLLWrr,         X86::PSLLWrm },
 602     { X86::PSRADrr,         X86::PSRADrm },
 603     { X86::PSRAWrr,         X86::PSRAWrm },
 604     { X86::PSRLDrr,         X86::PSRLDrm },
 605     { X86::PSRLQrr,         X86::PSRLQrm },
 606     { X86::PSRLWrr,         X86::PSRLWrm },
 607     { X86::PSUBBrr,         X86::PSUBBrm },
 608     { X86::PSUBDrr,         X86::PSUBDrm },
 609     { X86::PSUBSBrr,        X86::PSUBSBrm },
 610     { X86::PSUBSWrr,        X86::PSUBSWrm },
 611     { X86::PSUBWrr,         X86::PSUBWrm },
 612     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 613     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 614     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 615     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 616     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 617     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 618     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 619     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 620     { X86::PXORrr,          X86::PXORrm },
 621     { X86::SBB32rr,         X86::SBB32rm },
 622     { X86::SBB64rr,         X86::SBB64rm },
 623     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 624     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 625     { X86::SUB16rr,         X86::SUB16rm },
 626     { X86::SUB32rr,         X86::SUB32rm },
 627     { X86::SUB64rr,         X86::SUB64rm },
 628     { X86::SUB8rr,          X86::SUB8rm },
 629     { X86::SUBPDrr,         X86::SUBPDrm },
 630     { X86::SUBPSrr,         X86::SUBPSrm },
 631     { X86::SUBSDrr,         X86::SUBSDrm },
 632     { X86::SUBSSrr,         X86::SUBSSrm },
 633     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 634     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 635     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 636     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 637     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 638     { X86::XOR16rr,         X86::XOR16rm },
 639     { X86::XOR32rr,         X86::XOR32rm },
 640     { X86::XOR64rr,         X86::XOR64rm },
 641     { X86::XOR8rr,          X86::XOR8rm },
 642     { X86::XORPDrr,         X86::XORPDrm },
 643     { X86::XORPSrr,         X86::XORPSrm }
 644   };
 645
 646   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 647     unsigned RegOp = OpTbl2[i][0];
 648     unsigned MemOp = OpTbl2[i][1];
 649     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 650       assert(false && "Duplicated entries?");
 651     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 652     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 653                                                std::make_pair(RegOp, AuxInfo))))
 654       AmbEntries.push_back(MemOp);
 655   }
 656
 657   // Remove ambiguous entries.
 658   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 659 }
 660
 661 // getDwarfRegNum - This function maps LLVM register identifiers to the
 662 // Dwarf specific numbering, used in debug info and exception tables.
 663
 664 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
 665   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 666   unsigned Flavour = DWARFFlavour::X86_64;
 667   if (!Subtarget->is64Bit()) {
 668     if (Subtarget->isTargetDarwin()) {
 669       Flavour = DWARFFlavour::X86_32_Darwin;
 670     } else if (Subtarget->isTargetCygMing()) {
 671       // Unsupported by now, just quick fallback
 672       Flavour = DWARFFlavour::X86_32_ELF;
 673     } else {
 674       Flavour = DWARFFlavour::X86_32_ELF;
 675     }
 676   }
 677
 678   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
 679 }
 680
 681 // getX86RegNum - This function maps LLVM register identifiers to their X86
 682 // specific numbering, which is used in various places encoding instructions.
 683 //
 684 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 685   switch(RegNo) {
 686   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 687   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 688   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 689   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 690   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 691     return N86::ESP;
 692   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 693     return N86::EBP;
 694   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 695     return N86::ESI;
 696   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 697     return N86::EDI;
 698
 699   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 700     return N86::EAX;
 701   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 702     return N86::ECX;
 703   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 704     return N86::EDX;
 705   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 706     return N86::EBX;
 707   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 708     return N86::ESP;
 709   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 710     return N86::EBP;
 711   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 712     return N86::ESI;
 713   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 714     return N86::EDI;
 715
 716   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 717   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 718     return RegNo-X86::ST0;
 719
 720   case X86::XMM0: case X86::XMM8: case X86::MM0:
 721     return 0;
 722   case X86::XMM1: case X86::XMM9: case X86::MM1:
 723     return 1;
 724   case X86::XMM2: case X86::XMM10: case X86::MM2:
 725     return 2;
 726   case X86::XMM3: case X86::XMM11: case X86::MM3:
 727     return 3;
 728   case X86::XMM4: case X86::XMM12: case X86::MM4:
 729     return 4;
 730   case X86::XMM5: case X86::XMM13: case X86::MM5:
 731     return 5;
 732   case X86::XMM6: case X86::XMM14: case X86::MM6:
 733     return 6;
 734   case X86::XMM7: case X86::XMM15: case X86::MM7:
 735     return 7;
 736
 737   default:
 738     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 739     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 740     return 0;
 741   }
 742 }
 743
 744 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
 745                                                      MachineOperand &MO) {
 746   if (MO.isRegister())
 747     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
 748                      false, false, MO.getSubReg());
 749   else if (MO.isImmediate())
 750     MIB = MIB.addImm(MO.getImm());
 751   else if (MO.isFrameIndex())
 752     MIB = MIB.addFrameIndex(MO.getIndex());
 753   else if (MO.isGlobalAddress())
 754     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 755   else if (MO.isConstantPoolIndex())
 756     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
 757   else if (MO.isJumpTableIndex())
 758     MIB = MIB.addJumpTableIndex(MO.getIndex());
 759   else if (MO.isExternalSymbol())
 760     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 761   else
 762     assert(0 && "Unknown operand for X86InstrAddOperand!");
 763
 764   return MIB;
 765 }
 766
 767 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
 768                                   unsigned StackAlign) {
 769   unsigned Opc = 0;
 770   if (RC == &X86::GR64RegClass) {
 771     Opc = X86::MOV64mr;
 772   } else if (RC == &X86::GR32RegClass) {
 773     Opc = X86::MOV32mr;
 774   } else if (RC == &X86::GR16RegClass) {
 775     Opc = X86::MOV16mr;
 776   } else if (RC == &X86::GR8RegClass) {
 777     Opc = X86::MOV8mr;
 778   } else if (RC == &X86::GR32_RegClass) {
 779     Opc = X86::MOV32_mr;
 780   } else if (RC == &X86::GR16_RegClass) {
 781     Opc = X86::MOV16_mr;
 782   } else if (RC == &X86::RFP80RegClass) {
 783     Opc = X86::ST_FpP80m;   // pops
 784   } else if (RC == &X86::RFP64RegClass) {
 785     Opc = X86::ST_Fp64m;
 786   } else if (RC == &X86::RFP32RegClass) {
 787     Opc = X86::ST_Fp32m;
 788   } else if (RC == &X86::FR32RegClass) {
 789     Opc = X86::MOVSSmr;
 790   } else if (RC == &X86::FR64RegClass) {
 791     Opc = X86::MOVSDmr;
 792   } else if (RC == &X86::VR128RegClass) {
 793     // FIXME: Use movaps once we are capable of selectively
 794     // aligning functions that spill SSE registers on 16-byte boundaries.
 795     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
 796   } else if (RC == &X86::VR64RegClass) {
 797     Opc = X86::MMX_MOVQ64mr;
 798   } else {
 799     assert(0 && "Unknown regclass");
 800     abort();
 801   }
 802
 803   return Opc;
 804 }
 805
 806 const TargetRegisterClass *
 807 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 808   if (RC == &X86::CCRRegClass)
 809     if (Is64Bit)
 810       return &X86::GR64RegClass;
 811     else
 812       return &X86::GR32RegClass;
 813   return NULL;
 814 }
 815
 816 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 817                                     MachineBasicBlock::iterator I,
 818                                     unsigned DestReg,
 819                                     const MachineInstr *Orig) const {
 820   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 821   // Re-materialize them as movri instructions to avoid side effects.
 822   switch (Orig->getOpcode()) {
 823   case X86::MOV8r0:
 824     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
 825     break;
 826   case X86::MOV16r0:
 827     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
 828     break;
 829   case X86::MOV32r0:
 830     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
 831     break;
 832   case X86::MOV64r0:
 833     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
 834     break;
 835   default: {
 836     MachineInstr *MI = Orig->clone();
 837     MI->getOperand(0).setReg(DestReg);
 838     MBB.insert(I, MI);
 839     break;
 840   }
 841   }
 842 }
 843
 844 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
 845                                      SmallVector<MachineOperand,4> &MOs,
 846                                  MachineInstr *MI, const TargetInstrInfo &TII) {
 847   // Create the base instruction with the memory operand as the first part.
 848   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
 849   MachineInstrBuilder MIB(NewMI);
 850   unsigned NumAddrOps = MOs.size();
 851   for (unsigned i = 0; i != NumAddrOps; ++i)
 852     MIB = X86InstrAddOperand(MIB, MOs[i]);
 853   if (NumAddrOps < 4)  // FrameIndex only
 854     MIB.addImm(1).addReg(0).addImm(0);
 855
 856   // Loop over the rest of the ri operands, converting them over.
 857   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
 858   for (unsigned i = 0; i != NumOps; ++i) {
 859     MachineOperand &MO = MI->getOperand(i+2);
 860     MIB = X86InstrAddOperand(MIB, MO);
 861   }
 862   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
 863     MachineOperand &MO = MI->getOperand(i);
 864     MIB = X86InstrAddOperand(MIB, MO);
 865   }
 866   return MIB;
 867 }
 868
 869 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
 870                               SmallVector<MachineOperand,4> &MOs,
 871                               MachineInstr *MI, const TargetInstrInfo &TII) {
 872   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
 873   MachineInstrBuilder MIB(NewMI);
 874
 875   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 876     MachineOperand &MO = MI->getOperand(i);
 877     if (i == OpNo) {
 878       assert(MO.isRegister() && "Expected to fold into reg operand!");
 879       unsigned NumAddrOps = MOs.size();
 880       for (unsigned i = 0; i != NumAddrOps; ++i)
 881         MIB = X86InstrAddOperand(MIB, MOs[i]);
 882       if (NumAddrOps < 4)  // FrameIndex only
 883         MIB.addImm(1).addReg(0).addImm(0);
 884     } else {
 885       MIB = X86InstrAddOperand(MIB, MO);
 886     }
 887   }
 888   return MIB;
 889 }
 890
 891 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
 892                                 SmallVector<MachineOperand,4> &MOs,
 893                                 MachineInstr *MI) {
 894   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 895
 896   unsigned NumAddrOps = MOs.size();
 897   for (unsigned i = 0; i != NumAddrOps; ++i)
 898     MIB = X86InstrAddOperand(MIB, MOs[i]);
 899   if (NumAddrOps < 4)  // FrameIndex only
 900     MIB.addImm(1).addReg(0).addImm(0);
 901   return MIB.addImm(0);
 902 }
 903
 904 MachineInstr*
 905 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
 906                                    SmallVector<MachineOperand,4> &MOs) const {
 907   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
 908   bool isTwoAddrFold = false;
 909   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
 910   bool isTwoAddr = NumOps > 1 &&
 911     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
 912
 913   MachineInstr *NewMI = NULL;
 914   // Folding a memory location into the two-address part of a two-address
 915   // instruction is different than folding it other places.  It requires
 916   // replacing the *two* registers with the memory location.
 917   if (isTwoAddr && NumOps >= 2 && i < 2 &&
 918       MI->getOperand(0).isRegister() &&
 919       MI->getOperand(1).isRegister() &&
 920       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
 921     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
 922     isTwoAddrFold = true;
 923   } else if (i == 0) { // If operand 0
 924     if (MI->getOpcode() == X86::MOV16r0)
 925       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
 926     else if (MI->getOpcode() == X86::MOV32r0)
 927       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
 928     else if (MI->getOpcode() == X86::MOV64r0)
 929       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
 930     else if (MI->getOpcode() == X86::MOV8r0)
 931       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
 932     if (NewMI) {
 933       NewMI->copyKillDeadInfo(MI);
 934       return NewMI;
 935     }
 936
 937     OpcodeTablePtr = &RegOp2MemOpTable0;
 938   } else if (i == 1) {
 939     OpcodeTablePtr = &RegOp2MemOpTable1;
 940   } else if (i == 2) {
 941     OpcodeTablePtr = &RegOp2MemOpTable2;
 942   }
 943
 944   // If table selected...
 945   if (OpcodeTablePtr) {
 946     // Find the Opcode to fuse
 947     DenseMap<unsigned*, unsigned>::iterator I =
 948       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
 949     if (I != OpcodeTablePtr->end()) {
 950       if (isTwoAddrFold)
 951         NewMI = FuseTwoAddrInst(I->second, MOs, MI, TII);
 952       else
 953         NewMI = FuseInst(I->second, i, MOs, MI, TII);
 954       NewMI->copyKillDeadInfo(MI);
 955       return NewMI;
 956     }
 957   }
 958
 959   // No fusion
 960   if (PrintFailedFusing)
 961     cerr << "We failed to fuse ("
 962          << ((i == 1) ? "r" : "s") << "): " << *MI;
 963   return NULL;
 964 }
 965
 966
 967 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI,
 968                                               SmallVectorImpl<unsigned> &Ops,
 969                                               int FrameIndex) const {
 970   // Check switch flag
 971   if (NoFusing) return NULL;
 972
 973   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
 974     unsigned NewOpc = 0;
 975     switch (MI->getOpcode()) {
 976     default: return NULL;
 977     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
 978     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
 979     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
 980     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
 981     }
 982     // Change to CMPXXri r, 0 first.
 983     MI->setInstrDescriptor(TII.get(NewOpc));
 984     MI->getOperand(1).ChangeToImmediate(0);
 985   } else if (Ops.size() != 1)
 986     return NULL;
 987
 988   SmallVector<MachineOperand,4> MOs;
 989   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
 990   return foldMemoryOperand(MI, Ops[0], MOs);
 991 }
 992
 993 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI,
 994                                                  SmallVectorImpl<unsigned> &Ops,
 995                                                  MachineInstr *LoadMI) const {
 996   // Check switch flag
 997   if (NoFusing) return NULL;
 998
 999   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1000     unsigned NewOpc = 0;
1001     switch (MI->getOpcode()) {
1002     default: return NULL;
1003     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1004     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1005     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1006     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1007     }
1008     // Change to CMPXXri r, 0 first.
1009     MI->setInstrDescriptor(TII.get(NewOpc));
1010     MI->getOperand(1).ChangeToImmediate(0);
1011   } else if (Ops.size() != 1)
1012     return NULL;
1013
1014   SmallVector<MachineOperand,4> MOs;
1015   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1016   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1017     MOs.push_back(LoadMI->getOperand(i));
1018   return foldMemoryOperand(MI, Ops[0], MOs);
1019 }
1020
1021
1022 bool X86RegisterInfo::canFoldMemoryOperand(MachineInstr *MI,
1023                                          SmallVectorImpl<unsigned> &Ops) const {
1024   // Check switch flag
1025   if (NoFusing) return 0;
1026
1027   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1028     switch (MI->getOpcode()) {
1029     default: return false;
1030     case X86::TEST8rr:
1031     case X86::TEST16rr:
1032     case X86::TEST32rr:
1033     case X86::TEST64rr:
1034       return true;
1035     }
1036   }
1037
1038   if (Ops.size() != 1)
1039     return false;
1040
1041   unsigned OpNum = Ops[0];
1042   unsigned Opc = MI->getOpcode();
1043   unsigned NumOps = TII.getNumOperands(Opc);
1044   bool isTwoAddr = NumOps > 1 &&
1045     TII.getOperandConstraint(Opc, 1, TOI::TIED_TO) != -1;
1046
1047   // Folding a memory location into the two-address part of a two-address
1048   // instruction is different than folding it other places.  It requires
1049   // replacing the *two* registers with the memory location.
1050   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1051   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1052     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1053   } else if (OpNum == 0) { // If operand 0
1054     switch (Opc) {
1055     case X86::MOV16r0:
1056     case X86::MOV32r0:
1057     case X86::MOV64r0:
1058     case X86::MOV8r0:
1059       return true;
1060     default: break;
1061     }
1062     OpcodeTablePtr = &RegOp2MemOpTable0;
1063   } else if (OpNum == 1) {
1064     OpcodeTablePtr = &RegOp2MemOpTable1;
1065   } else if (OpNum == 2) {
1066     OpcodeTablePtr = &RegOp2MemOpTable2;
1067   }
1068
1069   if (OpcodeTablePtr) {
1070     // Find the Opcode to fuse
1071     DenseMap<unsigned*, unsigned>::iterator I =
1072       OpcodeTablePtr->find((unsigned*)Opc);
1073     if (I != OpcodeTablePtr->end())
1074       return true;
1075   }
1076   return false;
1077 }
1078
1079 bool X86RegisterInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1080                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1081                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1082   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1083     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1084   if (I == MemOp2RegOpTable.end())
1085     return false;
1086   unsigned Opc = I->second.first;
1087   unsigned Index = I->second.second & 0xf;
1088   bool FoldedLoad = I->second.second & (1 << 4);
1089   bool FoldedStore = I->second.second & (1 << 5);
1090   if (UnfoldLoad && !FoldedLoad)
1091     return false;
1092   UnfoldLoad &= FoldedLoad;
1093   if (UnfoldStore && !FoldedStore)
1094     return false;
1095   UnfoldStore &= FoldedStore;
1096
1097   const TargetInstrDescriptor &TID = TII.get(Opc);
1098   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1099   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1100     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1101   SmallVector<MachineOperand,4> AddrOps;
1102   SmallVector<MachineOperand,2> BeforeOps;
1103   SmallVector<MachineOperand,2> AfterOps;
1104   SmallVector<MachineOperand,4> ImpOps;
1105   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1106     MachineOperand &Op = MI->getOperand(i);
1107     if (i >= Index && i < Index+4)
1108       AddrOps.push_back(Op);
1109     else if (Op.isRegister() && Op.isImplicit())
1110       ImpOps.push_back(Op);
1111     else if (i < Index)
1112       BeforeOps.push_back(Op);
1113     else if (i > Index)
1114       AfterOps.push_back(Op);
1115   }
1116
1117   // Emit the load instruction.
1118   if (UnfoldLoad) {
1119     TII.loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1120     if (UnfoldStore) {
1121       // Address operands cannot be marked isKill.
1122       for (unsigned i = 1; i != 5; ++i) {
1123         MachineOperand &MO = NewMIs[0]->getOperand(i);
1124         if (MO.isRegister())
1125           MO.setIsKill(false);
1126       }
1127     }
1128   }
1129
1130   // Emit the data processing instruction.
1131   MachineInstr *DataMI = new MachineInstr(TID, true);
1132   MachineInstrBuilder MIB(DataMI);
1133
1134   if (FoldedStore)
1135     MIB.addReg(Reg, true);
1136   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1137     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1138   if (FoldedLoad)
1139     MIB.addReg(Reg);
1140   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1141     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1142   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1143     MachineOperand &MO = ImpOps[i];
1144     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1145   }
1146   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
1147   unsigned NewOpc = 0;
1148   switch (DataMI->getOpcode()) {
1149   default: break;
1150   case X86::CMP64ri32:
1151   case X86::CMP32ri:
1152   case X86::CMP16ri:
1153   case X86::CMP8ri: {
1154     MachineOperand &MO0 = DataMI->getOperand(0);
1155     MachineOperand &MO1 = DataMI->getOperand(1);
1156     if (MO1.getImm() == 0) {
1157       switch (DataMI->getOpcode()) {
1158       default: break;
1159       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
1160       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
1161       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
1162       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
1163       }
1164       DataMI->setInstrDescriptor(TII.get(NewOpc));
1165       MO1.ChangeToRegister(MO0.getReg(), false);
1166     }
1167   }
1168   }
1169   NewMIs.push_back(DataMI);
1170
1171   // Emit the store instruction.
1172   if (UnfoldStore) {
1173     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1174     const TargetRegisterClass *DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1175       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1176     TII.storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
1177   }
1178
1179   return true;
1180 }
1181
1182 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1183                                  unsigned StackAlign) {
1184   unsigned Opc = 0;
1185   if (RC == &X86::GR64RegClass) {
1186     Opc = X86::MOV64rm;
1187   } else if (RC == &X86::GR32RegClass) {
1188     Opc = X86::MOV32rm;
1189   } else if (RC == &X86::GR16RegClass) {
1190     Opc = X86::MOV16rm;
1191   } else if (RC == &X86::GR8RegClass) {
1192     Opc = X86::MOV8rm;
1193   } else if (RC == &X86::GR32_RegClass) {
1194     Opc = X86::MOV32_rm;
1195   } else if (RC == &X86::GR16_RegClass) {
1196     Opc = X86::MOV16_rm;
1197   } else if (RC == &X86::RFP80RegClass) {
1198     Opc = X86::LD_Fp80m;
1199   } else if (RC == &X86::RFP64RegClass) {
1200     Opc = X86::LD_Fp64m;
1201   } else if (RC == &X86::RFP32RegClass) {
1202     Opc = X86::LD_Fp32m;
1203   } else if (RC == &X86::FR32RegClass) {
1204     Opc = X86::MOVSSrm;
1205   } else if (RC == &X86::FR64RegClass) {
1206     Opc = X86::MOVSDrm;
1207   } else if (RC == &X86::VR128RegClass) {
1208     // FIXME: Use movaps once we are capable of selectively
1209     // aligning functions that spill SSE registers on 16-byte boundaries.
1210     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1211   } else if (RC == &X86::VR64RegClass) {
1212     Opc = X86::MMX_MOVQ64rm;
1213   } else {
1214     assert(0 && "Unknown regclass");
1215     abort();
1216   }
1217
1218   return Opc;
1219 }
1220
1221 bool
1222 X86RegisterInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
1223                                      SmallVectorImpl<SDNode*> &NewNodes) const {
1224   if (!N->isTargetOpcode())
1225     return false;
1226
1227   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1228     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
1229   if (I == MemOp2RegOpTable.end())
1230     return false;
1231   unsigned Opc = I->second.first;
1232   unsigned Index = I->second.second & 0xf;
1233   bool FoldedLoad = I->second.second & (1 << 4);
1234   bool FoldedStore = I->second.second & (1 << 5);
1235   const TargetInstrDescriptor &TID = TII.get(Opc);
1236   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1237   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1238     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1239   std::vector<SDOperand> AddrOps;
1240   std::vector<SDOperand> BeforeOps;
1241   std::vector<SDOperand> AfterOps;
1242   unsigned NumOps = N->getNumOperands();
1243   for (unsigned i = 0; i != NumOps-1; ++i) {
1244     SDOperand Op = N->getOperand(i);
1245     if (i >= Index && i < Index+4)
1246       AddrOps.push_back(Op);
1247     else if (i < Index)
1248       BeforeOps.push_back(Op);
1249     else if (i > Index)
1250       AfterOps.push_back(Op);
1251   }
1252   SDOperand Chain = N->getOperand(NumOps-1);
1253   AddrOps.push_back(Chain);
1254
1255   // Emit the load instruction.
1256   SDNode *Load = 0;
1257   if (FoldedLoad) {
1258     MVT::ValueType VT = *RC->vt_begin();
1259     Load = DAG.getTargetNode(getLoadRegOpcode(RC, StackAlign), VT, MVT::Other,
1260                              &AddrOps[0], AddrOps.size());
1261     NewNodes.push_back(Load);
1262   }
1263
1264   // Emit the data processing instruction.
1265   std::vector<MVT::ValueType> VTs;
1266   const TargetRegisterClass *DstRC = 0;
1267   if (TID.numDefs > 0) {
1268     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1269     DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1270       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1271     VTs.push_back(*DstRC->vt_begin());
1272   }
1273   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
1274     MVT::ValueType VT = N->getValueType(i);
1275     if (VT != MVT::Other && i >= TID.numDefs)
1276       VTs.push_back(VT);
1277   }
1278   if (Load)
1279     BeforeOps.push_back(SDOperand(Load, 0));
1280   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
1281   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
1282   NewNodes.push_back(NewNode);
1283
1284   // Emit the store instruction.
1285   if (FoldedStore) {
1286     AddrOps.pop_back();
1287     AddrOps.push_back(SDOperand(NewNode, 0));
1288     AddrOps.push_back(Chain);
1289     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, StackAlign),
1290                                       MVT::Other, &AddrOps[0], AddrOps.size());
1291     NewNodes.push_back(Store);
1292   }
1293
1294   return true;
1295 }
1296
1297 unsigned X86RegisterInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
1298                                       bool UnfoldLoad, bool UnfoldStore) const {
1299   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1300     MemOp2RegOpTable.find((unsigned*)Opc);
1301   if (I == MemOp2RegOpTable.end())
1302     return 0;
1303   bool FoldedLoad = I->second.second & (1 << 4);
1304   bool FoldedStore = I->second.second & (1 << 5);
1305   if (UnfoldLoad && !FoldedLoad)
1306     return 0;
1307   if (UnfoldStore && !FoldedStore)
1308     return 0;
1309   return I->second.first;
1310 }
1311
1312 const unsigned *
1313 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1314   static const unsigned CalleeSavedRegs32Bit[] = {
1315     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1316   };
1317
1318   static const unsigned CalleeSavedRegs32EHRet[] = {
1319     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1320   };
1321
1322   static const unsigned CalleeSavedRegs64Bit[] = {
1323     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1324   };
1325
1326   if (Is64Bit)
1327     return CalleeSavedRegs64Bit;
1328   else {
1329     if (MF) {
1330         MachineFrameInfo *MFI = MF->getFrameInfo();
1331         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1332         if (MMI && MMI->callsEHReturn())
1333           return CalleeSavedRegs32EHRet;
1334     }
1335     return CalleeSavedRegs32Bit;
1336   }
1337 }
1338
1339 const TargetRegisterClass* const*
1340 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1341   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1342     &X86::GR32RegClass, &X86::GR32RegClass,
1343     &X86::GR32RegClass, &X86::GR32RegClass,  0
1344   };
1345   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1346     &X86::GR32RegClass, &X86::GR32RegClass,
1347     &X86::GR32RegClass, &X86::GR32RegClass,
1348     &X86::GR32RegClass, &X86::GR32RegClass,  0
1349   };
1350   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1351     &X86::GR64RegClass, &X86::GR64RegClass,
1352     &X86::GR64RegClass, &X86::GR64RegClass,
1353     &X86::GR64RegClass, &X86::GR64RegClass, 0
1354   };
1355
1356   if (Is64Bit)
1357     return CalleeSavedRegClasses64Bit;
1358   else {
1359     if (MF) {
1360         MachineFrameInfo *MFI = MF->getFrameInfo();
1361         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1362         if (MMI && MMI->callsEHReturn())
1363           return CalleeSavedRegClasses32EHRet;
1364     }
1365     return CalleeSavedRegClasses32Bit;
1366   }
1367
1368 }
1369
1370 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1371   BitVector Reserved(getNumRegs());
1372   Reserved.set(X86::RSP);
1373   Reserved.set(X86::ESP);
1374   Reserved.set(X86::SP);
1375   Reserved.set(X86::SPL);
1376   if (hasFP(MF)) {
1377     Reserved.set(X86::RBP);
1378     Reserved.set(X86::EBP);
1379     Reserved.set(X86::BP);
1380     Reserved.set(X86::BPL);
1381   }
1382   return Reserved;
1383 }
1384
1385 //===----------------------------------------------------------------------===//
1386 // Stack Frame Processing methods
1387 //===----------------------------------------------------------------------===//
1388
1389 // hasFP - Return true if the specified function should have a dedicated frame
1390 // pointer register.  This is true if the function has variable sized allocas or
1391 // if frame pointer elimination is disabled.
1392 //
1393 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1394   MachineFrameInfo *MFI = MF.getFrameInfo();
1395   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1396
1397   return (NoFramePointerElim ||
1398           MFI->hasVarSizedObjects() ||
1399           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1400           (MMI && MMI->callsUnwindInit()));
1401 }
1402
1403 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1404   return !MF.getFrameInfo()->hasVarSizedObjects();
1405 }
1406
1407 void X86RegisterInfo::
1408 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1409                               MachineBasicBlock::iterator I) const {
1410   if (!hasReservedCallFrame(MF)) {
1411     // If the stack pointer can be changed after prologue, turn the
1412     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1413     // adjcallstackdown instruction into 'add ESP, <amt>'
1414     // TODO: consider using push / pop instead of sub + store / add
1415     MachineInstr *Old = I;
1416     uint64_t Amount = Old->getOperand(0).getImm();
1417     if (Amount != 0) {
1418       // We need to keep the stack aligned properly.  To do this, we round the
1419       // amount of space needed for the outgoing arguments up to the next
1420       // alignment boundary.
1421       Amount = (Amount+StackAlign-1)/StackAlign*StackAlign;
1422
1423       MachineInstr *New = 0;
1424       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1425         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1426           .addReg(StackPtr).addImm(Amount);
1427       } else {
1428         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1429         // factor out the amount the callee already popped.
1430         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1431         Amount -= CalleeAmt;
1432         if (Amount) {
1433           unsigned Opc = (Amount < 128) ?
1434             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1435             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1436           New = BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(Amount);
1437         }
1438       }
1439
1440       // Replace the pseudo instruction with a new instruction...
1441       if (New) MBB.insert(I, New);
1442     }
1443   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1444     // If we are performing frame pointer elimination and if the callee pops
1445     // something off the stack pointer, add it back.  We do this until we have
1446     // more advanced stack pointer tracking ability.
1447     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1448       unsigned Opc = (CalleeAmt < 128) ?
1449         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1450         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1451       MachineInstr *New =
1452         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1453       MBB.insert(I, New);
1454     }
1455   }
1456
1457   MBB.erase(I);
1458 }
1459
1460 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1461                                           int SPAdj, RegScavenger *RS) const{
1462   assert(SPAdj == 0 && "Unexpected");
1463
1464   unsigned i = 0;
1465   MachineInstr &MI = *II;
1466   MachineFunction &MF = *MI.getParent()->getParent();
1467   while (!MI.getOperand(i).isFrameIndex()) {
1468     ++i;
1469     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1470   }
1471
1472   int FrameIndex = MI.getOperand(i).getIndex();
1473   // This must be part of a four operand memory reference.  Replace the
1474   // FrameIndex with base register with EBP.  Add an offset to the offset.
1475   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1476
1477   // Now add the frame object offset to the offset from EBP.
1478   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1479                    MI.getOperand(i+3).getImm()+SlotSize;
1480
1481   if (!hasFP(MF))
1482     Offset += MF.getFrameInfo()->getStackSize();
1483   else {
1484     Offset += SlotSize;  // Skip the saved EBP
1485     // Skip the RETADDR move area
1486     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1487     int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1488     if (TailCallReturnAddrDelta < 0) Offset -= TailCallReturnAddrDelta;
1489   }
1490
1491   MI.getOperand(i+3).ChangeToImmediate(Offset);
1492 }
1493
1494 void
1495 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1496   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1497   int32_t TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1498   if (TailCallReturnAddrDelta < 0) {
1499     // create RETURNADDR area
1500     //   arg
1501     //   arg
1502     //   RETADDR
1503     //   { ...
1504     //     RETADDR area
1505     //     ...
1506     //   }
1507     //   [EBP]
1508     MF.getFrameInfo()->
1509       CreateFixedObject(-TailCallReturnAddrDelta,
1510                         (-1*SlotSize)+TailCallReturnAddrDelta);
1511   }
1512   if (hasFP(MF)) {
1513     assert((TailCallReturnAddrDelta <= 0) &&
1514            "The Delta should always be zero or negative");
1515     // Create a frame entry for the EBP register that must be saved.
1516     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1517                                                         (int)SlotSize * -2+
1518                                                        TailCallReturnAddrDelta);
1519     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1520            "Slot for EBP register must be last in order to be found!");
1521   }
1522 }
1523
1524 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1525 /// stack pointer by a constant value.
1526 static
1527 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1528                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1529                   const TargetInstrInfo &TII) {
1530   bool isSub = NumBytes < 0;
1531   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1532   unsigned Opc = isSub
1533     ? ((Offset < 128) ?
1534        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1535        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1536     : ((Offset < 128) ?
1537        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1538        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1539   uint64_t Chunk = (1LL << 31) - 1;
1540
1541   while (Offset) {
1542     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1543     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1544     Offset -= ThisVal;
1545   }
1546 }
1547
1548 // mergeSPUpdatesUp - Merge two stack-manipulating instructions upper iterator.
1549 static
1550 void mergeSPUpdatesUp(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1551                       unsigned StackPtr, uint64_t *NumBytes = NULL) {
1552   if (MBBI == MBB.begin()) return;
1553
1554   MachineBasicBlock::iterator PI = prior(MBBI);
1555   unsigned Opc = PI->getOpcode();
1556   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1557        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1558       PI->getOperand(0).getReg() == StackPtr) {
1559     if (NumBytes)
1560       *NumBytes += PI->getOperand(2).getImm();
1561     MBB.erase(PI);
1562   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1563               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1564              PI->getOperand(0).getReg() == StackPtr) {
1565     if (NumBytes)
1566       *NumBytes -= PI->getOperand(2).getImm();
1567     MBB.erase(PI);
1568   }
1569 }
1570
1571 // mergeSPUpdatesUp - Merge two stack-manipulating instructions lower iterator.
1572 static
1573 void mergeSPUpdatesDown(MachineBasicBlock &MBB,
1574                         MachineBasicBlock::iterator &MBBI,
1575                         unsigned StackPtr, uint64_t *NumBytes = NULL) {
1576   return;
1577
1578   if (MBBI == MBB.end()) return;
1579
1580   MachineBasicBlock::iterator NI = next(MBBI);
1581   if (NI == MBB.end()) return;
1582
1583   unsigned Opc = NI->getOpcode();
1584   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1585        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1586       NI->getOperand(0).getReg() == StackPtr) {
1587     if (NumBytes)
1588       *NumBytes -= NI->getOperand(2).getImm();
1589     MBB.erase(NI);
1590     MBBI = NI;
1591   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1592               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1593              NI->getOperand(0).getReg() == StackPtr) {
1594     if (NumBytes)
1595       *NumBytes += NI->getOperand(2).getImm();
1596     MBB.erase(NI);
1597     MBBI = NI;
1598   }
1599 }
1600
1601 /// mergeSPUpdates - Checks the instruction before/after the passed
1602 /// instruction. If it is an ADD/SUB instruction it is deleted
1603 /// argument and the stack adjustment is returned as a positive value for ADD
1604 /// and a negative for SUB.
1605 static int mergeSPUpdates(MachineBasicBlock &MBB,
1606                            MachineBasicBlock::iterator &MBBI,
1607                            unsigned StackPtr,
1608                            bool doMergeWithPrevious) {
1609
1610   if ((doMergeWithPrevious && MBBI == MBB.begin()) ||
1611       (!doMergeWithPrevious && MBBI == MBB.end()))
1612     return 0;
1613
1614   int Offset = 0;
1615
1616   MachineBasicBlock::iterator PI = doMergeWithPrevious ? prior(MBBI) : MBBI;
1617   MachineBasicBlock::iterator NI = doMergeWithPrevious ? 0 : next(MBBI);
1618   unsigned Opc = PI->getOpcode();
1619   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1620        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1621       PI->getOperand(0).getReg() == StackPtr){
1622     Offset += PI->getOperand(2).getImm();
1623     MBB.erase(PI);
1624     if (!doMergeWithPrevious) MBBI = NI;
1625   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1626               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1627              PI->getOperand(0).getReg() == StackPtr) {
1628     Offset -= PI->getOperand(2).getImm();
1629     MBB.erase(PI);
1630     if (!doMergeWithPrevious) MBBI = NI;
1631   }
1632
1633   return Offset;
1634 }
1635
1636 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1637   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1638   MachineFrameInfo *MFI = MF.getFrameInfo();
1639   const Function* Fn = MF.getFunction();
1640   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1641   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1642   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1643   MachineBasicBlock::iterator MBBI = MBB.begin();
1644
1645   // Prepare for frame info.
1646   unsigned FrameLabelId = 0;
1647
1648   // Get the number of bytes to allocate from the FrameInfo.
1649   uint64_t StackSize = MFI->getStackSize();
1650   // Add RETADDR move area to callee saved frame size.
1651   int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1652   if (TailCallReturnAddrDelta < 0)
1653     X86FI->setCalleeSavedFrameSize(
1654           X86FI->getCalleeSavedFrameSize() +(-TailCallReturnAddrDelta));
1655   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1656
1657   // Insert stack pointer adjustment for later moving of return addr.  Only
1658   // applies to tail call optimized functions where the callee argument stack
1659   // size is bigger than the callers.
1660   if (TailCallReturnAddrDelta < 0) {
1661     BuildMI(MBB, MBBI, TII.get(Is64Bit? X86::SUB64ri32 : X86::SUB32ri),
1662             StackPtr).addReg(StackPtr).addImm(-TailCallReturnAddrDelta);
1663   }
1664
1665   if (hasFP(MF)) {
1666     // Get the offset of the stack slot for the EBP register... which is
1667     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1668     // Update the frame offset adjustment.
1669     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1670
1671     // Save EBP into the appropriate stack slot...
1672     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1673       .addReg(FramePtr);
1674     NumBytes -= SlotSize;
1675
1676     if (MMI && MMI->needsFrameInfo()) {
1677       // Mark effective beginning of when frame pointer becomes valid.
1678       FrameLabelId = MMI->NextLabelID();
1679       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1680     }
1681
1682     // Update EBP with the new base value...
1683     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1684       .addReg(StackPtr);
1685   }
1686
1687   unsigned ReadyLabelId = 0;
1688   if (MMI && MMI->needsFrameInfo()) {
1689     // Mark effective beginning of when frame pointer is ready.
1690     ReadyLabelId = MMI->NextLabelID();
1691     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1692   }
1693
1694   // Skip the callee-saved push instructions.
1695   while (MBBI != MBB.end() &&
1696          (MBBI->getOpcode() == X86::PUSH32r ||
1697           MBBI->getOpcode() == X86::PUSH64r))
1698     ++MBBI;
1699
1700   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1701     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1702       // Check, whether EAX is livein for this function
1703       bool isEAXAlive = false;
1704       for (MachineRegisterInfo::livein_iterator
1705            II = MF.getRegInfo().livein_begin(),
1706            EE = MF.getRegInfo().livein_end(); (II != EE) && !isEAXAlive; ++II) {
1707         unsigned Reg = II->first;
1708         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1709                       Reg == X86::AH || Reg == X86::AL);
1710       }
1711
1712       // Function prologue calls _alloca to probe the stack when allocating
1713       // more than 4k bytes in one go. Touching the stack at 4K increments is
1714       // necessary to ensure that the guard pages used by the OS virtual memory
1715       // manager are allocated in correct sequence.
1716       if (!isEAXAlive) {
1717         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1718         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1719           .addExternalSymbol("_alloca");
1720       } else {
1721         // Save EAX
1722         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1723         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1724         // allocated bytes for EAX.
1725         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1726         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1727           .addExternalSymbol("_alloca");
1728         // Restore EAX
1729         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1730                                         StackPtr, NumBytes-4);
1731         MBB.insert(MBBI, MI);
1732       }
1733     } else {
1734       // If there is an SUB32ri of ESP immediately before this instruction,
1735       // merge the two. This can be the case when tail call elimination is
1736       // enabled and the callee has more arguments then the caller.
1737       NumBytes -= mergeSPUpdates(MBB, MBBI, StackPtr, true);
1738       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1739       // instruction, merge the two instructions.
1740       mergeSPUpdatesDown(MBB, MBBI, StackPtr, &NumBytes);
1741
1742       if (NumBytes)
1743         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1744     }
1745   }
1746
1747   if (MMI && MMI->needsFrameInfo()) {
1748     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1749     const TargetData *TD = MF.getTarget().getTargetData();
1750
1751     // Calculate amount of bytes used for return address storing
1752     int stackGrowth =
1753       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1754        TargetFrameInfo::StackGrowsUp ?
1755        TD->getPointerSize() : -TD->getPointerSize());
1756
1757     if (StackSize) {
1758       // Show update of SP.
1759       if (hasFP(MF)) {
1760         // Adjust SP
1761         MachineLocation SPDst(MachineLocation::VirtualFP);
1762         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1763         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1764       } else {
1765         MachineLocation SPDst(MachineLocation::VirtualFP);
1766         MachineLocation SPSrc(MachineLocation::VirtualFP,
1767                               -StackSize+stackGrowth);
1768         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1769       }
1770     } else {
1771       //FIXME: Verify & implement for FP
1772       MachineLocation SPDst(StackPtr);
1773       MachineLocation SPSrc(StackPtr, stackGrowth);
1774       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1775     }
1776
1777     // Add callee saved registers to move list.
1778     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1779
1780     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1781     // It should be rewritten from scratch and generalized sometimes.
1782
1783     // Determine maximum offset (minumum due to stack growth)
1784     int64_t MaxOffset = 0;
1785     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1786       MaxOffset = std::min(MaxOffset,
1787                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1788
1789     // Calculate offsets
1790     int64_t saveAreaOffset = (hasFP(MF) ? 3 : 2)*stackGrowth;
1791     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1792       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1793       unsigned Reg = CSI[I].getReg();
1794       Offset = (MaxOffset-Offset+saveAreaOffset);
1795       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1796       MachineLocation CSSrc(Reg);
1797       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1798     }
1799
1800     if (hasFP(MF)) {
1801       // Save FP
1802       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1803       MachineLocation FPSrc(FramePtr);
1804       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1805     }
1806
1807     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1808     MachineLocation FPSrc(MachineLocation::VirtualFP);
1809     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1810   }
1811
1812   // If it's main() on Cygwin\Mingw32 we should align stack as well
1813   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1814       Subtarget->isTargetCygMing()) {
1815     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1816                 .addReg(X86::ESP).addImm(-StackAlign);
1817
1818     // Probe the stack
1819     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(StackAlign);
1820     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1821   }
1822 }
1823
1824 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1825                                    MachineBasicBlock &MBB) const {
1826   const MachineFrameInfo *MFI = MF.getFrameInfo();
1827   const Function* Fn = MF.getFunction();
1828   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1829   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1830   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1831   unsigned RetOpcode = MBBI->getOpcode();
1832
1833   switch (RetOpcode) {
1834   case X86::RET:
1835   case X86::RETI:
1836   case X86::TCRETURNdi:
1837   case X86::TCRETURNri:
1838   case X86::TCRETURNri64:
1839   case X86::TCRETURNdi64:
1840   case X86::EH_RETURN:
1841   case X86::TAILJMPd:
1842   case X86::TAILJMPr:
1843   case X86::TAILJMPm: break;  // These are ok
1844   default:
1845     assert(0 && "Can only insert epilog into returning blocks");
1846   }
1847
1848   // Get the number of bytes to allocate from the FrameInfo
1849   uint64_t StackSize = MFI->getStackSize();
1850   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1851   uint64_t NumBytes = StackSize - CSSize;
1852
1853   if (hasFP(MF)) {
1854     // pop EBP.
1855     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1856     NumBytes -= SlotSize;
1857   }
1858
1859   // Skip the callee-saved pop instructions.
1860   while (MBBI != MBB.begin()) {
1861     MachineBasicBlock::iterator PI = prior(MBBI);
1862     unsigned Opc = PI->getOpcode();
1863     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1864       break;
1865     --MBBI;
1866   }
1867
1868   // If there is an ADD32ri or SUB32ri of ESP immediately before this
1869   // instruction, merge the two instructions.
1870   if (NumBytes || MFI->hasVarSizedObjects())
1871     mergeSPUpdatesUp(MBB, MBBI, StackPtr, &NumBytes);
1872
1873   // If dynamic alloca is used, then reset esp to point to the last callee-saved
1874   // slot before popping them off!  Also, if it's main() on Cygwin/Mingw32 we
1875   // aligned stack in the prologue, - revert stack changes back. Note: we're
1876   // assuming, that frame pointer was forced for main()
1877   if (MFI->hasVarSizedObjects() ||
1878       (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1879        Subtarget->isTargetCygMing())) {
1880     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1881     if (CSSize) {
1882       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1883                                       FramePtr, -CSSize);
1884       MBB.insert(MBBI, MI);
1885     } else
1886       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1887         addReg(FramePtr);
1888
1889     NumBytes = 0;
1890   }
1891
1892   // adjust stack pointer back: ESP += numbytes
1893   if (NumBytes)
1894     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1895
1896   // We're returning from function via eh_return.
1897   if (RetOpcode == X86::EH_RETURN) {
1898     MBBI = prior(MBB.end());
1899     MachineOperand &DestAddr  = MBBI->getOperand(0);
1900     assert(DestAddr.isRegister() && "Offset should be in register!");
1901     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1902       addReg(DestAddr.getReg());
1903   // Tail call return: adjust the stack pointer and jump to callee
1904   } else if (RetOpcode == X86::TCRETURNri || RetOpcode == X86::TCRETURNdi ||
1905              RetOpcode== X86::TCRETURNri64 || RetOpcode == X86::TCRETURNdi64) {
1906     MBBI = prior(MBB.end());
1907     MachineOperand &JumpTarget = MBBI->getOperand(0);
1908     MachineOperand &StackAdjust = MBBI->getOperand(1);
1909     assert( StackAdjust.isImmediate() && "Expecting immediate value.");
1910
1911     // Adjust stack pointer.
1912     int StackAdj = StackAdjust.getImm();
1913     int MaxTCDelta = X86FI->getTCReturnAddrDelta();
1914     int Offset = 0;
1915     assert(MaxTCDelta <= 0 && "MaxTCDelta should never be positive");
1916     // Incoporate the retaddr area.
1917     Offset = StackAdj-MaxTCDelta;
1918     assert(Offset >= 0 && "Offset should never be negative");
1919     if (Offset) {
1920       // Check for possible merge with preceeding ADD instruction.
1921       Offset += mergeSPUpdates(MBB, MBBI, StackPtr, true);
1922       emitSPUpdate(MBB, MBBI, StackPtr, Offset, Is64Bit, TII);
1923     }
1924     // Jump to label or value in register.
1925     if (RetOpcode == X86::TCRETURNdi|| RetOpcode == X86::TCRETURNdi64)
1926       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPd)).
1927         addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset());
1928     else if (RetOpcode== X86::TCRETURNri64) {
1929       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr64), JumpTarget.getReg());
1930     } else
1931        BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr), JumpTarget.getReg());
1932     // Delete the pseudo instruction TCRETURN.
1933     MBB.erase(MBBI);
1934   } else if ((RetOpcode == X86::RET || RetOpcode == X86::RETI) &&
1935              (X86FI->getTCReturnAddrDelta() < 0)) {
1936     // Add the return addr area delta back since we are not tail calling.
1937     int delta = -1*X86FI->getTCReturnAddrDelta();
1938     MBBI = prior(MBB.end());
1939     // Check for possible merge with preceeding ADD instruction.
1940     delta += mergeSPUpdates(MBB, MBBI, StackPtr, true);
1941     emitSPUpdate(MBB, MBBI, StackPtr, delta, Is64Bit, TII);
1942   }
1943 }
1944
1945 unsigned X86RegisterInfo::getRARegister() const {
1946   if (Is64Bit)
1947     return X86::RIP;  // Should have dwarf #16
1948   else
1949     return X86::EIP;  // Should have dwarf #8
1950 }
1951
1952 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
1953   return hasFP(MF) ? FramePtr : StackPtr;
1954 }
1955
1956 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1957                                                                          const {
1958   // Calculate amount of bytes used for return address storing
1959   int stackGrowth = (Is64Bit ? -8 : -4);
1960
1961   // Initial state of the frame pointer is esp+4.
1962   MachineLocation Dst(MachineLocation::VirtualFP);
1963   MachineLocation Src(StackPtr, stackGrowth);
1964   Moves.push_back(MachineMove(0, Dst, Src));
1965
1966   // Add return address to move list
1967   MachineLocation CSDst(StackPtr, stackGrowth);
1968   MachineLocation CSSrc(getRARegister());
1969   Moves.push_back(MachineMove(0, CSDst, CSSrc));
1970 }
1971
1972 unsigned X86RegisterInfo::getEHExceptionRegister() const {
1973   assert(0 && "What is the exception register");
1974   return 0;
1975 }
1976
1977 unsigned X86RegisterInfo::getEHHandlerRegister() const {
1978   assert(0 && "What is the exception handler register");
1979   return 0;
1980 }
1981
1982 namespace llvm {
1983 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
1984   switch (VT) {
1985   default: return Reg;
1986   case MVT::i8:
1987     if (High) {
1988       switch (Reg) {
1989       default: return 0;
1990       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1991         return X86::AH;
1992       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1993         return X86::DH;
1994       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1995         return X86::CH;
1996       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1997         return X86::BH;
1998       }
1999     } else {
2000       switch (Reg) {
2001       default: return 0;
2002       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2003         return X86::AL;
2004       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2005         return X86::DL;
2006       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2007         return X86::CL;
2008       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2009         return X86::BL;
2010       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2011         return X86::SIL;
2012       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2013         return X86::DIL;
2014       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2015         return X86::BPL;
2016       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2017         return X86::SPL;
2018       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2019         return X86::R8B;
2020       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2021         return X86::R9B;
2022       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2023         return X86::R10B;
2024       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2025         return X86::R11B;
2026       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2027         return X86::R12B;
2028       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2029         return X86::R13B;
2030       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2031         return X86::R14B;
2032       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2033         return X86::R15B;
2034       }
2035     }
2036   case MVT::i16:
2037     switch (Reg) {
2038     default: return Reg;
2039     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2040       return X86::AX;
2041     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2042       return X86::DX;
2043     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2044       return X86::CX;
2045     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2046       return X86::BX;
2047     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2048       return X86::SI;
2049     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2050       return X86::DI;
2051     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2052       return X86::BP;
2053     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2054       return X86::SP;
2055     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2056       return X86::R8W;
2057     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2058       return X86::R9W;
2059     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2060       return X86::R10W;
2061     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2062       return X86::R11W;
2063     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2064       return X86::R12W;
2065     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2066       return X86::R13W;
2067     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2068       return X86::R14W;
2069     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2070       return X86::R15W;
2071     }
2072   case MVT::i32:
2073     switch (Reg) {
2074     default: return Reg;
2075     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2076       return X86::EAX;
2077     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2078       return X86::EDX;
2079     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2080       return X86::ECX;
2081     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2082       return X86::EBX;
2083     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2084       return X86::ESI;
2085     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2086       return X86::EDI;
2087     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2088       return X86::EBP;
2089     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2090       return X86::ESP;
2091     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2092       return X86::R8D;
2093     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2094       return X86::R9D;
2095     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2096       return X86::R10D;
2097     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2098       return X86::R11D;
2099     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2100       return X86::R12D;
2101     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2102       return X86::R13D;
2103     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2104       return X86::R14D;
2105     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2106       return X86::R15D;
2107     }
2108   case MVT::i64:
2109     switch (Reg) {
2110     default: return Reg;
2111     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2112       return X86::RAX;
2113     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2114       return X86::RDX;
2115     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2116       return X86::RCX;
2117     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2118       return X86::RBX;
2119     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2120       return X86::RSI;
2121     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2122       return X86::RDI;
2123     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2124       return X86::RBP;
2125     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2126       return X86::RSP;
2127     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2128       return X86::R8;
2129     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2130       return X86::R9;
2131     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2132       return X86::R10;
2133     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2134       return X86::R11;
2135     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2136       return X86::R12;
2137     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2138       return X86::R13;
2139     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2140       return X86::R14;
2141     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2142       return X86::R15;
2143     }
2144   }
2145
2146   return Reg;
2147 }
2148 }
2149
2150 #include "X86GenRegisterInfo.inc"
2151