lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineModuleInfo.h"
  31 #include "llvm/CodeGen/MachineRegisterInfo.h"
  32 #include "llvm/MC/MCAsmInfo.h"
  33 #include "llvm/Target/TargetFrameLowering.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Target/TargetOptions.h"
  37 #include "llvm/ADT/BitVector.h"
  38 #include "llvm/ADT/STLExtras.h"
  39 #include "llvm/Support/ErrorHandling.h"
  40 #include "llvm/Support/CommandLine.h"
  41
  42 #define GET_REGINFO_TARGET_DESC
  43 #include "X86GenRegisterInfo.inc"
  44
  45 using namespace llvm;
  46
  47 cl::opt<bool>
  48 ForceStackAlign("force-align-stack",
  49                  cl::desc("Force align the stack to the minimum alignment"
  50                            " needed for the function."),
  51                  cl::init(false), cl::Hidden);
  52
  53 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  54                                  const TargetInstrInfo &tii)
  55   : X86GenRegisterInfo(tm.getSubtarget<X86Subtarget>().is64Bit()
  56                          ? X86::RIP : X86::EIP,
  57                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), false),
  58                        X86_MC::getDwarfRegFlavour(tm.getTargetTriple(), true)),
  59                        TM(tm), TII(tii) {
  60   X86_MC::InitLLVM2SEHRegisterMapping(this);
  61
  62   // Cache some information.
  63   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  64   Is64Bit = Subtarget->is64Bit();
  65   IsWin64 = Subtarget->isTargetWin64();
  66
  67   if (Is64Bit) {
  68     SlotSize = 8;
  69     StackPtr = X86::RSP;
  70     FramePtr = X86::RBP;
  71   } else {
  72     SlotSize = 4;
  73     StackPtr = X86::ESP;
  74     FramePtr = X86::EBP;
  75   }
  76 }
  77
  78 /// getCompactUnwindRegNum - This function maps the register to the number for
  79 /// compact unwind encoding. Return -1 if the register isn't valid.
  80 int X86RegisterInfo::getCompactUnwindRegNum(unsigned RegNum, bool isEH) const {
  81   switch (getLLVMRegNum(RegNum, isEH)) {
  82   case X86::EBX: case X86::RBX: return 1;
  83   case X86::ECX: case X86::R12: return 2;
  84   case X86::EDX: case X86::R13: return 3;
  85   case X86::EDI: case X86::R14: return 4;
  86   case X86::ESI: case X86::R15: return 5;
  87   case X86::EBP: case X86::RBP: return 6;
  88   }
  89
  90   return -1;
  91 }
  92
  93 int
  94 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  95   int reg = X86_MC::getX86RegNum(i);
  96   switch (i) {
  97   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
  98   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
  99   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 100   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 101   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 102   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 103   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 104   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 105   case X86::XMM8: case X86::XMM9: case X86::XMM10: case X86::XMM11:
 106   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 107   case X86::YMM8: case X86::YMM9: case X86::YMM10: case X86::YMM11:
 108   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
 109     reg += 8;
 110   }
 111   return reg;
 112 }
 113
 114 const TargetRegisterClass *
 115 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 116                                        unsigned Idx) const {
 117   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 118   // It behaves just like the sub_8bit_hi index.
 119   if (!Is64Bit && Idx == X86::sub_8bit)
 120     Idx = X86::sub_8bit_hi;
 121
 122   // Forward to TableGen's default version.
 123   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 124 }
 125
 126 const TargetRegisterClass *
 127 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 128                                           const TargetRegisterClass *B,
 129                                           unsigned SubIdx) const {
 130   switch (SubIdx) {
 131   default: return 0;
 132   case X86::sub_8bit:
 133     if (B == &X86::GR8RegClass) {
 134       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 135         return A;
 136     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 137       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 138           A == &X86::GR64_NOREXRegClass ||
 139           A == &X86::GR64_NOSPRegClass ||
 140           A == &X86::GR64_NOREX_NOSPRegClass)
 141         return &X86::GR64_ABCDRegClass;
 142       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 143                A == &X86::GR32_NOREXRegClass ||
 144                A == &X86::GR32_NOSPRegClass)
 145         return &X86::GR32_ABCDRegClass;
 146       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 147                A == &X86::GR16_NOREXRegClass)
 148         return &X86::GR16_ABCDRegClass;
 149     } else if (B == &X86::GR8_NOREXRegClass) {
 150       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 151           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 152         return &X86::GR64_NOREXRegClass;
 153       else if (A == &X86::GR64_ABCDRegClass)
 154         return &X86::GR64_ABCDRegClass;
 155       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 156                A == &X86::GR32_NOSPRegClass)
 157         return &X86::GR32_NOREXRegClass;
 158       else if (A == &X86::GR32_ABCDRegClass)
 159         return &X86::GR32_ABCDRegClass;
 160       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 161         return &X86::GR16_NOREXRegClass;
 162       else if (A == &X86::GR16_ABCDRegClass)
 163         return &X86::GR16_ABCDRegClass;
 164     }
 165     break;
 166   case X86::sub_8bit_hi:
 167     if (B->hasSubClassEq(&X86::GR8_ABCD_HRegClass))
 168       switch (A->getSize()) {
 169         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 170         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 171         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 172         default: return 0;
 173       }
 174     break;
 175   case X86::sub_16bit:
 176     if (B == &X86::GR16RegClass) {
 177       if (A->getSize() == 4 || A->getSize() == 8)
 178         return A;
 179     } else if (B == &X86::GR16_ABCDRegClass) {
 180       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 181           A == &X86::GR64_NOREXRegClass ||
 182           A == &X86::GR64_NOSPRegClass ||
 183           A == &X86::GR64_NOREX_NOSPRegClass)
 184         return &X86::GR64_ABCDRegClass;
 185       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 186                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 187         return &X86::GR32_ABCDRegClass;
 188     } else if (B == &X86::GR16_NOREXRegClass) {
 189       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 190           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 191         return &X86::GR64_NOREXRegClass;
 192       else if (A == &X86::GR64_ABCDRegClass)
 193         return &X86::GR64_ABCDRegClass;
 194       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 195                A == &X86::GR32_NOSPRegClass)
 196         return &X86::GR32_NOREXRegClass;
 197       else if (A == &X86::GR32_ABCDRegClass)
 198         return &X86::GR64_ABCDRegClass;
 199     }
 200     break;
 201   case X86::sub_32bit:
 202     if (B == &X86::GR32RegClass) {
 203       if (A->getSize() == 8)
 204         return A;
 205     } else if (B == &X86::GR32_NOSPRegClass) {
 206       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 207         return &X86::GR64_NOSPRegClass;
 208       if (A->getSize() == 8)
 209         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 210     } else if (B == &X86::GR32_ABCDRegClass) {
 211       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 212           A == &X86::GR64_NOREXRegClass ||
 213           A == &X86::GR64_NOSPRegClass ||
 214           A == &X86::GR64_NOREX_NOSPRegClass)
 215         return &X86::GR64_ABCDRegClass;
 216     } else if (B == &X86::GR32_NOREXRegClass) {
 217       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass)
 218         return &X86::GR64_NOREXRegClass;
 219       else if (A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 220         return &X86::GR64_NOREX_NOSPRegClass;
 221       else if (A == &X86::GR64_ABCDRegClass)
 222         return &X86::GR64_ABCDRegClass;
 223     } else if (B == &X86::GR32_NOREX_NOSPRegClass) {
 224       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 225           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 226         return &X86::GR64_NOREX_NOSPRegClass;
 227       else if (A == &X86::GR64_ABCDRegClass)
 228         return &X86::GR64_ABCDRegClass;
 229     }
 230     break;
 231   case X86::sub_ss:
 232     if (B == &X86::FR32RegClass)
 233       return A;
 234     break;
 235   case X86::sub_sd:
 236     if (B == &X86::FR64RegClass)
 237       return A;
 238     break;
 239   case X86::sub_xmm:
 240     if (B == &X86::VR128RegClass)
 241       return A;
 242     break;
 243   }
 244   return 0;
 245 }
 246
 247 const TargetRegisterClass*
 248 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 249   const TargetRegisterClass *Super = RC;
 250   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 251   do {
 252     switch (Super->getID()) {
 253     case X86::GR8RegClassID:
 254     case X86::GR16RegClassID:
 255     case X86::GR32RegClassID:
 256     case X86::GR64RegClassID:
 257     case X86::FR32RegClassID:
 258     case X86::FR64RegClassID:
 259     case X86::RFP32RegClassID:
 260     case X86::RFP64RegClassID:
 261     case X86::RFP80RegClassID:
 262     case X86::VR128RegClassID:
 263     case X86::VR256RegClassID:
 264       // Don't return a super-class that would shrink the spill size.
 265       // That can happen with the vector and float classes.
 266       if (Super->getSize() == RC->getSize())
 267         return Super;
 268     }
 269     Super = *I++;
 270   } while (Super);
 271   return RC;
 272 }
 273
 274 const TargetRegisterClass *
 275 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 276   switch (Kind) {
 277   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 278   case 0: // Normal GPRs.
 279     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 280       return &X86::GR64RegClass;
 281     return &X86::GR32RegClass;
 282   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 283     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 284       return &X86::GR64_NOSPRegClass;
 285     return &X86::GR32_NOSPRegClass;
 286   case 2: // Available for tailcall (not callee-saved GPRs).
 287     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 288       return &X86::GR64_TCW64RegClass;
 289     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 290       return &X86::GR64_TCRegClass;
 291     return &X86::GR32_TCRegClass;
 292   }
 293 }
 294
 295 const TargetRegisterClass *
 296 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 297   if (RC == &X86::CCRRegClass) {
 298     if (Is64Bit)
 299       return &X86::GR64RegClass;
 300     else
 301       return &X86::GR32RegClass;
 302   }
 303   return RC;
 304 }
 305
 306 unsigned
 307 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 308                                      MachineFunction &MF) const {
 309   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 310
 311   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 312   switch (RC->getID()) {
 313   default:
 314     return 0;
 315   case X86::GR32RegClassID:
 316     return 4 - FPDiff;
 317   case X86::GR64RegClassID:
 318     return 12 - FPDiff;
 319   case X86::VR128RegClassID:
 320     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 321   case X86::VR64RegClassID:
 322     return 4;
 323   }
 324 }
 325
 326 const unsigned *
 327 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 328   bool callsEHReturn = false;
 329   bool ghcCall = false;
 330
 331   if (MF) {
 332     callsEHReturn = MF->getMMI().callsEHReturn();
 333     const Function *F = MF->getFunction();
 334     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 335   }
 336
 337   static const unsigned GhcCalleeSavedRegs[] = {
 338     0
 339   };
 340
 341   static const unsigned CalleeSavedRegs32Bit[] = {
 342     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 343   };
 344
 345   static const unsigned CalleeSavedRegs32EHRet[] = {
 346     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 347   };
 348
 349   static const unsigned CalleeSavedRegs64Bit[] = {
 350     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 351   };
 352
 353   static const unsigned CalleeSavedRegs64EHRet[] = {
 354     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 355     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 356   };
 357
 358   static const unsigned CalleeSavedRegsWin64[] = {
 359     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 360     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 361     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 362     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 363     X86::XMM14, X86::XMM15, 0
 364   };
 365
 366   if (ghcCall) {
 367     return GhcCalleeSavedRegs;
 368   } else if (Is64Bit) {
 369     if (IsWin64)
 370       return CalleeSavedRegsWin64;
 371     else
 372       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 373   } else {
 374     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 375   }
 376 }
 377
 378 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 379   BitVector Reserved(getNumRegs());
 380   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 381
 382   // Set the stack-pointer register and its aliases as reserved.
 383   Reserved.set(X86::RSP);
 384   Reserved.set(X86::ESP);
 385   Reserved.set(X86::SP);
 386   Reserved.set(X86::SPL);
 387
 388   // Set the instruction pointer register and its aliases as reserved.
 389   Reserved.set(X86::RIP);
 390   Reserved.set(X86::EIP);
 391   Reserved.set(X86::IP);
 392
 393   // Set the frame-pointer register and its aliases as reserved if needed.
 394   if (TFI->hasFP(MF)) {
 395     Reserved.set(X86::RBP);
 396     Reserved.set(X86::EBP);
 397     Reserved.set(X86::BP);
 398     Reserved.set(X86::BPL);
 399   }
 400
 401   // Mark the segment registers as reserved.
 402   Reserved.set(X86::CS);
 403   Reserved.set(X86::SS);
 404   Reserved.set(X86::DS);
 405   Reserved.set(X86::ES);
 406   Reserved.set(X86::FS);
 407   Reserved.set(X86::GS);
 408
 409   // Reserve the registers that only exist in 64-bit mode.
 410   if (!Is64Bit) {
 411     // These 8-bit registers are part of the x86-64 extension even though their
 412     // super-registers are old 32-bits.
 413     Reserved.set(X86::SIL);
 414     Reserved.set(X86::DIL);
 415     Reserved.set(X86::BPL);
 416     Reserved.set(X86::SPL);
 417
 418     for (unsigned n = 0; n != 8; ++n) {
 419       // R8, R9, ...
 420       const unsigned GPR64[] = {
 421         X86::R8,  X86::R9,  X86::R10, X86::R11,
 422         X86::R12, X86::R13, X86::R14, X86::R15
 423       };
 424       for (const unsigned *AI = getOverlaps(GPR64[n]); unsigned Reg = *AI; ++AI)
 425         Reserved.set(Reg);
 426
 427       // XMM8, XMM9, ...
 428       assert(X86::XMM15 == X86::XMM8+7);
 429       for (const unsigned *AI = getOverlaps(X86::XMM8 + n); unsigned Reg = *AI;
 430            ++AI)
 431         Reserved.set(Reg);
 432     }
 433   }
 434
 435   return Reserved;
 436 }
 437
 438 //===----------------------------------------------------------------------===//
 439 // Stack Frame Processing methods
 440 //===----------------------------------------------------------------------===//
 441
 442 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 443   const MachineFrameInfo *MFI = MF.getFrameInfo();
 444   return (RealignStack &&
 445           !MFI->hasVarSizedObjects());
 446 }
 447
 448 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 449   const MachineFrameInfo *MFI = MF.getFrameInfo();
 450   const Function *F = MF.getFunction();
 451   unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 452   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 453                                F->hasFnAttr(Attribute::StackAlignment));
 454
 455   // FIXME: Currently we don't support stack realignment for functions with
 456   //        variable-sized allocas.
 457   // FIXME: It's more complicated than this...
 458   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 459     report_fatal_error(
 460       "Stack realignment in presence of dynamic allocas is not supported");
 461
 462   // If we've requested that we force align the stack do so now.
 463   if (ForceStackAlign)
 464     return canRealignStack(MF);
 465
 466   return requiresRealignment && canRealignStack(MF);
 467 }
 468
 469 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 470                                            unsigned Reg, int &FrameIdx) const {
 471   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 472
 473   if (Reg == FramePtr && TFI->hasFP(MF)) {
 474     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 475     return true;
 476   }
 477   return false;
 478 }
 479
 480 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 481   if (is64Bit) {
 482     if (isInt<8>(Imm))
 483       return X86::SUB64ri8;
 484     return X86::SUB64ri32;
 485   } else {
 486     if (isInt<8>(Imm))
 487       return X86::SUB32ri8;
 488     return X86::SUB32ri;
 489   }
 490 }
 491
 492 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 493   if (is64Bit) {
 494     if (isInt<8>(Imm))
 495       return X86::ADD64ri8;
 496     return X86::ADD64ri32;
 497   } else {
 498     if (isInt<8>(Imm))
 499       return X86::ADD32ri8;
 500     return X86::ADD32ri;
 501   }
 502 }
 503
 504 void X86RegisterInfo::
 505 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 506                               MachineBasicBlock::iterator I) const {
 507   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 508   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 509   int Opcode = I->getOpcode();
 510   bool isDestroy = Opcode == TII.getCallFrameDestroyOpcode();
 511   DebugLoc DL = I->getDebugLoc();
 512   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 513   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 514   I = MBB.erase(I);
 515
 516   if (!reseveCallFrame) {
 517     // If the stack pointer can be changed after prologue, turn the
 518     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 519     // adjcallstackdown instruction into 'add ESP, <amt>'
 520     // TODO: consider using push / pop instead of sub + store / add
 521     if (Amount == 0)
 522       return;
 523
 524     // We need to keep the stack aligned properly.  To do this, we round the
 525     // amount of space needed for the outgoing arguments up to the next
 526     // alignment boundary.
 527     unsigned StackAlign = TM.getFrameLowering()->getStackAlignment();
 528     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 529
 530     MachineInstr *New = 0;
 531     if (Opcode == TII.getCallFrameSetupOpcode()) {
 532       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 533                     StackPtr)
 534         .addReg(StackPtr)
 535         .addImm(Amount);
 536     } else {
 537       assert(Opcode == TII.getCallFrameDestroyOpcode());
 538
 539       // Factor out the amount the callee already popped.
 540       Amount -= CalleeAmt;
 541
 542       if (Amount) {
 543         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 544         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 545           .addReg(StackPtr).addImm(Amount);
 546       }
 547     }
 548
 549     if (New) {
 550       // The EFLAGS implicit def is dead.
 551       New->getOperand(3).setIsDead();
 552
 553       // Replace the pseudo instruction with a new instruction.
 554       MBB.insert(I, New);
 555     }
 556
 557     return;
 558   }
 559
 560   if (Opcode == TII.getCallFrameDestroyOpcode() && CalleeAmt) {
 561     // If we are performing frame pointer elimination and if the callee pops
 562     // something off the stack pointer, add it back.  We do this until we have
 563     // more advanced stack pointer tracking ability.
 564     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 565     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 566       .addReg(StackPtr).addImm(CalleeAmt);
 567
 568     // The EFLAGS implicit def is dead.
 569     New->getOperand(3).setIsDead();
 570
 571     // We are not tracking the stack pointer adjustment by the callee, so make
 572     // sure we restore the stack pointer immediately after the call, there may
 573     // be spill code inserted between the CALL and ADJCALLSTACKUP instructions.
 574     MachineBasicBlock::iterator B = MBB.begin();
 575     while (I != B && !llvm::prior(I)->getDesc().isCall())
 576       --I;
 577     MBB.insert(I, New);
 578   }
 579 }
 580
 581 void
 582 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 583                                      int SPAdj, RegScavenger *RS) const{
 584   assert(SPAdj == 0 && "Unexpected");
 585
 586   unsigned i = 0;
 587   MachineInstr &MI = *II;
 588   MachineFunction &MF = *MI.getParent()->getParent();
 589   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 590
 591   while (!MI.getOperand(i).isFI()) {
 592     ++i;
 593     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 594   }
 595
 596   int FrameIndex = MI.getOperand(i).getIndex();
 597   unsigned BasePtr;
 598
 599   unsigned Opc = MI.getOpcode();
 600   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 601   if (needsStackRealignment(MF))
 602     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 603   else if (AfterFPPop)
 604     BasePtr = StackPtr;
 605   else
 606     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 607
 608   // This must be part of a four operand memory reference.  Replace the
 609   // FrameIndex with base register with EBP.  Add an offset to the offset.
 610   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 611
 612   // Now add the frame object offset to the offset from EBP.
 613   int FIOffset;
 614   if (AfterFPPop) {
 615     // Tail call jmp happens after FP is popped.
 616     const MachineFrameInfo *MFI = MF.getFrameInfo();
 617     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 618   } else
 619     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 620
 621   if (MI.getOperand(i+3).isImm()) {
 622     // Offset is a 32-bit integer.
 623     int Imm = (int)(MI.getOperand(i + 3).getImm());
 624     int Offset = FIOffset + Imm;
 625     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 626            "Requesting 64-bit offset in 32-bit immediate!");
 627     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 628   } else {
 629     // Offset is symbolic. This is extremely rare.
 630     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 631     MI.getOperand(i+3).setOffset(Offset);
 632   }
 633 }
 634
 635 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 636   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 637   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 638 }
 639
 640 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 641   llvm_unreachable("What is the exception register");
 642   return 0;
 643 }
 644
 645 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 646   llvm_unreachable("What is the exception handler register");
 647   return 0;
 648 }
 649
 650 namespace llvm {
 651 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 652   switch (VT.getSimpleVT().SimpleTy) {
 653   default: return Reg;
 654   case MVT::i8:
 655     if (High) {
 656       switch (Reg) {
 657       default: return 0;
 658       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 659         return X86::AH;
 660       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 661         return X86::DH;
 662       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 663         return X86::CH;
 664       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 665         return X86::BH;
 666       }
 667     } else {
 668       switch (Reg) {
 669       default: return 0;
 670       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 671         return X86::AL;
 672       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 673         return X86::DL;
 674       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 675         return X86::CL;
 676       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 677         return X86::BL;
 678       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 679         return X86::SIL;
 680       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 681         return X86::DIL;
 682       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 683         return X86::BPL;
 684       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 685         return X86::SPL;
 686       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 687         return X86::R8B;
 688       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 689         return X86::R9B;
 690       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 691         return X86::R10B;
 692       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 693         return X86::R11B;
 694       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 695         return X86::R12B;
 696       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 697         return X86::R13B;
 698       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 699         return X86::R14B;
 700       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 701         return X86::R15B;
 702       }
 703     }
 704   case MVT::i16:
 705     switch (Reg) {
 706     default: return Reg;
 707     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 708       return X86::AX;
 709     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 710       return X86::DX;
 711     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 712       return X86::CX;
 713     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 714       return X86::BX;
 715     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 716       return X86::SI;
 717     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 718       return X86::DI;
 719     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 720       return X86::BP;
 721     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 722       return X86::SP;
 723     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 724       return X86::R8W;
 725     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 726       return X86::R9W;
 727     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 728       return X86::R10W;
 729     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 730       return X86::R11W;
 731     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 732       return X86::R12W;
 733     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 734       return X86::R13W;
 735     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 736       return X86::R14W;
 737     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 738       return X86::R15W;
 739     }
 740   case MVT::i32:
 741     switch (Reg) {
 742     default: return Reg;
 743     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 744       return X86::EAX;
 745     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 746       return X86::EDX;
 747     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 748       return X86::ECX;
 749     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 750       return X86::EBX;
 751     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 752       return X86::ESI;
 753     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 754       return X86::EDI;
 755     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 756       return X86::EBP;
 757     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 758       return X86::ESP;
 759     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 760       return X86::R8D;
 761     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 762       return X86::R9D;
 763     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 764       return X86::R10D;
 765     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 766       return X86::R11D;
 767     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 768       return X86::R12D;
 769     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 770       return X86::R13D;
 771     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 772       return X86::R14D;
 773     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 774       return X86::R15D;
 775     }
 776   case MVT::i64:
 777     switch (Reg) {
 778     default: return Reg;
 779     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 780       return X86::RAX;
 781     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 782       return X86::RDX;
 783     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 784       return X86::RCX;
 785     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 786       return X86::RBX;
 787     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 788       return X86::RSI;
 789     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 790       return X86::RDI;
 791     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 792       return X86::RBP;
 793     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 794       return X86::RSP;
 795     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 796       return X86::R8;
 797     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 798       return X86::R9;
 799     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 800       return X86::R10;
 801     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 802       return X86::R11;
 803     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 804       return X86::R12;
 805     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 806       return X86::R13;
 807     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 808       return X86::R14;
 809     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 810       return X86::R15;
 811     }
 812   }
 813
 814   return Reg;
 815 }
 816 }
 817
 818 namespace {
 819   struct MSAH : public MachineFunctionPass {
 820     static char ID;
 821     MSAH() : MachineFunctionPass(ID) {}
 822
 823     virtual bool runOnMachineFunction(MachineFunction &MF) {
 824       const X86TargetMachine *TM =
 825         static_cast<const X86TargetMachine *>(&MF.getTarget());
 826       const TargetFrameLowering *TFI = TM->getFrameLowering();
 827       MachineRegisterInfo &RI = MF.getRegInfo();
 828       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 829       unsigned StackAlignment = TFI->getStackAlignment();
 830
 831       // Be over-conservative: scan over all vreg defs and find whether vector
 832       // registers are used. If yes, there is a possibility that vector register
 833       // will be spilled and thus require dynamic stack realignment.
 834       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 835         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 836         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 837           FuncInfo->setForceFramePointer(true);
 838           return true;
 839         }
 840       }
 841       // Nothing to do
 842       return false;
 843     }
 844
 845     virtual const char *getPassName() const {
 846       return "X86 Maximal Stack Alignment Check";
 847     }
 848
 849     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 850       AU.setPreservesCFG();
 851       MachineFunctionPass::getAnalysisUsage(AU);
 852     }
 853   };
 854
 855   char MSAH::ID = 0;
 856 }
 857
 858 FunctionPass*
 859 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }