lib/Target/X86/X86RegisterInfo.cpp

   1 //===-- X86RegisterInfo.cpp - X86 Register Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/BitVector.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineFunction.h"
  25 #include "llvm/CodeGen/MachineFunctionPass.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineModuleInfo.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/MachineValueType.h"
  30 #include "llvm/IR/Constants.h"
  31 #include "llvm/IR/Function.h"
  32 #include "llvm/IR/Type.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/ErrorHandling.h"
  36 #include "llvm/Target/TargetFrameLowering.h"
  37 #include "llvm/Target/TargetInstrInfo.h"
  38 #include "llvm/Target/TargetMachine.h"
  39 #include "llvm/Target/TargetOptions.h"
  40
  41 using namespace llvm;
  42
  43 #define GET_REGINFO_TARGET_DESC
  44 #include "X86GenRegisterInfo.inc"
  45
  46 cl::opt<bool>
  47 ForceStackAlign("force-align-stack",
  48                  cl::desc("Force align the stack to the minimum alignment"
  49                            " needed for the function."),
  50                  cl::init(false), cl::Hidden);
  51
  52 static cl::opt<bool>
  53 EnableBasePointer("x86-use-base-pointer", cl::Hidden, cl::init(true),
  54           cl::desc("Enable use of a base pointer for complex stack frames"));
  55
  56 X86RegisterInfo::X86RegisterInfo(const X86Subtarget &STI)
  57     : X86GenRegisterInfo(
  58           (STI.is64Bit() ? X86::RIP : X86::EIP),
  59           X86_MC::getDwarfRegFlavour(STI.getTargetTriple(), false),
  60           X86_MC::getDwarfRegFlavour(STI.getTargetTriple(), true),
  61           (STI.is64Bit() ? X86::RIP : X86::EIP)),
  62       Subtarget(STI) {
  63   X86_MC::InitLLVM2SEHRegisterMapping(this);
  64
  65   // Cache some information.
  66   Is64Bit = Subtarget.is64Bit();
  67   IsWin64 = Subtarget.isTargetWin64();
  68
  69   // Use a callee-saved register as the base pointer.  These registers must
  70   // not conflict with any ABI requirements.  For example, in 32-bit mode PIC
  71   // requires GOT in the EBX register before function calls via PLT GOT pointer.
  72   if (Is64Bit) {
  73     SlotSize = 8;
  74     bool Use64BitReg =
  75       Subtarget.isTarget64BitLP64() || Subtarget.isTargetNaCl64();
  76     StackPtr = Use64BitReg ? X86::RSP : X86::ESP;
  77     FramePtr = Use64BitReg ? X86::RBP : X86::EBP;
  78     BasePtr = Use64BitReg ? X86::RBX : X86::EBX;
  79   } else {
  80     SlotSize = 4;
  81     StackPtr = X86::ESP;
  82     FramePtr = X86::EBP;
  83     BasePtr = X86::ESI;
  84   }
  85 }
  86
  87 bool
  88 X86RegisterInfo::trackLivenessAfterRegAlloc(const MachineFunction &MF) const {
  89   // ExeDepsFixer and PostRAScheduler require liveness.
  90   return true;
  91 }
  92
  93 int
  94 X86RegisterInfo::getSEHRegNum(unsigned i) const {
  95   return getEncodingValue(i);
  96 }
  97
  98 const TargetRegisterClass *
  99 X86RegisterInfo::getSubClassWithSubReg(const TargetRegisterClass *RC,
 100                                        unsigned Idx) const {
 101   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 102   // It behaves just like the sub_8bit_hi index.
 103   if (!Is64Bit && Idx == X86::sub_8bit)
 104     Idx = X86::sub_8bit_hi;
 105
 106   // Forward to TableGen's default version.
 107   return X86GenRegisterInfo::getSubClassWithSubReg(RC, Idx);
 108 }
 109
 110 const TargetRegisterClass *
 111 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 112                                           const TargetRegisterClass *B,
 113                                           unsigned SubIdx) const {
 114   // The sub_8bit sub-register index is more constrained in 32-bit mode.
 115   if (!Is64Bit && SubIdx == X86::sub_8bit) {
 116     A = X86GenRegisterInfo::getSubClassWithSubReg(A, X86::sub_8bit_hi);
 117     if (!A)
 118       return nullptr;
 119   }
 120   return X86GenRegisterInfo::getMatchingSuperRegClass(A, B, SubIdx);
 121 }
 122
 123 const TargetRegisterClass *
 124 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC,
 125                                            const MachineFunction &MF) const {
 126   // Don't allow super-classes of GR8_NOREX.  This class is only used after
 127   // extracting sub_8bit_hi sub-registers.  The H sub-registers cannot be copied
 128   // to the full GR8 register class in 64-bit mode, so we cannot allow the
 129   // reigster class inflation.
 130   //
 131   // The GR8_NOREX class is always used in a way that won't be constrained to a
 132   // sub-class, so sub-classes like GR8_ABCD_L are allowed to expand to the
 133   // full GR8 class.
 134   if (RC == &X86::GR8_NOREXRegClass)
 135     return RC;
 136
 137   const TargetRegisterClass *Super = RC;
 138   TargetRegisterClass::sc_iterator I = RC->getSuperClasses();
 139   do {
 140     switch (Super->getID()) {
 141     case X86::GR8RegClassID:
 142     case X86::GR16RegClassID:
 143     case X86::GR32RegClassID:
 144     case X86::GR64RegClassID:
 145     case X86::FR32RegClassID:
 146     case X86::FR64RegClassID:
 147     case X86::RFP32RegClassID:
 148     case X86::RFP64RegClassID:
 149     case X86::RFP80RegClassID:
 150     case X86::VR128RegClassID:
 151     case X86::VR256RegClassID:
 152       // Don't return a super-class that would shrink the spill size.
 153       // That can happen with the vector and float classes.
 154       if (Super->getSize() == RC->getSize())
 155         return Super;
 156     }
 157     Super = *I++;
 158   } while (Super);
 159   return RC;
 160 }
 161
 162 const TargetRegisterClass *
 163 X86RegisterInfo::getPointerRegClass(const MachineFunction &MF,
 164                                     unsigned Kind) const {
 165   switch (Kind) {
 166   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 167   case 0: // Normal GPRs.
 168     if (Subtarget.isTarget64BitLP64())
 169       return &X86::GR64RegClass;
 170     return &X86::GR32RegClass;
 171   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 172     if (Subtarget.isTarget64BitLP64())
 173       return &X86::GR64_NOSPRegClass;
 174     return &X86::GR32_NOSPRegClass;
 175   case 2: // Available for tailcall (not callee-saved GPRs).
 176     if (Subtarget.isTargetWin64())
 177       return &X86::GR64_TCW64RegClass;
 178     else if (Subtarget.is64Bit())
 179       return &X86::GR64_TCRegClass;
 180
 181     const Function *F = MF.getFunction();
 182     bool hasHipeCC = (F ? F->getCallingConv() == CallingConv::HiPE : false);
 183     if (hasHipeCC)
 184       return &X86::GR32RegClass;
 185     return &X86::GR32_TCRegClass;
 186   }
 187 }
 188
 189 const TargetRegisterClass *
 190 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 191   if (RC == &X86::CCRRegClass) {
 192     if (Is64Bit)
 193       return &X86::GR64RegClass;
 194     else
 195       return &X86::GR32RegClass;
 196   }
 197   return RC;
 198 }
 199
 200 unsigned
 201 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 202                                      MachineFunction &MF) const {
 203   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 204
 205   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 206   switch (RC->getID()) {
 207   default:
 208     return 0;
 209   case X86::GR32RegClassID:
 210     return 4 - FPDiff;
 211   case X86::GR64RegClassID:
 212     return 12 - FPDiff;
 213   case X86::VR128RegClassID:
 214     return Subtarget.is64Bit() ? 10 : 4;
 215   case X86::VR64RegClassID:
 216     return 4;
 217   }
 218 }
 219
 220 const MCPhysReg *
 221 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 222   bool HasAVX = Subtarget.hasAVX();
 223   bool HasAVX512 = Subtarget.hasAVX512();
 224   bool CallsEHReturn = MF->getMMI().callsEHReturn();
 225
 226   assert(MF && "MachineFunction required");
 227   switch (MF->getFunction()->getCallingConv()) {
 228   case CallingConv::GHC:
 229   case CallingConv::HiPE:
 230     return CSR_NoRegs_SaveList;
 231   case CallingConv::AnyReg:
 232     if (HasAVX)
 233       return CSR_64_AllRegs_AVX_SaveList;
 234     return CSR_64_AllRegs_SaveList;
 235   case CallingConv::PreserveMost:
 236     return CSR_64_RT_MostRegs_SaveList;
 237   case CallingConv::PreserveAll:
 238     if (HasAVX)
 239       return CSR_64_RT_AllRegs_AVX_SaveList;
 240     return CSR_64_RT_AllRegs_SaveList;
 241   case CallingConv::Intel_OCL_BI: {
 242     if (HasAVX512 && IsWin64)
 243       return CSR_Win64_Intel_OCL_BI_AVX512_SaveList;
 244     if (HasAVX512 && Is64Bit)
 245       return CSR_64_Intel_OCL_BI_AVX512_SaveList;
 246     if (HasAVX && IsWin64)
 247       return CSR_Win64_Intel_OCL_BI_AVX_SaveList;
 248     if (HasAVX && Is64Bit)
 249       return CSR_64_Intel_OCL_BI_AVX_SaveList;
 250     if (!HasAVX && !IsWin64 && Is64Bit)
 251       return CSR_64_Intel_OCL_BI_SaveList;
 252     break;
 253   }
 254   case CallingConv::Cold:
 255     if (Is64Bit)
 256       return CSR_64_MostRegs_SaveList;
 257     break;
 258   case CallingConv::X86_64_Win64:
 259     return CSR_Win64_SaveList;
 260   case CallingConv::X86_64_SysV:
 261     if (CallsEHReturn)
 262       return CSR_64EHRet_SaveList;
 263     return CSR_64_SaveList;
 264   default:
 265     break;
 266   }
 267
 268   if (Is64Bit) {
 269     if (IsWin64)
 270       return CSR_Win64_SaveList;
 271     if (CallsEHReturn)
 272       return CSR_64EHRet_SaveList;
 273     return CSR_64_SaveList;
 274   }
 275   if (CallsEHReturn)
 276     return CSR_32EHRet_SaveList;
 277   return CSR_32_SaveList;
 278 }
 279
 280 const uint32_t *
 281 X86RegisterInfo::getCallPreservedMask(const MachineFunction &MF,
 282                                       CallingConv::ID CC) const {
 283   bool HasAVX = Subtarget.hasAVX();
 284   bool HasAVX512 = Subtarget.hasAVX512();
 285
 286   switch (CC) {
 287   case CallingConv::GHC:
 288   case CallingConv::HiPE:
 289     return CSR_NoRegs_RegMask;
 290   case CallingConv::AnyReg:
 291     if (HasAVX)
 292       return CSR_64_AllRegs_AVX_RegMask;
 293     return CSR_64_AllRegs_RegMask;
 294   case CallingConv::PreserveMost:
 295     return CSR_64_RT_MostRegs_RegMask;
 296   case CallingConv::PreserveAll:
 297     if (HasAVX)
 298       return CSR_64_RT_AllRegs_AVX_RegMask;
 299     return CSR_64_RT_AllRegs_RegMask;
 300   case CallingConv::Intel_OCL_BI: {
 301     if (HasAVX512 && IsWin64)
 302       return CSR_Win64_Intel_OCL_BI_AVX512_RegMask;
 303     if (HasAVX512 && Is64Bit)
 304       return CSR_64_Intel_OCL_BI_AVX512_RegMask;
 305     if (HasAVX && IsWin64)
 306       return CSR_Win64_Intel_OCL_BI_AVX_RegMask;
 307     if (HasAVX && Is64Bit)
 308       return CSR_64_Intel_OCL_BI_AVX_RegMask;
 309     if (!HasAVX && !IsWin64 && Is64Bit)
 310       return CSR_64_Intel_OCL_BI_RegMask;
 311     break;
 312   }
 313   case CallingConv::Cold:
 314     if (Is64Bit)
 315       return CSR_64_MostRegs_RegMask;
 316     break;
 317   default:
 318     break;
 319   case CallingConv::X86_64_Win64:
 320     return CSR_Win64_RegMask;
 321   case CallingConv::X86_64_SysV:
 322     return CSR_64_RegMask;
 323   }
 324
 325   // Unlike getCalleeSavedRegs(), we don't have MMI so we can't check
 326   // callsEHReturn().
 327   if (Is64Bit) {
 328     if (IsWin64)
 329       return CSR_Win64_RegMask;
 330     return CSR_64_RegMask;
 331   }
 332   return CSR_32_RegMask;
 333 }
 334
 335 const uint32_t*
 336 X86RegisterInfo::getNoPreservedMask() const {
 337   return CSR_NoRegs_RegMask;
 338 }
 339
 340 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 341   BitVector Reserved(getNumRegs());
 342   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 343
 344   // Set the stack-pointer register and its aliases as reserved.
 345   for (MCSubRegIterator I(X86::RSP, this, /*IncludeSelf=*/true); I.isValid();
 346        ++I)
 347     Reserved.set(*I);
 348
 349   // Set the instruction pointer register and its aliases as reserved.
 350   for (MCSubRegIterator I(X86::RIP, this, /*IncludeSelf=*/true); I.isValid();
 351        ++I)
 352     Reserved.set(*I);
 353
 354   // Set the frame-pointer register and its aliases as reserved if needed.
 355   if (TFI->hasFP(MF)) {
 356     for (MCSubRegIterator I(X86::RBP, this, /*IncludeSelf=*/true); I.isValid();
 357          ++I)
 358       Reserved.set(*I);
 359   }
 360
 361   // Set the base-pointer register and its aliases as reserved if needed.
 362   if (hasBasePointer(MF)) {
 363     CallingConv::ID CC = MF.getFunction()->getCallingConv();
 364     const uint32_t *RegMask = getCallPreservedMask(MF, CC);
 365     if (MachineOperand::clobbersPhysReg(RegMask, getBaseRegister()))
 366       report_fatal_error(
 367         "Stack realignment in presence of dynamic allocas is not supported with"
 368         "this calling convention.");
 369
 370     unsigned BasePtr = getX86SubSuperRegister(getBaseRegister(), MVT::i64,
 371                                               false);
 372     for (MCSubRegIterator I(BasePtr, this, /*IncludeSelf=*/true);
 373          I.isValid(); ++I)
 374       Reserved.set(*I);
 375   }
 376
 377   // Mark the segment registers as reserved.
 378   Reserved.set(X86::CS);
 379   Reserved.set(X86::SS);
 380   Reserved.set(X86::DS);
 381   Reserved.set(X86::ES);
 382   Reserved.set(X86::FS);
 383   Reserved.set(X86::GS);
 384
 385   // Mark the floating point stack registers as reserved.
 386   for (unsigned n = 0; n != 8; ++n)
 387     Reserved.set(X86::ST0 + n);
 388
 389   // Reserve the registers that only exist in 64-bit mode.
 390   if (!Is64Bit) {
 391     // These 8-bit registers are part of the x86-64 extension even though their
 392     // super-registers are old 32-bits.
 393     Reserved.set(X86::SIL);
 394     Reserved.set(X86::DIL);
 395     Reserved.set(X86::BPL);
 396     Reserved.set(X86::SPL);
 397
 398     for (unsigned n = 0; n != 8; ++n) {
 399       // R8, R9, ...
 400       for (MCRegAliasIterator AI(X86::R8 + n, this, true); AI.isValid(); ++AI)
 401         Reserved.set(*AI);
 402
 403       // XMM8, XMM9, ...
 404       for (MCRegAliasIterator AI(X86::XMM8 + n, this, true); AI.isValid(); ++AI)
 405         Reserved.set(*AI);
 406     }
 407   }
 408   if (!Is64Bit || !Subtarget.hasAVX512()) {
 409     for (unsigned n = 16; n != 32; ++n) {
 410       for (MCRegAliasIterator AI(X86::XMM0 + n, this, true); AI.isValid(); ++AI)
 411         Reserved.set(*AI);
 412     }
 413   }
 414
 415   return Reserved;
 416 }
 417
 418 //===----------------------------------------------------------------------===//
 419 // Stack Frame Processing methods
 420 //===----------------------------------------------------------------------===//
 421
 422 bool X86RegisterInfo::hasBasePointer(const MachineFunction &MF) const {
 423    const MachineFrameInfo *MFI = MF.getFrameInfo();
 424
 425    if (!EnableBasePointer)
 426      return false;
 427
 428    // When we need stack realignment, we can't address the stack from the frame
 429    // pointer.  When we have dynamic allocas or stack-adjusting inline asm, we
 430    // can't address variables from the stack pointer.  MS inline asm can
 431    // reference locals while also adjusting the stack pointer.  When we can't
 432    // use both the SP and the FP, we need a separate base pointer register.
 433    bool CantUseFP = needsStackRealignment(MF);
 434    bool CantUseSP =
 435        MFI->hasVarSizedObjects() || MFI->hasInlineAsmWithSPAdjust();
 436    return CantUseFP && CantUseSP;
 437 }
 438
 439 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 440   if (MF.getFunction()->hasFnAttribute("no-realign-stack"))
 441     return false;
 442
 443   const MachineFrameInfo *MFI = MF.getFrameInfo();
 444   const MachineRegisterInfo *MRI = &MF.getRegInfo();
 445
 446   // Stack realignment requires a frame pointer.  If we already started
 447   // register allocation with frame pointer elimination, it is too late now.
 448   if (!MRI->canReserveReg(FramePtr))
 449     return false;
 450
 451   // If a base pointer is necessary.  Check that it isn't too late to reserve
 452   // it.
 453   if (MFI->hasVarSizedObjects())
 454     return MRI->canReserveReg(BasePtr);
 455   return true;
 456 }
 457
 458 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 459   const MachineFrameInfo *MFI = MF.getFrameInfo();
 460   const Function *F = MF.getFunction();
 461   unsigned StackAlign =
 462     MF.getSubtarget().getFrameLowering()->getStackAlignment();
 463   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 464                               F->hasFnAttribute(Attribute::StackAlignment));
 465
 466   // If we've requested that we force align the stack do so now.
 467   if (ForceStackAlign)
 468     return canRealignStack(MF);
 469
 470   return requiresRealignment && canRealignStack(MF);
 471 }
 472
 473 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 474                                            unsigned Reg, int &FrameIdx) const {
 475   // Since X86 defines assignCalleeSavedSpillSlots which always return true
 476   // this function neither used nor tested.
 477   llvm_unreachable("Unused function on X86. Otherwise need a test case.");
 478 }
 479
 480 void
 481 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 482                                      int SPAdj, unsigned FIOperandNum,
 483                                      RegScavenger *RS) const {
 484   MachineInstr &MI = *II;
 485   MachineFunction &MF = *MI.getParent()->getParent();
 486   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 487   int FrameIndex = MI.getOperand(FIOperandNum).getIndex();
 488   unsigned BasePtr;
 489
 490   unsigned Opc = MI.getOpcode();
 491   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 492   if (hasBasePointer(MF))
 493     BasePtr = (FrameIndex < 0 ? FramePtr : getBaseRegister());
 494   else if (needsStackRealignment(MF))
 495     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 496   else if (AfterFPPop)
 497     BasePtr = StackPtr;
 498   else
 499     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 500
 501   // FRAME_ALLOC uses a single offset, with no register. It only works in the
 502   // simple FP case, and doesn't work with stack realignment. On 32-bit, the
 503   // offset is from the traditional base pointer location.  On 64-bit, the
 504   // offset is from the SP at the end of the prologue, not the FP location. This
 505   // matches the behavior of llvm.frameaddress.
 506   if (Opc == TargetOpcode::FRAME_ALLOC) {
 507     assert(TFI->hasFP(MF) && "frame alloc requires FP");
 508     MachineOperand &FI = MI.getOperand(FIOperandNum);
 509     const MachineFrameInfo *MFI = MF.getFrameInfo();
 510     int Offset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 511     bool IsWinEH = MF.getTarget().getMCAsmInfo()->usesWindowsCFI();
 512     if (IsWinEH)
 513       Offset += MFI->getStackSize();
 514     else
 515       Offset += SlotSize;
 516     FI.ChangeToImmediate(Offset);
 517     return;
 518   }
 519
 520   // For LEA64_32r when BasePtr is 32-bits (X32) we can use full-size 64-bit
 521   // register as source operand, semantic is the same and destination is
 522   // 32-bits. It saves one byte per lea in code since 0x67 prefix is avoided.
 523   if (Opc == X86::LEA64_32r && X86::GR32RegClass.contains(BasePtr))
 524     BasePtr = getX86SubSuperRegister(BasePtr, MVT::i64, false);
 525
 526   // This must be part of a four operand memory reference.  Replace the
 527   // FrameIndex with base register with EBP.  Add an offset to the offset.
 528   MI.getOperand(FIOperandNum).ChangeToRegister(BasePtr, false);
 529
 530   // Now add the frame object offset to the offset from EBP.
 531   int FIOffset;
 532   if (AfterFPPop) {
 533     // Tail call jmp happens after FP is popped.
 534     const MachineFrameInfo *MFI = MF.getFrameInfo();
 535     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 536   } else
 537     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 538
 539   if (BasePtr == StackPtr)
 540     FIOffset += SPAdj;
 541
 542   // The frame index format for stackmaps and patchpoints is different from the
 543   // X86 format. It only has a FI and an offset.
 544   if (Opc == TargetOpcode::STACKMAP || Opc == TargetOpcode::PATCHPOINT) {
 545     assert(BasePtr == FramePtr && "Expected the FP as base register");
 546     int64_t Offset = MI.getOperand(FIOperandNum + 1).getImm() + FIOffset;
 547     MI.getOperand(FIOperandNum + 1).ChangeToImmediate(Offset);
 548     return;
 549   }
 550
 551   if (MI.getOperand(FIOperandNum+3).isImm()) {
 552     // Offset is a 32-bit integer.
 553     int Imm = (int)(MI.getOperand(FIOperandNum + 3).getImm());
 554     int Offset = FIOffset + Imm;
 555     assert((!Is64Bit || isInt<32>((long long)FIOffset + Imm)) &&
 556            "Requesting 64-bit offset in 32-bit immediate!");
 557     MI.getOperand(FIOperandNum + 3).ChangeToImmediate(Offset);
 558   } else {
 559     // Offset is symbolic. This is extremely rare.
 560     uint64_t Offset = FIOffset +
 561       (uint64_t)MI.getOperand(FIOperandNum+3).getOffset();
 562     MI.getOperand(FIOperandNum + 3).setOffset(Offset);
 563   }
 564 }
 565
 566 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 567   const TargetFrameLowering *TFI = MF.getSubtarget().getFrameLowering();
 568   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 569 }
 570
 571 unsigned X86RegisterInfo::getPtrSizedFrameRegister(
 572     const MachineFunction &MF) const {
 573   unsigned FrameReg = getFrameRegister(MF);
 574   if (Subtarget.isTarget64BitILP32())
 575     FrameReg = getX86SubSuperRegister(FrameReg, MVT::i32, false);
 576   return FrameReg;
 577 }
 578
 579 namespace llvm {
 580 unsigned getX86SubSuperRegister(unsigned Reg, MVT::SimpleValueType VT,
 581                                 bool High) {
 582   switch (VT) {
 583   default: llvm_unreachable("Unexpected VT");
 584   case MVT::i8:
 585     if (High) {
 586       switch (Reg) {
 587       default: return getX86SubSuperRegister(Reg, MVT::i64);
 588       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 589         return X86::SI;
 590       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 591         return X86::DI;
 592       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 593         return X86::BP;
 594       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 595         return X86::SP;
 596       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 597         return X86::AH;
 598       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 599         return X86::DH;
 600       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 601         return X86::CH;
 602       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 603         return X86::BH;
 604       }
 605     } else {
 606       switch (Reg) {
 607       default: llvm_unreachable("Unexpected register");
 608       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 609         return X86::AL;
 610       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 611         return X86::DL;
 612       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 613         return X86::CL;
 614       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 615         return X86::BL;
 616       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 617         return X86::SIL;
 618       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 619         return X86::DIL;
 620       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 621         return X86::BPL;
 622       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 623         return X86::SPL;
 624       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 625         return X86::R8B;
 626       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 627         return X86::R9B;
 628       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 629         return X86::R10B;
 630       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 631         return X86::R11B;
 632       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 633         return X86::R12B;
 634       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 635         return X86::R13B;
 636       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 637         return X86::R14B;
 638       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 639         return X86::R15B;
 640       }
 641     }
 642   case MVT::i16:
 643     switch (Reg) {
 644     default: llvm_unreachable("Unexpected register");
 645     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 646       return X86::AX;
 647     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 648       return X86::DX;
 649     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 650       return X86::CX;
 651     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 652       return X86::BX;
 653     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 654       return X86::SI;
 655     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 656       return X86::DI;
 657     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 658       return X86::BP;
 659     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 660       return X86::SP;
 661     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 662       return X86::R8W;
 663     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 664       return X86::R9W;
 665     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 666       return X86::R10W;
 667     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 668       return X86::R11W;
 669     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 670       return X86::R12W;
 671     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 672       return X86::R13W;
 673     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 674       return X86::R14W;
 675     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 676       return X86::R15W;
 677     }
 678   case MVT::i32:
 679     switch (Reg) {
 680     default: llvm_unreachable("Unexpected register");
 681     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 682       return X86::EAX;
 683     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 684       return X86::EDX;
 685     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 686       return X86::ECX;
 687     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 688       return X86::EBX;
 689     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 690       return X86::ESI;
 691     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 692       return X86::EDI;
 693     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 694       return X86::EBP;
 695     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 696       return X86::ESP;
 697     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 698       return X86::R8D;
 699     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 700       return X86::R9D;
 701     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 702       return X86::R10D;
 703     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 704       return X86::R11D;
 705     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 706       return X86::R12D;
 707     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 708       return X86::R13D;
 709     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 710       return X86::R14D;
 711     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 712       return X86::R15D;
 713     }
 714   case MVT::i64:
 715     switch (Reg) {
 716     default: llvm_unreachable("Unexpected register");
 717     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 718       return X86::RAX;
 719     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 720       return X86::RDX;
 721     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 722       return X86::RCX;
 723     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 724       return X86::RBX;
 725     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 726       return X86::RSI;
 727     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 728       return X86::RDI;
 729     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 730       return X86::RBP;
 731     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 732       return X86::RSP;
 733     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 734       return X86::R8;
 735     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 736       return X86::R9;
 737     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 738       return X86::R10;
 739     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 740       return X86::R11;
 741     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 742       return X86::R12;
 743     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 744       return X86::R13;
 745     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 746       return X86::R14;
 747     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 748       return X86::R15;
 749     }
 750   }
 751 }
 752
 753 unsigned get512BitSuperRegister(unsigned Reg) {
 754   if (Reg >= X86::XMM0 && Reg <= X86::XMM31)
 755     return X86::ZMM0 + (Reg - X86::XMM0);
 756   if (Reg >= X86::YMM0 && Reg <= X86::YMM31)
 757     return X86::ZMM0 + (Reg - X86::YMM0);
 758   if (Reg >= X86::ZMM0 && Reg <= X86::ZMM31)
 759     return Reg;
 760   llvm_unreachable("Unexpected SIMD register");
 761 }
 762
 763 }