lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetRegisterInfo class.
  11 // This file is responsible for the frame pointer elimination optimization
  12 // on X86.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "X86.h"
  17 #include "X86RegisterInfo.h"
  18 #include "X86InstrBuilder.h"
  19 #include "X86MachineFunctionInfo.h"
  20 #include "X86Subtarget.h"
  21 #include "X86TargetMachine.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/Function.h"
  24 #include "llvm/Type.h"
  25 #include "llvm/CodeGen/ValueTypes.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineFunction.h"
  28 #include "llvm/CodeGen/MachineFunctionPass.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineLocation.h"
  31 #include "llvm/CodeGen/MachineModuleInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/MC/MCAsmInfo.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/BitVector.h"
  39 #include "llvm/ADT/STLExtras.h"
  40 #include "llvm/Support/ErrorHandling.h"
  41 #include "llvm/Support/CommandLine.h"
  42 using namespace llvm;
  43
  44 cl::opt<bool>
  45 ForceStackAlign("force-align-stack",
  46                  cl::desc("Force align the stack to the minimum alignment"
  47                            " needed for the function."),
  48                  cl::init(false), cl::Hidden);
  49
  50 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  51                                  const TargetInstrInfo &tii)
  52   : X86GenRegisterInfo(tm.getSubtarget<X86Subtarget>().is64Bit() ?
  53                          X86::ADJCALLSTACKDOWN64 :
  54                          X86::ADJCALLSTACKDOWN32,
  55                        tm.getSubtarget<X86Subtarget>().is64Bit() ?
  56                          X86::ADJCALLSTACKUP64 :
  57                          X86::ADJCALLSTACKUP32),
  58     TM(tm), TII(tii) {
  59   // Cache some information.
  60   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  61   Is64Bit = Subtarget->is64Bit();
  62   IsWin64 = Subtarget->isTargetWin64();
  63   StackAlign = TM.getFrameLowering()->getStackAlignment();
  64
  65   if (Is64Bit) {
  66     SlotSize = 8;
  67     StackPtr = X86::RSP;
  68     FramePtr = X86::RBP;
  69   } else {
  70     SlotSize = 4;
  71     StackPtr = X86::ESP;
  72     FramePtr = X86::EBP;
  73   }
  74 }
  75
  76 /// getDwarfRegNum - This function maps LLVM register identifiers to the DWARF
  77 /// specific numbering, used in debug info and exception tables.
  78 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
  79   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  80   unsigned Flavour = DWARFFlavour::X86_64;
  81
  82   if (!Subtarget->is64Bit()) {
  83     if (Subtarget->isTargetDarwin()) {
  84       if (isEH)
  85         Flavour = DWARFFlavour::X86_32_DarwinEH;
  86       else
  87         Flavour = DWARFFlavour::X86_32_Generic;
  88     } else if (Subtarget->isTargetCygMing()) {
  89       // Unsupported by now, just quick fallback
  90       Flavour = DWARFFlavour::X86_32_Generic;
  91     } else {
  92       Flavour = DWARFFlavour::X86_32_Generic;
  93     }
  94   }
  95
  96   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
  97 }
  98
  99 /// getX86RegNum - This function maps LLVM register identifiers to their X86
 100 /// specific numbering, which is used in various places encoding instructions.
 101 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 102   switch(RegNo) {
 103   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 104   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 105   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 106   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 107   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 108     return N86::ESP;
 109   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 110     return N86::EBP;
 111   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 112     return N86::ESI;
 113   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 114     return N86::EDI;
 115
 116   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 117     return N86::EAX;
 118   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 119     return N86::ECX;
 120   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 121     return N86::EDX;
 122   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 123     return N86::EBX;
 124   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 125     return N86::ESP;
 126   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 127     return N86::EBP;
 128   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 129     return N86::ESI;
 130   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 131     return N86::EDI;
 132
 133   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 134   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 135     return RegNo-X86::ST0;
 136
 137   case X86::XMM0: case X86::XMM8:
 138   case X86::YMM0: case X86::YMM8: case X86::MM0:
 139     return 0;
 140   case X86::XMM1: case X86::XMM9:
 141   case X86::YMM1: case X86::YMM9: case X86::MM1:
 142     return 1;
 143   case X86::XMM2: case X86::XMM10:
 144   case X86::YMM2: case X86::YMM10: case X86::MM2:
 145     return 2;
 146   case X86::XMM3: case X86::XMM11:
 147   case X86::YMM3: case X86::YMM11: case X86::MM3:
 148     return 3;
 149   case X86::XMM4: case X86::XMM12:
 150   case X86::YMM4: case X86::YMM12: case X86::MM4:
 151     return 4;
 152   case X86::XMM5: case X86::XMM13:
 153   case X86::YMM5: case X86::YMM13: case X86::MM5:
 154     return 5;
 155   case X86::XMM6: case X86::XMM14:
 156   case X86::YMM6: case X86::YMM14: case X86::MM6:
 157     return 6;
 158   case X86::XMM7: case X86::XMM15:
 159   case X86::YMM7: case X86::YMM15: case X86::MM7:
 160     return 7;
 161
 162   case X86::ES: return 0;
 163   case X86::CS: return 1;
 164   case X86::SS: return 2;
 165   case X86::DS: return 3;
 166   case X86::FS: return 4;
 167   case X86::GS: return 5;
 168
 169   case X86::CR0: case X86::CR8 : case X86::DR0: return 0;
 170   case X86::CR1: case X86::CR9 : case X86::DR1: return 1;
 171   case X86::CR2: case X86::CR10: case X86::DR2: return 2;
 172   case X86::CR3: case X86::CR11: case X86::DR3: return 3;
 173   case X86::CR4: case X86::CR12: case X86::DR4: return 4;
 174   case X86::CR5: case X86::CR13: case X86::DR5: return 5;
 175   case X86::CR6: case X86::CR14: case X86::DR6: return 6;
 176   case X86::CR7: case X86::CR15: case X86::DR7: return 7;
 177
 178   // Pseudo index registers are equivalent to a "none"
 179   // scaled index (See Intel Manual 2A, table 2-3)
 180   case X86::EIZ:
 181   case X86::RIZ:
 182     return 4;
 183
 184   default:
 185     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 186     llvm_unreachable("Register allocator hasn't allocated reg correctly yet!");
 187     return 0;
 188   }
 189 }
 190
 191 const TargetRegisterClass *
 192 X86RegisterInfo::getMatchingSuperRegClass(const TargetRegisterClass *A,
 193                                           const TargetRegisterClass *B,
 194                                           unsigned SubIdx) const {
 195   switch (SubIdx) {
 196   default: return 0;
 197   case X86::sub_8bit:
 198     if (B == &X86::GR8RegClass) {
 199       if (A->getSize() == 2 || A->getSize() == 4 || A->getSize() == 8)
 200         return A;
 201     } else if (B == &X86::GR8_ABCD_LRegClass || B == &X86::GR8_ABCD_HRegClass) {
 202       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 203           A == &X86::GR64_NOREXRegClass ||
 204           A == &X86::GR64_NOSPRegClass ||
 205           A == &X86::GR64_NOREX_NOSPRegClass)
 206         return &X86::GR64_ABCDRegClass;
 207       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 208                A == &X86::GR32_NOREXRegClass ||
 209                A == &X86::GR32_NOSPRegClass)
 210         return &X86::GR32_ABCDRegClass;
 211       else if (A == &X86::GR16RegClass || A == &X86::GR16_ABCDRegClass ||
 212                A == &X86::GR16_NOREXRegClass)
 213         return &X86::GR16_ABCDRegClass;
 214     } else if (B == &X86::GR8_NOREXRegClass) {
 215       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 216           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 217         return &X86::GR64_NOREXRegClass;
 218       else if (A == &X86::GR64_ABCDRegClass)
 219         return &X86::GR64_ABCDRegClass;
 220       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 221                A == &X86::GR32_NOSPRegClass)
 222         return &X86::GR32_NOREXRegClass;
 223       else if (A == &X86::GR32_ABCDRegClass)
 224         return &X86::GR32_ABCDRegClass;
 225       else if (A == &X86::GR16RegClass || A == &X86::GR16_NOREXRegClass)
 226         return &X86::GR16_NOREXRegClass;
 227       else if (A == &X86::GR16_ABCDRegClass)
 228         return &X86::GR16_ABCDRegClass;
 229     }
 230     break;
 231   case X86::sub_8bit_hi:
 232     if (B == &X86::GR8_ABCD_HRegClass ||
 233         B->hasSubClass(&X86::GR8_ABCD_HRegClass))
 234       switch (A->getSize()) {
 235         case 2: return getCommonSubClass(A, &X86::GR16_ABCDRegClass);
 236         case 4: return getCommonSubClass(A, &X86::GR32_ABCDRegClass);
 237         case 8: return getCommonSubClass(A, &X86::GR64_ABCDRegClass);
 238         default: return 0;
 239       }
 240     break;
 241   case X86::sub_16bit:
 242     if (B == &X86::GR16RegClass) {
 243       if (A->getSize() == 4 || A->getSize() == 8)
 244         return A;
 245     } else if (B == &X86::GR16_ABCDRegClass) {
 246       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 247           A == &X86::GR64_NOREXRegClass ||
 248           A == &X86::GR64_NOSPRegClass ||
 249           A == &X86::GR64_NOREX_NOSPRegClass)
 250         return &X86::GR64_ABCDRegClass;
 251       else if (A == &X86::GR32RegClass || A == &X86::GR32_ABCDRegClass ||
 252                A == &X86::GR32_NOREXRegClass || A == &X86::GR32_NOSPRegClass)
 253         return &X86::GR32_ABCDRegClass;
 254     } else if (B == &X86::GR16_NOREXRegClass) {
 255       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 256           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 257         return &X86::GR64_NOREXRegClass;
 258       else if (A == &X86::GR64_ABCDRegClass)
 259         return &X86::GR64_ABCDRegClass;
 260       else if (A == &X86::GR32RegClass || A == &X86::GR32_NOREXRegClass ||
 261                A == &X86::GR32_NOSPRegClass)
 262         return &X86::GR32_NOREXRegClass;
 263       else if (A == &X86::GR32_ABCDRegClass)
 264         return &X86::GR64_ABCDRegClass;
 265     }
 266     break;
 267   case X86::sub_32bit:
 268     if (B == &X86::GR32RegClass) {
 269       if (A->getSize() == 8)
 270         return A;
 271     } else if (B == &X86::GR32_NOSPRegClass) {
 272       if (A == &X86::GR64RegClass || A == &X86::GR64_NOSPRegClass)
 273         return &X86::GR64_NOSPRegClass;
 274       if (A->getSize() == 8)
 275         return getCommonSubClass(A, &X86::GR64_NOSPRegClass);
 276     } else if (B == &X86::GR32_ABCDRegClass) {
 277       if (A == &X86::GR64RegClass || A == &X86::GR64_ABCDRegClass ||
 278           A == &X86::GR64_NOREXRegClass ||
 279           A == &X86::GR64_NOSPRegClass ||
 280           A == &X86::GR64_NOREX_NOSPRegClass)
 281         return &X86::GR64_ABCDRegClass;
 282     } else if (B == &X86::GR32_NOREXRegClass) {
 283       if (A == &X86::GR64RegClass || A == &X86::GR64_NOREXRegClass ||
 284           A == &X86::GR64_NOSPRegClass || A == &X86::GR64_NOREX_NOSPRegClass)
 285         return &X86::GR64_NOREXRegClass;
 286       else if (A == &X86::GR64_ABCDRegClass)
 287         return &X86::GR64_ABCDRegClass;
 288     }
 289     break;
 290   case X86::sub_ss:
 291     if (B == &X86::FR32RegClass)
 292       return A;
 293     break;
 294   case X86::sub_sd:
 295     if (B == &X86::FR64RegClass)
 296       return A;
 297     break;
 298   case X86::sub_xmm:
 299     if (B == &X86::VR128RegClass)
 300       return A;
 301     break;
 302   }
 303   return 0;
 304 }
 305
 306 const TargetRegisterClass*
 307 X86RegisterInfo::getLargestLegalSuperClass(const TargetRegisterClass *RC) const{
 308   const TargetRegisterClass *Super = RC;
 309   TargetRegisterClass::sc_iterator I = RC->superclasses_begin();
 310   do {
 311     switch (Super->getID()) {
 312     case X86::GR8RegClassID:
 313     case X86::GR16RegClassID:
 314     case X86::GR32RegClassID:
 315     case X86::GR64RegClassID:
 316     case X86::FR32RegClassID:
 317     case X86::FR64RegClassID:
 318     case X86::RFP32RegClassID:
 319     case X86::RFP64RegClassID:
 320     case X86::RFP80RegClassID:
 321     case X86::VR128RegClassID:
 322     case X86::VR256RegClassID:
 323       // Don't return a super-class that would shrink the spill size.
 324       // That can happen with the vector and float classes.
 325       if (Super->getSize() == RC->getSize())
 326         return Super;
 327     }
 328     Super = *I++;
 329   } while (Super);
 330   return RC;
 331 }
 332
 333 const TargetRegisterClass *
 334 X86RegisterInfo::getPointerRegClass(unsigned Kind) const {
 335   switch (Kind) {
 336   default: llvm_unreachable("Unexpected Kind in getPointerRegClass!");
 337   case 0: // Normal GPRs.
 338     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 339       return &X86::GR64RegClass;
 340     return &X86::GR32RegClass;
 341   case 1: // Normal GPRs except the stack pointer (for encoding reasons).
 342     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 343       return &X86::GR64_NOSPRegClass;
 344     return &X86::GR32_NOSPRegClass;
 345   case 2: // Available for tailcall (not callee-saved GPRs).
 346     if (TM.getSubtarget<X86Subtarget>().isTargetWin64())
 347       return &X86::GR64_TCW64RegClass;
 348     if (TM.getSubtarget<X86Subtarget>().is64Bit())
 349       return &X86::GR64_TCRegClass;
 350     return &X86::GR32_TCRegClass;
 351   }
 352 }
 353
 354 const TargetRegisterClass *
 355 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 356   if (RC == &X86::CCRRegClass) {
 357     if (Is64Bit)
 358       return &X86::GR64RegClass;
 359     else
 360       return &X86::GR32RegClass;
 361   }
 362   return RC;
 363 }
 364
 365 unsigned
 366 X86RegisterInfo::getRegPressureLimit(const TargetRegisterClass *RC,
 367                                      MachineFunction &MF) const {
 368   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 369
 370   unsigned FPDiff = TFI->hasFP(MF) ? 1 : 0;
 371   switch (RC->getID()) {
 372   default:
 373     return 0;
 374   case X86::GR32RegClassID:
 375     return 4 - FPDiff;
 376   case X86::GR64RegClassID:
 377     return 12 - FPDiff;
 378   case X86::VR128RegClassID:
 379     return TM.getSubtarget<X86Subtarget>().is64Bit() ? 10 : 4;
 380   case X86::VR64RegClassID:
 381     return 4;
 382   }
 383 }
 384
 385 const unsigned *
 386 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
 387   bool callsEHReturn = false;
 388   bool ghcCall = false;
 389
 390   if (MF) {
 391     callsEHReturn = MF->getMMI().callsEHReturn();
 392     const Function *F = MF->getFunction();
 393     ghcCall = (F ? F->getCallingConv() == CallingConv::GHC : false);
 394   }
 395
 396   static const unsigned GhcCalleeSavedRegs[] = {
 397     0
 398   };
 399
 400   static const unsigned CalleeSavedRegs32Bit[] = {
 401     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 402   };
 403
 404   static const unsigned CalleeSavedRegs32EHRet[] = {
 405     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 406   };
 407
 408   static const unsigned CalleeSavedRegs64Bit[] = {
 409     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 410   };
 411
 412   static const unsigned CalleeSavedRegs64EHRet[] = {
 413     X86::RAX, X86::RDX, X86::RBX, X86::R12,
 414     X86::R13, X86::R14, X86::R15, X86::RBP, 0
 415   };
 416
 417   static const unsigned CalleeSavedRegsWin64[] = {
 418     X86::RBX,   X86::RBP,   X86::RDI,   X86::RSI,
 419     X86::R12,   X86::R13,   X86::R14,   X86::R15,
 420     X86::XMM6,  X86::XMM7,  X86::XMM8,  X86::XMM9,
 421     X86::XMM10, X86::XMM11, X86::XMM12, X86::XMM13,
 422     X86::XMM14, X86::XMM15, 0
 423   };
 424
 425   if (ghcCall) {
 426     return GhcCalleeSavedRegs;
 427   } else if (Is64Bit) {
 428     if (IsWin64)
 429       return CalleeSavedRegsWin64;
 430     else
 431       return (callsEHReturn ? CalleeSavedRegs64EHRet : CalleeSavedRegs64Bit);
 432   } else {
 433     return (callsEHReturn ? CalleeSavedRegs32EHRet : CalleeSavedRegs32Bit);
 434   }
 435 }
 436
 437 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 438   BitVector Reserved(getNumRegs());
 439   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 440
 441   // Set the stack-pointer register and its aliases as reserved.
 442   Reserved.set(X86::RSP);
 443   Reserved.set(X86::ESP);
 444   Reserved.set(X86::SP);
 445   Reserved.set(X86::SPL);
 446
 447   // Set the instruction pointer register and its aliases as reserved.
 448   Reserved.set(X86::RIP);
 449   Reserved.set(X86::EIP);
 450   Reserved.set(X86::IP);
 451
 452   // Set the frame-pointer register and its aliases as reserved if needed.
 453   if (TFI->hasFP(MF)) {
 454     Reserved.set(X86::RBP);
 455     Reserved.set(X86::EBP);
 456     Reserved.set(X86::BP);
 457     Reserved.set(X86::BPL);
 458   }
 459
 460   // Mark the x87 stack registers as reserved, since they don't behave normally
 461   // with respect to liveness. We don't fully model the effects of x87 stack
 462   // pushes and pops after stackification.
 463   Reserved.set(X86::ST0);
 464   Reserved.set(X86::ST1);
 465   Reserved.set(X86::ST2);
 466   Reserved.set(X86::ST3);
 467   Reserved.set(X86::ST4);
 468   Reserved.set(X86::ST5);
 469   Reserved.set(X86::ST6);
 470   Reserved.set(X86::ST7);
 471   return Reserved;
 472 }
 473
 474 //===----------------------------------------------------------------------===//
 475 // Stack Frame Processing methods
 476 //===----------------------------------------------------------------------===//
 477
 478 bool X86RegisterInfo::canRealignStack(const MachineFunction &MF) const {
 479   const MachineFrameInfo *MFI = MF.getFrameInfo();
 480   return (RealignStack &&
 481           !MFI->hasVarSizedObjects());
 482 }
 483
 484 bool X86RegisterInfo::needsStackRealignment(const MachineFunction &MF) const {
 485   const MachineFrameInfo *MFI = MF.getFrameInfo();
 486   const Function *F = MF.getFunction();
 487   bool requiresRealignment = ((MFI->getMaxAlignment() > StackAlign) ||
 488                                F->hasFnAttr(Attribute::StackAlignment));
 489
 490   // FIXME: Currently we don't support stack realignment for functions with
 491   //        variable-sized allocas.
 492   // FIXME: It's more complicated than this...
 493   if (0 && requiresRealignment && MFI->hasVarSizedObjects())
 494     report_fatal_error(
 495       "Stack realignment in presence of dynamic allocas is not supported");
 496
 497   // If we've requested that we force align the stack do so now.
 498   if (ForceStackAlign)
 499     return canRealignStack(MF);
 500
 501   return requiresRealignment && canRealignStack(MF);
 502 }
 503
 504 bool X86RegisterInfo::hasReservedSpillSlot(const MachineFunction &MF,
 505                                            unsigned Reg, int &FrameIdx) const {
 506   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 507
 508   if (Reg == FramePtr && TFI->hasFP(MF)) {
 509     FrameIdx = MF.getFrameInfo()->getObjectIndexBegin();
 510     return true;
 511   }
 512   return false;
 513 }
 514
 515 static unsigned getSUBriOpcode(unsigned is64Bit, int64_t Imm) {
 516   if (is64Bit) {
 517     if (isInt<8>(Imm))
 518       return X86::SUB64ri8;
 519     return X86::SUB64ri32;
 520   } else {
 521     if (isInt<8>(Imm))
 522       return X86::SUB32ri8;
 523     return X86::SUB32ri;
 524   }
 525 }
 526
 527 static unsigned getADDriOpcode(unsigned is64Bit, int64_t Imm) {
 528   if (is64Bit) {
 529     if (isInt<8>(Imm))
 530       return X86::ADD64ri8;
 531     return X86::ADD64ri32;
 532   } else {
 533     if (isInt<8>(Imm))
 534       return X86::ADD32ri8;
 535     return X86::ADD32ri;
 536   }
 537 }
 538
 539 void X86RegisterInfo::
 540 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 541                               MachineBasicBlock::iterator I) const {
 542   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 543   bool reseveCallFrame = TFI->hasReservedCallFrame(MF);
 544   int Opcode = I->getOpcode();
 545   bool isDestroy = Opcode == getCallFrameDestroyOpcode();
 546   DebugLoc DL = I->getDebugLoc();
 547   uint64_t Amount = !reseveCallFrame ? I->getOperand(0).getImm() : 0;
 548   uint64_t CalleeAmt = isDestroy ? I->getOperand(1).getImm() : 0;
 549   I = MBB.erase(I);
 550
 551   if (!reseveCallFrame) {
 552     // If the stack pointer can be changed after prologue, turn the
 553     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
 554     // adjcallstackdown instruction into 'add ESP, <amt>'
 555     // TODO: consider using push / pop instead of sub + store / add
 556     if (Amount == 0)
 557       return;
 558
 559     // We need to keep the stack aligned properly.  To do this, we round the
 560     // amount of space needed for the outgoing arguments up to the next
 561     // alignment boundary.
 562     Amount = (Amount + StackAlign - 1) / StackAlign * StackAlign;
 563
 564     MachineInstr *New = 0;
 565     if (Opcode == getCallFrameSetupOpcode()) {
 566       New = BuildMI(MF, DL, TII.get(getSUBriOpcode(Is64Bit, Amount)),
 567                     StackPtr)
 568         .addReg(StackPtr)
 569         .addImm(Amount);
 570     } else {
 571       assert(Opcode == getCallFrameDestroyOpcode());
 572
 573       // Factor out the amount the callee already popped.
 574       Amount -= CalleeAmt;
 575
 576       if (Amount) {
 577         unsigned Opc = getADDriOpcode(Is64Bit, Amount);
 578         New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 579           .addReg(StackPtr).addImm(Amount);
 580       }
 581     }
 582
 583     if (New) {
 584       // The EFLAGS implicit def is dead.
 585       New->getOperand(3).setIsDead();
 586
 587       // Replace the pseudo instruction with a new instruction.
 588       MBB.insert(I, New);
 589     }
 590
 591     return;
 592   }
 593
 594   if (Opcode == getCallFrameDestroyOpcode() && CalleeAmt) {
 595     // If we are performing frame pointer elimination and if the callee pops
 596     // something off the stack pointer, add it back.  We do this until we have
 597     // more advanced stack pointer tracking ability.
 598     unsigned Opc = getSUBriOpcode(Is64Bit, CalleeAmt);
 599     MachineInstr *New = BuildMI(MF, DL, TII.get(Opc), StackPtr)
 600       .addReg(StackPtr).addImm(CalleeAmt);
 601
 602     // The EFLAGS implicit def is dead.
 603     New->getOperand(3).setIsDead();
 604     MBB.insert(I, New);
 605   }
 606 }
 607
 608 void
 609 X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 610                                      int SPAdj, RegScavenger *RS) const{
 611   assert(SPAdj == 0 && "Unexpected");
 612
 613   unsigned i = 0;
 614   MachineInstr &MI = *II;
 615   MachineFunction &MF = *MI.getParent()->getParent();
 616   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 617
 618   while (!MI.getOperand(i).isFI()) {
 619     ++i;
 620     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 621   }
 622
 623   int FrameIndex = MI.getOperand(i).getIndex();
 624   unsigned BasePtr;
 625
 626   unsigned Opc = MI.getOpcode();
 627   bool AfterFPPop = Opc == X86::TAILJMPm64 || Opc == X86::TAILJMPm;
 628   if (needsStackRealignment(MF))
 629     BasePtr = (FrameIndex < 0 ? FramePtr : StackPtr);
 630   else if (AfterFPPop)
 631     BasePtr = StackPtr;
 632   else
 633     BasePtr = (TFI->hasFP(MF) ? FramePtr : StackPtr);
 634
 635   // This must be part of a four operand memory reference.  Replace the
 636   // FrameIndex with base register with EBP.  Add an offset to the offset.
 637   MI.getOperand(i).ChangeToRegister(BasePtr, false);
 638
 639   // Now add the frame object offset to the offset from EBP.
 640   int FIOffset;
 641   if (AfterFPPop) {
 642     // Tail call jmp happens after FP is popped.
 643     const MachineFrameInfo *MFI = MF.getFrameInfo();
 644     FIOffset = MFI->getObjectOffset(FrameIndex) - TFI->getOffsetOfLocalArea();
 645   } else
 646     FIOffset = TFI->getFrameIndexOffset(MF, FrameIndex);
 647
 648   if (MI.getOperand(i+3).isImm()) {
 649     // Offset is a 32-bit integer.
 650     int Offset = FIOffset + (int)(MI.getOperand(i + 3).getImm());
 651     MI.getOperand(i + 3).ChangeToImmediate(Offset);
 652   } else {
 653     // Offset is symbolic. This is extremely rare.
 654     uint64_t Offset = FIOffset + (uint64_t)MI.getOperand(i+3).getOffset();
 655     MI.getOperand(i+3).setOffset(Offset);
 656   }
 657 }
 658
 659 unsigned X86RegisterInfo::getRARegister() const {
 660   return Is64Bit ? X86::RIP     // Should have dwarf #16.
 661                  : X86::EIP;    // Should have dwarf #8.
 662 }
 663
 664 unsigned X86RegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 665   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 666   return TFI->hasFP(MF) ? FramePtr : StackPtr;
 667 }
 668
 669 unsigned X86RegisterInfo::getEHExceptionRegister() const {
 670   llvm_unreachable("What is the exception register");
 671   return 0;
 672 }
 673
 674 unsigned X86RegisterInfo::getEHHandlerRegister() const {
 675   llvm_unreachable("What is the exception handler register");
 676   return 0;
 677 }
 678
 679 namespace llvm {
 680 unsigned getX86SubSuperRegister(unsigned Reg, EVT VT, bool High) {
 681   switch (VT.getSimpleVT().SimpleTy) {
 682   default: return Reg;
 683   case MVT::i8:
 684     if (High) {
 685       switch (Reg) {
 686       default: return 0;
 687       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 688         return X86::AH;
 689       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 690         return X86::DH;
 691       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 692         return X86::CH;
 693       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 694         return X86::BH;
 695       }
 696     } else {
 697       switch (Reg) {
 698       default: return 0;
 699       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 700         return X86::AL;
 701       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 702         return X86::DL;
 703       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 704         return X86::CL;
 705       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 706         return X86::BL;
 707       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 708         return X86::SIL;
 709       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 710         return X86::DIL;
 711       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 712         return X86::BPL;
 713       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 714         return X86::SPL;
 715       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 716         return X86::R8B;
 717       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 718         return X86::R9B;
 719       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 720         return X86::R10B;
 721       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 722         return X86::R11B;
 723       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 724         return X86::R12B;
 725       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 726         return X86::R13B;
 727       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 728         return X86::R14B;
 729       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 730         return X86::R15B;
 731       }
 732     }
 733   case MVT::i16:
 734     switch (Reg) {
 735     default: return Reg;
 736     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 737       return X86::AX;
 738     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 739       return X86::DX;
 740     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 741       return X86::CX;
 742     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 743       return X86::BX;
 744     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 745       return X86::SI;
 746     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 747       return X86::DI;
 748     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 749       return X86::BP;
 750     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 751       return X86::SP;
 752     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 753       return X86::R8W;
 754     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 755       return X86::R9W;
 756     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 757       return X86::R10W;
 758     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 759       return X86::R11W;
 760     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 761       return X86::R12W;
 762     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 763       return X86::R13W;
 764     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 765       return X86::R14W;
 766     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 767       return X86::R15W;
 768     }
 769   case MVT::i32:
 770     switch (Reg) {
 771     default: return Reg;
 772     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 773       return X86::EAX;
 774     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 775       return X86::EDX;
 776     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 777       return X86::ECX;
 778     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 779       return X86::EBX;
 780     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 781       return X86::ESI;
 782     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 783       return X86::EDI;
 784     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 785       return X86::EBP;
 786     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 787       return X86::ESP;
 788     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 789       return X86::R8D;
 790     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 791       return X86::R9D;
 792     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 793       return X86::R10D;
 794     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 795       return X86::R11D;
 796     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 797       return X86::R12D;
 798     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 799       return X86::R13D;
 800     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 801       return X86::R14D;
 802     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 803       return X86::R15D;
 804     }
 805   case MVT::i64:
 806     switch (Reg) {
 807     default: return Reg;
 808     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
 809       return X86::RAX;
 810     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
 811       return X86::RDX;
 812     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
 813       return X86::RCX;
 814     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
 815       return X86::RBX;
 816     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
 817       return X86::RSI;
 818     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
 819       return X86::RDI;
 820     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
 821       return X86::RBP;
 822     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
 823       return X86::RSP;
 824     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
 825       return X86::R8;
 826     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
 827       return X86::R9;
 828     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
 829       return X86::R10;
 830     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
 831       return X86::R11;
 832     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
 833       return X86::R12;
 834     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
 835       return X86::R13;
 836     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
 837       return X86::R14;
 838     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
 839       return X86::R15;
 840     }
 841   }
 842
 843   return Reg;
 844 }
 845 }
 846
 847 #include "X86GenRegisterInfo.inc"
 848
 849 namespace {
 850   struct MSAH : public MachineFunctionPass {
 851     static char ID;
 852     MSAH() : MachineFunctionPass(ID) {}
 853
 854     virtual bool runOnMachineFunction(MachineFunction &MF) {
 855       const X86TargetMachine *TM =
 856         static_cast<const X86TargetMachine *>(&MF.getTarget());
 857       const X86RegisterInfo *X86RI = TM->getRegisterInfo();
 858       MachineRegisterInfo &RI = MF.getRegInfo();
 859       X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 860       unsigned StackAlignment = X86RI->getStackAlignment();
 861
 862       // Be over-conservative: scan over all vreg defs and find whether vector
 863       // registers are used. If yes, there is a possibility that vector register
 864       // will be spilled and thus require dynamic stack realignment.
 865       for (unsigned i = 0, e = RI.getNumVirtRegs(); i != e; ++i) {
 866         unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
 867         if (RI.getRegClass(Reg)->getAlignment() > StackAlignment) {
 868           FuncInfo->setReserveFP(true);
 869           return true;
 870         }
 871       }
 872       // Nothing to do
 873       return false;
 874     }
 875
 876     virtual const char *getPassName() const {
 877       return "X86 Maximal Stack Alignment Check";
 878     }
 879
 880     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 881       AU.setPreservesCFG();
 882       MachineFunctionPass::getAnalysisUsage(AU);
 883     }
 884   };
 885
 886   char MSAH::ID = 0;
 887 }
 888
 889 FunctionPass*
 890 llvm::createX86MaxStackAlignmentHeuristicPass() { return new MSAH(); }