lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/Target/TargetAsmInfo.h"
  30 #include "llvm/Target/TargetFrameInfo.h"
  31 #include "llvm/Target/TargetInstrInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/BitVector.h"
  36 #include "llvm/ADT/STLExtras.h"
  37 using namespace llvm;
  38
  39 namespace {
  40   cl::opt<bool>
  41   NoFusing("disable-spill-fusing",
  42            cl::desc("Disable fusing of spill code into instructions"));
  43   cl::opt<bool>
  44   PrintFailedFusing("print-failed-fuse-candidates",
  45                     cl::desc("Print instructions that the allocator wants to"
  46                              " fuse, but the X86 backend currently can't"),
  47                     cl::Hidden);
  48 }
  49
  50 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  51                                  const TargetInstrInfo &tii)
  52   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  53     TM(tm), TII(tii) {
  54   // Cache some information.
  55   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  56   Is64Bit = Subtarget->is64Bit();
  57   if (Is64Bit) {
  58     SlotSize = 8;
  59     StackPtr = X86::RSP;
  60     FramePtr = X86::RBP;
  61   } else {
  62     SlotSize = 4;
  63     StackPtr = X86::ESP;
  64     FramePtr = X86::EBP;
  65   }
  66 }
  67
  68 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
  69                                           MachineBasicBlock::iterator MI,
  70                                           unsigned SrcReg, int FrameIdx,
  71                                           const TargetRegisterClass *RC) const {
  72   unsigned Opc;
  73   if (RC == &X86::GR64RegClass) {
  74     Opc = X86::MOV64mr;
  75   } else if (RC == &X86::GR32RegClass) {
  76     Opc = X86::MOV32mr;
  77   } else if (RC == &X86::GR16RegClass) {
  78     Opc = X86::MOV16mr;
  79   } else if (RC == &X86::GR8RegClass) {
  80     Opc = X86::MOV8mr;
  81   } else if (RC == &X86::GR32_RegClass) {
  82     Opc = X86::MOV32_mr;
  83   } else if (RC == &X86::GR16_RegClass) {
  84     Opc = X86::MOV16_mr;
  85   } else if (RC == &X86::RFPRegClass || RC == &X86::RSTRegClass) {
  86     Opc = X86::FpST64m;
  87   } else if (RC == &X86::FR32RegClass) {
  88     Opc = X86::MOVSSmr;
  89   } else if (RC == &X86::FR64RegClass) {
  90     Opc = X86::MOVSDmr;
  91   } else if (RC == &X86::VR128RegClass) {
  92     Opc = X86::MOVAPSmr;
  93   } else if (RC == &X86::VR64RegClass) {
  94     Opc = X86::MMX_MOVQ64mr;
  95   } else {
  96     assert(0 && "Unknown regclass");
  97     abort();
  98   }
  99   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 100     .addReg(SrcReg, false, false, true);
 101 }
 102
 103 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 104                                            MachineBasicBlock::iterator MI,
 105                                            unsigned DestReg, int FrameIdx,
 106                                            const TargetRegisterClass *RC) const{
 107   unsigned Opc;
 108   if (RC == &X86::GR64RegClass) {
 109     Opc = X86::MOV64rm;
 110   } else if (RC == &X86::GR32RegClass) {
 111     Opc = X86::MOV32rm;
 112   } else if (RC == &X86::GR16RegClass) {
 113     Opc = X86::MOV16rm;
 114   } else if (RC == &X86::GR8RegClass) {
 115     Opc = X86::MOV8rm;
 116   } else if (RC == &X86::GR32_RegClass) {
 117     Opc = X86::MOV32_rm;
 118   } else if (RC == &X86::GR16_RegClass) {
 119     Opc = X86::MOV16_rm;
 120   } else if (RC == &X86::RFPRegClass || RC == &X86::RSTRegClass) {
 121     Opc = X86::FpLD64m;
 122   } else if (RC == &X86::FR32RegClass) {
 123     Opc = X86::MOVSSrm;
 124   } else if (RC == &X86::FR64RegClass) {
 125     Opc = X86::MOVSDrm;
 126   } else if (RC == &X86::VR128RegClass) {
 127     Opc = X86::MOVAPSrm;
 128   } else if (RC == &X86::VR64RegClass) {
 129     Opc = X86::MMX_MOVQ64rm;
 130   } else {
 131     assert(0 && "Unknown regclass");
 132     abort();
 133   }
 134   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 135 }
 136
 137 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 138                                    MachineBasicBlock::iterator MI,
 139                                    unsigned DestReg, unsigned SrcReg,
 140                                    const TargetRegisterClass *RC) const {
 141   unsigned Opc;
 142   if (RC == &X86::GR64RegClass) {
 143     Opc = X86::MOV64rr;
 144   } else if (RC == &X86::GR32RegClass) {
 145     Opc = X86::MOV32rr;
 146   } else if (RC == &X86::GR16RegClass) {
 147     Opc = X86::MOV16rr;
 148   } else if (RC == &X86::GR8RegClass) {
 149     Opc = X86::MOV8rr;
 150   } else if (RC == &X86::GR32_RegClass) {
 151     Opc = X86::MOV32_rr;
 152   } else if (RC == &X86::GR16_RegClass) {
 153     Opc = X86::MOV16_rr;
 154   } else if (RC == &X86::RFPRegClass || RC == &X86::RSTRegClass) {
 155     Opc = X86::FpMOV;
 156   } else if (RC == &X86::FR32RegClass) {
 157     Opc = X86::FsMOVAPSrr;
 158   } else if (RC == &X86::FR64RegClass) {
 159     Opc = X86::FsMOVAPDrr;
 160   } else if (RC == &X86::VR128RegClass) {
 161     Opc = X86::MOVAPSrr;
 162   } else if (RC == &X86::VR64RegClass) {
 163     Opc = X86::MMX_MOVQ64rr;
 164   } else {
 165     assert(0 && "Unknown regclass");
 166     abort();
 167   }
 168   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
 169 }
 170
 171
 172 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 173                                     MachineBasicBlock::iterator I,
 174                                     unsigned DestReg,
 175                                     const MachineInstr *Orig) const {
 176   MachineInstr *MI = Orig->clone();
 177   MI->getOperand(0).setReg(DestReg);
 178   MBB.insert(I, MI);
 179 }
 180
 181 static MachineInstr *FuseTwoAddrInst(unsigned Opcode, unsigned FrameIndex,
 182                                      MachineInstr *MI,
 183                                      const TargetInstrInfo &TII) {
 184   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
 185   // Create the base instruction with the memory operand as the first part.
 186   MachineInstrBuilder MIB = addFrameReference(BuildMI(TII.get(Opcode)),
 187                                               FrameIndex);
 188
 189   // Loop over the rest of the ri operands, converting them over.
 190   for (unsigned i = 0; i != NumOps; ++i) {
 191     MachineOperand &MO = MI->getOperand(i+2);
 192     if (MO.isReg())
 193       MIB = MIB.addReg(MO.getReg(), false, MO.isImplicit());
 194     else if (MO.isImm())
 195       MIB = MIB.addImm(MO.getImm());
 196     else if (MO.isGlobalAddress())
 197       MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 198     else if (MO.isJumpTableIndex())
 199       MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 200     else if (MO.isExternalSymbol())
 201       MIB = MIB.addExternalSymbol(MO.getSymbolName());
 202     else
 203       assert(0 && "Unknown operand type!");
 204   }
 205   return MIB;
 206 }
 207
 208 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
 209                               unsigned FrameIndex, MachineInstr *MI,
 210                               const TargetInstrInfo &TII) {
 211   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 212
 213   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 214     MachineOperand &MO = MI->getOperand(i);
 215     if (i == OpNo) {
 216       assert(MO.isReg() && "Expected to fold into reg operand!");
 217       MIB = addFrameReference(MIB, FrameIndex);
 218     } else if (MO.isReg())
 219       MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 220     else if (MO.isImm())
 221       MIB = MIB.addImm(MO.getImm());
 222     else if (MO.isGlobalAddress())
 223       MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 224     else if (MO.isJumpTableIndex())
 225       MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 226     else if (MO.isExternalSymbol())
 227       MIB = MIB.addExternalSymbol(MO.getSymbolName());
 228     else
 229       assert(0 && "Unknown operand for FuseInst!");
 230   }
 231   return MIB;
 232 }
 233
 234 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII,
 235                                 unsigned Opcode, unsigned FrameIndex,
 236                                 MachineInstr *MI) {
 237   return addFrameReference(BuildMI(TII.get(Opcode)), FrameIndex).addImm(0);
 238 }
 239
 240
 241 //===----------------------------------------------------------------------===//
 242 // Efficient Lookup Table Support
 243 //===----------------------------------------------------------------------===//
 244
 245 namespace {
 246   /// TableEntry - Maps the 'from' opcode to a fused form of the 'to' opcode.
 247   ///
 248   struct TableEntry {
 249     unsigned from;                      // Original opcode.
 250     unsigned to;                        // New opcode.
 251
 252     // less operators used by STL search.
 253     bool operator<(const TableEntry &TE) const { return from < TE.from; }
 254     friend bool operator<(const TableEntry &TE, unsigned V) {
 255       return TE.from < V;
 256     }
 257     friend bool operator<(unsigned V, const TableEntry &TE) {
 258       return V < TE.from;
 259     }
 260   };
 261 }
 262
 263 /// TableIsSorted - Return true if the table is in 'from' opcode order.
 264 ///
 265 static bool TableIsSorted(const TableEntry *Table, unsigned NumEntries) {
 266   for (unsigned i = 1; i != NumEntries; ++i)
 267     if (!(Table[i-1] < Table[i])) {
 268       cerr << "Entries out of order " << Table[i-1].from
 269            << " " << Table[i].from << "\n";
 270       return false;
 271     }
 272   return true;
 273 }
 274
 275 /// TableLookup - Return the table entry matching the specified opcode.
 276 /// Otherwise return NULL.
 277 static const TableEntry *TableLookup(const TableEntry *Table, unsigned N,
 278                                 unsigned Opcode) {
 279   const TableEntry *I = std::lower_bound(Table, Table+N, Opcode);
 280   if (I != Table+N && I->from == Opcode)
 281     return I;
 282   return NULL;
 283 }
 284
 285 #define ARRAY_SIZE(TABLE)  \
 286    (sizeof(TABLE)/sizeof(TABLE[0]))
 287
 288 #ifdef NDEBUG
 289 #define ASSERT_SORTED(TABLE)
 290 #else
 291 #define ASSERT_SORTED(TABLE)                                              \
 292   { static bool TABLE##Checked = false;                                   \
 293     if (!TABLE##Checked) {                                                \
 294        assert(TableIsSorted(TABLE, ARRAY_SIZE(TABLE)) &&                  \
 295               "All lookup tables must be sorted for efficient access!");  \
 296        TABLE##Checked = true;                                             \
 297     }                                                                     \
 298   }
 299 #endif
 300
 301
 302 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI,
 303                                                  unsigned i,
 304                                                  int FrameIndex) const {
 305   // Check switch flag
 306   if (NoFusing) return NULL;
 307
 308   // Table (and size) to search
 309   const TableEntry *OpcodeTablePtr = NULL;
 310   unsigned OpcodeTableSize = 0;
 311   bool isTwoAddrFold = false;
 312   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
 313   bool isTwoAddr = NumOps > 1 &&
 314     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
 315
 316   MachineInstr *NewMI = NULL;
 317   // Folding a memory location into the two-address part of a two-address
 318   // instruction is different than folding it other places.  It requires
 319   // replacing the *two* registers with the memory location.
 320   if (isTwoAddr && NumOps >= 2 && i < 2 &&
 321       MI->getOperand(0).isReg() &&
 322       MI->getOperand(1).isReg() &&
 323       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
 324     static const TableEntry OpcodeTable[] = {
 325       { X86::ADC32ri,     X86::ADC32mi },
 326       { X86::ADC32ri8,    X86::ADC32mi8 },
 327       { X86::ADC32rr,     X86::ADC32mr },
 328       { X86::ADC64ri32,   X86::ADC64mi32 },
 329       { X86::ADC64ri8,    X86::ADC64mi8 },
 330       { X86::ADC64rr,     X86::ADC64mr },
 331       { X86::ADD16ri,     X86::ADD16mi },
 332       { X86::ADD16ri8,    X86::ADD16mi8 },
 333       { X86::ADD16rr,     X86::ADD16mr },
 334       { X86::ADD32ri,     X86::ADD32mi },
 335       { X86::ADD32ri8,    X86::ADD32mi8 },
 336       { X86::ADD32rr,     X86::ADD32mr },
 337       { X86::ADD64ri32,   X86::ADD64mi32 },
 338       { X86::ADD64ri8,    X86::ADD64mi8 },
 339       { X86::ADD64rr,     X86::ADD64mr },
 340       { X86::ADD8ri,      X86::ADD8mi },
 341       { X86::ADD8rr,      X86::ADD8mr },
 342       { X86::AND16ri,     X86::AND16mi },
 343       { X86::AND16ri8,    X86::AND16mi8 },
 344       { X86::AND16rr,     X86::AND16mr },
 345       { X86::AND32ri,     X86::AND32mi },
 346       { X86::AND32ri8,    X86::AND32mi8 },
 347       { X86::AND32rr,     X86::AND32mr },
 348       { X86::AND64ri32,   X86::AND64mi32 },
 349       { X86::AND64ri8,    X86::AND64mi8 },
 350       { X86::AND64rr,     X86::AND64mr },
 351       { X86::AND8ri,      X86::AND8mi },
 352       { X86::AND8rr,      X86::AND8mr },
 353       { X86::DEC16r,      X86::DEC16m },
 354       { X86::DEC32r,      X86::DEC32m },
 355       { X86::DEC64_16r,   X86::DEC16m },
 356       { X86::DEC64_32r,   X86::DEC32m },
 357       { X86::DEC64r,      X86::DEC64m },
 358       { X86::DEC8r,       X86::DEC8m },
 359       { X86::INC16r,      X86::INC16m },
 360       { X86::INC32r,      X86::INC32m },
 361       { X86::INC64_16r,   X86::INC16m },
 362       { X86::INC64_32r,   X86::INC32m },
 363       { X86::INC64r,      X86::INC64m },
 364       { X86::INC8r,       X86::INC8m },
 365       { X86::NEG16r,      X86::NEG16m },
 366       { X86::NEG32r,      X86::NEG32m },
 367       { X86::NEG64r,      X86::NEG64m },
 368       { X86::NEG8r,       X86::NEG8m },
 369       { X86::NOT16r,      X86::NOT16m },
 370       { X86::NOT32r,      X86::NOT32m },
 371       { X86::NOT64r,      X86::NOT64m },
 372       { X86::NOT8r,       X86::NOT8m },
 373       { X86::OR16ri,      X86::OR16mi },
 374       { X86::OR16ri8,     X86::OR16mi8 },
 375       { X86::OR16rr,      X86::OR16mr },
 376       { X86::OR32ri,      X86::OR32mi },
 377       { X86::OR32ri8,     X86::OR32mi8 },
 378       { X86::OR32rr,      X86::OR32mr },
 379       { X86::OR64ri32,    X86::OR64mi32 },
 380       { X86::OR64ri8,     X86::OR64mi8 },
 381       { X86::OR64rr,      X86::OR64mr },
 382       { X86::OR8ri,       X86::OR8mi },
 383       { X86::OR8rr,       X86::OR8mr },
 384       { X86::ROL16r1,     X86::ROL16m1 },
 385       { X86::ROL16rCL,    X86::ROL16mCL },
 386       { X86::ROL16ri,     X86::ROL16mi },
 387       { X86::ROL32r1,     X86::ROL32m1 },
 388       { X86::ROL32rCL,    X86::ROL32mCL },
 389       { X86::ROL32ri,     X86::ROL32mi },
 390       { X86::ROL64r1,     X86::ROL64m1 },
 391       { X86::ROL64rCL,    X86::ROL64mCL },
 392       { X86::ROL64ri,     X86::ROL64mi },
 393       { X86::ROL8r1,      X86::ROL8m1 },
 394       { X86::ROL8rCL,     X86::ROL8mCL },
 395       { X86::ROL8ri,      X86::ROL8mi },
 396       { X86::ROR16r1,     X86::ROR16m1 },
 397       { X86::ROR16rCL,    X86::ROR16mCL },
 398       { X86::ROR16ri,     X86::ROR16mi },
 399       { X86::ROR32r1,     X86::ROR32m1 },
 400       { X86::ROR32rCL,    X86::ROR32mCL },
 401       { X86::ROR32ri,     X86::ROR32mi },
 402       { X86::ROR64r1,     X86::ROR64m1 },
 403       { X86::ROR64rCL,    X86::ROR64mCL },
 404       { X86::ROR64ri,     X86::ROR64mi },
 405       { X86::ROR8r1,      X86::ROR8m1 },
 406       { X86::ROR8rCL,     X86::ROR8mCL },
 407       { X86::ROR8ri,      X86::ROR8mi },
 408       { X86::SAR16r1,     X86::SAR16m1 },
 409       { X86::SAR16rCL,    X86::SAR16mCL },
 410       { X86::SAR16ri,     X86::SAR16mi },
 411       { X86::SAR32r1,     X86::SAR32m1 },
 412       { X86::SAR32rCL,    X86::SAR32mCL },
 413       { X86::SAR32ri,     X86::SAR32mi },
 414       { X86::SAR64r1,     X86::SAR64m1 },
 415       { X86::SAR64rCL,    X86::SAR64mCL },
 416       { X86::SAR64ri,     X86::SAR64mi },
 417       { X86::SAR8r1,      X86::SAR8m1 },
 418       { X86::SAR8rCL,     X86::SAR8mCL },
 419       { X86::SAR8ri,      X86::SAR8mi },
 420       { X86::SBB32ri,     X86::SBB32mi },
 421       { X86::SBB32ri8,    X86::SBB32mi8 },
 422       { X86::SBB32rr,     X86::SBB32mr },
 423       { X86::SBB64ri32,   X86::SBB64mi32 },
 424       { X86::SBB64ri8,    X86::SBB64mi8 },
 425       { X86::SBB64rr,     X86::SBB64mr },
 426       { X86::SHL16r1,     X86::SHL16m1 },
 427       { X86::SHL16rCL,    X86::SHL16mCL },
 428       { X86::SHL16ri,     X86::SHL16mi },
 429       { X86::SHL32r1,     X86::SHL32m1 },
 430       { X86::SHL32rCL,    X86::SHL32mCL },
 431       { X86::SHL32ri,     X86::SHL32mi },
 432       { X86::SHL64r1,     X86::SHL64m1 },
 433       { X86::SHL64rCL,    X86::SHL64mCL },
 434       { X86::SHL64ri,     X86::SHL64mi },
 435       { X86::SHL8r1,      X86::SHL8m1 },
 436       { X86::SHL8rCL,     X86::SHL8mCL },
 437       { X86::SHL8ri,      X86::SHL8mi },
 438       { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 439       { X86::SHLD16rri8,  X86::SHLD16mri8 },
 440       { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 441       { X86::SHLD32rri8,  X86::SHLD32mri8 },
 442       { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 443       { X86::SHLD64rri8,  X86::SHLD64mri8 },
 444       { X86::SHR16r1,     X86::SHR16m1 },
 445       { X86::SHR16rCL,    X86::SHR16mCL },
 446       { X86::SHR16ri,     X86::SHR16mi },
 447       { X86::SHR32r1,     X86::SHR32m1 },
 448       { X86::SHR32rCL,    X86::SHR32mCL },
 449       { X86::SHR32ri,     X86::SHR32mi },
 450       { X86::SHR64r1,     X86::SHR64m1 },
 451       { X86::SHR64rCL,    X86::SHR64mCL },
 452       { X86::SHR64ri,     X86::SHR64mi },
 453       { X86::SHR8r1,      X86::SHR8m1 },
 454       { X86::SHR8rCL,     X86::SHR8mCL },
 455       { X86::SHR8ri,      X86::SHR8mi },
 456       { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 457       { X86::SHRD16rri8,  X86::SHRD16mri8 },
 458       { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 459       { X86::SHRD32rri8,  X86::SHRD32mri8 },
 460       { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 461       { X86::SHRD64rri8,  X86::SHRD64mri8 },
 462       { X86::SUB16ri,     X86::SUB16mi },
 463       { X86::SUB16ri8,    X86::SUB16mi8 },
 464       { X86::SUB16rr,     X86::SUB16mr },
 465       { X86::SUB32ri,     X86::SUB32mi },
 466       { X86::SUB32ri8,    X86::SUB32mi8 },
 467       { X86::SUB32rr,     X86::SUB32mr },
 468       { X86::SUB64ri32,   X86::SUB64mi32 },
 469       { X86::SUB64ri8,    X86::SUB64mi8 },
 470       { X86::SUB64rr,     X86::SUB64mr },
 471       { X86::SUB8ri,      X86::SUB8mi },
 472       { X86::SUB8rr,      X86::SUB8mr },
 473       { X86::XOR16ri,     X86::XOR16mi },
 474       { X86::XOR16ri8,    X86::XOR16mi8 },
 475       { X86::XOR16rr,     X86::XOR16mr },
 476       { X86::XOR32ri,     X86::XOR32mi },
 477       { X86::XOR32ri8,    X86::XOR32mi8 },
 478       { X86::XOR32rr,     X86::XOR32mr },
 479       { X86::XOR64ri32,   X86::XOR64mi32 },
 480       { X86::XOR64ri8,    X86::XOR64mi8 },
 481       { X86::XOR64rr,     X86::XOR64mr },
 482       { X86::XOR8ri,      X86::XOR8mi },
 483       { X86::XOR8rr,      X86::XOR8mr }
 484     };
 485     ASSERT_SORTED(OpcodeTable);
 486     OpcodeTablePtr = OpcodeTable;
 487     OpcodeTableSize = ARRAY_SIZE(OpcodeTable);
 488     isTwoAddrFold = true;
 489   } else if (i == 0) { // If operand 0
 490     if (MI->getOpcode() == X86::MOV16r0)
 491       NewMI = MakeM0Inst(TII, X86::MOV16mi, FrameIndex, MI);
 492     else if (MI->getOpcode() == X86::MOV32r0)
 493       NewMI = MakeM0Inst(TII, X86::MOV32mi, FrameIndex, MI);
 494     else if (MI->getOpcode() == X86::MOV64r0)
 495       NewMI = MakeM0Inst(TII, X86::MOV64mi32, FrameIndex, MI);
 496     else if (MI->getOpcode() == X86::MOV8r0)
 497       NewMI = MakeM0Inst(TII, X86::MOV8mi, FrameIndex, MI);
 498     if (NewMI) {
 499       NewMI->copyKillDeadInfo(MI);
 500       return NewMI;
 501     }
 502
 503     static const TableEntry OpcodeTable[] = {
 504       { X86::CMP16ri,     X86::CMP16mi },
 505       { X86::CMP16ri8,    X86::CMP16mi8 },
 506       { X86::CMP32ri,     X86::CMP32mi },
 507       { X86::CMP32ri8,    X86::CMP32mi8 },
 508       { X86::CMP8ri,      X86::CMP8mi },
 509       { X86::DIV16r,      X86::DIV16m },
 510       { X86::DIV32r,      X86::DIV32m },
 511       { X86::DIV64r,      X86::DIV64m },
 512       { X86::DIV8r,       X86::DIV8m },
 513       { X86::FsMOVAPDrr,  X86::MOVSDmr },
 514       { X86::FsMOVAPSrr,  X86::MOVSSmr },
 515       { X86::IDIV16r,     X86::IDIV16m },
 516       { X86::IDIV32r,     X86::IDIV32m },
 517       { X86::IDIV64r,     X86::IDIV64m },
 518       { X86::IDIV8r,      X86::IDIV8m },
 519       { X86::IMUL16r,     X86::IMUL16m },
 520       { X86::IMUL32r,     X86::IMUL32m },
 521       { X86::IMUL64r,     X86::IMUL64m },
 522       { X86::IMUL8r,      X86::IMUL8m },
 523       { X86::MOV16ri,     X86::MOV16mi },
 524       { X86::MOV16rr,     X86::MOV16mr },
 525       { X86::MOV32ri,     X86::MOV32mi },
 526       { X86::MOV32rr,     X86::MOV32mr },
 527       { X86::MOV64ri32,   X86::MOV64mi32 },
 528       { X86::MOV64rr,     X86::MOV64mr },
 529       { X86::MOV8ri,      X86::MOV8mi },
 530       { X86::MOV8rr,      X86::MOV8mr },
 531       { X86::MOVAPDrr,    X86::MOVAPDmr },
 532       { X86::MOVAPSrr,    X86::MOVAPSmr },
 533       { X86::MOVPDI2DIrr, X86::MOVPDI2DImr },
 534       { X86::MOVPQIto64rr,X86::MOVPQIto64mr },
 535       { X86::MOVPS2SSrr,  X86::MOVPS2SSmr },
 536       { X86::MOVSDrr,     X86::MOVSDmr },
 537       { X86::MOVSDto64rr, X86::MOVSDto64mr },
 538       { X86::MOVSS2DIrr,  X86::MOVSS2DImr },
 539       { X86::MOVSSrr,     X86::MOVSSmr },
 540       { X86::MOVUPDrr,    X86::MOVUPDmr },
 541       { X86::MOVUPSrr,    X86::MOVUPSmr },
 542       { X86::MUL16r,      X86::MUL16m },
 543       { X86::MUL32r,      X86::MUL32m },
 544       { X86::MUL64r,      X86::MUL64m },
 545       { X86::MUL8r,       X86::MUL8m },
 546       { X86::SETAEr,      X86::SETAEm },
 547       { X86::SETAr,       X86::SETAm },
 548       { X86::SETBEr,      X86::SETBEm },
 549       { X86::SETBr,       X86::SETBm },
 550       { X86::SETEr,       X86::SETEm },
 551       { X86::SETGEr,      X86::SETGEm },
 552       { X86::SETGr,       X86::SETGm },
 553       { X86::SETLEr,      X86::SETLEm },
 554       { X86::SETLr,       X86::SETLm },
 555       { X86::SETNEr,      X86::SETNEm },
 556       { X86::SETNPr,      X86::SETNPm },
 557       { X86::SETNSr,      X86::SETNSm },
 558       { X86::SETPr,       X86::SETPm },
 559       { X86::SETSr,       X86::SETSm },
 560       { X86::TEST16ri,    X86::TEST16mi },
 561       { X86::TEST32ri,    X86::TEST32mi },
 562       { X86::TEST64ri32,  X86::TEST64mi32 },
 563       { X86::TEST8ri,     X86::TEST8mi },
 564       { X86::XCHG16rr,    X86::XCHG16mr },
 565       { X86::XCHG32rr,    X86::XCHG32mr },
 566       { X86::XCHG64rr,    X86::XCHG64mr },
 567       { X86::XCHG8rr,     X86::XCHG8mr }
 568     };
 569     ASSERT_SORTED(OpcodeTable);
 570     OpcodeTablePtr = OpcodeTable;
 571     OpcodeTableSize = ARRAY_SIZE(OpcodeTable);
 572   } else if (i == 1) {
 573     static const TableEntry OpcodeTable[] = {
 574       { X86::CMP16rr,         X86::CMP16rm },
 575       { X86::CMP32rr,         X86::CMP32rm },
 576       { X86::CMP64ri32,       X86::CMP64mi32 },
 577       { X86::CMP64ri8,        X86::CMP64mi8 },
 578       { X86::CMP64rr,         X86::CMP64rm },
 579       { X86::CMP8rr,          X86::CMP8rm },
 580       { X86::CMPPDrri,        X86::CMPPDrmi },
 581       { X86::CMPPSrri,        X86::CMPPSrmi },
 582       { X86::CMPSDrr,         X86::CMPSDrm },
 583       { X86::CMPSSrr,         X86::CMPSSrm },
 584       { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 585       { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 586       { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 587       { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 588       { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 589       { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 590       { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 591       { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 592       { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 593       { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 594       { X86::FsMOVAPDrr,      X86::MOVSDrm },
 595       { X86::FsMOVAPSrr,      X86::MOVSSrm },
 596       { X86::IMUL16rri,       X86::IMUL16rmi },
 597       { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 598       { X86::IMUL32rri,       X86::IMUL32rmi },
 599       { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 600       { X86::IMUL64rr,        X86::IMUL64rm },
 601       { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 602       { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 603       { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 604       { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 605       { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 606       { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 607       { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 608       { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 609       { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 610       { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 611       { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 612       { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 613       { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 614       { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 615       { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 616       { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 617       { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 618       { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 619       { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 620       { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 621       { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 622       { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 623       { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 624       { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 625       { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 626       { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 627       { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 628       { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 629       { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 630       { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 631       { X86::MOV16rr,         X86::MOV16rm },
 632       { X86::MOV32rr,         X86::MOV32rm },
 633       { X86::MOV64rr,         X86::MOV64rm },
 634       { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
 635       { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 636       { X86::MOV8rr,          X86::MOV8rm },
 637       { X86::MOVAPDrr,        X86::MOVAPDrm },
 638       { X86::MOVAPSrr,        X86::MOVAPSrm },
 639       { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 640       { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 641       { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 642       { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 643       { X86::MOVSDrr,         X86::MOVSDrm },
 644       { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 645       { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 646       { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 647       { X86::MOVSSrr,         X86::MOVSSrm },
 648       { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 649       { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 650       { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 651       { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 652       { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 653       { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 654       { X86::MOVUPDrr,        X86::MOVUPDrm },
 655       { X86::MOVUPSrr,        X86::MOVUPSrm },
 656       { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 657       { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 658       { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 659       { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 660       { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 661       { X86::PSHUFDri,        X86::PSHUFDmi },
 662       { X86::PSHUFHWri,       X86::PSHUFHWmi },
 663       { X86::PSHUFLWri,       X86::PSHUFLWmi },
 664       { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 665       { X86::TEST16rr,        X86::TEST16rm },
 666       { X86::TEST32rr,        X86::TEST32rm },
 667       { X86::TEST64rr,        X86::TEST64rm },
 668       { X86::TEST8rr,         X86::TEST8rm },
 669       // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 670       { X86::UCOMISDrr,       X86::UCOMISDrm },
 671       { X86::UCOMISSrr,       X86::UCOMISSrm },
 672       { X86::XCHG16rr,        X86::XCHG16rm },
 673       { X86::XCHG32rr,        X86::XCHG32rm },
 674       { X86::XCHG64rr,        X86::XCHG64rm },
 675       { X86::XCHG8rr,         X86::XCHG8rm }
 676     };
 677     ASSERT_SORTED(OpcodeTable);
 678     OpcodeTablePtr = OpcodeTable;
 679     OpcodeTableSize = ARRAY_SIZE(OpcodeTable);
 680   } else if (i == 2) {
 681     static const TableEntry OpcodeTable[] = {
 682       { X86::ADC32rr,         X86::ADC32rm },
 683       { X86::ADC64rr,         X86::ADC64rm },
 684       { X86::ADD16rr,         X86::ADD16rm },
 685       { X86::ADD32rr,         X86::ADD32rm },
 686       { X86::ADD64rr,         X86::ADD64rm },
 687       { X86::ADD8rr,          X86::ADD8rm },
 688       { X86::ADDPDrr,         X86::ADDPDrm },
 689       { X86::ADDPSrr,         X86::ADDPSrm },
 690       { X86::ADDSDrr,         X86::ADDSDrm },
 691       { X86::ADDSSrr,         X86::ADDSSrm },
 692       { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 693       { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 694       { X86::AND16rr,         X86::AND16rm },
 695       { X86::AND32rr,         X86::AND32rm },
 696       { X86::AND64rr,         X86::AND64rm },
 697       { X86::AND8rr,          X86::AND8rm },
 698       { X86::ANDNPDrr,        X86::ANDNPDrm },
 699       { X86::ANDNPSrr,        X86::ANDNPSrm },
 700       { X86::ANDPDrr,         X86::ANDPDrm },
 701       { X86::ANDPSrr,         X86::ANDPSrm },
 702       { X86::CMOVA16rr,       X86::CMOVA16rm },
 703       { X86::CMOVA32rr,       X86::CMOVA32rm },
 704       { X86::CMOVA64rr,       X86::CMOVA64rm },
 705       { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 706       { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 707       { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 708       { X86::CMOVB16rr,       X86::CMOVB16rm },
 709       { X86::CMOVB32rr,       X86::CMOVB32rm },
 710       { X86::CMOVB64rr,       X86::CMOVB64rm },
 711       { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 712       { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 713       { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 714       { X86::CMOVE16rr,       X86::CMOVE16rm },
 715       { X86::CMOVE32rr,       X86::CMOVE32rm },
 716       { X86::CMOVE64rr,       X86::CMOVE64rm },
 717       { X86::CMOVG16rr,       X86::CMOVG16rm },
 718       { X86::CMOVG32rr,       X86::CMOVG32rm },
 719       { X86::CMOVG64rr,       X86::CMOVG64rm },
 720       { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 721       { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 722       { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 723       { X86::CMOVL16rr,       X86::CMOVL16rm },
 724       { X86::CMOVL32rr,       X86::CMOVL32rm },
 725       { X86::CMOVL64rr,       X86::CMOVL64rm },
 726       { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 727       { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 728       { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 729       { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 730       { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 731       { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 732       { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 733       { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 734       { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 735       { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 736       { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 737       { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 738       { X86::CMOVP16rr,       X86::CMOVP16rm },
 739       { X86::CMOVP32rr,       X86::CMOVP32rm },
 740       { X86::CMOVP64rr,       X86::CMOVP64rm },
 741       { X86::CMOVS16rr,       X86::CMOVS16rm },
 742       { X86::CMOVS32rr,       X86::CMOVS32rm },
 743       { X86::CMOVS64rr,       X86::CMOVS64rm },
 744       { X86::DIVPDrr,         X86::DIVPDrm },
 745       { X86::DIVPSrr,         X86::DIVPSrm },
 746       { X86::DIVSDrr,         X86::DIVSDrm },
 747       { X86::DIVSSrr,         X86::DIVSSrm },
 748       { X86::HADDPDrr,        X86::HADDPDrm },
 749       { X86::HADDPSrr,        X86::HADDPSrm },
 750       { X86::HSUBPDrr,        X86::HSUBPDrm },
 751       { X86::HSUBPSrr,        X86::HSUBPSrm },
 752       { X86::IMUL16rr,        X86::IMUL16rm },
 753       { X86::IMUL32rr,        X86::IMUL32rm },
 754       { X86::MAXPDrr,         X86::MAXPDrm },
 755       { X86::MAXPSrr,         X86::MAXPSrm },
 756       { X86::MINPDrr,         X86::MINPDrm },
 757       { X86::MINPSrr,         X86::MINPSrm },
 758       { X86::MULPDrr,         X86::MULPDrm },
 759       { X86::MULPSrr,         X86::MULPSrm },
 760       { X86::MULSDrr,         X86::MULSDrm },
 761       { X86::MULSSrr,         X86::MULSSrm },
 762       { X86::OR16rr,          X86::OR16rm },
 763       { X86::OR32rr,          X86::OR32rm },
 764       { X86::OR64rr,          X86::OR64rm },
 765       { X86::OR8rr,           X86::OR8rm },
 766       { X86::ORPDrr,          X86::ORPDrm },
 767       { X86::ORPSrr,          X86::ORPSrm },
 768       { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 769       { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 770       { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 771       { X86::PADDBrr,         X86::PADDBrm },
 772       { X86::PADDDrr,         X86::PADDDrm },
 773       { X86::PADDQrr,         X86::PADDQrm },
 774       { X86::PADDSBrr,        X86::PADDSBrm },
 775       { X86::PADDSWrr,        X86::PADDSWrm },
 776       { X86::PADDWrr,         X86::PADDWrm },
 777       { X86::PANDNrr,         X86::PANDNrm },
 778       { X86::PANDrr,          X86::PANDrm },
 779       { X86::PAVGBrr,         X86::PAVGBrm },
 780       { X86::PAVGWrr,         X86::PAVGWrm },
 781       { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 782       { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 783       { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 784       { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 785       { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 786       { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 787       { X86::PINSRWrri,       X86::PINSRWrmi },
 788       { X86::PMADDWDrr,       X86::PMADDWDrm },
 789       { X86::PMAXSWrr,        X86::PMAXSWrm },
 790       { X86::PMAXUBrr,        X86::PMAXUBrm },
 791       { X86::PMINSWrr,        X86::PMINSWrm },
 792       { X86::PMINUBrr,        X86::PMINUBrm },
 793       { X86::PMULHUWrr,       X86::PMULHUWrm },
 794       { X86::PMULHWrr,        X86::PMULHWrm },
 795       { X86::PMULLWrr,        X86::PMULLWrm },
 796       { X86::PMULUDQrr,       X86::PMULUDQrm },
 797       { X86::PORrr,           X86::PORrm },
 798       { X86::PSADBWrr,        X86::PSADBWrm },
 799       { X86::PSLLDrr,         X86::PSLLDrm },
 800       { X86::PSLLQrr,         X86::PSLLQrm },
 801       { X86::PSLLWrr,         X86::PSLLWrm },
 802       { X86::PSRADrr,         X86::PSRADrm },
 803       { X86::PSRAWrr,         X86::PSRAWrm },
 804       { X86::PSRLDrr,         X86::PSRLDrm },
 805       { X86::PSRLQrr,         X86::PSRLQrm },
 806       { X86::PSRLWrr,         X86::PSRLWrm },
 807       { X86::PSUBBrr,         X86::PSUBBrm },
 808       { X86::PSUBDrr,         X86::PSUBDrm },
 809       { X86::PSUBSBrr,        X86::PSUBSBrm },
 810       { X86::PSUBSWrr,        X86::PSUBSWrm },
 811       { X86::PSUBWrr,         X86::PSUBWrm },
 812       { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 813       { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 814       { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 815       { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 816       { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 817       { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 818       { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 819       { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 820       { X86::PXORrr,          X86::PXORrm },
 821       { X86::RCPPSr,          X86::RCPPSm },
 822       { X86::RSQRTPSr,        X86::RSQRTPSm },
 823       { X86::SBB32rr,         X86::SBB32rm },
 824       { X86::SBB64rr,         X86::SBB64rm },
 825       { X86::SHUFPDrri,       X86::SHUFPDrmi },
 826       { X86::SHUFPSrri,       X86::SHUFPSrmi },
 827       { X86::SQRTPDr,         X86::SQRTPDm },
 828       { X86::SQRTPSr,         X86::SQRTPSm },
 829       { X86::SQRTSDr,         X86::SQRTSDm },
 830       { X86::SQRTSSr,         X86::SQRTSSm },
 831       { X86::SUB16rr,         X86::SUB16rm },
 832       { X86::SUB32rr,         X86::SUB32rm },
 833       { X86::SUB64rr,         X86::SUB64rm },
 834       { X86::SUB8rr,          X86::SUB8rm },
 835       { X86::SUBPDrr,         X86::SUBPDrm },
 836       { X86::SUBPSrr,         X86::SUBPSrm },
 837       { X86::SUBSDrr,         X86::SUBSDrm },
 838       { X86::SUBSSrr,         X86::SUBSSrm },
 839       // FIXME: TEST*rr -> swapped operand of TEST*mr.
 840       { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 841       { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 842       { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 843       { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 844       { X86::XOR16rr,         X86::XOR16rm },
 845       { X86::XOR32rr,         X86::XOR32rm },
 846       { X86::XOR64rr,         X86::XOR64rm },
 847       { X86::XOR8rr,          X86::XOR8rm },
 848       { X86::XORPDrr,         X86::XORPDrm },
 849       { X86::XORPSrr,         X86::XORPSrm }
 850     };
 851     ASSERT_SORTED(OpcodeTable);
 852     OpcodeTablePtr = OpcodeTable;
 853     OpcodeTableSize = ARRAY_SIZE(OpcodeTable);
 854   }
 855
 856   // If table selected...
 857   if (OpcodeTablePtr) {
 858     // Find the Opcode to fuse
 859     unsigned fromOpcode = MI->getOpcode();
 860     // Lookup fromOpcode in table
 861     if (const TableEntry *Entry = TableLookup(OpcodeTablePtr, OpcodeTableSize,
 862                                               fromOpcode)) {
 863       if (isTwoAddrFold)
 864         NewMI = FuseTwoAddrInst(Entry->to, FrameIndex, MI, TII);
 865       else
 866         NewMI = FuseInst(Entry->to, i, FrameIndex, MI, TII);
 867       NewMI->copyKillDeadInfo(MI);
 868       return NewMI;
 869     }
 870   }
 871
 872   // No fusion
 873   if (PrintFailedFusing)
 874     cerr << "We failed to fuse ("
 875          << ((i == 1) ? "r" : "s") << "): " << *MI;
 876   return NULL;
 877 }
 878
 879
 880 const unsigned *X86RegisterInfo::getCalleeSavedRegs() const {
 881   static const unsigned CalleeSavedRegs32Bit[] = {
 882     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
 883   };
 884   static const unsigned CalleeSavedRegs64Bit[] = {
 885     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
 886   };
 887
 888   return Is64Bit ? CalleeSavedRegs64Bit : CalleeSavedRegs32Bit;
 889 }
 890
 891 const TargetRegisterClass* const*
 892 X86RegisterInfo::getCalleeSavedRegClasses() const {
 893   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
 894     &X86::GR32RegClass, &X86::GR32RegClass,
 895     &X86::GR32RegClass, &X86::GR32RegClass,  0
 896   };
 897   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
 898     &X86::GR64RegClass, &X86::GR64RegClass,
 899     &X86::GR64RegClass, &X86::GR64RegClass,
 900     &X86::GR64RegClass, &X86::GR64RegClass, 0
 901   };
 902
 903   return Is64Bit ? CalleeSavedRegClasses64Bit : CalleeSavedRegClasses32Bit;
 904 }
 905
 906 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
 907   BitVector Reserved(getNumRegs());
 908   Reserved.set(X86::RSP);
 909   Reserved.set(X86::ESP);
 910   Reserved.set(X86::SP);
 911   Reserved.set(X86::SPL);
 912   if (hasFP(MF)) {
 913     Reserved.set(X86::RBP);
 914     Reserved.set(X86::EBP);
 915     Reserved.set(X86::BP);
 916     Reserved.set(X86::BPL);
 917   }
 918   return Reserved;
 919 }
 920
 921 //===----------------------------------------------------------------------===//
 922 // Stack Frame Processing methods
 923 //===----------------------------------------------------------------------===//
 924
 925 // hasFP - Return true if the specified function should have a dedicated frame
 926 // pointer register.  This is true if the function has variable sized allocas or
 927 // if frame pointer elimination is disabled.
 928 //
 929 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
 930   return (NoFramePointerElim ||
 931           MF.getFrameInfo()->hasVarSizedObjects() ||
 932           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer());
 933 }
 934
 935 void X86RegisterInfo::
 936 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 937                               MachineBasicBlock::iterator I) const {
 938   if (hasFP(MF)) {
 939     // If we have a frame pointer, turn the adjcallstackup instruction into a
 940     // 'sub ESP, <amt>' and the adjcallstackdown instruction into 'add ESP,
 941     // <amt>'
 942     MachineInstr *Old = I;
 943     uint64_t Amount = Old->getOperand(0).getImm();
 944     if (Amount != 0) {
 945       // We need to keep the stack aligned properly.  To do this, we round the
 946       // amount of space needed for the outgoing arguments up to the next
 947       // alignment boundary.
 948       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
 949       Amount = (Amount+Align-1)/Align*Align;
 950
 951       MachineInstr *New = 0;
 952       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
 953         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
 954           .addReg(StackPtr).addImm(Amount);
 955       } else {
 956         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
 957         // factor out the amount the callee already popped.
 958         uint64_t CalleeAmt = Old->getOperand(1).getImm();
 959         Amount -= CalleeAmt;
 960         if (Amount) {
 961           unsigned Opc = (Amount < 128) ?
 962             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
 963             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
 964           New = BuildMI(TII.get(Opc),  StackPtr)
 965                         .addReg(StackPtr).addImm(Amount);
 966         }
 967       }
 968
 969       // Replace the pseudo instruction with a new instruction...
 970       if (New) MBB.insert(I, New);
 971     }
 972   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
 973     // If we are performing frame pointer elimination and if the callee pops
 974     // something off the stack pointer, add it back.  We do this until we have
 975     // more advanced stack pointer tracking ability.
 976     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
 977       unsigned Opc = (CalleeAmt < 128) ?
 978         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
 979         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
 980       MachineInstr *New =
 981         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
 982       MBB.insert(I, New);
 983     }
 984   }
 985
 986   MBB.erase(I);
 987 }
 988
 989 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 990                                           int SPAdj, RegScavenger *RS) const{
 991   assert(SPAdj == 0 && "Unexpected");
 992
 993   unsigned i = 0;
 994   MachineInstr &MI = *II;
 995   MachineFunction &MF = *MI.getParent()->getParent();
 996   while (!MI.getOperand(i).isFrameIndex()) {
 997     ++i;
 998     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 999   }
1000
1001   int FrameIndex = MI.getOperand(i).getFrameIndex();
1002   // This must be part of a four operand memory reference.  Replace the
1003   // FrameIndex with base register with EBP.  Add an offset to the offset.
1004   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1005
1006   // Now add the frame object offset to the offset from EBP.
1007   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1008                    MI.getOperand(i+3).getImm()+SlotSize;
1009
1010   if (!hasFP(MF))
1011     Offset += MF.getFrameInfo()->getStackSize();
1012   else
1013     Offset += SlotSize;  // Skip the saved EBP
1014
1015   MI.getOperand(i+3).ChangeToImmediate(Offset);
1016 }
1017
1018 void
1019 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1020   if (hasFP(MF)) {
1021     // Create a frame entry for the EBP register that must be saved.
1022     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1023                                                         (int)SlotSize * -2);
1024     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1025            "Slot for EBP register must be last in order to be found!");
1026   }
1027 }
1028
1029 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1030 /// stack pointer by a constant value.
1031 static
1032 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1033                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1034                   const TargetInstrInfo &TII) {
1035   bool isSub = NumBytes < 0;
1036   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1037   unsigned Opc = isSub
1038     ? ((Offset < 128) ?
1039        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1040        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1041     : ((Offset < 128) ?
1042        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1043        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1044   uint64_t Chunk = (1LL << 31) - 1;
1045
1046   while (Offset) {
1047     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1048     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1049     Offset -= ThisVal;
1050   }
1051 }
1052
1053 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1054   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1055   MachineBasicBlock::iterator MBBI = MBB.begin();
1056   MachineFrameInfo *MFI = MF.getFrameInfo();
1057   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1058   const Function* Fn = MF.getFunction();
1059   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1060   MachineInstr *MI;
1061   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1062
1063   // Prepare for frame info.
1064   unsigned FrameLabelId = 0, StartLabelId = 0;
1065
1066   // Get the number of bytes to allocate from the FrameInfo
1067   uint64_t NumBytes = MFI->getStackSize();
1068
1069   if (MMI && MMI->needsFrameInfo()) {
1070     // Mark function start
1071     StartLabelId = MMI->NextLabelID();
1072     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(StartLabelId);
1073   }
1074
1075   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1076     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1077       // Check, whether EAX is livein for this function
1078       bool isEAXAlive = false;
1079       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1080              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1081         unsigned Reg = II->first;
1082         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1083                       Reg == X86::AH || Reg == X86::AL);
1084       }
1085
1086       // Function prologue calls _alloca to probe the stack when allocating
1087       // more than 4k bytes in one go. Touching the stack at 4K increments is
1088       // necessary to ensure that the guard pages used by the OS virtual memory
1089       // manager are allocated in correct sequence.
1090       if (!isEAXAlive) {
1091         MI = BuildMI(TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1092         MBB.insert(MBBI, MI);
1093         MI = BuildMI(TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1094         MBB.insert(MBBI, MI);
1095       } else {
1096         // Save EAX
1097         MI = BuildMI(TII.get(X86::PUSH32r), X86::EAX);
1098         MBB.insert(MBBI, MI);
1099         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1100         // allocated bytes for EAX.
1101         MI = BuildMI(TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1102         MBB.insert(MBBI, MI);
1103         MI = BuildMI(TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1104         MBB.insert(MBBI, MI);
1105         // Restore EAX
1106         MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm), X86::EAX),
1107                           StackPtr, NumBytes-4);
1108         MBB.insert(MBBI, MI);
1109       }
1110     } else {
1111       emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1112     }
1113   }
1114
1115   if (MMI && MMI->needsFrameInfo()) {
1116     // Mark effective beginning of when frame pointer becomes valid.
1117     FrameLabelId = MMI->NextLabelID();
1118     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1119   }
1120
1121   if (hasFP(MF)) {
1122     // Get the offset of the stack slot for the EBP register... which is
1123     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1124     int64_t EBPOffset =
1125       MFI->getObjectOffset(MFI->getObjectIndexBegin())+SlotSize;
1126     // Update the frame offset adjustment.
1127     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1128
1129     // Save EBP into the appropriate stack slot...
1130     // mov [ESP-<offset>], EBP
1131     MI = addRegOffset(BuildMI(TII.get(Is64Bit ? X86::MOV64mr : X86::MOV32mr)),
1132                       StackPtr, EBPOffset+NumBytes).addReg(FramePtr);
1133     MBB.insert(MBBI, MI);
1134
1135     // Update EBP with the new base value...
1136     if (NumBytes == SlotSize)    // mov EBP, ESP
1137       MI = BuildMI(TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr).
1138         addReg(StackPtr);
1139     else                  // lea EBP, [ESP+StackSize]
1140       MI = addRegOffset(BuildMI(TII.get(Is64Bit ? X86::LEA64r : X86::LEA32r),
1141                                 FramePtr), StackPtr, NumBytes-SlotSize);
1142
1143     MBB.insert(MBBI, MI);
1144   }
1145
1146   if (MMI && MMI->needsFrameInfo()) {
1147     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1148     const TargetAsmInfo *TAI = MF.getTarget().getTargetAsmInfo();
1149
1150     // Calculate amount of bytes used for return address storing
1151     int stackGrowth =
1152       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1153        TargetFrameInfo::StackGrowsUp ?
1154        TAI->getAddressSize() : -TAI->getAddressSize());
1155
1156     if (NumBytes) {
1157       // Show update of SP.
1158       if (hasFP(MF)) {
1159         // Adjust SP
1160         MachineLocation SPDst(MachineLocation::VirtualFP);
1161         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1162         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1163       } else {
1164         MachineLocation SPDst(MachineLocation::VirtualFP);
1165         MachineLocation SPSrc(MachineLocation::VirtualFP, -NumBytes+stackGrowth);
1166         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1167       }
1168     } else {
1169       //FIXME: Verify & implement for FP
1170       MachineLocation SPDst(StackPtr);
1171       MachineLocation SPSrc(StackPtr, stackGrowth);
1172       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1173     }
1174
1175     // Add callee saved registers to move list.
1176     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1177     for (unsigned I = 0, E = CSI.size(); I != E; ++I) {
1178       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1179       unsigned Reg = CSI[I].getReg();
1180       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1181       MachineLocation CSSrc(Reg);
1182       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1183     }
1184
1185     // Mark effective beginning of when frame pointer is ready.
1186     unsigned ReadyLabelId = MMI->NextLabelID();
1187     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1188
1189     if (hasFP(MF)) {
1190       // Save FP
1191       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1192       MachineLocation FPSrc(FramePtr);
1193       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1194     }
1195
1196     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1197     MachineLocation FPSrc(MachineLocation::VirtualFP);
1198     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1199   }
1200
1201   // If it's main() on Cygwin\Mingw32 we should align stack as well
1202   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1203       Subtarget->isTargetCygMing()) {
1204     MI= BuildMI(TII.get(X86::AND32ri), X86::ESP)
1205                 .addReg(X86::ESP).addImm(-Align);
1206     MBB.insert(MBBI, MI);
1207
1208     // Probe the stack
1209     MI = BuildMI(TII.get(X86::MOV32ri), X86::EAX).addImm(Align);
1210     MBB.insert(MBBI, MI);
1211     MI = BuildMI(TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1212     MBB.insert(MBBI, MI);
1213   }
1214 }
1215
1216 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1217                                    MachineBasicBlock &MBB) const {
1218   const MachineFrameInfo *MFI = MF.getFrameInfo();
1219   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1220
1221   switch (MBBI->getOpcode()) {
1222   case X86::RET:
1223   case X86::RETI:
1224   case X86::TAILJMPd:
1225   case X86::TAILJMPr:
1226   case X86::TAILJMPm: break;  // These are ok
1227   default:
1228     assert(0 && "Can only insert epilog into returning blocks");
1229   }
1230
1231   if (hasFP(MF)) {
1232     // mov ESP, EBP
1233     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1234       addReg(FramePtr);
1235
1236     // pop EBP
1237     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1238   } else {
1239     // Get the number of bytes allocated from the FrameInfo.
1240     uint64_t NumBytes = MFI->getStackSize();
1241
1242     if (NumBytes) {    // adjust stack pointer back: ESP += numbytes
1243       // If there is an ADD32ri or SUB32ri of ESP immediately before this
1244       // instruction, merge the two instructions.
1245       if (MBBI != MBB.begin()) {
1246         MachineBasicBlock::iterator PI = prior(MBBI);
1247         unsigned Opc = PI->getOpcode();
1248         if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1249              Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1250             PI->getOperand(0).getReg() == StackPtr) {
1251           NumBytes += PI->getOperand(2).getImm();
1252           MBB.erase(PI);
1253         } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1254                     Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1255                    PI->getOperand(0).getReg() == StackPtr) {
1256           NumBytes -= PI->getOperand(2).getImm();
1257           MBB.erase(PI);
1258         }
1259       }
1260
1261       if (NumBytes)
1262         emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1263     }
1264   }
1265 }
1266
1267 unsigned X86RegisterInfo::getRARegister() const {
1268   if (Is64Bit)
1269     return X86::RIP;  // Should have dwarf #16
1270   else
1271     return X86::EIP;  // Should have dwarf #8
1272 }
1273
1274 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
1275   return hasFP(MF) ? FramePtr : StackPtr;
1276 }
1277
1278 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1279                                                                          const {
1280   // Calculate amount of bytes used for return address storing
1281   int stackGrowth = (Is64Bit ? -8 : -4);
1282
1283   // Initial state of the frame pointer is esp+4.
1284   MachineLocation Dst(MachineLocation::VirtualFP);
1285   MachineLocation Src(StackPtr, stackGrowth);
1286   Moves.push_back(MachineMove(0, Dst, Src));
1287
1288   // Add return address to move list
1289   MachineLocation CSDst(StackPtr, stackGrowth);
1290   MachineLocation CSSrc(getRARegister());
1291   Moves.push_back(MachineMove(0, CSDst, CSSrc));
1292 }
1293
1294 unsigned X86RegisterInfo::getEHExceptionRegister() const {
1295   assert(0 && "What is the exception register");
1296   return 0;
1297 }
1298
1299 unsigned X86RegisterInfo::getEHHandlerRegister() const {
1300   assert(0 && "What is the exception handler register");
1301   return 0;
1302 }
1303
1304 namespace llvm {
1305 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
1306   switch (VT) {
1307   default: return Reg;
1308   case MVT::i8:
1309     if (High) {
1310       switch (Reg) {
1311       default: return 0;
1312       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1313         return X86::AH;
1314       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1315         return X86::DH;
1316       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1317         return X86::CH;
1318       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1319         return X86::BH;
1320       }
1321     } else {
1322       switch (Reg) {
1323       default: return 0;
1324       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1325         return X86::AL;
1326       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1327         return X86::DL;
1328       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1329         return X86::CL;
1330       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1331         return X86::BL;
1332       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1333         return X86::SIL;
1334       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1335         return X86::DIL;
1336       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1337         return X86::BPL;
1338       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1339         return X86::SPL;
1340       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1341         return X86::R8B;
1342       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1343         return X86::R9B;
1344       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1345         return X86::R10B;
1346       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1347         return X86::R11B;
1348       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1349         return X86::R12B;
1350       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1351         return X86::R13B;
1352       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1353         return X86::R14B;
1354       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1355         return X86::R15B;
1356       }
1357     }
1358   case MVT::i16:
1359     switch (Reg) {
1360     default: return Reg;
1361     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1362       return X86::AX;
1363     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1364       return X86::DX;
1365     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1366       return X86::CX;
1367     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1368       return X86::BX;
1369     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1370       return X86::SI;
1371     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1372       return X86::DI;
1373     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1374       return X86::BP;
1375     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1376       return X86::SP;
1377     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1378       return X86::R8W;
1379     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1380       return X86::R9W;
1381     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1382       return X86::R10W;
1383     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1384       return X86::R11W;
1385     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1386       return X86::R12W;
1387     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1388       return X86::R13W;
1389     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1390       return X86::R14W;
1391     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1392       return X86::R15W;
1393     }
1394   case MVT::i32:
1395     switch (Reg) {
1396     default: return Reg;
1397     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1398       return X86::EAX;
1399     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1400       return X86::EDX;
1401     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1402       return X86::ECX;
1403     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1404       return X86::EBX;
1405     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1406       return X86::ESI;
1407     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1408       return X86::EDI;
1409     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1410       return X86::EBP;
1411     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1412       return X86::ESP;
1413     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1414       return X86::R8D;
1415     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1416       return X86::R9D;
1417     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1418       return X86::R10D;
1419     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1420       return X86::R11D;
1421     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1422       return X86::R12D;
1423     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1424       return X86::R13D;
1425     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1426       return X86::R14D;
1427     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1428       return X86::R15D;
1429     }
1430   case MVT::i64:
1431     switch (Reg) {
1432     default: return Reg;
1433     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1434       return X86::RAX;
1435     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1436       return X86::RDX;
1437     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1438       return X86::RCX;
1439     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1440       return X86::RBX;
1441     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1442       return X86::RSI;
1443     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1444       return X86::RDI;
1445     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1446       return X86::RBP;
1447     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1448       return X86::RSP;
1449     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1450       return X86::R8;
1451     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1452       return X86::R9;
1453     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1454       return X86::R10;
1455     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1456       return X86::R11;
1457     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1458       return X86::R12;
1459     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1460       return X86::R13;
1461     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1462       return X86::R14;
1463     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1464       return X86::R15;
1465     }
1466   }
1467
1468   return Reg;
1469 }
1470 }
1471
1472 #include "X86GenRegisterInfo.inc"
1473