lib/Target/X86/X86PeepholeOpt.cpp

   1 //===-- PeepholeOptimizer.cpp - X86 Peephole Optimizer --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a peephole optimizer for the X86.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86.h"
  15 #include "llvm/CodeGen/MachineFunctionPass.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/Target/MRegisterInfo.h"
  18 #include "llvm/Target/TargetInstrInfo.h"
  19 #include "llvm/Target/TargetMachine.h"
  20 #include "Support/Statistic.h"
  21 #include "Support/STLExtras.h"
  22
  23 using namespace llvm;
  24
  25 namespace {
  26   Statistic<> NumPHOpts("x86-peephole",
  27                         "Number of peephole optimization performed");
  28   Statistic<> NumPHMoves("x86-peephole", "Number of peephole moves folded");
  29   struct PH : public MachineFunctionPass {
  30     virtual bool runOnMachineFunction(MachineFunction &MF);
  31
  32     bool PeepholeOptimize(MachineBasicBlock &MBB,
  33                           MachineBasicBlock::iterator &I);
  34
  35     virtual const char *getPassName() const { return "X86 Peephole Optimizer"; }
  36   };
  37 }
  38
  39 FunctionPass *llvm::createX86PeepholeOptimizerPass() { return new PH(); }
  40
  41 bool PH::runOnMachineFunction(MachineFunction &MF) {
  42   bool Changed = false;
  43
  44   for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
  45     for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
  46       if (PeepholeOptimize(*BI, I)) {
  47         Changed = true;
  48         ++NumPHOpts;
  49       } else
  50         ++I;
  51
  52   return Changed;
  53 }
  54
  55
  56 bool PH::PeepholeOptimize(MachineBasicBlock &MBB,
  57                           MachineBasicBlock::iterator &I) {
  58   assert(I != MBB.end());
  59   MachineBasicBlock::iterator NextI = next(I);
  60
  61   MachineInstr *MI = I;
  62   MachineInstr *Next = (NextI != MBB.end()) ? &*NextI : (MachineInstr*)0;
  63   unsigned Size = 0;
  64   switch (MI->getOpcode()) {
  65   case X86::MOVrr8:
  66   case X86::MOVrr16:
  67   case X86::MOVrr32:   // Destroy X = X copies...
  68     if (MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
  69       I = MBB.erase(I);
  70       return true;
  71     }
  72     return false;
  73
  74     // A large number of X86 instructions have forms which take an 8-bit
  75     // immediate despite the fact that the operands are 16 or 32 bits.  Because
  76     // this can save three bytes of code size (and icache space), we want to
  77     // shrink them if possible.
  78   case X86::IMULrri16: case X86::IMULrri32:
  79     assert(MI->getNumOperands() == 3 && "These should all have 3 operands!");
  80     if (MI->getOperand(2).isImmediate()) {
  81       int Val = MI->getOperand(2).getImmedValue();
  82       // If the value is the same when signed extended from 8 bits...
  83       if (Val == (signed int)(signed char)Val) {
  84         unsigned Opcode;
  85         switch (MI->getOpcode()) {
  86         default: assert(0 && "Unknown opcode value!");
  87         case X86::IMULrri16: Opcode = X86::IMULrri16b; break;
  88         case X86::IMULrri32: Opcode = X86::IMULrri32b; break;
  89         }
  90         unsigned R0 = MI->getOperand(0).getReg();
  91         unsigned R1 = MI->getOperand(1).getReg();
  92         I = MBB.insert(MBB.erase(I),
  93                        BuildMI(Opcode, 2, R0).addReg(R1).addZImm((char)Val));
  94         return true;
  95       }
  96     }
  97     return false;
  98
  99 #if 0
 100   case X86::IMULrmi16: case X86::IMULrmi32:
 101     assert(MI->getNumOperands() == 6 && "These should all have 6 operands!");
 102     if (MI->getOperand(5).isImmediate()) {
 103       int Val = MI->getOperand(5).getImmedValue();
 104       // If the value is the same when signed extended from 8 bits...
 105       if (Val == (signed int)(signed char)Val) {
 106         unsigned Opcode;
 107         switch (MI->getOpcode()) {
 108         default: assert(0 && "Unknown opcode value!");
 109         case X86::IMULrmi16: Opcode = X86::IMULrmi16b; break;
 110         case X86::IMULrmi32: Opcode = X86::IMULrmi32b; break;
 111         }
 112         unsigned R0 = MI->getOperand(0).getReg();
 113         unsigned R1 = MI->getOperand(1).getReg();
 114         unsigned Scale = MI->getOperand(2).getImmedValue();
 115         unsigned R2 = MI->getOperand(3).getReg();
 116         unsigned Offset = MI->getOperand(4).getImmedValue();
 117         I = MBB.insert(MBB.erase(I),
 118                        BuildMI(Opcode, 5, R0).addReg(R1).addZImm(Scale).
 119                              addReg(R2).addSImm(Offset).addZImm((char)Val));
 120         return true;
 121       }
 122     }
 123     return false;
 124 #endif
 125
 126   case X86::ADDri16:  case X86::ADDri32:
 127   case X86::SUBri16:  case X86::SUBri32:
 128   case X86::ANDri16:  case X86::ANDri32:
 129   case X86::ORri16:   case X86::ORri32:
 130   case X86::XORri16:  case X86::XORri32:
 131     assert(MI->getNumOperands() == 2 && "These should all have 2 operands!");
 132     if (MI->getOperand(1).isImmediate()) {
 133       int Val = MI->getOperand(1).getImmedValue();
 134       // If the value is the same when signed extended from 8 bits...
 135       if (Val == (signed int)(signed char)Val) {
 136         unsigned Opcode;
 137         switch (MI->getOpcode()) {
 138         default: assert(0 && "Unknown opcode value!");
 139         case X86::ADDri16:  Opcode = X86::ADDri16b; break;
 140         case X86::ADDri32:  Opcode = X86::ADDri32b; break;
 141         case X86::SUBri16:  Opcode = X86::SUBri16b; break;
 142         case X86::SUBri32:  Opcode = X86::SUBri32b; break;
 143         case X86::ANDri16:  Opcode = X86::ANDri16b; break;
 144         case X86::ANDri32:  Opcode = X86::ANDri32b; break;
 145         case X86::ORri16:   Opcode = X86::ORri16b; break;
 146         case X86::ORri32:   Opcode = X86::ORri32b; break;
 147         case X86::XORri16:  Opcode = X86::XORri16b; break;
 148         case X86::XORri32:  Opcode = X86::XORri32b; break;
 149         }
 150         unsigned R0 = MI->getOperand(0).getReg();
 151         I = MBB.insert(MBB.erase(I),
 152                     BuildMI(Opcode, 1, R0, MachineOperand::UseAndDef)
 153                       .addZImm((char)Val));
 154         return true;
 155       }
 156     }
 157     return false;
 158
 159 // FIXME: The printer currently does not play well with instructions
 160 // that have immediates and memory operands with size mismatches so
 161 // the following are disabled.
 162 #if 0
 163   case X86::ADDmi16:  case X86::ADDmi32:
 164   case X86::SUBmi16:  case X86::SUBmi32:
 165   case X86::ANDmi16:  case X86::ANDmi32:
 166   case X86::ORmi16:  case X86::ORmi32:
 167   case X86::XORmi16:  case X86::XORmi32:
 168     assert(MI->getNumOperands() == 5 && "These should all have 5 operands!");
 169     if (MI->getOperand(4).isImmediate()) {
 170       int Val = MI->getOperand(4).getImmedValue();
 171       // If the value is the same when signed extended from 8 bits...
 172       if (Val == (signed int)(signed char)Val) {
 173         unsigned Opcode;
 174         switch (MI->getOpcode()) {
 175         default: assert(0 && "Unknown opcode value!");
 176         case X86::ADDmi16:  Opcode = X86::ADDmi16b; break;
 177         case X86::ADDmi32:  Opcode = X86::ADDmi32b; break;
 178         case X86::SUBmi16:  Opcode = X86::SUBmi16b; break;
 179         case X86::SUBmi32:  Opcode = X86::SUBmi32b; break;
 180         case X86::ANDmi16:  Opcode = X86::ANDmi16b; break;
 181         case X86::ANDmi32:  Opcode = X86::ANDmi32b; break;
 182         case X86::ORmi16:   Opcode = X86::ORmi16b; break;
 183         case X86::ORmi32:   Opcode = X86::ORmi32b; break;
 184         case X86::XORmi16:  Opcode = X86::XORmi16b; break;
 185         case X86::XORmi32:  Opcode = X86::XORmi32b; break;
 186         }
 187         unsigned R0 = MI->getOperand(0).getReg();
 188         unsigned Scale = MI->getOperand(1).getImmedValue();
 189         unsigned R1 = MI->getOperand(2).getReg();
 190         unsigned Offset = MI->getOperand(3).getImmedValue();
 191         I = MBB.insert(MBB.erase(I),
 192                        BuildMI(Opcode, 5).addReg(R0).addZImm(Scale).
 193                              addReg(R1).addSImm(Offset).addZImm((char)Val));
 194         return true;
 195       }
 196     }
 197     return false;
 198 #endif
 199
 200 #if 0
 201   case X86::MOVri32: Size++;
 202   case X86::MOVri16: Size++;
 203   case X86::MOVri8:
 204     // FIXME: We can only do this transformation if we know that flags are not
 205     // used here, because XOR clobbers the flags!
 206     if (MI->getOperand(1).isImmediate()) {         // avoid mov EAX, <value>
 207       int Val = MI->getOperand(1).getImmedValue();
 208       if (Val == 0) {                              // mov EAX, 0 -> xor EAX, EAX
 209         static const unsigned Opcode[] ={X86::XORrr8,X86::XORrr16,X86::XORrr32};
 210         unsigned Reg = MI->getOperand(0).getReg();
 211         I = MBB.insert(MBB.erase(I),
 212                        BuildMI(Opcode[Size], 2, Reg).addReg(Reg).addReg(Reg));
 213         return true;
 214       } else if (Val == -1) {                     // mov EAX, -1 -> or EAX, -1
 215         // TODO: 'or Reg, -1' has a smaller encoding than 'mov Reg, -1'
 216       }
 217     }
 218     return false;
 219 #endif
 220   case X86::BSWAPr32:        // Change bswap EAX, bswap EAX into nothing
 221     if (Next->getOpcode() == X86::BSWAPr32 &&
 222         MI->getOperand(0).getReg() == Next->getOperand(0).getReg()) {
 223       I = MBB.erase(MBB.erase(I));
 224       return true;
 225     }
 226     return false;
 227   default:
 228     return false;
 229   }
 230 }
 231
 232 namespace {
 233   class UseDefChains : public MachineFunctionPass {
 234     std::vector<MachineInstr*> DefiningInst;
 235   public:
 236     // getDefinition - Return the machine instruction that defines the specified
 237     // SSA virtual register.
 238     MachineInstr *getDefinition(unsigned Reg) {
 239       assert(MRegisterInfo::isVirtualRegister(Reg) &&
 240              "use-def chains only exist for SSA registers!");
 241       assert(Reg - MRegisterInfo::FirstVirtualRegister < DefiningInst.size() &&
 242              "Unknown register number!");
 243       assert(DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] &&
 244              "Unknown register number!");
 245       return DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister];
 246     }
 247
 248     // setDefinition - Update the use-def chains to indicate that MI defines
 249     // register Reg.
 250     void setDefinition(unsigned Reg, MachineInstr *MI) {
 251       if (Reg-MRegisterInfo::FirstVirtualRegister >= DefiningInst.size())
 252         DefiningInst.resize(Reg-MRegisterInfo::FirstVirtualRegister+1);
 253       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = MI;
 254     }
 255
 256     // removeDefinition - Update the use-def chains to forget about Reg
 257     // entirely.
 258     void removeDefinition(unsigned Reg) {
 259       assert(getDefinition(Reg));      // Check validity
 260       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = 0;
 261     }
 262
 263     virtual bool runOnMachineFunction(MachineFunction &MF) {
 264       for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI!=E; ++BI)
 265         for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); ++I) {
 266           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 267             MachineOperand &MO = I->getOperand(i);
 268             if (MO.isRegister() && MO.isDef() && !MO.isUse() &&
 269                 MRegisterInfo::isVirtualRegister(MO.getReg()))
 270               setDefinition(MO.getReg(), I);
 271           }
 272         }
 273       return false;
 274     }
 275
 276     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 277       AU.setPreservesAll();
 278       MachineFunctionPass::getAnalysisUsage(AU);
 279     }
 280
 281     virtual void releaseMemory() {
 282       std::vector<MachineInstr*>().swap(DefiningInst);
 283     }
 284   };
 285
 286   RegisterAnalysis<UseDefChains> X("use-def-chains",
 287                                 "use-def chain construction for machine code");
 288 }
 289
 290
 291 namespace {
 292   Statistic<> NumSSAPHOpts("x86-ssa-peephole",
 293                            "Number of SSA peephole optimization performed");
 294
 295   /// SSAPH - This pass is an X86-specific, SSA-based, peephole optimizer.  This
 296   /// pass is really a bad idea: a better instruction selector should completely
 297   /// supersume it.  However, that will take some time to develop, and the
 298   /// simple things this can do are important now.
 299   class SSAPH : public MachineFunctionPass {
 300     UseDefChains *UDC;
 301   public:
 302     virtual bool runOnMachineFunction(MachineFunction &MF);
 303
 304     bool PeepholeOptimize(MachineBasicBlock &MBB,
 305                           MachineBasicBlock::iterator &I);
 306
 307     virtual const char *getPassName() const {
 308       return "X86 SSA-based Peephole Optimizer";
 309     }
 310
 311     /// Propagate - Set MI[DestOpNo] = Src[SrcOpNo], optionally change the
 312     /// opcode of the instruction, then return true.
 313     bool Propagate(MachineInstr *MI, unsigned DestOpNo,
 314                    MachineInstr *Src, unsigned SrcOpNo, unsigned NewOpcode = 0){
 315       MI->getOperand(DestOpNo) = Src->getOperand(SrcOpNo);
 316       if (NewOpcode) MI->setOpcode(NewOpcode);
 317       return true;
 318     }
 319
 320     /// OptimizeAddress - If we can fold the addressing arithmetic for this
 321     /// memory instruction into the instruction itself, do so and return true.
 322     bool OptimizeAddress(MachineInstr *MI, unsigned OpNo);
 323
 324     /// getDefininingInst - If the specified operand is a read of an SSA
 325     /// register, return the machine instruction defining it, otherwise, return
 326     /// null.
 327     MachineInstr *getDefiningInst(MachineOperand &MO) {
 328       if (MO.isDef() || !MO.isRegister() ||
 329           !MRegisterInfo::isVirtualRegister(MO.getReg())) return 0;
 330       return UDC->getDefinition(MO.getReg());
 331     }
 332
 333     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 334       AU.addRequired<UseDefChains>();
 335       AU.addPreserved<UseDefChains>();
 336       MachineFunctionPass::getAnalysisUsage(AU);
 337     }
 338   };
 339 }
 340
 341 FunctionPass *llvm::createX86SSAPeepholeOptimizerPass() { return new SSAPH(); }
 342
 343 bool SSAPH::runOnMachineFunction(MachineFunction &MF) {
 344   bool Changed = false;
 345   bool LocalChanged;
 346
 347   UDC = &getAnalysis<UseDefChains>();
 348
 349   do {
 350     LocalChanged = false;
 351
 352     for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
 353       for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
 354         if (PeepholeOptimize(*BI, I)) {
 355           LocalChanged = true;
 356           ++NumSSAPHOpts;
 357         } else
 358           ++I;
 359     Changed |= LocalChanged;
 360   } while (LocalChanged);
 361
 362   return Changed;
 363 }
 364
 365 static bool isValidScaleAmount(unsigned Scale) {
 366   return Scale == 1 || Scale == 2 || Scale == 4 || Scale == 8;
 367 }
 368
 369 /// OptimizeAddress - If we can fold the addressing arithmetic for this
 370 /// memory instruction into the instruction itself, do so and return true.
 371 bool SSAPH::OptimizeAddress(MachineInstr *MI, unsigned OpNo) {
 372   MachineOperand &BaseRegOp      = MI->getOperand(OpNo+0);
 373   MachineOperand &ScaleOp        = MI->getOperand(OpNo+1);
 374   MachineOperand &IndexRegOp     = MI->getOperand(OpNo+2);
 375   MachineOperand &DisplacementOp = MI->getOperand(OpNo+3);
 376
 377   unsigned BaseReg  = BaseRegOp.hasAllocatedReg() ? BaseRegOp.getReg() : 0;
 378   unsigned Scale    = ScaleOp.getImmedValue();
 379   unsigned IndexReg = IndexRegOp.hasAllocatedReg() ? IndexRegOp.getReg() : 0;
 380
 381   bool Changed = false;
 382
 383   // If the base register is unset, and the index register is set with a scale
 384   // of 1, move it to be the base register.
 385   if (BaseRegOp.hasAllocatedReg() && BaseReg == 0 &&
 386       Scale == 1 && IndexReg != 0) {
 387     BaseRegOp.setReg(IndexReg);
 388     IndexRegOp.setReg(0);
 389     return true;
 390   }
 391
 392   // Attempt to fold instructions used by the base register into the instruction
 393   if (MachineInstr *DefInst = getDefiningInst(BaseRegOp)) {
 394     switch (DefInst->getOpcode()) {
 395     case X86::MOVri32:
 396       // If there is no displacement set for this instruction set one now.
 397       // FIXME: If we can fold two immediates together, we should do so!
 398       if (DisplacementOp.isImmediate() && !DisplacementOp.getImmedValue()) {
 399         if (DefInst->getOperand(1).isImmediate()) {
 400           BaseRegOp.setReg(0);
 401           return Propagate(MI, OpNo+3, DefInst, 1);
 402         }
 403       }
 404       break;
 405
 406     case X86::ADDrr32:
 407       // If the source is a register-register add, and we do not yet have an
 408       // index register, fold the add into the memory address.
 409       if (IndexReg == 0) {
 410         BaseRegOp = DefInst->getOperand(1);
 411         IndexRegOp = DefInst->getOperand(2);
 412         ScaleOp.setImmedValue(1);
 413         return true;
 414       }
 415       break;
 416
 417     case X86::SHLri32:
 418       // If this shift could be folded into the index portion of the address if
 419       // it were the index register, move it to the index register operand now,
 420       // so it will be folded in below.
 421       if ((Scale == 1 || (IndexReg == 0 && IndexRegOp.hasAllocatedReg())) &&
 422           DefInst->getOperand(2).getImmedValue() < 4) {
 423         std::swap(BaseRegOp, IndexRegOp);
 424         ScaleOp.setImmedValue(1); Scale = 1;
 425         std::swap(IndexReg, BaseReg);
 426         Changed = true;
 427         break;
 428       }
 429     }
 430   }
 431
 432   // Attempt to fold instructions used by the index into the instruction
 433   if (MachineInstr *DefInst = getDefiningInst(IndexRegOp)) {
 434     switch (DefInst->getOpcode()) {
 435     case X86::SHLri32: {
 436       // Figure out what the resulting scale would be if we folded this shift.
 437       unsigned ResScale = Scale * (1 << DefInst->getOperand(2).getImmedValue());
 438       if (isValidScaleAmount(ResScale)) {
 439         IndexRegOp = DefInst->getOperand(1);
 440         ScaleOp.setImmedValue(ResScale);
 441         return true;
 442       }
 443       break;
 444     }
 445     }
 446   }
 447
 448   return Changed;
 449 }
 450
 451 bool SSAPH::PeepholeOptimize(MachineBasicBlock &MBB,
 452                              MachineBasicBlock::iterator &I) {
 453     MachineBasicBlock::iterator NextI = next(I);
 454
 455   MachineInstr *MI = I;
 456   MachineInstr *Next = (NextI != MBB.end()) ? &*NextI : (MachineInstr*)0;
 457
 458   bool Changed = false;
 459
 460   const TargetInstrInfo &TII = MBB.getParent()->getTarget().getInstrInfo();
 461
 462   // Scan the operands of this instruction.  If any operands are
 463   // register-register copies, replace the operand with the source.
 464   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 465     // Is this an SSA register use?
 466     if (MachineInstr *DefInst = getDefiningInst(MI->getOperand(i))) {
 467       // If the operand is a vreg-vreg copy, it is always safe to replace the
 468       // source value with the input operand.
 469       unsigned Source, Dest;
 470       if (TII.isMoveInstr(*DefInst, Source, Dest)) {
 471         // Don't propagate physical registers into any instructions.
 472         if (DefInst->getOperand(1).isRegister() &&
 473             MRegisterInfo::isVirtualRegister(Source)) {
 474           MI->getOperand(i).setReg(Source);
 475           Changed = true;
 476           ++NumPHMoves;
 477         }
 478       }
 479     }
 480
 481
 482   // Perform instruction specific optimizations.
 483   switch (MI->getOpcode()) {
 484
 485     // Register to memory stores.  Format: <base,scale,indexreg,immdisp>, srcreg
 486   case X86::MOVmr32: case X86::MOVmr16: case X86::MOVmr8:
 487   case X86::MOVmi32: case X86::MOVmi16: case X86::MOVmi8:
 488     // Check to see if we can fold the source instruction into this one...
 489     if (MachineInstr *SrcInst = getDefiningInst(MI->getOperand(4))) {
 490       switch (SrcInst->getOpcode()) {
 491         // Fold the immediate value into the store, if possible.
 492       case X86::MOVri8:  return Propagate(MI, 4, SrcInst, 1, X86::MOVmi8);
 493       case X86::MOVri16: return Propagate(MI, 4, SrcInst, 1, X86::MOVmi16);
 494       case X86::MOVri32: return Propagate(MI, 4, SrcInst, 1, X86::MOVmi32);
 495       default: break;
 496       }
 497     }
 498
 499     // If we can optimize the addressing expression, do so now.
 500     if (OptimizeAddress(MI, 0))
 501       return true;
 502     break;
 503
 504   case X86::MOVrm32:
 505   case X86::MOVrm16:
 506   case X86::MOVrm8:
 507     // If we can optimize the addressing expression, do so now.
 508     if (OptimizeAddress(MI, 1))
 509       return true;
 510     break;
 511
 512   default: break;
 513   }
 514
 515   return Changed;
 516 }