lib/Target/X86/X86PeepholeOpt.cpp

   1 //===-- PeepholeOptimizer.cpp - X86 Peephole Optimizer --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a peephole optimizer for the X86.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86.h"
  15 #include "llvm/CodeGen/MachineFunctionPass.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/Target/MRegisterInfo.h"
  18 #include "Support/Statistic.h"
  19 #include "Support/STLExtras.h"
  20
  21 using namespace llvm;
  22
  23 namespace {
  24   Statistic<> NumPHOpts("x86-peephole",
  25                         "Number of peephole optimization performed");
  26   struct PH : public MachineFunctionPass {
  27     virtual bool runOnMachineFunction(MachineFunction &MF);
  28
  29     bool PeepholeOptimize(MachineBasicBlock &MBB,
  30                           MachineBasicBlock::iterator &I);
  31
  32     virtual const char *getPassName() const { return "X86 Peephole Optimizer"; }
  33   };
  34 }
  35
  36 FunctionPass *llvm::createX86PeepholeOptimizerPass() { return new PH(); }
  37
  38 bool PH::runOnMachineFunction(MachineFunction &MF) {
  39   bool Changed = false;
  40
  41   for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
  42     for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
  43       if (PeepholeOptimize(*BI, I)) {
  44         Changed = true;
  45         ++NumPHOpts;
  46       } else
  47         ++I;
  48
  49   return Changed;
  50 }
  51
  52
  53 bool PH::PeepholeOptimize(MachineBasicBlock &MBB,
  54                           MachineBasicBlock::iterator &I) {
  55   assert(I != MBB.end());
  56   MachineBasicBlock::iterator NextI = next(I);
  57
  58   MachineInstr *MI = I;
  59   MachineInstr *Next = (NextI != MBB.end()) ? &*NextI : (MachineInstr*)0;
  60   unsigned Size = 0;
  61   switch (MI->getOpcode()) {
  62   case X86::MOVrr8:
  63   case X86::MOVrr16:
  64   case X86::MOVrr32:   // Destroy X = X copies...
  65     if (MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
  66       I = MBB.erase(I);
  67       return true;
  68     }
  69     return false;
  70
  71     // A large number of X86 instructions have forms which take an 8-bit
  72     // immediate despite the fact that the operands are 16 or 32 bits.  Because
  73     // this can save three bytes of code size (and icache space), we want to
  74     // shrink them if possible.
  75   case X86::IMULri16: case X86::IMULri32:
  76     assert(MI->getNumOperands() == 3 && "These should all have 3 operands!");
  77     if (MI->getOperand(2).isImmediate()) {
  78       int Val = MI->getOperand(2).getImmedValue();
  79       // If the value is the same when signed extended from 8 bits...
  80       if (Val == (signed int)(signed char)Val) {
  81         unsigned Opcode;
  82         switch (MI->getOpcode()) {
  83         default: assert(0 && "Unknown opcode value!");
  84         case X86::IMULri16: Opcode = X86::IMULri16b; break;
  85         case X86::IMULri32: Opcode = X86::IMULri32b; break;
  86         }
  87         unsigned R0 = MI->getOperand(0).getReg();
  88         unsigned R1 = MI->getOperand(1).getReg();
  89         I = MBB.insert(MBB.erase(I),
  90                        BuildMI(Opcode, 2, R0).addReg(R1).addZImm((char)Val));
  91         return true;
  92       }
  93     }
  94     return false;
  95
  96   case X86::ADDri16:  case X86::ADDri32:
  97   case X86::SUBri16:  case X86::SUBri32:
  98   case X86::ANDri16:  case X86::ANDri32:
  99   case X86::ORri16:   case X86::ORri32:
 100   case X86::XORri16:  case X86::XORri32:
 101     assert(MI->getNumOperands() == 2 && "These should all have 2 operands!");
 102     if (MI->getOperand(1).isImmediate()) {
 103       int Val = MI->getOperand(1).getImmedValue();
 104       // If the value is the same when signed extended from 8 bits...
 105       if (Val == (signed int)(signed char)Val) {
 106         unsigned Opcode;
 107         switch (MI->getOpcode()) {
 108         default: assert(0 && "Unknown opcode value!");
 109         case X86::ADDri16:  Opcode = X86::ADDri16b; break;
 110         case X86::ADDri32:  Opcode = X86::ADDri32b; break;
 111         case X86::SUBri16:  Opcode = X86::SUBri16b; break;
 112         case X86::SUBri32:  Opcode = X86::SUBri32b; break;
 113         case X86::ANDri16:  Opcode = X86::ANDri16b; break;
 114         case X86::ANDri32:  Opcode = X86::ANDri32b; break;
 115         case X86::ORri16:   Opcode = X86::ORri16b; break;
 116         case X86::ORri32:   Opcode = X86::ORri32b; break;
 117         case X86::XORri16:  Opcode = X86::XORri16b; break;
 118         case X86::XORri32:  Opcode = X86::XORri32b; break;
 119         }
 120         unsigned R0 = MI->getOperand(0).getReg();
 121         I = MBB.insert(MBB.erase(I),
 122                     BuildMI(Opcode, 1, R0, MOTy::UseAndDef).addZImm((char)Val));
 123         return true;
 124       }
 125     }
 126     return false;
 127
 128 #if 0
 129   case X86::MOVir32: Size++;
 130   case X86::MOVir16: Size++;
 131   case X86::MOVir8:
 132     // FIXME: We can only do this transformation if we know that flags are not
 133     // used here, because XOR clobbers the flags!
 134     if (MI->getOperand(1).isImmediate()) {         // avoid mov EAX, <value>
 135       int Val = MI->getOperand(1).getImmedValue();
 136       if (Val == 0) {                              // mov EAX, 0 -> xor EAX, EAX
 137         static const unsigned Opcode[] ={X86::XORrr8,X86::XORrr16,X86::XORrr32};
 138         unsigned Reg = MI->getOperand(0).getReg();
 139         I = MBB.insert(MBB.erase(I),
 140                        BuildMI(Opcode[Size], 2, Reg).addReg(Reg).addReg(Reg));
 141         return true;
 142       } else if (Val == -1) {                     // mov EAX, -1 -> or EAX, -1
 143         // TODO: 'or Reg, -1' has a smaller encoding than 'mov Reg, -1'
 144       }
 145     }
 146     return false;
 147 #endif
 148   case X86::BSWAPr32:        // Change bswap EAX, bswap EAX into nothing
 149     if (Next->getOpcode() == X86::BSWAPr32 &&
 150         MI->getOperand(0).getReg() == Next->getOperand(0).getReg()) {
 151       I = MBB.erase(MBB.erase(I));
 152       return true;
 153     }
 154     return false;
 155   default:
 156     return false;
 157   }
 158 }
 159
 160 namespace {
 161   class UseDefChains : public MachineFunctionPass {
 162     std::vector<MachineInstr*> DefiningInst;
 163   public:
 164     // getDefinition - Return the machine instruction that defines the specified
 165     // SSA virtual register.
 166     MachineInstr *getDefinition(unsigned Reg) {
 167       assert(MRegisterInfo::isVirtualRegister(Reg) &&
 168              "use-def chains only exist for SSA registers!");
 169       assert(Reg - MRegisterInfo::FirstVirtualRegister < DefiningInst.size() &&
 170              "Unknown register number!");
 171       assert(DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] &&
 172              "Unknown register number!");
 173       return DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister];
 174     }
 175
 176     // setDefinition - Update the use-def chains to indicate that MI defines
 177     // register Reg.
 178     void setDefinition(unsigned Reg, MachineInstr *MI) {
 179       if (Reg-MRegisterInfo::FirstVirtualRegister >= DefiningInst.size())
 180         DefiningInst.resize(Reg-MRegisterInfo::FirstVirtualRegister+1);
 181       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = MI;
 182     }
 183
 184     // removeDefinition - Update the use-def chains to forget about Reg
 185     // entirely.
 186     void removeDefinition(unsigned Reg) {
 187       assert(getDefinition(Reg));      // Check validity
 188       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = 0;
 189     }
 190
 191     virtual bool runOnMachineFunction(MachineFunction &MF) {
 192       for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI!=E; ++BI)
 193         for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); ++I) {
 194           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 195             MachineOperand &MO = I->getOperand(i);
 196             if (MO.isRegister() && MO.isDef() && !MO.isUse() &&
 197                 MRegisterInfo::isVirtualRegister(MO.getReg()))
 198               setDefinition(MO.getReg(), I);
 199           }
 200         }
 201       return false;
 202     }
 203
 204     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 205       AU.setPreservesAll();
 206       MachineFunctionPass::getAnalysisUsage(AU);
 207     }
 208
 209     virtual void releaseMemory() {
 210       std::vector<MachineInstr*>().swap(DefiningInst);
 211     }
 212   };
 213
 214   RegisterAnalysis<UseDefChains> X("use-def-chains",
 215                                 "use-def chain construction for machine code");
 216 }
 217
 218
 219 namespace {
 220   Statistic<> NumSSAPHOpts("x86-ssa-peephole",
 221                            "Number of SSA peephole optimization performed");
 222
 223   /// SSAPH - This pass is an X86-specific, SSA-based, peephole optimizer.  This
 224   /// pass is really a bad idea: a better instruction selector should completely
 225   /// supersume it.  However, that will take some time to develop, and the
 226   /// simple things this can do are important now.
 227   class SSAPH : public MachineFunctionPass {
 228     UseDefChains *UDC;
 229   public:
 230     virtual bool runOnMachineFunction(MachineFunction &MF);
 231
 232     bool PeepholeOptimize(MachineBasicBlock &MBB,
 233                           MachineBasicBlock::iterator &I);
 234
 235     virtual const char *getPassName() const {
 236       return "X86 SSA-based Peephole Optimizer";
 237     }
 238
 239     /// Propagate - Set MI[DestOpNo] = Src[SrcOpNo], optionally change the
 240     /// opcode of the instruction, then return true.
 241     bool Propagate(MachineInstr *MI, unsigned DestOpNo,
 242                    MachineInstr *Src, unsigned SrcOpNo, unsigned NewOpcode = 0){
 243       MI->getOperand(DestOpNo) = Src->getOperand(SrcOpNo);
 244       if (NewOpcode) MI->setOpcode(NewOpcode);
 245       return true;
 246     }
 247
 248     /// OptimizeAddress - If we can fold the addressing arithmetic for this
 249     /// memory instruction into the instruction itself, do so and return true.
 250     bool OptimizeAddress(MachineInstr *MI, unsigned OpNo);
 251
 252     /// getDefininingInst - If the specified operand is a read of an SSA
 253     /// register, return the machine instruction defining it, otherwise, return
 254     /// null.
 255     MachineInstr *getDefiningInst(MachineOperand &MO) {
 256       if (MO.isDef() || !MO.isRegister() ||
 257           !MRegisterInfo::isVirtualRegister(MO.getReg())) return 0;
 258       return UDC->getDefinition(MO.getReg());
 259     }
 260
 261     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 262       AU.addRequired<UseDefChains>();
 263       AU.addPreserved<UseDefChains>();
 264       MachineFunctionPass::getAnalysisUsage(AU);
 265     }
 266   };
 267 }
 268
 269 FunctionPass *llvm::createX86SSAPeepholeOptimizerPass() { return new SSAPH(); }
 270
 271 bool SSAPH::runOnMachineFunction(MachineFunction &MF) {
 272   bool Changed = false;
 273   bool LocalChanged;
 274
 275   UDC = &getAnalysis<UseDefChains>();
 276
 277   do {
 278     LocalChanged = false;
 279
 280     for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
 281       for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
 282         if (PeepholeOptimize(*BI, I)) {
 283           LocalChanged = true;
 284           ++NumSSAPHOpts;
 285         } else
 286           ++I;
 287     Changed |= LocalChanged;
 288   } while (LocalChanged);
 289
 290   return Changed;
 291 }
 292
 293 static bool isValidScaleAmount(unsigned Scale) {
 294   return Scale == 1 || Scale == 2 || Scale == 4 || Scale == 8;
 295 }
 296
 297 /// OptimizeAddress - If we can fold the addressing arithmetic for this
 298 /// memory instruction into the instruction itself, do so and return true.
 299 bool SSAPH::OptimizeAddress(MachineInstr *MI, unsigned OpNo) {
 300   MachineOperand &BaseRegOp      = MI->getOperand(OpNo+0);
 301   MachineOperand &ScaleOp        = MI->getOperand(OpNo+1);
 302   MachineOperand &IndexRegOp     = MI->getOperand(OpNo+2);
 303   MachineOperand &DisplacementOp = MI->getOperand(OpNo+3);
 304
 305   unsigned BaseReg  = BaseRegOp.hasAllocatedReg() ? BaseRegOp.getReg() : 0;
 306   unsigned Scale    = ScaleOp.getImmedValue();
 307   unsigned IndexReg = IndexRegOp.hasAllocatedReg() ? IndexRegOp.getReg() : 0;
 308
 309   bool Changed = false;
 310
 311   // If the base register is unset, and the index register is set with a scale
 312   // of 1, move it to be the base register.
 313   if (BaseRegOp.hasAllocatedReg() && BaseReg == 0 &&
 314       Scale == 1 && IndexReg != 0) {
 315     BaseRegOp.setReg(IndexReg);
 316     IndexRegOp.setReg(0);
 317     return true;
 318   }
 319
 320   // Attempt to fold instructions used by the base register into the instruction
 321   if (MachineInstr *DefInst = getDefiningInst(BaseRegOp)) {
 322     switch (DefInst->getOpcode()) {
 323     case X86::MOVir32:
 324       // If there is no displacement set for this instruction set one now.
 325       // FIXME: If we can fold two immediates together, we should do so!
 326       if (DisplacementOp.isImmediate() && !DisplacementOp.getImmedValue()) {
 327         if (DefInst->getOperand(1).isImmediate()) {
 328           BaseRegOp.setReg(0);
 329           return Propagate(MI, OpNo+3, DefInst, 1);
 330         }
 331       }
 332       break;
 333
 334     case X86::ADDrr32:
 335       // If the source is a register-register add, and we do not yet have an
 336       // index register, fold the add into the memory address.
 337       if (IndexReg == 0) {
 338         BaseRegOp = DefInst->getOperand(1);
 339         IndexRegOp = DefInst->getOperand(2);
 340         ScaleOp.setImmedValue(1);
 341         return true;
 342       }
 343       break;
 344
 345     case X86::SHLir32:
 346       // If this shift could be folded into the index portion of the address if
 347       // it were the index register, move it to the index register operand now,
 348       // so it will be folded in below.
 349       if ((Scale == 1 || (IndexReg == 0 && IndexRegOp.hasAllocatedReg())) &&
 350           DefInst->getOperand(2).getImmedValue() < 4) {
 351         std::swap(BaseRegOp, IndexRegOp);
 352         ScaleOp.setImmedValue(1); Scale = 1;
 353         std::swap(IndexReg, BaseReg);
 354         Changed = true;
 355         break;
 356       }
 357     }
 358   }
 359
 360   // Attempt to fold instructions used by the index into the instruction
 361   if (MachineInstr *DefInst = getDefiningInst(IndexRegOp)) {
 362     switch (DefInst->getOpcode()) {
 363     case X86::SHLir32: {
 364       // Figure out what the resulting scale would be if we folded this shift.
 365       unsigned ResScale = Scale * (1 << DefInst->getOperand(2).getImmedValue());
 366       if (isValidScaleAmount(ResScale)) {
 367         IndexRegOp = DefInst->getOperand(1);
 368         ScaleOp.setImmedValue(ResScale);
 369         return true;
 370       }
 371       break;
 372     }
 373     }
 374   }
 375
 376   return Changed;
 377 }
 378
 379 bool SSAPH::PeepholeOptimize(MachineBasicBlock &MBB,
 380                              MachineBasicBlock::iterator &I) {
 381     MachineBasicBlock::iterator NextI = next(I);
 382
 383   MachineInstr *MI = I;
 384   MachineInstr *Next = (NextI != MBB.end()) ? &*NextI : (MachineInstr*)0;
 385
 386   bool Changed = false;
 387
 388   // Scan the operands of this instruction.  If any operands are
 389   // register-register copies, replace the operand with the source.
 390   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 391     // Is this an SSA register use?
 392     if (MachineInstr *DefInst = getDefiningInst(MI->getOperand(i)))
 393       // If the operand is a vreg-vreg copy, it is always safe to replace the
 394       // source value with the input operand.
 395       if (DefInst->getOpcode() == X86::MOVrr8  ||
 396           DefInst->getOpcode() == X86::MOVrr16 ||
 397           DefInst->getOpcode() == X86::MOVrr32) {
 398         // Don't propagate physical registers into PHI nodes...
 399         if (MI->getOpcode() != X86::PHI ||
 400             (DefInst->getOperand(1).isRegister() &&
 401              MRegisterInfo::isVirtualRegister(DefInst->getOperand(1).getReg())))
 402         Changed = Propagate(MI, i, DefInst, 1);
 403       }
 404
 405
 406   // Perform instruction specific optimizations.
 407   switch (MI->getOpcode()) {
 408
 409     // Register to memory stores.  Format: <base,scale,indexreg,immdisp>, srcreg
 410   case X86::MOVrm32: case X86::MOVrm16: case X86::MOVrm8:
 411   case X86::MOVim32: case X86::MOVim16: case X86::MOVim8:
 412     // Check to see if we can fold the source instruction into this one...
 413     if (MachineInstr *SrcInst = getDefiningInst(MI->getOperand(4))) {
 414       switch (SrcInst->getOpcode()) {
 415         // Fold the immediate value into the store, if possible.
 416       case X86::MOVir8:  return Propagate(MI, 4, SrcInst, 1, X86::MOVim8);
 417       case X86::MOVir16: return Propagate(MI, 4, SrcInst, 1, X86::MOVim16);
 418       case X86::MOVir32: return Propagate(MI, 4, SrcInst, 1, X86::MOVim32);
 419       default: break;
 420       }
 421     }
 422
 423     // If we can optimize the addressing expression, do so now.
 424     if (OptimizeAddress(MI, 0))
 425       return true;
 426     break;
 427
 428   case X86::MOVmr32:
 429   case X86::MOVmr16:
 430   case X86::MOVmr8:
 431     // If we can optimize the addressing expression, do so now.
 432     if (OptimizeAddress(MI, 1))
 433       return true;
 434     break;
 435
 436   default: break;
 437   }
 438
 439   return Changed;
 440 }