lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 5;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  51     };
  52
  53     if (Kind < FirstTargetFixupKind)
  54       return MCCodeEmitter::getFixupKindInfo(Kind);
  55
  56     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  57            "Invalid kind!");
  58     return Infos[Kind - FirstTargetFixupKind];
  59   }
  60
  61   static unsigned GetX86RegNum(const MCOperand &MO) {
  62     return X86RegisterInfo::getX86RegNum(MO.getReg());
  63   }
  64
  65   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  66   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  67   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  68   // in 1's complement form, example:
  69   //
  70   //  ModRM field => XMM9 => 1
  71   //  VEX.VVVV    => XMM9 => ~9
  72   //
  73   // See table 4-35 of Intel AVX Programming Reference for details.
  74   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  75                                               unsigned OpNum) {
  76     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  77     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  78     if ((SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15) ||
  79         (SrcReg >= X86::YMM8 && SrcReg <= X86::YMM15))
  80       SrcRegNum += 8;
  81
  82     // The registers represented through VEX_VVVV should
  83     // be encoded in 1's complement form.
  84     return (~SrcRegNum) & 0xf;
  85   }
  86
  87   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  88     OS << (char)C;
  89     ++CurByte;
  90   }
  91
  92   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  93                     raw_ostream &OS) const {
  94     // Output the constant in little endian byte order.
  95     for (unsigned i = 0; i != Size; ++i) {
  96       EmitByte(Val & 255, CurByte, OS);
  97       Val >>= 8;
  98     }
  99   }
 100
 101   void EmitImmediate(const MCOperand &Disp,
 102                      unsigned ImmSize, MCFixupKind FixupKind,
 103                      unsigned &CurByte, raw_ostream &OS,
 104                      SmallVectorImpl<MCFixup> &Fixups,
 105                      int ImmOffset = 0) const;
 106
 107   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 108                                         unsigned RM) {
 109     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 110     return RM | (RegOpcode << 3) | (Mod << 6);
 111   }
 112
 113   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 114                         unsigned &CurByte, raw_ostream &OS) const {
 115     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 116   }
 117
 118   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 119                    unsigned &CurByte, raw_ostream &OS) const {
 120     // SIB byte is in the same format as the ModRMByte.
 121     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 122   }
 123
 124
 125   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 126                         unsigned RegOpcodeField,
 127                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 128                         SmallVectorImpl<MCFixup> &Fixups) const;
 129
 130   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 131                          SmallVectorImpl<MCFixup> &Fixups) const;
 132
 133   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 134                            const MCInst &MI, const TargetInstrDesc &Desc,
 135                            raw_ostream &OS) const;
 136
 137   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 138                                  int MemOperand, const MCInst &MI,
 139                                  raw_ostream &OS) const;
 140
 141   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 142                         const MCInst &MI, const TargetInstrDesc &Desc,
 143                         raw_ostream &OS) const;
 144 };
 145
 146 } // end anonymous namespace
 147
 148
 149 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 150                                                TargetMachine &TM,
 151                                                MCContext &Ctx) {
 152   return new X86MCCodeEmitter(TM, Ctx, false);
 153 }
 154
 155 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 156                                                TargetMachine &TM,
 157                                                MCContext &Ctx) {
 158   return new X86MCCodeEmitter(TM, Ctx, true);
 159 }
 160
 161 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 162 /// sign-extended field.
 163 static bool isDisp8(int Value) {
 164   return Value == (signed char)Value;
 165 }
 166
 167 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 168 /// in an instruction with the specified TSFlags.
 169 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 170   unsigned Size = X86II::getSizeOfImm(TSFlags);
 171   bool isPCRel = X86II::isImmPCRel(TSFlags);
 172
 173   switch (Size) {
 174   default: assert(0 && "Unknown immediate size");
 175   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 176   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 177   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 178   case 8: assert(!isPCRel); return FK_Data_8;
 179   }
 180 }
 181
 182
 183 void X86MCCodeEmitter::
 184 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 185               unsigned &CurByte, raw_ostream &OS,
 186               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 187   // If this is a simple integer displacement that doesn't require a relocation,
 188   // emit it now.
 189   if (DispOp.isImm()) {
 190     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 191     // a fixup if so.
 192     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 193     return;
 194   }
 195
 196   // If we have an immoffset, add it to the expression.
 197   const MCExpr *Expr = DispOp.getExpr();
 198
 199   // If the fixup is pc-relative, we need to bias the value to be relative to
 200   // the start of the field, not the end of the field.
 201   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 202       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 203       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 204     ImmOffset -= 4;
 205   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 206     ImmOffset -= 2;
 207   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 208     ImmOffset -= 1;
 209
 210   if (ImmOffset)
 211     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 212                                    Ctx);
 213
 214   // Emit a symbolic constant as a fixup and 4 zeros.
 215   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 216   EmitConstant(0, Size, CurByte, OS);
 217 }
 218
 219 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 220                                         unsigned RegOpcodeField,
 221                                         uint64_t TSFlags, unsigned &CurByte,
 222                                         raw_ostream &OS,
 223                                         SmallVectorImpl<MCFixup> &Fixups) const{
 224   const MCOperand &Disp     = MI.getOperand(Op+3);
 225   const MCOperand &Base     = MI.getOperand(Op);
 226   const MCOperand &Scale    = MI.getOperand(Op+1);
 227   const MCOperand &IndexReg = MI.getOperand(Op+2);
 228   unsigned BaseReg = Base.getReg();
 229
 230   // Handle %rip relative addressing.
 231   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 232     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 233     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 234     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 235
 236     unsigned FixupKind = X86::reloc_riprel_4byte;
 237
 238     // movq loads are handled with a special relocation form which allows the
 239     // linker to eliminate some loads for GOT references which end up in the
 240     // same linkage unit.
 241     if (MI.getOpcode() == X86::MOV64rm ||
 242         MI.getOpcode() == X86::MOV64rm_TC)
 243       FixupKind = X86::reloc_riprel_4byte_movq_load;
 244
 245     // rip-relative addressing is actually relative to the *next* instruction.
 246     // Since an immediate can follow the mod/rm byte for an instruction, this
 247     // means that we need to bias the immediate field of the instruction with
 248     // the size of the immediate field.  If we have this case, add it into the
 249     // expression to emit.
 250     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 251
 252     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 253                   CurByte, OS, Fixups, -ImmSize);
 254     return;
 255   }
 256
 257   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 258
 259   // Determine whether a SIB byte is needed.
 260   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 261   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 262   // 2-7) and absolute references.
 263
 264   if (// The SIB byte must be used if there is an index register.
 265       IndexReg.getReg() == 0 &&
 266       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 267       // encode to an R/M value of 4, which indicates that a SIB byte is
 268       // present.
 269       BaseRegNo != N86::ESP &&
 270       // If there is no base register and we're in 64-bit mode, we need a SIB
 271       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 272       (!Is64BitMode || BaseReg != 0)) {
 273
 274     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 275       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 276       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 277       return;
 278     }
 279
 280     // If the base is not EBP/ESP and there is no displacement, use simple
 281     // indirect register encoding, this handles addresses like [EAX].  The
 282     // encoding for [EBP] with no displacement means [disp32] so we handle it
 283     // by emitting a displacement of 0 below.
 284     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 285       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 286       return;
 287     }
 288
 289     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 290     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 291       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 292       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 293       return;
 294     }
 295
 296     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 297     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 298     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 299     return;
 300   }
 301
 302   // We need a SIB byte, so start by outputting the ModR/M byte first
 303   assert(IndexReg.getReg() != X86::ESP &&
 304          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 305
 306   bool ForceDisp32 = false;
 307   bool ForceDisp8  = false;
 308   if (BaseReg == 0) {
 309     // If there is no base register, we emit the special case SIB byte with
 310     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 311     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 312     ForceDisp32 = true;
 313   } else if (!Disp.isImm()) {
 314     // Emit the normal disp32 encoding.
 315     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 316     ForceDisp32 = true;
 317   } else if (Disp.getImm() == 0 &&
 318              // Base reg can't be anything that ends up with '5' as the base
 319              // reg, it is the magic [*] nomenclature that indicates no base.
 320              BaseRegNo != N86::EBP) {
 321     // Emit no displacement ModR/M byte
 322     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 323   } else if (isDisp8(Disp.getImm())) {
 324     // Emit the disp8 encoding.
 325     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 326     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 327   } else {
 328     // Emit the normal disp32 encoding.
 329     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 330   }
 331
 332   // Calculate what the SS field value should be...
 333   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 334   unsigned SS = SSTable[Scale.getImm()];
 335
 336   if (BaseReg == 0) {
 337     // Handle the SIB byte for the case where there is no base, see Intel
 338     // Manual 2A, table 2-7. The displacement has already been output.
 339     unsigned IndexRegNo;
 340     if (IndexReg.getReg())
 341       IndexRegNo = GetX86RegNum(IndexReg);
 342     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 343       IndexRegNo = 4;
 344     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 345   } else {
 346     unsigned IndexRegNo;
 347     if (IndexReg.getReg())
 348       IndexRegNo = GetX86RegNum(IndexReg);
 349     else
 350       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 351     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 352   }
 353
 354   // Do we need to output a displacement?
 355   if (ForceDisp8)
 356     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 357   else if (ForceDisp32 || Disp.getImm() != 0)
 358     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 359 }
 360
 361 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 362 /// called VEX.
 363 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 364                                            int MemOperand, const MCInst &MI,
 365                                            const TargetInstrDesc &Desc,
 366                                            raw_ostream &OS) const {
 367   bool HasVEX_4V = false;
 368   if (TSFlags & X86II::VEX_4V)
 369     HasVEX_4V = true;
 370
 371   // VEX_R: opcode externsion equivalent to REX.R in
 372   // 1's complement (inverted) form
 373   //
 374   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 375   //  0: Same as REX_R=1 (64 bit mode only)
 376   //
 377   unsigned char VEX_R = 0x1;
 378
 379   // VEX_X: equivalent to REX.X, only used when a
 380   // register is used for index in SIB Byte.
 381   //
 382   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 383   //  0: Same as REX.X=1 (64-bit mode only)
 384   unsigned char VEX_X = 0x1;
 385
 386   // VEX_B:
 387   //
 388   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 389   //  0: Same as REX_B=1 (64 bit mode only)
 390   //
 391   unsigned char VEX_B = 0x1;
 392
 393   // VEX_W: opcode specific (use like REX.W, or used for
 394   // opcode extension, or ignored, depending on the opcode byte)
 395   unsigned char VEX_W = 0;
 396
 397   // VEX_5M (VEX m-mmmmm field):
 398   //
 399   //  0b00000: Reserved for future use
 400   //  0b00001: implied 0F leading opcode
 401   //  0b00010: implied 0F 38 leading opcode bytes
 402   //  0b00011: implied 0F 3A leading opcode bytes
 403   //  0b00100-0b11111: Reserved for future use
 404   //
 405   unsigned char VEX_5M = 0x1;
 406
 407   // VEX_4V (VEX vvvv field): a register specifier
 408   // (in 1's complement form) or 1111 if unused.
 409   unsigned char VEX_4V = 0xf;
 410
 411   // VEX_L (Vector Length):
 412   //
 413   //  0: scalar or 128-bit vector
 414   //  1: 256-bit vector
 415   //
 416   unsigned char VEX_L = 0;
 417
 418   // VEX_PP: opcode extension providing equivalent
 419   // functionality of a SIMD prefix
 420   //
 421   //  0b00: None
 422   //  0b01: 66
 423   //  0b10: F3
 424   //  0b11: F2
 425   //
 426   unsigned char VEX_PP = 0;
 427
 428   // Encode the operand size opcode prefix as needed.
 429   if (TSFlags & X86II::OpSize)
 430     VEX_PP = 0x01;
 431
 432   if (TSFlags & X86II::VEX_W)
 433     VEX_W = 1;
 434
 435   switch (TSFlags & X86II::Op0Mask) {
 436   default: assert(0 && "Invalid prefix!");
 437   case X86II::T8:  // 0F 38
 438     VEX_5M = 0x2;
 439     break;
 440   case X86II::TA:  // 0F 3A
 441     VEX_5M = 0x3;
 442     break;
 443   case X86II::TF:  // F2 0F 38
 444     VEX_PP = 0x3;
 445     VEX_5M = 0x2;
 446     break;
 447   case X86II::XS:  // F3 0F
 448     VEX_PP = 0x2;
 449     break;
 450   case X86II::XD:  // F2 0F
 451     VEX_PP = 0x3;
 452     break;
 453   case X86II::TB:  // Bypass: Not used by VEX
 454   case 0:
 455     break;  // No prefix!
 456   }
 457
 458   // Set the vector length to 256-bit if YMM0-YMM15 is used
 459   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 460     if (!MI.getOperand(i).isReg())
 461       continue;
 462     unsigned SrcReg = MI.getOperand(i).getReg();
 463     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 464       VEX_L = 1;
 465   }
 466
 467   unsigned NumOps = MI.getNumOperands();
 468   unsigned CurOp = 0;
 469
 470   switch (TSFlags & X86II::FormMask) {
 471   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 472   case X86II::MRM0m: case X86II::MRM1m:
 473   case X86II::MRM2m: case X86II::MRM3m:
 474   case X86II::MRM4m: case X86II::MRM5m:
 475   case X86II::MRM6m: case X86II::MRM7m:
 476   case X86II::MRMDestMem:
 477     NumOps = CurOp = X86::AddrNumOperands;
 478   case X86II::MRMSrcMem:
 479   case X86II::MRMSrcReg:
 480     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 481         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 482       VEX_R = 0x0;
 483
 484     // CurOp and NumOps are equal when VEX_R represents a register used
 485     // to index a memory destination (which is the last operand)
 486     CurOp = (CurOp == NumOps) ? 0 : CurOp+1;
 487
 488     if (HasVEX_4V) {
 489       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 490       CurOp++;
 491     }
 492
 493     // If the last register should be encoded in the immediate field
 494     // do not use any bit from VEX prefix to this register, ignore it
 495     if (TSFlags & X86II::VEX_I8IMM)
 496       NumOps--;
 497
 498     for (; CurOp != NumOps; ++CurOp) {
 499       const MCOperand &MO = MI.getOperand(CurOp);
 500       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 501         VEX_B = 0x0;
 502       if (!VEX_B && MO.isReg() &&
 503           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 504           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 505         VEX_X = 0x0;
 506     }
 507     break;
 508   default: // MRMDestReg, MRM0r-MRM7r
 509     if (MI.getOperand(CurOp).isReg() &&
 510         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 511       VEX_B = 0;
 512
 513     if (HasVEX_4V)
 514       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 515
 516     CurOp++;
 517     for (; CurOp != NumOps; ++CurOp) {
 518       const MCOperand &MO = MI.getOperand(CurOp);
 519       if (MO.isReg() && !HasVEX_4V &&
 520           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 521         VEX_R = 0x0;
 522     }
 523     break;
 524     assert(0 && "Not implemented!");
 525   }
 526
 527   // Emit segment override opcode prefix as needed.
 528   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 529
 530   // VEX opcode prefix can have 2 or 3 bytes
 531   //
 532   //  3 bytes:
 533   //    +-----+ +--------------+ +-------------------+
 534   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 535   //    +-----+ +--------------+ +-------------------+
 536   //  2 bytes:
 537   //    +-----+ +-------------------+
 538   //    | C5h | | R | vvvv | L | pp |
 539   //    +-----+ +-------------------+
 540   //
 541   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 542
 543   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 544     EmitByte(0xC5, CurByte, OS);
 545     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 546     return;
 547   }
 548
 549   // 3 byte VEX prefix
 550   EmitByte(0xC4, CurByte, OS);
 551   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 552   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 553 }
 554
 555 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 556 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 557 /// size, and 3) use of X86-64 extended registers.
 558 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 559                                    const TargetInstrDesc &Desc) {
 560   unsigned REX = 0;
 561   if (TSFlags & X86II::REX_W)
 562     REX |= 1 << 3; // set REX.W
 563
 564   if (MI.getNumOperands() == 0) return REX;
 565
 566   unsigned NumOps = MI.getNumOperands();
 567   // FIXME: MCInst should explicitize the two-addrness.
 568   bool isTwoAddr = NumOps > 1 &&
 569                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 570
 571   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 572   unsigned i = isTwoAddr ? 1 : 0;
 573   for (; i != NumOps; ++i) {
 574     const MCOperand &MO = MI.getOperand(i);
 575     if (!MO.isReg()) continue;
 576     unsigned Reg = MO.getReg();
 577     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 578     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 579     // that returns non-zero.
 580     REX |= 0x40; // REX fixed encoding prefix
 581     break;
 582   }
 583
 584   switch (TSFlags & X86II::FormMask) {
 585   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 586   case X86II::MRMSrcReg:
 587     if (MI.getOperand(0).isReg() &&
 588         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 589       REX |= 1 << 2; // set REX.R
 590     i = isTwoAddr ? 2 : 1;
 591     for (; i != NumOps; ++i) {
 592       const MCOperand &MO = MI.getOperand(i);
 593       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 594         REX |= 1 << 0; // set REX.B
 595     }
 596     break;
 597   case X86II::MRMSrcMem: {
 598     if (MI.getOperand(0).isReg() &&
 599         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 600       REX |= 1 << 2; // set REX.R
 601     unsigned Bit = 0;
 602     i = isTwoAddr ? 2 : 1;
 603     for (; i != NumOps; ++i) {
 604       const MCOperand &MO = MI.getOperand(i);
 605       if (MO.isReg()) {
 606         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 607           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 608         Bit++;
 609       }
 610     }
 611     break;
 612   }
 613   case X86II::MRM0m: case X86II::MRM1m:
 614   case X86II::MRM2m: case X86II::MRM3m:
 615   case X86II::MRM4m: case X86II::MRM5m:
 616   case X86II::MRM6m: case X86II::MRM7m:
 617   case X86II::MRMDestMem: {
 618     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 619     i = isTwoAddr ? 1 : 0;
 620     if (NumOps > e && MI.getOperand(e).isReg() &&
 621         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 622       REX |= 1 << 2; // set REX.R
 623     unsigned Bit = 0;
 624     for (; i != e; ++i) {
 625       const MCOperand &MO = MI.getOperand(i);
 626       if (MO.isReg()) {
 627         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 628           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 629         Bit++;
 630       }
 631     }
 632     break;
 633   }
 634   default:
 635     if (MI.getOperand(0).isReg() &&
 636         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 637       REX |= 1 << 0; // set REX.B
 638     i = isTwoAddr ? 2 : 1;
 639     for (unsigned e = NumOps; i != e; ++i) {
 640       const MCOperand &MO = MI.getOperand(i);
 641       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 642         REX |= 1 << 2; // set REX.R
 643     }
 644     break;
 645   }
 646   return REX;
 647 }
 648
 649 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 650 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 651                                         unsigned &CurByte, int MemOperand,
 652                                         const MCInst &MI,
 653                                         raw_ostream &OS) const {
 654   switch (TSFlags & X86II::SegOvrMask) {
 655   default: assert(0 && "Invalid segment!");
 656   case 0:
 657     // No segment override, check for explicit one on memory operand.
 658     if (MemOperand != -1) {   // If the instruction has a memory operand.
 659       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 660       default: assert(0 && "Unknown segment register!");
 661       case 0: break;
 662       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 663       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 664       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 665       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 666       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 667       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 668       }
 669     }
 670     break;
 671   case X86II::FS:
 672     EmitByte(0x64, CurByte, OS);
 673     break;
 674   case X86II::GS:
 675     EmitByte(0x65, CurByte, OS);
 676     break;
 677   }
 678 }
 679
 680 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 681 ///
 682 /// MemOperand is the operand # of the start of a memory operand if present.  If
 683 /// Not present, it is -1.
 684 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 685                                         int MemOperand, const MCInst &MI,
 686                                         const TargetInstrDesc &Desc,
 687                                         raw_ostream &OS) const {
 688
 689   // Emit the lock opcode prefix as needed.
 690   if (TSFlags & X86II::LOCK)
 691     EmitByte(0xF0, CurByte, OS);
 692
 693   // Emit segment override opcode prefix as needed.
 694   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 695
 696   // Emit the repeat opcode prefix as needed.
 697   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 698     EmitByte(0xF3, CurByte, OS);
 699
 700   // Emit the operand size opcode prefix as needed.
 701   if (TSFlags & X86II::OpSize)
 702     EmitByte(0x66, CurByte, OS);
 703
 704   // Emit the address size opcode prefix as needed.
 705   if (TSFlags & X86II::AdSize)
 706     EmitByte(0x67, CurByte, OS);
 707
 708   bool Need0FPrefix = false;
 709   switch (TSFlags & X86II::Op0Mask) {
 710   default: assert(0 && "Invalid prefix!");
 711   case 0: break;  // No prefix!
 712   case X86II::REP: break; // already handled.
 713   case X86II::TB:  // Two-byte opcode prefix
 714   case X86II::T8:  // 0F 38
 715   case X86II::TA:  // 0F 3A
 716     Need0FPrefix = true;
 717     break;
 718   case X86II::TF: // F2 0F 38
 719     EmitByte(0xF2, CurByte, OS);
 720     Need0FPrefix = true;
 721     break;
 722   case X86II::XS:   // F3 0F
 723     EmitByte(0xF3, CurByte, OS);
 724     Need0FPrefix = true;
 725     break;
 726   case X86II::XD:   // F2 0F
 727     EmitByte(0xF2, CurByte, OS);
 728     Need0FPrefix = true;
 729     break;
 730   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 731   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 732   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 733   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 734   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 735   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 736   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 737   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 738   }
 739
 740   // Handle REX prefix.
 741   // FIXME: Can this come before F2 etc to simplify emission?
 742   if (Is64BitMode) {
 743     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 744       EmitByte(0x40 | REX, CurByte, OS);
 745   }
 746
 747   // 0x0F escape code must be emitted just before the opcode.
 748   if (Need0FPrefix)
 749     EmitByte(0x0F, CurByte, OS);
 750
 751   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 752   switch (TSFlags & X86II::Op0Mask) {
 753   case X86II::TF:    // F2 0F 38
 754   case X86II::T8:    // 0F 38
 755     EmitByte(0x38, CurByte, OS);
 756     break;
 757   case X86II::TA:    // 0F 3A
 758     EmitByte(0x3A, CurByte, OS);
 759     break;
 760   }
 761 }
 762
 763 void X86MCCodeEmitter::
 764 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 765                   SmallVectorImpl<MCFixup> &Fixups) const {
 766   unsigned Opcode = MI.getOpcode();
 767   const TargetInstrDesc &Desc = TII.get(Opcode);
 768   uint64_t TSFlags = Desc.TSFlags;
 769
 770   // Pseudo instructions don't get encoded.
 771   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 772     return;
 773
 774   // If this is a two-address instruction, skip one of the register operands.
 775   // FIXME: This should be handled during MCInst lowering.
 776   unsigned NumOps = Desc.getNumOperands();
 777   unsigned CurOp = 0;
 778   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 779     ++CurOp;
 780   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 781     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 782     --NumOps;
 783
 784   // Keep track of the current byte being emitted.
 785   unsigned CurByte = 0;
 786
 787   // Is this instruction encoded using the AVX VEX prefix?
 788   bool HasVEXPrefix = false;
 789
 790   // It uses the VEX.VVVV field?
 791   bool HasVEX_4V = false;
 792
 793   if (TSFlags & X86II::VEX)
 794     HasVEXPrefix = true;
 795   if (TSFlags & X86II::VEX_4V)
 796     HasVEX_4V = true;
 797
 798   // Determine where the memory operand starts, if present.
 799   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 800   if (MemoryOperand != -1) MemoryOperand += CurOp;
 801
 802   if (!HasVEXPrefix)
 803     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 804   else
 805     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 806
 807   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 808   unsigned SrcRegNum = 0;
 809   switch (TSFlags & X86II::FormMask) {
 810   case X86II::MRMInitReg:
 811     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 812   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 813     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 814   case X86II::Pseudo:
 815     assert(0 && "Pseudo instruction shouldn't be emitted");
 816   case X86II::RawFrm:
 817     EmitByte(BaseOpcode, CurByte, OS);
 818     break;
 819
 820   case X86II::AddRegFrm:
 821     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 822     break;
 823
 824   case X86II::MRMDestReg:
 825     EmitByte(BaseOpcode, CurByte, OS);
 826     EmitRegModRMByte(MI.getOperand(CurOp),
 827                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 828     CurOp += 2;
 829     break;
 830
 831   case X86II::MRMDestMem:
 832     EmitByte(BaseOpcode, CurByte, OS);
 833     EmitMemModRMByte(MI, CurOp,
 834                      GetX86RegNum(MI.getOperand(CurOp + X86::AddrNumOperands)),
 835                      TSFlags, CurByte, OS, Fixups);
 836     CurOp += X86::AddrNumOperands + 1;
 837     break;
 838
 839   case X86II::MRMSrcReg:
 840     EmitByte(BaseOpcode, CurByte, OS);
 841     SrcRegNum = CurOp + 1;
 842
 843     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 844       SrcRegNum++;
 845
 846     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 847                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 848     CurOp = SrcRegNum + 1;
 849     break;
 850
 851   case X86II::MRMSrcMem: {
 852     int AddrOperands = X86::AddrNumOperands;
 853     unsigned FirstMemOp = CurOp+1;
 854     if (HasVEX_4V) {
 855       ++AddrOperands;
 856       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 857     }
 858
 859     EmitByte(BaseOpcode, CurByte, OS);
 860
 861     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 862                      TSFlags, CurByte, OS, Fixups);
 863     CurOp += AddrOperands + 1;
 864     break;
 865   }
 866
 867   case X86II::MRM0r: case X86II::MRM1r:
 868   case X86II::MRM2r: case X86II::MRM3r:
 869   case X86II::MRM4r: case X86II::MRM5r:
 870   case X86II::MRM6r: case X86II::MRM7r:
 871     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 872       CurOp++;
 873     EmitByte(BaseOpcode, CurByte, OS);
 874     EmitRegModRMByte(MI.getOperand(CurOp++),
 875                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 876                      CurByte, OS);
 877     break;
 878   case X86II::MRM0m: case X86II::MRM1m:
 879   case X86II::MRM2m: case X86II::MRM3m:
 880   case X86II::MRM4m: case X86II::MRM5m:
 881   case X86II::MRM6m: case X86II::MRM7m:
 882     EmitByte(BaseOpcode, CurByte, OS);
 883     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 884                      TSFlags, CurByte, OS, Fixups);
 885     CurOp += X86::AddrNumOperands;
 886     break;
 887   case X86II::MRM_C1:
 888     EmitByte(BaseOpcode, CurByte, OS);
 889     EmitByte(0xC1, CurByte, OS);
 890     break;
 891   case X86II::MRM_C2:
 892     EmitByte(BaseOpcode, CurByte, OS);
 893     EmitByte(0xC2, CurByte, OS);
 894     break;
 895   case X86II::MRM_C3:
 896     EmitByte(BaseOpcode, CurByte, OS);
 897     EmitByte(0xC3, CurByte, OS);
 898     break;
 899   case X86II::MRM_C4:
 900     EmitByte(BaseOpcode, CurByte, OS);
 901     EmitByte(0xC4, CurByte, OS);
 902     break;
 903   case X86II::MRM_C8:
 904     EmitByte(BaseOpcode, CurByte, OS);
 905     EmitByte(0xC8, CurByte, OS);
 906     break;
 907   case X86II::MRM_C9:
 908     EmitByte(BaseOpcode, CurByte, OS);
 909     EmitByte(0xC9, CurByte, OS);
 910     break;
 911   case X86II::MRM_E8:
 912     EmitByte(BaseOpcode, CurByte, OS);
 913     EmitByte(0xE8, CurByte, OS);
 914     break;
 915   case X86II::MRM_F0:
 916     EmitByte(BaseOpcode, CurByte, OS);
 917     EmitByte(0xF0, CurByte, OS);
 918     break;
 919   case X86II::MRM_F8:
 920     EmitByte(BaseOpcode, CurByte, OS);
 921     EmitByte(0xF8, CurByte, OS);
 922     break;
 923   case X86II::MRM_F9:
 924     EmitByte(BaseOpcode, CurByte, OS);
 925     EmitByte(0xF9, CurByte, OS);
 926     break;
 927   }
 928
 929   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 930   // according to the right size for the instruction.
 931   if (CurOp != NumOps) {
 932     // The last source register of a 4 operand instruction in AVX is encoded
 933     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 934     if (TSFlags & X86II::VEX_I8IMM) {
 935       const MCOperand &MO = MI.getOperand(CurOp++);
 936       bool IsExtReg =
 937         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 938       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 939       RegNum |= GetX86RegNum(MO) << 4;
 940       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 941                     Fixups);
 942     } else
 943       EmitImmediate(MI.getOperand(CurOp++),
 944                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 945                     CurByte, OS, Fixups);
 946   }
 947
 948
 949 #ifndef NDEBUG
 950   // FIXME: Verify.
 951   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 952     errs() << "Cannot encode all operands of: ";
 953     MI.dump();
 954     errs() << '\n';
 955     abort();
 956   }
 957 #endif
 958 }