lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 4;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8 },
  47       { "reloc_pcrel_1byte", 0, 1 * 8 },
  48       { "reloc_riprel_4byte", 0, 4 * 8 },
  49       { "reloc_riprel_4byte_movq_load", 0, 4 * 8 }
  50     };
  51
  52     if (Kind < FirstTargetFixupKind)
  53       return MCCodeEmitter::getFixupKindInfo(Kind);
  54
  55     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  56            "Invalid kind!");
  57     return Infos[Kind - FirstTargetFixupKind];
  58   }
  59
  60   static unsigned GetX86RegNum(const MCOperand &MO) {
  61     return X86RegisterInfo::getX86RegNum(MO.getReg());
  62   }
  63
  64   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  65     OS << (char)C;
  66     ++CurByte;
  67   }
  68
  69   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  70                     raw_ostream &OS) const {
  71     // Output the constant in little endian byte order.
  72     for (unsigned i = 0; i != Size; ++i) {
  73       EmitByte(Val & 255, CurByte, OS);
  74       Val >>= 8;
  75     }
  76   }
  77
  78   void EmitImmediate(const MCOperand &Disp,
  79                      unsigned ImmSize, MCFixupKind FixupKind,
  80                      unsigned &CurByte, raw_ostream &OS,
  81                      SmallVectorImpl<MCFixup> &Fixups,
  82                      int ImmOffset = 0) const;
  83
  84   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  85                                         unsigned RM) {
  86     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  87     return RM | (RegOpcode << 3) | (Mod << 6);
  88   }
  89
  90   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
  91                         unsigned &CurByte, raw_ostream &OS) const {
  92     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
  93   }
  94
  95   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
  96                    unsigned &CurByte, raw_ostream &OS) const {
  97     // SIB byte is in the same format as the ModRMByte.
  98     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
  99   }
 100
 101
 102   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 103                         unsigned RegOpcodeField,
 104                         unsigned TSFlags, unsigned &CurByte, raw_ostream &OS,
 105                         SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 108                          SmallVectorImpl<MCFixup> &Fixups) const;
 109
 110 };
 111
 112 } // end anonymous namespace
 113
 114
 115 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 116                                                TargetMachine &TM,
 117                                                MCContext &Ctx) {
 118   return new X86MCCodeEmitter(TM, Ctx, false);
 119 }
 120
 121 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 122                                                TargetMachine &TM,
 123                                                MCContext &Ctx) {
 124   return new X86MCCodeEmitter(TM, Ctx, true);
 125 }
 126
 127
 128 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 129 /// sign-extended field.
 130 static bool isDisp8(int Value) {
 131   return Value == (signed char)Value;
 132 }
 133
 134 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 135 /// in an instruction with the specified TSFlags.
 136 static MCFixupKind getImmFixupKind(unsigned TSFlags) {
 137   unsigned Size = X86II::getSizeOfImm(TSFlags);
 138   bool isPCRel = X86II::isImmPCRel(TSFlags);
 139
 140   switch (Size) {
 141   default: assert(0 && "Unknown immediate size");
 142   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 143   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 144   case 2: assert(!isPCRel); return FK_Data_2;
 145   case 8: assert(!isPCRel); return FK_Data_8;
 146   }
 147 }
 148
 149
 150 void X86MCCodeEmitter::
 151 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 152               unsigned &CurByte, raw_ostream &OS,
 153               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 154   // If this is a simple integer displacement that doesn't require a relocation,
 155   // emit it now.
 156   if (DispOp.isImm()) {
 157     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 158     // a fixup if so.
 159     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 160     return;
 161   }
 162
 163   // If we have an immoffset, add it to the expression.
 164   const MCExpr *Expr = DispOp.getExpr();
 165
 166   // If the fixup is pc-relative, we need to bias the value to be relative to
 167   // the start of the field, not the end of the field.
 168   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 169       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 170       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 171     ImmOffset -= 4;
 172   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 173     ImmOffset -= 1;
 174
 175   if (ImmOffset)
 176     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 177                                    Ctx);
 178
 179   // Emit a symbolic constant as a fixup and 4 zeros.
 180   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 181   EmitConstant(0, Size, CurByte, OS);
 182 }
 183
 184
 185 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 186                                         unsigned RegOpcodeField,
 187                                         unsigned TSFlags, unsigned &CurByte,
 188                                         raw_ostream &OS,
 189                                         SmallVectorImpl<MCFixup> &Fixups) const{
 190   const MCOperand &Disp     = MI.getOperand(Op+3);
 191   const MCOperand &Base     = MI.getOperand(Op);
 192   const MCOperand &Scale    = MI.getOperand(Op+1);
 193   const MCOperand &IndexReg = MI.getOperand(Op+2);
 194   unsigned BaseReg = Base.getReg();
 195
 196   // Handle %rip relative addressing.
 197   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 198     assert(IndexReg.getReg() == 0 && Is64BitMode &&
 199            "Invalid rip-relative address");
 200     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 201
 202     unsigned FixupKind = X86::reloc_riprel_4byte;
 203
 204     // movq loads are handled with a special relocation form which allows the
 205     // linker to eliminate some loads for GOT references which end up in the
 206     // same linkage unit.
 207     if (MI.getOpcode() == X86::MOV64rm ||
 208         MI.getOpcode() == X86::MOV64rm_TC)
 209       FixupKind = X86::reloc_riprel_4byte_movq_load;
 210
 211     // rip-relative addressing is actually relative to the *next* instruction.
 212     // Since an immediate can follow the mod/rm byte for an instruction, this
 213     // means that we need to bias the immediate field of the instruction with
 214     // the size of the immediate field.  If we have this case, add it into the
 215     // expression to emit.
 216     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 217
 218     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 219                   CurByte, OS, Fixups, -ImmSize);
 220     return;
 221   }
 222
 223   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 224
 225   // Determine whether a SIB byte is needed.
 226   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 227   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 228   // 2-7) and absolute references.
 229
 230   if (// The SIB byte must be used if there is an index register.
 231       IndexReg.getReg() == 0 &&
 232       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 233       // encode to an R/M value of 4, which indicates that a SIB byte is
 234       // present.
 235       BaseRegNo != N86::ESP &&
 236       // If there is no base register and we're in 64-bit mode, we need a SIB
 237       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 238       (!Is64BitMode || BaseReg != 0)) {
 239
 240     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 241       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 242       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 243       return;
 244     }
 245
 246     // If the base is not EBP/ESP and there is no displacement, use simple
 247     // indirect register encoding, this handles addresses like [EAX].  The
 248     // encoding for [EBP] with no displacement means [disp32] so we handle it
 249     // by emitting a displacement of 0 below.
 250     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 251       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 252       return;
 253     }
 254
 255     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 256     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 257       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 258       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 259       return;
 260     }
 261
 262     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 263     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 264     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 265     return;
 266   }
 267
 268   // We need a SIB byte, so start by outputting the ModR/M byte first
 269   assert(IndexReg.getReg() != X86::ESP &&
 270          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 271
 272   bool ForceDisp32 = false;
 273   bool ForceDisp8  = false;
 274   if (BaseReg == 0) {
 275     // If there is no base register, we emit the special case SIB byte with
 276     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 277     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 278     ForceDisp32 = true;
 279   } else if (!Disp.isImm()) {
 280     // Emit the normal disp32 encoding.
 281     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 282     ForceDisp32 = true;
 283   } else if (Disp.getImm() == 0 &&
 284              // Base reg can't be anything that ends up with '5' as the base
 285              // reg, it is the magic [*] nomenclature that indicates no base.
 286              BaseRegNo != N86::EBP) {
 287     // Emit no displacement ModR/M byte
 288     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 289   } else if (isDisp8(Disp.getImm())) {
 290     // Emit the disp8 encoding.
 291     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 292     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 293   } else {
 294     // Emit the normal disp32 encoding.
 295     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 296   }
 297
 298   // Calculate what the SS field value should be...
 299   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 300   unsigned SS = SSTable[Scale.getImm()];
 301
 302   if (BaseReg == 0) {
 303     // Handle the SIB byte for the case where there is no base, see Intel
 304     // Manual 2A, table 2-7. The displacement has already been output.
 305     unsigned IndexRegNo;
 306     if (IndexReg.getReg())
 307       IndexRegNo = GetX86RegNum(IndexReg);
 308     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 309       IndexRegNo = 4;
 310     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 311   } else {
 312     unsigned IndexRegNo;
 313     if (IndexReg.getReg())
 314       IndexRegNo = GetX86RegNum(IndexReg);
 315     else
 316       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 317     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 318   }
 319
 320   // Do we need to output a displacement?
 321   if (ForceDisp8)
 322     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 323   else if (ForceDisp32 || Disp.getImm() != 0)
 324     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 325 }
 326
 327 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 328 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 329 /// size, and 3) use of X86-64 extended registers.
 330 static unsigned DetermineREXPrefix(const MCInst &MI, unsigned TSFlags,
 331                                    const TargetInstrDesc &Desc) {
 332   // Pseudo instructions never have a rex byte.
 333   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 334     return 0;
 335
 336   unsigned REX = 0;
 337   if (TSFlags & X86II::REX_W)
 338     REX |= 1 << 3;
 339
 340   if (MI.getNumOperands() == 0) return REX;
 341
 342   unsigned NumOps = MI.getNumOperands();
 343   // FIXME: MCInst should explicitize the two-addrness.
 344   bool isTwoAddr = NumOps > 1 &&
 345                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 346
 347   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 348   unsigned i = isTwoAddr ? 1 : 0;
 349   for (; i != NumOps; ++i) {
 350     const MCOperand &MO = MI.getOperand(i);
 351     if (!MO.isReg()) continue;
 352     unsigned Reg = MO.getReg();
 353     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 354     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 355     // that returns non-zero.
 356     REX |= 0x40;
 357     break;
 358   }
 359
 360   switch (TSFlags & X86II::FormMask) {
 361   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 362   case X86II::MRMSrcReg:
 363     if (MI.getOperand(0).isReg() &&
 364         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 365       REX |= 1 << 2;
 366     i = isTwoAddr ? 2 : 1;
 367     for (; i != NumOps; ++i) {
 368       const MCOperand &MO = MI.getOperand(i);
 369       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 370         REX |= 1 << 0;
 371     }
 372     break;
 373   case X86II::MRMSrcMem: {
 374     if (MI.getOperand(0).isReg() &&
 375         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 376       REX |= 1 << 2;
 377     unsigned Bit = 0;
 378     i = isTwoAddr ? 2 : 1;
 379     for (; i != NumOps; ++i) {
 380       const MCOperand &MO = MI.getOperand(i);
 381       if (MO.isReg()) {
 382         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 383           REX |= 1 << Bit;
 384         Bit++;
 385       }
 386     }
 387     break;
 388   }
 389   case X86II::MRM0m: case X86II::MRM1m:
 390   case X86II::MRM2m: case X86II::MRM3m:
 391   case X86II::MRM4m: case X86II::MRM5m:
 392   case X86II::MRM6m: case X86II::MRM7m:
 393   case X86II::MRMDestMem: {
 394     unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
 395     i = isTwoAddr ? 1 : 0;
 396     if (NumOps > e && MI.getOperand(e).isReg() &&
 397         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 398       REX |= 1 << 2;
 399     unsigned Bit = 0;
 400     for (; i != e; ++i) {
 401       const MCOperand &MO = MI.getOperand(i);
 402       if (MO.isReg()) {
 403         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 404           REX |= 1 << Bit;
 405         Bit++;
 406       }
 407     }
 408     break;
 409   }
 410   default:
 411     if (MI.getOperand(0).isReg() &&
 412         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 413       REX |= 1 << 0;
 414     i = isTwoAddr ? 2 : 1;
 415     for (unsigned e = NumOps; i != e; ++i) {
 416       const MCOperand &MO = MI.getOperand(i);
 417       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 418         REX |= 1 << 2;
 419     }
 420     break;
 421   }
 422   return REX;
 423 }
 424
 425 void X86MCCodeEmitter::
 426 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 427                   SmallVectorImpl<MCFixup> &Fixups) const {
 428   unsigned Opcode = MI.getOpcode();
 429   const TargetInstrDesc &Desc = TII.get(Opcode);
 430   unsigned TSFlags = Desc.TSFlags;
 431
 432   // Keep track of the current byte being emitted.
 433   unsigned CurByte = 0;
 434
 435   // FIXME: We should emit the prefixes in exactly the same order as GAS does,
 436   // in order to provide diffability.
 437
 438   // Emit the lock opcode prefix as needed.
 439   if (TSFlags & X86II::LOCK)
 440     EmitByte(0xF0, CurByte, OS);
 441
 442   // Emit segment override opcode prefix as needed.
 443   switch (TSFlags & X86II::SegOvrMask) {
 444   default: assert(0 && "Invalid segment!");
 445   case 0: break;  // No segment override!
 446   case X86II::FS:
 447     EmitByte(0x64, CurByte, OS);
 448     break;
 449   case X86II::GS:
 450     EmitByte(0x65, CurByte, OS);
 451     break;
 452   }
 453
 454   // Emit the repeat opcode prefix as needed.
 455   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 456     EmitByte(0xF3, CurByte, OS);
 457
 458   // Emit the operand size opcode prefix as needed.
 459   if (TSFlags & X86II::OpSize)
 460     EmitByte(0x66, CurByte, OS);
 461
 462   // Emit the address size opcode prefix as needed.
 463   if (TSFlags & X86II::AdSize)
 464     EmitByte(0x67, CurByte, OS);
 465
 466   bool Need0FPrefix = false;
 467   switch (TSFlags & X86II::Op0Mask) {
 468   default: assert(0 && "Invalid prefix!");
 469   case 0: break;  // No prefix!
 470   case X86II::REP: break; // already handled.
 471   case X86II::TB:  // Two-byte opcode prefix
 472   case X86II::T8:  // 0F 38
 473   case X86II::TA:  // 0F 3A
 474     Need0FPrefix = true;
 475     break;
 476   case X86II::TF: // F2 0F 38
 477     EmitByte(0xF2, CurByte, OS);
 478     Need0FPrefix = true;
 479     break;
 480   case X86II::XS:   // F3 0F
 481     EmitByte(0xF3, CurByte, OS);
 482     Need0FPrefix = true;
 483     break;
 484   case X86II::XD:   // F2 0F
 485     EmitByte(0xF2, CurByte, OS);
 486     Need0FPrefix = true;
 487     break;
 488   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 489   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 490   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 491   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 492   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 493   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 494   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 495   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 496   }
 497
 498   // Handle REX prefix.
 499   // FIXME: Can this come before F2 etc to simplify emission?
 500   if (Is64BitMode) {
 501     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 502       EmitByte(0x40 | REX, CurByte, OS);
 503   }
 504
 505   // 0x0F escape code must be emitted just before the opcode.
 506   if (Need0FPrefix)
 507     EmitByte(0x0F, CurByte, OS);
 508
 509   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 510   switch (TSFlags & X86II::Op0Mask) {
 511   case X86II::TF:    // F2 0F 38
 512   case X86II::T8:    // 0F 38
 513     EmitByte(0x38, CurByte, OS);
 514     break;
 515   case X86II::TA:    // 0F 3A
 516     EmitByte(0x3A, CurByte, OS);
 517     break;
 518   }
 519
 520   // If this is a two-address instruction, skip one of the register operands.
 521   unsigned NumOps = Desc.getNumOperands();
 522   unsigned CurOp = 0;
 523   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 524     ++CurOp;
 525   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 526     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 527     --NumOps;
 528
 529   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 530   switch (TSFlags & X86II::FormMask) {
 531   case X86II::MRMInitReg:
 532     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 533   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 534     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 535   case X86II::Pseudo: return; // Pseudo instructions encode to nothing.
 536   case X86II::RawFrm:
 537     EmitByte(BaseOpcode, CurByte, OS);
 538     break;
 539
 540   case X86II::AddRegFrm:
 541     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 542     break;
 543
 544   case X86II::MRMDestReg:
 545     EmitByte(BaseOpcode, CurByte, OS);
 546     EmitRegModRMByte(MI.getOperand(CurOp),
 547                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 548     CurOp += 2;
 549     break;
 550
 551   case X86II::MRMDestMem:
 552     EmitByte(BaseOpcode, CurByte, OS);
 553     EmitMemModRMByte(MI, CurOp,
 554                      GetX86RegNum(MI.getOperand(CurOp + X86AddrNumOperands)),
 555                      TSFlags, CurByte, OS, Fixups);
 556     CurOp += X86AddrNumOperands + 1;
 557     break;
 558
 559   case X86II::MRMSrcReg:
 560     EmitByte(BaseOpcode, CurByte, OS);
 561     EmitRegModRMByte(MI.getOperand(CurOp+1), GetX86RegNum(MI.getOperand(CurOp)),
 562                      CurByte, OS);
 563     CurOp += 2;
 564     break;
 565
 566   case X86II::MRMSrcMem: {
 567     EmitByte(BaseOpcode, CurByte, OS);
 568
 569     // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 570     int AddrOperands;
 571     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 572         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 573       AddrOperands = X86AddrNumOperands - 1; // No segment register
 574     else
 575       AddrOperands = X86AddrNumOperands;
 576
 577     EmitMemModRMByte(MI, CurOp+1, GetX86RegNum(MI.getOperand(CurOp)),
 578                      TSFlags, CurByte, OS, Fixups);
 579     CurOp += AddrOperands + 1;
 580     break;
 581   }
 582
 583   case X86II::MRM0r: case X86II::MRM1r:
 584   case X86II::MRM2r: case X86II::MRM3r:
 585   case X86II::MRM4r: case X86II::MRM5r:
 586   case X86II::MRM6r: case X86II::MRM7r:
 587     EmitByte(BaseOpcode, CurByte, OS);
 588     EmitRegModRMByte(MI.getOperand(CurOp++),
 589                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 590                      CurByte, OS);
 591     break;
 592   case X86II::MRM0m: case X86II::MRM1m:
 593   case X86II::MRM2m: case X86II::MRM3m:
 594   case X86II::MRM4m: case X86II::MRM5m:
 595   case X86II::MRM6m: case X86II::MRM7m:
 596     EmitByte(BaseOpcode, CurByte, OS);
 597     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 598                      TSFlags, CurByte, OS, Fixups);
 599     CurOp += X86AddrNumOperands;
 600     break;
 601   case X86II::MRM_C1:
 602     EmitByte(BaseOpcode, CurByte, OS);
 603     EmitByte(0xC1, CurByte, OS);
 604     break;
 605   case X86II::MRM_C2:
 606     EmitByte(BaseOpcode, CurByte, OS);
 607     EmitByte(0xC2, CurByte, OS);
 608     break;
 609   case X86II::MRM_C3:
 610     EmitByte(BaseOpcode, CurByte, OS);
 611     EmitByte(0xC3, CurByte, OS);
 612     break;
 613   case X86II::MRM_C4:
 614     EmitByte(BaseOpcode, CurByte, OS);
 615     EmitByte(0xC4, CurByte, OS);
 616     break;
 617   case X86II::MRM_C8:
 618     EmitByte(BaseOpcode, CurByte, OS);
 619     EmitByte(0xC8, CurByte, OS);
 620     break;
 621   case X86II::MRM_C9:
 622     EmitByte(BaseOpcode, CurByte, OS);
 623     EmitByte(0xC9, CurByte, OS);
 624     break;
 625   case X86II::MRM_E8:
 626     EmitByte(BaseOpcode, CurByte, OS);
 627     EmitByte(0xE8, CurByte, OS);
 628     break;
 629   case X86II::MRM_F0:
 630     EmitByte(BaseOpcode, CurByte, OS);
 631     EmitByte(0xF0, CurByte, OS);
 632     break;
 633   case X86II::MRM_F8:
 634     EmitByte(BaseOpcode, CurByte, OS);
 635     EmitByte(0xF8, CurByte, OS);
 636     break;
 637   case X86II::MRM_F9:
 638     EmitByte(BaseOpcode, CurByte, OS);
 639     EmitByte(0xF9, CurByte, OS);
 640     break;
 641   }
 642
 643   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 644   // according to the right size for the instruction.
 645   if (CurOp != NumOps)
 646     EmitImmediate(MI.getOperand(CurOp++),
 647                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 648                   CurByte, OS, Fixups);
 649
 650 #ifndef NDEBUG
 651   // FIXME: Verify.
 652   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 653     errs() << "Cannot encode all operands of: ";
 654     MI.dump();
 655     errs() << '\n';
 656     abort();
 657   }
 658 #endif
 659 }