lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 5;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  51     };
  52
  53     if (Kind < FirstTargetFixupKind)
  54       return MCCodeEmitter::getFixupKindInfo(Kind);
  55
  56     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  57            "Invalid kind!");
  58     return Infos[Kind - FirstTargetFixupKind];
  59   }
  60
  61   static unsigned GetX86RegNum(const MCOperand &MO) {
  62     return X86RegisterInfo::getX86RegNum(MO.getReg());
  63   }
  64
  65   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  66   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  67   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  68   // in 1's complement form, example:
  69   //
  70   //  ModRM field => XMM9 => 1
  71   //  VEX.VVVV    => XMM9 => ~9
  72   //
  73   // See table 4-35 of Intel AVX Programming Reference for details.
  74   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  75                                               unsigned OpNum) {
  76     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  77     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  78     if (SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15)
  79       SrcRegNum += 8;
  80
  81     // The registers represented through VEX_VVVV should
  82     // be encoded in 1's complement form.
  83     return (~SrcRegNum) & 0xf;
  84   }
  85
  86   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  87     OS << (char)C;
  88     ++CurByte;
  89   }
  90
  91   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  92                     raw_ostream &OS) const {
  93     // Output the constant in little endian byte order.
  94     for (unsigned i = 0; i != Size; ++i) {
  95       EmitByte(Val & 255, CurByte, OS);
  96       Val >>= 8;
  97     }
  98   }
  99
 100   void EmitImmediate(const MCOperand &Disp,
 101                      unsigned ImmSize, MCFixupKind FixupKind,
 102                      unsigned &CurByte, raw_ostream &OS,
 103                      SmallVectorImpl<MCFixup> &Fixups,
 104                      int ImmOffset = 0) const;
 105
 106   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 107                                         unsigned RM) {
 108     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 109     return RM | (RegOpcode << 3) | (Mod << 6);
 110   }
 111
 112   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 113                         unsigned &CurByte, raw_ostream &OS) const {
 114     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 115   }
 116
 117   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 118                    unsigned &CurByte, raw_ostream &OS) const {
 119     // SIB byte is in the same format as the ModRMByte.
 120     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 121   }
 122
 123
 124   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 125                         unsigned RegOpcodeField,
 126                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 127                         SmallVectorImpl<MCFixup> &Fixups) const;
 128
 129   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 130                          SmallVectorImpl<MCFixup> &Fixups) const;
 131
 132   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 133                            const MCInst &MI, const TargetInstrDesc &Desc,
 134                            raw_ostream &OS) const;
 135
 136   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 137                         const MCInst &MI, const TargetInstrDesc &Desc,
 138                         raw_ostream &OS) const;
 139 };
 140
 141 } // end anonymous namespace
 142
 143
 144 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 145                                                TargetMachine &TM,
 146                                                MCContext &Ctx) {
 147   return new X86MCCodeEmitter(TM, Ctx, false);
 148 }
 149
 150 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 151                                                TargetMachine &TM,
 152                                                MCContext &Ctx) {
 153   return new X86MCCodeEmitter(TM, Ctx, true);
 154 }
 155
 156 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 157 /// sign-extended field.
 158 static bool isDisp8(int Value) {
 159   return Value == (signed char)Value;
 160 }
 161
 162 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 163 /// in an instruction with the specified TSFlags.
 164 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 165   unsigned Size = X86II::getSizeOfImm(TSFlags);
 166   bool isPCRel = X86II::isImmPCRel(TSFlags);
 167
 168   switch (Size) {
 169   default: assert(0 && "Unknown immediate size");
 170   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 171   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 172   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 173   case 8: assert(!isPCRel); return FK_Data_8;
 174   }
 175 }
 176
 177
 178 void X86MCCodeEmitter::
 179 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 180               unsigned &CurByte, raw_ostream &OS,
 181               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 182   // If this is a simple integer displacement that doesn't require a relocation,
 183   // emit it now.
 184   if (DispOp.isImm()) {
 185     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 186     // a fixup if so.
 187     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 188     return;
 189   }
 190
 191   // If we have an immoffset, add it to the expression.
 192   const MCExpr *Expr = DispOp.getExpr();
 193
 194   // If the fixup is pc-relative, we need to bias the value to be relative to
 195   // the start of the field, not the end of the field.
 196   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 197       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 198       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 199     ImmOffset -= 4;
 200   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 201     ImmOffset -= 2;
 202   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 203     ImmOffset -= 1;
 204
 205   if (ImmOffset)
 206     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 207                                    Ctx);
 208
 209   // Emit a symbolic constant as a fixup and 4 zeros.
 210   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 211   EmitConstant(0, Size, CurByte, OS);
 212 }
 213
 214 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 215                                         unsigned RegOpcodeField,
 216                                         uint64_t TSFlags, unsigned &CurByte,
 217                                         raw_ostream &OS,
 218                                         SmallVectorImpl<MCFixup> &Fixups) const{
 219   const MCOperand &Disp     = MI.getOperand(Op+3);
 220   const MCOperand &Base     = MI.getOperand(Op);
 221   const MCOperand &Scale    = MI.getOperand(Op+1);
 222   const MCOperand &IndexReg = MI.getOperand(Op+2);
 223   unsigned BaseReg = Base.getReg();
 224
 225   // Handle %rip relative addressing.
 226   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 227     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 228     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 229     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 230
 231     unsigned FixupKind = X86::reloc_riprel_4byte;
 232
 233     // movq loads are handled with a special relocation form which allows the
 234     // linker to eliminate some loads for GOT references which end up in the
 235     // same linkage unit.
 236     if (MI.getOpcode() == X86::MOV64rm ||
 237         MI.getOpcode() == X86::MOV64rm_TC)
 238       FixupKind = X86::reloc_riprel_4byte_movq_load;
 239
 240     // rip-relative addressing is actually relative to the *next* instruction.
 241     // Since an immediate can follow the mod/rm byte for an instruction, this
 242     // means that we need to bias the immediate field of the instruction with
 243     // the size of the immediate field.  If we have this case, add it into the
 244     // expression to emit.
 245     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 246
 247     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 248                   CurByte, OS, Fixups, -ImmSize);
 249     return;
 250   }
 251
 252   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 253
 254   // Determine whether a SIB byte is needed.
 255   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 256   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 257   // 2-7) and absolute references.
 258
 259   if (// The SIB byte must be used if there is an index register.
 260       IndexReg.getReg() == 0 &&
 261       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 262       // encode to an R/M value of 4, which indicates that a SIB byte is
 263       // present.
 264       BaseRegNo != N86::ESP &&
 265       // If there is no base register and we're in 64-bit mode, we need a SIB
 266       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 267       (!Is64BitMode || BaseReg != 0)) {
 268
 269     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 270       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 271       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 272       return;
 273     }
 274
 275     // If the base is not EBP/ESP and there is no displacement, use simple
 276     // indirect register encoding, this handles addresses like [EAX].  The
 277     // encoding for [EBP] with no displacement means [disp32] so we handle it
 278     // by emitting a displacement of 0 below.
 279     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 280       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 281       return;
 282     }
 283
 284     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 285     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 286       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 287       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 288       return;
 289     }
 290
 291     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 292     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 293     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 294     return;
 295   }
 296
 297   // We need a SIB byte, so start by outputting the ModR/M byte first
 298   assert(IndexReg.getReg() != X86::ESP &&
 299          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 300
 301   bool ForceDisp32 = false;
 302   bool ForceDisp8  = false;
 303   if (BaseReg == 0) {
 304     // If there is no base register, we emit the special case SIB byte with
 305     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 306     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 307     ForceDisp32 = true;
 308   } else if (!Disp.isImm()) {
 309     // Emit the normal disp32 encoding.
 310     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 311     ForceDisp32 = true;
 312   } else if (Disp.getImm() == 0 &&
 313              // Base reg can't be anything that ends up with '5' as the base
 314              // reg, it is the magic [*] nomenclature that indicates no base.
 315              BaseRegNo != N86::EBP) {
 316     // Emit no displacement ModR/M byte
 317     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 318   } else if (isDisp8(Disp.getImm())) {
 319     // Emit the disp8 encoding.
 320     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 321     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 322   } else {
 323     // Emit the normal disp32 encoding.
 324     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 325   }
 326
 327   // Calculate what the SS field value should be...
 328   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 329   unsigned SS = SSTable[Scale.getImm()];
 330
 331   if (BaseReg == 0) {
 332     // Handle the SIB byte for the case where there is no base, see Intel
 333     // Manual 2A, table 2-7. The displacement has already been output.
 334     unsigned IndexRegNo;
 335     if (IndexReg.getReg())
 336       IndexRegNo = GetX86RegNum(IndexReg);
 337     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 338       IndexRegNo = 4;
 339     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 340   } else {
 341     unsigned IndexRegNo;
 342     if (IndexReg.getReg())
 343       IndexRegNo = GetX86RegNum(IndexReg);
 344     else
 345       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 346     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 347   }
 348
 349   // Do we need to output a displacement?
 350   if (ForceDisp8)
 351     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 352   else if (ForceDisp32 || Disp.getImm() != 0)
 353     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 354 }
 355
 356 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 357 /// called VEX.
 358 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 359                             const MCInst &MI, const TargetInstrDesc &Desc,
 360                             raw_ostream &OS) const {
 361
 362   // Pseudo instructions never have a VEX prefix.
 363   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 364     return;
 365
 366   bool HasVEX_4V = false;
 367   if ((TSFlags >> 32) & X86II::VEX_4V)
 368     HasVEX_4V = true;
 369
 370   // VEX_R: opcode externsion equivalent to REX.R in
 371   // 1's complement (inverted) form
 372   //
 373   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 374   //  0: Same as REX_R=1 (64 bit mode only)
 375   //
 376   unsigned char VEX_R = 0x1;
 377
 378   // VEX_X: equivalent to REX.X, only used when a
 379   // register is used for index in SIB Byte.
 380   //
 381   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 382   //  0: Same as REX.X=1 (64-bit mode only)
 383   unsigned char VEX_X = 0x1;
 384
 385   // VEX_B:
 386   //
 387   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 388   //  0: Same as REX_B=1 (64 bit mode only)
 389   //
 390   unsigned char VEX_B = 0x1;
 391
 392   // VEX_W: opcode specific (use like REX.W, or used for
 393   // opcode extension, or ignored, depending on the opcode byte)
 394   unsigned char VEX_W = 0;
 395
 396   // VEX_5M (VEX m-mmmmm field):
 397   //
 398   //  0b00000: Reserved for future use
 399   //  0b00001: implied 0F leading opcode
 400   //  0b00010: implied 0F 38 leading opcode bytes
 401   //  0b00011: implied 0F 3A leading opcode bytes
 402   //  0b00100-0b11111: Reserved for future use
 403   //
 404   unsigned char VEX_5M = 0x1;
 405
 406   // VEX_4V (VEX vvvv field): a register specifier
 407   // (in 1's complement form) or 1111 if unused.
 408   unsigned char VEX_4V = 0xf;
 409
 410   // VEX_L (Vector Length):
 411   //
 412   //  0: scalar or 128-bit vector
 413   //  1: 256-bit vector
 414   //
 415   unsigned char VEX_L = 0;
 416
 417   // VEX_PP: opcode extension providing equivalent
 418   // functionality of a SIMD prefix
 419   //
 420   //  0b00: None
 421   //  0b01: 66
 422   //  0b10: F3
 423   //  0b11: F2
 424   //
 425   unsigned char VEX_PP = 0;
 426
 427   // Encode the operand size opcode prefix as needed.
 428   if (TSFlags & X86II::OpSize)
 429     VEX_PP = 0x01;
 430
 431   if ((TSFlags >> 32) & X86II::VEX_W)
 432     VEX_W = 1;
 433
 434   switch (TSFlags & X86II::Op0Mask) {
 435   default: assert(0 && "Invalid prefix!");
 436   case X86II::T8:  // 0F 38
 437     VEX_5M = 0x2;
 438     break;
 439   case X86II::TA:  // 0F 3A
 440     VEX_5M = 0x3;
 441     break;
 442   case X86II::TF:  // F2 0F 38
 443     VEX_PP = 0x3;
 444     VEX_5M = 0x2;
 445     break;
 446   case X86II::XS:  // F3 0F
 447     VEX_PP = 0x2;
 448     break;
 449   case X86II::XD:  // F2 0F
 450     VEX_PP = 0x3;
 451     break;
 452   case X86II::TB:  // Bypass: Not used by VEX
 453   case 0:
 454     break;  // No prefix!
 455   }
 456
 457   unsigned NumOps = MI.getNumOperands();
 458   unsigned CurOp = 0;
 459
 460   switch (TSFlags & X86II::FormMask) {
 461   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 462   case X86II::MRM0m: case X86II::MRM1m:
 463   case X86II::MRM2m: case X86II::MRM3m:
 464   case X86II::MRM4m: case X86II::MRM5m:
 465   case X86II::MRM6m: case X86II::MRM7m:
 466   case X86II::MRMDestMem:
 467     NumOps = CurOp = X86AddrNumOperands;
 468   case X86II::MRMSrcMem:
 469   case X86II::MRMSrcReg:
 470     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 471         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 472       VEX_R = 0x0;
 473
 474     // CurOp and NumOps are equal when VEX_R represents a register used
 475     // to index a memory destination (which is the last operand)
 476     CurOp = (CurOp == NumOps) ? 0 : CurOp+1;
 477
 478     if (HasVEX_4V) {
 479       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 480       CurOp++;
 481     }
 482
 483     // If the last register should be encoded in the immediate field
 484     // do not use any bit from VEX prefix to this register, ignore it
 485     if ((TSFlags >> 32) & X86II::VEX_I8IMM)
 486       NumOps--;
 487
 488     for (; CurOp != NumOps; ++CurOp) {
 489       const MCOperand &MO = MI.getOperand(CurOp);
 490       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 491         VEX_B = 0x0;
 492       if (!VEX_B && MO.isReg() &&
 493           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 494           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 495         VEX_X = 0x0;
 496     }
 497     break;
 498   default: // MRMDestReg, MRM0r-MRM7r
 499     if (MI.getOperand(CurOp).isReg() &&
 500         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 501       VEX_B = 0;
 502
 503     if (HasVEX_4V)
 504       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 505
 506     CurOp++;
 507     for (; CurOp != NumOps; ++CurOp) {
 508       const MCOperand &MO = MI.getOperand(CurOp);
 509       if (MO.isReg() && !HasVEX_4V &&
 510           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 511         VEX_R = 0x0;
 512     }
 513     break;
 514     assert(0 && "Not implemented!");
 515   }
 516
 517   // VEX opcode prefix can have 2 or 3 bytes
 518   //
 519   //  3 bytes:
 520   //    +-----+ +--------------+ +-------------------+
 521   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 522   //    +-----+ +--------------+ +-------------------+
 523   //  2 bytes:
 524   //    +-----+ +-------------------+
 525   //    | C5h | | R | vvvv | L | pp |
 526   //    +-----+ +-------------------+
 527   //
 528   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 529
 530   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 531     EmitByte(0xC5, CurByte, OS);
 532     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 533     return;
 534   }
 535
 536   // 3 byte VEX prefix
 537   EmitByte(0xC4, CurByte, OS);
 538   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 539   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 540 }
 541
 542 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 543 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 544 /// size, and 3) use of X86-64 extended registers.
 545 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 546                                    const TargetInstrDesc &Desc) {
 547   // Pseudo instructions never have a rex byte.
 548   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 549     return 0;
 550
 551   unsigned REX = 0;
 552   if (TSFlags & X86II::REX_W)
 553     REX |= 1 << 3; // set REX.W
 554
 555   if (MI.getNumOperands() == 0) return REX;
 556
 557   unsigned NumOps = MI.getNumOperands();
 558   // FIXME: MCInst should explicitize the two-addrness.
 559   bool isTwoAddr = NumOps > 1 &&
 560                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 561
 562   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 563   unsigned i = isTwoAddr ? 1 : 0;
 564   for (; i != NumOps; ++i) {
 565     const MCOperand &MO = MI.getOperand(i);
 566     if (!MO.isReg()) continue;
 567     unsigned Reg = MO.getReg();
 568     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 569     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 570     // that returns non-zero.
 571     REX |= 0x40; // REX fixed encoding prefix
 572     break;
 573   }
 574
 575   switch (TSFlags & X86II::FormMask) {
 576   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 577   case X86II::MRMSrcReg:
 578     if (MI.getOperand(0).isReg() &&
 579         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 580       REX |= 1 << 2; // set REX.R
 581     i = isTwoAddr ? 2 : 1;
 582     for (; i != NumOps; ++i) {
 583       const MCOperand &MO = MI.getOperand(i);
 584       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 585         REX |= 1 << 0; // set REX.B
 586     }
 587     break;
 588   case X86II::MRMSrcMem: {
 589     if (MI.getOperand(0).isReg() &&
 590         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 591       REX |= 1 << 2; // set REX.R
 592     unsigned Bit = 0;
 593     i = isTwoAddr ? 2 : 1;
 594     for (; i != NumOps; ++i) {
 595       const MCOperand &MO = MI.getOperand(i);
 596       if (MO.isReg()) {
 597         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 598           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 599         Bit++;
 600       }
 601     }
 602     break;
 603   }
 604   case X86II::MRM0m: case X86II::MRM1m:
 605   case X86II::MRM2m: case X86II::MRM3m:
 606   case X86II::MRM4m: case X86II::MRM5m:
 607   case X86II::MRM6m: case X86II::MRM7m:
 608   case X86II::MRMDestMem: {
 609     unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
 610     i = isTwoAddr ? 1 : 0;
 611     if (NumOps > e && MI.getOperand(e).isReg() &&
 612         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 613       REX |= 1 << 2; // set REX.R
 614     unsigned Bit = 0;
 615     for (; i != e; ++i) {
 616       const MCOperand &MO = MI.getOperand(i);
 617       if (MO.isReg()) {
 618         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 619           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 620         Bit++;
 621       }
 622     }
 623     break;
 624   }
 625   default:
 626     if (MI.getOperand(0).isReg() &&
 627         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 628       REX |= 1 << 0; // set REX.B
 629     i = isTwoAddr ? 2 : 1;
 630     for (unsigned e = NumOps; i != e; ++i) {
 631       const MCOperand &MO = MI.getOperand(i);
 632       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 633         REX |= 1 << 2; // set REX.R
 634     }
 635     break;
 636   }
 637   return REX;
 638 }
 639
 640 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 641 ///
 642 /// MemOperand is the operand # of the start of a memory operand if present.  If
 643 /// Not present, it is -1.
 644 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 645                                         int MemOperand, const MCInst &MI,
 646                                         const TargetInstrDesc &Desc,
 647                                         raw_ostream &OS) const {
 648
 649   // Emit the lock opcode prefix as needed.
 650   if (TSFlags & X86II::LOCK)
 651     EmitByte(0xF0, CurByte, OS);
 652
 653   // Emit segment override opcode prefix as needed.
 654   switch (TSFlags & X86II::SegOvrMask) {
 655   default: assert(0 && "Invalid segment!");
 656   case 0:
 657     // No segment override, check for explicit one on memory operand.
 658     if (MemOperand != -1 &&   // If the instruction has a memory operand.
 659         // FIXME: This is disgusting.
 660         MI.getOpcode() != X86::LEA64r && MI.getOpcode() != X86::LEA64_32r &&
 661         MI.getOpcode() != X86::LEA16r && MI.getOpcode() != X86::LEA32r) {
 662       switch (MI.getOperand(MemOperand+X86AddrSegment).getReg()) {
 663       default: assert(0 && "Unknown segment register!");
 664       case 0: break;
 665       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 666       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 667       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 668       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 669       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 670       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 671       }
 672     }
 673     break;
 674   case X86II::FS:
 675     EmitByte(0x64, CurByte, OS);
 676     break;
 677   case X86II::GS:
 678     EmitByte(0x65, CurByte, OS);
 679     break;
 680   }
 681
 682   // Emit the repeat opcode prefix as needed.
 683   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 684     EmitByte(0xF3, CurByte, OS);
 685
 686   // Emit the operand size opcode prefix as needed.
 687   if (TSFlags & X86II::OpSize)
 688     EmitByte(0x66, CurByte, OS);
 689
 690   // Emit the address size opcode prefix as needed.
 691   if (TSFlags & X86II::AdSize)
 692     EmitByte(0x67, CurByte, OS);
 693
 694   bool Need0FPrefix = false;
 695   switch (TSFlags & X86II::Op0Mask) {
 696   default: assert(0 && "Invalid prefix!");
 697   case 0: break;  // No prefix!
 698   case X86II::REP: break; // already handled.
 699   case X86II::TB:  // Two-byte opcode prefix
 700   case X86II::T8:  // 0F 38
 701   case X86II::TA:  // 0F 3A
 702     Need0FPrefix = true;
 703     break;
 704   case X86II::TF: // F2 0F 38
 705     EmitByte(0xF2, CurByte, OS);
 706     Need0FPrefix = true;
 707     break;
 708   case X86II::XS:   // F3 0F
 709     EmitByte(0xF3, CurByte, OS);
 710     Need0FPrefix = true;
 711     break;
 712   case X86II::XD:   // F2 0F
 713     EmitByte(0xF2, CurByte, OS);
 714     Need0FPrefix = true;
 715     break;
 716   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 717   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 718   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 719   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 720   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 721   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 722   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 723   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 724   }
 725
 726   // Handle REX prefix.
 727   // FIXME: Can this come before F2 etc to simplify emission?
 728   if (Is64BitMode) {
 729     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 730       EmitByte(0x40 | REX, CurByte, OS);
 731   }
 732
 733   // 0x0F escape code must be emitted just before the opcode.
 734   if (Need0FPrefix)
 735     EmitByte(0x0F, CurByte, OS);
 736
 737   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 738   switch (TSFlags & X86II::Op0Mask) {
 739   case X86II::TF:    // F2 0F 38
 740   case X86II::T8:    // 0F 38
 741     EmitByte(0x38, CurByte, OS);
 742     break;
 743   case X86II::TA:    // 0F 3A
 744     EmitByte(0x3A, CurByte, OS);
 745     break;
 746   }
 747 }
 748
 749 void X86MCCodeEmitter::
 750 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 751                   SmallVectorImpl<MCFixup> &Fixups) const {
 752   unsigned Opcode = MI.getOpcode();
 753   const TargetInstrDesc &Desc = TII.get(Opcode);
 754   uint64_t TSFlags = Desc.TSFlags;
 755
 756
 757   // If this is a two-address instruction, skip one of the register operands.
 758   // FIXME: This should be handled during MCInst lowering.
 759   unsigned NumOps = Desc.getNumOperands();
 760   unsigned CurOp = 0;
 761   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 762     ++CurOp;
 763   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 764     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 765     --NumOps;
 766
 767   // Keep track of the current byte being emitted.
 768   unsigned CurByte = 0;
 769
 770   // Is this instruction encoded using the AVX VEX prefix?
 771   bool HasVEXPrefix = false;
 772
 773   // It uses the VEX.VVVV field?
 774   bool HasVEX_4V = false;
 775
 776   if ((TSFlags >> 32) & X86II::VEX)
 777     HasVEXPrefix = true;
 778   if ((TSFlags >> 32) & X86II::VEX_4V)
 779     HasVEX_4V = true;
 780
 781   // Determine where the memory operand starts, if present.
 782   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 783   if (MemoryOperand != -1) MemoryOperand += CurOp;
 784
 785   if (!HasVEXPrefix)
 786     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 787   else
 788     // FIXME: Segment overrides??
 789     EmitVEXOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 790
 791   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 792   unsigned SrcRegNum = 0;
 793   switch (TSFlags & X86II::FormMask) {
 794   case X86II::MRMInitReg:
 795     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 796   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 797     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 798   case X86II::Pseudo: return; // Pseudo instructions encode to nothing.
 799   case X86II::RawFrm:
 800     EmitByte(BaseOpcode, CurByte, OS);
 801     break;
 802
 803   case X86II::AddRegFrm:
 804     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 805     break;
 806
 807   case X86II::MRMDestReg:
 808     EmitByte(BaseOpcode, CurByte, OS);
 809     EmitRegModRMByte(MI.getOperand(CurOp),
 810                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 811     CurOp += 2;
 812     break;
 813
 814   case X86II::MRMDestMem:
 815     EmitByte(BaseOpcode, CurByte, OS);
 816     EmitMemModRMByte(MI, CurOp,
 817                      GetX86RegNum(MI.getOperand(CurOp + X86AddrNumOperands)),
 818                      TSFlags, CurByte, OS, Fixups);
 819     CurOp += X86AddrNumOperands + 1;
 820     break;
 821
 822   case X86II::MRMSrcReg:
 823     EmitByte(BaseOpcode, CurByte, OS);
 824     SrcRegNum = CurOp + 1;
 825
 826     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 827       SrcRegNum++;
 828
 829     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 830                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 831     CurOp = SrcRegNum + 1;
 832     break;
 833
 834   case X86II::MRMSrcMem: {
 835     int AddrOperands = X86AddrNumOperands;
 836     unsigned FirstMemOp = CurOp+1;
 837     if (HasVEX_4V) {
 838       ++AddrOperands;
 839       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 840     }
 841
 842     // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 843     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 844         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 845       --AddrOperands; // No segment register
 846
 847     EmitByte(BaseOpcode, CurByte, OS);
 848
 849     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 850                      TSFlags, CurByte, OS, Fixups);
 851     CurOp += AddrOperands + 1;
 852     break;
 853   }
 854
 855   case X86II::MRM0r: case X86II::MRM1r:
 856   case X86II::MRM2r: case X86II::MRM3r:
 857   case X86II::MRM4r: case X86II::MRM5r:
 858   case X86II::MRM6r: case X86II::MRM7r:
 859     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 860       CurOp++;
 861     EmitByte(BaseOpcode, CurByte, OS);
 862     EmitRegModRMByte(MI.getOperand(CurOp++),
 863                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 864                      CurByte, OS);
 865     break;
 866   case X86II::MRM0m: case X86II::MRM1m:
 867   case X86II::MRM2m: case X86II::MRM3m:
 868   case X86II::MRM4m: case X86II::MRM5m:
 869   case X86II::MRM6m: case X86II::MRM7m:
 870     EmitByte(BaseOpcode, CurByte, OS);
 871     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 872                      TSFlags, CurByte, OS, Fixups);
 873     CurOp += X86AddrNumOperands;
 874     break;
 875   case X86II::MRM_C1:
 876     EmitByte(BaseOpcode, CurByte, OS);
 877     EmitByte(0xC1, CurByte, OS);
 878     break;
 879   case X86II::MRM_C2:
 880     EmitByte(BaseOpcode, CurByte, OS);
 881     EmitByte(0xC2, CurByte, OS);
 882     break;
 883   case X86II::MRM_C3:
 884     EmitByte(BaseOpcode, CurByte, OS);
 885     EmitByte(0xC3, CurByte, OS);
 886     break;
 887   case X86II::MRM_C4:
 888     EmitByte(BaseOpcode, CurByte, OS);
 889     EmitByte(0xC4, CurByte, OS);
 890     break;
 891   case X86II::MRM_C8:
 892     EmitByte(BaseOpcode, CurByte, OS);
 893     EmitByte(0xC8, CurByte, OS);
 894     break;
 895   case X86II::MRM_C9:
 896     EmitByte(BaseOpcode, CurByte, OS);
 897     EmitByte(0xC9, CurByte, OS);
 898     break;
 899   case X86II::MRM_E8:
 900     EmitByte(BaseOpcode, CurByte, OS);
 901     EmitByte(0xE8, CurByte, OS);
 902     break;
 903   case X86II::MRM_F0:
 904     EmitByte(BaseOpcode, CurByte, OS);
 905     EmitByte(0xF0, CurByte, OS);
 906     break;
 907   case X86II::MRM_F8:
 908     EmitByte(BaseOpcode, CurByte, OS);
 909     EmitByte(0xF8, CurByte, OS);
 910     break;
 911   case X86II::MRM_F9:
 912     EmitByte(BaseOpcode, CurByte, OS);
 913     EmitByte(0xF9, CurByte, OS);
 914     break;
 915   }
 916
 917   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 918   // according to the right size for the instruction.
 919   if (CurOp != NumOps) {
 920     // The last source register of a 4 operand instruction in AVX is encoded
 921     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 922     if ((TSFlags >> 32) & X86II::VEX_I8IMM) {
 923       const MCOperand &MO = MI.getOperand(CurOp++);
 924       bool IsExtReg =
 925         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 926       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 927       RegNum |= GetX86RegNum(MO) << 4;
 928       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 929                     Fixups);
 930     } else
 931       EmitImmediate(MI.getOperand(CurOp++),
 932                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 933                     CurByte, OS, Fixups);
 934   }
 935
 936
 937 #ifndef NDEBUG
 938   // FIXME: Verify.
 939   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 940     errs() << "Cannot encode all operands of: ";
 941     MI.dump();
 942     errs() << '\n';
 943     abort();
 944   }
 945 #endif
 946 }