lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 5;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  51     };
  52
  53     if (Kind < FirstTargetFixupKind)
  54       return MCCodeEmitter::getFixupKindInfo(Kind);
  55
  56     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  57            "Invalid kind!");
  58     return Infos[Kind - FirstTargetFixupKind];
  59   }
  60
  61   static unsigned GetX86RegNum(const MCOperand &MO) {
  62     return X86RegisterInfo::getX86RegNum(MO.getReg());
  63   }
  64
  65   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  66   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  67   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  68   // in 1's complement form, example:
  69   //
  70   //  ModRM field => XMM9 => 1
  71   //  VEX.VVVV    => XMM9 => ~9
  72   //
  73   // See table 4-35 of Intel AVX Programming Reference for details.
  74   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  75                                               unsigned OpNum) {
  76     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  77     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  78     if ((SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15) ||
  79         (SrcReg >= X86::YMM8 && SrcReg <= X86::YMM15))
  80       SrcRegNum += 8;
  81
  82     // The registers represented through VEX_VVVV should
  83     // be encoded in 1's complement form.
  84     return (~SrcRegNum) & 0xf;
  85   }
  86
  87   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  88     OS << (char)C;
  89     ++CurByte;
  90   }
  91
  92   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  93                     raw_ostream &OS) const {
  94     // Output the constant in little endian byte order.
  95     for (unsigned i = 0; i != Size; ++i) {
  96       EmitByte(Val & 255, CurByte, OS);
  97       Val >>= 8;
  98     }
  99   }
 100
 101   void EmitImmediate(const MCOperand &Disp,
 102                      unsigned ImmSize, MCFixupKind FixupKind,
 103                      unsigned &CurByte, raw_ostream &OS,
 104                      SmallVectorImpl<MCFixup> &Fixups,
 105                      int ImmOffset = 0) const;
 106
 107   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 108                                         unsigned RM) {
 109     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 110     return RM | (RegOpcode << 3) | (Mod << 6);
 111   }
 112
 113   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 114                         unsigned &CurByte, raw_ostream &OS) const {
 115     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 116   }
 117
 118   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 119                    unsigned &CurByte, raw_ostream &OS) const {
 120     // SIB byte is in the same format as the ModRMByte.
 121     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 122   }
 123
 124
 125   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 126                         unsigned RegOpcodeField,
 127                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 128                         SmallVectorImpl<MCFixup> &Fixups) const;
 129
 130   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 131                          SmallVectorImpl<MCFixup> &Fixups) const;
 132
 133   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 134                            const MCInst &MI, const TargetInstrDesc &Desc,
 135                            raw_ostream &OS) const;
 136
 137   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 138                                  int MemOperand, const MCInst &MI,
 139                                  raw_ostream &OS) const;
 140
 141   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 142                         const MCInst &MI, const TargetInstrDesc &Desc,
 143                         raw_ostream &OS) const;
 144 };
 145
 146 } // end anonymous namespace
 147
 148
 149 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 150                                                TargetMachine &TM,
 151                                                MCContext &Ctx) {
 152   return new X86MCCodeEmitter(TM, Ctx, false);
 153 }
 154
 155 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 156                                                TargetMachine &TM,
 157                                                MCContext &Ctx) {
 158   return new X86MCCodeEmitter(TM, Ctx, true);
 159 }
 160
 161 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 162 /// sign-extended field.
 163 static bool isDisp8(int Value) {
 164   return Value == (signed char)Value;
 165 }
 166
 167 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 168 /// in an instruction with the specified TSFlags.
 169 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 170   unsigned Size = X86II::getSizeOfImm(TSFlags);
 171   bool isPCRel = X86II::isImmPCRel(TSFlags);
 172
 173   switch (Size) {
 174   default: assert(0 && "Unknown immediate size");
 175   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 176   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 177   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 178   case 8: assert(!isPCRel); return FK_Data_8;
 179   }
 180 }
 181
 182
 183 void X86MCCodeEmitter::
 184 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 185               unsigned &CurByte, raw_ostream &OS,
 186               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 187   // If this is a simple integer displacement that doesn't require a relocation,
 188   // emit it now.
 189   if (DispOp.isImm()) {
 190     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 191     // a fixup if so.
 192     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 193     return;
 194   }
 195
 196   // If we have an immoffset, add it to the expression.
 197   const MCExpr *Expr = DispOp.getExpr();
 198
 199   // If the fixup is pc-relative, we need to bias the value to be relative to
 200   // the start of the field, not the end of the field.
 201   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 202       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 203       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 204     ImmOffset -= 4;
 205   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 206     ImmOffset -= 2;
 207   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 208     ImmOffset -= 1;
 209
 210   if (ImmOffset)
 211     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 212                                    Ctx);
 213
 214   // Emit a symbolic constant as a fixup and 4 zeros.
 215   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 216   EmitConstant(0, Size, CurByte, OS);
 217 }
 218
 219 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 220                                         unsigned RegOpcodeField,
 221                                         uint64_t TSFlags, unsigned &CurByte,
 222                                         raw_ostream &OS,
 223                                         SmallVectorImpl<MCFixup> &Fixups) const{
 224   const MCOperand &Disp     = MI.getOperand(Op+3);
 225   const MCOperand &Base     = MI.getOperand(Op);
 226   const MCOperand &Scale    = MI.getOperand(Op+1);
 227   const MCOperand &IndexReg = MI.getOperand(Op+2);
 228   unsigned BaseReg = Base.getReg();
 229
 230   // Handle %rip relative addressing.
 231   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 232     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 233     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 234     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 235
 236     unsigned FixupKind = X86::reloc_riprel_4byte;
 237
 238     // movq loads are handled with a special relocation form which allows the
 239     // linker to eliminate some loads for GOT references which end up in the
 240     // same linkage unit.
 241     if (MI.getOpcode() == X86::MOV64rm ||
 242         MI.getOpcode() == X86::MOV64rm_TC)
 243       FixupKind = X86::reloc_riprel_4byte_movq_load;
 244
 245     // rip-relative addressing is actually relative to the *next* instruction.
 246     // Since an immediate can follow the mod/rm byte for an instruction, this
 247     // means that we need to bias the immediate field of the instruction with
 248     // the size of the immediate field.  If we have this case, add it into the
 249     // expression to emit.
 250     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 251
 252     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 253                   CurByte, OS, Fixups, -ImmSize);
 254     return;
 255   }
 256
 257   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 258
 259   // Determine whether a SIB byte is needed.
 260   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 261   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 262   // 2-7) and absolute references.
 263
 264   if (// The SIB byte must be used if there is an index register.
 265       IndexReg.getReg() == 0 &&
 266       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 267       // encode to an R/M value of 4, which indicates that a SIB byte is
 268       // present.
 269       BaseRegNo != N86::ESP &&
 270       // If there is no base register and we're in 64-bit mode, we need a SIB
 271       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 272       (!Is64BitMode || BaseReg != 0)) {
 273
 274     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 275       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 276       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 277       return;
 278     }
 279
 280     // If the base is not EBP/ESP and there is no displacement, use simple
 281     // indirect register encoding, this handles addresses like [EAX].  The
 282     // encoding for [EBP] with no displacement means [disp32] so we handle it
 283     // by emitting a displacement of 0 below.
 284     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 285       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 286       return;
 287     }
 288
 289     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 290     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 291       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 292       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 293       return;
 294     }
 295
 296     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 297     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 298     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 299     return;
 300   }
 301
 302   // We need a SIB byte, so start by outputting the ModR/M byte first
 303   assert(IndexReg.getReg() != X86::ESP &&
 304          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 305
 306   bool ForceDisp32 = false;
 307   bool ForceDisp8  = false;
 308   if (BaseReg == 0) {
 309     // If there is no base register, we emit the special case SIB byte with
 310     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 311     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 312     ForceDisp32 = true;
 313   } else if (!Disp.isImm()) {
 314     // Emit the normal disp32 encoding.
 315     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 316     ForceDisp32 = true;
 317   } else if (Disp.getImm() == 0 &&
 318              // Base reg can't be anything that ends up with '5' as the base
 319              // reg, it is the magic [*] nomenclature that indicates no base.
 320              BaseRegNo != N86::EBP) {
 321     // Emit no displacement ModR/M byte
 322     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 323   } else if (isDisp8(Disp.getImm())) {
 324     // Emit the disp8 encoding.
 325     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 326     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 327   } else {
 328     // Emit the normal disp32 encoding.
 329     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 330   }
 331
 332   // Calculate what the SS field value should be...
 333   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 334   unsigned SS = SSTable[Scale.getImm()];
 335
 336   if (BaseReg == 0) {
 337     // Handle the SIB byte for the case where there is no base, see Intel
 338     // Manual 2A, table 2-7. The displacement has already been output.
 339     unsigned IndexRegNo;
 340     if (IndexReg.getReg())
 341       IndexRegNo = GetX86RegNum(IndexReg);
 342     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 343       IndexRegNo = 4;
 344     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 345   } else {
 346     unsigned IndexRegNo;
 347     if (IndexReg.getReg())
 348       IndexRegNo = GetX86RegNum(IndexReg);
 349     else
 350       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 351     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 352   }
 353
 354   // Do we need to output a displacement?
 355   if (ForceDisp8)
 356     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 357   else if (ForceDisp32 || Disp.getImm() != 0)
 358     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 359 }
 360
 361 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 362 /// called VEX.
 363 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 364                                            int MemOperand, const MCInst &MI,
 365                                            const TargetInstrDesc &Desc,
 366                                            raw_ostream &OS) const {
 367   bool HasVEX_4V = false;
 368   if (TSFlags & X86II::VEX_4V)
 369     HasVEX_4V = true;
 370
 371   // VEX_R: opcode externsion equivalent to REX.R in
 372   // 1's complement (inverted) form
 373   //
 374   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 375   //  0: Same as REX_R=1 (64 bit mode only)
 376   //
 377   unsigned char VEX_R = 0x1;
 378
 379   // VEX_X: equivalent to REX.X, only used when a
 380   // register is used for index in SIB Byte.
 381   //
 382   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 383   //  0: Same as REX.X=1 (64-bit mode only)
 384   unsigned char VEX_X = 0x1;
 385
 386   // VEX_B:
 387   //
 388   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 389   //  0: Same as REX_B=1 (64 bit mode only)
 390   //
 391   unsigned char VEX_B = 0x1;
 392
 393   // VEX_W: opcode specific (use like REX.W, or used for
 394   // opcode extension, or ignored, depending on the opcode byte)
 395   unsigned char VEX_W = 0;
 396
 397   // VEX_5M (VEX m-mmmmm field):
 398   //
 399   //  0b00000: Reserved for future use
 400   //  0b00001: implied 0F leading opcode
 401   //  0b00010: implied 0F 38 leading opcode bytes
 402   //  0b00011: implied 0F 3A leading opcode bytes
 403   //  0b00100-0b11111: Reserved for future use
 404   //
 405   unsigned char VEX_5M = 0x1;
 406
 407   // VEX_4V (VEX vvvv field): a register specifier
 408   // (in 1's complement form) or 1111 if unused.
 409   unsigned char VEX_4V = 0xf;
 410
 411   // VEX_L (Vector Length):
 412   //
 413   //  0: scalar or 128-bit vector
 414   //  1: 256-bit vector
 415   //
 416   unsigned char VEX_L = 0;
 417
 418   // VEX_PP: opcode extension providing equivalent
 419   // functionality of a SIMD prefix
 420   //
 421   //  0b00: None
 422   //  0b01: 66
 423   //  0b10: F3
 424   //  0b11: F2
 425   //
 426   unsigned char VEX_PP = 0;
 427
 428   // Encode the operand size opcode prefix as needed.
 429   if (TSFlags & X86II::OpSize)
 430     VEX_PP = 0x01;
 431
 432   if (TSFlags & X86II::VEX_W)
 433     VEX_W = 1;
 434
 435   if (TSFlags & X86II::VEX_L)
 436     VEX_L = 1;
 437
 438   switch (TSFlags & X86II::Op0Mask) {
 439   default: assert(0 && "Invalid prefix!");
 440   case X86II::T8:  // 0F 38
 441     VEX_5M = 0x2;
 442     break;
 443   case X86II::TA:  // 0F 3A
 444     VEX_5M = 0x3;
 445     break;
 446   case X86II::TF:  // F2 0F 38
 447     VEX_PP = 0x3;
 448     VEX_5M = 0x2;
 449     break;
 450   case X86II::XS:  // F3 0F
 451     VEX_PP = 0x2;
 452     break;
 453   case X86II::XD:  // F2 0F
 454     VEX_PP = 0x3;
 455     break;
 456   case X86II::TB:  // Bypass: Not used by VEX
 457   case 0:
 458     break;  // No prefix!
 459   }
 460
 461   // Set the vector length to 256-bit if YMM0-YMM15 is used
 462   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 463     if (!MI.getOperand(i).isReg())
 464       continue;
 465     unsigned SrcReg = MI.getOperand(i).getReg();
 466     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 467       VEX_L = 1;
 468   }
 469
 470   unsigned NumOps = MI.getNumOperands();
 471   unsigned CurOp = 0;
 472   bool IsDestMem = false;
 473
 474   switch (TSFlags & X86II::FormMask) {
 475   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 476   case X86II::MRMDestMem:
 477     IsDestMem = true;
 478     // The important info for the VEX prefix is never beyond the address
 479     // registers. Don't check beyond that.
 480     NumOps = CurOp = X86::AddrNumOperands;
 481   case X86II::MRM0m: case X86II::MRM1m:
 482   case X86II::MRM2m: case X86II::MRM3m:
 483   case X86II::MRM4m: case X86II::MRM5m:
 484   case X86II::MRM6m: case X86II::MRM7m:
 485   case X86II::MRMSrcMem:
 486   case X86II::MRMSrcReg:
 487     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 488         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 489       VEX_R = 0x0;
 490     CurOp++;
 491
 492     if (HasVEX_4V) {
 493       VEX_4V = getVEXRegisterEncoding(MI, IsDestMem ? CurOp-1 : CurOp);
 494       CurOp++;
 495     }
 496
 497     // To only check operands before the memory address ones, start
 498     // the search from the begining
 499     if (IsDestMem)
 500       CurOp = 0;
 501
 502     // If the last register should be encoded in the immediate field
 503     // do not use any bit from VEX prefix to this register, ignore it
 504     if (TSFlags & X86II::VEX_I8IMM)
 505       NumOps--;
 506
 507     for (; CurOp != NumOps; ++CurOp) {
 508       const MCOperand &MO = MI.getOperand(CurOp);
 509       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 510         VEX_B = 0x0;
 511       if (!VEX_B && MO.isReg() &&
 512           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 513           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 514         VEX_X = 0x0;
 515     }
 516     break;
 517   default: // MRMDestReg, MRM0r-MRM7r
 518     if (MI.getOperand(CurOp).isReg() &&
 519         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 520       VEX_B = 0;
 521
 522     if (HasVEX_4V)
 523       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 524
 525     CurOp++;
 526     for (; CurOp != NumOps; ++CurOp) {
 527       const MCOperand &MO = MI.getOperand(CurOp);
 528       if (MO.isReg() && !HasVEX_4V &&
 529           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 530         VEX_R = 0x0;
 531     }
 532     break;
 533     assert(0 && "Not implemented!");
 534   }
 535
 536   // Emit segment override opcode prefix as needed.
 537   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 538
 539   // VEX opcode prefix can have 2 or 3 bytes
 540   //
 541   //  3 bytes:
 542   //    +-----+ +--------------+ +-------------------+
 543   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 544   //    +-----+ +--------------+ +-------------------+
 545   //  2 bytes:
 546   //    +-----+ +-------------------+
 547   //    | C5h | | R | vvvv | L | pp |
 548   //    +-----+ +-------------------+
 549   //
 550   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 551
 552   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 553     EmitByte(0xC5, CurByte, OS);
 554     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 555     return;
 556   }
 557
 558   // 3 byte VEX prefix
 559   EmitByte(0xC4, CurByte, OS);
 560   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 561   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 562 }
 563
 564 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 565 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 566 /// size, and 3) use of X86-64 extended registers.
 567 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 568                                    const TargetInstrDesc &Desc) {
 569   unsigned REX = 0;
 570   if (TSFlags & X86II::REX_W)
 571     REX |= 1 << 3; // set REX.W
 572
 573   if (MI.getNumOperands() == 0) return REX;
 574
 575   unsigned NumOps = MI.getNumOperands();
 576   // FIXME: MCInst should explicitize the two-addrness.
 577   bool isTwoAddr = NumOps > 1 &&
 578                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 579
 580   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 581   unsigned i = isTwoAddr ? 1 : 0;
 582   for (; i != NumOps; ++i) {
 583     const MCOperand &MO = MI.getOperand(i);
 584     if (!MO.isReg()) continue;
 585     unsigned Reg = MO.getReg();
 586     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 587     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 588     // that returns non-zero.
 589     REX |= 0x40; // REX fixed encoding prefix
 590     break;
 591   }
 592
 593   switch (TSFlags & X86II::FormMask) {
 594   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 595   case X86II::MRMSrcReg:
 596     if (MI.getOperand(0).isReg() &&
 597         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 598       REX |= 1 << 2; // set REX.R
 599     i = isTwoAddr ? 2 : 1;
 600     for (; i != NumOps; ++i) {
 601       const MCOperand &MO = MI.getOperand(i);
 602       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 603         REX |= 1 << 0; // set REX.B
 604     }
 605     break;
 606   case X86II::MRMSrcMem: {
 607     if (MI.getOperand(0).isReg() &&
 608         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 609       REX |= 1 << 2; // set REX.R
 610     unsigned Bit = 0;
 611     i = isTwoAddr ? 2 : 1;
 612     for (; i != NumOps; ++i) {
 613       const MCOperand &MO = MI.getOperand(i);
 614       if (MO.isReg()) {
 615         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 616           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 617         Bit++;
 618       }
 619     }
 620     break;
 621   }
 622   case X86II::MRM0m: case X86II::MRM1m:
 623   case X86II::MRM2m: case X86II::MRM3m:
 624   case X86II::MRM4m: case X86II::MRM5m:
 625   case X86II::MRM6m: case X86II::MRM7m:
 626   case X86II::MRMDestMem: {
 627     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 628     i = isTwoAddr ? 1 : 0;
 629     if (NumOps > e && MI.getOperand(e).isReg() &&
 630         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 631       REX |= 1 << 2; // set REX.R
 632     unsigned Bit = 0;
 633     for (; i != e; ++i) {
 634       const MCOperand &MO = MI.getOperand(i);
 635       if (MO.isReg()) {
 636         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 637           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 638         Bit++;
 639       }
 640     }
 641     break;
 642   }
 643   default:
 644     if (MI.getOperand(0).isReg() &&
 645         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 646       REX |= 1 << 0; // set REX.B
 647     i = isTwoAddr ? 2 : 1;
 648     for (unsigned e = NumOps; i != e; ++i) {
 649       const MCOperand &MO = MI.getOperand(i);
 650       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 651         REX |= 1 << 2; // set REX.R
 652     }
 653     break;
 654   }
 655   return REX;
 656 }
 657
 658 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 659 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 660                                         unsigned &CurByte, int MemOperand,
 661                                         const MCInst &MI,
 662                                         raw_ostream &OS) const {
 663   switch (TSFlags & X86II::SegOvrMask) {
 664   default: assert(0 && "Invalid segment!");
 665   case 0:
 666     // No segment override, check for explicit one on memory operand.
 667     if (MemOperand != -1) {   // If the instruction has a memory operand.
 668       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 669       default: assert(0 && "Unknown segment register!");
 670       case 0: break;
 671       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 672       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 673       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 674       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 675       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 676       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 677       }
 678     }
 679     break;
 680   case X86II::FS:
 681     EmitByte(0x64, CurByte, OS);
 682     break;
 683   case X86II::GS:
 684     EmitByte(0x65, CurByte, OS);
 685     break;
 686   }
 687 }
 688
 689 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 690 ///
 691 /// MemOperand is the operand # of the start of a memory operand if present.  If
 692 /// Not present, it is -1.
 693 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 694                                         int MemOperand, const MCInst &MI,
 695                                         const TargetInstrDesc &Desc,
 696                                         raw_ostream &OS) const {
 697
 698   // Emit the lock opcode prefix as needed.
 699   if (TSFlags & X86II::LOCK)
 700     EmitByte(0xF0, CurByte, OS);
 701
 702   // Emit segment override opcode prefix as needed.
 703   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 704
 705   // Emit the repeat opcode prefix as needed.
 706   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 707     EmitByte(0xF3, CurByte, OS);
 708
 709   // Emit the operand size opcode prefix as needed.
 710   if (TSFlags & X86II::OpSize)
 711     EmitByte(0x66, CurByte, OS);
 712
 713   // Emit the address size opcode prefix as needed.
 714   if (TSFlags & X86II::AdSize)
 715     EmitByte(0x67, CurByte, OS);
 716
 717   bool Need0FPrefix = false;
 718   switch (TSFlags & X86II::Op0Mask) {
 719   default: assert(0 && "Invalid prefix!");
 720   case 0: break;  // No prefix!
 721   case X86II::REP: break; // already handled.
 722   case X86II::TB:  // Two-byte opcode prefix
 723   case X86II::T8:  // 0F 38
 724   case X86II::TA:  // 0F 3A
 725     Need0FPrefix = true;
 726     break;
 727   case X86II::TF: // F2 0F 38
 728     EmitByte(0xF2, CurByte, OS);
 729     Need0FPrefix = true;
 730     break;
 731   case X86II::XS:   // F3 0F
 732     EmitByte(0xF3, CurByte, OS);
 733     Need0FPrefix = true;
 734     break;
 735   case X86II::XD:   // F2 0F
 736     EmitByte(0xF2, CurByte, OS);
 737     Need0FPrefix = true;
 738     break;
 739   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 740   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 741   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 742   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 743   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 744   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 745   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 746   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 747   }
 748
 749   // Handle REX prefix.
 750   // FIXME: Can this come before F2 etc to simplify emission?
 751   if (Is64BitMode) {
 752     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 753       EmitByte(0x40 | REX, CurByte, OS);
 754   }
 755
 756   // 0x0F escape code must be emitted just before the opcode.
 757   if (Need0FPrefix)
 758     EmitByte(0x0F, CurByte, OS);
 759
 760   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 761   switch (TSFlags & X86II::Op0Mask) {
 762   case X86II::TF:    // F2 0F 38
 763   case X86II::T8:    // 0F 38
 764     EmitByte(0x38, CurByte, OS);
 765     break;
 766   case X86II::TA:    // 0F 3A
 767     EmitByte(0x3A, CurByte, OS);
 768     break;
 769   }
 770 }
 771
 772 void X86MCCodeEmitter::
 773 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 774                   SmallVectorImpl<MCFixup> &Fixups) const {
 775   unsigned Opcode = MI.getOpcode();
 776   const TargetInstrDesc &Desc = TII.get(Opcode);
 777   uint64_t TSFlags = Desc.TSFlags;
 778
 779   // Pseudo instructions don't get encoded.
 780   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 781     return;
 782
 783   // If this is a two-address instruction, skip one of the register operands.
 784   // FIXME: This should be handled during MCInst lowering.
 785   unsigned NumOps = Desc.getNumOperands();
 786   unsigned CurOp = 0;
 787   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 788     ++CurOp;
 789   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 790     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 791     --NumOps;
 792
 793   // Keep track of the current byte being emitted.
 794   unsigned CurByte = 0;
 795
 796   // Is this instruction encoded using the AVX VEX prefix?
 797   bool HasVEXPrefix = false;
 798
 799   // It uses the VEX.VVVV field?
 800   bool HasVEX_4V = false;
 801
 802   if (TSFlags & X86II::VEX)
 803     HasVEXPrefix = true;
 804   if (TSFlags & X86II::VEX_4V)
 805     HasVEX_4V = true;
 806
 807   // Determine where the memory operand starts, if present.
 808   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 809   if (MemoryOperand != -1) MemoryOperand += CurOp;
 810
 811   if (!HasVEXPrefix)
 812     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 813   else
 814     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 815
 816   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 817   unsigned SrcRegNum = 0;
 818   switch (TSFlags & X86II::FormMask) {
 819   case X86II::MRMInitReg:
 820     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 821   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 822     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 823   case X86II::Pseudo:
 824     assert(0 && "Pseudo instruction shouldn't be emitted");
 825   case X86II::RawFrm:
 826     EmitByte(BaseOpcode, CurByte, OS);
 827     break;
 828
 829   case X86II::AddRegFrm:
 830     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 831     break;
 832
 833   case X86II::MRMDestReg:
 834     EmitByte(BaseOpcode, CurByte, OS);
 835     EmitRegModRMByte(MI.getOperand(CurOp),
 836                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 837     CurOp += 2;
 838     break;
 839
 840   case X86II::MRMDestMem:
 841     EmitByte(BaseOpcode, CurByte, OS);
 842     SrcRegNum = CurOp + X86::AddrNumOperands;
 843
 844     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 845       SrcRegNum++;
 846
 847     EmitMemModRMByte(MI, CurOp,
 848                      GetX86RegNum(MI.getOperand(SrcRegNum)),
 849                      TSFlags, CurByte, OS, Fixups);
 850     CurOp = SrcRegNum + 1;
 851     break;
 852
 853   case X86II::MRMSrcReg:
 854     EmitByte(BaseOpcode, CurByte, OS);
 855     SrcRegNum = CurOp + 1;
 856
 857     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 858       SrcRegNum++;
 859
 860     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 861                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 862     CurOp = SrcRegNum + 1;
 863     break;
 864
 865   case X86II::MRMSrcMem: {
 866     int AddrOperands = X86::AddrNumOperands;
 867     unsigned FirstMemOp = CurOp+1;
 868     if (HasVEX_4V) {
 869       ++AddrOperands;
 870       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 871     }
 872
 873     EmitByte(BaseOpcode, CurByte, OS);
 874
 875     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 876                      TSFlags, CurByte, OS, Fixups);
 877     CurOp += AddrOperands + 1;
 878     break;
 879   }
 880
 881   case X86II::MRM0r: case X86II::MRM1r:
 882   case X86II::MRM2r: case X86II::MRM3r:
 883   case X86II::MRM4r: case X86II::MRM5r:
 884   case X86II::MRM6r: case X86II::MRM7r:
 885     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 886       CurOp++;
 887     EmitByte(BaseOpcode, CurByte, OS);
 888     EmitRegModRMByte(MI.getOperand(CurOp++),
 889                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 890                      CurByte, OS);
 891     break;
 892   case X86II::MRM0m: case X86II::MRM1m:
 893   case X86II::MRM2m: case X86II::MRM3m:
 894   case X86II::MRM4m: case X86II::MRM5m:
 895   case X86II::MRM6m: case X86II::MRM7m:
 896     EmitByte(BaseOpcode, CurByte, OS);
 897     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 898                      TSFlags, CurByte, OS, Fixups);
 899     CurOp += X86::AddrNumOperands;
 900     break;
 901   case X86II::MRM_C1:
 902     EmitByte(BaseOpcode, CurByte, OS);
 903     EmitByte(0xC1, CurByte, OS);
 904     break;
 905   case X86II::MRM_C2:
 906     EmitByte(BaseOpcode, CurByte, OS);
 907     EmitByte(0xC2, CurByte, OS);
 908     break;
 909   case X86II::MRM_C3:
 910     EmitByte(BaseOpcode, CurByte, OS);
 911     EmitByte(0xC3, CurByte, OS);
 912     break;
 913   case X86II::MRM_C4:
 914     EmitByte(BaseOpcode, CurByte, OS);
 915     EmitByte(0xC4, CurByte, OS);
 916     break;
 917   case X86II::MRM_C8:
 918     EmitByte(BaseOpcode, CurByte, OS);
 919     EmitByte(0xC8, CurByte, OS);
 920     break;
 921   case X86II::MRM_C9:
 922     EmitByte(BaseOpcode, CurByte, OS);
 923     EmitByte(0xC9, CurByte, OS);
 924     break;
 925   case X86II::MRM_E8:
 926     EmitByte(BaseOpcode, CurByte, OS);
 927     EmitByte(0xE8, CurByte, OS);
 928     break;
 929   case X86II::MRM_F0:
 930     EmitByte(BaseOpcode, CurByte, OS);
 931     EmitByte(0xF0, CurByte, OS);
 932     break;
 933   case X86II::MRM_F8:
 934     EmitByte(BaseOpcode, CurByte, OS);
 935     EmitByte(0xF8, CurByte, OS);
 936     break;
 937   case X86II::MRM_F9:
 938     EmitByte(BaseOpcode, CurByte, OS);
 939     EmitByte(0xF9, CurByte, OS);
 940     break;
 941   }
 942
 943   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 944   // according to the right size for the instruction.
 945   if (CurOp != NumOps) {
 946     // The last source register of a 4 operand instruction in AVX is encoded
 947     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 948     if (TSFlags & X86II::VEX_I8IMM) {
 949       const MCOperand &MO = MI.getOperand(CurOp++);
 950       bool IsExtReg =
 951         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 952       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 953       RegNum |= GetX86RegNum(MO) << 4;
 954       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 955                     Fixups);
 956     } else
 957       EmitImmediate(MI.getOperand(CurOp++),
 958                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 959                     CurByte, OS, Fixups);
 960   }
 961
 962
 963 #ifndef NDEBUG
 964   // FIXME: Verify.
 965   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 966     errs() << "Cannot encode all operands of: ";
 967     MI.dump();
 968     errs() << '\n';
 969     abort();
 970   }
 971 #endif
 972 }