lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 4;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  50     };
  51
  52     if (Kind < FirstTargetFixupKind)
  53       return MCCodeEmitter::getFixupKindInfo(Kind);
  54
  55     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  56            "Invalid kind!");
  57     return Infos[Kind - FirstTargetFixupKind];
  58   }
  59
  60   static unsigned GetX86RegNum(const MCOperand &MO) {
  61     return X86RegisterInfo::getX86RegNum(MO.getReg());
  62   }
  63
  64   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  65     OS << (char)C;
  66     ++CurByte;
  67   }
  68
  69   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  70                     raw_ostream &OS) const {
  71     // Output the constant in little endian byte order.
  72     for (unsigned i = 0; i != Size; ++i) {
  73       EmitByte(Val & 255, CurByte, OS);
  74       Val >>= 8;
  75     }
  76   }
  77
  78   void EmitImmediate(const MCOperand &Disp,
  79                      unsigned ImmSize, MCFixupKind FixupKind,
  80                      unsigned &CurByte, raw_ostream &OS,
  81                      SmallVectorImpl<MCFixup> &Fixups,
  82                      int ImmOffset = 0) const;
  83
  84   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  85                                         unsigned RM) {
  86     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  87     return RM | (RegOpcode << 3) | (Mod << 6);
  88   }
  89
  90   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
  91                         unsigned &CurByte, raw_ostream &OS) const {
  92     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
  93   }
  94
  95   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
  96                    unsigned &CurByte, raw_ostream &OS) const {
  97     // SIB byte is in the same format as the ModRMByte.
  98     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
  99   }
 100
 101
 102   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 103                         unsigned RegOpcodeField,
 104                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 105                         SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 108                          SmallVectorImpl<MCFixup> &Fixups) const;
 109
 110   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 111                            const MCInst &MI, const TargetInstrDesc &Desc,
 112                            raw_ostream &OS) const;
 113
 114   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 115                         const MCInst &MI, const TargetInstrDesc &Desc,
 116                         raw_ostream &OS) const;
 117 };
 118
 119 } // end anonymous namespace
 120
 121
 122 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 123                                                TargetMachine &TM,
 124                                                MCContext &Ctx) {
 125   return new X86MCCodeEmitter(TM, Ctx, false);
 126 }
 127
 128 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 129                                                TargetMachine &TM,
 130                                                MCContext &Ctx) {
 131   return new X86MCCodeEmitter(TM, Ctx, true);
 132 }
 133
 134
 135 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 136 /// sign-extended field.
 137 static bool isDisp8(int Value) {
 138   return Value == (signed char)Value;
 139 }
 140
 141 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 142 /// in an instruction with the specified TSFlags.
 143 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 144   unsigned Size = X86II::getSizeOfImm(TSFlags);
 145   bool isPCRel = X86II::isImmPCRel(TSFlags);
 146
 147   switch (Size) {
 148   default: assert(0 && "Unknown immediate size");
 149   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 150   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 151   case 2: assert(!isPCRel); return FK_Data_2;
 152   case 8: assert(!isPCRel); return FK_Data_8;
 153   }
 154 }
 155
 156
 157 void X86MCCodeEmitter::
 158 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 159               unsigned &CurByte, raw_ostream &OS,
 160               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 161   // If this is a simple integer displacement that doesn't require a relocation,
 162   // emit it now.
 163   if (DispOp.isImm()) {
 164     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 165     // a fixup if so.
 166     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 167     return;
 168   }
 169
 170   // If we have an immoffset, add it to the expression.
 171   const MCExpr *Expr = DispOp.getExpr();
 172
 173   // If the fixup is pc-relative, we need to bias the value to be relative to
 174   // the start of the field, not the end of the field.
 175   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 176       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 177       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 178     ImmOffset -= 4;
 179   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 180     ImmOffset -= 1;
 181
 182   if (ImmOffset)
 183     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 184                                    Ctx);
 185
 186   // Emit a symbolic constant as a fixup and 4 zeros.
 187   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 188   EmitConstant(0, Size, CurByte, OS);
 189 }
 190
 191
 192 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 193                                         unsigned RegOpcodeField,
 194                                         uint64_t TSFlags, unsigned &CurByte,
 195                                         raw_ostream &OS,
 196                                         SmallVectorImpl<MCFixup> &Fixups) const{
 197   const MCOperand &Disp     = MI.getOperand(Op+3);
 198   const MCOperand &Base     = MI.getOperand(Op);
 199   const MCOperand &Scale    = MI.getOperand(Op+1);
 200   const MCOperand &IndexReg = MI.getOperand(Op+2);
 201   unsigned BaseReg = Base.getReg();
 202
 203   // Handle %rip relative addressing.
 204   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 205     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 206     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 207     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 208
 209     unsigned FixupKind = X86::reloc_riprel_4byte;
 210
 211     // movq loads are handled with a special relocation form which allows the
 212     // linker to eliminate some loads for GOT references which end up in the
 213     // same linkage unit.
 214     if (MI.getOpcode() == X86::MOV64rm ||
 215         MI.getOpcode() == X86::MOV64rm_TC)
 216       FixupKind = X86::reloc_riprel_4byte_movq_load;
 217
 218     // rip-relative addressing is actually relative to the *next* instruction.
 219     // Since an immediate can follow the mod/rm byte for an instruction, this
 220     // means that we need to bias the immediate field of the instruction with
 221     // the size of the immediate field.  If we have this case, add it into the
 222     // expression to emit.
 223     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 224
 225     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 226                   CurByte, OS, Fixups, -ImmSize);
 227     return;
 228   }
 229
 230   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 231
 232   // Determine whether a SIB byte is needed.
 233   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 234   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 235   // 2-7) and absolute references.
 236
 237   if (// The SIB byte must be used if there is an index register.
 238       IndexReg.getReg() == 0 &&
 239       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 240       // encode to an R/M value of 4, which indicates that a SIB byte is
 241       // present.
 242       BaseRegNo != N86::ESP &&
 243       // If there is no base register and we're in 64-bit mode, we need a SIB
 244       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 245       (!Is64BitMode || BaseReg != 0)) {
 246
 247     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 248       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 249       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 250       return;
 251     }
 252
 253     // If the base is not EBP/ESP and there is no displacement, use simple
 254     // indirect register encoding, this handles addresses like [EAX].  The
 255     // encoding for [EBP] with no displacement means [disp32] so we handle it
 256     // by emitting a displacement of 0 below.
 257     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 258       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 259       return;
 260     }
 261
 262     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 263     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 264       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 265       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 266       return;
 267     }
 268
 269     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 270     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 271     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 272     return;
 273   }
 274
 275   // We need a SIB byte, so start by outputting the ModR/M byte first
 276   assert(IndexReg.getReg() != X86::ESP &&
 277          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 278
 279   bool ForceDisp32 = false;
 280   bool ForceDisp8  = false;
 281   if (BaseReg == 0) {
 282     // If there is no base register, we emit the special case SIB byte with
 283     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 284     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 285     ForceDisp32 = true;
 286   } else if (!Disp.isImm()) {
 287     // Emit the normal disp32 encoding.
 288     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 289     ForceDisp32 = true;
 290   } else if (Disp.getImm() == 0 &&
 291              // Base reg can't be anything that ends up with '5' as the base
 292              // reg, it is the magic [*] nomenclature that indicates no base.
 293              BaseRegNo != N86::EBP) {
 294     // Emit no displacement ModR/M byte
 295     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 296   } else if (isDisp8(Disp.getImm())) {
 297     // Emit the disp8 encoding.
 298     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 299     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 300   } else {
 301     // Emit the normal disp32 encoding.
 302     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 303   }
 304
 305   // Calculate what the SS field value should be...
 306   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 307   unsigned SS = SSTable[Scale.getImm()];
 308
 309   if (BaseReg == 0) {
 310     // Handle the SIB byte for the case where there is no base, see Intel
 311     // Manual 2A, table 2-7. The displacement has already been output.
 312     unsigned IndexRegNo;
 313     if (IndexReg.getReg())
 314       IndexRegNo = GetX86RegNum(IndexReg);
 315     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 316       IndexRegNo = 4;
 317     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 318   } else {
 319     unsigned IndexRegNo;
 320     if (IndexReg.getReg())
 321       IndexRegNo = GetX86RegNum(IndexReg);
 322     else
 323       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 324     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 325   }
 326
 327   // Do we need to output a displacement?
 328   if (ForceDisp8)
 329     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 330   else if (ForceDisp32 || Disp.getImm() != 0)
 331     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 332 }
 333
 334 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 335 /// called VEX.
 336 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 337                             const MCInst &MI, const TargetInstrDesc &Desc,
 338                             raw_ostream &OS) const {
 339
 340   // Pseudo instructions never have a VEX prefix.
 341   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 342     return;
 343
 344   // VEX_R: opcode externsion equivalent to REX.R in
 345   // 1's complement (inverted) form
 346   //
 347   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 348   //  0: Same as REX_R=1 (64 bit mode only)
 349   //
 350   unsigned char VEX_R = 0x1;
 351
 352   // VEX_B:
 353   //
 354   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 355   //  0: Same as REX_B=1 (64 bit mode only)
 356   //
 357   unsigned char VEX_B = 0x1;
 358
 359   // VEX_W: opcode specific (use like REX.W, or used for
 360   // opcode extension, or ignored, depending on the opcode byte)
 361   unsigned char VEX_W = 0;
 362
 363   // VEX_5M (VEX m-mmmmm field):
 364   //
 365   //  0b00000: Reserved for future use
 366   //  0b00001: implied 0F leading opcode
 367   //  0b00010: implied 0F 38 leading opcode bytes
 368   //  0b00011: implied 0F 3A leading opcode bytes
 369   //  0b00100-0b11111: Reserved for future use
 370   //
 371   unsigned char VEX_5M = 0x1;
 372
 373   // VEX_4V (VEX vvvv field): a register specifier
 374   // (in 1's complement form) or 1111 if unused.
 375   unsigned char VEX_4V = 0xf;
 376
 377   // VEX_L (Vector Length):
 378   //
 379   //  0: scalar or 128-bit vector
 380   //  1: 256-bit vector
 381   //
 382   unsigned char VEX_L = 0;
 383
 384   // VEX_PP: opcode extension providing equivalent
 385   // functionality of a SIMD prefix
 386   //
 387   //  0b00: None
 388   //  0b01: 66 (not handled yet)
 389   //  0b10: F3
 390   //  0b11: F2
 391   //
 392   unsigned char VEX_PP = 0;
 393
 394   switch (TSFlags & X86II::Op0Mask) {
 395   default: assert(0 && "Invalid prefix!");
 396   case 0: break;  // No prefix!
 397   case X86II::T8:  // 0F 38
 398     VEX_5M = 0x2;
 399     break;
 400   case X86II::TA:  // 0F 3A
 401     VEX_5M = 0x3;
 402     break;
 403   case X86II::TF:  // F2 0F 38
 404     VEX_PP = 0x3;
 405     VEX_5M = 0x2;
 406     break;
 407   case X86II::XS:  // F3 0F
 408     VEX_PP = 0x2;
 409     break;
 410   case X86II::XD:  // F2 0F
 411     VEX_PP = 0x3;
 412     break;
 413   }
 414
 415   unsigned NumOps = MI.getNumOperands();
 416   unsigned i = 0;
 417   unsigned SrcReg = 0, SrcRegNum = 0;
 418
 419   switch (TSFlags & X86II::FormMask) {
 420   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 421   case X86II::MRMSrcReg:
 422     if (MI.getOperand(0).isReg() &&
 423         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 424       VEX_R = 0x0;
 425
 426     // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the
 427     // range 0-7 and the difference between the 2 groups is given by the
 428     // REX prefix. In the VEX prefix, registers are seen sequencially
 429     // from 0-15 and encoded in 1's complement form, example:
 430     //
 431     //  ModRM field => XMM9 => 1
 432     //  VEX.VVVV    => XMM9 => ~9
 433     //
 434     // See table 4-35 of Intel AVX Programming Reference for details.
 435     SrcReg = MI.getOperand(1).getReg();
 436     SrcRegNum = GetX86RegNum(MI.getOperand(1));
 437     if (SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15)
 438       SrcRegNum += 8;
 439
 440     // The registers represented through VEX_VVVV should
 441     // be encoded in 1's complement form.
 442     if ((TSFlags >> 32) & X86II::VEX_4V)
 443       VEX_4V = (~SrcRegNum) & 0xf;
 444
 445     i = 2; // Skip the VEX.VVVV operand.
 446     for (; i != NumOps; ++i) {
 447       const MCOperand &MO = MI.getOperand(i);
 448       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 449         VEX_B = 0x0;
 450     }
 451     break;
 452   default:
 453     assert(0 && "Not implemented!");
 454   }
 455
 456   // VEX opcode prefix can have 2 or 3 bytes
 457   //
 458   //  3 bytes:
 459   //    +-----+ +--------------+ +-------------------+
 460   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 461   //    +-----+ +--------------+ +-------------------+
 462   //  2 bytes:
 463   //    +-----+ +-------------------+
 464   //    | C5h | | R | vvvv | L | pp |
 465   //    +-----+ +-------------------+
 466   //
 467   // Note: VEX.X isn't used so far
 468   //
 469   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 470
 471   if (VEX_B /* & VEX_X */) { // 2 byte VEX prefix
 472     EmitByte(0xC5, CurByte, OS);
 473     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 474     return;
 475   }
 476
 477   // 3 byte VEX prefix
 478   EmitByte(0xC4, CurByte, OS);
 479   EmitByte(VEX_R << 7 | 1 << 6 /* VEX_X = 1 */ | VEX_5M, CurByte, OS);
 480   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 481 }
 482
 483 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 484 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 485 /// size, and 3) use of X86-64 extended registers.
 486 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 487                                    const TargetInstrDesc &Desc) {
 488   // Pseudo instructions never have a rex byte.
 489   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 490     return 0;
 491
 492   unsigned REX = 0;
 493   if (TSFlags & X86II::REX_W)
 494     REX |= 1 << 3;
 495
 496   if (MI.getNumOperands() == 0) return REX;
 497
 498   unsigned NumOps = MI.getNumOperands();
 499   // FIXME: MCInst should explicitize the two-addrness.
 500   bool isTwoAddr = NumOps > 1 &&
 501                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 502
 503   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 504   unsigned i = isTwoAddr ? 1 : 0;
 505   for (; i != NumOps; ++i) {
 506     const MCOperand &MO = MI.getOperand(i);
 507     if (!MO.isReg()) continue;
 508     unsigned Reg = MO.getReg();
 509     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 510     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 511     // that returns non-zero.
 512     REX |= 0x40;
 513     break;
 514   }
 515
 516   switch (TSFlags & X86II::FormMask) {
 517   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 518   case X86II::MRMSrcReg:
 519     if (MI.getOperand(0).isReg() &&
 520         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 521       REX |= 1 << 2;
 522     i = isTwoAddr ? 2 : 1;
 523     for (; i != NumOps; ++i) {
 524       const MCOperand &MO = MI.getOperand(i);
 525       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 526         REX |= 1 << 0;
 527     }
 528     break;
 529   case X86II::MRMSrcMem: {
 530     if (MI.getOperand(0).isReg() &&
 531         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 532       REX |= 1 << 2;
 533     unsigned Bit = 0;
 534     i = isTwoAddr ? 2 : 1;
 535     for (; i != NumOps; ++i) {
 536       const MCOperand &MO = MI.getOperand(i);
 537       if (MO.isReg()) {
 538         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 539           REX |= 1 << Bit;
 540         Bit++;
 541       }
 542     }
 543     break;
 544   }
 545   case X86II::MRM0m: case X86II::MRM1m:
 546   case X86II::MRM2m: case X86II::MRM3m:
 547   case X86II::MRM4m: case X86II::MRM5m:
 548   case X86II::MRM6m: case X86II::MRM7m:
 549   case X86II::MRMDestMem: {
 550     unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
 551     i = isTwoAddr ? 1 : 0;
 552     if (NumOps > e && MI.getOperand(e).isReg() &&
 553         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 554       REX |= 1 << 2;
 555     unsigned Bit = 0;
 556     for (; i != e; ++i) {
 557       const MCOperand &MO = MI.getOperand(i);
 558       if (MO.isReg()) {
 559         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 560           REX |= 1 << Bit;
 561         Bit++;
 562       }
 563     }
 564     break;
 565   }
 566   default:
 567     if (MI.getOperand(0).isReg() &&
 568         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 569       REX |= 1 << 0;
 570     i = isTwoAddr ? 2 : 1;
 571     for (unsigned e = NumOps; i != e; ++i) {
 572       const MCOperand &MO = MI.getOperand(i);
 573       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 574         REX |= 1 << 2;
 575     }
 576     break;
 577   }
 578   return REX;
 579 }
 580
 581 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 582 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 583                             const MCInst &MI, const TargetInstrDesc &Desc,
 584                             raw_ostream &OS) const {
 585
 586   // Emit the lock opcode prefix as needed.
 587   if (TSFlags & X86II::LOCK)
 588     EmitByte(0xF0, CurByte, OS);
 589
 590   // Emit segment override opcode prefix as needed.
 591   switch (TSFlags & X86II::SegOvrMask) {
 592   default: assert(0 && "Invalid segment!");
 593   case 0: break;  // No segment override!
 594   case X86II::FS:
 595     EmitByte(0x64, CurByte, OS);
 596     break;
 597   case X86II::GS:
 598     EmitByte(0x65, CurByte, OS);
 599     break;
 600   }
 601
 602   // Emit the repeat opcode prefix as needed.
 603   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 604     EmitByte(0xF3, CurByte, OS);
 605
 606   // Emit the operand size opcode prefix as needed.
 607   if (TSFlags & X86II::OpSize)
 608     EmitByte(0x66, CurByte, OS);
 609
 610   // Emit the address size opcode prefix as needed.
 611   if (TSFlags & X86II::AdSize)
 612     EmitByte(0x67, CurByte, OS);
 613
 614   bool Need0FPrefix = false;
 615   switch (TSFlags & X86II::Op0Mask) {
 616   default: assert(0 && "Invalid prefix!");
 617   case 0: break;  // No prefix!
 618   case X86II::REP: break; // already handled.
 619   case X86II::TB:  // Two-byte opcode prefix
 620   case X86II::T8:  // 0F 38
 621   case X86II::TA:  // 0F 3A
 622     Need0FPrefix = true;
 623     break;
 624   case X86II::TF: // F2 0F 38
 625     EmitByte(0xF2, CurByte, OS);
 626     Need0FPrefix = true;
 627     break;
 628   case X86II::XS:   // F3 0F
 629     EmitByte(0xF3, CurByte, OS);
 630     Need0FPrefix = true;
 631     break;
 632   case X86II::XD:   // F2 0F
 633     EmitByte(0xF2, CurByte, OS);
 634     Need0FPrefix = true;
 635     break;
 636   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 637   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 638   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 639   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 640   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 641   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 642   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 643   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 644   }
 645
 646   // Handle REX prefix.
 647   // FIXME: Can this come before F2 etc to simplify emission?
 648   if (Is64BitMode) {
 649     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 650       EmitByte(0x40 | REX, CurByte, OS);
 651   }
 652
 653   // 0x0F escape code must be emitted just before the opcode.
 654   if (Need0FPrefix)
 655     EmitByte(0x0F, CurByte, OS);
 656
 657   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 658   switch (TSFlags & X86II::Op0Mask) {
 659   case X86II::TF:    // F2 0F 38
 660   case X86II::T8:    // 0F 38
 661     EmitByte(0x38, CurByte, OS);
 662     break;
 663   case X86II::TA:    // 0F 3A
 664     EmitByte(0x3A, CurByte, OS);
 665     break;
 666   }
 667 }
 668
 669 void X86MCCodeEmitter::
 670 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 671                   SmallVectorImpl<MCFixup> &Fixups) const {
 672   unsigned Opcode = MI.getOpcode();
 673   const TargetInstrDesc &Desc = TII.get(Opcode);
 674   uint64_t TSFlags = Desc.TSFlags;
 675
 676   // Keep track of the current byte being emitted.
 677   unsigned CurByte = 0;
 678
 679   // Is this instruction encoded in AVX form?
 680   bool IsAVXForm = false;
 681   if ((TSFlags >> 32) & X86II::VEX_4V)
 682     IsAVXForm = true;
 683
 684   // FIXME: We should emit the prefixes in exactly the same order as GAS does,
 685   // in order to provide diffability.
 686
 687   if (!IsAVXForm)
 688     EmitOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 689   else
 690     EmitVEXOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 691
 692   // If this is a two-address instruction, skip one of the register operands.
 693   unsigned NumOps = Desc.getNumOperands();
 694   unsigned CurOp = 0;
 695   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 696     ++CurOp;
 697   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 698     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 699     --NumOps;
 700
 701   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 702   unsigned SrcRegNum = 0;
 703   switch (TSFlags & X86II::FormMask) {
 704   case X86II::MRMInitReg:
 705     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 706   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 707     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 708   case X86II::Pseudo: return; // Pseudo instructions encode to nothing.
 709   case X86II::RawFrm:
 710     EmitByte(BaseOpcode, CurByte, OS);
 711     break;
 712
 713   case X86II::AddRegFrm:
 714     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 715     break;
 716
 717   case X86II::MRMDestReg:
 718     EmitByte(BaseOpcode, CurByte, OS);
 719     EmitRegModRMByte(MI.getOperand(CurOp),
 720                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 721     CurOp += 2;
 722     break;
 723
 724   case X86II::MRMDestMem:
 725     EmitByte(BaseOpcode, CurByte, OS);
 726     EmitMemModRMByte(MI, CurOp,
 727                      GetX86RegNum(MI.getOperand(CurOp + X86AddrNumOperands)),
 728                      TSFlags, CurByte, OS, Fixups);
 729     CurOp += X86AddrNumOperands + 1;
 730     break;
 731
 732   case X86II::MRMSrcReg:
 733     EmitByte(BaseOpcode, CurByte, OS);
 734     SrcRegNum = CurOp + 1;
 735
 736     if (IsAVXForm) // Skip 1st src (which is encoded in VEX_VVVV)
 737       SrcRegNum++;
 738
 739     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 740                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 741     CurOp = SrcRegNum + 1;
 742     break;
 743
 744   case X86II::MRMSrcMem: {
 745     EmitByte(BaseOpcode, CurByte, OS);
 746
 747     // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 748     int AddrOperands;
 749     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 750         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 751       AddrOperands = X86AddrNumOperands - 1; // No segment register
 752     else
 753       AddrOperands = X86AddrNumOperands;
 754
 755     EmitMemModRMByte(MI, CurOp+1, GetX86RegNum(MI.getOperand(CurOp)),
 756                      TSFlags, CurByte, OS, Fixups);
 757     CurOp += AddrOperands + 1;
 758     break;
 759   }
 760
 761   case X86II::MRM0r: case X86II::MRM1r:
 762   case X86II::MRM2r: case X86II::MRM3r:
 763   case X86II::MRM4r: case X86II::MRM5r:
 764   case X86II::MRM6r: case X86II::MRM7r:
 765     EmitByte(BaseOpcode, CurByte, OS);
 766     EmitRegModRMByte(MI.getOperand(CurOp++),
 767                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 768                      CurByte, OS);
 769     break;
 770   case X86II::MRM0m: case X86II::MRM1m:
 771   case X86II::MRM2m: case X86II::MRM3m:
 772   case X86II::MRM4m: case X86II::MRM5m:
 773   case X86II::MRM6m: case X86II::MRM7m:
 774     EmitByte(BaseOpcode, CurByte, OS);
 775     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 776                      TSFlags, CurByte, OS, Fixups);
 777     CurOp += X86AddrNumOperands;
 778     break;
 779   case X86II::MRM_C1:
 780     EmitByte(BaseOpcode, CurByte, OS);
 781     EmitByte(0xC1, CurByte, OS);
 782     break;
 783   case X86II::MRM_C2:
 784     EmitByte(BaseOpcode, CurByte, OS);
 785     EmitByte(0xC2, CurByte, OS);
 786     break;
 787   case X86II::MRM_C3:
 788     EmitByte(BaseOpcode, CurByte, OS);
 789     EmitByte(0xC3, CurByte, OS);
 790     break;
 791   case X86II::MRM_C4:
 792     EmitByte(BaseOpcode, CurByte, OS);
 793     EmitByte(0xC4, CurByte, OS);
 794     break;
 795   case X86II::MRM_C8:
 796     EmitByte(BaseOpcode, CurByte, OS);
 797     EmitByte(0xC8, CurByte, OS);
 798     break;
 799   case X86II::MRM_C9:
 800     EmitByte(BaseOpcode, CurByte, OS);
 801     EmitByte(0xC9, CurByte, OS);
 802     break;
 803   case X86II::MRM_E8:
 804     EmitByte(BaseOpcode, CurByte, OS);
 805     EmitByte(0xE8, CurByte, OS);
 806     break;
 807   case X86II::MRM_F0:
 808     EmitByte(BaseOpcode, CurByte, OS);
 809     EmitByte(0xF0, CurByte, OS);
 810     break;
 811   case X86II::MRM_F8:
 812     EmitByte(BaseOpcode, CurByte, OS);
 813     EmitByte(0xF8, CurByte, OS);
 814     break;
 815   case X86II::MRM_F9:
 816     EmitByte(BaseOpcode, CurByte, OS);
 817     EmitByte(0xF9, CurByte, OS);
 818     break;
 819   }
 820
 821   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 822   // according to the right size for the instruction.
 823   if (CurOp != NumOps)
 824     EmitImmediate(MI.getOperand(CurOp++),
 825                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 826                   CurByte, OS, Fixups);
 827
 828 #ifndef NDEBUG
 829   // FIXME: Verify.
 830   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 831     errs() << "Cannot encode all operands of: ";
 832     MI.dump();
 833     errs() << '\n';
 834     abort();
 835   }
 836 #endif
 837 }