lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 //  Non-instruction patterns
 120 //===----------------------------------------------------------------------===//
 121
 122 // A vector extract of the first f32 position is a subregister copy
 123 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 124           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 125
 126 // A 128-bit subvector extract from the first 256-bit vector position
 127 // is a subregister copy that needs no instruction.
 128 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 129           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 130 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 131           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 132
 133 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 134           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 135 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 136           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 137
 138 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 139           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 140 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 141           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 142
 143 // A 128-bit subvector insert to the first 256-bit vector position
 144 // is a subregister copy that needs no instruction.
 145 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 146           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 147 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 148           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 149 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157
 158 // Implicitly promote a 32-bit scalar to a vector.
 159 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 160           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 161 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 162           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 163 // Implicitly promote a 64-bit scalar to a vector.
 164 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 165           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 166 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 167           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 168
 169 // Bitcasts between 128-bit vector types. Return the original type since
 170 // no instruction is needed for the conversion
 171 let Predicates = [HasXMMInt] in {
 172   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 173   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 174   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 175   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 178   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 179   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 183   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 184   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 188   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 189   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 193   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 194   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 198   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 199   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 202 }
 203
 204 // Bitcasts between 256-bit vector types. Return the original type since
 205 // no instruction is needed for the conversion
 206 let Predicates = [HasAVX] in {
 207   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 208   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 209   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 210   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 213   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 214   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 217   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 218   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 219   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 222   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 223   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 224   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 227   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 228   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 229   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 233   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 234   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 237 }
 238
 239 //===----------------------------------------------------------------------===//
 240 // AVX & SSE - Zero/One Vectors
 241 //===----------------------------------------------------------------------===//
 242
 243 // Alias instructions that map zero vector to pxor / xorp* for sse.
 244 // We set canFoldAsLoad because this can be converted to a constant-pool
 245 // load of an all-zeros value if folding it would be beneficial.
 246 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 247 // JIT implementation, it does not expand the instructions below like
 248 // X86MCInstLower does.
 249 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 250     isCodeGenOnly = 1 in {
 251 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 252                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 253 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 254                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
 255 let ExeDomain = SSEPackedInt in
 256 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 257                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 258 }
 259
 260 // The same as done above but for AVX. The 128-bit versions are the
 261 // same, but re-encoded. The 256-bit does not support PI version, and
 262 // doesn't need it because on sandy bridge the register is set to zero
 263 // at the rename stage without using any execution unit, so SET0PSY
 264 // and SET0PDY can be used for vector int instructions without penalty
 265 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 266 // JIT implementatioan, it does not expand the instructions below like
 267 // X86MCInstLower does.
 268 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 269     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 270 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 271                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
 272 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
 273                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
 274 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 275                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 276 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 277                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 278 let ExeDomain = SSEPackedInt in
 279 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
 280                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 281 }
 282
 283 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
 284 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
 285 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
 286
 287 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 288 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 289 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 290 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 291           (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
 292
 293 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 294 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 295           (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
 296
 297 //===----------------------------------------------------------------------===//
 298 // SSE 1 & 2 - Move Instructions
 299 //===----------------------------------------------------------------------===//
 300
 301 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 302       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 303       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 304
 305 // Loading from memory automatically zeroing upper bits.
 306 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 307                     PatFrag mem_pat, string OpcodeStr> :
 308       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 309          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 310                         [(set RC:$dst, (mem_pat addr:$src))]>;
 311
 312 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 313 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 314 // is used instead. Register-to-register movss/movsd is not modeled as an
 315 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 316 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 317 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 318                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 319 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 320                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 321
 322 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 323   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 324
 325   let AddedComplexity = 20 in
 326     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 327 }
 328
 329 let Constraints = "$src1 = $dst" in {
 330   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 331                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 332   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 333                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 334 }
 335
 336 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 337   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 338
 339   let AddedComplexity = 20 in
 340     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 341 }
 342
 343 let AddedComplexity = 15 in {
 344 // Extract the low 32-bit value from one vector and insert it into another.
 345 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 346           (MOVSSrr (v4f32 VR128:$src1),
 347                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 348 // Extract the low 64-bit value from one vector and insert it into another.
 349 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 350           (MOVSDrr (v2f64 VR128:$src1),
 351                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 352 }
 353
 354 let AddedComplexity = 20 in {
 355 let Predicates = [HasSSE1] in {
 356   // MOVSSrm zeros the high parts of the register; represent this
 357   // with SUBREG_TO_REG.
 358   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 359             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 360   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 361             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 362   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 363             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 364 }
 365 let Predicates = [HasSSE2] in {
 366   // MOVSDrm zeros the high parts of the register; represent this
 367   // with SUBREG_TO_REG.
 368   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 369             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 370   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 371             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 372   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 373             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 374   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 375             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 376   def : Pat<(v2f64 (X86vzload addr:$src)),
 377             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 378 }
 379 }
 380
 381 let AddedComplexity = 20, Predicates = [HasAVX] in {
 382 // MOVSSrm zeros the high parts of the register; represent this
 383 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 384 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 385           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 386 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 387           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 388 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 389           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 390 // MOVSDrm zeros the high parts of the register; represent this
 391 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 392 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 393           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 394 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 395           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 396 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 397           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 398 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 399           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 400 def : Pat<(v2f64 (X86vzload addr:$src)),
 401           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 402 // Represent the same patterns above but in the form they appear for
 403 // 256-bit types
 404 def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 405                  (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 406           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 407 def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 408                  (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 409           (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 410 }
 411
 412 // Store scalar value to memory.
 413 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 414                   "movss\t{$src, $dst|$dst, $src}",
 415                   [(store FR32:$src, addr:$dst)]>;
 416 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 417                   "movsd\t{$src, $dst|$dst, $src}",
 418                   [(store FR64:$src, addr:$dst)]>;
 419
 420 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 421                   "movss\t{$src, $dst|$dst, $src}",
 422                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 423 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 424                   "movsd\t{$src, $dst|$dst, $src}",
 425                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 426
 427 // Extract and store.
 428 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 429                  addr:$dst),
 430           (MOVSSmr addr:$dst,
 431                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 432 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 433                  addr:$dst),
 434           (MOVSDmr addr:$dst,
 435                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 436
 437 // Move Aligned/Unaligned floating point values
 438 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 439                             X86MemOperand x86memop, PatFrag ld_frag,
 440                             string asm, Domain d,
 441                             bit IsReMaterializable = 1> {
 442 let neverHasSideEffects = 1 in
 443   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 444               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 445 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 446   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 447               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 448                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 449 }
 450
 451 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 452                               "movaps", SSEPackedSingle>, TB, VEX;
 453 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 454                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 455 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 456                               "movups", SSEPackedSingle>, TB, VEX;
 457 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 458                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 459
 460 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 461                               "movaps", SSEPackedSingle>, TB, VEX;
 462 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 463                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 464 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 465                               "movups", SSEPackedSingle>, TB, VEX;
 466 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 467                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 468 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 469                               "movaps", SSEPackedSingle>, TB;
 470 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 471                               "movapd", SSEPackedDouble>, TB, OpSize;
 472 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 473                               "movups", SSEPackedSingle>, TB;
 474 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 475                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 476
 477 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 478                    "movaps\t{$src, $dst|$dst, $src}",
 479                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 480 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 481                    "movapd\t{$src, $dst|$dst, $src}",
 482                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 483 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 484                    "movups\t{$src, $dst|$dst, $src}",
 485                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 486 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 487                    "movupd\t{$src, $dst|$dst, $src}",
 488                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 489 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 490                    "movaps\t{$src, $dst|$dst, $src}",
 491                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 492 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 493                    "movapd\t{$src, $dst|$dst, $src}",
 494                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 495 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 496                    "movups\t{$src, $dst|$dst, $src}",
 497                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 498 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 499                    "movupd\t{$src, $dst|$dst, $src}",
 500                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 501
 502 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 503 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 504           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 505
 506 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 507 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 508           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 509
 510 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 511                    "movaps\t{$src, $dst|$dst, $src}",
 512                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 513 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 514                    "movapd\t{$src, $dst|$dst, $src}",
 515                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 516 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 517                    "movups\t{$src, $dst|$dst, $src}",
 518                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 519 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 520                    "movupd\t{$src, $dst|$dst, $src}",
 521                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 522
 523 // Intrinsic forms of MOVUPS/D load and store
 524 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 525            (ins f128mem:$dst, VR128:$src),
 526            "movups\t{$src, $dst|$dst, $src}",
 527            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 528 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 529            (ins f128mem:$dst, VR128:$src),
 530            "movupd\t{$src, $dst|$dst, $src}",
 531            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 532
 533 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 534                        "movups\t{$src, $dst|$dst, $src}",
 535                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 536 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 537                        "movupd\t{$src, $dst|$dst, $src}",
 538                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 539
 540 // Move Low/High packed floating point values
 541 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 542                                  PatFrag mov_frag, string base_opc,
 543                                  string asm_opr> {
 544   def PSrm : PI<opc, MRMSrcMem,
 545          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 546          !strconcat(base_opc, "s", asm_opr),
 547      [(set RC:$dst,
 548        (mov_frag RC:$src1,
 549               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 550               SSEPackedSingle>, TB;
 551
 552   def PDrm : PI<opc, MRMSrcMem,
 553          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 554          !strconcat(base_opc, "d", asm_opr),
 555      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 556                               (scalar_to_vector (loadf64 addr:$src2)))))],
 557               SSEPackedDouble>, TB, OpSize;
 558 }
 559
 560 let AddedComplexity = 20 in {
 561   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 562                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 563   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 564                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 565 }
 566 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 567   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 568                                    "\t{$src2, $dst|$dst, $src2}">;
 569   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 570                                    "\t{$src2, $dst|$dst, $src2}">;
 571 }
 572
 573 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 574                    "movlps\t{$src, $dst|$dst, $src}",
 575                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 576                                  (iPTR 0))), addr:$dst)]>, VEX;
 577 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 578                    "movlpd\t{$src, $dst|$dst, $src}",
 579                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 580                                  (iPTR 0))), addr:$dst)]>, VEX;
 581 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 582                    "movlps\t{$src, $dst|$dst, $src}",
 583                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 584                                  (iPTR 0))), addr:$dst)]>;
 585 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 586                    "movlpd\t{$src, $dst|$dst, $src}",
 587                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 588                                  (iPTR 0))), addr:$dst)]>;
 589
 590 // v2f64 extract element 1 is always custom lowered to unpack high to low
 591 // and extract element 0 so the non-store version isn't too horrible.
 592 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 593                    "movhps\t{$src, $dst|$dst, $src}",
 594                    [(store (f64 (vector_extract
 595                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 596                                          (undef)), (iPTR 0))), addr:$dst)]>,
 597                    VEX;
 598 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 599                    "movhpd\t{$src, $dst|$dst, $src}",
 600                    [(store (f64 (vector_extract
 601                                  (v2f64 (unpckh VR128:$src, (undef))),
 602                                  (iPTR 0))), addr:$dst)]>,
 603                    VEX;
 604 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 605                    "movhps\t{$src, $dst|$dst, $src}",
 606                    [(store (f64 (vector_extract
 607                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 608                                          (undef)), (iPTR 0))), addr:$dst)]>;
 609 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 610                    "movhpd\t{$src, $dst|$dst, $src}",
 611                    [(store (f64 (vector_extract
 612                                  (v2f64 (unpckh VR128:$src, (undef))),
 613                                  (iPTR 0))), addr:$dst)]>;
 614
 615 let AddedComplexity = 20 in {
 616   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 617                                        (ins VR128:$src1, VR128:$src2),
 618                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 619                       [(set VR128:$dst,
 620                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 621                       VEX_4V;
 622   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 623                                        (ins VR128:$src1, VR128:$src2),
 624                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 625                       [(set VR128:$dst,
 626                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 627                       VEX_4V;
 628 }
 629 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 630   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 631                                        (ins VR128:$src1, VR128:$src2),
 632                       "movlhps\t{$src2, $dst|$dst, $src2}",
 633                       [(set VR128:$dst,
 634                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 635   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 636                                        (ins VR128:$src1, VR128:$src2),
 637                       "movhlps\t{$src2, $dst|$dst, $src2}",
 638                       [(set VR128:$dst,
 639                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 640 }
 641
 642 let Predicates = [HasAVX] in {
 643   // MOVHPS patterns
 644   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 645             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 646   def : Pat<(X86Movlhps VR128:$src1,
 647                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 648             (VMOVHPSrm VR128:$src1, addr:$src2)>;
 649   def : Pat<(X86Movlhps VR128:$src1,
 650                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 651             (VMOVHPSrm VR128:$src1, addr:$src2)>;
 652
 653   // MOVLHPS patterns
 654   let AddedComplexity = 20 in {
 655     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 656               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 657     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 658               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 659
 660     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
 661     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
 662               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 663   }
 664   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
 665             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 666   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
 667             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
 668   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
 669             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
 670
 671   // MOVHLPS patterns
 672   let AddedComplexity = 20 in {
 673     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
 674     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
 675               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 676
 677     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
 678     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
 679               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
 680     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
 681               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
 682   }
 683
 684   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
 685             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 686   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
 687             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
 688 }
 689
 690 let Predicates = [HasSSE1] in {
 691   // MOVHPS patterns
 692   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 693             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 694
 695   def : Pat<(X86Movlhps VR128:$src1,
 696                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
 697             (MOVHPSrm VR128:$src1, addr:$src2)>;
 698   def : Pat<(X86Movlhps VR128:$src1,
 699                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
 700             (MOVHPSrm VR128:$src1, addr:$src2)>;
 701
 702   // MOVLHPS patterns
 703   let AddedComplexity = 20 in {
 704     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 705               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 706     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 707               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 708
 709     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
 710     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
 711               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 712   }
 713   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
 714             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 715   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
 716             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
 717   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
 718             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
 719
 720   // MOVHLPS patterns
 721   let AddedComplexity = 20 in {
 722     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
 723     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
 724               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 725
 726     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
 727     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
 728               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
 729     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
 730               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
 731   }
 732
 733   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
 734             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 735   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
 736             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
 737 }
 738
 739 //===----------------------------------------------------------------------===//
 740 // SSE 1 & 2 - Conversion Instructions
 741 //===----------------------------------------------------------------------===//
 742
 743 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 744                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 745                      string asm> {
 746   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 747                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 748   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 749                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 750 }
 751
 752 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 753                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 754                          string asm, Domain d> {
 755   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 756                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 757   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 758                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 759 }
 760
 761 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 762                           X86MemOperand x86memop, string asm> {
 763   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 764               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 765   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 766               (ins DstRC:$src1, x86memop:$src),
 767               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 768 }
 769
 770 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 771                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 772 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 773                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 774                                 VEX_W;
 775 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 776                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 777 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 778                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 779                                 VEX, VEX_W;
 780
 781 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 782 // register, but the same isn't true when only using memory operands,
 783 // provide other assembly "l" and "q" forms to address this explicitly
 784 // where appropriate to do so.
 785 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 786                                   VEX_4V;
 787 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 788                                   VEX_4V, VEX_W;
 789 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 790                                   VEX_4V;
 791 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 792                                   VEX_4V;
 793 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 794                                   VEX_4V, VEX_W;
 795
 796 let Predicates = [HasAVX] in {
 797   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
 798             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 799   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
 800             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
 801   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
 802             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
 803   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
 804             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
 805
 806   def : Pat<(f32 (sint_to_fp GR32:$src)),
 807             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
 808   def : Pat<(f32 (sint_to_fp GR64:$src)),
 809             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
 810   def : Pat<(f64 (sint_to_fp GR32:$src)),
 811             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
 812   def : Pat<(f64 (sint_to_fp GR64:$src)),
 813             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
 814 }
 815
 816 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 817                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 818 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 819                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 820 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 821                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 822 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 823                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 824 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 825                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 826 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 827                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 828 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 829                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 830 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 831                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 832
 833 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 834 // and/or XMM operand(s).
 835
 836 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 837                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 838                          string asm> {
 839   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 840               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 841               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 842   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 843               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 844               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 845 }
 846
 847 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 848                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 849                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 850   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 851               !if(Is2Addr,
 852                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 853                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 854               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 855   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 856               (ins DstRC:$src1, x86memop:$src2),
 857               !if(Is2Addr,
 858                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 859                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 860               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 861 }
 862
 863 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 864                       f128mem, load, "cvtsd2si">, XD, VEX;
 865 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 866                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 867                       XD, VEX, VEX_W;
 868
 869 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 870 // Get rid of this hack or rename the intrinsics, there are several
 871 // intructions that only match with the intrinsic form, why create duplicates
 872 // to let them be recognized by the assembler?
 873 let Pattern = []<dag> in {
 874 defm VCVTSD2SI     : sse12_cvt_s<0x2D, FR64, GR32, undef, f64mem, load,
 875                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 876 defm VCVTSD2SI64   : sse12_cvt_s<0x2D, FR64, GR64, undef, f64mem, load,
 877                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 878 }
 879 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 880                 f128mem, load, "cvtsd2si{l}">, XD;
 881 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 882                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 883
 884
 885 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 886           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 887 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 888           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 889           VEX_W;
 890 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 891           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 892 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 893           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 894           VEX_4V, VEX_W;
 895
 896 let Constraints = "$src1 = $dst" in {
 897   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 898                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 899                         "cvtsi2ss">, XS;
 900   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 901                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 902                         "cvtsi2ss{q}">, XS, REX_W;
 903   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 904                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 905                         "cvtsi2sd">, XD;
 906   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 907                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 908                         "cvtsi2sd">, XD, REX_W;
 909 }
 910
 911 /// SSE 1 Only
 912
 913 // Aliases for intrinsics
 914 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 915                                     f32mem, load, "cvttss2si">, XS, VEX;
 916 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 917                                     int_x86_sse_cvttss2si64, f32mem, load,
 918                                     "cvttss2si">, XS, VEX, VEX_W;
 919 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 920                                     f128mem, load, "cvttsd2si">, XD, VEX;
 921 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 922                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 923                                     "cvttsd2si">, XD, VEX, VEX_W;
 924 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 925                                     f32mem, load, "cvttss2si">, XS;
 926 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 927                                     int_x86_sse_cvttss2si64, f32mem, load,
 928                                     "cvttss2si{q}">, XS, REX_W;
 929 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 930                                     f128mem, load, "cvttsd2si">, XD;
 931 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 932                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 933                                     "cvttsd2si{q}">, XD, REX_W;
 934
 935 let Pattern = []<dag> in {
 936 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 937                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 938 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 939                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 940                                VEX_W;
 941 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 942                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 943                                SSEPackedSingle>, TB, VEX;
 944 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 945                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 946                                SSEPackedSingle>, TB, VEX;
 947 }
 948
 949 let Pattern = []<dag> in {
 950 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 951                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 952 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 953                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 954 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 955                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 956                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 957 }
 958
 959 let Predicates = [HasSSE1] in {
 960   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 961             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 962   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 963             (CVTSS2SIrm addr:$src)>;
 964   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 965             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 966   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 967             (CVTSS2SI64rm addr:$src)>;
 968 }
 969
 970 let Predicates = [HasAVX] in {
 971   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 972             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 973   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 974             (VCVTSS2SIrm addr:$src)>;
 975   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 976             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 977   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 978             (VCVTSS2SI64rm addr:$src)>;
 979 }
 980
 981 /// SSE 2 Only
 982
 983 // Convert scalar double to scalar single
 984 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 985                        (ins FR64:$src1, FR64:$src2),
 986                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 987                       VEX_4V;
 988 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 989                        (ins FR64:$src1, f64mem:$src2),
 990                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 991                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 992 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 993         Requires<[HasAVX]>;
 994
 995 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 996                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 997                       [(set FR32:$dst, (fround FR64:$src))]>;
 998 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 999                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1000                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1001                   Requires<[HasSSE2, OptForSize]>;
1002
1003 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1004                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1005                       XS, VEX_4V;
1006 let Constraints = "$src1 = $dst" in
1007 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1008                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1009
1010 // Convert scalar single to scalar double
1011 // SSE2 instructions with XS prefix
1012 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1013                     (ins FR32:$src1, FR32:$src2),
1014                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1015                     []>, XS, Requires<[HasAVX]>, VEX_4V;
1016 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1017                     (ins FR32:$src1, f32mem:$src2),
1018                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1019                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
1020
1021 let Predicates = [HasAVX] in {
1022   def : Pat<(f64 (fextend FR32:$src)),
1023             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1024   def : Pat<(fextend (loadf32 addr:$src)),
1025             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1026   def : Pat<(extloadf32 addr:$src),
1027             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1028 }
1029
1030 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1031                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1032                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1033                  Requires<[HasSSE2]>;
1034 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1035                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1036                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1037                  Requires<[HasSSE2, OptForSize]>;
1038
1039 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1040                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1041                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1042                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1043                                        VR128:$src2))]>, XS, VEX_4V,
1044                     Requires<[HasAVX]>;
1045 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1046                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1047                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1048                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1049                                        (load addr:$src2)))]>, XS, VEX_4V,
1050                     Requires<[HasAVX]>;
1051 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1052 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1053                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1054                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1055                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1056                                        VR128:$src2))]>, XS,
1057                     Requires<[HasSSE2]>;
1058 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1059                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1060                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1061                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1062                                        (load addr:$src2)))]>, XS,
1063                     Requires<[HasSSE2]>;
1064 }
1065
1066 def : Pat<(extloadf32 addr:$src),
1067           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1068       Requires<[HasSSE2, OptForSpeed]>;
1069
1070 // Convert doubleword to packed single/double fp
1071 // SSE2 instructions without OpSize prefix
1072 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1073                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1074                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1075                      TB, VEX, Requires<[HasAVX]>;
1076 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1077                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1078                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1079                                         (bitconvert (memopv2i64 addr:$src))))]>,
1080                      TB, VEX, Requires<[HasAVX]>;
1081 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1082                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1083                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1084                      TB, Requires<[HasSSE2]>;
1085 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1086                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1087                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1088                                         (bitconvert (memopv2i64 addr:$src))))]>,
1089                      TB, Requires<[HasSSE2]>;
1090
1091 // FIXME: why the non-intrinsic version is described as SSE3?
1092 // SSE2 instructions with XS prefix
1093 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1094                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1095                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1096                      XS, VEX, Requires<[HasAVX]>;
1097 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1098                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1099                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1100                                         (bitconvert (memopv2i64 addr:$src))))]>,
1101                      XS, VEX, Requires<[HasAVX]>;
1102 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1103                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1104                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1105                      XS, Requires<[HasSSE2]>;
1106 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1107                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1108                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1109                                         (bitconvert (memopv2i64 addr:$src))))]>,
1110                      XS, Requires<[HasSSE2]>;
1111
1112
1113 // Convert packed single/double fp to doubleword
1114 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1115                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1116 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1117                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1118 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1119                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1120 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1121                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1122 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1123                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1124 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1125                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1126
1127 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1128                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1129                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1130                         VEX;
1131 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1132                          (ins f128mem:$src),
1133                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1134                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1135                                             (memop addr:$src)))]>, VEX;
1136 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1137                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1138                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1139 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1140                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1141                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1142                                             (memop addr:$src)))]>;
1143
1144 // SSE2 packed instructions with XD prefix
1145 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1146                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1147                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1148                      XD, VEX, Requires<[HasAVX]>;
1149 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1150                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1151                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1152                                           (memop addr:$src)))]>,
1153                      XD, VEX, Requires<[HasAVX]>;
1154 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1155                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1156                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1157                      XD, Requires<[HasSSE2]>;
1158 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1159                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1160                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1161                                           (memop addr:$src)))]>,
1162                      XD, Requires<[HasSSE2]>;
1163
1164
1165 // Convert with truncation packed single/double fp to doubleword
1166 // SSE2 packed instructions with XS prefix
1167 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1168                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1169 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1170                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1171 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1172                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1173 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1174                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1175 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1176                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1177                       [(set VR128:$dst,
1178                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1179 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1180                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1181                       [(set VR128:$dst,
1182                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1183
1184 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1185                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1186                         [(set VR128:$dst,
1187                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1188                       XS, VEX, Requires<[HasAVX]>;
1189 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1190                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1191                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1192                                            (memop addr:$src)))]>,
1193                       XS, VEX, Requires<[HasAVX]>;
1194
1195 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1196           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
1197 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1198           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
1199
1200 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1201           (Int_VCVTDQ2PSrr VR128:$src)>, Requires<[HasAVX]>;
1202 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1203           (VCVTTPS2DQrr VR128:$src)>, Requires<[HasAVX]>;
1204 def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1205           (VCVTDQ2PSYrr VR256:$src)>, Requires<[HasAVX]>;
1206 def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1207           (VCVTTPS2DQYrr VR256:$src)>, Requires<[HasAVX]>;
1208
1209 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1210                             (ins VR128:$src),
1211                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1212                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1213                        VEX;
1214 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1215                           (ins f128mem:$src),
1216                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1217                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1218                                              (memop addr:$src)))]>, VEX;
1219 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1220                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1221                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1222 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1223                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1224                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1225                                         (memop addr:$src)))]>;
1226
1227 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1228 // register, but the same isn't true when using memory operands instead.
1229 // Provide other assembly rr and rm forms to address this explicitly.
1230 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1231                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1232 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1233                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1234
1235 // XMM only
1236 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1237                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1238 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1239                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1240
1241 // YMM only
1242 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1243                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1244 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1245                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1246
1247 // Convert packed single to packed double
1248 let Predicates = [HasAVX] in {
1249                   // SSE2 instructions without OpSize prefix
1250 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1251                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1252 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1253                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1254 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1255                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1256 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1257                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1258 }
1259 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1260                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1261 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1262                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1263
1264 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1265                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1266                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1267                      TB, VEX, Requires<[HasAVX]>;
1268 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1269                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1270                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1271                                           (load addr:$src)))]>,
1272                      TB, VEX, Requires<[HasAVX]>;
1273 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1274                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1275                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1276                      TB, Requires<[HasSSE2]>;
1277 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1278                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1279                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1280                                           (load addr:$src)))]>,
1281                      TB, Requires<[HasSSE2]>;
1282
1283 // Convert packed double to packed single
1284 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1285 // register, but the same isn't true when using memory operands instead.
1286 // Provide other assembly rr and rm forms to address this explicitly.
1287 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1288                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1289 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1290                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1291
1292 // XMM only
1293 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1294                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1295 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1296                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1297
1298 // YMM only
1299 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1300                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1301 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1302                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1303 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1304                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1305 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1306                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1307
1308
1309 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1310                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1311                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1312 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1313                          (ins f128mem:$src),
1314                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1315                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1316                                             (memop addr:$src)))]>;
1317 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1318                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1319                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1320 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1321                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1322                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1323                                             (memop addr:$src)))]>;
1324
1325 // AVX 256-bit register conversion intrinsics
1326 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1327 // whenever possible to avoid declaring two versions of each one.
1328 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1329           (VCVTDQ2PSYrr VR256:$src)>;
1330 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1331           (VCVTDQ2PSYrm addr:$src)>;
1332
1333 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1334           (VCVTPD2PSYrr VR256:$src)>;
1335 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1336           (VCVTPD2PSYrm addr:$src)>;
1337
1338 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1339           (VCVTPS2DQYrr VR256:$src)>;
1340 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1341           (VCVTPS2DQYrm addr:$src)>;
1342
1343 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1344           (VCVTPS2PDYrr VR128:$src)>;
1345 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1346           (VCVTPS2PDYrm addr:$src)>;
1347
1348 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1349           (VCVTTPD2DQYrr VR256:$src)>;
1350 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1351           (VCVTTPD2DQYrm addr:$src)>;
1352
1353 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1354           (VCVTTPS2DQYrr VR256:$src)>;
1355 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1356           (VCVTTPS2DQYrm addr:$src)>;
1357
1358 // Match fround and fextend for 128/256-bit conversions
1359 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1360           (VCVTPD2PSYrr VR256:$src)>;
1361 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1362           (VCVTPD2PSYrm addr:$src)>;
1363
1364 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1365           (VCVTPS2PDYrr VR128:$src)>;
1366 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1367           (VCVTPS2PDYrm addr:$src)>;
1368
1369 //===----------------------------------------------------------------------===//
1370 // SSE 1 & 2 - Compare Instructions
1371 //===----------------------------------------------------------------------===//
1372
1373 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1374 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1375                             string asm, string asm_alt> {
1376   let isAsmParserOnly = 1 in {
1377     def rr : SIi8<0xC2, MRMSrcReg,
1378                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1379                   asm, []>;
1380     let mayLoad = 1 in
1381     def rm : SIi8<0xC2, MRMSrcMem,
1382                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1383                   asm, []>;
1384   }
1385
1386   // Accept explicit immediate argument form instead of comparison code.
1387   def rr_alt : SIi8<0xC2, MRMSrcReg,
1388                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1389                 asm_alt, []>;
1390   let mayLoad = 1 in
1391   def rm_alt : SIi8<0xC2, MRMSrcMem,
1392                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1393                 asm_alt, []>;
1394 }
1395
1396 let neverHasSideEffects = 1 in {
1397   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1398                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1399                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1400                   XS, VEX_4V;
1401   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1402                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1403                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1404                   XD, VEX_4V;
1405 }
1406
1407 let Constraints = "$src1 = $dst" in {
1408 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1409                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1410                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1411                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1412 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1413                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1414                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1415                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1416 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1417                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1418                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1419                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1420 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1421                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1422                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1423                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1424 }
1425 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1426 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1427                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1428                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1429 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1430                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1431                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1432 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1433                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1434                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1435 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1436                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1437                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1438 }
1439
1440 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1441                          Intrinsic Int, string asm> {
1442   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1443                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1444                         [(set VR128:$dst, (Int VR128:$src1,
1445                                                VR128:$src, imm:$cc))]>;
1446   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1447                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1448                         [(set VR128:$dst, (Int VR128:$src1,
1449                                                (load addr:$src), imm:$cc))]>;
1450 }
1451
1452 // Aliases to match intrinsics which expect XMM operand(s).
1453 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1454                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1455                      XS, VEX_4V;
1456 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1457                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1458                      XD, VEX_4V;
1459 let Constraints = "$src1 = $dst" in {
1460   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1461                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1462   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1463                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1464 }
1465
1466
1467 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1468 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1469                             ValueType vt, X86MemOperand x86memop,
1470                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1471   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1472                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1473                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1474   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1475                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1476                      [(set EFLAGS, (OpNode (vt RC:$src1),
1477                                            (ld_frag addr:$src2)))], d>;
1478 }
1479
1480 let Defs = [EFLAGS] in {
1481   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1482                                   "ucomiss", SSEPackedSingle>, TB, VEX;
1483   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1484                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
1485   let Pattern = []<dag> in {
1486     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1487                                     "comiss", SSEPackedSingle>, TB, VEX;
1488     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1489                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX;
1490   }
1491
1492   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1493                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
1494   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1495                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
1496
1497   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1498                             load, "comiss", SSEPackedSingle>, TB, VEX;
1499   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1500                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
1501   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1502                                   "ucomiss", SSEPackedSingle>, TB;
1503   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1504                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1505
1506   let Pattern = []<dag> in {
1507     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1508                                     "comiss", SSEPackedSingle>, TB;
1509     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1510                                     "comisd", SSEPackedDouble>, TB, OpSize;
1511   }
1512
1513   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1514                               load, "ucomiss", SSEPackedSingle>, TB;
1515   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1516                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1517
1518   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1519                                   "comiss", SSEPackedSingle>, TB;
1520   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1521                                   "comisd", SSEPackedDouble>, TB, OpSize;
1522 } // Defs = [EFLAGS]
1523
1524 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1525 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1526                             Intrinsic Int, string asm, string asm_alt,
1527                             Domain d> {
1528   let isAsmParserOnly = 1 in {
1529     def rri : PIi8<0xC2, MRMSrcReg,
1530                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1531                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1532     def rmi : PIi8<0xC2, MRMSrcMem,
1533                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1534                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1535   }
1536
1537   // Accept explicit immediate argument form instead of comparison code.
1538   def rri_alt : PIi8<0xC2, MRMSrcReg,
1539              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1540              asm_alt, [], d>;
1541   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1542              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1543              asm_alt, [], d>;
1544 }
1545
1546 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1547                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1548                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1549                SSEPackedSingle>, TB, VEX_4V;
1550 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1551                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1552                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1553                SSEPackedDouble>, TB, OpSize, VEX_4V;
1554 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1555                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1556                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1557                SSEPackedSingle>, TB, VEX_4V;
1558 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1559                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1560                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1561                SSEPackedDouble>, TB, OpSize, VEX_4V;
1562 let Constraints = "$src1 = $dst" in {
1563   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1564                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1565                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1566                  SSEPackedSingle>, TB;
1567   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1568                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1569                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1570                  SSEPackedDouble>, TB, OpSize;
1571 }
1572
1573 let Predicates = [HasSSE1] in {
1574 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1575           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1576 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1577           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1578 }
1579
1580 let Predicates = [HasSSE2] in {
1581 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1582           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1583 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1584           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1585 }
1586
1587 let Predicates = [HasAVX] in {
1588 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1589           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1590 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1591           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1592 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1593           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1594 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1595           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1596
1597 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
1598           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
1599 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
1600           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
1601 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
1602           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
1603 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
1604           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
1605 }
1606
1607 //===----------------------------------------------------------------------===//
1608 // SSE 1 & 2 - Shuffle Instructions
1609 //===----------------------------------------------------------------------===//
1610
1611 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1612 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1613                          ValueType vt, string asm, PatFrag mem_frag,
1614                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1615   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1616                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1617                    [(set RC:$dst, (vt (shufp:$src3
1618                             RC:$src1, (mem_frag addr:$src2))))], d>;
1619   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1620     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1621                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1622                    [(set RC:$dst,
1623                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1624 }
1625
1626 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1627            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1628            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1629 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1630            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1631            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1632 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1633            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1634            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1635 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1636            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1637            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1638
1639 let Constraints = "$src1 = $dst" in {
1640   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1641                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1642                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1643                     TB;
1644   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1645                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1646                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1647 }
1648
1649 let Predicates = [HasSSE1] in {
1650   def : Pat<(v4f32 (X86Shufps VR128:$src1,
1651                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
1652             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1653   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1654             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1655   def : Pat<(v4i32 (X86Shufps VR128:$src1,
1656                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
1657             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1658   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1659             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1660   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
1661   // fall back to this for SSE1)
1662   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
1663             (SHUFPSrri VR128:$src2, VR128:$src1,
1664                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1665   // Special unary SHUFPSrri case.
1666   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
1667             (SHUFPSrri VR128:$src1, VR128:$src1,
1668                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1669 }
1670
1671 let Predicates = [HasSSE2] in {
1672   // Special binary v4i32 shuffle cases with SHUFPS.
1673   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
1674             (SHUFPSrri VR128:$src1, VR128:$src2,
1675                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1676   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
1677                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
1678             (SHUFPSrmi VR128:$src1, addr:$src2,
1679                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
1680   // Special unary SHUFPDrri cases.
1681   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
1682             (SHUFPDrri VR128:$src1, VR128:$src1,
1683                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1684   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
1685             (SHUFPDrri VR128:$src1, VR128:$src1,
1686                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1687   // Special binary v2i64 shuffle cases using SHUFPDrri.
1688   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
1689             (SHUFPDrri VR128:$src1, VR128:$src2,
1690                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
1691   // Generic SHUFPD patterns
1692   def : Pat<(v2f64 (X86Shufps VR128:$src1,
1693                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
1694             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
1695   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1696             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1697   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1698             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1699 }
1700
1701 let Predicates = [HasAVX] in {
1702   def : Pat<(v4f32 (X86Shufps VR128:$src1,
1703                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
1704             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1705   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1706             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1707   def : Pat<(v4i32 (X86Shufps VR128:$src1,
1708                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
1709             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
1710   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1711             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
1712   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
1713   // fall back to this for SSE1)
1714   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
1715             (VSHUFPSrri VR128:$src2, VR128:$src1,
1716                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1717   // Special unary SHUFPSrri case.
1718   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
1719             (VSHUFPSrri VR128:$src1, VR128:$src1,
1720                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1721   // Special binary v4i32 shuffle cases with SHUFPS.
1722   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
1723             (VSHUFPSrri VR128:$src1, VR128:$src2,
1724                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1725   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
1726                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
1727             (VSHUFPSrmi VR128:$src1, addr:$src2,
1728                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1729   // Special unary SHUFPDrri cases.
1730   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
1731             (VSHUFPDrri VR128:$src1, VR128:$src1,
1732                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1733   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
1734             (VSHUFPDrri VR128:$src1, VR128:$src1,
1735                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1736   // Special binary v2i64 shuffle cases using SHUFPDrri.
1737   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
1738             (VSHUFPDrri VR128:$src1, VR128:$src2,
1739                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
1740
1741   def : Pat<(v2f64 (X86Shufps VR128:$src1,
1742                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
1743             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
1744   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1745             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1746   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
1747             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
1748
1749   // 256-bit patterns
1750   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1751             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1752   def : Pat<(v8i32 (X86Shufps VR256:$src1,
1753                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
1754             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1755
1756   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1757             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1758   def : Pat<(v8f32 (X86Shufps VR256:$src1,
1759                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
1760             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1761
1762   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1763             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1764   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
1765                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
1766             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1767
1768   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
1769             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
1770   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
1771                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
1772             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
1773 }
1774
1775 //===----------------------------------------------------------------------===//
1776 // SSE 1 & 2 - Unpack Instructions
1777 //===----------------------------------------------------------------------===//
1778
1779 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1780 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1781                                    PatFrag mem_frag, RegisterClass RC,
1782                                    X86MemOperand x86memop, string asm,
1783                                    Domain d> {
1784     def rr : PI<opc, MRMSrcReg,
1785                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1786                 asm, [(set RC:$dst,
1787                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1788     def rm : PI<opc, MRMSrcMem,
1789                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1790                 asm, [(set RC:$dst,
1791                            (vt (OpNode RC:$src1,
1792                                        (mem_frag addr:$src2))))], d>;
1793 }
1794
1795 let AddedComplexity = 10 in {
1796   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1797         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1798                        SSEPackedSingle>, TB, VEX_4V;
1799   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1800         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1801                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1802   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1803         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1804                        SSEPackedSingle>, TB, VEX_4V;
1805   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1806         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1807                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1808
1809   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1810         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1811                        SSEPackedSingle>, TB, VEX_4V;
1812   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1813         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1815   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1816         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1817                        SSEPackedSingle>, TB, VEX_4V;
1818   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1819         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1820                        SSEPackedDouble>, TB, OpSize, VEX_4V;
1821
1822   let Constraints = "$src1 = $dst" in {
1823     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1824           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1825                          SSEPackedSingle>, TB;
1826     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1827           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1828                          SSEPackedDouble>, TB, OpSize;
1829     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1830           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1831                          SSEPackedSingle>, TB;
1832     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1833           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1834                          SSEPackedDouble>, TB, OpSize;
1835   } // Constraints = "$src1 = $dst"
1836 } // AddedComplexity
1837
1838 let Predicates = [HasSSE1] in {
1839   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
1840             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
1841   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
1842             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
1843   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
1844             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
1845   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
1846             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
1847 }
1848
1849 let Predicates = [HasSSE2] in {
1850   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
1851             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
1852   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
1853             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
1854   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
1855             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
1856   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
1857             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
1858
1859   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
1860   // problem is during lowering, where it's not possible to recognize the load
1861   // fold cause it has two uses through a bitcast. One use disappears at isel
1862   // time and the fold opportunity reappears.
1863   def : Pat<(v2f64 (X86Movddup VR128:$src)),
1864             (UNPCKLPDrr VR128:$src, VR128:$src)>;
1865
1866   let AddedComplexity = 10 in
1867   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
1868             (UNPCKLPDrr VR128:$src, VR128:$src)>;
1869 }
1870
1871 let Predicates = [HasAVX] in {
1872   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
1873             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
1874   def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
1875             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
1876   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
1877             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
1878   def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
1879             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
1880
1881   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
1882             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
1883   def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
1884             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
1885   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
1886             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
1887   def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
1888             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
1889   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
1890             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
1891   def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
1892             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
1893   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
1894             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
1895   def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
1896             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
1897
1898   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
1899             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
1900   def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
1901             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
1902   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
1903             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
1904   def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
1905             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
1906
1907   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
1908             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
1909   def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
1910             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
1911   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
1912             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
1913   def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
1914             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
1915   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
1916             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
1917   def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
1918             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
1919   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
1920             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
1921   def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
1922             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
1923
1924   // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the
1925   // problem is during lowering, where it's not possible to recognize the load
1926   // fold cause it has two uses through a bitcast. One use disappears at isel
1927   // time and the fold opportunity reappears.
1928   def : Pat<(v2f64 (X86Movddup VR128:$src)),
1929             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
1930   let AddedComplexity = 10 in
1931   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
1932             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
1933 }
1934
1935 //===----------------------------------------------------------------------===//
1936 // SSE 1 & 2 - Extract Floating-Point Sign mask
1937 //===----------------------------------------------------------------------===//
1938
1939 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1940 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1941                                 Domain d> {
1942   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1943                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1944                      [(set GR32:$dst, (Int RC:$src))], d>;
1945   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1946                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1947 }
1948
1949 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1950                                      SSEPackedSingle>, TB;
1951 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1952                                      SSEPackedDouble>, TB, OpSize;
1953
1954 def : Pat<(i32 (X86fgetsign FR32:$src)),
1955           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1956                                        sub_ss))>, Requires<[HasSSE1]>;
1957 def : Pat<(i64 (X86fgetsign FR32:$src)),
1958           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1959                                        sub_ss))>, Requires<[HasSSE1]>;
1960 def : Pat<(i32 (X86fgetsign FR64:$src)),
1961           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1962                                        sub_sd))>, Requires<[HasSSE2]>;
1963 def : Pat<(i64 (X86fgetsign FR64:$src)),
1964           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1965                                        sub_sd))>, Requires<[HasSSE2]>;
1966
1967 let Predicates = [HasAVX] in {
1968   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1969                                         "movmskps", SSEPackedSingle>, TB, VEX;
1970   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1971                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1972                                         VEX;
1973   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1974                                         "movmskps", SSEPackedSingle>, TB, VEX;
1975   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1976                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1977                                         VEX;
1978
1979   def : Pat<(i32 (X86fgetsign FR32:$src)),
1980             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1981                                           sub_ss))>;
1982   def : Pat<(i64 (X86fgetsign FR32:$src)),
1983             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1984                                           sub_ss))>;
1985   def : Pat<(i32 (X86fgetsign FR64:$src)),
1986             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1987                                           sub_sd))>;
1988   def : Pat<(i64 (X86fgetsign FR64:$src)),
1989             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1990                                           sub_sd))>;
1991
1992   // Assembler Only
1993   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1994              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
1995   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1996              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB, OpSize,
1997              VEX;
1998   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1999              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2000   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2001              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB, OpSize,
2002              VEX;
2003 }
2004
2005 //===----------------------------------------------------------------------===//
2006 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
2007 //===----------------------------------------------------------------------===//
2008
2009 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
2010 // names that start with 'Fs'.
2011
2012 // Alias instructions that map fld0 to pxor for sse.
2013 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
2014     canFoldAsLoad = 1 in {
2015   // FIXME: Set encoding to pseudo!
2016 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
2017                  [(set FR32:$dst, fp32imm0)]>,
2018                  Requires<[HasSSE1]>, TB, OpSize;
2019 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
2020                  [(set FR64:$dst, fpimm0)]>,
2021                Requires<[HasSSE2]>, TB, OpSize;
2022 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
2023                   [(set FR32:$dst, fp32imm0)]>,
2024                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
2025 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
2026                   [(set FR64:$dst, fpimm0)]>,
2027                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
2028 }
2029
2030 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
2031 // bits are disregarded.
2032 let neverHasSideEffects = 1 in {
2033 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2034                      "movaps\t{$src, $dst|$dst, $src}", []>;
2035 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2036                      "movapd\t{$src, $dst|$dst, $src}", []>;
2037 }
2038
2039 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
2040 // bits are disregarded.
2041 let canFoldAsLoad = 1, isReMaterializable = 1 in {
2042 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
2043                      "movaps\t{$src, $dst|$dst, $src}",
2044                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
2045 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
2046                      "movapd\t{$src, $dst|$dst, $src}",
2047                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
2048 }
2049
2050 //===----------------------------------------------------------------------===//
2051 // SSE 1 & 2 - Logical Instructions
2052 //===----------------------------------------------------------------------===//
2053
2054 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2055 ///
2056 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2057                                        SDNode OpNode> {
2058   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2059               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2060
2061   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2062         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2063
2064   let Constraints = "$src1 = $dst" in {
2065     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2066                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2067
2068     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2069                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2070   }
2071 }
2072
2073 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2074 let mayLoad = 0 in {
2075   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2076   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2077   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2078 }
2079
2080 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2081   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2082
2083 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2084 ///
2085 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2086                                    SDNode OpNode> {
2087   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2088   // are all promoted to v2i64, and the patterns are covered by the int
2089   // version. This is needed in SSE only, because v2i64 isn't supported on
2090   // SSE1, but only on SSE2.
2091   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2092        !strconcat(OpcodeStr, "ps"), f128mem, [],
2093        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2094                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2095
2096   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2097        !strconcat(OpcodeStr, "pd"), f128mem,
2098        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2099                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2100        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2101                                  (memopv2i64 addr:$src2)))], 0>,
2102                                                  TB, OpSize, VEX_4V;
2103   let Constraints = "$src1 = $dst" in {
2104     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2105          !strconcat(OpcodeStr, "ps"), f128mem,
2106          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2107          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2108                                    (memopv2i64 addr:$src2)))]>, TB;
2109
2110     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2111          !strconcat(OpcodeStr, "pd"), f128mem,
2112          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2113                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2114          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2115                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2116   }
2117 }
2118
2119 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2120 ///
2121 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2122                                      SDNode OpNode> {
2123     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2124           !strconcat(OpcodeStr, "ps"), f256mem,
2125           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2126           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2127                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2128
2129     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2130           !strconcat(OpcodeStr, "pd"), f256mem,
2131           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2132                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2133           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2134                                     (memopv4i64 addr:$src2)))], 0>,
2135                                     TB, OpSize, VEX_4V;
2136 }
2137
2138 // AVX 256-bit packed logical ops forms
2139 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2140 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2141 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2142 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2143
2144 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2145 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2146 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2147 let isCommutable = 0 in
2148   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2149
2150 //===----------------------------------------------------------------------===//
2151 // SSE 1 & 2 - Arithmetic Instructions
2152 //===----------------------------------------------------------------------===//
2153
2154 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2155 /// vector forms.
2156 ///
2157 /// In addition, we also have a special variant of the scalar form here to
2158 /// represent the associated intrinsic operation.  This form is unlike the
2159 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2160 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2161 ///
2162 /// These three forms can each be reg+reg or reg+mem.
2163 ///
2164
2165 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2166 /// classes below
2167 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2168                                   bit Is2Addr = 1> {
2169   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2170                             OpNode, FR32, f32mem, Is2Addr>, XS;
2171   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2172                             OpNode, FR64, f64mem, Is2Addr>, XD;
2173 }
2174
2175 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2176                                    bit Is2Addr = 1> {
2177   let mayLoad = 0 in {
2178   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2179               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2180   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2181               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2182   }
2183 }
2184
2185 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2186                                     SDNode OpNode> {
2187   let mayLoad = 0 in {
2188     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2189                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2190     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2191                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2192   }
2193 }
2194
2195 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2196                                       bit Is2Addr = 1> {
2197   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2198      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2199   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2200      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2201 }
2202
2203 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2204                                       bit Is2Addr = 1> {
2205   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2206      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2207                                               SSEPackedSingle, Is2Addr>, TB;
2208
2209   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2210      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2211                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2212 }
2213
2214 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2215   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2216      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2217       SSEPackedSingle, 0>, TB;
2218
2219   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2220      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2221       SSEPackedDouble, 0>, TB, OpSize;
2222 }
2223
2224 // Binary Arithmetic instructions
2225 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2226             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
2227             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2228             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2229 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2230             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
2231             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2232             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2233
2234 let isCommutable = 0 in {
2235   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2236               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
2237               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2238               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2239   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2240               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
2241               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2242               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2243   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2244               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
2245               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2246               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2247               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2248               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2249   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2250               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
2251               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2252               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2253               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2254               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2255 }
2256
2257 let Constraints = "$src1 = $dst" in {
2258   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2259              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2260              basic_sse12_fp_binop_s_int<0x58, "add">;
2261   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2262              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2263              basic_sse12_fp_binop_s_int<0x59, "mul">;
2264
2265   let isCommutable = 0 in {
2266     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2267                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2268                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2269     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2270                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2271                basic_sse12_fp_binop_s_int<0x5E, "div">;
2272     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2273                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2274                basic_sse12_fp_binop_s_int<0x5F, "max">,
2275                basic_sse12_fp_binop_p_int<0x5F, "max">;
2276     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2277                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2278                basic_sse12_fp_binop_s_int<0x5D, "min">,
2279                basic_sse12_fp_binop_p_int<0x5D, "min">;
2280   }
2281 }
2282
2283 /// Unop Arithmetic
2284 /// In addition, we also have a special variant of the scalar form here to
2285 /// represent the associated intrinsic operation.  This form is unlike the
2286 /// plain scalar form, in that it takes an entire vector (instead of a
2287 /// scalar) and leaves the top elements undefined.
2288 ///
2289 /// And, we have a special variant form for a full-vector intrinsic form.
2290
2291 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2292 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2293                           SDNode OpNode, Intrinsic F32Int> {
2294   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2295                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2296                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2297   // For scalar unary operations, fold a load into the operation
2298   // only in OptForSize mode. It eliminates an instruction, but it also
2299   // eliminates a whole-register clobber (the load), so it introduces a
2300   // partial register update condition.
2301   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2302                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2303                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2304             Requires<[HasSSE1, OptForSize]>;
2305   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2306                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2307                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2308   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2309                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2310                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2311 }
2312
2313 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2314 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2315   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2316                 !strconcat(OpcodeStr,
2317                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2318   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2319                 !strconcat(OpcodeStr,
2320                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2321   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2322                 (ins ssmem:$src1, VR128:$src2),
2323                 !strconcat(OpcodeStr,
2324                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2325 }
2326
2327 /// sse1_fp_unop_p - SSE1 unops in packed form.
2328 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2329   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2330               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2331               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2332   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2333                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2334                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2335 }
2336
2337 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2338 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2339   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2340               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2341               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2342   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2343                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2344                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2345 }
2346
2347 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2348 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2349                               Intrinsic V4F32Int> {
2350   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2351                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2352                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2353   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2354                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2355                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2356 }
2357
2358 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2359 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2360                                 Intrinsic V4F32Int> {
2361   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2362                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2363                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2364   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2365                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2366                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2367 }
2368
2369 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2370 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2371                           SDNode OpNode, Intrinsic F64Int> {
2372   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2373                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2374                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2375   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2376   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2377                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2378                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2379             Requires<[HasSSE2, OptForSize]>;
2380   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2381                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2382                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2383   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2384                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2385                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2386 }
2387
2388 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2389 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2390   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2391                !strconcat(OpcodeStr,
2392                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2393   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2394                !strconcat(OpcodeStr,
2395                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2396   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2397                (ins VR128:$src1, sdmem:$src2),
2398                !strconcat(OpcodeStr,
2399                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2400 }
2401
2402 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2403 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2404                           SDNode OpNode> {
2405   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2406               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2407               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2408   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2409                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2410                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2411 }
2412
2413 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2414 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2415   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2416               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2417               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2418   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2419                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2420                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2421 }
2422
2423 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2424 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2425                               Intrinsic V2F64Int> {
2426   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2427                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2428                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2429   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2430                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2431                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2432 }
2433
2434 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2435 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2436                                 Intrinsic V2F64Int> {
2437   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2438                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2439                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2440   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2441                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2442                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2443 }
2444
2445 let Predicates = [HasAVX] in {
2446   // Square root.
2447   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
2448                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V;
2449
2450   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
2451                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
2452                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2453                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
2454                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
2455                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
2456                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
2457                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
2458                 VEX;
2459
2460   // Reciprocal approximations. Note that these typically require refinement
2461   // in order to obtain suitable precision.
2462   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V;
2463   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
2464                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
2465                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
2466                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
2467
2468   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V;
2469   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2470                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2471                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2472                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2473 }
2474
2475 def : Pat<(f32 (fsqrt FR32:$src)),
2476           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2477 def : Pat<(f32 (fsqrt (load addr:$src))),
2478           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2479           Requires<[HasAVX, OptForSize]>;
2480 def : Pat<(f64 (fsqrt FR64:$src)),
2481           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2482 def : Pat<(f64 (fsqrt (load addr:$src))),
2483           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2484           Requires<[HasAVX, OptForSize]>;
2485
2486 def : Pat<(f32 (X86frsqrt FR32:$src)),
2487           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2488 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2489           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2490           Requires<[HasAVX, OptForSize]>;
2491
2492 def : Pat<(f32 (X86frcp FR32:$src)),
2493           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2494 def : Pat<(f32 (X86frcp (load addr:$src))),
2495           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2496           Requires<[HasAVX, OptForSize]>;
2497
2498 let Predicates = [HasAVX] in {
2499 def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2500           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2501               (VSQRTSSr (f32 (IMPLICIT_DEF)),
2502                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2503               sub_ss)>;
2504 def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2505           (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2506
2507 def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2508           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2509               (VSQRTSDr (f64 (IMPLICIT_DEF)),
2510                         (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2511               sub_sd)>;
2512 def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2513           (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2514
2515 def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2516           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2517               (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2518                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2519               sub_ss)>;
2520 def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
2521           (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2522
2523 def : Pat<(int_x86_sse_rcp_ss VR128:$src),
2524           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2525               (VRCPSSr (f32 (IMPLICIT_DEF)),
2526                        (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2527               sub_ss)>;
2528 def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
2529           (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2530 }
2531
2532 // Square root.
2533 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2534              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2535              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2536              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2537              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2538              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
2539
2540 // Reciprocal approximations. Note that these typically require refinement
2541 // in order to obtain suitable precision.
2542 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2543              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
2544              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
2545 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2546              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
2547              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
2548
2549 // There is no f64 version of the reciprocal approximation instructions.
2550
2551 //===----------------------------------------------------------------------===//
2552 // SSE 1 & 2 - Non-temporal stores
2553 //===----------------------------------------------------------------------===//
2554
2555 let AddedComplexity = 400 in { // Prefer non-temporal versions
2556   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2557                        (ins f128mem:$dst, VR128:$src),
2558                        "movntps\t{$src, $dst|$dst, $src}",
2559                        [(alignednontemporalstore (v4f32 VR128:$src),
2560                                                  addr:$dst)]>, VEX;
2561   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2562                        (ins f128mem:$dst, VR128:$src),
2563                        "movntpd\t{$src, $dst|$dst, $src}",
2564                        [(alignednontemporalstore (v2f64 VR128:$src),
2565                                                  addr:$dst)]>, VEX;
2566   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2567                         (ins f128mem:$dst, VR128:$src),
2568                         "movntdq\t{$src, $dst|$dst, $src}",
2569                         [(alignednontemporalstore (v2f64 VR128:$src),
2570                                                   addr:$dst)]>, VEX;
2571
2572   let ExeDomain = SSEPackedInt in
2573   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
2574                            (ins f128mem:$dst, VR128:$src),
2575                            "movntdq\t{$src, $dst|$dst, $src}",
2576                            [(alignednontemporalstore (v4f32 VR128:$src),
2577                                                      addr:$dst)]>, VEX;
2578
2579   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2580             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
2581
2582   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2583                        (ins f256mem:$dst, VR256:$src),
2584                        "movntps\t{$src, $dst|$dst, $src}",
2585                        [(alignednontemporalstore (v8f32 VR256:$src),
2586                                                  addr:$dst)]>, VEX;
2587   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2588                        (ins f256mem:$dst, VR256:$src),
2589                        "movntpd\t{$src, $dst|$dst, $src}",
2590                        [(alignednontemporalstore (v4f64 VR256:$src),
2591                                                  addr:$dst)]>, VEX;
2592   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2593                         (ins f256mem:$dst, VR256:$src),
2594                         "movntdq\t{$src, $dst|$dst, $src}",
2595                         [(alignednontemporalstore (v4f64 VR256:$src),
2596                                                   addr:$dst)]>, VEX;
2597   let ExeDomain = SSEPackedInt in
2598   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2599                       (ins f256mem:$dst, VR256:$src),
2600                       "movntdq\t{$src, $dst|$dst, $src}",
2601                       [(alignednontemporalstore (v8f32 VR256:$src),
2602                                                 addr:$dst)]>, VEX;
2603 }
2604
2605 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2606           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2607 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2608           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2609 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2610           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2611
2612 let AddedComplexity = 400 in { // Prefer non-temporal versions
2613 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2614                     "movntps\t{$src, $dst|$dst, $src}",
2615                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2616 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2617                     "movntpd\t{$src, $dst|$dst, $src}",
2618                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2619
2620 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2621                     "movntdq\t{$src, $dst|$dst, $src}",
2622                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2623
2624 let ExeDomain = SSEPackedInt in
2625 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2626                     "movntdq\t{$src, $dst|$dst, $src}",
2627                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2628
2629 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2630           (MOVNTDQmr addr:$dst, VR128:$src)>;
2631
2632 // There is no AVX form for instructions below this point
2633 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2634                  "movnti{l}\t{$src, $dst|$dst, $src}",
2635                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2636                TB, Requires<[HasSSE2]>;
2637 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2638                      "movnti{q}\t{$src, $dst|$dst, $src}",
2639                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2640                   TB, Requires<[HasSSE2]>;
2641 }
2642
2643 //===----------------------------------------------------------------------===//
2644 // SSE 1 & 2 - Prefetch and memory fence
2645 //===----------------------------------------------------------------------===//
2646
2647 // Prefetch intrinsic.
2648 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2649     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2650 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2651     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2652 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2653     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2654 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2655     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2656
2657 // Load, store, and memory fence
2658 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2659              TB, Requires<[HasSSE1]>;
2660 def : Pat<(X86SFence), (SFENCE)>;
2661
2662 //===----------------------------------------------------------------------===//
2663 // SSE 1 & 2 - Load/Store XCSR register
2664 //===----------------------------------------------------------------------===//
2665
2666 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2667                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2668 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2669                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2670
2671 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2672                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2673 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2674                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2675
2676 //===---------------------------------------------------------------------===//
2677 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2678 //===---------------------------------------------------------------------===//
2679
2680 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2681
2682 let neverHasSideEffects = 1 in {
2683 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2684                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2685 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2686                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2687 }
2688 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2689                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2690 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2691                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2692
2693 let canFoldAsLoad = 1, mayLoad = 1 in {
2694 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2695                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2696 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2697                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2698 let Predicates = [HasAVX] in {
2699   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2700                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2701   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2702                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2703 }
2704 }
2705
2706 let mayStore = 1 in {
2707 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2708                      (ins i128mem:$dst, VR128:$src),
2709                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2710 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2711                      (ins i256mem:$dst, VR256:$src),
2712                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2713 let Predicates = [HasAVX] in {
2714 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2715                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2716 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2717                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2718 }
2719 }
2720
2721 let neverHasSideEffects = 1 in
2722 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2723                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2724
2725 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2726                    "movdqu\t{$src, $dst|$dst, $src}",
2727                    []>, XS, Requires<[HasSSE2]>;
2728
2729 let canFoldAsLoad = 1, mayLoad = 1 in {
2730 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2731                    "movdqa\t{$src, $dst|$dst, $src}",
2732                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2733 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2734                    "movdqu\t{$src, $dst|$dst, $src}",
2735                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2736                  XS, Requires<[HasSSE2]>;
2737 }
2738
2739 let mayStore = 1 in {
2740 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2741                    "movdqa\t{$src, $dst|$dst, $src}",
2742                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2743 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2744                    "movdqu\t{$src, $dst|$dst, $src}",
2745                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2746                  XS, Requires<[HasSSE2]>;
2747 }
2748
2749 // Intrinsic forms of MOVDQU load and store
2750 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2751                        "vmovdqu\t{$src, $dst|$dst, $src}",
2752                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2753                      XS, VEX, Requires<[HasAVX]>;
2754
2755 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2756                        "movdqu\t{$src, $dst|$dst, $src}",
2757                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2758                      XS, Requires<[HasSSE2]>;
2759
2760 } // ExeDomain = SSEPackedInt
2761
2762 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2763 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2764           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2765
2766 //===---------------------------------------------------------------------===//
2767 // SSE2 - Packed Integer Arithmetic Instructions
2768 //===---------------------------------------------------------------------===//
2769
2770 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2771
2772 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2773                             bit IsCommutable = 0, bit Is2Addr = 1> {
2774   let isCommutable = IsCommutable in
2775   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2776        (ins VR128:$src1, VR128:$src2),
2777        !if(Is2Addr,
2778            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2779            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2780        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2781   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2782        (ins VR128:$src1, i128mem:$src2),
2783        !if(Is2Addr,
2784            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2785            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2786        [(set VR128:$dst, (IntId VR128:$src1,
2787                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2788 }
2789
2790 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2791                              string OpcodeStr, Intrinsic IntId,
2792                              Intrinsic IntId2, bit Is2Addr = 1> {
2793   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2794        (ins VR128:$src1, VR128:$src2),
2795        !if(Is2Addr,
2796            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2797            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2798        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2799   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2800        (ins VR128:$src1, i128mem:$src2),
2801        !if(Is2Addr,
2802            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2803            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2804        [(set VR128:$dst, (IntId VR128:$src1,
2805                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2806   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2807        (ins VR128:$src1, i32i8imm:$src2),
2808        !if(Is2Addr,
2809            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2810            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2811        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2812 }
2813
2814 /// PDI_binop_rm - Simple SSE2 binary operator.
2815 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2816                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2817   let isCommutable = IsCommutable in
2818   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2819        (ins VR128:$src1, VR128:$src2),
2820        !if(Is2Addr,
2821            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2822            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2823        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2824   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2825        (ins VR128:$src1, i128mem:$src2),
2826        !if(Is2Addr,
2827            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2828            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2829        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2830                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2831 }
2832
2833 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2834 ///
2835 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2836 /// to collapse (bitconvert VT to VT) into its operand.
2837 ///
2838 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2839                               bit IsCommutable = 0, bit Is2Addr = 1> {
2840   let isCommutable = IsCommutable in
2841   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2842        (ins VR128:$src1, VR128:$src2),
2843        !if(Is2Addr,
2844            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2845            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2846        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2847   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2848        (ins VR128:$src1, i128mem:$src2),
2849        !if(Is2Addr,
2850            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2851            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2852        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2853 }
2854
2855 } // ExeDomain = SSEPackedInt
2856
2857 // 128-bit Integer Arithmetic
2858
2859 let Predicates = [HasAVX] in {
2860 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2861 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2862 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2863 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2864 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2865 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2866 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2867 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2868 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2869
2870 // Intrinsic forms
2871 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2872                                  VEX_4V;
2873 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2874                                  VEX_4V;
2875 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2876                                  VEX_4V;
2877 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2878                                  VEX_4V;
2879 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2880                                  VEX_4V;
2881 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2882                                  VEX_4V;
2883 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2884                                  VEX_4V;
2885 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2886                                  VEX_4V;
2887 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2888                                  VEX_4V;
2889 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2890                                  VEX_4V;
2891 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2892                                  VEX_4V;
2893 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2894                                  VEX_4V;
2895 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2896                                  VEX_4V;
2897 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2898                                  VEX_4V;
2899 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2900                                  VEX_4V;
2901 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2902                                  VEX_4V;
2903 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2904                                  VEX_4V;
2905 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2906                                  VEX_4V;
2907 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2908                                  VEX_4V;
2909 }
2910
2911 let Constraints = "$src1 = $dst" in {
2912 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2913 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2914 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2915 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2916 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2917 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2918 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2919 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2920 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2921
2922 // Intrinsic forms
2923 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2924 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2925 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2926 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2927 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2928 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2929 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2930 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2931 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2932 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2933 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2934 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2935 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2936 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2937 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2938 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2939 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2940 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2941 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2942
2943 } // Constraints = "$src1 = $dst"
2944
2945 //===---------------------------------------------------------------------===//
2946 // SSE2 - Packed Integer Logical Instructions
2947 //===---------------------------------------------------------------------===//
2948
2949 let Predicates = [HasAVX] in {
2950 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2951                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2952                                 VEX_4V;
2953 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2954                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2955                                 VEX_4V;
2956 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2957                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2958                                 VEX_4V;
2959
2960 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2961                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2962                                 VEX_4V;
2963 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2964                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2965                                 VEX_4V;
2966 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2967                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2968                                 VEX_4V;
2969
2970 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2971                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2972                                 VEX_4V;
2973 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2974                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2975                                 VEX_4V;
2976
2977 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2978 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2979 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2980
2981 let ExeDomain = SSEPackedInt in {
2982   let neverHasSideEffects = 1 in {
2983     // 128-bit logical shifts.
2984     def VPSLLDQri : PDIi8<0x73, MRM7r,
2985                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2986                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2987                       VEX_4V;
2988     def VPSRLDQri : PDIi8<0x73, MRM3r,
2989                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2990                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2991                       VEX_4V;
2992     // PSRADQri doesn't exist in SSE[1-3].
2993   }
2994   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2995                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2996                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2997                     [(set VR128:$dst,
2998                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
2999
3000   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3001                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3002                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3003                     [(set VR128:$dst, (X86andnp VR128:$src1,
3004                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3005 }
3006 }
3007
3008 let Constraints = "$src1 = $dst" in {
3009 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3010                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
3011 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3012                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
3013 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3014                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
3015
3016 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3017                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
3018 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3019                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
3020 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3021                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
3022
3023 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3024                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
3025 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3026                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
3027
3028 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
3029 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
3030 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
3031
3032 let ExeDomain = SSEPackedInt in {
3033   let neverHasSideEffects = 1 in {
3034     // 128-bit logical shifts.
3035     def PSLLDQri : PDIi8<0x73, MRM7r,
3036                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3037                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3038     def PSRLDQri : PDIi8<0x73, MRM3r,
3039                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3040                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3041     // PSRADQri doesn't exist in SSE[1-3].
3042   }
3043   def PANDNrr : PDI<0xDF, MRMSrcReg,
3044                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3045                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3046
3047   def PANDNrm : PDI<0xDF, MRMSrcMem,
3048                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3049                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
3050 }
3051 } // Constraints = "$src1 = $dst"
3052
3053 let Predicates = [HasAVX] in {
3054   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3055             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3056   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3057             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3058   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3059             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
3060   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3061             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
3062   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3063             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3064
3065   // Shift up / down and insert zero's.
3066   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3067             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3068   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3069             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3070 }
3071
3072 let Predicates = [HasSSE2] in {
3073   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3074             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3075   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3076             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3077   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3078             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
3079   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3080             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
3081   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3082             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
3083
3084   // Shift up / down and insert zero's.
3085   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3086             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3087   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3088             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
3089 }
3090
3091 //===---------------------------------------------------------------------===//
3092 // SSE2 - Packed Integer Comparison Instructions
3093 //===---------------------------------------------------------------------===//
3094
3095 let Predicates = [HasAVX] in {
3096   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
3097                                     0>, VEX_4V;
3098   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
3099                                     0>, VEX_4V;
3100   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
3101                                     0>, VEX_4V;
3102   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
3103                                     0>, VEX_4V;
3104   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
3105                                     0>, VEX_4V;
3106   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
3107                                     0>, VEX_4V;
3108
3109   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3110             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3111   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3112             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3113   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3114             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3115   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3116             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3117   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3118             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3119   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3120             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3121
3122   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3123             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3124   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3125             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3126   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3127             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3128   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3129             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3130   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3131             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3132   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3133             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3134 }
3135
3136 let Constraints = "$src1 = $dst" in {
3137   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
3138   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
3139   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
3140   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
3141   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
3142   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
3143 } // Constraints = "$src1 = $dst"
3144
3145 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3146           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3147 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
3148           (PCMPEQBrm VR128:$src1, addr:$src2)>;
3149 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3150           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3151 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
3152           (PCMPEQWrm VR128:$src1, addr:$src2)>;
3153 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3154           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3155 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
3156           (PCMPEQDrm VR128:$src1, addr:$src2)>;
3157
3158 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3159           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3160 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
3161           (PCMPGTBrm VR128:$src1, addr:$src2)>;
3162 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3163           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3164 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
3165           (PCMPGTWrm VR128:$src1, addr:$src2)>;
3166 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3167           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3168 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
3169           (PCMPGTDrm VR128:$src1, addr:$src2)>;
3170
3171 //===---------------------------------------------------------------------===//
3172 // SSE2 - Packed Integer Pack Instructions
3173 //===---------------------------------------------------------------------===//
3174
3175 let Predicates = [HasAVX] in {
3176 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3177                                   0, 0>, VEX_4V;
3178 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3179                                   0, 0>, VEX_4V;
3180 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3181                                   0, 0>, VEX_4V;
3182 }
3183
3184 let Constraints = "$src1 = $dst" in {
3185 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
3186 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
3187 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
3188 } // Constraints = "$src1 = $dst"
3189
3190 //===---------------------------------------------------------------------===//
3191 // SSE2 - Packed Integer Shuffle Instructions
3192 //===---------------------------------------------------------------------===//
3193
3194 let ExeDomain = SSEPackedInt in {
3195 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3196                          PatFrag bc_frag> {
3197 def ri : Ii8<0x70, MRMSrcReg,
3198               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3199               !strconcat(OpcodeStr,
3200                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3201               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3202                                                       (undef))))]>;
3203 def mi : Ii8<0x70, MRMSrcMem,
3204               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3205               !strconcat(OpcodeStr,
3206                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3207               [(set VR128:$dst, (vt (pshuf_frag:$src2
3208                                       (bc_frag (memopv2i64 addr:$src1)),
3209                                       (undef))))]>;
3210 }
3211 } // ExeDomain = SSEPackedInt
3212
3213 let Predicates = [HasAVX] in {
3214   let AddedComplexity = 5 in
3215   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3216                                VEX;
3217
3218   // SSE2 with ImmT == Imm8 and XS prefix.
3219   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
3220                                VEX;
3221
3222   // SSE2 with ImmT == Imm8 and XD prefix.
3223   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
3224                                VEX;
3225
3226   let AddedComplexity = 5 in
3227   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3228             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3229   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
3230   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3231             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3232
3233   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3234                                    (i8 imm:$imm))),
3235             (VPSHUFDmi addr:$src1, imm:$imm)>;
3236   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3237                                    (i8 imm:$imm))),
3238             (VPSHUFDmi addr:$src1, imm:$imm)>;
3239   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3240             (VPSHUFDri VR128:$src1, imm:$imm)>;
3241   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3242             (VPSHUFDri VR128:$src1, imm:$imm)>;
3243   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3244             (VPSHUFHWri VR128:$src, imm:$imm)>;
3245   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3246                                (i8 imm:$imm))),
3247             (VPSHUFHWmi addr:$src, imm:$imm)>;
3248   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3249             (VPSHUFLWri VR128:$src, imm:$imm)>;
3250   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3251                                (i8 imm:$imm))),
3252             (VPSHUFLWmi addr:$src, imm:$imm)>;
3253 }
3254
3255 let Predicates = [HasSSE2] in {
3256   let AddedComplexity = 5 in
3257   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
3258
3259   // SSE2 with ImmT == Imm8 and XS prefix.
3260   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
3261
3262   // SSE2 with ImmT == Imm8 and XD prefix.
3263   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
3264
3265   let AddedComplexity = 5 in
3266   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3267             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3268   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3269   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3270             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
3271
3272   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
3273                                    (i8 imm:$imm))),
3274             (PSHUFDmi addr:$src1, imm:$imm)>;
3275   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
3276                                    (i8 imm:$imm))),
3277             (PSHUFDmi addr:$src1, imm:$imm)>;
3278   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3279             (PSHUFDri VR128:$src1, imm:$imm)>;
3280   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3281             (PSHUFDri VR128:$src1, imm:$imm)>;
3282   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
3283             (PSHUFHWri VR128:$src, imm:$imm)>;
3284   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
3285                                (i8 imm:$imm))),
3286             (PSHUFHWmi addr:$src, imm:$imm)>;
3287   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
3288             (PSHUFLWri VR128:$src, imm:$imm)>;
3289   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
3290                                (i8 imm:$imm))),
3291             (PSHUFLWmi addr:$src, imm:$imm)>;
3292 }
3293
3294 //===---------------------------------------------------------------------===//
3295 // SSE2 - Packed Integer Unpack Instructions
3296 //===---------------------------------------------------------------------===//
3297
3298 let ExeDomain = SSEPackedInt in {
3299 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3300                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3301   def rr : PDI<opc, MRMSrcReg,
3302       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3303       !if(Is2Addr,
3304           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3305           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3306       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
3307   def rm : PDI<opc, MRMSrcMem,
3308       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3309       !if(Is2Addr,
3310           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3311           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3312       [(set VR128:$dst, (OpNode VR128:$src1,
3313                                   (bc_frag (memopv2i64
3314                                                addr:$src2))))]>;
3315 }
3316
3317 let Predicates = [HasAVX] in {
3318   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
3319                                  bc_v16i8, 0>, VEX_4V;
3320   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
3321                                  bc_v8i16, 0>, VEX_4V;
3322   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
3323                                  bc_v4i32, 0>, VEX_4V;
3324
3325   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3326   /// knew to collapse (bitconvert VT to VT) into its operand.
3327   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3328             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3329             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3330             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3331                                                     VR128:$src2)))]>, VEX_4V;
3332   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3333             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3334             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3335             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
3336                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3337
3338   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
3339                                  bc_v16i8, 0>, VEX_4V;
3340   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
3341                                  bc_v8i16, 0>, VEX_4V;
3342   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
3343                                  bc_v4i32, 0>, VEX_4V;
3344
3345   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3346   /// knew to collapse (bitconvert VT to VT) into its operand.
3347   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3348              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3349              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3350              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3351                                                      VR128:$src2)))]>, VEX_4V;
3352   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3353              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3354              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3355              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
3356                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
3357 }
3358
3359 let Constraints = "$src1 = $dst" in {
3360   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
3361   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
3362   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
3363
3364   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3365   /// knew to collapse (bitconvert VT to VT) into its operand.
3366   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
3367                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3368                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3369                         [(set VR128:$dst,
3370                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
3371   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
3372                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3373                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
3374                         [(set VR128:$dst,
3375                           (v2i64 (X86Punpcklqdq VR128:$src1,
3376                                          (memopv2i64 addr:$src2))))]>;
3377
3378   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
3379   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
3380   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
3381
3382   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
3383   /// knew to collapse (bitconvert VT to VT) into its operand.
3384   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
3385                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3386                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3387                         [(set VR128:$dst,
3388                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
3389   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
3390                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3391                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
3392                         [(set VR128:$dst,
3393                           (v2i64 (X86Punpckhqdq VR128:$src1,
3394                                          (memopv2i64 addr:$src2))))]>;
3395 }
3396
3397 } // ExeDomain = SSEPackedInt
3398
3399 //===---------------------------------------------------------------------===//
3400 // SSE2 - Packed Integer Extract and Insert
3401 //===---------------------------------------------------------------------===//
3402
3403 let ExeDomain = SSEPackedInt in {
3404 multiclass sse2_pinsrw<bit Is2Addr = 1> {
3405   def rri : Ii8<0xC4, MRMSrcReg,
3406        (outs VR128:$dst), (ins VR128:$src1,
3407         GR32:$src2, i32i8imm:$src3),
3408        !if(Is2Addr,
3409            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3410            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3411        [(set VR128:$dst,
3412          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
3413   def rmi : Ii8<0xC4, MRMSrcMem,
3414                        (outs VR128:$dst), (ins VR128:$src1,
3415                         i16mem:$src2, i32i8imm:$src3),
3416        !if(Is2Addr,
3417            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
3418            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
3419        [(set VR128:$dst,
3420          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
3421                     imm:$src3))]>;
3422 }
3423
3424 // Extract
3425 let Predicates = [HasAVX] in
3426 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
3427                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3428                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3429                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3430                                                 imm:$src2))]>, TB, OpSize, VEX;
3431 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
3432                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
3433                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3434                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
3435                                                 imm:$src2))]>;
3436
3437 // Insert
3438 let Predicates = [HasAVX] in {
3439   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
3440   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
3441        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
3442        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
3443        []>, TB, OpSize, VEX_4V;
3444 }
3445
3446 let Constraints = "$src1 = $dst" in
3447   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
3448
3449 } // ExeDomain = SSEPackedInt
3450
3451 //===---------------------------------------------------------------------===//
3452 // SSE2 - Packed Mask Creation
3453 //===---------------------------------------------------------------------===//
3454
3455 let ExeDomain = SSEPackedInt in {
3456
3457 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3458            "pmovmskb\t{$src, $dst|$dst, $src}",
3459            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
3460 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
3461            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
3462 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
3463            "pmovmskb\t{$src, $dst|$dst, $src}",
3464            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
3465
3466 } // ExeDomain = SSEPackedInt
3467
3468 //===---------------------------------------------------------------------===//
3469 // SSE2 - Conditional Store
3470 //===---------------------------------------------------------------------===//
3471
3472 let ExeDomain = SSEPackedInt in {
3473
3474 let Uses = [EDI] in
3475 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
3476            (ins VR128:$src, VR128:$mask),
3477            "maskmovdqu\t{$mask, $src|$src, $mask}",
3478            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
3479 let Uses = [RDI] in
3480 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
3481            (ins VR128:$src, VR128:$mask),
3482            "maskmovdqu\t{$mask, $src|$src, $mask}",
3483            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
3484
3485 let Uses = [EDI] in
3486 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3487            "maskmovdqu\t{$mask, $src|$src, $mask}",
3488            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
3489 let Uses = [RDI] in
3490 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
3491            "maskmovdqu\t{$mask, $src|$src, $mask}",
3492            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
3493
3494 } // ExeDomain = SSEPackedInt
3495
3496 //===---------------------------------------------------------------------===//
3497 // SSE2 - Move Doubleword
3498 //===---------------------------------------------------------------------===//
3499
3500 //===---------------------------------------------------------------------===//
3501 // Move Int Doubleword to Packed Double Int
3502 //
3503 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3504                       "movd\t{$src, $dst|$dst, $src}",
3505                       [(set VR128:$dst,
3506                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
3507 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3508                       "movd\t{$src, $dst|$dst, $src}",
3509                       [(set VR128:$dst,
3510                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
3511                       VEX;
3512 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3513                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3514                         [(set VR128:$dst,
3515                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
3516 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3517                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3518                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
3519
3520 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3521                       "movd\t{$src, $dst|$dst, $src}",
3522                       [(set VR128:$dst,
3523                         (v4i32 (scalar_to_vector GR32:$src)))]>;
3524 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3525                       "movd\t{$src, $dst|$dst, $src}",
3526                       [(set VR128:$dst,
3527                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
3528 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3529                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3530                         [(set VR128:$dst,
3531                           (v2i64 (scalar_to_vector GR64:$src)))]>;
3532 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3533                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3534                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
3535
3536 //===---------------------------------------------------------------------===//
3537 // Move Int Doubleword to Single Scalar
3538 //
3539 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3540                       "movd\t{$src, $dst|$dst, $src}",
3541                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
3542
3543 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3544                       "movd\t{$src, $dst|$dst, $src}",
3545                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
3546                       VEX;
3547 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3548                       "movd\t{$src, $dst|$dst, $src}",
3549                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3550
3551 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3552                       "movd\t{$src, $dst|$dst, $src}",
3553                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
3554
3555 //===---------------------------------------------------------------------===//
3556 // Move Packed Doubleword Int to Packed Double Int
3557 //
3558 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3559                        "movd\t{$src, $dst|$dst, $src}",
3560                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3561                                         (iPTR 0)))]>, VEX;
3562 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
3563                        (ins i32mem:$dst, VR128:$src),
3564                        "movd\t{$src, $dst|$dst, $src}",
3565                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3566                                      (iPTR 0))), addr:$dst)]>, VEX;
3567 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3568                        "movd\t{$src, $dst|$dst, $src}",
3569                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3570                                         (iPTR 0)))]>;
3571 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3572                        "movd\t{$src, $dst|$dst, $src}",
3573                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3574                                      (iPTR 0))), addr:$dst)]>;
3575
3576 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3577                          "mov{d|q}\t{$src, $dst|$dst, $src}",
3578                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
3579                                            (iPTR 0)))]>;
3580 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
3581                        "movq\t{$src, $dst|$dst, $src}",
3582                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
3583
3584 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
3585                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3586                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
3587 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
3588                         "movq\t{$src, $dst|$dst, $src}",
3589                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
3590
3591 //===---------------------------------------------------------------------===//
3592 // Move Scalar Single to Double Int
3593 //
3594 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3595                       "movd\t{$src, $dst|$dst, $src}",
3596                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3597 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3598                       "movd\t{$src, $dst|$dst, $src}",
3599                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3600 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3601                       "movd\t{$src, $dst|$dst, $src}",
3602                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3603 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3604                       "movd\t{$src, $dst|$dst, $src}",
3605                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3606
3607 //===---------------------------------------------------------------------===//
3608 // Patterns and instructions to describe movd/movq to XMM register zero-extends
3609 //
3610 let AddedComplexity = 15 in {
3611 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3612                        "movd\t{$src, $dst|$dst, $src}",
3613                        [(set VR128:$dst, (v4i32 (X86vzmovl
3614                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3615                                       VEX;
3616 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3617                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3618                        [(set VR128:$dst, (v2i64 (X86vzmovl
3619                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3620                                       VEX, VEX_W;
3621 }
3622 let AddedComplexity = 15 in {
3623 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3624                        "movd\t{$src, $dst|$dst, $src}",
3625                        [(set VR128:$dst, (v4i32 (X86vzmovl
3626                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3627 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3628                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3629                        [(set VR128:$dst, (v2i64 (X86vzmovl
3630                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3631 }
3632
3633 let AddedComplexity = 20 in {
3634 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3635                        "movd\t{$src, $dst|$dst, $src}",
3636                        [(set VR128:$dst,
3637                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3638                                                    (loadi32 addr:$src))))))]>,
3639                                                    VEX;
3640 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3641                        "movd\t{$src, $dst|$dst, $src}",
3642                        [(set VR128:$dst,
3643                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3644                                                    (loadi32 addr:$src))))))]>;
3645
3646 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3647             (MOVZDI2PDIrm addr:$src)>;
3648 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3649             (MOVZDI2PDIrm addr:$src)>;
3650 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3651             (MOVZDI2PDIrm addr:$src)>;
3652 }
3653
3654 // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3655 // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3656 def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3657                               (v4i32 (scalar_to_vector GR32:$src)), (i32 0)))),
3658           (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
3659 def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3660                               (v2i64 (scalar_to_vector GR64:$src)), (i32 0)))),
3661           (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
3662
3663 // These are the correct encodings of the instructions so that we know how to
3664 // read correct assembly, even though we continue to emit the wrong ones for
3665 // compatibility with Darwin's buggy assembler.
3666 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3667                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
3668 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3669                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
3670 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3671                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
3672 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3673                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
3674 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3675                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3676 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3677                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3678
3679 //===---------------------------------------------------------------------===//
3680 // SSE2 - Move Quadword
3681 //===---------------------------------------------------------------------===//
3682
3683 //===---------------------------------------------------------------------===//
3684 // Move Quadword Int to Packed Quadword Int
3685 //
3686 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3687                     "vmovq\t{$src, $dst|$dst, $src}",
3688                     [(set VR128:$dst,
3689                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3690                     VEX, Requires<[HasAVX]>;
3691 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3692                     "movq\t{$src, $dst|$dst, $src}",
3693                     [(set VR128:$dst,
3694                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3695                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3696
3697 //===---------------------------------------------------------------------===//
3698 // Move Packed Quadword Int to Quadword Int
3699 //
3700 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3701                       "movq\t{$src, $dst|$dst, $src}",
3702                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3703                                     (iPTR 0))), addr:$dst)]>, VEX;
3704 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3705                       "movq\t{$src, $dst|$dst, $src}",
3706                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3707                                     (iPTR 0))), addr:$dst)]>;
3708
3709 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3710           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3711
3712 //===---------------------------------------------------------------------===//
3713 // Store / copy lower 64-bits of a XMM register.
3714 //
3715 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3716                      "movq\t{$src, $dst|$dst, $src}",
3717                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3718 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3719                      "movq\t{$src, $dst|$dst, $src}",
3720                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3721
3722 let AddedComplexity = 20 in
3723 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3724                      "vmovq\t{$src, $dst|$dst, $src}",
3725                      [(set VR128:$dst,
3726                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3727                                                  (loadi64 addr:$src))))))]>,
3728                      XS, VEX, Requires<[HasAVX]>;
3729
3730 let AddedComplexity = 20 in {
3731 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3732                      "movq\t{$src, $dst|$dst, $src}",
3733                      [(set VR128:$dst,
3734                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3735                                                  (loadi64 addr:$src))))))]>,
3736                      XS, Requires<[HasSSE2]>;
3737
3738 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3739             (MOVZQI2PQIrm addr:$src)>;
3740 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3741             (MOVZQI2PQIrm addr:$src)>;
3742 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3743 }
3744
3745 //===---------------------------------------------------------------------===//
3746 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3747 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3748 //
3749 let AddedComplexity = 15 in
3750 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3751                         "vmovq\t{$src, $dst|$dst, $src}",
3752                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3753                       XS, VEX, Requires<[HasAVX]>;
3754 let AddedComplexity = 15 in
3755 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3756                         "movq\t{$src, $dst|$dst, $src}",
3757                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3758                       XS, Requires<[HasSSE2]>;
3759
3760 let AddedComplexity = 20 in
3761 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3762                         "vmovq\t{$src, $dst|$dst, $src}",
3763                     [(set VR128:$dst, (v2i64 (X86vzmovl
3764                                              (loadv2i64 addr:$src))))]>,
3765                       XS, VEX, Requires<[HasAVX]>;
3766 let AddedComplexity = 20 in {
3767 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3768                         "movq\t{$src, $dst|$dst, $src}",
3769                     [(set VR128:$dst, (v2i64 (X86vzmovl
3770                                              (loadv2i64 addr:$src))))]>,
3771                       XS, Requires<[HasSSE2]>;
3772
3773 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3774             (MOVZPQILo2PQIrm addr:$src)>;
3775 }
3776
3777 // Instructions to match in the assembler
3778 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3779                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3780 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3781                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3782 // Recognize "movd" with GR64 destination, but encode as a "movq"
3783 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3784                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3785
3786 // Instructions for the disassembler
3787 // xr = XMM register
3788 // xm = mem64
3789
3790 let Predicates = [HasAVX] in
3791 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3792                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3793 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3794                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3795
3796 //===---------------------------------------------------------------------===//
3797 // SSE2 - Misc Instructions
3798 //===---------------------------------------------------------------------===//
3799
3800 // Flush cache
3801 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3802                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3803               TB, Requires<[HasSSE2]>;
3804
3805 // Load, store, and memory fence
3806 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3807                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3808 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3809                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3810 def : Pat<(X86LFence), (LFENCE)>;
3811 def : Pat<(X86MFence), (MFENCE)>;
3812
3813
3814 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3815 // was introduced with SSE2, it's backward compatible.
3816 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3817
3818 // Alias instructions that map zero vector to pxor / xorp* for sse.
3819 // We set canFoldAsLoad because this can be converted to a constant-pool
3820 // load of an all-ones value if folding it would be beneficial.
3821 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
3822 // JIT implementation, it does not expand the instructions below like
3823 // X86MCInstLower does.
3824 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3825     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3826   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3827                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3828 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3829     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
3830   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3831                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
3832
3833 //===---------------------------------------------------------------------===//
3834 // SSE3 - Conversion Instructions
3835 //===---------------------------------------------------------------------===//
3836
3837 // Convert Packed Double FP to Packed DW Integers
3838 let Predicates = [HasAVX] in {
3839 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3840 // register, but the same isn't true when using memory operands instead.
3841 // Provide other assembly rr and rm forms to address this explicitly.
3842 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3843                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3844 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3845                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3846
3847 // XMM only
3848 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3849                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3850 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3851                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3852
3853 // YMM only
3854 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3855                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3856 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3857                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3858 }
3859
3860 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3861                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3862 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3863                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3864
3865 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
3866           (VCVTPD2DQYrr VR256:$src)>;
3867 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
3868           (VCVTPD2DQYrm addr:$src)>;
3869
3870 // Convert Packed DW Integers to Packed Double FP
3871 let Predicates = [HasAVX] in {
3872 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3873                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3874 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3875                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3876 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3877                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3878 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3879                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3880 }
3881
3882 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3883                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3884 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3885                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3886
3887 // AVX 256-bit register conversion intrinsics
3888 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3889            (VCVTDQ2PDYrr VR128:$src)>;
3890 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3891            (VCVTDQ2PDYrm addr:$src)>;
3892
3893 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3894           (VCVTPD2DQYrr VR256:$src)>;
3895 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3896           (VCVTPD2DQYrm addr:$src)>;
3897
3898 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
3899           (VCVTDQ2PDYrr VR128:$src)>;
3900 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
3901           (VCVTDQ2PDYrm addr:$src)>;
3902
3903 //===---------------------------------------------------------------------===//
3904 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
3905 //===---------------------------------------------------------------------===//
3906 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3907                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3908                               X86MemOperand x86memop> {
3909 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3910                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3911                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
3912 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3913                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3914                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
3915 }
3916
3917 let Predicates = [HasAVX] in {
3918   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3919                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3920   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3921                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3922   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3923                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3924   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3925                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3926 }
3927 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
3928                                    memopv4f32, f128mem>;
3929 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
3930                                    memopv4f32, f128mem>;
3931
3932 let Predicates = [HasSSE3] in {
3933   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3934             (MOVSHDUPrr VR128:$src)>;
3935   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3936             (MOVSHDUPrm addr:$src)>;
3937   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3938             (MOVSLDUPrr VR128:$src)>;
3939   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3940             (MOVSLDUPrm addr:$src)>;
3941 }
3942
3943 let Predicates = [HasAVX] in {
3944   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3945             (VMOVSHDUPrr VR128:$src)>;
3946   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3947             (VMOVSHDUPrm addr:$src)>;
3948   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3949             (VMOVSLDUPrr VR128:$src)>;
3950   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3951             (VMOVSLDUPrm addr:$src)>;
3952   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
3953             (VMOVSHDUPYrr VR256:$src)>;
3954   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
3955             (VMOVSHDUPYrm addr:$src)>;
3956   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
3957             (VMOVSLDUPYrr VR256:$src)>;
3958   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
3959             (VMOVSLDUPYrm addr:$src)>;
3960 }
3961
3962 //===---------------------------------------------------------------------===//
3963 // SSE3 - Replicate Double FP - MOVDDUP
3964 //===---------------------------------------------------------------------===//
3965
3966 multiclass sse3_replicate_dfp<string OpcodeStr> {
3967 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3968                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3969                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3970 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3971                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3972                     [(set VR128:$dst,
3973                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3974                                       (undef))))]>;
3975 }
3976
3977 // FIXME: Merge with above classe when there're patterns for the ymm version
3978 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3979 let Predicates = [HasAVX] in {
3980   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3981                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3982                       []>;
3983   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3984                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3985                       []>;
3986   }
3987 }
3988
3989 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3990 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3991 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3992
3993 let Predicates = [HasSSE3] in {
3994   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3995                    (undef)),
3996             (MOVDDUPrm addr:$src)>;
3997   let AddedComplexity = 5 in {
3998   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
3999   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4000             (MOVDDUPrm addr:$src)>;
4001   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4002   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4003             (MOVDDUPrm addr:$src)>;
4004   }
4005   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4006             (MOVDDUPrm addr:$src)>;
4007   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4008             (MOVDDUPrm addr:$src)>;
4009   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4010             (MOVDDUPrm addr:$src)>;
4011   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4012             (MOVDDUPrm addr:$src)>;
4013   def : Pat<(X86Movddup (bc_v2f64
4014                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4015             (MOVDDUPrm addr:$src)>;
4016 }
4017
4018 let Predicates = [HasAVX] in {
4019   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4020                    (undef)),
4021             (VMOVDDUPrm addr:$src)>;
4022   let AddedComplexity = 5 in {
4023   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4024   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4025             (VMOVDDUPrm addr:$src)>;
4026   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4027   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4028             (VMOVDDUPrm addr:$src)>;
4029   }
4030   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4031             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4032   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4033             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4034   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4035             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4036   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4037             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4038   def : Pat<(X86Movddup (bc_v2f64
4039                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4040             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4041
4042   // 256-bit version
4043   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4044             (VMOVDDUPYrm addr:$src)>;
4045   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4046             (VMOVDDUPYrm addr:$src)>;
4047   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4048             (VMOVDDUPYrm addr:$src)>;
4049   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4050             (VMOVDDUPYrm addr:$src)>;
4051   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4052             (VMOVDDUPYrr VR256:$src)>;
4053   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4054             (VMOVDDUPYrr VR256:$src)>;
4055 }
4056
4057 //===---------------------------------------------------------------------===//
4058 // SSE3 - Move Unaligned Integer
4059 //===---------------------------------------------------------------------===//
4060
4061 let Predicates = [HasAVX] in {
4062   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4063                    "vlddqu\t{$src, $dst|$dst, $src}",
4064                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4065   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4066                    "vlddqu\t{$src, $dst|$dst, $src}",
4067                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4068 }
4069 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4070                    "lddqu\t{$src, $dst|$dst, $src}",
4071                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4072
4073 //===---------------------------------------------------------------------===//
4074 // SSE3 - Arithmetic
4075 //===---------------------------------------------------------------------===//
4076
4077 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4078                        X86MemOperand x86memop, bit Is2Addr = 1> {
4079   def rr : I<0xD0, MRMSrcReg,
4080        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4081        !if(Is2Addr,
4082            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4083            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4084        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4085   def rm : I<0xD0, MRMSrcMem,
4086        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4087        !if(Is2Addr,
4088            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4089            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4090        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4091 }
4092
4093 let Predicates = [HasAVX],
4094   ExeDomain = SSEPackedDouble in {
4095   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4096                                f128mem, 0>, TB, XD, VEX_4V;
4097   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4098                                f128mem, 0>, TB, OpSize, VEX_4V;
4099   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4100                                f256mem, 0>, TB, XD, VEX_4V;
4101   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4102                                f256mem, 0>, TB, OpSize, VEX_4V;
4103 }
4104 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
4105     ExeDomain = SSEPackedDouble in {
4106   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4107                               f128mem>, TB, XD;
4108   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4109                               f128mem>, TB, OpSize;
4110 }
4111
4112 //===---------------------------------------------------------------------===//
4113 // SSE3 Instructions
4114 //===---------------------------------------------------------------------===//
4115
4116 // Horizontal ops
4117 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4118                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4119   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4120        !if(Is2Addr,
4121          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4122          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4123       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4124
4125   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4126        !if(Is2Addr,
4127          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4128          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4129       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4130 }
4131 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4132                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
4133   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4134        !if(Is2Addr,
4135          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4136          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4137       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
4138
4139   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4140        !if(Is2Addr,
4141          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4142          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4143       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
4144 }
4145
4146 let Predicates = [HasAVX] in {
4147   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4148                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
4149   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4150                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
4151   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4152                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
4153   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4154                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
4155   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4156                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
4157   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4158                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
4159   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4160                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
4161   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4162                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
4163 }
4164
4165 let Constraints = "$src1 = $dst" in {
4166   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
4167                         int_x86_sse3_hadd_ps>;
4168   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
4169                        int_x86_sse3_hadd_pd>;
4170   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
4171                         int_x86_sse3_hsub_ps>;
4172   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
4173                        int_x86_sse3_hsub_pd>;
4174 }
4175
4176 //===---------------------------------------------------------------------===//
4177 // SSSE3 - Packed Absolute Instructions
4178 //===---------------------------------------------------------------------===//
4179
4180
4181 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4182 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4183                             PatFrag mem_frag128, Intrinsic IntId128> {
4184   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4185                     (ins VR128:$src),
4186                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4187                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4188                     OpSize;
4189
4190   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4191                     (ins i128mem:$src),
4192                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4193                     [(set VR128:$dst,
4194                       (IntId128
4195                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
4196 }
4197
4198 let Predicates = [HasAVX] in {
4199   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
4200                                   int_x86_ssse3_pabs_b_128>, VEX;
4201   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
4202                                   int_x86_ssse3_pabs_w_128>, VEX;
4203   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
4204                                   int_x86_ssse3_pabs_d_128>, VEX;
4205 }
4206
4207 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
4208                               int_x86_ssse3_pabs_b_128>;
4209 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
4210                               int_x86_ssse3_pabs_w_128>;
4211 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
4212                               int_x86_ssse3_pabs_d_128>;
4213
4214 //===---------------------------------------------------------------------===//
4215 // SSSE3 - Packed Binary Operator Instructions
4216 //===---------------------------------------------------------------------===//
4217
4218 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4219 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4220                              PatFrag mem_frag128, Intrinsic IntId128,
4221                              bit Is2Addr = 1> {
4222   let isCommutable = 1 in
4223   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4224        (ins VR128:$src1, VR128:$src2),
4225        !if(Is2Addr,
4226          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4227          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4228        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4229        OpSize;
4230   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4231        (ins VR128:$src1, i128mem:$src2),
4232        !if(Is2Addr,
4233          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4234          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4235        [(set VR128:$dst,
4236          (IntId128 VR128:$src1,
4237           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4238 }
4239
4240 let Predicates = [HasAVX] in {
4241 let isCommutable = 0 in {
4242   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
4243                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
4244   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
4245                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
4246   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
4247                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
4248   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
4249                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
4250   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
4251                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
4252   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
4253                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
4254   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
4255                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
4256   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
4257                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
4258   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
4259                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
4260   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
4261                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
4262   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
4263                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
4264 }
4265 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
4266                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
4267 }
4268
4269 // None of these have i8 immediate fields.
4270 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
4271 let isCommutable = 0 in {
4272   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
4273                                      int_x86_ssse3_phadd_w_128>;
4274   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
4275                                      int_x86_ssse3_phadd_d_128>;
4276   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
4277                                      int_x86_ssse3_phadd_sw_128>;
4278   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
4279                                      int_x86_ssse3_phsub_w_128>;
4280   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
4281                                      int_x86_ssse3_phsub_d_128>;
4282   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
4283                                      int_x86_ssse3_phsub_sw_128>;
4284   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
4285                                      int_x86_ssse3_pmadd_ub_sw_128>;
4286   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
4287                                      int_x86_ssse3_pshuf_b_128>;
4288   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
4289                                      int_x86_ssse3_psign_b_128>;
4290   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
4291                                      int_x86_ssse3_psign_w_128>;
4292   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
4293                                        int_x86_ssse3_psign_d_128>;
4294 }
4295 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
4296                                      int_x86_ssse3_pmul_hr_sw_128>;
4297 }
4298
4299 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
4300           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
4301 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
4302           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
4303
4304 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
4305           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4306 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
4307           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4308 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
4309           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
4310
4311 //===---------------------------------------------------------------------===//
4312 // SSSE3 - Packed Align Instruction Patterns
4313 //===---------------------------------------------------------------------===//
4314
4315 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
4316   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
4317       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4318       !if(Is2Addr,
4319         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4320         !strconcat(asm,
4321                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4322       []>, OpSize;
4323   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
4324       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4325       !if(Is2Addr,
4326         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4327         !strconcat(asm,
4328                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4329       []>, OpSize;
4330 }
4331
4332 let Predicates = [HasAVX] in
4333   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
4334 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
4335   defm PALIGN : ssse3_palign<"palignr">;
4336
4337 let Predicates = [HasSSSE3] in {
4338 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4339           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4340 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4341           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4342 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4343           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4344 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4345           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4346 }
4347
4348 let Predicates = [HasAVX] in {
4349 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4350           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4351 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4352           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4353 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4354           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4355 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
4356           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
4357 }
4358
4359 //===---------------------------------------------------------------------===//
4360 // SSSE3 Misc Instructions
4361 //===---------------------------------------------------------------------===//
4362
4363 // Thread synchronization
4364 let usesCustomInserter = 1 in {
4365 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
4366                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
4367 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
4368                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
4369 }
4370
4371 let Uses = [EAX, ECX, EDX] in
4372 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
4373                  Requires<[HasSSE3]>;
4374 let Uses = [ECX, EAX] in
4375 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
4376                 Requires<[HasSSE3]>;
4377
4378 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
4379 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
4380
4381 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
4382       Requires<[In32BitMode]>;
4383 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
4384       Requires<[In64BitMode]>;
4385
4386 // extload f32 -> f64.  This matches load+fextend because we have a hack in
4387 // the isel (PreprocessForFPConvert) that can introduce loads after dag
4388 // combine.
4389 // Since these loads aren't folded into the fextend, we have to match it
4390 // explicitly here.
4391 let Predicates = [HasSSE2] in
4392  def : Pat<(fextend (loadf32 addr:$src)),
4393            (CVTSS2SDrm addr:$src)>;
4394
4395 // Move scalar to XMM zero-extended
4396 // movd to XMM register zero-extends
4397 let AddedComplexity = 15 in {
4398 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
4399 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
4400           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
4401 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
4402           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
4403 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
4404           (MOVSSrr (v4f32 (V_SET0PS)),
4405                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
4406 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
4407           (MOVSSrr (v4i32 (V_SET0PI)),
4408                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
4409 }
4410
4411 // Splat v2f64 / v2i64
4412 let AddedComplexity = 10 in {
4413 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4414           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4415 }
4416
4417 let AddedComplexity = 20 in {
4418 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
4419 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
4420           (MOVLPSrm VR128:$src1, addr:$src2)>;
4421 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
4422           (MOVLPDrm VR128:$src1, addr:$src2)>;
4423 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
4424           (MOVLPSrm VR128:$src1, addr:$src2)>;
4425 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
4426           (MOVLPDrm VR128:$src1, addr:$src2)>;
4427 }
4428
4429 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
4430 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4431           (MOVLPSmr addr:$src1, VR128:$src2)>;
4432 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4433           (MOVLPDmr addr:$src1, VR128:$src2)>;
4434 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
4435                  addr:$src1),
4436           (MOVLPSmr addr:$src1, VR128:$src2)>;
4437 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4438           (MOVLPDmr addr:$src1, VR128:$src2)>;
4439
4440 let AddedComplexity = 15 in {
4441 // Setting the lowest element in the vector.
4442 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
4443           (MOVSSrr (v4i32 VR128:$src1),
4444                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
4445 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
4446           (MOVSDrr (v2i64 VR128:$src1),
4447                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
4448
4449 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
4450 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
4451           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
4452       Requires<[HasSSE2]>;
4453 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
4454           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
4455       Requires<[HasSSE2]>;
4456 }
4457
4458 // Set lowest element and zero upper elements.
4459 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4460           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
4461
4462 // Use movaps / movups for SSE integer load / store (one byte shorter).
4463 // The instructions selected below are then converted to MOVDQA/MOVDQU
4464 // during the SSE domain pass.
4465 let Predicates = [HasSSE1] in {
4466   def : Pat<(alignedloadv4i32 addr:$src),
4467             (MOVAPSrm addr:$src)>;
4468   def : Pat<(loadv4i32 addr:$src),
4469             (MOVUPSrm addr:$src)>;
4470   def : Pat<(alignedloadv2i64 addr:$src),
4471             (MOVAPSrm addr:$src)>;
4472   def : Pat<(loadv2i64 addr:$src),
4473             (MOVUPSrm addr:$src)>;
4474
4475   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4476             (MOVAPSmr addr:$dst, VR128:$src)>;
4477   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4478             (MOVAPSmr addr:$dst, VR128:$src)>;
4479   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4480             (MOVAPSmr addr:$dst, VR128:$src)>;
4481   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4482             (MOVAPSmr addr:$dst, VR128:$src)>;
4483   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4484             (MOVUPSmr addr:$dst, VR128:$src)>;
4485   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4486             (MOVUPSmr addr:$dst, VR128:$src)>;
4487   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4488             (MOVUPSmr addr:$dst, VR128:$src)>;
4489   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4490             (MOVUPSmr addr:$dst, VR128:$src)>;
4491 }
4492
4493 // Use vmovaps/vmovups for AVX integer load/store.
4494 let Predicates = [HasAVX] in {
4495   // 128-bit load/store
4496   def : Pat<(alignedloadv4i32 addr:$src),
4497             (VMOVAPSrm addr:$src)>;
4498   def : Pat<(loadv4i32 addr:$src),
4499             (VMOVUPSrm addr:$src)>;
4500   def : Pat<(alignedloadv2i64 addr:$src),
4501             (VMOVAPSrm addr:$src)>;
4502   def : Pat<(loadv2i64 addr:$src),
4503             (VMOVUPSrm addr:$src)>;
4504
4505   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4506             (VMOVAPSmr addr:$dst, VR128:$src)>;
4507   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4508             (VMOVAPSmr addr:$dst, VR128:$src)>;
4509   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4510             (VMOVAPSmr addr:$dst, VR128:$src)>;
4511   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4512             (VMOVAPSmr addr:$dst, VR128:$src)>;
4513   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4514             (VMOVUPSmr addr:$dst, VR128:$src)>;
4515   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4516             (VMOVUPSmr addr:$dst, VR128:$src)>;
4517   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4518             (VMOVUPSmr addr:$dst, VR128:$src)>;
4519   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4520             (VMOVUPSmr addr:$dst, VR128:$src)>;
4521
4522   // 256-bit load/store
4523   def : Pat<(alignedloadv4i64 addr:$src),
4524             (VMOVAPSYrm addr:$src)>;
4525   def : Pat<(loadv4i64 addr:$src),
4526             (VMOVUPSYrm addr:$src)>;
4527   def : Pat<(alignedloadv8i32 addr:$src),
4528             (VMOVAPSYrm addr:$src)>;
4529   def : Pat<(loadv8i32 addr:$src),
4530             (VMOVUPSYrm addr:$src)>;
4531   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
4532             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4533   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
4534             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4535   def : Pat<(alignedstore (v16i16 VR256:$src), addr:$dst),
4536             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4537   def : Pat<(alignedstore (v32i8 VR256:$src), addr:$dst),
4538             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4539   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
4540             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4541   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
4542             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4543   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
4544             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4545   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
4546             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4547 }
4548
4549 //===----------------------------------------------------------------------===//
4550 // SSE4.1 - Packed Move with Sign/Zero Extend
4551 //===----------------------------------------------------------------------===//
4552
4553 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4554   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4555                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4556                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4557
4558   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4559                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4560        [(set VR128:$dst,
4561          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4562        OpSize;
4563 }
4564
4565 let Predicates = [HasAVX] in {
4566 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4567                                      VEX;
4568 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4569                                      VEX;
4570 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4571                                      VEX;
4572 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4573                                      VEX;
4574 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4575                                      VEX;
4576 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4577                                      VEX;
4578 }
4579
4580 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4581 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4582 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4583 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4584 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4585 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4586
4587 // Common patterns involving scalar load.
4588 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4589           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4590 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4591           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4592
4593 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4594           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4595 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4596           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4597
4598 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4599           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4600 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4601           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4602
4603 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4604           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4605 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4606           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4607
4608 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4609           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4610 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4611           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4612
4613 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4614           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4615 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4616           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4617
4618
4619 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4620   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4621                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4622                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4623
4624   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4625                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4626        [(set VR128:$dst,
4627          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4628           OpSize;
4629 }
4630
4631 let Predicates = [HasAVX] in {
4632 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4633                                      VEX;
4634 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4635                                      VEX;
4636 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4637                                      VEX;
4638 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4639                                      VEX;
4640 }
4641
4642 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4643 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4644 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4645 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4646
4647 // Common patterns involving scalar load
4648 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4649           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4650 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4651           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4652
4653 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4654           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4655 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4656           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4657
4658
4659 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4660   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4661                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4662                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4663
4664   // Expecting a i16 load any extended to i32 value.
4665   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4666                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4667                  [(set VR128:$dst, (IntId (bitconvert
4668                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4669                  OpSize;
4670 }
4671
4672 let Predicates = [HasAVX] in {
4673 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4674                                      VEX;
4675 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4676                                      VEX;
4677 }
4678 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4679 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4680
4681 // Common patterns involving scalar load
4682 def : Pat<(int_x86_sse41_pmovsxbq
4683             (bitconvert (v4i32 (X86vzmovl
4684                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4685           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4686
4687 def : Pat<(int_x86_sse41_pmovzxbq
4688             (bitconvert (v4i32 (X86vzmovl
4689                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4690           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4691
4692 //===----------------------------------------------------------------------===//
4693 // SSE4.1 - Extract Instructions
4694 //===----------------------------------------------------------------------===//
4695
4696 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4697 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4698   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4699                  (ins VR128:$src1, i32i8imm:$src2),
4700                  !strconcat(OpcodeStr,
4701                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4702                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4703                  OpSize;
4704   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4705                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4706                  !strconcat(OpcodeStr,
4707                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4708                  []>, OpSize;
4709 // FIXME:
4710 // There's an AssertZext in the way of writing the store pattern
4711 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4712 }
4713
4714 let Predicates = [HasAVX] in {
4715   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4716   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4717          (ins VR128:$src1, i32i8imm:$src2),
4718          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4719 }
4720
4721 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4722
4723
4724 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4725 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4726   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4727                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4728                  !strconcat(OpcodeStr,
4729                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4730                  []>, OpSize;
4731 // FIXME:
4732 // There's an AssertZext in the way of writing the store pattern
4733 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4734 }
4735
4736 let Predicates = [HasAVX] in
4737   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4738
4739 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4740
4741
4742 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4743 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4744   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4745                  (ins VR128:$src1, i32i8imm:$src2),
4746                  !strconcat(OpcodeStr,
4747                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4748                  [(set GR32:$dst,
4749                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4750   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4751                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4752                  !strconcat(OpcodeStr,
4753                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4754                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4755                           addr:$dst)]>, OpSize;
4756 }
4757
4758 let Predicates = [HasAVX] in
4759   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4760
4761 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4762
4763 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4764 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4765   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4766                  (ins VR128:$src1, i32i8imm:$src2),
4767                  !strconcat(OpcodeStr,
4768                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4769                  [(set GR64:$dst,
4770                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4771   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4772                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4773                  !strconcat(OpcodeStr,
4774                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4775                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4776                           addr:$dst)]>, OpSize, REX_W;
4777 }
4778
4779 let Predicates = [HasAVX] in
4780   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4781
4782 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4783
4784 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4785 /// destination
4786 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4787   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4788                  (ins VR128:$src1, i32i8imm:$src2),
4789                  !strconcat(OpcodeStr,
4790                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4791                  [(set GR32:$dst,
4792                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4793            OpSize;
4794   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4795                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4796                  !strconcat(OpcodeStr,
4797                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4798                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4799                           addr:$dst)]>, OpSize;
4800 }
4801
4802 let Predicates = [HasAVX] in {
4803   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4804   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4805                   (ins VR128:$src1, i32i8imm:$src2),
4806                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4807                   []>, OpSize, VEX;
4808 }
4809 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4810
4811 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4812 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4813                                               imm:$src2))),
4814                  addr:$dst),
4815           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4816          Requires<[HasSSE41]>;
4817
4818 //===----------------------------------------------------------------------===//
4819 // SSE4.1 - Insert Instructions
4820 //===----------------------------------------------------------------------===//
4821
4822 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4823   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4824       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4825       !if(Is2Addr,
4826         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4827         !strconcat(asm,
4828                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4829       [(set VR128:$dst,
4830         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4831   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4832       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4833       !if(Is2Addr,
4834         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4835         !strconcat(asm,
4836                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4837       [(set VR128:$dst,
4838         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4839                    imm:$src3))]>, OpSize;
4840 }
4841
4842 let Predicates = [HasAVX] in
4843   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4844 let Constraints = "$src1 = $dst" in
4845   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4846
4847 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4848   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4849       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4850       !if(Is2Addr,
4851         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4852         !strconcat(asm,
4853                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4854       [(set VR128:$dst,
4855         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4856       OpSize;
4857   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4858       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4859       !if(Is2Addr,
4860         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4861         !strconcat(asm,
4862                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4863       [(set VR128:$dst,
4864         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4865                           imm:$src3)))]>, OpSize;
4866 }
4867
4868 let Predicates = [HasAVX] in
4869   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4870 let Constraints = "$src1 = $dst" in
4871   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4872
4873 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4874   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4875       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4876       !if(Is2Addr,
4877         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4878         !strconcat(asm,
4879                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4880       [(set VR128:$dst,
4881         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4882       OpSize;
4883   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4884       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4885       !if(Is2Addr,
4886         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4887         !strconcat(asm,
4888                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4889       [(set VR128:$dst,
4890         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4891                           imm:$src3)))]>, OpSize;
4892 }
4893
4894 let Predicates = [HasAVX] in
4895   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4896 let Constraints = "$src1 = $dst" in
4897   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4898
4899 // insertps has a few different modes, there's the first two here below which
4900 // are optimized inserts that won't zero arbitrary elements in the destination
4901 // vector. The next one matches the intrinsic and could zero arbitrary elements
4902 // in the target vector.
4903 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4904   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4905       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
4906       !if(Is2Addr,
4907         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4908         !strconcat(asm,
4909                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4910       [(set VR128:$dst,
4911         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4912       OpSize;
4913   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4914       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
4915       !if(Is2Addr,
4916         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4917         !strconcat(asm,
4918                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4919       [(set VR128:$dst,
4920         (X86insrtps VR128:$src1,
4921                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4922                     imm:$src3))]>, OpSize;
4923 }
4924
4925 let Constraints = "$src1 = $dst" in
4926   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4927 let Predicates = [HasAVX] in
4928   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4929
4930 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4931           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4932           Requires<[HasAVX]>;
4933 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4934           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4935           Requires<[HasSSE41]>;
4936
4937 //===----------------------------------------------------------------------===//
4938 // SSE4.1 - Round Instructions
4939 //===----------------------------------------------------------------------===//
4940
4941 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4942                             X86MemOperand x86memop, RegisterClass RC,
4943                             PatFrag mem_frag32, PatFrag mem_frag64,
4944                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4945   // Intrinsic operation, reg.
4946   // Vector intrinsic operation, reg
4947   def PSr : SS4AIi8<opcps, MRMSrcReg,
4948                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4949                     !strconcat(OpcodeStr,
4950                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4951                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4952                     OpSize;
4953
4954   // Vector intrinsic operation, mem
4955   def PSm : Ii8<opcps, MRMSrcMem,
4956                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4957                     !strconcat(OpcodeStr,
4958                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4959                     [(set RC:$dst,
4960                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4961                     TA, OpSize,
4962                 Requires<[HasSSE41]>;
4963
4964   // Vector intrinsic operation, reg
4965   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4966                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4967                     !strconcat(OpcodeStr,
4968                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4969                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4970                     OpSize;
4971
4972   // Vector intrinsic operation, mem
4973   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4974                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4975                     !strconcat(OpcodeStr,
4976                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4977                     [(set RC:$dst,
4978                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4979                     OpSize;
4980 }
4981
4982 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4983                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4984   // Intrinsic operation, reg.
4985   // Vector intrinsic operation, reg
4986   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4987                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4988                     !strconcat(OpcodeStr,
4989                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4990                     []>, OpSize;
4991
4992   // Vector intrinsic operation, mem
4993   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4994                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4995                     !strconcat(OpcodeStr,
4996                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4997                     []>, TA, OpSize, Requires<[HasSSE41]>;
4998
4999   // Vector intrinsic operation, reg
5000   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
5001                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5002                     !strconcat(OpcodeStr,
5003                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5004                     []>, OpSize;
5005
5006   // Vector intrinsic operation, mem
5007   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
5008                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5009                     !strconcat(OpcodeStr,
5010                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5011                     []>, OpSize;
5012 }
5013
5014 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5015                             string OpcodeStr,
5016                             Intrinsic F32Int,
5017                             Intrinsic F64Int, bit Is2Addr = 1> {
5018   // Intrinsic operation, reg.
5019   def SSr : SS4AIi8<opcss, MRMSrcReg,
5020         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5021         !if(Is2Addr,
5022             !strconcat(OpcodeStr,
5023                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5024             !strconcat(OpcodeStr,
5025                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5026         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5027         OpSize;
5028
5029   // Intrinsic operation, mem.
5030   def SSm : SS4AIi8<opcss, MRMSrcMem,
5031         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5032         !if(Is2Addr,
5033             !strconcat(OpcodeStr,
5034                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5035             !strconcat(OpcodeStr,
5036                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5037         [(set VR128:$dst,
5038              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5039         OpSize;
5040
5041   // Intrinsic operation, reg.
5042   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5043         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5044         !if(Is2Addr,
5045             !strconcat(OpcodeStr,
5046                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5047             !strconcat(OpcodeStr,
5048                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5049         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5050         OpSize;
5051
5052   // Intrinsic operation, mem.
5053   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5054         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5055         !if(Is2Addr,
5056             !strconcat(OpcodeStr,
5057                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5058             !strconcat(OpcodeStr,
5059                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5060         [(set VR128:$dst,
5061               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5062         OpSize;
5063 }
5064
5065 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
5066                                    string OpcodeStr> {
5067   // Intrinsic operation, reg.
5068   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
5069         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5070         !strconcat(OpcodeStr,
5071                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5072         []>, OpSize;
5073
5074   // Intrinsic operation, mem.
5075   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
5076         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5077         !strconcat(OpcodeStr,
5078                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5079         []>, OpSize;
5080
5081   // Intrinsic operation, reg.
5082   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
5083         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5084             !strconcat(OpcodeStr,
5085                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5086         []>, OpSize;
5087
5088   // Intrinsic operation, mem.
5089   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
5090         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5091             !strconcat(OpcodeStr,
5092                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5093         []>, OpSize;
5094 }
5095
5096 // FP round - roundss, roundps, roundsd, roundpd
5097 let Predicates = [HasAVX] in {
5098   // Intrinsic form
5099   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5100                                   memopv4f32, memopv2f64,
5101                                   int_x86_sse41_round_ps,
5102                                   int_x86_sse41_round_pd>, VEX;
5103   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5104                                   memopv8f32, memopv4f64,
5105                                   int_x86_avx_round_ps_256,
5106                                   int_x86_avx_round_pd_256>, VEX;
5107   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5108                                   int_x86_sse41_round_ss,
5109                                   int_x86_sse41_round_sd, 0>, VEX_4V;
5110
5111   // Instructions for the assembler
5112   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
5113                                         VEX;
5114   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
5115                                         VEX;
5116   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
5117 }
5118
5119 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
5120                                memopv4f32, memopv2f64,
5121                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
5122 let Constraints = "$src1 = $dst" in
5123 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
5124                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
5125
5126 //===----------------------------------------------------------------------===//
5127 // SSE4.1 - Packed Bit Test
5128 //===----------------------------------------------------------------------===//
5129
5130 // ptest instruction we'll lower to this in X86ISelLowering primarily from
5131 // the intel intrinsic that corresponds to this.
5132 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5133 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5134                 "vptest\t{$src2, $src1|$src1, $src2}",
5135                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5136                 OpSize, VEX;
5137 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5138                 "vptest\t{$src2, $src1|$src1, $src2}",
5139                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5140                 OpSize, VEX;
5141
5142 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
5143                 "vptest\t{$src2, $src1|$src1, $src2}",
5144                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
5145                 OpSize, VEX;
5146 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
5147                 "vptest\t{$src2, $src1|$src1, $src2}",
5148                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
5149                 OpSize, VEX;
5150 }
5151
5152 let Defs = [EFLAGS] in {
5153 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
5154               "ptest \t{$src2, $src1|$src1, $src2}",
5155               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
5156               OpSize;
5157 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
5158               "ptest \t{$src2, $src1|$src1, $src2}",
5159               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
5160               OpSize;
5161 }
5162
5163 // The bit test instructions below are AVX only
5164 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
5165                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
5166   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
5167             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5168             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
5169   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
5170             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
5171             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
5172             OpSize, VEX;
5173 }
5174
5175 let Defs = [EFLAGS], Predicates = [HasAVX] in {
5176 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
5177 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
5178 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
5179 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
5180 }
5181
5182 //===----------------------------------------------------------------------===//
5183 // SSE4.1 - Misc Instructions
5184 //===----------------------------------------------------------------------===//
5185
5186 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
5187                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5188                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
5189 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
5190                    "popcnt{w}\t{$src, $dst|$dst, $src}",
5191                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
5192
5193 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
5194                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5195                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
5196 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
5197                    "popcnt{l}\t{$src, $dst|$dst, $src}",
5198                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
5199
5200 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
5201                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5202                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
5203 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
5204                     "popcnt{q}\t{$src, $dst|$dst, $src}",
5205                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
5206
5207
5208
5209 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
5210 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
5211                                  Intrinsic IntId128> {
5212   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5213                     (ins VR128:$src),
5214                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5215                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
5216   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5217                      (ins i128mem:$src),
5218                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5219                      [(set VR128:$dst,
5220                        (IntId128
5221                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
5222 }
5223
5224 let Predicates = [HasAVX] in
5225 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
5226                                          int_x86_sse41_phminposuw>, VEX;
5227 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
5228                                          int_x86_sse41_phminposuw>;
5229
5230 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
5231 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
5232                               Intrinsic IntId128, bit Is2Addr = 1> {
5233   let isCommutable = 1 in
5234   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5235        (ins VR128:$src1, VR128:$src2),
5236        !if(Is2Addr,
5237            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5238            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5239        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
5240   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5241        (ins VR128:$src1, i128mem:$src2),
5242        !if(Is2Addr,
5243            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5244            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5245        [(set VR128:$dst,
5246          (IntId128 VR128:$src1,
5247           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5248 }
5249
5250 let Predicates = [HasAVX] in {
5251   let isCommutable = 0 in
5252   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
5253                                                          0>, VEX_4V;
5254   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
5255                                                          0>, VEX_4V;
5256   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
5257                                                          0>, VEX_4V;
5258   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
5259                                                          0>, VEX_4V;
5260   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
5261                                                          0>, VEX_4V;
5262   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
5263                                                          0>, VEX_4V;
5264   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
5265                                                          0>, VEX_4V;
5266   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
5267                                                          0>, VEX_4V;
5268   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
5269                                                          0>, VEX_4V;
5270   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
5271                                                          0>, VEX_4V;
5272   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
5273                                                          0>, VEX_4V;
5274
5275   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5276             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
5277   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5278             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
5279 }
5280
5281 let Constraints = "$src1 = $dst" in {
5282   let isCommutable = 0 in
5283   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
5284   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
5285   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
5286   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
5287   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
5288   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
5289   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
5290   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
5291   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
5292   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
5293   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
5294 }
5295
5296 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
5297           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
5298 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
5299           (PCMPEQQrm VR128:$src1, addr:$src2)>;
5300
5301 /// SS48I_binop_rm - Simple SSE41 binary operator.
5302 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5303                         ValueType OpVT, bit Is2Addr = 1> {
5304   let isCommutable = 1 in
5305   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5306        (ins VR128:$src1, VR128:$src2),
5307        !if(Is2Addr,
5308            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5309            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5310        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
5311        OpSize;
5312   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5313        (ins VR128:$src1, i128mem:$src2),
5314        !if(Is2Addr,
5315            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5316            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5317        [(set VR128:$dst, (OpNode VR128:$src1,
5318                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
5319        OpSize;
5320 }
5321
5322 let Predicates = [HasAVX] in
5323   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
5324 let Constraints = "$src1 = $dst" in
5325   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
5326
5327 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
5328 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
5329                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
5330                  X86MemOperand x86memop, bit Is2Addr = 1> {
5331   let isCommutable = 1 in
5332   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
5333         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
5334         !if(Is2Addr,
5335             !strconcat(OpcodeStr,
5336                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5337             !strconcat(OpcodeStr,
5338                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5339         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
5340         OpSize;
5341   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
5342         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
5343         !if(Is2Addr,
5344             !strconcat(OpcodeStr,
5345                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5346             !strconcat(OpcodeStr,
5347                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5348         [(set RC:$dst,
5349           (IntId RC:$src1,
5350            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
5351         OpSize;
5352 }
5353
5354 let Predicates = [HasAVX] in {
5355   let isCommutable = 0 in {
5356   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
5357                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5358   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
5359                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5360   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
5361             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5362   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
5363             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
5364   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
5365                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5366   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
5367                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
5368   }
5369   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
5370                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5371   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
5372                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
5373   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
5374                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
5375 }
5376
5377 let Constraints = "$src1 = $dst" in {
5378   let isCommutable = 0 in {
5379   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
5380                                      VR128, memopv16i8, i128mem>;
5381   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
5382                                      VR128, memopv16i8, i128mem>;
5383   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
5384                                      VR128, memopv16i8, i128mem>;
5385   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
5386                                      VR128, memopv16i8, i128mem>;
5387   }
5388   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
5389                                   VR128, memopv16i8, i128mem>;
5390   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
5391                                   VR128, memopv16i8, i128mem>;
5392 }
5393
5394 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
5395 let Predicates = [HasAVX] in {
5396 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
5397                                     RegisterClass RC, X86MemOperand x86memop,
5398                                     PatFrag mem_frag, Intrinsic IntId> {
5399   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
5400                   (ins RC:$src1, RC:$src2, RC:$src3),
5401                   !strconcat(OpcodeStr,
5402                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5403                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
5404                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5405
5406   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
5407                   (ins RC:$src1, x86memop:$src2, RC:$src3),
5408                   !strconcat(OpcodeStr,
5409                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5410                   [(set RC:$dst,
5411                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
5412                                RC:$src3))],
5413                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5414 }
5415 }
5416
5417 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
5418                                            memopv16i8, int_x86_sse41_blendvpd>;
5419 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
5420                                            memopv16i8, int_x86_sse41_blendvps>;
5421 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
5422                                            memopv16i8, int_x86_sse41_pblendvb>;
5423 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
5424                                          memopv32i8, int_x86_avx_blendv_pd_256>;
5425 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
5426                                          memopv32i8, int_x86_avx_blendv_ps_256>;
5427
5428 /// SS41I_ternary_int - SSE 4.1 ternary operator
5429 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
5430   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5431     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5432                     (ins VR128:$src1, VR128:$src2),
5433                     !strconcat(OpcodeStr,
5434                      "\t{$src2, $dst|$dst, $src2}"),
5435                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
5436                     OpSize;
5437
5438     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5439                     (ins VR128:$src1, i128mem:$src2),
5440                     !strconcat(OpcodeStr,
5441                      "\t{$src2, $dst|$dst, $src2}"),
5442                     [(set VR128:$dst,
5443                       (IntId VR128:$src1,
5444                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
5445   }
5446 }
5447
5448 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
5449 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
5450 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
5451
5452 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
5453           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
5454
5455 let Predicates = [HasAVX] in
5456 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5457                        "vmovntdqa\t{$src, $dst|$dst, $src}",
5458                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5459                        OpSize, VEX;
5460 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5461                        "movntdqa\t{$src, $dst|$dst, $src}",
5462                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5463                        OpSize;
5464
5465 //===----------------------------------------------------------------------===//
5466 // SSE4.2 - Compare Instructions
5467 //===----------------------------------------------------------------------===//
5468
5469 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
5470 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
5471                               Intrinsic IntId128, bit Is2Addr = 1> {
5472   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
5473        (ins VR128:$src1, VR128:$src2),
5474        !if(Is2Addr,
5475            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5476            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5477        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5478        OpSize;
5479   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
5480        (ins VR128:$src1, i128mem:$src2),
5481        !if(Is2Addr,
5482            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5483            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5484        [(set VR128:$dst,
5485          (IntId128 VR128:$src1,
5486           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5487 }
5488
5489 let Predicates = [HasAVX] in {
5490   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
5491                                      0>, VEX_4V;
5492
5493   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5494             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
5495   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5496             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
5497 }
5498
5499 let Constraints = "$src1 = $dst" in
5500   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
5501
5502 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5503           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
5504 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5505           (PCMPGTQrm VR128:$src1, addr:$src2)>;
5506
5507 //===----------------------------------------------------------------------===//
5508 // SSE4.2 - String/text Processing Instructions
5509 //===----------------------------------------------------------------------===//
5510
5511 // Packed Compare Implicit Length Strings, Return Mask
5512 multiclass pseudo_pcmpistrm<string asm> {
5513   def REG : PseudoI<(outs VR128:$dst),
5514                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5515     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
5516                                                   imm:$src3))]>;
5517   def MEM : PseudoI<(outs VR128:$dst),
5518                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5519     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
5520                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
5521 }
5522
5523 let Defs = [EFLAGS], usesCustomInserter = 1 in {
5524   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
5525   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
5526 }
5527
5528 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
5529   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5530       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5531       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5532   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5533       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5534       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5535 }
5536
5537 let Defs = [XMM0, EFLAGS] in {
5538   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5539       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5540       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5541   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5542       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5543       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5544 }
5545
5546 // Packed Compare Explicit Length Strings, Return Mask
5547 multiclass pseudo_pcmpestrm<string asm> {
5548   def REG : PseudoI<(outs VR128:$dst),
5549                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5550     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5551                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5552   def MEM : PseudoI<(outs VR128:$dst),
5553                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5554     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5555                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5556 }
5557
5558 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5559   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5560   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5561 }
5562
5563 let Predicates = [HasAVX],
5564     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5565   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5566       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5567       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5568   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5569       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5570       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5571 }
5572
5573 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5574   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5575       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5576       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5577   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5578       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5579       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5580 }
5581
5582 // Packed Compare Implicit Length Strings, Return Index
5583 let Defs = [ECX, EFLAGS] in {
5584   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5585     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5586       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5587       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5588       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5589        (implicit EFLAGS)]>, OpSize;
5590     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5591       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5592       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5593       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5594        (implicit EFLAGS)]>, OpSize;
5595   }
5596 }
5597
5598 let Predicates = [HasAVX] in {
5599 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5600                                     VEX;
5601 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5602                                     VEX;
5603 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5604                                     VEX;
5605 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5606                                     VEX;
5607 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5608                                     VEX;
5609 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5610                                     VEX;
5611 }
5612
5613 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5614 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5615 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5616 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5617 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5618 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5619
5620 // Packed Compare Explicit Length Strings, Return Index
5621 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5622   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5623     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5624       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5625       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5626       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5627        (implicit EFLAGS)]>, OpSize;
5628     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5629       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5630       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5631        [(set ECX,
5632              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5633         (implicit EFLAGS)]>, OpSize;
5634   }
5635 }
5636
5637 let Predicates = [HasAVX] in {
5638 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5639                                     VEX;
5640 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5641                                     VEX;
5642 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5643                                     VEX;
5644 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5645                                     VEX;
5646 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5647                                     VEX;
5648 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5649                                     VEX;
5650 }
5651
5652 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5653 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5654 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5655 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5656 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5657 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5658
5659 //===----------------------------------------------------------------------===//
5660 // SSE4.2 - CRC Instructions
5661 //===----------------------------------------------------------------------===//
5662
5663 // No CRC instructions have AVX equivalents
5664
5665 // crc intrinsic instruction
5666 // This set of instructions are only rm, the only difference is the size
5667 // of r and m.
5668 let Constraints = "$src1 = $dst" in {
5669   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5670                       (ins GR32:$src1, i8mem:$src2),
5671                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5672                        [(set GR32:$dst,
5673                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5674                          (load addr:$src2)))]>;
5675   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5676                       (ins GR32:$src1, GR8:$src2),
5677                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5678                        [(set GR32:$dst,
5679                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5680   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5681                       (ins GR32:$src1, i16mem:$src2),
5682                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5683                        [(set GR32:$dst,
5684                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5685                          (load addr:$src2)))]>,
5686                          OpSize;
5687   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5688                       (ins GR32:$src1, GR16:$src2),
5689                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5690                        [(set GR32:$dst,
5691                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5692                          OpSize;
5693   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5694                       (ins GR32:$src1, i32mem:$src2),
5695                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5696                        [(set GR32:$dst,
5697                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5698                          (load addr:$src2)))]>;
5699   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5700                       (ins GR32:$src1, GR32:$src2),
5701                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5702                        [(set GR32:$dst,
5703                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5704   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5705                       (ins GR64:$src1, i8mem:$src2),
5706                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5707                        [(set GR64:$dst,
5708                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5709                          (load addr:$src2)))]>,
5710                          REX_W;
5711   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5712                       (ins GR64:$src1, GR8:$src2),
5713                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5714                        [(set GR64:$dst,
5715                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5716                          REX_W;
5717   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5718                       (ins GR64:$src1, i64mem:$src2),
5719                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5720                        [(set GR64:$dst,
5721                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5722                          (load addr:$src2)))]>,
5723                          REX_W;
5724   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5725                       (ins GR64:$src1, GR64:$src2),
5726                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5727                        [(set GR64:$dst,
5728                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5729                          REX_W;
5730 }
5731
5732 //===----------------------------------------------------------------------===//
5733 // AES-NI Instructions
5734 //===----------------------------------------------------------------------===//
5735
5736 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5737                               Intrinsic IntId128, bit Is2Addr = 1> {
5738   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5739        (ins VR128:$src1, VR128:$src2),
5740        !if(Is2Addr,
5741            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5742            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5743        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5744        OpSize;
5745   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5746        (ins VR128:$src1, i128mem:$src2),
5747        !if(Is2Addr,
5748            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5749            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5750        [(set VR128:$dst,
5751          (IntId128 VR128:$src1,
5752           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5753 }
5754
5755 // Perform One Round of an AES Encryption/Decryption Flow
5756 let Predicates = [HasAVX, HasAES] in {
5757   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5758                          int_x86_aesni_aesenc, 0>, VEX_4V;
5759   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5760                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5761   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5762                          int_x86_aesni_aesdec, 0>, VEX_4V;
5763   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5764                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5765 }
5766
5767 let Constraints = "$src1 = $dst" in {
5768   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5769                          int_x86_aesni_aesenc>;
5770   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5771                          int_x86_aesni_aesenclast>;
5772   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5773                          int_x86_aesni_aesdec>;
5774   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5775                          int_x86_aesni_aesdeclast>;
5776 }
5777
5778 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5779           (AESENCrr VR128:$src1, VR128:$src2)>;
5780 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5781           (AESENCrm VR128:$src1, addr:$src2)>;
5782 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5783           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5784 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5785           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5786 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5787           (AESDECrr VR128:$src1, VR128:$src2)>;
5788 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5789           (AESDECrm VR128:$src1, addr:$src2)>;
5790 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5791           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5792 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5793           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5794
5795 // Perform the AES InvMixColumn Transformation
5796 let Predicates = [HasAVX, HasAES] in {
5797   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5798       (ins VR128:$src1),
5799       "vaesimc\t{$src1, $dst|$dst, $src1}",
5800       [(set VR128:$dst,
5801         (int_x86_aesni_aesimc VR128:$src1))]>,
5802       OpSize, VEX;
5803   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5804       (ins i128mem:$src1),
5805       "vaesimc\t{$src1, $dst|$dst, $src1}",
5806       [(set VR128:$dst,
5807         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5808       OpSize, VEX;
5809 }
5810 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5811   (ins VR128:$src1),
5812   "aesimc\t{$src1, $dst|$dst, $src1}",
5813   [(set VR128:$dst,
5814     (int_x86_aesni_aesimc VR128:$src1))]>,
5815   OpSize;
5816 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5817   (ins i128mem:$src1),
5818   "aesimc\t{$src1, $dst|$dst, $src1}",
5819   [(set VR128:$dst,
5820     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5821   OpSize;
5822
5823 // AES Round Key Generation Assist
5824 let Predicates = [HasAVX, HasAES] in {
5825   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5826       (ins VR128:$src1, i8imm:$src2),
5827       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5828       [(set VR128:$dst,
5829         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5830       OpSize, VEX;
5831   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5832       (ins i128mem:$src1, i8imm:$src2),
5833       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5834       [(set VR128:$dst,
5835         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5836                                         imm:$src2))]>,
5837       OpSize, VEX;
5838 }
5839 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5840   (ins VR128:$src1, i8imm:$src2),
5841   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5842   [(set VR128:$dst,
5843     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5844   OpSize;
5845 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5846   (ins i128mem:$src1, i8imm:$src2),
5847   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5848   [(set VR128:$dst,
5849     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5850                                     imm:$src2))]>,
5851   OpSize;
5852
5853 //===----------------------------------------------------------------------===//
5854 // CLMUL Instructions
5855 //===----------------------------------------------------------------------===//
5856
5857 // Carry-less Multiplication instructions
5858 let Constraints = "$src1 = $dst" in {
5859 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5860            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5861            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5862            []>;
5863
5864 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5865            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5866            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5867            []>;
5868 }
5869
5870 // AVX carry-less Multiplication instructions
5871 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5872            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5873            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5874            []>;
5875
5876 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5877            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5878            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5879            []>;
5880
5881
5882 multiclass pclmul_alias<string asm, int immop> {
5883   def : InstAlias<!strconcat("pclmul", asm,
5884                            "dq {$src, $dst|$dst, $src}"),
5885                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5886
5887   def : InstAlias<!strconcat("pclmul", asm,
5888                              "dq {$src, $dst|$dst, $src}"),
5889                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5890
5891   def : InstAlias<!strconcat("vpclmul", asm,
5892                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5893                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5894
5895   def : InstAlias<!strconcat("vpclmul", asm,
5896                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5897                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5898 }
5899 defm : pclmul_alias<"hqhq", 0x11>;
5900 defm : pclmul_alias<"hqlq", 0x01>;
5901 defm : pclmul_alias<"lqhq", 0x10>;
5902 defm : pclmul_alias<"lqlq", 0x00>;
5903
5904 //===----------------------------------------------------------------------===//
5905 // AVX Instructions
5906 //===----------------------------------------------------------------------===//
5907
5908 //===----------------------------------------------------------------------===//
5909 // VBROADCAST - Load from memory and broadcast to all elements of the
5910 //              destination operand
5911 //
5912 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5913                     X86MemOperand x86memop, Intrinsic Int> :
5914   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5915         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5916         [(set RC:$dst, (Int addr:$src))]>, VEX;
5917
5918 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5919                                    int_x86_avx_vbroadcastss>;
5920 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5921                                    int_x86_avx_vbroadcastss_256>;
5922 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5923                                    int_x86_avx_vbroadcast_sd_256>;
5924 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5925                                    int_x86_avx_vbroadcastf128_pd_256>;
5926
5927 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5928           (VBROADCASTF128 addr:$src)>;
5929
5930 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
5931           (VBROADCASTSSY addr:$src)>;
5932 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
5933           (VBROADCASTSD addr:$src)>;
5934 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
5935           (VBROADCASTSSY addr:$src)>;
5936 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
5937           (VBROADCASTSD addr:$src)>;
5938
5939 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
5940           (VBROADCASTSS addr:$src)>;
5941 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
5942           (VBROADCASTSS addr:$src)>;
5943
5944 //===----------------------------------------------------------------------===//
5945 // VINSERTF128 - Insert packed floating-point values
5946 //
5947 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5948           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5949           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5950           []>, VEX_4V;
5951 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5952           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5953           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5954           []>, VEX_4V;
5955
5956 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5957           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5958 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5959           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5960 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5961           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5962
5963 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5964                                    (i32 imm)),
5965           (VINSERTF128rr VR256:$src1, VR128:$src2,
5966                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5967 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5968                                    (i32 imm)),
5969           (VINSERTF128rr VR256:$src1, VR128:$src2,
5970                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5971 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5972                                    (i32 imm)),
5973           (VINSERTF128rr VR256:$src1, VR128:$src2,
5974                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5975 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5976                                    (i32 imm)),
5977           (VINSERTF128rr VR256:$src1, VR128:$src2,
5978                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5979 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
5980                                    (i32 imm)),
5981           (VINSERTF128rr VR256:$src1, VR128:$src2,
5982                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5983 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
5984                                    (i32 imm)),
5985           (VINSERTF128rr VR256:$src1, VR128:$src2,
5986                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5987
5988 //===----------------------------------------------------------------------===//
5989 // VEXTRACTF128 - Extract packed floating-point values
5990 //
5991 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5992           (ins VR256:$src1, i8imm:$src2),
5993           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5994           []>, VEX;
5995 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5996           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5997           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5998           []>, VEX;
5999
6000 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
6001           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6002 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
6003           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6004 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
6005           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
6006
6007 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6008           (v4f32 (VEXTRACTF128rr
6009                     (v8f32 VR256:$src1),
6010                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6011 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6012           (v2f64 (VEXTRACTF128rr
6013                     (v4f64 VR256:$src1),
6014                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6015 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6016           (v4i32 (VEXTRACTF128rr
6017                     (v8i32 VR256:$src1),
6018                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6019 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6020           (v2i64 (VEXTRACTF128rr
6021                     (v4i64 VR256:$src1),
6022                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6023 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6024           (v8i16 (VEXTRACTF128rr
6025                     (v16i16 VR256:$src1),
6026                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6027 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
6028           (v16i8 (VEXTRACTF128rr
6029                     (v32i8 VR256:$src1),
6030                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
6031
6032 //===----------------------------------------------------------------------===//
6033 // VMASKMOV - Conditional SIMD Packed Loads and Stores
6034 //
6035 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
6036                           Intrinsic IntLd, Intrinsic IntLd256,
6037                           Intrinsic IntSt, Intrinsic IntSt256,
6038                           PatFrag pf128, PatFrag pf256> {
6039   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
6040              (ins VR128:$src1, f128mem:$src2),
6041              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6042              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
6043              VEX_4V;
6044   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
6045              (ins VR256:$src1, f256mem:$src2),
6046              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6047              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
6048              VEX_4V;
6049   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
6050              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
6051              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6052              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
6053   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
6054              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
6055              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6056              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
6057 }
6058
6059 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
6060                                  int_x86_avx_maskload_ps,
6061                                  int_x86_avx_maskload_ps_256,
6062                                  int_x86_avx_maskstore_ps,
6063                                  int_x86_avx_maskstore_ps_256,
6064                                  memopv4f32, memopv8f32>;
6065 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
6066                                  int_x86_avx_maskload_pd,
6067                                  int_x86_avx_maskload_pd_256,
6068                                  int_x86_avx_maskstore_pd,
6069                                  int_x86_avx_maskstore_pd_256,
6070                                  memopv2f64, memopv4f64>;
6071
6072 //===----------------------------------------------------------------------===//
6073 // VPERMIL - Permute Single and Double Floating-Point Values
6074 //
6075 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
6076                       RegisterClass RC, X86MemOperand x86memop_f,
6077                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
6078                       Intrinsic IntVar, Intrinsic IntImm> {
6079   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
6080              (ins RC:$src1, RC:$src2),
6081              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6082              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
6083   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
6084              (ins RC:$src1, x86memop_i:$src2),
6085              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6086              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
6087
6088   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
6089              (ins RC:$src1, i8imm:$src2),
6090              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6091              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
6092   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
6093              (ins x86memop_f:$src1, i8imm:$src2),
6094              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6095              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
6096 }
6097
6098 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
6099                              memopv4f32, memopv4i32,
6100                              int_x86_avx_vpermilvar_ps,
6101                              int_x86_avx_vpermil_ps>;
6102 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
6103                              memopv8f32, memopv8i32,
6104                              int_x86_avx_vpermilvar_ps_256,
6105                              int_x86_avx_vpermil_ps_256>;
6106 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
6107                              memopv2f64, memopv2i64,
6108                              int_x86_avx_vpermilvar_pd,
6109                              int_x86_avx_vpermil_pd>;
6110 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
6111                              memopv4f64, memopv4i64,
6112                              int_x86_avx_vpermilvar_pd_256,
6113                              int_x86_avx_vpermil_pd_256>;
6114
6115 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6116           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6117 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6118           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6119 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
6120           (VPERMILPSYri VR256:$src1, imm:$imm)>;
6121 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
6122           (VPERMILPDYri VR256:$src1, imm:$imm)>;
6123
6124 //===----------------------------------------------------------------------===//
6125 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
6126 //
6127 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
6128           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
6129           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6130           []>, VEX_4V;
6131 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
6132           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
6133           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6134           []>, VEX_4V;
6135
6136 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
6137           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6138 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
6139           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6140 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
6141           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
6142
6143 def : Pat<(int_x86_avx_vperm2f128_ps_256
6144                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
6145           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6146 def : Pat<(int_x86_avx_vperm2f128_pd_256
6147                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
6148           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6149 def : Pat<(int_x86_avx_vperm2f128_si_256
6150                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
6151           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
6152
6153 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6154           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6155 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6156           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6157 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6158           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6159 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6160           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6161 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6162           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6163 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
6164           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
6165
6166 //===----------------------------------------------------------------------===//
6167 // VZERO - Zero YMM registers
6168 //
6169 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
6170             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
6171   // Zero All YMM registers
6172   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
6173                    [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
6174
6175   // Zero Upper bits of YMM registers
6176   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
6177                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
6178 }
6179
6180 //===----------------------------------------------------------------------===//
6181 // SSE Shuffle pattern fragments
6182 //===----------------------------------------------------------------------===//
6183
6184 // This is part of a "work in progress" refactoring. The idea is that all
6185 // vector shuffles are going to be translated into target specific nodes and
6186 // directly matched by the patterns below (which can be changed along the way)
6187 // The AVX version of some but not all of them are described here, and more
6188 // should come in a near future.
6189
6190 // Shuffle with MOVLHPD
6191 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
6192                     (scalar_to_vector (loadf64 addr:$src2)))),
6193           (MOVHPDrm VR128:$src1, addr:$src2)>;
6194
6195 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
6196 // is during lowering, where it's not possible to recognize the load fold cause
6197 // it has two uses through a bitcast. One use disappears at isel time and the
6198 // fold opportunity reappears.
6199 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
6200                     (scalar_to_vector (loadf64 addr:$src2)))),
6201           (MOVHPDrm VR128:$src1, addr:$src2)>;
6202
6203 // Shuffle with MOVSS
6204 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
6205           (MOVSSrr VR128:$src1, FR32:$src2)>;
6206 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
6207           (MOVSSrr (v4i32 VR128:$src1),
6208                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
6209 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
6210           (MOVSSrr (v4f32 VR128:$src1),
6211                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
6212
6213 // Shuffle with MOVSD
6214 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
6215           (MOVSDrr VR128:$src1, FR64:$src2)>;
6216 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
6217           (MOVSDrr (v2i64 VR128:$src1),
6218                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
6219 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
6220           (MOVSDrr (v2f64 VR128:$src1),
6221                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
6222 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
6223           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
6224 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
6225           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
6226
6227 // Shuffle with MOVLPS
6228 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
6229           (MOVLPSrm VR128:$src1, addr:$src2)>;
6230 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
6231           (MOVLPSrm VR128:$src1, addr:$src2)>;
6232 def : Pat<(X86Movlps VR128:$src1,
6233                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
6234           (MOVLPSrm VR128:$src1, addr:$src2)>;
6235 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
6236 // is during lowering, where it's not possible to recognize the load fold cause
6237 // it has two uses through a bitcast. One use disappears at isel time and the
6238 // fold opportunity reappears.
6239 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
6240           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
6241
6242 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
6243           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
6244
6245 // Shuffle with MOVLPD
6246 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6247           (MOVLPDrm VR128:$src1, addr:$src2)>;
6248 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6249           (MOVLPDrm VR128:$src1, addr:$src2)>;
6250 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
6251                             (scalar_to_vector (loadf64 addr:$src2)))),
6252           (MOVLPDrm VR128:$src1, addr:$src2)>;
6253
6254 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
6255 def : Pat<(store (f64 (vector_extract
6256           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6257           (MOVHPSmr addr:$dst, VR128:$src)>;
6258 def : Pat<(store (f64 (vector_extract
6259           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6260           (MOVHPDmr addr:$dst, VR128:$src)>;
6261
6262 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
6263           (MOVLPSmr addr:$src1, VR128:$src2)>;
6264 def : Pat<(store (v4i32 (X86Movlps
6265                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
6266           (MOVLPSmr addr:$src1, VR128:$src2)>;
6267
6268 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6269           (MOVLPDmr addr:$src1, VR128:$src2)>;
6270 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6271           (MOVLPDmr addr:$src1, VR128:$src2)>;