lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 //===----------------------------------------------------------------------===//
 155 // SSE 1 & 2 Instructions Classes
 156 //===----------------------------------------------------------------------===//
 157
 158 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 159 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 160                            RegisterClass RC, X86MemOperand x86memop,
 161                            OpndItins itins,
 162                            bit Is2Addr = 1> {
 163   let isCommutable = 1 in {
 164     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 165        !if(Is2Addr,
 166            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 167            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 168        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 169        Sched<[itins.Sched]>;
 170   }
 171   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 172        !if(Is2Addr,
 173            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 174            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 175        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 176        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 177 }
 178
 179 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 180 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 181                              string asm, string SSEVer, string FPSizeStr,
 182                              Operand memopr, ComplexPattern mem_cpat,
 183                              OpndItins itins,
 184                              bit Is2Addr = 1> {
 185   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 186        !if(Is2Addr,
 187            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 188            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 189        [(set RC:$dst, (!cast<Intrinsic>(
 190                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 191              RC:$src1, RC:$src2))], itins.rr>,
 192        Sched<[itins.Sched]>;
 193   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 194        !if(Is2Addr,
 195            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 196            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 197        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 198                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 199              RC:$src1, mem_cpat:$src2))], itins.rm>,
 200        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 201 }
 202
 203 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 204 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 205                            RegisterClass RC, ValueType vt,
 206                            X86MemOperand x86memop, PatFrag mem_frag,
 207                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 208   let isCommutable = 1 in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 214        Sched<[itins.Sched]>;
 215   let mayLoad = 1 in
 216     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 217        !if(Is2Addr,
 218            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 219            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 220        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 221           itins.rm, d>,
 222        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 223 }
 224
 225 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 226 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 227                                       string OpcodeStr, X86MemOperand x86memop,
 228                                       list<dag> pat_rr, list<dag> pat_rm,
 229                                       bit Is2Addr = 1> {
 230   let isCommutable = 1, hasSideEffects = 0 in
 231     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 232        !if(Is2Addr,
 233            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 234            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 235        pat_rr, NoItinerary, d>,
 236        Sched<[WriteVecLogic]>;
 237   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 238        !if(Is2Addr,
 239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 241        pat_rm, NoItinerary, d>,
 242        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 243 }
 244
 245 //===----------------------------------------------------------------------===//
 246 //  Non-instruction patterns
 247 //===----------------------------------------------------------------------===//
 248
 249 // A vector extract of the first f32/f64 position is a subregister copy
 250 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 251           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 252 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 253           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 254
 255 // A 128-bit subvector extract from the first 256-bit vector position
 256 // is a subregister copy that needs no instruction.
 257 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 258           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 259 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 260           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 261
 262 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 263           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 264 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 265           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 266
 267 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 268           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 269 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 270           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 271
 272 // A 128-bit subvector insert to the first 256-bit vector position
 273 // is a subregister copy that needs no instruction.
 274 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 275 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 276           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 278           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 280           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 282           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 284           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 285 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 286           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 287 }
 288
 289 // Implicitly promote a 32-bit scalar to a vector.
 290 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 291           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 292 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 293           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 294 // Implicitly promote a 64-bit scalar to a vector.
 295 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 296           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 297 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 298           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 299
 300 // Bitcasts between 128-bit vector types. Return the original type since
 301 // no instruction is needed for the conversion
 302 let Predicates = [HasSSE2] in {
 303   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 304   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 305   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 306   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 307   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 308   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 309   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 310   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 311   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 312   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 313   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 314   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 315   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 316   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 317   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 318   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 319   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 320   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 321   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 322   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 323   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 324   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 325   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 326   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 327   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 328   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 329   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 330   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 331   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 332   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 333 }
 334
 335 // Bitcasts between 256-bit vector types. Return the original type since
 336 // no instruction is needed for the conversion
 337 let Predicates = [HasAVX] in {
 338   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 339   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 340   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 341   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 342   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 343   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 344   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 345   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 346   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 347   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 348   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 349   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 350   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 351   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 352   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 353   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 354   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 355   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 356   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 357   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 358   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 359   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 360   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 361   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 362   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 363   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 364   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 365   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 366   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 367   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 368 }
 369
 370 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 371 // This is expanded by ExpandPostRAPseudos.
 372 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 373     isPseudo = 1, SchedRW = [WriteZero] in {
 374   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 375                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 376   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 377                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 378 }
 379
 380 //===----------------------------------------------------------------------===//
 381 // AVX & SSE - Zero/One Vectors
 382 //===----------------------------------------------------------------------===//
 383
 384 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 385 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 386 // swizzled by ExecutionDepsFix to pxor.
 387 // We set canFoldAsLoad because this can be converted to a constant-pool
 388 // load of an all-zeros value if folding it would be beneficial.
 389 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 390     isPseudo = 1, SchedRW = [WriteZero] in {
 391 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 392                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 393 }
 394
 395 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 396 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 397 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 398 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 399 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 400
 401
 402 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 403 // and doesn't need it because on sandy bridge the register is set to zero
 404 // at the rename stage without using any execution unit, so SET0PSY
 405 // and SET0PDY can be used for vector int instructions without penalty
 406 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 407     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 408 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 409                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 410 }
 411
 412 let Predicates = [HasAVX] in
 413   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 414
 415 let Predicates = [HasAVX2] in {
 416   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 417   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 418   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 419   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 420 }
 421
 422 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 423 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 424 let Predicates = [HasAVX1Only] in {
 425 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 426 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 427           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 428
 429 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 430 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 431           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 432
 433 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 434 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 435           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 436
 437 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 438 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 439           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 440 }
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 445     isPseudo = 1, SchedRW = [WriteZero] in {
 446   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 447                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 448   let Predicates = [HasAVX2] in
 449   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 450                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 451 }
 452
 453
 454 //===----------------------------------------------------------------------===//
 455 // SSE 1 & 2 - Move FP Scalar Instructions
 456 //
 457 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 458 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 459 // is used instead. Register-to-register movss/movsd is not modeled as an
 460 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 461 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 462 //===----------------------------------------------------------------------===//
 463
 464 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 465                          X86MemOperand x86memop, string base_opc,
 466                          string asm_opr> {
 467   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 468               (ins VR128:$src1, RC:$src2),
 469               !strconcat(base_opc, asm_opr),
 470               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 471                                  (scalar_to_vector RC:$src2))))],
 472               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 473
 474   // For the disassembler
 475   let isCodeGenOnly = 1, hasSideEffects = 0 in
 476   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 477                   (ins VR128:$src1, RC:$src2),
 478                   !strconcat(base_opc, asm_opr),
 479                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 480 }
 481
 482 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 483                       X86MemOperand x86memop, string OpcodeStr> {
 484   // AVX
 485   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 486                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 487                               VEX_4V, VEX_LIG;
 488
 489   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 490                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 491                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 492                      VEX, VEX_LIG, Sched<[WriteStore]>;
 493   // SSE1 & 2
 494   let Constraints = "$src1 = $dst" in {
 495     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 496                               "\t{$src2, $dst|$dst, $src2}">;
 497   }
 498
 499   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 500                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 501                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 502                   Sched<[WriteStore]>;
 503 }
 504
 505 // Loading from memory automatically zeroing upper bits.
 506 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 507                          PatFrag mem_pat, string OpcodeStr> {
 508   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 509                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 510                      [(set RC:$dst, (mem_pat addr:$src))],
 511                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 512   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 513                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 514                      [(set RC:$dst, (mem_pat addr:$src))],
 515                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 516 }
 517
 518 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 519 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 520
 521 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 522   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 523
 524   let AddedComplexity = 20 in
 525     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 526 }
 527
 528 // Patterns
 529 let Predicates = [UseAVX] in {
 530   let AddedComplexity = 15 in {
 531   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 532   // MOVS{S,D} to the lower bits.
 533   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 534             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 535   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 536             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 537   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 538             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 539   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 540             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 541
 542   // Move low f32 and clear high bits.
 543   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 544             (SUBREG_TO_REG (i32 0),
 545              (VMOVSSrr (v4f32 (V_SET0)),
 546                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 547   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 548             (SUBREG_TO_REG (i32 0),
 549              (VMOVSSrr (v4i32 (V_SET0)),
 550                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 551   }
 552
 553   let AddedComplexity = 20 in {
 554   // MOVSSrm zeros the high parts of the register; represent this
 555   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 556   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 557             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 558   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 559             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 560   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 561             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 562
 563   // MOVSDrm zeros the high parts of the register; represent this
 564   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 565   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 566             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 567   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 568             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 569   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 570             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 571   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 572             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 573   def : Pat<(v2f64 (X86vzload addr:$src)),
 574             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 575
 576   // Represent the same patterns above but in the form they appear for
 577   // 256-bit types
 578   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 579                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 581   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 582                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 583             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 584   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 585                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 586             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 587   }
 588   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 589                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 590             (SUBREG_TO_REG (i32 0),
 591                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 592                            sub_xmm)>;
 593   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 594                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 595             (SUBREG_TO_REG (i64 0),
 596                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 597                            sub_xmm)>;
 598   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 599                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 600             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 601
 602   // Move low f64 and clear high bits.
 603   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 604             (SUBREG_TO_REG (i32 0),
 605              (VMOVSDrr (v2f64 (V_SET0)),
 606                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 607
 608   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 609             (SUBREG_TO_REG (i32 0),
 610              (VMOVSDrr (v2i64 (V_SET0)),
 611                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 612
 613   // Extract and store.
 614   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 615                    addr:$dst),
 616             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 617   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 618                    addr:$dst),
 619             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 620
 621   // Shuffle with VMOVSS
 622   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 623             (VMOVSSrr (v4i32 VR128:$src1),
 624                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 625   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 626             (VMOVSSrr (v4f32 VR128:$src1),
 627                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 628
 629   // 256-bit variants
 630   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 631             (SUBREG_TO_REG (i32 0),
 632               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 633                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 634               sub_xmm)>;
 635   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 636             (SUBREG_TO_REG (i32 0),
 637               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 638                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 639               sub_xmm)>;
 640
 641   // Shuffle with VMOVSD
 642   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 643             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 644   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 645             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 646   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 648   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 649             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 650
 651   // 256-bit variants
 652   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 653             (SUBREG_TO_REG (i32 0),
 654               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 655                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 656               sub_xmm)>;
 657   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 658             (SUBREG_TO_REG (i32 0),
 659               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 660                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 661               sub_xmm)>;
 662
 663
 664   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 665   // is during lowering, where it's not possible to recognize the fold cause
 666   // it has two uses through a bitcast. One use disappears at isel time and the
 667   // fold opportunity reappears.
 668   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676 }
 677
 678 let Predicates = [UseSSE1] in {
 679   let AddedComplexity = 15 in {
 680   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 681   // MOVSS to the lower bits.
 682   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 683             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 684   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 685             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 686   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 687             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 688   }
 689
 690   let AddedComplexity = 20 in {
 691   // MOVSSrm already zeros the high parts of the register.
 692   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 693             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 694   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 695             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 696   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 697             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 698   }
 699
 700   // Extract and store.
 701   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 702                    addr:$dst),
 703             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 704
 705   // Shuffle with MOVSS
 706   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 707             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 708   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 709             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 710 }
 711
 712 let Predicates = [UseSSE2] in {
 713   let AddedComplexity = 15 in {
 714   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 715   // MOVSD to the lower bits.
 716   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 717             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 718   }
 719
 720   let AddedComplexity = 20 in {
 721   // MOVSDrm already zeros the high parts of the register.
 722   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 723             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 724   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 726   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 727             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 728   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 729             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 730   def : Pat<(v2f64 (X86vzload addr:$src)),
 731             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 732   }
 733
 734   // Extract and store.
 735   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 736                    addr:$dst),
 737             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 738
 739   // Shuffle with MOVSD
 740   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 741             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 742   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 743             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 744   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 745             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 746   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 747             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 748
 749   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 750   // is during lowering, where it's not possible to recognize the fold cause
 751   // it has two uses through a bitcast. One use disappears at isel time and the
 752   // fold opportunity reappears.
 753   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 754             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 755   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 756             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 757   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 758             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 759   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 760             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 761 }
 762
 763 //===----------------------------------------------------------------------===//
 764 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 765 //===----------------------------------------------------------------------===//
 766
 767 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 768                             X86MemOperand x86memop, PatFrag ld_frag,
 769                             string asm, Domain d,
 770                             OpndItins itins,
 771                             bit IsReMaterializable = 1> {
 772 let neverHasSideEffects = 1 in
 773   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 774               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 775            Sched<[WriteMove]>;
 776 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 777   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 778               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 779                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 780            Sched<[WriteLoad]>;
 781 }
 782
 783 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 784                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 785                               TB, VEX;
 786 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 787                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 788                               TB, OpSize, VEX;
 789 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 790                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 791                               TB, VEX;
 792 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 793                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 794                               TB, OpSize, VEX;
 795
 796 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 797                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 798                               TB, VEX, VEX_L;
 799 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 800                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 801                               TB, OpSize, VEX, VEX_L;
 802 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 803                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 804                               TB, VEX, VEX_L;
 805 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 806                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 807                               TB, OpSize, VEX, VEX_L;
 808 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 809                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 810                               TB;
 811 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 812                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 813                               TB, OpSize;
 814 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 815                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 816                               TB;
 817 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 818                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 819                               TB, OpSize;
 820
 821 let SchedRW = [WriteStore] in {
 822 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 823                    "movaps\t{$src, $dst|$dst, $src}",
 824                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 825                    IIC_SSE_MOVA_P_MR>, VEX;
 826 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 827                    "movapd\t{$src, $dst|$dst, $src}",
 828                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 829                    IIC_SSE_MOVA_P_MR>, VEX;
 830 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 831                    "movups\t{$src, $dst|$dst, $src}",
 832                    [(store (v4f32 VR128:$src), addr:$dst)],
 833                    IIC_SSE_MOVU_P_MR>, VEX;
 834 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 835                    "movupd\t{$src, $dst|$dst, $src}",
 836                    [(store (v2f64 VR128:$src), addr:$dst)],
 837                    IIC_SSE_MOVU_P_MR>, VEX;
 838 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 839                    "movaps\t{$src, $dst|$dst, $src}",
 840                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 841                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 842 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 843                    "movapd\t{$src, $dst|$dst, $src}",
 844                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 845                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 846 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 847                    "movups\t{$src, $dst|$dst, $src}",
 848                    [(store (v8f32 VR256:$src), addr:$dst)],
 849                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 850 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 851                    "movupd\t{$src, $dst|$dst, $src}",
 852                    [(store (v4f64 VR256:$src), addr:$dst)],
 853                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 854 } // SchedRW
 855
 856 // For disassembler
 857 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 858   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 859                           (ins VR128:$src),
 860                           "movaps\t{$src, $dst|$dst, $src}", [],
 861                           IIC_SSE_MOVA_P_RR>, VEX;
 862   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 863                            (ins VR128:$src),
 864                            "movapd\t{$src, $dst|$dst, $src}", [],
 865                            IIC_SSE_MOVA_P_RR>, VEX;
 866   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 867                            (ins VR128:$src),
 868                            "movups\t{$src, $dst|$dst, $src}", [],
 869                            IIC_SSE_MOVU_P_RR>, VEX;
 870   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 871                            (ins VR128:$src),
 872                            "movupd\t{$src, $dst|$dst, $src}", [],
 873                            IIC_SSE_MOVU_P_RR>, VEX;
 874   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 875                             (ins VR256:$src),
 876                             "movaps\t{$src, $dst|$dst, $src}", [],
 877                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 878   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 879                             (ins VR256:$src),
 880                             "movapd\t{$src, $dst|$dst, $src}", [],
 881                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 882   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 883                             (ins VR256:$src),
 884                             "movups\t{$src, $dst|$dst, $src}", [],
 885                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 886   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 887                             (ins VR256:$src),
 888                             "movupd\t{$src, $dst|$dst, $src}", [],
 889                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 890 }
 891
 892 let Predicates = [HasAVX] in {
 893 def : Pat<(v8i32 (X86vzmovl
 894                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 895           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 896 def : Pat<(v4i64 (X86vzmovl
 897                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 898           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 899 def : Pat<(v8f32 (X86vzmovl
 900                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 901           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 902 def : Pat<(v4f64 (X86vzmovl
 903                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 904           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 905 }
 906
 907
 908 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 909           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 910 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 911           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 912
 913 let SchedRW = [WriteStore] in {
 914 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 915                    "movaps\t{$src, $dst|$dst, $src}",
 916                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 917                    IIC_SSE_MOVA_P_MR>;
 918 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 919                    "movapd\t{$src, $dst|$dst, $src}",
 920                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 921                    IIC_SSE_MOVA_P_MR>;
 922 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 923                    "movups\t{$src, $dst|$dst, $src}",
 924                    [(store (v4f32 VR128:$src), addr:$dst)],
 925                    IIC_SSE_MOVU_P_MR>;
 926 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 927                    "movupd\t{$src, $dst|$dst, $src}",
 928                    [(store (v2f64 VR128:$src), addr:$dst)],
 929                    IIC_SSE_MOVU_P_MR>;
 930 } // SchedRW
 931
 932 // For disassembler
 933 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 934   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 935                          "movaps\t{$src, $dst|$dst, $src}", [],
 936                          IIC_SSE_MOVA_P_RR>;
 937   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 938                          "movapd\t{$src, $dst|$dst, $src}", [],
 939                          IIC_SSE_MOVA_P_RR>;
 940   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 941                          "movups\t{$src, $dst|$dst, $src}", [],
 942                          IIC_SSE_MOVU_P_RR>;
 943   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 944                          "movupd\t{$src, $dst|$dst, $src}", [],
 945                          IIC_SSE_MOVU_P_RR>;
 946 }
 947
 948 let Predicates = [HasAVX] in {
 949   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 950             (VMOVUPSmr addr:$dst, VR128:$src)>;
 951   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 952             (VMOVUPDmr addr:$dst, VR128:$src)>;
 953 }
 954
 955 let Predicates = [UseSSE1] in
 956   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958 let Predicates = [UseSSE2] in
 959   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 960             (MOVUPDmr addr:$dst, VR128:$src)>;
 961
 962 // Use vmovaps/vmovups for AVX integer load/store.
 963 let Predicates = [HasAVX] in {
 964   // 128-bit load/store
 965   def : Pat<(alignedloadv2i64 addr:$src),
 966             (VMOVAPSrm addr:$src)>;
 967   def : Pat<(loadv2i64 addr:$src),
 968             (VMOVUPSrm addr:$src)>;
 969
 970   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 971             (VMOVAPSmr addr:$dst, VR128:$src)>;
 972   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 973             (VMOVAPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 975             (VMOVAPSmr addr:$dst, VR128:$src)>;
 976   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 977             (VMOVAPSmr addr:$dst, VR128:$src)>;
 978   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 979             (VMOVUPSmr addr:$dst, VR128:$src)>;
 980   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 981             (VMOVUPSmr addr:$dst, VR128:$src)>;
 982   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 983             (VMOVUPSmr addr:$dst, VR128:$src)>;
 984   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 985             (VMOVUPSmr addr:$dst, VR128:$src)>;
 986
 987   // 256-bit load/store
 988   def : Pat<(alignedloadv4i64 addr:$src),
 989             (VMOVAPSYrm addr:$src)>;
 990   def : Pat<(loadv4i64 addr:$src),
 991             (VMOVUPSYrm addr:$src)>;
 992   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 993             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 994   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 995             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 996   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 997             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 998   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 999             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1000   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1001             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1002   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1003             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1004   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1005             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1006   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1007             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1008
1009   // Special patterns for storing subvector extracts of lower 128-bits
1010   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1011   def : Pat<(alignedstore (v2f64 (extract_subvector
1012                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1013             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1014   def : Pat<(alignedstore (v4f32 (extract_subvector
1015                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1016             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1017   def : Pat<(alignedstore (v2i64 (extract_subvector
1018                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1019             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1020   def : Pat<(alignedstore (v4i32 (extract_subvector
1021                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1022             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1023   def : Pat<(alignedstore (v8i16 (extract_subvector
1024                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1025             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1026   def : Pat<(alignedstore (v16i8 (extract_subvector
1027                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1028             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1029
1030   def : Pat<(store (v2f64 (extract_subvector
1031                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1032             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1033   def : Pat<(store (v4f32 (extract_subvector
1034                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1035             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1036   def : Pat<(store (v2i64 (extract_subvector
1037                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1038             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1039   def : Pat<(store (v4i32 (extract_subvector
1040                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042   def : Pat<(store (v8i16 (extract_subvector
1043                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1044             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1045   def : Pat<(store (v16i8 (extract_subvector
1046                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1047             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1048 }
1049
1050 // Use movaps / movups for SSE integer load / store (one byte shorter).
1051 // The instructions selected below are then converted to MOVDQA/MOVDQU
1052 // during the SSE domain pass.
1053 let Predicates = [UseSSE1] in {
1054   def : Pat<(alignedloadv2i64 addr:$src),
1055             (MOVAPSrm addr:$src)>;
1056   def : Pat<(loadv2i64 addr:$src),
1057             (MOVUPSrm addr:$src)>;
1058
1059   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1060             (MOVAPSmr addr:$dst, VR128:$src)>;
1061   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1062             (MOVAPSmr addr:$dst, VR128:$src)>;
1063   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1064             (MOVAPSmr addr:$dst, VR128:$src)>;
1065   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1066             (MOVAPSmr addr:$dst, VR128:$src)>;
1067   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1068             (MOVUPSmr addr:$dst, VR128:$src)>;
1069   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1070             (MOVUPSmr addr:$dst, VR128:$src)>;
1071   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1072             (MOVUPSmr addr:$dst, VR128:$src)>;
1073   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1074             (MOVUPSmr addr:$dst, VR128:$src)>;
1075 }
1076
1077 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1078 // bits are disregarded. FIXME: Set encoding to pseudo!
1079 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
1080 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1081                        "movaps\t{$src, $dst|$dst, $src}", [],
1082                        IIC_SSE_MOVA_P_RR>, VEX;
1083 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1084                        "movapd\t{$src, $dst|$dst, $src}", [],
1085                        IIC_SSE_MOVA_P_RR>, VEX;
1086 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1087                      "movaps\t{$src, $dst|$dst, $src}", [],
1088                      IIC_SSE_MOVA_P_RR>;
1089 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1090                      "movapd\t{$src, $dst|$dst, $src}", [],
1091                      IIC_SSE_MOVA_P_RR>;
1092 }
1093
1094 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1095 // bits are disregarded. FIXME: Set encoding to pseudo!
1096 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1097 let isCodeGenOnly = 1 in {
1098   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1099                          "movaps\t{$src, $dst|$dst, $src}",
1100                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1101                          IIC_SSE_MOVA_P_RM>, VEX;
1102   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1103                          "movapd\t{$src, $dst|$dst, $src}",
1104                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1105                          IIC_SSE_MOVA_P_RM>, VEX;
1106 }
1107 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1108                      "movaps\t{$src, $dst|$dst, $src}",
1109                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1110                      IIC_SSE_MOVA_P_RM>;
1111 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1112                      "movapd\t{$src, $dst|$dst, $src}",
1113                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1114                      IIC_SSE_MOVA_P_RM>;
1115 }
1116
1117 //===----------------------------------------------------------------------===//
1118 // SSE 1 & 2 - Move Low packed FP Instructions
1119 //===----------------------------------------------------------------------===//
1120
1121 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1122                                       string base_opc, string asm_opr,
1123                                       InstrItinClass itin> {
1124   def PSrm : PI<opc, MRMSrcMem,
1125          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1126          !strconcat(base_opc, "s", asm_opr),
1127      [(set VR128:$dst,
1128        (psnode VR128:$src1,
1129               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1130               itin, SSEPackedSingle>, TB,
1131      Sched<[WriteShuffleLd, ReadAfterLd]>;
1132
1133   def PDrm : PI<opc, MRMSrcMem,
1134          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1135          !strconcat(base_opc, "d", asm_opr),
1136      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1137                               (scalar_to_vector (loadf64 addr:$src2)))))],
1138               itin, SSEPackedDouble>, TB, OpSize,
1139      Sched<[WriteShuffleLd, ReadAfterLd]>;
1140
1141 }
1142
1143 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1144                                  string base_opc, InstrItinClass itin> {
1145   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1146                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1147                                     itin>, VEX_4V;
1148
1149 let Constraints = "$src1 = $dst" in
1150   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1151                                     "\t{$src2, $dst|$dst, $src2}",
1152                                     itin>;
1153 }
1154
1155 let AddedComplexity = 20 in {
1156   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1157                                     IIC_SSE_MOV_LH>;
1158 }
1159
1160 let SchedRW = [WriteStore] in {
1161 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1162                    "movlps\t{$src, $dst|$dst, $src}",
1163                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1164                                  (iPTR 0))), addr:$dst)],
1165                                  IIC_SSE_MOV_LH>, VEX;
1166 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1167                    "movlpd\t{$src, $dst|$dst, $src}",
1168                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1169                                  (iPTR 0))), addr:$dst)],
1170                                  IIC_SSE_MOV_LH>, VEX;
1171 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1172                    "movlps\t{$src, $dst|$dst, $src}",
1173                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1174                                  (iPTR 0))), addr:$dst)],
1175                                  IIC_SSE_MOV_LH>;
1176 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1177                    "movlpd\t{$src, $dst|$dst, $src}",
1178                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1179                                  (iPTR 0))), addr:$dst)],
1180                                  IIC_SSE_MOV_LH>;
1181 } // SchedRW
1182
1183 let Predicates = [HasAVX] in {
1184   // Shuffle with VMOVLPS
1185   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1186             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1187   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1188             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1189
1190   // Shuffle with VMOVLPD
1191   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1192             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1193   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1194             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1195
1196   // Store patterns
1197   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1198                    addr:$src1),
1199             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1200   def : Pat<(store (v4i32 (X86Movlps
1201                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1202             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1203   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1204                    addr:$src1),
1205             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1206   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1207                    addr:$src1),
1208             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1209 }
1210
1211 let Predicates = [UseSSE1] in {
1212   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1213   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1214                                  (iPTR 0))), addr:$src1),
1215             (MOVLPSmr addr:$src1, VR128:$src2)>;
1216
1217   // Shuffle with MOVLPS
1218   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1219             (MOVLPSrm VR128:$src1, addr:$src2)>;
1220   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1221             (MOVLPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlps VR128:$src1,
1223                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (MOVLPSrm VR128:$src1, addr:$src2)>;
1225
1226   // Store patterns
1227   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1228                                       addr:$src1),
1229             (MOVLPSmr addr:$src1, VR128:$src2)>;
1230   def : Pat<(store (v4i32 (X86Movlps
1231                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1232                               addr:$src1),
1233             (MOVLPSmr addr:$src1, VR128:$src2)>;
1234 }
1235
1236 let Predicates = [UseSSE2] in {
1237   // Shuffle with MOVLPD
1238   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1239             (MOVLPDrm VR128:$src1, addr:$src2)>;
1240   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1241             (MOVLPDrm VR128:$src1, addr:$src2)>;
1242
1243   // Store patterns
1244   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1245                            addr:$src1),
1246             (MOVLPDmr addr:$src1, VR128:$src2)>;
1247   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1248                            addr:$src1),
1249             (MOVLPDmr addr:$src1, VR128:$src2)>;
1250 }
1251
1252 //===----------------------------------------------------------------------===//
1253 // SSE 1 & 2 - Move Hi packed FP Instructions
1254 //===----------------------------------------------------------------------===//
1255
1256 let AddedComplexity = 20 in {
1257   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1258                                     IIC_SSE_MOV_LH>;
1259 }
1260
1261 let SchedRW = [WriteStore] in {
1262 // v2f64 extract element 1 is always custom lowered to unpack high to low
1263 // and extract element 0 so the non-store version isn't too horrible.
1264 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1265                    "movhps\t{$src, $dst|$dst, $src}",
1266                    [(store (f64 (vector_extract
1267                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1268                                             (bc_v2f64 (v4f32 VR128:$src))),
1269                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1270 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1271                    "movhpd\t{$src, $dst|$dst, $src}",
1272                    [(store (f64 (vector_extract
1273                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1274                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1275 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1276                    "movhps\t{$src, $dst|$dst, $src}",
1277                    [(store (f64 (vector_extract
1278                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1279                                             (bc_v2f64 (v4f32 VR128:$src))),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1281 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1282                    "movhpd\t{$src, $dst|$dst, $src}",
1283                    [(store (f64 (vector_extract
1284                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1285                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1286 } // SchedRW
1287
1288 let Predicates = [HasAVX] in {
1289   // VMOVHPS patterns
1290   def : Pat<(X86Movlhps VR128:$src1,
1291                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1292             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1293   def : Pat<(X86Movlhps VR128:$src1,
1294                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1295             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1296
1297   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1298   // is during lowering, where it's not possible to recognize the load fold
1299   // cause it has two uses through a bitcast. One use disappears at isel time
1300   // and the fold opportunity reappears.
1301   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1302                       (scalar_to_vector (loadf64 addr:$src2)))),
1303             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1304 }
1305
1306 let Predicates = [UseSSE1] in {
1307   // MOVHPS patterns
1308   def : Pat<(X86Movlhps VR128:$src1,
1309                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1310             (MOVHPSrm VR128:$src1, addr:$src2)>;
1311   def : Pat<(X86Movlhps VR128:$src1,
1312                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1313             (MOVHPSrm VR128:$src1, addr:$src2)>;
1314 }
1315
1316 let Predicates = [UseSSE2] in {
1317   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1318   // is during lowering, where it's not possible to recognize the load fold
1319   // cause it has two uses through a bitcast. One use disappears at isel time
1320   // and the fold opportunity reappears.
1321   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1322                       (scalar_to_vector (loadf64 addr:$src2)))),
1323             (MOVHPDrm VR128:$src1, addr:$src2)>;
1324 }
1325
1326 //===----------------------------------------------------------------------===//
1327 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1328 //===----------------------------------------------------------------------===//
1329
1330 let AddedComplexity = 20, Predicates = [UseAVX] in {
1331   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1332                                        (ins VR128:$src1, VR128:$src2),
1333                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1334                       [(set VR128:$dst,
1335                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1336                         IIC_SSE_MOV_LH>,
1337                       VEX_4V, Sched<[WriteShuffle]>;
1338   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1339                                        (ins VR128:$src1, VR128:$src2),
1340                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1341                       [(set VR128:$dst,
1342                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1343                         IIC_SSE_MOV_LH>,
1344                       VEX_4V, Sched<[WriteShuffle]>;
1345 }
1346 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1347   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1348                                        (ins VR128:$src1, VR128:$src2),
1349                       "movlhps\t{$src2, $dst|$dst, $src2}",
1350                       [(set VR128:$dst,
1351                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1352                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1353   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1354                                        (ins VR128:$src1, VR128:$src2),
1355                       "movhlps\t{$src2, $dst|$dst, $src2}",
1356                       [(set VR128:$dst,
1357                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1358                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1359 }
1360
1361 let Predicates = [UseAVX] in {
1362   // MOVLHPS patterns
1363   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1364             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1365   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1366             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1367
1368   // MOVHLPS patterns
1369   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1370             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1371 }
1372
1373 let Predicates = [UseSSE1] in {
1374   // MOVLHPS patterns
1375   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1376             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1377   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1378             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1379
1380   // MOVHLPS patterns
1381   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1382             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1383 }
1384
1385 //===----------------------------------------------------------------------===//
1386 // SSE 1 & 2 - Conversion Instructions
1387 //===----------------------------------------------------------------------===//
1388
1389 def SSE_CVT_PD : OpndItins<
1390   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1391 >;
1392
1393 let Sched = WriteCvtI2F in
1394 def SSE_CVT_PS : OpndItins<
1395   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1396 >;
1397
1398 let Sched = WriteCvtI2F in
1399 def SSE_CVT_Scalar : OpndItins<
1400   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1401 >;
1402
1403 let Sched = WriteCvtF2I in
1404 def SSE_CVT_SS2SI_32 : OpndItins<
1405   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1406 >;
1407
1408 let Sched = WriteCvtF2I in
1409 def SSE_CVT_SS2SI_64 : OpndItins<
1410   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1411 >;
1412
1413 let Sched = WriteCvtF2I in
1414 def SSE_CVT_SD2SI : OpndItins<
1415   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1416 >;
1417
1418 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1419                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1420                      string asm, OpndItins itins> {
1421   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1422                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1423                         itins.rr>, Sched<[itins.Sched]>;
1424   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1425                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1426                         itins.rm>, Sched<[itins.Sched.Folded]>;
1427 }
1428
1429 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                        X86MemOperand x86memop, string asm, Domain d,
1431                        OpndItins itins> {
1432 let neverHasSideEffects = 1 in {
1433   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1434              [], itins.rr, d>, Sched<[itins.Sched]>;
1435   let mayLoad = 1 in
1436   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1437              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1438 }
1439 }
1440
1441 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1442                           X86MemOperand x86memop, string asm> {
1443 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1444   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1445               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1446            Sched<[WriteCvtI2F]>;
1447   let mayLoad = 1 in
1448   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1449               (ins DstRC:$src1, x86memop:$src),
1450               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1451            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1452 } // neverHasSideEffects = 1
1453 }
1454
1455 let Predicates = [UseAVX] in {
1456 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1457                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1458                                 SSE_CVT_SS2SI_32>,
1459                                 XS, VEX, VEX_LIG;
1460 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1461                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1462                                 SSE_CVT_SS2SI_64>,
1463                                 XS, VEX, VEX_W, VEX_LIG;
1464 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1465                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1466                                 SSE_CVT_SD2SI>,
1467                                 XD, VEX, VEX_LIG;
1468 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1469                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1470                                 SSE_CVT_SD2SI>,
1471                                 XD, VEX, VEX_W, VEX_LIG;
1472
1473 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1474                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1475 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1476                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1477 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1478                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1479 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1480                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1481 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1482                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1483 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1484                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1485 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1486                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1487 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1488                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1489 }
1490 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1491 // register, but the same isn't true when only using memory operands,
1492 // provide other assembly "l" and "q" forms to address this explicitly
1493 // where appropriate to do so.
1494 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1495                                   XS, VEX_4V, VEX_LIG;
1496 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1497                                   XS, VEX_4V, VEX_W, VEX_LIG;
1498 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1499                                   XD, VEX_4V, VEX_LIG;
1500 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1501                                   XD, VEX_4V, VEX_W, VEX_LIG;
1502
1503 let Predicates = [UseAVX] in {
1504   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1505                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1506   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1507                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1508
1509   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1510             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1511   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1512             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1513   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1514             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1515   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1516             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1517
1518   def : Pat<(f32 (sint_to_fp GR32:$src)),
1519             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1520   def : Pat<(f32 (sint_to_fp GR64:$src)),
1521             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1522   def : Pat<(f64 (sint_to_fp GR32:$src)),
1523             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1524   def : Pat<(f64 (sint_to_fp GR64:$src)),
1525             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1526 }
1527
1528 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1529                       "cvttss2si\t{$src, $dst|$dst, $src}",
1530                       SSE_CVT_SS2SI_32>, XS;
1531 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1532                       "cvttss2si\t{$src, $dst|$dst, $src}",
1533                       SSE_CVT_SS2SI_64>, XS, REX_W;
1534 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1535                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1536                       SSE_CVT_SD2SI>, XD;
1537 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1538                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1539                       SSE_CVT_SD2SI>, XD, REX_W;
1540 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1541                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1542                       SSE_CVT_Scalar>, XS;
1543 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1544                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1545                       SSE_CVT_Scalar>, XS, REX_W;
1546 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1547                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1548                       SSE_CVT_Scalar>, XD;
1549 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1550                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1551                       SSE_CVT_Scalar>, XD, REX_W;
1552
1553 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1554                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1555 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1556                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1557 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1558                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1559 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1560                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1561 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1562                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1563 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1564                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1565 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1566                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1567 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1568                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1569
1570 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1571                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1572 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1573                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1574
1575 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1576 // and/or XMM operand(s).
1577
1578 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1579                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1580                          string asm, OpndItins itins> {
1581   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1582               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1583               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1584            Sched<[itins.Sched]>;
1585   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1586               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1587               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1588            Sched<[itins.Sched.Folded]>;
1589 }
1590
1591 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1592                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1593                     PatFrag ld_frag, string asm, OpndItins itins,
1594                     bit Is2Addr = 1> {
1595   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1596               !if(Is2Addr,
1597                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1598                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1599               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1600               itins.rr>, Sched<[itins.Sched]>;
1601   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1602               (ins DstRC:$src1, x86memop:$src2),
1603               !if(Is2Addr,
1604                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1605                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1606               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1607               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1608 }
1609
1610 let Predicates = [UseAVX] in {
1611 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1612                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1613                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1614 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1615                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1616                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1617 }
1618 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1619                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1620 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1621                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1622
1623
1624 let Predicates = [UseAVX] in {
1625 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1626           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1627           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1628 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1629           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1630           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1631           VEX_W;
1632 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1633           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1634           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1635 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1636           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1637           SSE_CVT_Scalar, 0>, XD,
1638           VEX_4V, VEX_W;
1639 }
1640 let Constraints = "$src1 = $dst" in {
1641   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1642                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1643                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1644   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1645                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1646                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1647   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1648                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1649                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1650   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1651                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1652                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1653 }
1654
1655 /// SSE 1 Only
1656
1657 // Aliases for intrinsics
1658 let Predicates = [UseAVX] in {
1659 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1660                                     ssmem, sse_load_f32, "cvttss2si",
1661                                     SSE_CVT_SS2SI_32>, XS, VEX;
1662 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1663                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1664                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1665                                    XS, VEX, VEX_W;
1666 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1667                                     sdmem, sse_load_f64, "cvttsd2si",
1668                                     SSE_CVT_SD2SI>, XD, VEX;
1669 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1670                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1671                                   "cvttsd2si", SSE_CVT_SD2SI>,
1672                                   XD, VEX, VEX_W;
1673 }
1674 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1675                                     ssmem, sse_load_f32, "cvttss2si",
1676                                     SSE_CVT_SS2SI_32>, XS;
1677 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1678                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1679                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1680 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1681                                     sdmem, sse_load_f64, "cvttsd2si",
1682                                     SSE_CVT_SD2SI>, XD;
1683 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1684                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1685                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1686
1687 let Predicates = [UseAVX] in {
1688 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1689                                   ssmem, sse_load_f32, "cvtss2si",
1690                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1691 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1692                                   ssmem, sse_load_f32, "cvtss2si",
1693                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1694 }
1695 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1696                                ssmem, sse_load_f32, "cvtss2si",
1697                                SSE_CVT_SS2SI_32>, XS;
1698 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1699                                  ssmem, sse_load_f32, "cvtss2si",
1700                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1701
1702 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1703                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1704                                SSEPackedSingle, SSE_CVT_PS>,
1705                                TB, VEX, Requires<[HasAVX]>;
1706 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1707                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1708                                SSEPackedSingle, SSE_CVT_PS>,
1709                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1710
1711 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1712                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1713                             SSEPackedSingle, SSE_CVT_PS>,
1714                             TB, Requires<[UseSSE2]>;
1715
1716 let Predicates = [UseAVX] in {
1717 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1718                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1719 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1720                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1721 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1722                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1723 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1724                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1725 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1726                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1727 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1728                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1729 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1730                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1731 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1732                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1733 }
1734
1735 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1736                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1737 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1738                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1739 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1740                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1741 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1742                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1743 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1744                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1745 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1746                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1747 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1748                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1749 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1750                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1751
1752 /// SSE 2 Only
1753
1754 // Convert scalar double to scalar single
1755 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1756 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1757                        (ins FR64:$src1, FR64:$src2),
1758                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1759                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1760                       Sched<[WriteCvtF2F]>;
1761 let mayLoad = 1 in
1762 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1763                        (ins FR64:$src1, f64mem:$src2),
1764                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1765                       [], IIC_SSE_CVT_Scalar_RM>,
1766                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1767                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1768 }
1769
1770 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1771           Requires<[UseAVX]>;
1772
1773 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1774                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1775                       [(set FR32:$dst, (fround FR64:$src))],
1776                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1777 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1778                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1779                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1780                       IIC_SSE_CVT_Scalar_RM>,
1781                       XD,
1782                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1783
1784 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1785                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1786                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1787                        [(set VR128:$dst,
1788                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1789                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1790                        Sched<[WriteCvtF2F]>;
1791 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1792                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1793                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1794                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1795                                           VR128:$src1, sse_load_f64:$src2))],
1796                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1797                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1798
1799 let Constraints = "$src1 = $dst" in {
1800 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1801                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1802                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1803                        [(set VR128:$dst,
1804                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1805                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1806                        Sched<[WriteCvtF2F]>;
1807 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1808                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1809                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1810                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1811                                           VR128:$src1, sse_load_f64:$src2))],
1812                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1813                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1814 }
1815
1816 // Convert scalar single to scalar double
1817 // SSE2 instructions with XS prefix
1818 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1819 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1820                     (ins FR32:$src1, FR32:$src2),
1821                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1822                     [], IIC_SSE_CVT_Scalar_RR>,
1823                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1824                     Sched<[WriteCvtF2F]>;
1825 let mayLoad = 1 in
1826 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1827                     (ins FR32:$src1, f32mem:$src2),
1828                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1829                     [], IIC_SSE_CVT_Scalar_RM>,
1830                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1831                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1832 }
1833
1834 def : Pat<(f64 (fextend FR32:$src)),
1835     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1836 def : Pat<(fextend (loadf32 addr:$src)),
1837     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1838
1839 def : Pat<(extloadf32 addr:$src),
1840     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1841     Requires<[UseAVX, OptForSize]>;
1842 def : Pat<(extloadf32 addr:$src),
1843     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1844     Requires<[UseAVX, OptForSpeed]>;
1845
1846 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1847                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1848                    [(set FR64:$dst, (fextend FR32:$src))],
1849                    IIC_SSE_CVT_Scalar_RR>, XS,
1850                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1851 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1852                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1853                    [(set FR64:$dst, (extloadf32 addr:$src))],
1854                    IIC_SSE_CVT_Scalar_RM>, XS,
1855                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1856
1857 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1858 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1859 // combine.
1860 // Since these loads aren't folded into the fextend, we have to match it
1861 // explicitly here.
1862 def : Pat<(fextend (loadf32 addr:$src)),
1863           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1864 def : Pat<(extloadf32 addr:$src),
1865           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1866
1867 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1868                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1869                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1870                     [(set VR128:$dst,
1871                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1872                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1873                     Sched<[WriteCvtF2F]>;
1874 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1875                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1876                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1877                     [(set VR128:$dst,
1878                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1879                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1880                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1881 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1882 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1883                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1884                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1885                     [(set VR128:$dst,
1886                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1887                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1888                     Sched<[WriteCvtF2F]>;
1889 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1890                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1891                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1892                     [(set VR128:$dst,
1893                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1894                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1895                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1896 }
1897
1898 // Convert packed single/double fp to doubleword
1899 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1901                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1902                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1903 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1904                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1905                        [(set VR128:$dst,
1906                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1907                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1908 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1909                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1910                         [(set VR256:$dst,
1911                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1912                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1913 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1914                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1915                         [(set VR256:$dst,
1916                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1917                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1918 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1919                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1920                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1921                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1922 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1923                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1924                      [(set VR128:$dst,
1925                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1926                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1927
1928
1929 // Convert Packed Double FP to Packed DW Integers
1930 let Predicates = [HasAVX] in {
1931 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1932 // register, but the same isn't true when using memory operands instead.
1933 // Provide other assembly rr and rm forms to address this explicitly.
1934 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1935                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1936                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1937                        VEX, Sched<[WriteCvtF2I]>;
1938
1939 // XMM only
1940 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1941                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1942 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1943                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1944                        [(set VR128:$dst,
1945                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX,
1946                        Sched<[WriteCvtF2ILd]>;
1947
1948 // YMM only
1949 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1950                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1951                        [(set VR128:$dst,
1952                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1953                        Sched<[WriteCvtF2I]>;
1954 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1955                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1956                        [(set VR128:$dst,
1957                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1958                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1959 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1960                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1961 }
1962
1963 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1964                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1965                       [(set VR128:$dst,
1966                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1967                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1968 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1969                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1970                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1971                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1972
1973 // Convert with truncation packed single/double fp to doubleword
1974 // SSE2 packed instructions with XS prefix
1975 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1976                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1977                          [(set VR128:$dst,
1978                            (int_x86_sse2_cvttps2dq VR128:$src))],
1979                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1980 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1981                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1982                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1983                                             (memopv4f32 addr:$src)))],
1984                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1985 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1986                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1987                           [(set VR256:$dst,
1988                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1989                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1990 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1991                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1992                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1993                                              (memopv8f32 addr:$src)))],
1994                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
1995                           Sched<[WriteCvtF2ILd]>;
1996
1997 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1998                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1999                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2000                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2001 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2002                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2003                        [(set VR128:$dst,
2004                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2005                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2006
2007 let Predicates = [HasAVX] in {
2008   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2009             (VCVTDQ2PSrr VR128:$src)>;
2010   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2011             (VCVTDQ2PSrm addr:$src)>;
2012
2013   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2014             (VCVTDQ2PSrr VR128:$src)>;
2015   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2016             (VCVTDQ2PSrm addr:$src)>;
2017
2018   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2019             (VCVTTPS2DQrr VR128:$src)>;
2020   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2021             (VCVTTPS2DQrm addr:$src)>;
2022
2023   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2024             (VCVTDQ2PSYrr VR256:$src)>;
2025   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
2026             (VCVTDQ2PSYrm addr:$src)>;
2027
2028   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2029             (VCVTTPS2DQYrr VR256:$src)>;
2030   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
2031             (VCVTTPS2DQYrm addr:$src)>;
2032 }
2033
2034 let Predicates = [UseSSE2] in {
2035   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2036             (CVTDQ2PSrr VR128:$src)>;
2037   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2038             (CVTDQ2PSrm addr:$src)>;
2039
2040   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2041             (CVTDQ2PSrr VR128:$src)>;
2042   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2043             (CVTDQ2PSrm addr:$src)>;
2044
2045   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2046             (CVTTPS2DQrr VR128:$src)>;
2047   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2048             (CVTTPS2DQrm addr:$src)>;
2049 }
2050
2051 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2052                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2053                         [(set VR128:$dst,
2054                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2055                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2056
2057 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2058 // register, but the same isn't true when using memory operands instead.
2059 // Provide other assembly rr and rm forms to address this explicitly.
2060
2061 // XMM only
2062 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2063                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2064 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2065                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2066                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2067                                             (memopv2f64 addr:$src)))],
2068                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2069
2070 // YMM only
2071 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2072                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2073                          [(set VR128:$dst,
2074                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2075                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2076 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2077                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2078                          [(set VR128:$dst,
2079                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
2080                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2081 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2082                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2083
2084 let Predicates = [HasAVX] in {
2085   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2086             (VCVTTPD2DQYrr VR256:$src)>;
2087   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2088             (VCVTTPD2DQYrm addr:$src)>;
2089 } // Predicates = [HasAVX]
2090
2091 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2092                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2093                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2094                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2095 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2096                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2097                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2098                                         (memopv2f64 addr:$src)))],
2099                                         IIC_SSE_CVT_PD_RM>,
2100                       Sched<[WriteCvtF2ILd]>;
2101
2102 // Convert packed single to packed double
2103 let Predicates = [HasAVX] in {
2104                   // SSE2 instructions without OpSize prefix
2105 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2106                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2107                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2108                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2109 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2110                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2111                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2112                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2113 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2114                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2115                      [(set VR256:$dst,
2116                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2117                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2118 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2119                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2120                      [(set VR256:$dst,
2121                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2122                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2123 }
2124
2125 let Predicates = [UseSSE2] in {
2126 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2127                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2128                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2129                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2130 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2131                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2132                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2133                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2134 }
2135
2136 // Convert Packed DW Integers to Packed Double FP
2137 let Predicates = [HasAVX] in {
2138 let neverHasSideEffects = 1, mayLoad = 1 in
2139 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2140                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2141                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2142 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2143                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2144                      [(set VR128:$dst,
2145                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2146                    Sched<[WriteCvtI2F]>;
2147 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2148                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2149                      [(set VR256:$dst,
2150                        (int_x86_avx_cvtdq2_pd_256
2151                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L,
2152                     Sched<[WriteCvtI2FLd]>;
2153 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2154                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2155                      [(set VR256:$dst,
2156                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2157                     Sched<[WriteCvtI2F]>;
2158 }
2159
2160 let neverHasSideEffects = 1, mayLoad = 1 in
2161 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2162                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2163                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2164 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2165                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2166                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2167                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2168
2169 // AVX 256-bit register conversion intrinsics
2170 let Predicates = [HasAVX] in {
2171   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2172             (VCVTDQ2PDYrr VR128:$src)>;
2173   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2174             (VCVTDQ2PDYrm addr:$src)>;
2175 } // Predicates = [HasAVX]
2176
2177 // Convert packed double to packed single
2178 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2179 // register, but the same isn't true when using memory operands instead.
2180 // Provide other assembly rr and rm forms to address this explicitly.
2181 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2182                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2183                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2184                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2185
2186 // XMM only
2187 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2188                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2189 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2190                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2191                         [(set VR128:$dst,
2192                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2193                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2194
2195 // YMM only
2196 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2197                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2198                         [(set VR128:$dst,
2199                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2200                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2201 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2202                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2203                         [(set VR128:$dst,
2204                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2205                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2206 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2207                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2208
2209 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2210                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2211                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2212                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2213 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2214                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2215                      [(set VR128:$dst,
2216                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2217                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2218
2219
2220 // AVX 256-bit register conversion intrinsics
2221 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2222 // whenever possible to avoid declaring two versions of each one.
2223 let Predicates = [HasAVX] in {
2224   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2225             (VCVTDQ2PSYrr VR256:$src)>;
2226   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2227             (VCVTDQ2PSYrm addr:$src)>;
2228
2229   // Match fround and fextend for 128/256-bit conversions
2230   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2231             (VCVTPD2PSrr VR128:$src)>;
2232   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2233             (VCVTPD2PSXrm addr:$src)>;
2234   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2235             (VCVTPD2PSYrr VR256:$src)>;
2236   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2237             (VCVTPD2PSYrm addr:$src)>;
2238
2239   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2240             (VCVTPS2PDrr VR128:$src)>;
2241   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2242             (VCVTPS2PDYrr VR128:$src)>;
2243   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2244             (VCVTPS2PDYrm addr:$src)>;
2245 }
2246
2247 let Predicates = [UseSSE2] in {
2248   // Match fround and fextend for 128 conversions
2249   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2250             (CVTPD2PSrr VR128:$src)>;
2251   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2252             (CVTPD2PSrm addr:$src)>;
2253
2254   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2255             (CVTPS2PDrr VR128:$src)>;
2256 }
2257
2258 //===----------------------------------------------------------------------===//
2259 // SSE 1 & 2 - Compare Instructions
2260 //===----------------------------------------------------------------------===//
2261
2262 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2263 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2264                             Operand CC, SDNode OpNode, ValueType VT,
2265                             PatFrag ld_frag, string asm, string asm_alt,
2266                             OpndItins itins> {
2267   def rr : SIi8<0xC2, MRMSrcReg,
2268                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2269                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2270                 itins.rr>, Sched<[itins.Sched]>;
2271   def rm : SIi8<0xC2, MRMSrcMem,
2272                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2273                 [(set RC:$dst, (OpNode (VT RC:$src1),
2274                                          (ld_frag addr:$src2), imm:$cc))],
2275                                          itins.rm>,
2276            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2277
2278   // Accept explicit immediate argument form instead of comparison code.
2279   let neverHasSideEffects = 1 in {
2280     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2281                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2282                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2283     let mayLoad = 1 in
2284     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2285                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2286                       IIC_SSE_ALU_F32S_RM>,
2287                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2288   }
2289 }
2290
2291 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2292                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2293                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2294                  SSE_ALU_F32S>,
2295                  XS, VEX_4V, VEX_LIG;
2296 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2297                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2298                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2299                  SSE_ALU_F32S>, // same latency as 32 bit compare
2300                  XD, VEX_4V, VEX_LIG;
2301
2302 let Constraints = "$src1 = $dst" in {
2303   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2304                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2305                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2306                   XS;
2307   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2308                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2309                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2310                   SSE_ALU_F32S>, // same latency as 32 bit compare
2311                   XD;
2312 }
2313
2314 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2315                          Intrinsic Int, string asm, OpndItins itins> {
2316   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2317                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2318                         [(set VR128:$dst, (Int VR128:$src1,
2319                                                VR128:$src, imm:$cc))],
2320                                                itins.rr>,
2321            Sched<[itins.Sched]>;
2322   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2323                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2324                         [(set VR128:$dst, (Int VR128:$src1,
2325                                                (load addr:$src), imm:$cc))],
2326                                                itins.rm>,
2327            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2328 }
2329
2330 // Aliases to match intrinsics which expect XMM operand(s).
2331 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2332                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2333                      SSE_ALU_F32S>,
2334                      XS, VEX_4V;
2335 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2336                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2337                      SSE_ALU_F32S>, // same latency as f32
2338                      XD, VEX_4V;
2339 let Constraints = "$src1 = $dst" in {
2340   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2341                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2342                        SSE_ALU_F32S>, XS;
2343   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2344                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2345                        SSE_ALU_F32S>, // same latency as f32
2346                        XD;
2347 }
2348
2349
2350 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2351 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2352                             ValueType vt, X86MemOperand x86memop,
2353                             PatFrag ld_frag, string OpcodeStr> {
2354   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2355                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2356                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2357                      IIC_SSE_COMIS_RR>,
2358           Sched<[WriteFAdd]>;
2359   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2360                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2361                      [(set EFLAGS, (OpNode (vt RC:$src1),
2362                                            (ld_frag addr:$src2)))],
2363                                            IIC_SSE_COMIS_RM>,
2364           Sched<[WriteFAddLd, ReadAfterLd]>;
2365 }
2366
2367 let Defs = [EFLAGS] in {
2368   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2369                                   "ucomiss">, TB, VEX, VEX_LIG;
2370   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2371                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2372   let Pattern = []<dag> in {
2373     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2374                                     "comiss">, TB, VEX, VEX_LIG;
2375     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2376                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2377   }
2378
2379   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2380                             load, "ucomiss">, TB, VEX;
2381   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2382                             load, "ucomisd">, TB, OpSize, VEX;
2383
2384   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2385                             load, "comiss">, TB, VEX;
2386   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2387                             load, "comisd">, TB, OpSize, VEX;
2388   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2389                                   "ucomiss">, TB;
2390   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2391                                   "ucomisd">, TB, OpSize;
2392
2393   let Pattern = []<dag> in {
2394     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2395                                     "comiss">, TB;
2396     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2397                                     "comisd">, TB, OpSize;
2398   }
2399
2400   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2401                               load, "ucomiss">, TB;
2402   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2403                               load, "ucomisd">, TB, OpSize;
2404
2405   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2406                                   "comiss">, TB;
2407   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2408                                   "comisd">, TB, OpSize;
2409 } // Defs = [EFLAGS]
2410
2411 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2412 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2413                             Operand CC, Intrinsic Int, string asm,
2414                             string asm_alt, Domain d> {
2415   def rri : PIi8<0xC2, MRMSrcReg,
2416              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2417              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2418              IIC_SSE_CMPP_RR, d>,
2419             Sched<[WriteFAdd]>;
2420   def rmi : PIi8<0xC2, MRMSrcMem,
2421              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2422              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2423              IIC_SSE_CMPP_RM, d>,
2424             Sched<[WriteFAddLd, ReadAfterLd]>;
2425
2426   // Accept explicit immediate argument form instead of comparison code.
2427   let neverHasSideEffects = 1 in {
2428     def rri_alt : PIi8<0xC2, MRMSrcReg,
2429                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2430                asm_alt, [], IIC_SSE_CMPP_RR, d>, Sched<[WriteFAdd]>;
2431     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2432                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2433                asm_alt, [], IIC_SSE_CMPP_RM, d>,
2434                Sched<[WriteFAddLd, ReadAfterLd]>;
2435   }
2436 }
2437
2438 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2439                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2440                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2441                SSEPackedSingle>, TB, VEX_4V;
2442 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2443                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2444                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2445                SSEPackedDouble>, TB, OpSize, VEX_4V;
2446 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2447                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2448                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2449                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2450 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2451                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2452                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2453                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2454 let Constraints = "$src1 = $dst" in {
2455   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2456                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2457                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2458                  SSEPackedSingle>, TB;
2459   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2460                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2461                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2462                  SSEPackedDouble>, TB, OpSize;
2463 }
2464
2465 let Predicates = [HasAVX] in {
2466 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2467           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2468 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2469           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2470 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2471           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2472 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2473           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2474
2475 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2476           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2477 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2478           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2479 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2480           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2481 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2482           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2483 }
2484
2485 let Predicates = [UseSSE1] in {
2486 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2487           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2488 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2489           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2490 }
2491
2492 let Predicates = [UseSSE2] in {
2493 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2494           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2495 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2496           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2497 }
2498
2499 //===----------------------------------------------------------------------===//
2500 // SSE 1 & 2 - Shuffle Instructions
2501 //===----------------------------------------------------------------------===//
2502
2503 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2504 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2505                          ValueType vt, string asm, PatFrag mem_frag,
2506                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2507   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2508                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2509                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2510                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2511             Sched<[WriteShuffleLd, ReadAfterLd]>;
2512   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2513     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2514                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2515                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2516                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2517               Sched<[WriteShuffle]>;
2518 }
2519
2520 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2521            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2522            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2523 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2524            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2525            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2526 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2527            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2528            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2529 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2530            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2531            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2532
2533 let Constraints = "$src1 = $dst" in {
2534   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2535                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2536                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2537                     TB;
2538   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2539                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2540                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2541                     TB, OpSize;
2542 }
2543
2544 let Predicates = [HasAVX] in {
2545   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2546                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2547             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2548   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2549             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2550
2551   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2552                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2553             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2554   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2555             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2556
2557   // 256-bit patterns
2558   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2559             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2560   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2561                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2562             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2563
2564   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2565             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2566   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2567                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2568             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2569 }
2570
2571 let Predicates = [UseSSE1] in {
2572   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2573                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2574             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2575   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2576             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2577 }
2578
2579 let Predicates = [UseSSE2] in {
2580   // Generic SHUFPD patterns
2581   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2582                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2583             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2584   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2585             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2586 }
2587
2588 //===----------------------------------------------------------------------===//
2589 // SSE 1 & 2 - Unpack Instructions
2590 //===----------------------------------------------------------------------===//
2591
2592 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2593 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2594                                    PatFrag mem_frag, RegisterClass RC,
2595                                    X86MemOperand x86memop, string asm,
2596                                    Domain d> {
2597     def rr : PI<opc, MRMSrcReg,
2598                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2599                 asm, [(set RC:$dst,
2600                            (vt (OpNode RC:$src1, RC:$src2)))],
2601                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2602     def rm : PI<opc, MRMSrcMem,
2603                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2604                 asm, [(set RC:$dst,
2605                            (vt (OpNode RC:$src1,
2606                                        (mem_frag addr:$src2))))],
2607                                        IIC_SSE_UNPCK, d>,
2608              Sched<[WriteShuffleLd, ReadAfterLd]>;
2609 }
2610
2611 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2612       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2613                      SSEPackedSingle>, TB, VEX_4V;
2614 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2615       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2616                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2617 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2618       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2619                      SSEPackedSingle>, TB, VEX_4V;
2620 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2621       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2622                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2623
2624 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2625       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2626                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2627 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2628       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2629                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2630 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2631       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2632                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2633 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2634       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2635                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2636
2637 let Constraints = "$src1 = $dst" in {
2638   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2639         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2640                        SSEPackedSingle>, TB;
2641   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2642         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2643                        SSEPackedDouble>, TB, OpSize;
2644   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2645         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2646                        SSEPackedSingle>, TB;
2647   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2648         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2649                        SSEPackedDouble>, TB, OpSize;
2650 } // Constraints = "$src1 = $dst"
2651
2652 let Predicates = [HasAVX1Only] in {
2653   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2654             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2655   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2656             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2657   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2658             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2659   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2660             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2661
2662   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2663             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2664   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2665             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2666   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2667             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2668   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2669             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2670 }
2671
2672 let Predicates = [HasAVX] in {
2673   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2674   // problem is during lowering, where it's not possible to recognize the load
2675   // fold cause it has two uses through a bitcast. One use disappears at isel
2676   // time and the fold opportunity reappears.
2677   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2678             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2679 }
2680
2681 let Predicates = [UseSSE2] in {
2682   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2683   // problem is during lowering, where it's not possible to recognize the load
2684   // fold cause it has two uses through a bitcast. One use disappears at isel
2685   // time and the fold opportunity reappears.
2686   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2687             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2688 }
2689
2690 //===----------------------------------------------------------------------===//
2691 // SSE 1 & 2 - Extract Floating-Point Sign mask
2692 //===----------------------------------------------------------------------===//
2693
2694 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2695 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2696                                 Domain d> {
2697   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2698                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2699                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2700              Sched<[WriteVecLogic]>;
2701   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2702                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2703                 IIC_SSE_MOVMSK, d>, REX_W, Sched<[WriteVecLogic]>;
2704 }
2705
2706 let Predicates = [HasAVX] in {
2707   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2708                                         "movmskps", SSEPackedSingle>, TB, VEX;
2709   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2710                                         "movmskpd", SSEPackedDouble>, TB,
2711                                         OpSize, VEX;
2712   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2713                                         "movmskps", SSEPackedSingle>, TB,
2714                                         VEX, VEX_L;
2715   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2716                                         "movmskpd", SSEPackedDouble>, TB,
2717                                         OpSize, VEX, VEX_L;
2718
2719   def : Pat<(i32 (X86fgetsign FR32:$src)),
2720             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2721   def : Pat<(i64 (X86fgetsign FR32:$src)),
2722             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2723   def : Pat<(i32 (X86fgetsign FR64:$src)),
2724             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2725   def : Pat<(i64 (X86fgetsign FR64:$src)),
2726             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2727
2728   // Assembler Only
2729   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2730              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2731              SSEPackedSingle>, TB, VEX, Sched<[WriteVecLogic]>;
2732   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2733              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2734              SSEPackedDouble>, TB,
2735              OpSize, VEX, Sched<[WriteVecLogic]>;
2736   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2737              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2738              SSEPackedSingle>, TB, VEX, VEX_L, Sched<[WriteVecLogic]>;
2739   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2740              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2741              SSEPackedDouble>, TB,
2742              OpSize, VEX, VEX_L, Sched<[WriteVecLogic]>;
2743 }
2744
2745 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2746                                      SSEPackedSingle>, TB;
2747 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2748                                      SSEPackedDouble>, TB, OpSize;
2749
2750 def : Pat<(i32 (X86fgetsign FR32:$src)),
2751           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2752       Requires<[UseSSE1]>;
2753 def : Pat<(i64 (X86fgetsign FR32:$src)),
2754           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2755       Requires<[UseSSE1]>;
2756 def : Pat<(i32 (X86fgetsign FR64:$src)),
2757           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2758       Requires<[UseSSE2]>;
2759 def : Pat<(i64 (X86fgetsign FR64:$src)),
2760           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2761       Requires<[UseSSE2]>;
2762
2763 //===---------------------------------------------------------------------===//
2764 // SSE2 - Packed Integer Logical Instructions
2765 //===---------------------------------------------------------------------===//
2766
2767 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2768
2769 /// PDI_binop_rm - Simple SSE2 binary operator.
2770 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2771                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2772                         X86MemOperand x86memop, OpndItins itins,
2773                         bit IsCommutable, bit Is2Addr> {
2774   let isCommutable = IsCommutable in
2775   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2776        (ins RC:$src1, RC:$src2),
2777        !if(Is2Addr,
2778            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2779            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2780        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2781        Sched<[itins.Sched]>;
2782   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2783        (ins RC:$src1, x86memop:$src2),
2784        !if(Is2Addr,
2785            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2786            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2787        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2788                                      (bitconvert (memop_frag addr:$src2)))))],
2789                                      itins.rm>,
2790        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2791 }
2792 } // ExeDomain = SSEPackedInt
2793
2794 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2795                          ValueType OpVT128, ValueType OpVT256,
2796                          OpndItins itins, bit IsCommutable = 0> {
2797 let Predicates = [HasAVX] in
2798   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2799                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2800
2801 let Constraints = "$src1 = $dst" in
2802   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2803                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2804
2805 let Predicates = [HasAVX2] in
2806   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2807                                OpVT256, VR256, memopv4i64, i256mem, itins,
2808                                IsCommutable, 0>, VEX_4V, VEX_L;
2809 }
2810
2811 // These are ordered here for pattern ordering requirements with the fp versions
2812
2813 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2814 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2815 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2816 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2817                            SSE_BIT_ITINS_P, 0>;
2818
2819 //===----------------------------------------------------------------------===//
2820 // SSE 1 & 2 - Logical Instructions
2821 //===----------------------------------------------------------------------===//
2822
2823 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2824 ///
2825 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2826                                        SDNode OpNode, OpndItins itins> {
2827   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2828               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2829               TB, VEX_4V;
2830
2831   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2832         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2833         TB, OpSize, VEX_4V;
2834
2835   let Constraints = "$src1 = $dst" in {
2836     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2837                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2838                 TB;
2839
2840     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2841                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2842                 TB, OpSize;
2843   }
2844 }
2845
2846 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2847 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2848               SSE_BIT_ITINS_P>;
2849 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2850               SSE_BIT_ITINS_P>;
2851 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2852               SSE_BIT_ITINS_P>;
2853
2854 let isCommutable = 0 in
2855   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2856                 SSE_BIT_ITINS_P>;
2857
2858 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2859 ///
2860 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2861                                    SDNode OpNode> {
2862   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2863         !strconcat(OpcodeStr, "ps"), f256mem,
2864         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2865         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2866                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2867
2868   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2869         !strconcat(OpcodeStr, "pd"), f256mem,
2870         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2871                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2872         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2873                                   (memopv4i64 addr:$src2)))], 0>,
2874                                   TB, OpSize, VEX_4V, VEX_L;
2875
2876   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2877   // are all promoted to v2i64, and the patterns are covered by the int
2878   // version. This is needed in SSE only, because v2i64 isn't supported on
2879   // SSE1, but only on SSE2.
2880   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2881        !strconcat(OpcodeStr, "ps"), f128mem, [],
2882        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2883                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2884
2885   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2886        !strconcat(OpcodeStr, "pd"), f128mem,
2887        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2888                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2889        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2890                                  (memopv2i64 addr:$src2)))], 0>,
2891                                                  TB, OpSize, VEX_4V;
2892
2893   let Constraints = "$src1 = $dst" in {
2894     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2895          !strconcat(OpcodeStr, "ps"), f128mem,
2896          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2897          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2898                                    (memopv2i64 addr:$src2)))]>, TB;
2899
2900     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2901          !strconcat(OpcodeStr, "pd"), f128mem,
2902          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2903                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2904          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2905                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2906   }
2907 }
2908
2909 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2910 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2911 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2912 let isCommutable = 0 in
2913   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2914
2915 //===----------------------------------------------------------------------===//
2916 // SSE 1 & 2 - Arithmetic Instructions
2917 //===----------------------------------------------------------------------===//
2918
2919 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2920 /// vector forms.
2921 ///
2922 /// In addition, we also have a special variant of the scalar form here to
2923 /// represent the associated intrinsic operation.  This form is unlike the
2924 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2925 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2926 ///
2927 /// These three forms can each be reg+reg or reg+mem.
2928 ///
2929
2930 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2931 /// classes below
2932 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2933                                   SDNode OpNode, SizeItins itins> {
2934   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2935                                VR128, v4f32, f128mem, memopv4f32,
2936                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2937   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2938                                VR128, v2f64, f128mem, memopv2f64,
2939                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2940
2941   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2942                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2943                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2944   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2945                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2946                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2947
2948   let Constraints = "$src1 = $dst" in {
2949     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2950                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2951                               itins.s>, TB;
2952     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2953                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2954                               itins.d>, TB, OpSize;
2955   }
2956 }
2957
2958 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2959                                   SizeItins itins> {
2960   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2961                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2962   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2963                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2964
2965   let Constraints = "$src1 = $dst" in {
2966     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2967                               OpNode, FR32, f32mem, itins.s>, XS;
2968     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2969                               OpNode, FR64, f64mem, itins.d>, XD;
2970   }
2971 }
2972
2973 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2974                                       SizeItins itins> {
2975   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2976                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2977                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2978   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2979                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2980                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2981
2982   let Constraints = "$src1 = $dst" in {
2983     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2984                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2985                    itins.s>, XS;
2986     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2987                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2988                    itins.d>, XD;
2989   }
2990 }
2991
2992 // Binary Arithmetic instructions
2993 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2994            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2995            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2996 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2997            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2998            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2999 let isCommutable = 0 in {
3000   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3001              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3002              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3003   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3004              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3005              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3006   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3007              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3008              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3009   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3010              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3011              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3012 }
3013
3014 let isCodeGenOnly = 1 in {
3015   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3016              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3017   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3018              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3019 }
3020
3021 /// Unop Arithmetic
3022 /// In addition, we also have a special variant of the scalar form here to
3023 /// represent the associated intrinsic operation.  This form is unlike the
3024 /// plain scalar form, in that it takes an entire vector (instead of a
3025 /// scalar) and leaves the top elements undefined.
3026 ///
3027 /// And, we have a special variant form for a full-vector intrinsic form.
3028
3029 let Sched = WriteFSqrt in {
3030 def SSE_SQRTPS : OpndItins<
3031   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3032 >;
3033
3034 def SSE_SQRTSS : OpndItins<
3035   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3036 >;
3037
3038 def SSE_SQRTPD : OpndItins<
3039   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3040 >;
3041
3042 def SSE_SQRTSD : OpndItins<
3043   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3044 >;
3045 }
3046
3047 let Sched = WriteFRcp in {
3048 def SSE_RCPP : OpndItins<
3049   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3050 >;
3051
3052 def SSE_RCPS : OpndItins<
3053   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3054 >;
3055 }
3056
3057 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3058 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3059                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3060 let Predicates = [HasAVX], hasSideEffects = 0 in {
3061   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3062                       (ins FR32:$src1, FR32:$src2),
3063                       !strconcat("v", OpcodeStr,
3064                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3065                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3066   let mayLoad = 1 in {
3067   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3068                       (ins FR32:$src1,f32mem:$src2),
3069                       !strconcat("v", OpcodeStr,
3070                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3071                       []>, VEX_4V, VEX_LIG,
3072                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3073   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3074                       (ins VR128:$src1, ssmem:$src2),
3075                       !strconcat("v", OpcodeStr,
3076                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3077                       []>, VEX_4V, VEX_LIG,
3078                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3079   }
3080 }
3081
3082   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3083                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3084                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3085   // For scalar unary operations, fold a load into the operation
3086   // only in OptForSize mode. It eliminates an instruction, but it also
3087   // eliminates a whole-register clobber (the load), so it introduces a
3088   // partial register update condition.
3089   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3090                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3091                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3092             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3093   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3094                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3095                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3096                 Sched<[itins.Sched]>;
3097   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3098                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3099                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3100                 Sched<[itins.Sched.Folded]>;
3101 }
3102
3103 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3104 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3105                            OpndItins itins> {
3106 let Predicates = [HasAVX], hasSideEffects = 0 in {
3107   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3108                        (ins FR32:$src1, FR32:$src2),
3109                        !strconcat("v", OpcodeStr,
3110                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3111                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3112   let mayLoad = 1 in {
3113   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3114                       (ins FR32:$src1,f32mem:$src2),
3115                       !strconcat("v", OpcodeStr,
3116                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3117                       []>, VEX_4V, VEX_LIG,
3118                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3119   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3120                       (ins VR128:$src1, ssmem:$src2),
3121                       !strconcat("v", OpcodeStr,
3122                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3123                       []>, VEX_4V, VEX_LIG,
3124                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3125   }
3126 }
3127
3128   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3129                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3130                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3131   // For scalar unary operations, fold a load into the operation
3132   // only in OptForSize mode. It eliminates an instruction, but it also
3133   // eliminates a whole-register clobber (the load), so it introduces a
3134   // partial register update condition.
3135   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3136                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3137                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3138             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3139   let Constraints = "$src1 = $dst" in {
3140     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3141                       (ins VR128:$src1, VR128:$src2),
3142                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3143                       [], itins.rr>, Sched<[itins.Sched]>;
3144     let mayLoad = 1, hasSideEffects = 0 in
3145     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3146                       (ins VR128:$src1, ssmem:$src2),
3147                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3148                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3149   }
3150 }
3151
3152 /// sse1_fp_unop_p - SSE1 unops in packed form.
3153 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3154                           OpndItins itins> {
3155 let Predicates = [HasAVX] in {
3156   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3157                        !strconcat("v", OpcodeStr,
3158                                   "ps\t{$src, $dst|$dst, $src}"),
3159                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3160                        itins.rr>, VEX, Sched<[itins.Sched]>;
3161   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3162                        !strconcat("v", OpcodeStr,
3163                                   "ps\t{$src, $dst|$dst, $src}"),
3164                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3165                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3166   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3167                         !strconcat("v", OpcodeStr,
3168                                    "ps\t{$src, $dst|$dst, $src}"),
3169                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3170                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3171   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3172                         !strconcat("v", OpcodeStr,
3173                                    "ps\t{$src, $dst|$dst, $src}"),
3174                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3175                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3176 }
3177
3178   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3179                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3180                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3181             Sched<[itins.Sched]>;
3182   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3183                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3184                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3185             Sched<[itins.Sched.Folded]>;
3186 }
3187
3188 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3189 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3190                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3191                               OpndItins itins> {
3192 let Predicates = [HasAVX] in {
3193   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3194                            !strconcat("v", OpcodeStr,
3195                                       "ps\t{$src, $dst|$dst, $src}"),
3196                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3197                            itins.rr>, VEX, Sched<[itins.Sched]>;
3198   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3199                           !strconcat("v", OpcodeStr,
3200                           "ps\t{$src, $dst|$dst, $src}"),
3201                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3202                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3203   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3204                             !strconcat("v", OpcodeStr,
3205                                        "ps\t{$src, $dst|$dst, $src}"),
3206                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3207                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3208   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3209                           (ins f256mem:$src),
3210                           !strconcat("v", OpcodeStr,
3211                                     "ps\t{$src, $dst|$dst, $src}"),
3212                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3213                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3214 }
3215
3216   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3217                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3218                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3219                     itins.rr>, Sched<[itins.Sched]>;
3220   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3221                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3222                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3223                     itins.rm>, Sched<[itins.Sched.Folded]>;
3224 }
3225
3226 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3227 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3228                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3229 let Predicates = [HasAVX], hasSideEffects = 0 in {
3230   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3231                       (ins FR64:$src1, FR64:$src2),
3232                       !strconcat("v", OpcodeStr,
3233                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3234                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3235   let mayLoad = 1 in {
3236   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3237                       (ins FR64:$src1,f64mem:$src2),
3238                       !strconcat("v", OpcodeStr,
3239                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3240                       []>, VEX_4V, VEX_LIG,
3241                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3242   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3243                       (ins VR128:$src1, sdmem:$src2),
3244                       !strconcat("v", OpcodeStr,
3245                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3246                       []>, VEX_4V, VEX_LIG,
3247                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3248   }
3249 }
3250
3251   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3252                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3253                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3254             Sched<[itins.Sched]>;
3255   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3256   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3257                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3258                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3259             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3260   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3261                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3262                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3263                 Sched<[itins.Sched]>;
3264   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3265                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3266                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3267                 Sched<[itins.Sched.Folded]>;
3268 }
3269
3270 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3271 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3272                           SDNode OpNode, OpndItins itins> {
3273 let Predicates = [HasAVX] in {
3274   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3275                        !strconcat("v", OpcodeStr,
3276                                   "pd\t{$src, $dst|$dst, $src}"),
3277                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3278                        itins.rr>, VEX, Sched<[itins.Sched]>;
3279   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3280                        !strconcat("v", OpcodeStr,
3281                                   "pd\t{$src, $dst|$dst, $src}"),
3282                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3283                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3284   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3285                         !strconcat("v", OpcodeStr,
3286                                    "pd\t{$src, $dst|$dst, $src}"),
3287                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3288                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3289   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3290                         !strconcat("v", OpcodeStr,
3291                                    "pd\t{$src, $dst|$dst, $src}"),
3292                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3293                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3294 }
3295
3296   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3297               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3298               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3299             Sched<[itins.Sched]>;
3300   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3301                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3302                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3303             Sched<[itins.Sched.Folded]>;
3304 }
3305
3306 // Square root.
3307 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3308                             SSE_SQRTSS>,
3309              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3310              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3311                             SSE_SQRTSD>,
3312              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3313
3314 // Reciprocal approximations. Note that these typically require refinement
3315 // in order to obtain suitable precision.
3316 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3317              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3318              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3319                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3320 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3321              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3322              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3323                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3324
3325 let Predicates = [UseAVX] in {
3326   def : Pat<(f32 (fsqrt FR32:$src)),
3327             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3328   def : Pat<(f32 (fsqrt (load addr:$src))),
3329             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3330             Requires<[HasAVX, OptForSize]>;
3331   def : Pat<(f64 (fsqrt FR64:$src)),
3332             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3333   def : Pat<(f64 (fsqrt (load addr:$src))),
3334             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3335             Requires<[HasAVX, OptForSize]>;
3336
3337   def : Pat<(f32 (X86frsqrt FR32:$src)),
3338             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3339   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3340             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3341             Requires<[HasAVX, OptForSize]>;
3342
3343   def : Pat<(f32 (X86frcp FR32:$src)),
3344             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3345   def : Pat<(f32 (X86frcp (load addr:$src))),
3346             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3347             Requires<[HasAVX, OptForSize]>;
3348
3349   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3350             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3351                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3352                               VR128)>;
3353   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3354             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3355
3356   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3357             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3358                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3359                               VR128)>;
3360   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3361             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3362
3363   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3364             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3365                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3366                               VR128)>;
3367   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3368             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3369
3370   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3371             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3372                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3373                               VR128)>;
3374   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3375             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3376 }
3377
3378 // Reciprocal approximations. Note that these typically require refinement
3379 // in order to obtain suitable precision.
3380 let Predicates = [UseSSE1] in {
3381   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3382             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3383   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3384             (RCPSSr_Int VR128:$src, VR128:$src)>;
3385 }
3386
3387 // There is no f64 version of the reciprocal approximation instructions.
3388
3389 //===----------------------------------------------------------------------===//
3390 // SSE 1 & 2 - Non-temporal stores
3391 //===----------------------------------------------------------------------===//
3392
3393 let AddedComplexity = 400 in { // Prefer non-temporal versions
3394 let SchedRW = [WriteStore] in {
3395 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3396                      (ins f128mem:$dst, VR128:$src),
3397                      "movntps\t{$src, $dst|$dst, $src}",
3398                      [(alignednontemporalstore (v4f32 VR128:$src),
3399                                                addr:$dst)],
3400                                                IIC_SSE_MOVNT>, VEX;
3401 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3402                      (ins f128mem:$dst, VR128:$src),
3403                      "movntpd\t{$src, $dst|$dst, $src}",
3404                      [(alignednontemporalstore (v2f64 VR128:$src),
3405                                                addr:$dst)],
3406                                                IIC_SSE_MOVNT>, VEX;
3407
3408 let ExeDomain = SSEPackedInt in
3409 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3410                          (ins f128mem:$dst, VR128:$src),
3411                          "movntdq\t{$src, $dst|$dst, $src}",
3412                          [(alignednontemporalstore (v2i64 VR128:$src),
3413                                                    addr:$dst)],
3414                                                    IIC_SSE_MOVNT>, VEX;
3415
3416 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3417                      (ins f256mem:$dst, VR256:$src),
3418                      "movntps\t{$src, $dst|$dst, $src}",
3419                      [(alignednontemporalstore (v8f32 VR256:$src),
3420                                                addr:$dst)],
3421                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3422 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3423                      (ins f256mem:$dst, VR256:$src),
3424                      "movntpd\t{$src, $dst|$dst, $src}",
3425                      [(alignednontemporalstore (v4f64 VR256:$src),
3426                                                addr:$dst)],
3427                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3428 let ExeDomain = SSEPackedInt in
3429 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3430                     (ins f256mem:$dst, VR256:$src),
3431                     "movntdq\t{$src, $dst|$dst, $src}",
3432                     [(alignednontemporalstore (v4i64 VR256:$src),
3433                                               addr:$dst)],
3434                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3435
3436 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3437                     "movntps\t{$src, $dst|$dst, $src}",
3438                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3439                     IIC_SSE_MOVNT>;
3440 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3441                     "movntpd\t{$src, $dst|$dst, $src}",
3442                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3443                     IIC_SSE_MOVNT>;
3444
3445 let ExeDomain = SSEPackedInt in
3446 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3447                     "movntdq\t{$src, $dst|$dst, $src}",
3448                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3449                     IIC_SSE_MOVNT>;
3450
3451 // There is no AVX form for instructions below this point
3452 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3453                  "movnti{l}\t{$src, $dst|$dst, $src}",
3454                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3455                  IIC_SSE_MOVNT>,
3456                TB, Requires<[HasSSE2]>;
3457 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3458                      "movnti{q}\t{$src, $dst|$dst, $src}",
3459                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3460                      IIC_SSE_MOVNT>,
3461                   TB, Requires<[HasSSE2]>;
3462 } // SchedRW = [WriteStore]
3463
3464 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3465           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3466
3467 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3468           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3469 } // AddedComplexity
3470
3471 //===----------------------------------------------------------------------===//
3472 // SSE 1 & 2 - Prefetch and memory fence
3473 //===----------------------------------------------------------------------===//
3474
3475 // Prefetch intrinsic.
3476 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3477 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3478     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3479     IIC_SSE_PREFETCH>, TB;
3480 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3481     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3482     IIC_SSE_PREFETCH>, TB;
3483 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3484     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3485     IIC_SSE_PREFETCH>, TB;
3486 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3487     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3488     IIC_SSE_PREFETCH>, TB;
3489 }
3490
3491 // FIXME: How should these memory instructions be modeled?
3492 let SchedRW = [WriteLoad] in {
3493 // Flush cache
3494 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3495                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3496                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3497
3498 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3499 // was introduced with SSE2, it's backward compatible.
3500 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3501
3502 // Load, store, and memory fence
3503 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3504                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3505                TB, Requires<[HasSSE1]>;
3506 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3507                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3508                TB, Requires<[HasSSE2]>;
3509 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3510                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3511                TB, Requires<[HasSSE2]>;
3512 } // SchedRW
3513
3514 def : Pat<(X86SFence), (SFENCE)>;
3515 def : Pat<(X86LFence), (LFENCE)>;
3516 def : Pat<(X86MFence), (MFENCE)>;
3517
3518 //===----------------------------------------------------------------------===//
3519 // SSE 1 & 2 - Load/Store XCSR register
3520 //===----------------------------------------------------------------------===//
3521
3522 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3523                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3524                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3525 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3526                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3527                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3528
3529 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3530                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3531                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3532 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3533                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3534                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3535
3536 //===---------------------------------------------------------------------===//
3537 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3538 //===---------------------------------------------------------------------===//
3539
3540 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3541
3542 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3543 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3544                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3545                     VEX;
3546 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3547                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3548                     VEX, VEX_L;
3549 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3550                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3551                     VEX;
3552 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3553                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3554                     VEX, VEX_L;
3555 }
3556
3557 // For Disassembler
3558 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
3559 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3560                         "movdqa\t{$src, $dst|$dst, $src}", [],
3561                         IIC_SSE_MOVA_P_RR>,
3562                         VEX;
3563 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3564                         "movdqa\t{$src, $dst|$dst, $src}", [],
3565                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3566 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3567                         "movdqu\t{$src, $dst|$dst, $src}", [],
3568                         IIC_SSE_MOVU_P_RR>,
3569                         VEX;
3570 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3571                         "movdqu\t{$src, $dst|$dst, $src}", [],
3572                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3573 }
3574
3575 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3576     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3577 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3578                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3579                    VEX;
3580 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3581                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3582                    VEX, VEX_L;
3583 let Predicates = [HasAVX] in {
3584   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3585                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3586                     XS, VEX;
3587   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3588                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3589                     XS, VEX, VEX_L;
3590 }
3591 }
3592
3593 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3594 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3595                      (ins i128mem:$dst, VR128:$src),
3596                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3597                      VEX;
3598 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3599                      (ins i256mem:$dst, VR256:$src),
3600                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3601                      VEX, VEX_L;
3602 let Predicates = [HasAVX] in {
3603 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3604                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3605                   XS, VEX;
3606 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3607                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3608                   XS, VEX, VEX_L;
3609 }
3610 }
3611
3612 let SchedRW = [WriteMove] in {
3613 let neverHasSideEffects = 1 in
3614 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3615                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3616
3617 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3618                    "movdqu\t{$src, $dst|$dst, $src}",
3619                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3620
3621 // For Disassembler
3622 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3623 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3624                        "movdqa\t{$src, $dst|$dst, $src}", [],
3625                        IIC_SSE_MOVA_P_RR>;
3626
3627 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3628                        "movdqu\t{$src, $dst|$dst, $src}",
3629                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3630 }
3631 } // SchedRW
3632
3633 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3634     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3635 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3636                    "movdqa\t{$src, $dst|$dst, $src}",
3637                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3638                    IIC_SSE_MOVA_P_RM>;
3639 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3640                    "movdqu\t{$src, $dst|$dst, $src}",
3641                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3642                    IIC_SSE_MOVU_P_RM>,
3643                  XS, Requires<[UseSSE2]>;
3644 }
3645
3646 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3647 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3648                    "movdqa\t{$src, $dst|$dst, $src}",
3649                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3650                    IIC_SSE_MOVA_P_MR>;
3651 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3652                    "movdqu\t{$src, $dst|$dst, $src}",
3653                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3654                    IIC_SSE_MOVU_P_MR>,
3655                  XS, Requires<[UseSSE2]>;
3656 }
3657
3658 } // ExeDomain = SSEPackedInt
3659
3660 let Predicates = [HasAVX] in {
3661   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3662             (VMOVDQUmr addr:$dst, VR128:$src)>;
3663   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3664             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3665 }
3666 let Predicates = [UseSSE2] in
3667 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3668           (MOVDQUmr addr:$dst, VR128:$src)>;
3669
3670 //===---------------------------------------------------------------------===//
3671 // SSE2 - Packed Integer Arithmetic Instructions
3672 //===---------------------------------------------------------------------===//
3673
3674 let Sched = WriteVecIMul in
3675 def SSE_PMADD : OpndItins<
3676   IIC_SSE_PMADD, IIC_SSE_PMADD
3677 >;
3678
3679 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3680
3681 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3682                             RegisterClass RC, PatFrag memop_frag,
3683                             X86MemOperand x86memop,
3684                             OpndItins itins,
3685                             bit IsCommutable = 0,
3686                             bit Is2Addr = 1> {
3687   let isCommutable = IsCommutable in
3688   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3689        (ins RC:$src1, RC:$src2),
3690        !if(Is2Addr,
3691            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3692            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3693        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3694       Sched<[itins.Sched]>;
3695   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3696        (ins RC:$src1, x86memop:$src2),
3697        !if(Is2Addr,
3698            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3699            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3700        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3701        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3702 }
3703
3704 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3705                              Intrinsic IntId256, OpndItins itins,
3706                              bit IsCommutable = 0> {
3707 let Predicates = [HasAVX] in
3708   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3709                                  VR128, memopv2i64, i128mem, itins,
3710                                  IsCommutable, 0>, VEX_4V;
3711
3712 let Constraints = "$src1 = $dst" in
3713   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3714                                i128mem, itins, IsCommutable, 1>;
3715
3716 let Predicates = [HasAVX2] in
3717   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3718                                    VR256, memopv4i64, i256mem, itins,
3719                                    IsCommutable, 0>, VEX_4V, VEX_L;
3720 }
3721
3722 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3723                          string OpcodeStr, SDNode OpNode,
3724                          SDNode OpNode2, RegisterClass RC,
3725                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3726                          ShiftOpndItins itins,
3727                          bit Is2Addr = 1> {
3728   // src2 is always 128-bit
3729   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3730        (ins RC:$src1, VR128:$src2),
3731        !if(Is2Addr,
3732            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3733            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3734        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3735         itins.rr>, Sched<[WriteVecShift]>;
3736   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3737        (ins RC:$src1, i128mem:$src2),
3738        !if(Is2Addr,
3739            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3740            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3741        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3742                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3743       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3744   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3745        (ins RC:$src1, i32i8imm:$src2),
3746        !if(Is2Addr,
3747            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3748            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3749        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>,
3750        Sched<[WriteVecShift]>;
3751 }
3752
3753 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3754 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3755                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3756                          PatFrag memop_frag, X86MemOperand x86memop,
3757                          OpndItins itins,
3758                          bit IsCommutable = 0, bit Is2Addr = 1> {
3759   let isCommutable = IsCommutable in
3760   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3761        (ins RC:$src1, RC:$src2),
3762        !if(Is2Addr,
3763            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3764            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3765        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3766        Sched<[itins.Sched]>;
3767   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3768        (ins RC:$src1, x86memop:$src2),
3769        !if(Is2Addr,
3770            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3771            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3772        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3773                                      (bitconvert (memop_frag addr:$src2)))))]>,
3774        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3775 }
3776 } // ExeDomain = SSEPackedInt
3777
3778 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3779                              SSE_INTALU_ITINS_P, 1>;
3780 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3781                              SSE_INTALU_ITINS_P, 1>;
3782 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3783                              SSE_INTALU_ITINS_P, 1>;
3784 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3785                              SSE_INTALUQ_ITINS_P, 1>;
3786 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3787                              SSE_INTMUL_ITINS_P, 1>;
3788 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3789                              SSE_INTALU_ITINS_P, 0>;
3790 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3791                              SSE_INTALU_ITINS_P, 0>;
3792 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3793                              SSE_INTALU_ITINS_P, 0>;
3794 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3795                              SSE_INTALUQ_ITINS_P, 0>;
3796 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3797                              SSE_INTALU_ITINS_P, 0>;
3798 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3799                              SSE_INTALU_ITINS_P, 0>;
3800 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3801                              SSE_INTALU_ITINS_P, 1>;
3802 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3803                              SSE_INTALU_ITINS_P, 1>;
3804 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3805                              SSE_INTALU_ITINS_P, 1>;
3806 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3807                              SSE_INTALU_ITINS_P, 1>;
3808
3809 // Intrinsic forms
3810 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3811                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3812 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3813                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3814 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3815                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3816 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3817                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3818 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3819                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3820 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3821                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3822 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3823                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3824 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3825                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3826 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3827                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3828 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3829                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3830 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3831                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3832 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3833                                  int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3834
3835 let Predicates = [HasAVX] in
3836 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3837                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3838                               VEX_4V;
3839 let Predicates = [HasAVX2] in
3840 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3841                                VR256, memopv4i64, i256mem,
3842                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3843 let Constraints = "$src1 = $dst" in
3844 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3845                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3846
3847 //===---------------------------------------------------------------------===//
3848 // SSE2 - Packed Integer Logical Instructions
3849 //===---------------------------------------------------------------------===//
3850
3851 let Predicates = [HasAVX] in {
3852 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3853                             VR128, v8i16, v8i16, bc_v8i16,
3854                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3855 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3856                             VR128, v4i32, v4i32, bc_v4i32,
3857                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3858 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3859                             VR128, v2i64, v2i64, bc_v2i64,
3860                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3861
3862 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3863                             VR128, v8i16, v8i16, bc_v8i16,
3864                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3865 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3866                             VR128, v4i32, v4i32, bc_v4i32,
3867                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3868 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3869                             VR128, v2i64, v2i64, bc_v2i64,
3870                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3871
3872 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3873                             VR128, v8i16, v8i16, bc_v8i16,
3874                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3875 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3876                             VR128, v4i32, v4i32, bc_v4i32,
3877                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3878
3879 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3880   // 128-bit logical shifts.
3881   def VPSLLDQri : PDIi8<0x73, MRM7r,
3882                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3883                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3884                     [(set VR128:$dst,
3885                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3886                     VEX_4V;
3887   def VPSRLDQri : PDIi8<0x73, MRM3r,
3888                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3889                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3890                     [(set VR128:$dst,
3891                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3892                     VEX_4V;
3893   // PSRADQri doesn't exist in SSE[1-3].
3894 }
3895 } // Predicates = [HasAVX]
3896
3897 let Predicates = [HasAVX2] in {
3898 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3899                              VR256, v16i16, v8i16, bc_v8i16,
3900                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3901 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3902                              VR256, v8i32, v4i32, bc_v4i32,
3903                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3904 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3905                              VR256, v4i64, v2i64, bc_v2i64,
3906                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3907
3908 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3909                              VR256, v16i16, v8i16, bc_v8i16,
3910                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3911 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3912                              VR256, v8i32, v4i32, bc_v4i32,
3913                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3914 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3915                              VR256, v4i64, v2i64, bc_v2i64,
3916                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3917
3918 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3919                              VR256, v16i16, v8i16, bc_v8i16,
3920                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3921 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3922                              VR256, v8i32, v4i32, bc_v4i32,
3923                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3924
3925 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3926   // 256-bit logical shifts.
3927   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3928                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3929                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3930                     [(set VR256:$dst,
3931                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3932                     VEX_4V, VEX_L;
3933   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3934                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3935                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3936                     [(set VR256:$dst,
3937                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3938                     VEX_4V, VEX_L;
3939   // PSRADQYri doesn't exist in SSE[1-3].
3940 }
3941 } // Predicates = [HasAVX2]
3942
3943 let Constraints = "$src1 = $dst" in {
3944 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3945                            VR128, v8i16, v8i16, bc_v8i16,
3946                            SSE_INTSHIFT_ITINS_P>;
3947 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3948                            VR128, v4i32, v4i32, bc_v4i32,
3949                            SSE_INTSHIFT_ITINS_P>;
3950 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3951                            VR128, v2i64, v2i64, bc_v2i64,
3952                            SSE_INTSHIFT_ITINS_P>;
3953
3954 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3955                            VR128, v8i16, v8i16, bc_v8i16,
3956                            SSE_INTSHIFT_ITINS_P>;
3957 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3958                            VR128, v4i32, v4i32, bc_v4i32,
3959                            SSE_INTSHIFT_ITINS_P>;
3960 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3961                            VR128, v2i64, v2i64, bc_v2i64,
3962                            SSE_INTSHIFT_ITINS_P>;
3963
3964 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3965                            VR128, v8i16, v8i16, bc_v8i16,
3966                            SSE_INTSHIFT_ITINS_P>;
3967 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3968                            VR128, v4i32, v4i32, bc_v4i32,
3969                            SSE_INTSHIFT_ITINS_P>;
3970
3971 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3972   // 128-bit logical shifts.
3973   def PSLLDQri : PDIi8<0x73, MRM7r,
3974                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3975                        "pslldq\t{$src2, $dst|$dst, $src2}",
3976                        [(set VR128:$dst,
3977                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3978   def PSRLDQri : PDIi8<0x73, MRM3r,
3979                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3980                        "psrldq\t{$src2, $dst|$dst, $src2}",
3981                        [(set VR128:$dst,
3982                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3983   // PSRADQri doesn't exist in SSE[1-3].
3984 }
3985 } // Constraints = "$src1 = $dst"
3986
3987 let Predicates = [HasAVX] in {
3988   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3989             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3990   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3991             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3992   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3993             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3994
3995   // Shift up / down and insert zero's.
3996   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3997             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3998   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3999             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4000 }
4001
4002 let Predicates = [HasAVX2] in {
4003   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4004             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4005   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4006             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4007 }
4008
4009 let Predicates = [UseSSE2] in {
4010   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4011             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4012   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4013             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4014   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4015             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4016
4017   // Shift up / down and insert zero's.
4018   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4019             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4020   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4021             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4022 }
4023
4024 //===---------------------------------------------------------------------===//
4025 // SSE2 - Packed Integer Comparison Instructions
4026 //===---------------------------------------------------------------------===//
4027
4028 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4029                              SSE_INTALU_ITINS_P, 1>;
4030 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4031                              SSE_INTALU_ITINS_P, 1>;
4032 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4033                              SSE_INTALU_ITINS_P, 1>;
4034 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4035                              SSE_INTALU_ITINS_P, 0>;
4036 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4037                              SSE_INTALU_ITINS_P, 0>;
4038 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4039                              SSE_INTALU_ITINS_P, 0>;
4040
4041 //===---------------------------------------------------------------------===//
4042 // SSE2 - Packed Integer Pack Instructions
4043 //===---------------------------------------------------------------------===//
4044
4045 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4046                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4047 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4048                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4049 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4050                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4051
4052 //===---------------------------------------------------------------------===//
4053 // SSE2 - Packed Integer Shuffle Instructions
4054 //===---------------------------------------------------------------------===//
4055
4056 let ExeDomain = SSEPackedInt in {
4057 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4058                          SDNode OpNode> {
4059 let Predicates = [HasAVX] in {
4060   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4061                       (ins VR128:$src1, i8imm:$src2),
4062                       !strconcat("v", OpcodeStr,
4063                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4064                       [(set VR128:$dst,
4065                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4066                       IIC_SSE_PSHUF>, VEX, Sched<[WriteShuffle]>;
4067   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4068                       (ins i128mem:$src1, i8imm:$src2),
4069                       !strconcat("v", OpcodeStr,
4070                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4071                      [(set VR128:$dst,
4072                        (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4073                         (i8 imm:$src2))))], IIC_SSE_PSHUF>, VEX,
4074                   Sched<[WriteShuffleLd]>;
4075 }
4076
4077 let Predicates = [HasAVX2] in {
4078   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4079                        (ins VR256:$src1, i8imm:$src2),
4080                        !strconcat("v", OpcodeStr,
4081                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4082                        [(set VR256:$dst,
4083                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4084                        IIC_SSE_PSHUF>, VEX, VEX_L, Sched<[WriteShuffle]>;
4085   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4086                        (ins i256mem:$src1, i8imm:$src2),
4087                        !strconcat("v", OpcodeStr,
4088                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4089                       [(set VR256:$dst,
4090                         (vt256 (OpNode (bitconvert (memopv4i64 addr:$src1)),
4091                          (i8 imm:$src2))))], IIC_SSE_PSHUF>, VEX, VEX_L,
4092                    Sched<[WriteShuffleLd]>;
4093 }
4094
4095 let Predicates = [UseSSE2] in {
4096   def ri : Ii8<0x70, MRMSrcReg,
4097                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4098                !strconcat(OpcodeStr,
4099                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4100                 [(set VR128:$dst,
4101                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4102                 IIC_SSE_PSHUF>, Sched<[WriteShuffle]>;
4103   def mi : Ii8<0x70, MRMSrcMem,
4104                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4105                !strconcat(OpcodeStr,
4106                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4107                 [(set VR128:$dst,
4108                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4109                           (i8 imm:$src2))))], IIC_SSE_PSHUF>,
4110            Sched<[WriteShuffleLd]>;
4111 }
4112 }
4113 } // ExeDomain = SSEPackedInt
4114
4115 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4116 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4117 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4118
4119 let Predicates = [HasAVX] in {
4120   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4121             (VPSHUFDmi addr:$src1, imm:$imm)>;
4122   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4123             (VPSHUFDri VR128:$src1, imm:$imm)>;
4124 }
4125
4126 let Predicates = [UseSSE2] in {
4127   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4128             (PSHUFDmi addr:$src1, imm:$imm)>;
4129   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4130             (PSHUFDri VR128:$src1, imm:$imm)>;
4131 }
4132
4133 //===---------------------------------------------------------------------===//
4134 // SSE2 - Packed Integer Unpack Instructions
4135 //===---------------------------------------------------------------------===//
4136
4137 let ExeDomain = SSEPackedInt in {
4138 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4139                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4140   def rr : PDI<opc, MRMSrcReg,
4141       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4142       !if(Is2Addr,
4143           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4144           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4145       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4146       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4147   def rm : PDI<opc, MRMSrcMem,
4148       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4149       !if(Is2Addr,
4150           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4151           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4152       [(set VR128:$dst, (OpNode VR128:$src1,
4153                                   (bc_frag (memopv2i64
4154                                                addr:$src2))))],
4155                                                IIC_SSE_UNPCK>,
4156       Sched<[WriteShuffleLd, ReadAfterLd]>;
4157 }
4158
4159 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4160                          SDNode OpNode, PatFrag bc_frag> {
4161   def Yrr : PDI<opc, MRMSrcReg,
4162       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4163       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4164       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4165       Sched<[WriteShuffle]>;
4166   def Yrm : PDI<opc, MRMSrcMem,
4167       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4168       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4169       [(set VR256:$dst, (OpNode VR256:$src1,
4170                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4171       Sched<[WriteShuffleLd, ReadAfterLd]>;
4172 }
4173
4174 let Predicates = [HasAVX] in {
4175   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4176                                  bc_v16i8, 0>, VEX_4V;
4177   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4178                                  bc_v8i16, 0>, VEX_4V;
4179   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4180                                  bc_v4i32, 0>, VEX_4V;
4181   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4182                                  bc_v2i64, 0>, VEX_4V;
4183
4184   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4185                                  bc_v16i8, 0>, VEX_4V;
4186   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4187                                  bc_v8i16, 0>, VEX_4V;
4188   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4189                                  bc_v4i32, 0>, VEX_4V;
4190   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4191                                  bc_v2i64, 0>, VEX_4V;
4192 }
4193
4194 let Predicates = [HasAVX2] in {
4195   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4196                                    bc_v32i8>, VEX_4V, VEX_L;
4197   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4198                                    bc_v16i16>, VEX_4V, VEX_L;
4199   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4200                                    bc_v8i32>, VEX_4V, VEX_L;
4201   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4202                                    bc_v4i64>, VEX_4V, VEX_L;
4203
4204   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4205                                    bc_v32i8>, VEX_4V, VEX_L;
4206   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4207                                    bc_v16i16>, VEX_4V, VEX_L;
4208   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4209                                    bc_v8i32>, VEX_4V, VEX_L;
4210   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4211                                    bc_v4i64>, VEX_4V, VEX_L;
4212 }
4213
4214 let Constraints = "$src1 = $dst" in {
4215   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4216                                 bc_v16i8>;
4217   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4218                                 bc_v8i16>;
4219   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4220                                 bc_v4i32>;
4221   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4222                                 bc_v2i64>;
4223
4224   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4225                                 bc_v16i8>;
4226   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4227                                 bc_v8i16>;
4228   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4229                                 bc_v4i32>;
4230   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4231                                 bc_v2i64>;
4232 }
4233 } // ExeDomain = SSEPackedInt
4234
4235 //===---------------------------------------------------------------------===//
4236 // SSE2 - Packed Integer Extract and Insert
4237 //===---------------------------------------------------------------------===//
4238
4239 let ExeDomain = SSEPackedInt in {
4240 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4241   def rri : Ii8<0xC4, MRMSrcReg,
4242        (outs VR128:$dst), (ins VR128:$src1,
4243         GR32:$src2, i32i8imm:$src3),
4244        !if(Is2Addr,
4245            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4246            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4247        [(set VR128:$dst,
4248          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>,
4249        Sched<[WriteShuffle]>;
4250   def rmi : Ii8<0xC4, MRMSrcMem,
4251                        (outs VR128:$dst), (ins VR128:$src1,
4252                         i16mem:$src2, i32i8imm:$src3),
4253        !if(Is2Addr,
4254            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4255            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4256        [(set VR128:$dst,
4257          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4258                     imm:$src3))], IIC_SSE_PINSRW>,
4259        Sched<[WriteShuffleLd, ReadAfterLd]>;
4260 }
4261
4262 // Extract
4263 let Predicates = [HasAVX] in
4264 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4265                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4266                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4267                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4268                                                 imm:$src2))]>, TB, OpSize, VEX,
4269                 Sched<[WriteShuffle]>;
4270 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4271                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4272                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4273                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4274                                                 imm:$src2))], IIC_SSE_PEXTRW>,
4275                Sched<[WriteShuffleLd, ReadAfterLd]>;
4276
4277 // Insert
4278 let Predicates = [HasAVX] in {
4279   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4280   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4281        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4282        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4283        []>, TB, OpSize, VEX_4V, Sched<[WriteShuffle]>;
4284 }
4285
4286 let Constraints = "$src1 = $dst" in
4287   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4288
4289 } // ExeDomain = SSEPackedInt
4290
4291 //===---------------------------------------------------------------------===//
4292 // SSE2 - Packed Mask Creation
4293 //===---------------------------------------------------------------------===//
4294
4295 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4296
4297 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4298            "pmovmskb\t{$src, $dst|$dst, $src}",
4299            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4300            IIC_SSE_MOVMSK>, VEX;
4301 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4302            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4303
4304 let Predicates = [HasAVX2] in {
4305 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4306            "pmovmskb\t{$src, $dst|$dst, $src}",
4307            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4308 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4309            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4310 }
4311
4312 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4313            "pmovmskb\t{$src, $dst|$dst, $src}",
4314            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4315            IIC_SSE_MOVMSK>;
4316
4317 } // ExeDomain = SSEPackedInt
4318
4319 //===---------------------------------------------------------------------===//
4320 // SSE2 - Conditional Store
4321 //===---------------------------------------------------------------------===//
4322
4323 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4324
4325 let Uses = [EDI] in
4326 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4327            (ins VR128:$src, VR128:$mask),
4328            "maskmovdqu\t{$mask, $src|$src, $mask}",
4329            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4330            IIC_SSE_MASKMOV>, VEX;
4331 let Uses = [RDI] in
4332 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4333            (ins VR128:$src, VR128:$mask),
4334            "maskmovdqu\t{$mask, $src|$src, $mask}",
4335            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4336            IIC_SSE_MASKMOV>, VEX;
4337
4338 let Uses = [EDI] in
4339 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4340            "maskmovdqu\t{$mask, $src|$src, $mask}",
4341            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4342            IIC_SSE_MASKMOV>;
4343 let Uses = [RDI] in
4344 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4345            "maskmovdqu\t{$mask, $src|$src, $mask}",
4346            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4347            IIC_SSE_MASKMOV>;
4348
4349 } // ExeDomain = SSEPackedInt
4350
4351 //===---------------------------------------------------------------------===//
4352 // SSE2 - Move Doubleword
4353 //===---------------------------------------------------------------------===//
4354
4355 //===---------------------------------------------------------------------===//
4356 // Move Int Doubleword to Packed Double Int
4357 //
4358 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4359                       "movd\t{$src, $dst|$dst, $src}",
4360                       [(set VR128:$dst,
4361                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4362                         VEX, Sched<[WriteMove]>;
4363 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4364                       "movd\t{$src, $dst|$dst, $src}",
4365                       [(set VR128:$dst,
4366                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4367                         IIC_SSE_MOVDQ>,
4368                       VEX, Sched<[WriteLoad]>;
4369 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4370                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4371                         [(set VR128:$dst,
4372                           (v2i64 (scalar_to_vector GR64:$src)))],
4373                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4374 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4375                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4376                        [(set FR64:$dst, (bitconvert GR64:$src))],
4377                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4378
4379 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4380                       "movd\t{$src, $dst|$dst, $src}",
4381                       [(set VR128:$dst,
4382                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4383                   Sched<[WriteMove]>;
4384 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4385                       "movd\t{$src, $dst|$dst, $src}",
4386                       [(set VR128:$dst,
4387                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4388                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4389 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4390                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4391                         [(set VR128:$dst,
4392                           (v2i64 (scalar_to_vector GR64:$src)))],
4393                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4394 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4395                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4396                        [(set FR64:$dst, (bitconvert GR64:$src))],
4397                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4398
4399 //===---------------------------------------------------------------------===//
4400 // Move Int Doubleword to Single Scalar
4401 //
4402 def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4403                       "movd\t{$src, $dst|$dst, $src}",
4404                       [(set FR32:$dst, (bitconvert GR32:$src))],
4405                       IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4406
4407 def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4408                       "movd\t{$src, $dst|$dst, $src}",
4409                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4410                       IIC_SSE_MOVDQ>,
4411                       VEX, Sched<[WriteLoad]>;
4412 def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4413                       "movd\t{$src, $dst|$dst, $src}",
4414                       [(set FR32:$dst, (bitconvert GR32:$src))],
4415                       IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4416
4417 def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4418                       "movd\t{$src, $dst|$dst, $src}",
4419                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4420                       IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4421
4422 //===---------------------------------------------------------------------===//
4423 // Move Packed Doubleword Int to Packed Double Int
4424 //
4425 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4426                        "movd\t{$src, $dst|$dst, $src}",
4427                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4428                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4429                     Sched<[WriteMove]>;
4430 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4431                        (ins i32mem:$dst, VR128:$src),
4432                        "movd\t{$src, $dst|$dst, $src}",
4433                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4434                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4435                                      VEX, Sched<[WriteLoad]>;
4436 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4437                        "movd\t{$src, $dst|$dst, $src}",
4438                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4439                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4440                    Sched<[WriteMove]>;
4441 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4442                        "movd\t{$src, $dst|$dst, $src}",
4443                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4444                                      (iPTR 0))), addr:$dst)],
4445                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4446
4447 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4448         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4449
4450 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4451         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4452
4453 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4454         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4455
4456 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4457         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4458
4459 //===---------------------------------------------------------------------===//
4460 // Move Packed Doubleword Int first element to Doubleword Int
4461 //
4462 let SchedRW = [WriteMove] in {
4463 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4464                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4465                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4466                                                            (iPTR 0)))],
4467                                                            IIC_SSE_MOVD_ToGP>,
4468                       VEX;
4469
4470 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4471                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4472                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4473                                                          (iPTR 0)))],
4474                                                          IIC_SSE_MOVD_ToGP>;
4475 } //SchedRW
4476
4477 //===---------------------------------------------------------------------===//
4478 // Bitcast FR64 <-> GR64
4479 //
4480 let Predicates = [UseAVX] in
4481 def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4482                         "vmovq\t{$src, $dst|$dst, $src}",
4483                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4484                         VEX, Sched<[WriteLoad]>;
4485 def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4486                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4487                          [(set GR64:$dst, (bitconvert FR64:$src))],
4488                          IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4489 def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4490                          "movq\t{$src, $dst|$dst, $src}",
4491                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4492                          IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4493
4494 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4495                        "movq\t{$src, $dst|$dst, $src}",
4496                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4497                        IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4498 def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4499                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4500                        [(set GR64:$dst, (bitconvert FR64:$src))],
4501                        IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4502 def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4503                        "movq\t{$src, $dst|$dst, $src}",
4504                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4505                        IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4506
4507 //===---------------------------------------------------------------------===//
4508 // Move Scalar Single to Double Int
4509 //
4510 def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4511                       "movd\t{$src, $dst|$dst, $src}",
4512                       [(set GR32:$dst, (bitconvert FR32:$src))],
4513                       IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4514 def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4515                       "movd\t{$src, $dst|$dst, $src}",
4516                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4517                       IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4518 def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4519                       "movd\t{$src, $dst|$dst, $src}",
4520                       [(set GR32:$dst, (bitconvert FR32:$src))],
4521                       IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4522 def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4523                       "movd\t{$src, $dst|$dst, $src}",
4524                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4525                       IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4526
4527 //===---------------------------------------------------------------------===//
4528 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4529 //
4530 let SchedRW = [WriteMove] in {
4531 let AddedComplexity = 15 in {
4532 def VMOVZDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4533                        "movd\t{$src, $dst|$dst, $src}",
4534                        [(set VR128:$dst, (v4i32 (X86vzmovl
4535                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4536                                       IIC_SSE_MOVDQ>, VEX;
4537 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4538                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4539                        [(set VR128:$dst, (v2i64 (X86vzmovl
4540                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4541                                       IIC_SSE_MOVDQ>,
4542                                       VEX, VEX_W;
4543 }
4544 let AddedComplexity = 15 in {
4545 def MOVZDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4546                        "movd\t{$src, $dst|$dst, $src}",
4547                        [(set VR128:$dst, (v4i32 (X86vzmovl
4548                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4549                                       IIC_SSE_MOVDQ>;
4550 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4551                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4552                        [(set VR128:$dst, (v2i64 (X86vzmovl
4553                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4554                                       IIC_SSE_MOVDQ>;
4555 }
4556 } // SchedRW
4557
4558 let AddedComplexity = 20, SchedRW = [WriteLoad] in {
4559 def VMOVZDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4560                        "movd\t{$src, $dst|$dst, $src}",
4561                        [(set VR128:$dst,
4562                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4563                                                    (loadi32 addr:$src))))))],
4564                                                    IIC_SSE_MOVDQ>, VEX;
4565 def MOVZDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4566                        "movd\t{$src, $dst|$dst, $src}",
4567                        [(set VR128:$dst,
4568                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4569                                                    (loadi32 addr:$src))))))],
4570                                                    IIC_SSE_MOVDQ>;
4571 } // AddedComplexity, SchedRW
4572
4573 let Predicates = [UseAVX] in {
4574   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4575   let AddedComplexity = 20 in {
4576     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4577               (VMOVZDI2PDIrm addr:$src)>;
4578     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4579               (VMOVZDI2PDIrm addr:$src)>;
4580   }
4581   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4582   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4583                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4584             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4585   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4586                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4587             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4588 }
4589
4590 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4591   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4592             (MOVZDI2PDIrm addr:$src)>;
4593   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4594             (MOVZDI2PDIrm addr:$src)>;
4595 }
4596
4597 // These are the correct encodings of the instructions so that we know how to
4598 // read correct assembly, even though we continue to emit the wrong ones for
4599 // compatibility with Darwin's buggy assembler.
4600 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4601                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4602 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4603                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4604 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4605                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4606 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4607                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4608 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4609                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4610 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4611                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4612
4613 //===---------------------------------------------------------------------===//
4614 // SSE2 - Move Quadword
4615 //===---------------------------------------------------------------------===//
4616
4617 //===---------------------------------------------------------------------===//
4618 // Move Quadword Int to Packed Quadword Int
4619 //
4620
4621 let SchedRW = [WriteLoad] in {
4622 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4623                     "vmovq\t{$src, $dst|$dst, $src}",
4624                     [(set VR128:$dst,
4625                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4626                     VEX, Requires<[UseAVX]>;
4627 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4628                     "movq\t{$src, $dst|$dst, $src}",
4629                     [(set VR128:$dst,
4630                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4631                       IIC_SSE_MOVDQ>, XS,
4632                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4633 } // SchedRW
4634
4635 //===---------------------------------------------------------------------===//
4636 // Move Packed Quadword Int to Quadword Int
4637 //
4638 let SchedRW = [WriteStore] in {
4639 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4640                       "movq\t{$src, $dst|$dst, $src}",
4641                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4642                                     (iPTR 0))), addr:$dst)],
4643                                     IIC_SSE_MOVDQ>, VEX;
4644 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4645                       "movq\t{$src, $dst|$dst, $src}",
4646                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4647                                     (iPTR 0))), addr:$dst)],
4648                                     IIC_SSE_MOVDQ>;
4649 } // SchedRW
4650
4651 //===---------------------------------------------------------------------===//
4652 // Store / copy lower 64-bits of a XMM register.
4653 //
4654 def VMOVLQ128mr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4655                      "movq\t{$src, $dst|$dst, $src}",
4656                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX,
4657                   Sched<[WriteStore]>;
4658 def MOVLQ128mr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4659                      "movq\t{$src, $dst|$dst, $src}",
4660                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4661                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4662
4663 let AddedComplexity = 20 in
4664 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4665                      "vmovq\t{$src, $dst|$dst, $src}",
4666                      [(set VR128:$dst,
4667                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4668                                                  (loadi64 addr:$src))))))],
4669                                                  IIC_SSE_MOVDQ>,
4670                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4671
4672 let AddedComplexity = 20 in
4673 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4674                      "movq\t{$src, $dst|$dst, $src}",
4675                      [(set VR128:$dst,
4676                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4677                                                  (loadi64 addr:$src))))))],
4678                                                  IIC_SSE_MOVDQ>,
4679                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4680
4681 let Predicates = [UseAVX], AddedComplexity = 20 in {
4682   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4683             (VMOVZQI2PQIrm addr:$src)>;
4684   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4685             (VMOVZQI2PQIrm addr:$src)>;
4686   def : Pat<(v2i64 (X86vzload addr:$src)),
4687             (VMOVZQI2PQIrm addr:$src)>;
4688 }
4689
4690 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4691   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4692             (MOVZQI2PQIrm addr:$src)>;
4693   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4694             (MOVZQI2PQIrm addr:$src)>;
4695   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4696 }
4697
4698 let Predicates = [HasAVX] in {
4699 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4700           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4701 def : Pat<(v4i64 (X86vzload addr:$src)),
4702           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4703 }
4704
4705 //===---------------------------------------------------------------------===//
4706 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4707 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4708 //
4709 let SchedRW = [WriteVecLogic] in {
4710 let AddedComplexity = 15 in
4711 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4712                         "vmovq\t{$src, $dst|$dst, $src}",
4713                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4714                     IIC_SSE_MOVQ_RR>,
4715                       XS, VEX, Requires<[UseAVX]>;
4716 let AddedComplexity = 15 in
4717 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4718                         "movq\t{$src, $dst|$dst, $src}",
4719                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4720                     IIC_SSE_MOVQ_RR>,
4721                       XS, Requires<[UseSSE2]>;
4722 } // SchedRW
4723
4724 let SchedRW = [WriteVecLogicLd] in {
4725 let AddedComplexity = 20 in
4726 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4727                         "vmovq\t{$src, $dst|$dst, $src}",
4728                     [(set VR128:$dst, (v2i64 (X86vzmovl
4729                                              (loadv2i64 addr:$src))))],
4730                                              IIC_SSE_MOVDQ>,
4731                       XS, VEX, Requires<[UseAVX]>;
4732 let AddedComplexity = 20 in {
4733 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4734                         "movq\t{$src, $dst|$dst, $src}",
4735                     [(set VR128:$dst, (v2i64 (X86vzmovl
4736                                              (loadv2i64 addr:$src))))],
4737                                              IIC_SSE_MOVDQ>,
4738                       XS, Requires<[UseSSE2]>;
4739 }
4740 } // SchedRW
4741
4742 let AddedComplexity = 20 in {
4743   let Predicates = [UseAVX] in {
4744     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4745               (VMOVZPQILo2PQIrm addr:$src)>;
4746     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4747               (VMOVZPQILo2PQIrr VR128:$src)>;
4748   }
4749   let Predicates = [UseSSE2] in {
4750     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4751               (MOVZPQILo2PQIrm addr:$src)>;
4752     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4753               (MOVZPQILo2PQIrr VR128:$src)>;
4754   }
4755 }
4756
4757 // Instructions to match in the assembler
4758 let SchedRW = [WriteMove] in {
4759 def VMOVQs64rr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4760                       "movq\t{$src, $dst|$dst, $src}", [],
4761                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4762 def VMOVQd64rr : VS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4763                       "movq\t{$src, $dst|$dst, $src}", [],
4764                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4765 // Recognize "movd" with GR64 destination, but encode as a "movq"
4766 def VMOVQd64rr_alt : VS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4767                           "movq\t{$src, $dst|$dst, $src}", [],
4768                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4769 } // SchedRW
4770
4771 // Instructions for the disassembler
4772 // xr = XMM register
4773 // xm = mem64
4774
4775 let SchedRW = [WriteMove] in {
4776 let Predicates = [UseAVX] in
4777 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4778                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4779 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4780                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4781 } // SchedRW
4782
4783 //===---------------------------------------------------------------------===//
4784 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4785 //===---------------------------------------------------------------------===//
4786 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4787                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4788                               X86MemOperand x86memop> {
4789 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4790                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4791                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4792                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4793 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4794                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4795                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4796                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4797 }
4798
4799 let Predicates = [HasAVX] in {
4800   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4801                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4802   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4803                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4804   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4805                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4806   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4807                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4808 }
4809 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4810                                    memopv4f32, f128mem>;
4811 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4812                                    memopv4f32, f128mem>;
4813
4814 let Predicates = [HasAVX] in {
4815   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4816             (VMOVSHDUPrr VR128:$src)>;
4817   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4818             (VMOVSHDUPrm addr:$src)>;
4819   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4820             (VMOVSLDUPrr VR128:$src)>;
4821   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4822             (VMOVSLDUPrm addr:$src)>;
4823   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4824             (VMOVSHDUPYrr VR256:$src)>;
4825   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4826             (VMOVSHDUPYrm addr:$src)>;
4827   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4828             (VMOVSLDUPYrr VR256:$src)>;
4829   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4830             (VMOVSLDUPYrm addr:$src)>;
4831 }
4832
4833 let Predicates = [UseSSE3] in {
4834   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4835             (MOVSHDUPrr VR128:$src)>;
4836   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4837             (MOVSHDUPrm addr:$src)>;
4838   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4839             (MOVSLDUPrr VR128:$src)>;
4840   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4841             (MOVSLDUPrm addr:$src)>;
4842 }
4843
4844 //===---------------------------------------------------------------------===//
4845 // SSE3 - Replicate Double FP - MOVDDUP
4846 //===---------------------------------------------------------------------===//
4847
4848 multiclass sse3_replicate_dfp<string OpcodeStr> {
4849 let neverHasSideEffects = 1 in
4850 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4851                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4852                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4853 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4854                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4855                     [(set VR128:$dst,
4856                       (v2f64 (X86Movddup
4857                               (scalar_to_vector (loadf64 addr:$src)))))],
4858                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4859 }
4860
4861 // FIXME: Merge with above classe when there're patterns for the ymm version
4862 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4863 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4864                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4865                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
4866                     Sched<[WriteShuffle]>;
4867 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4868                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4869                     [(set VR256:$dst,
4870                       (v4f64 (X86Movddup
4871                               (scalar_to_vector (loadf64 addr:$src)))))]>,
4872                     Sched<[WriteShuffleLd]>;
4873 }
4874
4875 let Predicates = [HasAVX] in {
4876   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4877   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4878 }
4879
4880 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4881
4882 let Predicates = [HasAVX] in {
4883   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4884             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4885   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4886             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4887   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4888             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4889   def : Pat<(X86Movddup (bc_v2f64
4890                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4891             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4892
4893   // 256-bit version
4894   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4895             (VMOVDDUPYrm addr:$src)>;
4896   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4897             (VMOVDDUPYrm addr:$src)>;
4898   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4899             (VMOVDDUPYrm addr:$src)>;
4900   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4901             (VMOVDDUPYrr VR256:$src)>;
4902 }
4903
4904 let Predicates = [UseSSE3] in {
4905   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4906             (MOVDDUPrm addr:$src)>;
4907   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4908             (MOVDDUPrm addr:$src)>;
4909   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4910             (MOVDDUPrm addr:$src)>;
4911   def : Pat<(X86Movddup (bc_v2f64
4912                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4913             (MOVDDUPrm addr:$src)>;
4914 }
4915
4916 //===---------------------------------------------------------------------===//
4917 // SSE3 - Move Unaligned Integer
4918 //===---------------------------------------------------------------------===//
4919
4920 let SchedRW = [WriteLoad] in {
4921 let Predicates = [HasAVX] in {
4922   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4923                    "vlddqu\t{$src, $dst|$dst, $src}",
4924                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4925   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4926                    "vlddqu\t{$src, $dst|$dst, $src}",
4927                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4928                    VEX, VEX_L;
4929 }
4930 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4931                    "lddqu\t{$src, $dst|$dst, $src}",
4932                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4933                    IIC_SSE_LDDQU>;
4934 }
4935
4936 //===---------------------------------------------------------------------===//
4937 // SSE3 - Arithmetic
4938 //===---------------------------------------------------------------------===//
4939
4940 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4941                        X86MemOperand x86memop, OpndItins itins,
4942                        bit Is2Addr = 1> {
4943   def rr : I<0xD0, MRMSrcReg,
4944        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4945        !if(Is2Addr,
4946            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4947            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4948        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
4949        Sched<[itins.Sched]>;
4950   def rm : I<0xD0, MRMSrcMem,
4951        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4952        !if(Is2Addr,
4953            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4954            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4955        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
4956        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4957 }
4958
4959 let Predicates = [HasAVX] in {
4960   let ExeDomain = SSEPackedSingle in {
4961     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4962                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4963     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4964                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4965   }
4966   let ExeDomain = SSEPackedDouble in {
4967     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4968                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4969     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4970                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4971   }
4972 }
4973 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4974   let ExeDomain = SSEPackedSingle in
4975   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4976                               f128mem, SSE_ALU_F32P>, TB, XD;
4977   let ExeDomain = SSEPackedDouble in
4978   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4979                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4980 }
4981
4982 //===---------------------------------------------------------------------===//
4983 // SSE3 Instructions
4984 //===---------------------------------------------------------------------===//
4985
4986 // Horizontal ops
4987 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4988                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4989   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4990        !if(Is2Addr,
4991          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4992          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4993       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4994       Sched<[WriteFAdd]>;
4995
4996   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4997        !if(Is2Addr,
4998          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4999          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5000       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5001         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5002 }
5003 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5004                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5005   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5006        !if(Is2Addr,
5007          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5008          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5009       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5010       Sched<[WriteFAdd]>;
5011
5012   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5013        !if(Is2Addr,
5014          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5015          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5016       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5017         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5018 }
5019
5020 let Predicates = [HasAVX] in {
5021   let ExeDomain = SSEPackedSingle in {
5022     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5023                             X86fhadd, 0>, VEX_4V;
5024     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5025                             X86fhsub, 0>, VEX_4V;
5026     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5027                             X86fhadd, 0>, VEX_4V, VEX_L;
5028     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5029                             X86fhsub, 0>, VEX_4V, VEX_L;
5030   }
5031   let ExeDomain = SSEPackedDouble in {
5032     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5033                             X86fhadd, 0>, VEX_4V;
5034     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5035                             X86fhsub, 0>, VEX_4V;
5036     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5037                             X86fhadd, 0>, VEX_4V, VEX_L;
5038     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5039                             X86fhsub, 0>, VEX_4V, VEX_L;
5040   }
5041 }
5042
5043 let Constraints = "$src1 = $dst" in {
5044   let ExeDomain = SSEPackedSingle in {
5045     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5046     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5047   }
5048   let ExeDomain = SSEPackedDouble in {
5049     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5050     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5051   }
5052 }
5053
5054 //===---------------------------------------------------------------------===//
5055 // SSSE3 - Packed Absolute Instructions
5056 //===---------------------------------------------------------------------===//
5057
5058
5059 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5060 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5061                             Intrinsic IntId128> {
5062   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5063                     (ins VR128:$src),
5064                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5065                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5066                     OpSize, Sched<[WriteVecALU]>;
5067
5068   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5069                     (ins i128mem:$src),
5070                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5071                     [(set VR128:$dst,
5072                       (IntId128
5073                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5074                     OpSize, Sched<[WriteVecALULd]>;
5075 }
5076
5077 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5078 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5079                               Intrinsic IntId256> {
5080   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5081                     (ins VR256:$src),
5082                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5083                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5084                     OpSize, Sched<[WriteVecALU]>;
5085
5086   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5087                     (ins i256mem:$src),
5088                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5089                     [(set VR256:$dst,
5090                       (IntId256
5091                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5092                     Sched<[WriteVecALULd]>;
5093 }
5094
5095 // Helper fragments to match sext vXi1 to vXiY.
5096 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5097                                                VR128:$src))>;
5098 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i32 15)))>;
5099 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i32 31)))>;
5100 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5101                                                VR256:$src))>;
5102 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i32 15)))>;
5103 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i32 31)))>;
5104
5105 let Predicates = [HasAVX] in {
5106   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5107                                   int_x86_ssse3_pabs_b_128>, VEX;
5108   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5109                                   int_x86_ssse3_pabs_w_128>, VEX;
5110   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5111                                   int_x86_ssse3_pabs_d_128>, VEX;
5112
5113   def : Pat<(xor
5114             (bc_v2i64 (v16i1sextv16i8)),
5115             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5116             (VPABSBrr128 VR128:$src)>;
5117   def : Pat<(xor
5118             (bc_v2i64 (v8i1sextv8i16)),
5119             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5120             (VPABSWrr128 VR128:$src)>;
5121   def : Pat<(xor
5122             (bc_v2i64 (v4i1sextv4i32)),
5123             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5124             (VPABSDrr128 VR128:$src)>;
5125 }
5126
5127 let Predicates = [HasAVX2] in {
5128   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5129                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5130   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5131                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5132   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5133                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5134
5135   def : Pat<(xor
5136             (bc_v4i64 (v32i1sextv32i8)),
5137             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5138             (VPABSBrr256 VR256:$src)>;
5139   def : Pat<(xor
5140             (bc_v4i64 (v16i1sextv16i16)),
5141             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5142             (VPABSWrr256 VR256:$src)>;
5143   def : Pat<(xor
5144             (bc_v4i64 (v8i1sextv8i32)),
5145             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5146             (VPABSDrr256 VR256:$src)>;
5147 }
5148
5149 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5150                               int_x86_ssse3_pabs_b_128>;
5151 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5152                               int_x86_ssse3_pabs_w_128>;
5153 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5154                               int_x86_ssse3_pabs_d_128>;
5155
5156 let Predicates = [HasSSSE3] in {
5157   def : Pat<(xor
5158             (bc_v2i64 (v16i1sextv16i8)),
5159             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5160             (PABSBrr128 VR128:$src)>;
5161   def : Pat<(xor
5162             (bc_v2i64 (v8i1sextv8i16)),
5163             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5164             (PABSWrr128 VR128:$src)>;
5165   def : Pat<(xor
5166             (bc_v2i64 (v4i1sextv4i32)),
5167             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5168             (PABSDrr128 VR128:$src)>;
5169 }
5170
5171 //===---------------------------------------------------------------------===//
5172 // SSSE3 - Packed Binary Operator Instructions
5173 //===---------------------------------------------------------------------===//
5174
5175 let Sched = WriteVecALU in {
5176 def SSE_PHADDSUBD : OpndItins<
5177   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5178 >;
5179 def SSE_PHADDSUBSW : OpndItins<
5180   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5181 >;
5182 def SSE_PHADDSUBW : OpndItins<
5183   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5184 >;
5185 }
5186 let Sched = WriteShuffle in
5187 def SSE_PSHUFB : OpndItins<
5188   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5189 >;
5190 let Sched = WriteVecALU in
5191 def SSE_PSIGN : OpndItins<
5192   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5193 >;
5194 let Sched = WriteVecIMul in
5195 def SSE_PMULHRSW : OpndItins<
5196   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5197 >;
5198
5199 /// SS3I_binop_rm - Simple SSSE3 bin op
5200 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5201                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5202                          X86MemOperand x86memop, OpndItins itins,
5203                          bit Is2Addr = 1> {
5204   let isCommutable = 1 in
5205   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5206        (ins RC:$src1, RC:$src2),
5207        !if(Is2Addr,
5208          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5209          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5210        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5211        OpSize, Sched<[itins.Sched]>;
5212   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5213        (ins RC:$src1, x86memop:$src2),
5214        !if(Is2Addr,
5215          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5216          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5217        [(set RC:$dst,
5218          (OpVT (OpNode RC:$src1,
5219           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5220        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5221 }
5222
5223 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5224 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5225                              Intrinsic IntId128, OpndItins itins,
5226                              bit Is2Addr = 1> {
5227   let isCommutable = 1 in
5228   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5229        (ins VR128:$src1, VR128:$src2),
5230        !if(Is2Addr,
5231          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5232          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5233        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5234        OpSize, Sched<[itins.Sched]>;
5235   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5236        (ins VR128:$src1, i128mem:$src2),
5237        !if(Is2Addr,
5238          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5239          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5240        [(set VR128:$dst,
5241          (IntId128 VR128:$src1,
5242           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5243        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5244 }
5245
5246 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5247                                Intrinsic IntId256> {
5248   let isCommutable = 1 in
5249   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5250        (ins VR256:$src1, VR256:$src2),
5251        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5252        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5253        OpSize;
5254   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5255        (ins VR256:$src1, i256mem:$src2),
5256        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5257        [(set VR256:$dst,
5258          (IntId256 VR256:$src1,
5259           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5260 }
5261
5262 let ImmT = NoImm, Predicates = [HasAVX] in {
5263 let isCommutable = 0 in {
5264   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5265                                   memopv2i64, i128mem,
5266                                   SSE_PHADDSUBW, 0>, VEX_4V;
5267   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5268                                   memopv2i64, i128mem,
5269                                   SSE_PHADDSUBD, 0>, VEX_4V;
5270   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5271                                   memopv2i64, i128mem,
5272                                   SSE_PHADDSUBW, 0>, VEX_4V;
5273   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5274                                   memopv2i64, i128mem,
5275                                   SSE_PHADDSUBD, 0>, VEX_4V;
5276   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5277                                   memopv2i64, i128mem,
5278                                   SSE_PSIGN, 0>, VEX_4V;
5279   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5280                                   memopv2i64, i128mem,
5281                                   SSE_PSIGN, 0>, VEX_4V;
5282   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5283                                   memopv2i64, i128mem,
5284                                   SSE_PSIGN, 0>, VEX_4V;
5285   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5286                                   memopv2i64, i128mem,
5287                                   SSE_PSHUFB, 0>, VEX_4V;
5288   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5289                                       int_x86_ssse3_phadd_sw_128,
5290                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5291   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5292                                       int_x86_ssse3_phsub_sw_128,
5293                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5294   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5295                                       int_x86_ssse3_pmadd_ub_sw_128,
5296                                       SSE_PMADD, 0>, VEX_4V;
5297 }
5298 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5299                                       int_x86_ssse3_pmul_hr_sw_128,
5300                                       SSE_PMULHRSW, 0>, VEX_4V;
5301 }
5302
5303 let ImmT = NoImm, Predicates = [HasAVX2] in {
5304 let isCommutable = 0 in {
5305   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5306                                   memopv4i64, i256mem,
5307                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5308   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5309                                   memopv4i64, i256mem,
5310                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5311   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5312                                   memopv4i64, i256mem,
5313                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5314   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5315                                   memopv4i64, i256mem,
5316                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5317   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5318                                   memopv4i64, i256mem,
5319                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5320   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5321                                   memopv4i64, i256mem,
5322                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5323   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5324                                   memopv4i64, i256mem,
5325                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5326   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5327                                   memopv4i64, i256mem,
5328                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5329   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5330                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5331   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5332                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5333   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5334                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5335 }
5336 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5337                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5338 }
5339
5340 // None of these have i8 immediate fields.
5341 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5342 let isCommutable = 0 in {
5343   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5344                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5345   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5346                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5347   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5348                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5349   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5350                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5351   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5352                                  memopv2i64, i128mem, SSE_PSIGN>;
5353   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5354                                  memopv2i64, i128mem, SSE_PSIGN>;
5355   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5356                                  memopv2i64, i128mem, SSE_PSIGN>;
5357   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5358                                  memopv2i64, i128mem, SSE_PSHUFB>;
5359   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5360                                      int_x86_ssse3_phadd_sw_128,
5361                                      SSE_PHADDSUBSW>;
5362   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5363                                      int_x86_ssse3_phsub_sw_128,
5364                                      SSE_PHADDSUBSW>;
5365   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5366                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5367 }
5368 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5369                                      int_x86_ssse3_pmul_hr_sw_128,
5370                                      SSE_PMULHRSW>;
5371 }
5372
5373 //===---------------------------------------------------------------------===//
5374 // SSSE3 - Packed Align Instruction Patterns
5375 //===---------------------------------------------------------------------===//
5376
5377 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5378   let neverHasSideEffects = 1 in {
5379   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5380       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5381       !if(Is2Addr,
5382         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5383         !strconcat(asm,
5384                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5385       [], IIC_SSE_PALIGNR>, OpSize, Sched<[WriteShuffle]>;
5386   let mayLoad = 1 in
5387   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5388       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5389       !if(Is2Addr,
5390         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5391         !strconcat(asm,
5392                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5393       [], IIC_SSE_PALIGNR>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5394   }
5395 }
5396
5397 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5398   let neverHasSideEffects = 1 in {
5399   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5400       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5401       !strconcat(asm,
5402                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5403       []>, OpSize, Sched<[WriteShuffle]>;
5404   let mayLoad = 1 in
5405   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5406       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5407       !strconcat(asm,
5408                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5409       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5410   }
5411 }
5412
5413 let Predicates = [HasAVX] in
5414   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5415 let Predicates = [HasAVX2] in
5416   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5417 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5418   defm PALIGN : ssse3_palignr<"palignr">;
5419
5420 let Predicates = [HasAVX2] in {
5421 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5422           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5423 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5424           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5425 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5426           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5427 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5428           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5429 }
5430
5431 let Predicates = [HasAVX] in {
5432 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5433           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5434 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5435           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5436 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5437           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5438 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5439           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5440 }
5441
5442 let Predicates = [UseSSSE3] in {
5443 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5444           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5445 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5446           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5447 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5448           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5449 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5450           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5451 }
5452
5453 //===---------------------------------------------------------------------===//
5454 // SSSE3 - Thread synchronization
5455 //===---------------------------------------------------------------------===//
5456
5457 let SchedRW = [WriteSystem] in {
5458 let usesCustomInserter = 1 in {
5459 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5460                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5461                 Requires<[HasSSE3]>;
5462 }
5463
5464 let Uses = [EAX, ECX, EDX] in
5465 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5466                  TB, Requires<[HasSSE3]>;
5467 let Uses = [ECX, EAX] in
5468 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5469                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5470                 TB, Requires<[HasSSE3]>;
5471 } // SchedRW
5472
5473 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[In32BitMode]>;
5474 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5475
5476 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5477       Requires<[In32BitMode]>;
5478 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5479       Requires<[In64BitMode]>;
5480
5481 //===----------------------------------------------------------------------===//
5482 // SSE4.1 - Packed Move with Sign/Zero Extend
5483 //===----------------------------------------------------------------------===//
5484
5485 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5486   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5487                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5488                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5489
5490   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5491                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5492        [(set VR128:$dst,
5493          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5494        OpSize;
5495 }
5496
5497 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5498                                  Intrinsic IntId> {
5499   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5500                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5501                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5502
5503   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5504                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5505                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5506 }
5507
5508 let Predicates = [HasAVX] in {
5509 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5510                                      VEX;
5511 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5512                                      VEX;
5513 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5514                                      VEX;
5515 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5516                                      VEX;
5517 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5518                                      VEX;
5519 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5520                                      VEX;
5521 }
5522
5523 let Predicates = [HasAVX2] in {
5524 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5525                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5526 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5527                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5528 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5529                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5530 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5531                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5532 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5533                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5534 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5535                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5536 }
5537
5538 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5539 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5540 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5541 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5542 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5543 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5544
5545 let Predicates = [HasAVX] in {
5546   // Common patterns involving scalar load.
5547   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5548             (VPMOVSXBWrm addr:$src)>;
5549   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5550             (VPMOVSXBWrm addr:$src)>;
5551   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5552             (VPMOVSXBWrm addr:$src)>;
5553
5554   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5555             (VPMOVSXWDrm addr:$src)>;
5556   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5557             (VPMOVSXWDrm addr:$src)>;
5558   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5559             (VPMOVSXWDrm addr:$src)>;
5560
5561   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5562             (VPMOVSXDQrm addr:$src)>;
5563   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5564             (VPMOVSXDQrm addr:$src)>;
5565   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5566             (VPMOVSXDQrm addr:$src)>;
5567
5568   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5569             (VPMOVZXBWrm addr:$src)>;
5570   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5571             (VPMOVZXBWrm addr:$src)>;
5572   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5573             (VPMOVZXBWrm addr:$src)>;
5574
5575   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5576             (VPMOVZXWDrm addr:$src)>;
5577   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5578             (VPMOVZXWDrm addr:$src)>;
5579   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5580             (VPMOVZXWDrm addr:$src)>;
5581
5582   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5583             (VPMOVZXDQrm addr:$src)>;
5584   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5585             (VPMOVZXDQrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5587             (VPMOVZXDQrm addr:$src)>;
5588 }
5589
5590 let Predicates = [UseSSE41] in {
5591   // Common patterns involving scalar load.
5592   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5593             (PMOVSXBWrm addr:$src)>;
5594   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5595             (PMOVSXBWrm addr:$src)>;
5596   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5597             (PMOVSXBWrm addr:$src)>;
5598
5599   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5600             (PMOVSXWDrm addr:$src)>;
5601   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5602             (PMOVSXWDrm addr:$src)>;
5603   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5604             (PMOVSXWDrm addr:$src)>;
5605
5606   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5607             (PMOVSXDQrm addr:$src)>;
5608   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5609             (PMOVSXDQrm addr:$src)>;
5610   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5611             (PMOVSXDQrm addr:$src)>;
5612
5613   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5614             (PMOVZXBWrm addr:$src)>;
5615   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5616             (PMOVZXBWrm addr:$src)>;
5617   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5618             (PMOVZXBWrm addr:$src)>;
5619
5620   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5621             (PMOVZXWDrm addr:$src)>;
5622   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5623             (PMOVZXWDrm addr:$src)>;
5624   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5625             (PMOVZXWDrm addr:$src)>;
5626
5627   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5628             (PMOVZXDQrm addr:$src)>;
5629   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5630             (PMOVZXDQrm addr:$src)>;
5631   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5632             (PMOVZXDQrm addr:$src)>;
5633 }
5634
5635 let Predicates = [HasAVX2] in {
5636   let AddedComplexity = 15 in {
5637     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5638               (VPMOVZXDQYrr VR128:$src)>;
5639     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5640               (VPMOVZXWDYrr VR128:$src)>;
5641   }
5642
5643   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5644   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5645 }
5646
5647 let Predicates = [HasAVX] in {
5648   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5649   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5650 }
5651
5652 let Predicates = [UseSSE41] in {
5653   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5654   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5655 }
5656
5657
5658 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5659   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5660                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5661                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5662
5663   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5664                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5665        [(set VR128:$dst,
5666          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5667           OpSize;
5668 }
5669
5670 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5671                                  Intrinsic IntId> {
5672   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5673                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5674                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5675
5676   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5677                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5678        [(set VR256:$dst,
5679          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5680           OpSize;
5681 }
5682
5683 let Predicates = [HasAVX] in {
5684 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5685                                      VEX;
5686 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5687                                      VEX;
5688 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5689                                      VEX;
5690 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5691                                      VEX;
5692 }
5693
5694 let Predicates = [HasAVX2] in {
5695 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5696                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5697 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5698                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5699 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5700                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5701 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5702                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5703 }
5704
5705 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5706 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5707 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5708 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5709
5710 let Predicates = [HasAVX] in {
5711   // Common patterns involving scalar load
5712   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5713             (VPMOVSXBDrm addr:$src)>;
5714   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5715             (VPMOVSXWQrm addr:$src)>;
5716
5717   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5718             (VPMOVZXBDrm addr:$src)>;
5719   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5720             (VPMOVZXWQrm addr:$src)>;
5721 }
5722
5723 let Predicates = [UseSSE41] in {
5724   // Common patterns involving scalar load
5725   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5726             (PMOVSXBDrm addr:$src)>;
5727   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5728             (PMOVSXWQrm addr:$src)>;
5729
5730   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5731             (PMOVZXBDrm addr:$src)>;
5732   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5733             (PMOVZXWQrm addr:$src)>;
5734 }
5735
5736 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5737   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5738                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5739                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5740
5741   // Expecting a i16 load any extended to i32 value.
5742   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5743                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5744                  [(set VR128:$dst, (IntId (bitconvert
5745                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5746                  OpSize;
5747 }
5748
5749 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5750                                  Intrinsic IntId> {
5751   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5752                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5753                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5754
5755   // Expecting a i16 load any extended to i32 value.
5756   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5757                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5758                   [(set VR256:$dst, (IntId (bitconvert
5759                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5760                   OpSize;
5761 }
5762
5763 let Predicates = [HasAVX] in {
5764 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5765                                      VEX;
5766 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5767                                      VEX;
5768 }
5769 let Predicates = [HasAVX2] in {
5770 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5771                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5772 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5773                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5774 }
5775 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5776 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5777
5778 let Predicates = [HasAVX2] in {
5779   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5780   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5781   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5782
5783   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5784   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5785
5786   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5787
5788   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5789             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5790   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5791             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5792   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5793             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5794
5795   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5796             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5797   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5798             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5799
5800   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5801             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5802
5803   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5804             (VPMOVSXWDYrm addr:$src)>;
5805   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5806             (VPMOVSXDQYrm addr:$src)>;
5807
5808   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5809                     (scalar_to_vector (loadi64 addr:$src))))))),
5810             (VPMOVSXBDYrm addr:$src)>;
5811   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5812                     (scalar_to_vector (loadf64 addr:$src))))))),
5813             (VPMOVSXBDYrm addr:$src)>;
5814
5815   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5816                     (scalar_to_vector (loadi64 addr:$src))))))),
5817             (VPMOVSXWQYrm addr:$src)>;
5818   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5819                     (scalar_to_vector (loadf64 addr:$src))))))),
5820             (VPMOVSXWQYrm addr:$src)>;
5821
5822   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5823                     (scalar_to_vector (loadi32 addr:$src))))))),
5824             (VPMOVSXBQYrm addr:$src)>;
5825 }
5826
5827 let Predicates = [HasAVX] in {
5828   // Common patterns involving scalar load
5829   def : Pat<(int_x86_sse41_pmovsxbq
5830               (bitconvert (v4i32 (X86vzmovl
5831                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5832             (VPMOVSXBQrm addr:$src)>;
5833
5834   def : Pat<(int_x86_sse41_pmovzxbq
5835               (bitconvert (v4i32 (X86vzmovl
5836                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5837             (VPMOVZXBQrm addr:$src)>;
5838 }
5839
5840 let Predicates = [UseSSE41] in {
5841   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5842   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5843   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5844
5845   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5846   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5847
5848   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5849
5850   // Common patterns involving scalar load
5851   def : Pat<(int_x86_sse41_pmovsxbq
5852               (bitconvert (v4i32 (X86vzmovl
5853                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5854             (PMOVSXBQrm addr:$src)>;
5855
5856   def : Pat<(int_x86_sse41_pmovzxbq
5857               (bitconvert (v4i32 (X86vzmovl
5858                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5859             (PMOVZXBQrm addr:$src)>;
5860
5861   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5862                     (scalar_to_vector (loadi64 addr:$src))))))),
5863             (PMOVSXWDrm addr:$src)>;
5864   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5865                     (scalar_to_vector (loadf64 addr:$src))))))),
5866             (PMOVSXWDrm addr:$src)>;
5867   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5868                     (scalar_to_vector (loadi32 addr:$src))))))),
5869             (PMOVSXBDrm addr:$src)>;
5870   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5871                     (scalar_to_vector (loadi32 addr:$src))))))),
5872             (PMOVSXWQrm addr:$src)>;
5873   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5874                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5875             (PMOVSXBQrm addr:$src)>;
5876   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5877                     (scalar_to_vector (loadi64 addr:$src))))))),
5878             (PMOVSXDQrm addr:$src)>;
5879   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5880                     (scalar_to_vector (loadf64 addr:$src))))))),
5881             (PMOVSXDQrm addr:$src)>;
5882   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5883                     (scalar_to_vector (loadi64 addr:$src))))))),
5884             (PMOVSXBWrm addr:$src)>;
5885   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5886                     (scalar_to_vector (loadf64 addr:$src))))))),
5887             (PMOVSXBWrm addr:$src)>;
5888 }
5889
5890 let Predicates = [HasAVX2] in {
5891   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5892   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5893   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5894
5895   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5896   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5897
5898   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5899
5900   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5901             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5902   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5903             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5904   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5905             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5906
5907   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5908             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5909   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5910             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5911
5912   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5913             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5914 }
5915
5916 let Predicates = [HasAVX] in {
5917   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5918   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5919   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5920
5921   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5922   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5923
5924   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5925
5926   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5927             (VPMOVZXBWrm addr:$src)>;
5928   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5929             (VPMOVZXBWrm addr:$src)>;
5930   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5931             (VPMOVZXBDrm addr:$src)>;
5932   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5933             (VPMOVZXBQrm addr:$src)>;
5934
5935   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5936             (VPMOVZXWDrm addr:$src)>;
5937   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5938             (VPMOVZXWDrm addr:$src)>;
5939   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5940             (VPMOVZXWQrm addr:$src)>;
5941
5942   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5943             (VPMOVZXDQrm addr:$src)>;
5944   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5945             (VPMOVZXDQrm addr:$src)>;
5946   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5947             (VPMOVZXDQrm addr:$src)>;
5948
5949   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5950   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
5951   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
5952
5953   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5954   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
5955
5956   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5957
5958   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5959                     (scalar_to_vector (loadi64 addr:$src))))))),
5960             (VPMOVSXWDrm addr:$src)>;
5961   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5962                     (scalar_to_vector (loadi64 addr:$src))))))),
5963             (VPMOVSXDQrm addr:$src)>;
5964   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5965                     (scalar_to_vector (loadf64 addr:$src))))))),
5966             (VPMOVSXWDrm addr:$src)>;
5967   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5968                     (scalar_to_vector (loadf64 addr:$src))))))),
5969             (VPMOVSXDQrm addr:$src)>;
5970   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5971                     (scalar_to_vector (loadi64 addr:$src))))))),
5972             (VPMOVSXBWrm addr:$src)>;
5973   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5974                     (scalar_to_vector (loadf64 addr:$src))))))),
5975             (VPMOVSXBWrm addr:$src)>;
5976
5977   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5978                     (scalar_to_vector (loadi32 addr:$src))))))),
5979             (VPMOVSXBDrm addr:$src)>;
5980   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5981                     (scalar_to_vector (loadi32 addr:$src))))))),
5982             (VPMOVSXWQrm addr:$src)>;
5983   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5984                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5985             (VPMOVSXBQrm addr:$src)>;
5986 }
5987
5988 let Predicates = [UseSSE41] in {
5989   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5990   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5991   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5992
5993   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5994   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5995
5996   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5997
5998   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5999             (PMOVZXBWrm addr:$src)>;
6000   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6001             (PMOVZXBWrm addr:$src)>;
6002   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6003             (PMOVZXBDrm addr:$src)>;
6004   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6005             (PMOVZXBQrm addr:$src)>;
6006
6007   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6008             (PMOVZXWDrm addr:$src)>;
6009   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6010             (PMOVZXWDrm addr:$src)>;
6011   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6012             (PMOVZXWQrm addr:$src)>;
6013
6014   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6015             (PMOVZXDQrm addr:$src)>;
6016   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6017             (PMOVZXDQrm addr:$src)>;
6018   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6019             (PMOVZXDQrm addr:$src)>;
6020 }
6021
6022 //===----------------------------------------------------------------------===//
6023 // SSE4.1 - Extract Instructions
6024 //===----------------------------------------------------------------------===//
6025
6026 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6027 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6028   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6029                  (ins VR128:$src1, i32i8imm:$src2),
6030                  !strconcat(OpcodeStr,
6031                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6032                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
6033                  OpSize;
6034   let neverHasSideEffects = 1, mayStore = 1 in
6035   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6036                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6037                  !strconcat(OpcodeStr,
6038                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6039                  []>, OpSize;
6040 // FIXME:
6041 // There's an AssertZext in the way of writing the store pattern
6042 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6043 }
6044
6045 let Predicates = [HasAVX] in {
6046   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6047   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
6048          (ins VR128:$src1, i32i8imm:$src2),
6049          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
6050 }
6051
6052 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6053
6054
6055 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6056 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6057   let neverHasSideEffects = 1, mayStore = 1 in
6058   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6059                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6060                  !strconcat(OpcodeStr,
6061                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6062                  []>, OpSize;
6063 // FIXME:
6064 // There's an AssertZext in the way of writing the store pattern
6065 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6066 }
6067
6068 let Predicates = [HasAVX] in
6069   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6070
6071 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6072
6073
6074 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6075 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6076   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6077                  (ins VR128:$src1, i32i8imm:$src2),
6078                  !strconcat(OpcodeStr,
6079                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6080                  [(set GR32:$dst,
6081                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6082   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6083                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6084                  !strconcat(OpcodeStr,
6085                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6086                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6087                           addr:$dst)]>, OpSize;
6088 }
6089
6090 let Predicates = [HasAVX] in
6091   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6092
6093 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6094
6095 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6096 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6097   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6098                  (ins VR128:$src1, i32i8imm:$src2),
6099                  !strconcat(OpcodeStr,
6100                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6101                  [(set GR64:$dst,
6102                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6103   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6104                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6105                  !strconcat(OpcodeStr,
6106                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6107                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6108                           addr:$dst)]>, OpSize, REX_W;
6109 }
6110
6111 let Predicates = [HasAVX] in
6112   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6113
6114 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6115
6116 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6117 /// destination
6118 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
6119   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6120                  (ins VR128:$src1, i32i8imm:$src2),
6121                  !strconcat(OpcodeStr,
6122                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6123                  [(set GR32:$dst,
6124                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
6125            OpSize;
6126   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6127                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6128                  !strconcat(OpcodeStr,
6129                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6130                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6131                           addr:$dst)]>, OpSize;
6132 }
6133
6134 let ExeDomain = SSEPackedSingle in {
6135   let Predicates = [UseAVX] in {
6136     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6137     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
6138                     (ins VR128:$src1, i32i8imm:$src2),
6139                     "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6140                     []>, OpSize, VEX;
6141   }
6142   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
6143 }
6144
6145 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6146 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6147                                               imm:$src2))),
6148                  addr:$dst),
6149           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6150           Requires<[HasAVX]>;
6151 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6152                                               imm:$src2))),
6153                  addr:$dst),
6154           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6155           Requires<[UseSSE41]>;
6156
6157 //===----------------------------------------------------------------------===//
6158 // SSE4.1 - Insert Instructions
6159 //===----------------------------------------------------------------------===//
6160
6161 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6162   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6163       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6164       !if(Is2Addr,
6165         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6166         !strconcat(asm,
6167                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6168       [(set VR128:$dst,
6169         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6170   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6171       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6172       !if(Is2Addr,
6173         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6174         !strconcat(asm,
6175                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6176       [(set VR128:$dst,
6177         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6178                    imm:$src3))]>, OpSize;
6179 }
6180
6181 let Predicates = [HasAVX] in
6182   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6183 let Constraints = "$src1 = $dst" in
6184   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6185
6186 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6187   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6188       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6189       !if(Is2Addr,
6190         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6191         !strconcat(asm,
6192                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6193       [(set VR128:$dst,
6194         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6195       OpSize;
6196   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6197       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6198       !if(Is2Addr,
6199         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6200         !strconcat(asm,
6201                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6202       [(set VR128:$dst,
6203         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6204                           imm:$src3)))]>, OpSize;
6205 }
6206
6207 let Predicates = [HasAVX] in
6208   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6209 let Constraints = "$src1 = $dst" in
6210   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6211
6212 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6213   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6214       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6215       !if(Is2Addr,
6216         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6217         !strconcat(asm,
6218                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6219       [(set VR128:$dst,
6220         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6221       OpSize;
6222   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6223       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6224       !if(Is2Addr,
6225         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6226         !strconcat(asm,
6227                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6228       [(set VR128:$dst,
6229         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6230                           imm:$src3)))]>, OpSize;
6231 }
6232
6233 let Predicates = [HasAVX] in
6234   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6235 let Constraints = "$src1 = $dst" in
6236   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6237
6238 // insertps has a few different modes, there's the first two here below which
6239 // are optimized inserts that won't zero arbitrary elements in the destination
6240 // vector. The next one matches the intrinsic and could zero arbitrary elements
6241 // in the target vector.
6242 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6243   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6244       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6245       !if(Is2Addr,
6246         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6247         !strconcat(asm,
6248                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6249       [(set VR128:$dst,
6250         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6251       OpSize;
6252   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6253       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6254       !if(Is2Addr,
6255         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6256         !strconcat(asm,
6257                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6258       [(set VR128:$dst,
6259         (X86insrtps VR128:$src1,
6260                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6261                     imm:$src3))]>, OpSize;
6262 }
6263
6264 let ExeDomain = SSEPackedSingle in {
6265   let Predicates = [HasAVX] in
6266     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6267   let Constraints = "$src1 = $dst" in
6268     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6269 }
6270
6271 //===----------------------------------------------------------------------===//
6272 // SSE4.1 - Round Instructions
6273 //===----------------------------------------------------------------------===//
6274
6275 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6276                             X86MemOperand x86memop, RegisterClass RC,
6277                             PatFrag mem_frag32, PatFrag mem_frag64,
6278                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6279 let ExeDomain = SSEPackedSingle in {
6280   // Intrinsic operation, reg.
6281   // Vector intrinsic operation, reg
6282   def PSr : SS4AIi8<opcps, MRMSrcReg,
6283                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6284                     !strconcat(OpcodeStr,
6285                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6286                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6287                     OpSize;
6288
6289   // Vector intrinsic operation, mem
6290   def PSm : SS4AIi8<opcps, MRMSrcMem,
6291                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6292                     !strconcat(OpcodeStr,
6293                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6294                     [(set RC:$dst,
6295                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6296                     OpSize;
6297 } // ExeDomain = SSEPackedSingle
6298
6299 let ExeDomain = SSEPackedDouble in {
6300   // Vector intrinsic operation, reg
6301   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6302                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6303                     !strconcat(OpcodeStr,
6304                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6305                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6306                     OpSize;
6307
6308   // Vector intrinsic operation, mem
6309   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6310                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6311                     !strconcat(OpcodeStr,
6312                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6313                     [(set RC:$dst,
6314                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6315                     OpSize;
6316 } // ExeDomain = SSEPackedDouble
6317 }
6318
6319 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6320                             string OpcodeStr,
6321                             Intrinsic F32Int,
6322                             Intrinsic F64Int, bit Is2Addr = 1> {
6323 let ExeDomain = GenericDomain in {
6324   // Operation, reg.
6325   let hasSideEffects = 0 in
6326   def SSr : SS4AIi8<opcss, MRMSrcReg,
6327       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6328       !if(Is2Addr,
6329           !strconcat(OpcodeStr,
6330               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6331           !strconcat(OpcodeStr,
6332               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6333       []>, OpSize;
6334
6335   // Intrinsic operation, reg.
6336   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6337         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6338         !if(Is2Addr,
6339             !strconcat(OpcodeStr,
6340                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6341             !strconcat(OpcodeStr,
6342                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6343         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6344         OpSize;
6345
6346   // Intrinsic operation, mem.
6347   def SSm : SS4AIi8<opcss, MRMSrcMem,
6348         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6349         !if(Is2Addr,
6350             !strconcat(OpcodeStr,
6351                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6352             !strconcat(OpcodeStr,
6353                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6354         [(set VR128:$dst,
6355              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6356         OpSize;
6357
6358   // Operation, reg.
6359   let hasSideEffects = 0 in
6360   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6361         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6362         !if(Is2Addr,
6363             !strconcat(OpcodeStr,
6364                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6365             !strconcat(OpcodeStr,
6366                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6367         []>, OpSize;
6368
6369   // Intrinsic operation, reg.
6370   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6371         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6372         !if(Is2Addr,
6373             !strconcat(OpcodeStr,
6374                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6375             !strconcat(OpcodeStr,
6376                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6377         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6378         OpSize;
6379
6380   // Intrinsic operation, mem.
6381   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6382         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6383         !if(Is2Addr,
6384             !strconcat(OpcodeStr,
6385                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6386             !strconcat(OpcodeStr,
6387                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6388         [(set VR128:$dst,
6389               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6390         OpSize;
6391 } // ExeDomain = GenericDomain
6392 }
6393
6394 // FP round - roundss, roundps, roundsd, roundpd
6395 let Predicates = [HasAVX] in {
6396   // Intrinsic form
6397   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6398                                   memopv4f32, memopv2f64,
6399                                   int_x86_sse41_round_ps,
6400                                   int_x86_sse41_round_pd>, VEX;
6401   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6402                                   memopv8f32, memopv4f64,
6403                                   int_x86_avx_round_ps_256,
6404                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6405   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6406                                   int_x86_sse41_round_ss,
6407                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6408
6409   def : Pat<(ffloor FR32:$src),
6410             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6411   def : Pat<(f64 (ffloor FR64:$src)),
6412             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6413   def : Pat<(f32 (fnearbyint FR32:$src)),
6414             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6415   def : Pat<(f64 (fnearbyint FR64:$src)),
6416             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6417   def : Pat<(f32 (fceil FR32:$src)),
6418             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6419   def : Pat<(f64 (fceil FR64:$src)),
6420             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6421   def : Pat<(f32 (frint FR32:$src)),
6422             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6423   def : Pat<(f64 (frint FR64:$src)),
6424             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6425   def : Pat<(f32 (ftrunc FR32:$src)),
6426             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6427   def : Pat<(f64 (ftrunc FR64:$src)),
6428             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6429
6430   def : Pat<(v4f32 (ffloor VR128:$src)),
6431             (VROUNDPSr VR128:$src, (i32 0x1))>;
6432   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6433             (VROUNDPSr VR128:$src, (i32 0xC))>;
6434   def : Pat<(v4f32 (fceil VR128:$src)),
6435             (VROUNDPSr VR128:$src, (i32 0x2))>;
6436   def : Pat<(v4f32 (frint VR128:$src)),
6437             (VROUNDPSr VR128:$src, (i32 0x4))>;
6438   def : Pat<(v4f32 (ftrunc VR128:$src)),
6439             (VROUNDPSr VR128:$src, (i32 0x3))>;
6440
6441   def : Pat<(v2f64 (ffloor VR128:$src)),
6442             (VROUNDPDr VR128:$src, (i32 0x1))>;
6443   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6444             (VROUNDPDr VR128:$src, (i32 0xC))>;
6445   def : Pat<(v2f64 (fceil VR128:$src)),
6446             (VROUNDPDr VR128:$src, (i32 0x2))>;
6447   def : Pat<(v2f64 (frint VR128:$src)),
6448             (VROUNDPDr VR128:$src, (i32 0x4))>;
6449   def : Pat<(v2f64 (ftrunc VR128:$src)),
6450             (VROUNDPDr VR128:$src, (i32 0x3))>;
6451
6452   def : Pat<(v8f32 (ffloor VR256:$src)),
6453             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6454   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6455             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6456   def : Pat<(v8f32 (fceil VR256:$src)),
6457             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6458   def : Pat<(v8f32 (frint VR256:$src)),
6459             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6460   def : Pat<(v8f32 (ftrunc VR256:$src)),
6461             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6462
6463   def : Pat<(v4f64 (ffloor VR256:$src)),
6464             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6465   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6466             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6467   def : Pat<(v4f64 (fceil VR256:$src)),
6468             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6469   def : Pat<(v4f64 (frint VR256:$src)),
6470             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6471   def : Pat<(v4f64 (ftrunc VR256:$src)),
6472             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6473 }
6474
6475 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6476                                memopv4f32, memopv2f64,
6477                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6478 let Constraints = "$src1 = $dst" in
6479 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6480                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6481
6482 let Predicates = [UseSSE41] in {
6483   def : Pat<(ffloor FR32:$src),
6484             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6485   def : Pat<(f64 (ffloor FR64:$src)),
6486             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6487   def : Pat<(f32 (fnearbyint FR32:$src)),
6488             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6489   def : Pat<(f64 (fnearbyint FR64:$src)),
6490             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6491   def : Pat<(f32 (fceil FR32:$src)),
6492             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6493   def : Pat<(f64 (fceil FR64:$src)),
6494             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6495   def : Pat<(f32 (frint FR32:$src)),
6496             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6497   def : Pat<(f64 (frint FR64:$src)),
6498             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6499   def : Pat<(f32 (ftrunc FR32:$src)),
6500             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6501   def : Pat<(f64 (ftrunc FR64:$src)),
6502             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6503
6504   def : Pat<(v4f32 (ffloor VR128:$src)),
6505             (ROUNDPSr VR128:$src, (i32 0x1))>;
6506   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6507             (ROUNDPSr VR128:$src, (i32 0xC))>;
6508   def : Pat<(v4f32 (fceil VR128:$src)),
6509             (ROUNDPSr VR128:$src, (i32 0x2))>;
6510   def : Pat<(v4f32 (frint VR128:$src)),
6511             (ROUNDPSr VR128:$src, (i32 0x4))>;
6512   def : Pat<(v4f32 (ftrunc VR128:$src)),
6513             (ROUNDPSr VR128:$src, (i32 0x3))>;
6514
6515   def : Pat<(v2f64 (ffloor VR128:$src)),
6516             (ROUNDPDr VR128:$src, (i32 0x1))>;
6517   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6518             (ROUNDPDr VR128:$src, (i32 0xC))>;
6519   def : Pat<(v2f64 (fceil VR128:$src)),
6520             (ROUNDPDr VR128:$src, (i32 0x2))>;
6521   def : Pat<(v2f64 (frint VR128:$src)),
6522             (ROUNDPDr VR128:$src, (i32 0x4))>;
6523   def : Pat<(v2f64 (ftrunc VR128:$src)),
6524             (ROUNDPDr VR128:$src, (i32 0x3))>;
6525 }
6526
6527 //===----------------------------------------------------------------------===//
6528 // SSE4.1 - Packed Bit Test
6529 //===----------------------------------------------------------------------===//
6530
6531 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6532 // the intel intrinsic that corresponds to this.
6533 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6534 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6535                 "vptest\t{$src2, $src1|$src1, $src2}",
6536                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6537                 OpSize, VEX;
6538 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6539                 "vptest\t{$src2, $src1|$src1, $src2}",
6540                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6541                 OpSize, VEX;
6542
6543 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6544                 "vptest\t{$src2, $src1|$src1, $src2}",
6545                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6546                 OpSize, VEX, VEX_L;
6547 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6548                 "vptest\t{$src2, $src1|$src1, $src2}",
6549                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6550                 OpSize, VEX, VEX_L;
6551 }
6552
6553 let Defs = [EFLAGS] in {
6554 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6555               "ptest\t{$src2, $src1|$src1, $src2}",
6556               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6557               OpSize;
6558 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6559               "ptest\t{$src2, $src1|$src1, $src2}",
6560               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6561               OpSize;
6562 }
6563
6564 // The bit test instructions below are AVX only
6565 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6566                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6567   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6568             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6569             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6570   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6571             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6572             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6573             OpSize, VEX;
6574 }
6575
6576 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6577 let ExeDomain = SSEPackedSingle in {
6578 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6579 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6580                             VEX_L;
6581 }
6582 let ExeDomain = SSEPackedDouble in {
6583 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6584 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6585                             VEX_L;
6586 }
6587 }
6588
6589 //===----------------------------------------------------------------------===//
6590 // SSE4.1 - Misc Instructions
6591 //===----------------------------------------------------------------------===//
6592
6593 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6594   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6595                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6596                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6597                      OpSize, XS;
6598   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6599                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6600                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6601                       (implicit EFLAGS)]>, OpSize, XS;
6602
6603   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6604                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6605                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6606                      XS;
6607   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6608                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6609                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6610                       (implicit EFLAGS)]>, XS;
6611
6612   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6613                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6614                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6615                       XS;
6616   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6617                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6618                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6619                        (implicit EFLAGS)]>, XS;
6620 }
6621
6622
6623
6624 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6625 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6626                                  Intrinsic IntId128> {
6627   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6628                     (ins VR128:$src),
6629                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6630                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6631   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6632                      (ins i128mem:$src),
6633                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6634                      [(set VR128:$dst,
6635                        (IntId128
6636                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6637 }
6638
6639 let Predicates = [HasAVX] in
6640 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6641                                          int_x86_sse41_phminposuw>, VEX;
6642 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6643                                          int_x86_sse41_phminposuw>;
6644
6645 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6646 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6647                               Intrinsic IntId128, bit Is2Addr = 1> {
6648   let isCommutable = 1 in
6649   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6650        (ins VR128:$src1, VR128:$src2),
6651        !if(Is2Addr,
6652            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6653            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6654        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6655   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6656        (ins VR128:$src1, i128mem:$src2),
6657        !if(Is2Addr,
6658            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6659            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6660        [(set VR128:$dst,
6661          (IntId128 VR128:$src1,
6662           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6663 }
6664
6665 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6666 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6667                                 Intrinsic IntId256> {
6668   let isCommutable = 1 in
6669   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6670        (ins VR256:$src1, VR256:$src2),
6671        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6672        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6673   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6674        (ins VR256:$src1, i256mem:$src2),
6675        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6676        [(set VR256:$dst,
6677          (IntId256 VR256:$src1,
6678           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6679 }
6680
6681
6682 /// SS48I_binop_rm - Simple SSE41 binary operator.
6683 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6684                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6685                           X86MemOperand x86memop, bit Is2Addr = 1> {
6686   let isCommutable = 1 in
6687   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6688        (ins RC:$src1, RC:$src2),
6689        !if(Is2Addr,
6690            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6691            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6692        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6693   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6694        (ins RC:$src1, x86memop:$src2),
6695        !if(Is2Addr,
6696            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6697            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6698        [(set RC:$dst,
6699          (OpVT (OpNode RC:$src1,
6700           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6701 }
6702
6703 let Predicates = [HasAVX] in {
6704   let isCommutable = 0 in
6705   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6706                                                          0>, VEX_4V;
6707   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6708                                   memopv2i64, i128mem, 0>, VEX_4V;
6709   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6710                                   memopv2i64, i128mem, 0>, VEX_4V;
6711   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6712                                   memopv2i64, i128mem, 0>, VEX_4V;
6713   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6714                                   memopv2i64, i128mem, 0>, VEX_4V;
6715   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6716                                   memopv2i64, i128mem, 0>, VEX_4V;
6717   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6718                                   memopv2i64, i128mem, 0>, VEX_4V;
6719   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6720                                   memopv2i64, i128mem, 0>, VEX_4V;
6721   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6722                                   memopv2i64, i128mem, 0>, VEX_4V;
6723   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6724                                                          0>, VEX_4V;
6725 }
6726
6727 let Predicates = [HasAVX2] in {
6728   let isCommutable = 0 in
6729   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6730                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6731   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6732                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6733   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6734                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6735   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6736                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6737   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6738                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6739   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6740                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6741   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6742                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6743   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6744                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6745   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6746                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6747   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6748                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6749 }
6750
6751 let Constraints = "$src1 = $dst" in {
6752   let isCommutable = 0 in
6753   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6754   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6755                                  memopv2i64, i128mem>;
6756   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6757                                  memopv2i64, i128mem>;
6758   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6759                                  memopv2i64, i128mem>;
6760   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6761                                  memopv2i64, i128mem>;
6762   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6763                                  memopv2i64, i128mem>;
6764   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6765                                  memopv2i64, i128mem>;
6766   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6767                                  memopv2i64, i128mem>;
6768   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6769                                  memopv2i64, i128mem>;
6770   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6771 }
6772
6773 let Predicates = [HasAVX] in {
6774   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6775                                 memopv2i64, i128mem, 0>, VEX_4V;
6776   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6777                                  memopv2i64, i128mem, 0>, VEX_4V;
6778 }
6779 let Predicates = [HasAVX2] in {
6780   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6781                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6782   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6783                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6784 }
6785
6786 let Constraints = "$src1 = $dst" in {
6787   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6788                                 memopv2i64, i128mem>;
6789   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6790                                 memopv2i64, i128mem>;
6791 }
6792
6793 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6794 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6795                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6796                  X86MemOperand x86memop, bit Is2Addr = 1> {
6797   let isCommutable = 1 in
6798   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6799         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6800         !if(Is2Addr,
6801             !strconcat(OpcodeStr,
6802                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6803             !strconcat(OpcodeStr,
6804                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6805         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6806         OpSize;
6807   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6808         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6809         !if(Is2Addr,
6810             !strconcat(OpcodeStr,
6811                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6812             !strconcat(OpcodeStr,
6813                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6814         [(set RC:$dst,
6815           (IntId RC:$src1,
6816            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6817         OpSize;
6818 }
6819
6820 let Predicates = [HasAVX] in {
6821   let isCommutable = 0 in {
6822     let ExeDomain = SSEPackedSingle in {
6823     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6824                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6825     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6826                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6827                                     f256mem, 0>, VEX_4V, VEX_L;
6828     }
6829     let ExeDomain = SSEPackedDouble in {
6830     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6831                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6832     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6833                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6834                                      f256mem, 0>, VEX_4V, VEX_L;
6835     }
6836   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6837                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6838   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6839                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6840   }
6841   let ExeDomain = SSEPackedSingle in
6842   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6843                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6844   let ExeDomain = SSEPackedDouble in
6845   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6846                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6847   let ExeDomain = SSEPackedSingle in
6848   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6849                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6850 }
6851
6852 let Predicates = [HasAVX2] in {
6853   let isCommutable = 0 in {
6854   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6855                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6856   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6857                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6858   }
6859 }
6860
6861 let Constraints = "$src1 = $dst" in {
6862   let isCommutable = 0 in {
6863   let ExeDomain = SSEPackedSingle in
6864   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6865                                      VR128, memopv4f32, f128mem>;
6866   let ExeDomain = SSEPackedDouble in
6867   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6868                                      VR128, memopv2f64, f128mem>;
6869   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6870                                      VR128, memopv2i64, i128mem>;
6871   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6872                                      VR128, memopv2i64, i128mem>;
6873   }
6874   let ExeDomain = SSEPackedSingle in
6875   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6876                                   VR128, memopv4f32, f128mem>;
6877   let ExeDomain = SSEPackedDouble in
6878   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6879                                   VR128, memopv2f64, f128mem>;
6880 }
6881
6882 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6883 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6884                                     RegisterClass RC, X86MemOperand x86memop,
6885                                     PatFrag mem_frag, Intrinsic IntId> {
6886   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6887                   (ins RC:$src1, RC:$src2, RC:$src3),
6888                   !strconcat(OpcodeStr,
6889                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6890                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6891                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6892
6893   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6894                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6895                   !strconcat(OpcodeStr,
6896                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6897                   [(set RC:$dst,
6898                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6899                                RC:$src3))],
6900                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6901 }
6902
6903 let Predicates = [HasAVX] in {
6904 let ExeDomain = SSEPackedDouble in {
6905 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6906                                            memopv2f64, int_x86_sse41_blendvpd>;
6907 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6908                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6909 } // ExeDomain = SSEPackedDouble
6910 let ExeDomain = SSEPackedSingle in {
6911 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6912                                            memopv4f32, int_x86_sse41_blendvps>;
6913 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6914                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6915 } // ExeDomain = SSEPackedSingle
6916 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6917                                            memopv2i64, int_x86_sse41_pblendvb>;
6918 }
6919
6920 let Predicates = [HasAVX2] in {
6921 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6922                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6923 }
6924
6925 let Predicates = [HasAVX] in {
6926   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6927                             (v16i8 VR128:$src2))),
6928             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6929   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6930                             (v4i32 VR128:$src2))),
6931             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6932   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6933                             (v4f32 VR128:$src2))),
6934             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6935   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6936                             (v2i64 VR128:$src2))),
6937             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6938   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6939                             (v2f64 VR128:$src2))),
6940             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6941   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6942                             (v8i32 VR256:$src2))),
6943             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6944   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6945                             (v8f32 VR256:$src2))),
6946             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6947   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6948                             (v4i64 VR256:$src2))),
6949             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6950   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6951                             (v4f64 VR256:$src2))),
6952             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6953
6954   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6955                                (imm:$mask))),
6956             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6957   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6958                                (imm:$mask))),
6959             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6960
6961   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6962                                (imm:$mask))),
6963             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6964   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6965                                (imm:$mask))),
6966             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6967   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6968                                (imm:$mask))),
6969             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6970 }
6971
6972 let Predicates = [HasAVX2] in {
6973   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6974                             (v32i8 VR256:$src2))),
6975             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6976   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6977                                (imm:$mask))),
6978             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6979 }
6980
6981 /// SS41I_ternary_int - SSE 4.1 ternary operator
6982 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6983   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6984                                X86MemOperand x86memop, Intrinsic IntId> {
6985     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6986                     (ins VR128:$src1, VR128:$src2),
6987                     !strconcat(OpcodeStr,
6988                      "\t{$src2, $dst|$dst, $src2}"),
6989                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6990                     OpSize;
6991
6992     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6993                     (ins VR128:$src1, x86memop:$src2),
6994                     !strconcat(OpcodeStr,
6995                      "\t{$src2, $dst|$dst, $src2}"),
6996                     [(set VR128:$dst,
6997                       (IntId VR128:$src1,
6998                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6999   }
7000 }
7001
7002 let ExeDomain = SSEPackedDouble in
7003 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7004                                   int_x86_sse41_blendvpd>;
7005 let ExeDomain = SSEPackedSingle in
7006 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7007                                   int_x86_sse41_blendvps>;
7008 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7009                                   int_x86_sse41_pblendvb>;
7010
7011 // Aliases with the implicit xmm0 argument
7012 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7013                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7014 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7015                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7016 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7017                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7018 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7019                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7020 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7021                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7022 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7023                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7024
7025 let Predicates = [UseSSE41] in {
7026   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7027                             (v16i8 VR128:$src2))),
7028             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7029   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7030                             (v4i32 VR128:$src2))),
7031             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7032   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7033                             (v4f32 VR128:$src2))),
7034             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7035   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7036                             (v2i64 VR128:$src2))),
7037             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7038   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7039                             (v2f64 VR128:$src2))),
7040             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7041
7042   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7043                                (imm:$mask))),
7044             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7045   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7046                                (imm:$mask))),
7047             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7048   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7049                                (imm:$mask))),
7050             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7051
7052 }
7053
7054 let Predicates = [HasAVX] in
7055 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7056                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7057                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7058                        OpSize, VEX;
7059 let Predicates = [HasAVX2] in
7060 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7061                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7062                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7063                          OpSize, VEX, VEX_L;
7064 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7065                        "movntdqa\t{$src, $dst|$dst, $src}",
7066                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7067                        OpSize;
7068
7069 //===----------------------------------------------------------------------===//
7070 // SSE4.2 - Compare Instructions
7071 //===----------------------------------------------------------------------===//
7072
7073 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7074 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7075                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7076                           X86MemOperand x86memop, bit Is2Addr = 1> {
7077   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7078        (ins RC:$src1, RC:$src2),
7079        !if(Is2Addr,
7080            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7081            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7082        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7083        OpSize;
7084   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7085        (ins RC:$src1, x86memop:$src2),
7086        !if(Is2Addr,
7087            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7088            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7089        [(set RC:$dst,
7090          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7091 }
7092
7093 let Predicates = [HasAVX] in
7094   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7095                                  memopv2i64, i128mem, 0>, VEX_4V;
7096
7097 let Predicates = [HasAVX2] in
7098   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7099                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7100
7101 let Constraints = "$src1 = $dst" in
7102   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7103                                 memopv2i64, i128mem>;
7104
7105 //===----------------------------------------------------------------------===//
7106 // SSE4.2 - String/text Processing Instructions
7107 //===----------------------------------------------------------------------===//
7108
7109 // Packed Compare Implicit Length Strings, Return Mask
7110 multiclass pseudo_pcmpistrm<string asm> {
7111   def REG : PseudoI<(outs VR128:$dst),
7112                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7113     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7114                                                   imm:$src3))]>;
7115   def MEM : PseudoI<(outs VR128:$dst),
7116                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7117     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7118                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7119 }
7120
7121 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7122   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7123   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7124 }
7125
7126 multiclass pcmpistrm_SS42AI<string asm> {
7127   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7128     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7129     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7130     []>, OpSize;
7131   let mayLoad = 1 in
7132   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7133     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7134     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7135     []>, OpSize;
7136 }
7137
7138 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7139   let Predicates = [HasAVX] in
7140   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7141   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7142 }
7143
7144 // Packed Compare Explicit Length Strings, Return Mask
7145 multiclass pseudo_pcmpestrm<string asm> {
7146   def REG : PseudoI<(outs VR128:$dst),
7147                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7148     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7149                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7150   def MEM : PseudoI<(outs VR128:$dst),
7151                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7152     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7153                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7154 }
7155
7156 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7157   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7158   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7159 }
7160
7161 multiclass SS42AI_pcmpestrm<string asm> {
7162   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7163     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7164     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7165     []>, OpSize;
7166   let mayLoad = 1 in
7167   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7168     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7169     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7170     []>, OpSize;
7171 }
7172
7173 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7174   let Predicates = [HasAVX] in
7175   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7176   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7177 }
7178
7179 // Packed Compare Implicit Length Strings, Return Index
7180 multiclass pseudo_pcmpistri<string asm> {
7181   def REG : PseudoI<(outs GR32:$dst),
7182                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7183     [(set GR32:$dst, EFLAGS,
7184       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7185   def MEM : PseudoI<(outs GR32:$dst),
7186                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7187     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7188                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7189 }
7190
7191 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7192   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7193   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7194 }
7195
7196 multiclass SS42AI_pcmpistri<string asm> {
7197   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7198     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7199     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7200     []>, OpSize;
7201   let mayLoad = 1 in
7202   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7203     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7204     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7205     []>, OpSize;
7206 }
7207
7208 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7209   let Predicates = [HasAVX] in
7210   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7211   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7212 }
7213
7214 // Packed Compare Explicit Length Strings, Return Index
7215 multiclass pseudo_pcmpestri<string asm> {
7216   def REG : PseudoI<(outs GR32:$dst),
7217                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7218     [(set GR32:$dst, EFLAGS,
7219       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7220   def MEM : PseudoI<(outs GR32:$dst),
7221                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7222     [(set GR32:$dst, EFLAGS,
7223       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7224        imm:$src5))]>;
7225 }
7226
7227 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7228   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7229   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7230 }
7231
7232 multiclass SS42AI_pcmpestri<string asm> {
7233   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7234     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7235     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7236     []>, OpSize;
7237   let mayLoad = 1 in
7238   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7239     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7240     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7241     []>, OpSize;
7242 }
7243
7244 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7245   let Predicates = [HasAVX] in
7246   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7247   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7248 }
7249
7250 //===----------------------------------------------------------------------===//
7251 // SSE4.2 - CRC Instructions
7252 //===----------------------------------------------------------------------===//
7253
7254 // No CRC instructions have AVX equivalents
7255
7256 // crc intrinsic instruction
7257 // This set of instructions are only rm, the only difference is the size
7258 // of r and m.
7259 let Constraints = "$src1 = $dst" in {
7260   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7261                       (ins GR32:$src1, i8mem:$src2),
7262                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7263                        [(set GR32:$dst,
7264                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7265                          (load addr:$src2)))]>;
7266   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7267                       (ins GR32:$src1, GR8:$src2),
7268                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7269                        [(set GR32:$dst,
7270                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7271   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7272                       (ins GR32:$src1, i16mem:$src2),
7273                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7274                        [(set GR32:$dst,
7275                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7276                          (load addr:$src2)))]>,
7277                          OpSize;
7278   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7279                       (ins GR32:$src1, GR16:$src2),
7280                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7281                        [(set GR32:$dst,
7282                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7283                          OpSize;
7284   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7285                       (ins GR32:$src1, i32mem:$src2),
7286                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7287                        [(set GR32:$dst,
7288                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7289                          (load addr:$src2)))]>;
7290   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7291                       (ins GR32:$src1, GR32:$src2),
7292                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7293                        [(set GR32:$dst,
7294                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7295   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7296                       (ins GR64:$src1, i8mem:$src2),
7297                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7298                        [(set GR64:$dst,
7299                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7300                          (load addr:$src2)))]>,
7301                          REX_W;
7302   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7303                       (ins GR64:$src1, GR8:$src2),
7304                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7305                        [(set GR64:$dst,
7306                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7307                          REX_W;
7308   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7309                       (ins GR64:$src1, i64mem:$src2),
7310                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7311                        [(set GR64:$dst,
7312                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7313                          (load addr:$src2)))]>,
7314                          REX_W;
7315   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7316                       (ins GR64:$src1, GR64:$src2),
7317                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7318                        [(set GR64:$dst,
7319                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7320                          REX_W;
7321 }
7322
7323 //===----------------------------------------------------------------------===//
7324 // AES-NI Instructions
7325 //===----------------------------------------------------------------------===//
7326
7327 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7328                               Intrinsic IntId128, bit Is2Addr = 1> {
7329   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7330        (ins VR128:$src1, VR128:$src2),
7331        !if(Is2Addr,
7332            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7333            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7334        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7335        OpSize;
7336   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7337        (ins VR128:$src1, i128mem:$src2),
7338        !if(Is2Addr,
7339            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7340            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7341        [(set VR128:$dst,
7342          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7343 }
7344
7345 // Perform One Round of an AES Encryption/Decryption Flow
7346 let Predicates = [HasAVX, HasAES] in {
7347   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7348                          int_x86_aesni_aesenc, 0>, VEX_4V;
7349   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7350                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7351   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7352                          int_x86_aesni_aesdec, 0>, VEX_4V;
7353   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7354                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7355 }
7356
7357 let Constraints = "$src1 = $dst" in {
7358   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7359                          int_x86_aesni_aesenc>;
7360   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7361                          int_x86_aesni_aesenclast>;
7362   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7363                          int_x86_aesni_aesdec>;
7364   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7365                          int_x86_aesni_aesdeclast>;
7366 }
7367
7368 // Perform the AES InvMixColumn Transformation
7369 let Predicates = [HasAVX, HasAES] in {
7370   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7371       (ins VR128:$src1),
7372       "vaesimc\t{$src1, $dst|$dst, $src1}",
7373       [(set VR128:$dst,
7374         (int_x86_aesni_aesimc VR128:$src1))]>,
7375       OpSize, VEX;
7376   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7377       (ins i128mem:$src1),
7378       "vaesimc\t{$src1, $dst|$dst, $src1}",
7379       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7380       OpSize, VEX;
7381 }
7382 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7383   (ins VR128:$src1),
7384   "aesimc\t{$src1, $dst|$dst, $src1}",
7385   [(set VR128:$dst,
7386     (int_x86_aesni_aesimc VR128:$src1))]>,
7387   OpSize;
7388 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7389   (ins i128mem:$src1),
7390   "aesimc\t{$src1, $dst|$dst, $src1}",
7391   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7392   OpSize;
7393
7394 // AES Round Key Generation Assist
7395 let Predicates = [HasAVX, HasAES] in {
7396   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7397       (ins VR128:$src1, i8imm:$src2),
7398       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7399       [(set VR128:$dst,
7400         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7401       OpSize, VEX;
7402   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7403       (ins i128mem:$src1, i8imm:$src2),
7404       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7405       [(set VR128:$dst,
7406         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7407       OpSize, VEX;
7408 }
7409 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7410   (ins VR128:$src1, i8imm:$src2),
7411   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7412   [(set VR128:$dst,
7413     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7414   OpSize;
7415 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7416   (ins i128mem:$src1, i8imm:$src2),
7417   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7418   [(set VR128:$dst,
7419     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7420   OpSize;
7421
7422 //===----------------------------------------------------------------------===//
7423 // PCLMUL Instructions
7424 //===----------------------------------------------------------------------===//
7425
7426 // AVX carry-less Multiplication instructions
7427 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7428            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7429            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7430            [(set VR128:$dst,
7431              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7432
7433 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7434            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7435            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7436            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7437                               (memopv2i64 addr:$src2), imm:$src3))]>;
7438
7439 // Carry-less Multiplication instructions
7440 let Constraints = "$src1 = $dst" in {
7441 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7442            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7443            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7444            [(set VR128:$dst,
7445              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7446
7447 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7448            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7449            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7450            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7451                               (memopv2i64 addr:$src2), imm:$src3))]>;
7452 } // Constraints = "$src1 = $dst"
7453
7454
7455 multiclass pclmul_alias<string asm, int immop> {
7456   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7457                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7458
7459   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7460                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7461
7462   def : InstAlias<!strconcat("vpclmul", asm,
7463                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7464                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7465
7466   def : InstAlias<!strconcat("vpclmul", asm,
7467                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7468                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7469 }
7470 defm : pclmul_alias<"hqhq", 0x11>;
7471 defm : pclmul_alias<"hqlq", 0x01>;
7472 defm : pclmul_alias<"lqhq", 0x10>;
7473 defm : pclmul_alias<"lqlq", 0x00>;
7474
7475 //===----------------------------------------------------------------------===//
7476 // SSE4A Instructions
7477 //===----------------------------------------------------------------------===//
7478
7479 let Predicates = [HasSSE4A] in {
7480
7481 let Constraints = "$src = $dst" in {
7482 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7483                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7484                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7485                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7486                                     imm:$idx))]>, TB, OpSize;
7487 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7488               (ins VR128:$src, VR128:$mask),
7489               "extrq\t{$mask, $src|$src, $mask}",
7490               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7491                                  VR128:$mask))]>, TB, OpSize;
7492
7493 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7494                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7495                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7496                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7497                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7498 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7499                  (ins VR128:$src, VR128:$mask),
7500                  "insertq\t{$mask, $src|$src, $mask}",
7501                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7502                                     VR128:$mask))]>, XD;
7503 }
7504
7505 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7506                 "movntss\t{$src, $dst|$dst, $src}",
7507                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7508
7509 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7510                 "movntsd\t{$src, $dst|$dst, $src}",
7511                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7512 }
7513
7514 //===----------------------------------------------------------------------===//
7515 // AVX Instructions
7516 //===----------------------------------------------------------------------===//
7517
7518 //===----------------------------------------------------------------------===//
7519 // VBROADCAST - Load from memory and broadcast to all elements of the
7520 //              destination operand
7521 //
7522 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7523                     X86MemOperand x86memop, Intrinsic Int> :
7524   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7525         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7526         [(set RC:$dst, (Int addr:$src))]>, VEX;
7527
7528 // AVX2 adds register forms
7529 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7530                          Intrinsic Int> :
7531   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7532          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7533          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7534
7535 let ExeDomain = SSEPackedSingle in {
7536   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7537                                       int_x86_avx_vbroadcast_ss>;
7538   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7539                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7540 }
7541 let ExeDomain = SSEPackedDouble in
7542 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7543                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7544 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7545                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7546
7547 let ExeDomain = SSEPackedSingle in {
7548   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7549                                            int_x86_avx2_vbroadcast_ss_ps>;
7550   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7551                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7552 }
7553 let ExeDomain = SSEPackedDouble in
7554 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7555                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7556
7557 let Predicates = [HasAVX2] in
7558 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7559                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7560
7561 let Predicates = [HasAVX] in
7562 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7563           (VBROADCASTF128 addr:$src)>;
7564
7565
7566 //===----------------------------------------------------------------------===//
7567 // VINSERTF128 - Insert packed floating-point values
7568 //
7569 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7570 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7571           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7572           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7573           []>, VEX_4V, VEX_L;
7574 let mayLoad = 1 in
7575 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7576           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7577           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7578           []>, VEX_4V, VEX_L;
7579 }
7580
7581 let Predicates = [HasAVX] in {
7582 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7583                                    (iPTR imm)),
7584           (VINSERTF128rr VR256:$src1, VR128:$src2,
7585                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7586 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7587                                    (iPTR imm)),
7588           (VINSERTF128rr VR256:$src1, VR128:$src2,
7589                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7590
7591 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7592                                    (iPTR imm)),
7593           (VINSERTF128rm VR256:$src1, addr:$src2,
7594                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7595 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7596                                    (iPTR imm)),
7597           (VINSERTF128rm VR256:$src1, addr:$src2,
7598                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7599 }
7600
7601 let Predicates = [HasAVX1Only] in {
7602 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7603                                    (iPTR imm)),
7604           (VINSERTF128rr VR256:$src1, VR128:$src2,
7605                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7606 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7607                                    (iPTR imm)),
7608           (VINSERTF128rr VR256:$src1, VR128:$src2,
7609                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7610 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7611                                    (iPTR imm)),
7612           (VINSERTF128rr VR256:$src1, VR128:$src2,
7613                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7614 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7615                                    (iPTR imm)),
7616           (VINSERTF128rr VR256:$src1, VR128:$src2,
7617                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7618
7619 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7620                                    (iPTR imm)),
7621           (VINSERTF128rm VR256:$src1, addr:$src2,
7622                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7623 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7624                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7625                                    (iPTR imm)),
7626           (VINSERTF128rm VR256:$src1, addr:$src2,
7627                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7628 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7629                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7630                                    (iPTR imm)),
7631           (VINSERTF128rm VR256:$src1, addr:$src2,
7632                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7633 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7634                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7635                                    (iPTR imm)),
7636           (VINSERTF128rm VR256:$src1, addr:$src2,
7637                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7638 }
7639
7640 //===----------------------------------------------------------------------===//
7641 // VEXTRACTF128 - Extract packed floating-point values
7642 //
7643 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7644 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7645           (ins VR256:$src1, i8imm:$src2),
7646           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7647           []>, VEX, VEX_L;
7648 let mayStore = 1 in
7649 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7650           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7651           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7652           []>, VEX, VEX_L;
7653 }
7654
7655 // AVX1 patterns
7656 let Predicates = [HasAVX] in {
7657 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7658           (v4f32 (VEXTRACTF128rr
7659                     (v8f32 VR256:$src1),
7660                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7661 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7662           (v2f64 (VEXTRACTF128rr
7663                     (v4f64 VR256:$src1),
7664                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7665
7666 def : Pat<(alignedstore (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7667                                 (iPTR imm))), addr:$dst),
7668           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7669            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7670 def : Pat<(alignedstore (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7671                                 (iPTR imm))), addr:$dst),
7672           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7673            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7674 }
7675
7676 let Predicates = [HasAVX1Only] in {
7677 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7678           (v2i64 (VEXTRACTF128rr
7679                   (v4i64 VR256:$src1),
7680                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7681 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7682           (v4i32 (VEXTRACTF128rr
7683                   (v8i32 VR256:$src1),
7684                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7685 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7686           (v8i16 (VEXTRACTF128rr
7687                   (v16i16 VR256:$src1),
7688                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7689 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7690           (v16i8 (VEXTRACTF128rr
7691                   (v32i8 VR256:$src1),
7692                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7693
7694 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7695                                 (iPTR imm))), addr:$dst),
7696           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7697            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7698 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7699                                 (iPTR imm))), addr:$dst),
7700           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7701            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7702 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7703                                 (iPTR imm))), addr:$dst),
7704           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7705            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7706 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7707                                 (iPTR imm))), addr:$dst),
7708           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7709            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7710 }
7711
7712 //===----------------------------------------------------------------------===//
7713 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7714 //
7715 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7716                           Intrinsic IntLd, Intrinsic IntLd256,
7717                           Intrinsic IntSt, Intrinsic IntSt256> {
7718   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7719              (ins VR128:$src1, f128mem:$src2),
7720              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7721              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7722              VEX_4V;
7723   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7724              (ins VR256:$src1, f256mem:$src2),
7725              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7726              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7727              VEX_4V, VEX_L;
7728   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7729              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7730              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7731              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7732   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7733              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7734              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7735              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7736 }
7737
7738 let ExeDomain = SSEPackedSingle in
7739 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7740                                  int_x86_avx_maskload_ps,
7741                                  int_x86_avx_maskload_ps_256,
7742                                  int_x86_avx_maskstore_ps,
7743                                  int_x86_avx_maskstore_ps_256>;
7744 let ExeDomain = SSEPackedDouble in
7745 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7746                                  int_x86_avx_maskload_pd,
7747                                  int_x86_avx_maskload_pd_256,
7748                                  int_x86_avx_maskstore_pd,
7749                                  int_x86_avx_maskstore_pd_256>;
7750
7751 //===----------------------------------------------------------------------===//
7752 // VPERMIL - Permute Single and Double Floating-Point Values
7753 //
7754 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7755                       RegisterClass RC, X86MemOperand x86memop_f,
7756                       X86MemOperand x86memop_i, PatFrag i_frag,
7757                       Intrinsic IntVar, ValueType vt> {
7758   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7759              (ins RC:$src1, RC:$src2),
7760              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7761              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7762   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7763              (ins RC:$src1, x86memop_i:$src2),
7764              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7765              [(set RC:$dst, (IntVar RC:$src1,
7766                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7767
7768   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7769              (ins RC:$src1, i8imm:$src2),
7770              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7771              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7772   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7773              (ins x86memop_f:$src1, i8imm:$src2),
7774              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7775              [(set RC:$dst,
7776                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7777 }
7778
7779 let ExeDomain = SSEPackedSingle in {
7780   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7781                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7782   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7783                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7784 }
7785 let ExeDomain = SSEPackedDouble in {
7786   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7787                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7788   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7789                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7790 }
7791
7792 let Predicates = [HasAVX] in {
7793 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7794           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7795 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7796           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7797 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7798                                (i8 imm:$imm))),
7799           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7800 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7801           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7802
7803 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7804           (VPERMILPDri VR128:$src1, imm:$imm)>;
7805 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7806           (VPERMILPDmi addr:$src1, imm:$imm)>;
7807 }
7808
7809 //===----------------------------------------------------------------------===//
7810 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7811 //
7812 let ExeDomain = SSEPackedSingle in {
7813 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7814           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7815           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7816           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7817                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7818 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7819           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7820           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7821           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7822                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7823 }
7824
7825 let Predicates = [HasAVX] in {
7826 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7827           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7828 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7829                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7830           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7831 }
7832
7833 let Predicates = [HasAVX1Only] in {
7834 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7835           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7836 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7837           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7838 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7839           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7840 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7841           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7842
7843 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7844                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7845           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7846 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7847                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7848           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7849 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7850                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7851           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7852 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7853                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7854           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7855 }
7856
7857 //===----------------------------------------------------------------------===//
7858 // VZERO - Zero YMM registers
7859 //
7860 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7861             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7862   // Zero All YMM registers
7863   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7864                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7865
7866   // Zero Upper bits of YMM registers
7867   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7868                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7869 }
7870
7871 //===----------------------------------------------------------------------===//
7872 // Half precision conversion instructions
7873 //===----------------------------------------------------------------------===//
7874 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7875   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7876              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7877              [(set RC:$dst, (Int VR128:$src))]>,
7878              T8, OpSize, VEX;
7879   let neverHasSideEffects = 1, mayLoad = 1 in
7880   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7881              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7882 }
7883
7884 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7885   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7886                (ins RC:$src1, i32i8imm:$src2),
7887                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7888                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7889                TA, OpSize, VEX;
7890   let neverHasSideEffects = 1, mayStore = 1 in
7891   def mr : Ii8<0x1D, MRMDestMem, (outs),
7892                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7893                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7894                TA, OpSize, VEX;
7895 }
7896
7897 let Predicates = [HasAVX, HasF16C] in {
7898   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7899   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7900   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7901   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7902 }
7903
7904 //===----------------------------------------------------------------------===//
7905 // AVX2 Instructions
7906 //===----------------------------------------------------------------------===//
7907
7908 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7909 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7910                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7911                  X86MemOperand x86memop> {
7912   let isCommutable = 1 in
7913   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7914         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7915         !strconcat(OpcodeStr,
7916             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7917         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7918         VEX_4V;
7919   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7920         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7921         !strconcat(OpcodeStr,
7922             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7923         [(set RC:$dst,
7924           (IntId RC:$src1,
7925            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7926         VEX_4V;
7927 }
7928
7929 let isCommutable = 0 in {
7930 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7931                                    VR128, memopv2i64, i128mem>;
7932 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7933                                     VR256, memopv4i64, i256mem>, VEX_L;
7934 }
7935
7936 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7937                   imm:$mask)),
7938           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7939 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7940                   imm:$mask)),
7941           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7942
7943 //===----------------------------------------------------------------------===//
7944 // VPBROADCAST - Load from memory and broadcast to all elements of the
7945 //               destination operand
7946 //
7947 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7948                           X86MemOperand x86memop, PatFrag ld_frag,
7949                           Intrinsic Int128, Intrinsic Int256> {
7950   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7951                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7952                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7953   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7954                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7955                   [(set VR128:$dst,
7956                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7957   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7958                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7959                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7960   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7961                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7962                    [(set VR256:$dst,
7963                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7964                    VEX, VEX_L;
7965 }
7966
7967 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7968                                     int_x86_avx2_pbroadcastb_128,
7969                                     int_x86_avx2_pbroadcastb_256>;
7970 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7971                                     int_x86_avx2_pbroadcastw_128,
7972                                     int_x86_avx2_pbroadcastw_256>;
7973 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7974                                     int_x86_avx2_pbroadcastd_128,
7975                                     int_x86_avx2_pbroadcastd_256>;
7976 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7977                                     int_x86_avx2_pbroadcastq_128,
7978                                     int_x86_avx2_pbroadcastq_256>;
7979
7980 let Predicates = [HasAVX2] in {
7981   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7982           (VPBROADCASTBrm addr:$src)>;
7983   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7984           (VPBROADCASTBYrm addr:$src)>;
7985   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7986           (VPBROADCASTWrm addr:$src)>;
7987   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7988           (VPBROADCASTWYrm addr:$src)>;
7989   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7990           (VPBROADCASTDrm addr:$src)>;
7991   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7992           (VPBROADCASTDYrm addr:$src)>;
7993   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7994           (VPBROADCASTQrm addr:$src)>;
7995   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7996           (VPBROADCASTQYrm addr:$src)>;
7997
7998   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7999           (VPBROADCASTBrr VR128:$src)>;
8000   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8001           (VPBROADCASTBYrr VR128:$src)>;
8002   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8003           (VPBROADCASTWrr VR128:$src)>;
8004   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8005           (VPBROADCASTWYrr VR128:$src)>;
8006   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8007           (VPBROADCASTDrr VR128:$src)>;
8008   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8009           (VPBROADCASTDYrr VR128:$src)>;
8010   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8011           (VPBROADCASTQrr VR128:$src)>;
8012   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8013           (VPBROADCASTQYrr VR128:$src)>;
8014   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8015           (VBROADCASTSSrr VR128:$src)>;
8016   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8017           (VBROADCASTSSYrr VR128:$src)>;
8018   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8019           (VPBROADCASTQrr VR128:$src)>;
8020   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8021           (VBROADCASTSDYrr VR128:$src)>;
8022
8023   // Provide fallback in case the load node that is used in the patterns above
8024   // is used by additional users, which prevents the pattern selection.
8025   let AddedComplexity = 20 in {
8026     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8027               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8028     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8029               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8030     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8031               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8032
8033     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8034               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8035     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8036               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8037     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8038               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8039   }
8040 }
8041
8042 // AVX1 broadcast patterns
8043 let Predicates = [HasAVX1Only] in {
8044 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8045           (VBROADCASTSSYrm addr:$src)>;
8046 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8047           (VBROADCASTSDYrm addr:$src)>;
8048 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8049           (VBROADCASTSSrm addr:$src)>;
8050 }
8051
8052 let Predicates = [HasAVX] in {
8053 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8054           (VBROADCASTSSYrm addr:$src)>;
8055 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8056           (VBROADCASTSDYrm addr:$src)>;
8057 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8058           (VBROADCASTSSrm addr:$src)>;
8059
8060   // Provide fallback in case the load node that is used in the patterns above
8061   // is used by additional users, which prevents the pattern selection.
8062   let AddedComplexity = 20 in {
8063   // 128bit broadcasts:
8064   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8065             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8066   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8067             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8068               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8069               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8070   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8071             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8072               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8073               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8074
8075   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8076             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8077   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8078             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8079               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8080               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8081   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8082             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8083               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8084               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8085   }
8086 }
8087
8088 //===----------------------------------------------------------------------===//
8089 // VPERM - Permute instructions
8090 //
8091
8092 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8093                      ValueType OpVT> {
8094   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8095                    (ins VR256:$src1, VR256:$src2),
8096                    !strconcat(OpcodeStr,
8097                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8098                    [(set VR256:$dst,
8099                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8100                    VEX_4V, VEX_L;
8101   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8102                    (ins VR256:$src1, i256mem:$src2),
8103                    !strconcat(OpcodeStr,
8104                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8105                    [(set VR256:$dst,
8106                      (OpVT (X86VPermv VR256:$src1,
8107                             (bitconvert (mem_frag addr:$src2)))))]>,
8108                    VEX_4V, VEX_L;
8109 }
8110
8111 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
8112 let ExeDomain = SSEPackedSingle in
8113 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
8114
8115 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8116                          ValueType OpVT> {
8117   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8118                      (ins VR256:$src1, i8imm:$src2),
8119                      !strconcat(OpcodeStr,
8120                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8121                      [(set VR256:$dst,
8122                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8123                      VEX, VEX_L;
8124   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8125                      (ins i256mem:$src1, i8imm:$src2),
8126                      !strconcat(OpcodeStr,
8127                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8128                      [(set VR256:$dst,
8129                        (OpVT (X86VPermi (mem_frag addr:$src1),
8130                               (i8 imm:$src2))))]>, VEX, VEX_L;
8131 }
8132
8133 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
8134 let ExeDomain = SSEPackedDouble in
8135 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
8136
8137 //===----------------------------------------------------------------------===//
8138 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8139 //
8140 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8141           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8142           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8143           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8144                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8145 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8146           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8147           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8148           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
8149                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8150
8151 let Predicates = [HasAVX2] in {
8152 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8153           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8154 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8155           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8156 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8157           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8158
8159 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
8160                   (i8 imm:$imm))),
8161           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8162 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8163                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
8164           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8165 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
8166                   (i8 imm:$imm))),
8167           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8168 }
8169
8170
8171 //===----------------------------------------------------------------------===//
8172 // VINSERTI128 - Insert packed integer values
8173 //
8174 let neverHasSideEffects = 1 in {
8175 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8176           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8177           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8178           []>, VEX_4V, VEX_L;
8179 let mayLoad = 1 in
8180 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8181           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8182           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8183           []>, VEX_4V, VEX_L;
8184 }
8185
8186 let Predicates = [HasAVX2] in {
8187 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8188                                    (iPTR imm)),
8189           (VINSERTI128rr VR256:$src1, VR128:$src2,
8190                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8191 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8192                                    (iPTR imm)),
8193           (VINSERTI128rr VR256:$src1, VR128:$src2,
8194                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8195 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8196                                    (iPTR imm)),
8197           (VINSERTI128rr VR256:$src1, VR128:$src2,
8198                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8199 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8200                                    (iPTR imm)),
8201           (VINSERTI128rr VR256:$src1, VR128:$src2,
8202                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8203
8204 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
8205                                    (iPTR imm)),
8206           (VINSERTI128rm VR256:$src1, addr:$src2,
8207                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8208 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8209                                    (bc_v4i32 (memopv2i64 addr:$src2)),
8210                                    (iPTR imm)),
8211           (VINSERTI128rm VR256:$src1, addr:$src2,
8212                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8213 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8214                                    (bc_v16i8 (memopv2i64 addr:$src2)),
8215                                    (iPTR imm)),
8216           (VINSERTI128rm VR256:$src1, addr:$src2,
8217                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8218 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8219                                    (bc_v8i16 (memopv2i64 addr:$src2)),
8220                                    (iPTR imm)),
8221           (VINSERTI128rm VR256:$src1, addr:$src2,
8222                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8223 }
8224
8225 //===----------------------------------------------------------------------===//
8226 // VEXTRACTI128 - Extract packed integer values
8227 //
8228 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8229           (ins VR256:$src1, i8imm:$src2),
8230           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8231           [(set VR128:$dst,
8232             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8233           VEX, VEX_L;
8234 let neverHasSideEffects = 1, mayStore = 1 in
8235 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8236           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8237           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8238           VEX, VEX_L;
8239
8240 let Predicates = [HasAVX2] in {
8241 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8242           (v2i64 (VEXTRACTI128rr
8243                     (v4i64 VR256:$src1),
8244                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8245 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8246           (v4i32 (VEXTRACTI128rr
8247                     (v8i32 VR256:$src1),
8248                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8249 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8250           (v8i16 (VEXTRACTI128rr
8251                     (v16i16 VR256:$src1),
8252                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8253 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8254           (v16i8 (VEXTRACTI128rr
8255                     (v32i8 VR256:$src1),
8256                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8257
8258 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8259                                 (iPTR imm))), addr:$dst),
8260           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8261            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8262 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8263                                 (iPTR imm))), addr:$dst),
8264           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8265            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8266 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8267                                 (iPTR imm))), addr:$dst),
8268           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8269            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8270 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8271                                 (iPTR imm))), addr:$dst),
8272           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8273            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8274 }
8275
8276 //===----------------------------------------------------------------------===//
8277 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8278 //
8279 multiclass avx2_pmovmask<string OpcodeStr,
8280                          Intrinsic IntLd128, Intrinsic IntLd256,
8281                          Intrinsic IntSt128, Intrinsic IntSt256> {
8282   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8283              (ins VR128:$src1, i128mem:$src2),
8284              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8285              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8286   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8287              (ins VR256:$src1, i256mem:$src2),
8288              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8289              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8290              VEX_4V, VEX_L;
8291   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8292              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8293              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8294              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8295   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8296              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8297              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8298              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8299 }
8300
8301 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8302                                 int_x86_avx2_maskload_d,
8303                                 int_x86_avx2_maskload_d_256,
8304                                 int_x86_avx2_maskstore_d,
8305                                 int_x86_avx2_maskstore_d_256>;
8306 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8307                                 int_x86_avx2_maskload_q,
8308                                 int_x86_avx2_maskload_q_256,
8309                                 int_x86_avx2_maskstore_q,
8310                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8311
8312
8313 //===----------------------------------------------------------------------===//
8314 // Variable Bit Shifts
8315 //
8316 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8317                           ValueType vt128, ValueType vt256> {
8318   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8319              (ins VR128:$src1, VR128:$src2),
8320              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8321              [(set VR128:$dst,
8322                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8323              VEX_4V;
8324   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8325              (ins VR128:$src1, i128mem:$src2),
8326              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8327              [(set VR128:$dst,
8328                (vt128 (OpNode VR128:$src1,
8329                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8330              VEX_4V;
8331   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8332              (ins VR256:$src1, VR256:$src2),
8333              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8334              [(set VR256:$dst,
8335                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8336              VEX_4V, VEX_L;
8337   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8338              (ins VR256:$src1, i256mem:$src2),
8339              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8340              [(set VR256:$dst,
8341                (vt256 (OpNode VR256:$src1,
8342                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8343              VEX_4V, VEX_L;
8344 }
8345
8346 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8347 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8348 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8349 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8350 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8351
8352 //===----------------------------------------------------------------------===//
8353 // VGATHER - GATHER Operations
8354 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8355                        X86MemOperand memop128, X86MemOperand memop256> {
8356   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8357             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8358             !strconcat(OpcodeStr,
8359               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8360             []>, VEX_4VOp3;
8361   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8362             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8363             !strconcat(OpcodeStr,
8364               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8365             []>, VEX_4VOp3, VEX_L;
8366 }
8367
8368 let mayLoad = 1, Constraints
8369   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8370   in {
8371   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8372   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8373   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8374   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8375   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8376   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8377   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8378   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8379 }