lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 def SSE_DPPD_ITINS : OpndItins<
 155   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 156 >;
 157
 158 def SSE_DPPS_ITINS : OpndItins<
 159   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 160 >;
 161
 162 def DEFAULT_ITINS : OpndItins<
 163   IIC_ALU_NONMEM, IIC_ALU_MEM
 164 >;
 165
 166 def SSE_EXTRACT_ITINS : OpndItins<
 167   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 168 >;
 169
 170 def SSE_INSERT_ITINS : OpndItins<
 171   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 172 >;
 173
 174 def SSE_MPSADBW_ITINS : OpndItins<
 175   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 176 >;
 177
 178 def SSE_PMULLD_ITINS : OpndItins<
 179   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 180 >;
 181
 182 //===----------------------------------------------------------------------===//
 183 // SSE 1 & 2 Instructions Classes
 184 //===----------------------------------------------------------------------===//
 185
 186 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 187 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 188                            RegisterClass RC, X86MemOperand x86memop,
 189                            OpndItins itins,
 190                            bit Is2Addr = 1> {
 191   let isCommutable = 1 in {
 192     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 193        !if(Is2Addr,
 194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 196        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 197        Sched<[itins.Sched]>;
 198   }
 199   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 200        !if(Is2Addr,
 201            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 202            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 203        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 204        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 205 }
 206
 207 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 208 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 209                              string asm, string SSEVer, string FPSizeStr,
 210                              Operand memopr, ComplexPattern mem_cpat,
 211                              OpndItins itins,
 212                              bit Is2Addr = 1> {
 213   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 214        !if(Is2Addr,
 215            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        [(set RC:$dst, (!cast<Intrinsic>(
 218                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 219              RC:$src1, RC:$src2))], itins.rr>,
 220        Sched<[itins.Sched]>;
 221   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 222        !if(Is2Addr,
 223            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 224            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 225        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 226                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 227              RC:$src1, mem_cpat:$src2))], itins.rm>,
 228        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 229 }
 230
 231 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 232 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 233                            RegisterClass RC, ValueType vt,
 234                            X86MemOperand x86memop, PatFrag mem_frag,
 235                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 236   let isCommutable = 1 in
 237     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 238        !if(Is2Addr,
 239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 241        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 242        Sched<[itins.Sched]>;
 243   let mayLoad = 1 in
 244     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 245        !if(Is2Addr,
 246            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 247            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 248        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 249           itins.rm, d>,
 250        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 251 }
 252
 253 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 254 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 255                                       string OpcodeStr, X86MemOperand x86memop,
 256                                       list<dag> pat_rr, list<dag> pat_rm,
 257                                       bit Is2Addr = 1> {
 258   let isCommutable = 1, hasSideEffects = 0 in
 259     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 260        !if(Is2Addr,
 261            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 262            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 263        pat_rr, NoItinerary, d>,
 264        Sched<[WriteVecLogic]>;
 265   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 266        !if(Is2Addr,
 267            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 268            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 269        pat_rm, NoItinerary, d>,
 270        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 //  Non-instruction patterns
 275 //===----------------------------------------------------------------------===//
 276
 277 // A vector extract of the first f32/f64 position is a subregister copy
 278 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 279           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 280 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 281           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 282
 283 // A 128-bit subvector extract from the first 256-bit vector position
 284 // is a subregister copy that needs no instruction.
 285 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 286           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 287 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 288           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 289
 290 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 291           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 292 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 293           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 294
 295 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 296           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 297 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 298           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 299
 300 // A 128-bit subvector insert to the first 256-bit vector position
 301 // is a subregister copy that needs no instruction.
 302 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 303 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 304           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 305 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 306           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 307 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 308           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 309 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 310           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 311 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 312           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 313 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 314           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 315 }
 316
 317 // Implicitly promote a 32-bit scalar to a vector.
 318 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 319           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 320 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 321           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 322 // Implicitly promote a 64-bit scalar to a vector.
 323 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 324           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 325 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 326           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 327
 328 // Bitcasts between 128-bit vector types. Return the original type since
 329 // no instruction is needed for the conversion
 330 let Predicates = [HasSSE2] in {
 331   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 332   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 333   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 334   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 335   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 336   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 337   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 338   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 339   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 340   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 341   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 342   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 343   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 344   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 345   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 346   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 347   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 348   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 349   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 350   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 351   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 352   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 353   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 354   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 355   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 356   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 357   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 358   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 359   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 360   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 361 }
 362
 363 // Bitcasts between 256-bit vector types. Return the original type since
 364 // no instruction is needed for the conversion
 365 let Predicates = [HasAVX] in {
 366   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 367   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 368   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 369   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 370   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 371   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 372   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 373   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 374   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 375   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 376   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 377   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 378   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 379   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 380   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 381   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 382   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 383   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 384   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 385   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 386   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 387   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 388   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 389   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 390   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 391   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 392   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 393   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 394   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 395   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 396 }
 397
 398 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 399 // This is expanded by ExpandPostRAPseudos.
 400 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 401     isPseudo = 1, SchedRW = [WriteZero] in {
 402   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 403                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 404   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 405                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 406 }
 407
 408 //===----------------------------------------------------------------------===//
 409 // AVX & SSE - Zero/One Vectors
 410 //===----------------------------------------------------------------------===//
 411
 412 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 413 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 414 // swizzled by ExecutionDepsFix to pxor.
 415 // We set canFoldAsLoad because this can be converted to a constant-pool
 416 // load of an all-zeros value if folding it would be beneficial.
 417 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 418     isPseudo = 1, SchedRW = [WriteZero] in {
 419 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 420                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 421 }
 422
 423 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 424 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 425 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 426 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 427 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 428
 429
 430 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 431 // and doesn't need it because on sandy bridge the register is set to zero
 432 // at the rename stage without using any execution unit, so SET0PSY
 433 // and SET0PDY can be used for vector int instructions without penalty
 434 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 435     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 436 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 437                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 438 }
 439
 440 let Predicates = [HasAVX] in
 441   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 442
 443 let Predicates = [HasAVX2] in {
 444   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 445   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 446   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 447   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 448 }
 449
 450 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 451 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 452 let Predicates = [HasAVX1Only] in {
 453 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 454 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 455           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 456
 457 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 458 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 459           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 460
 461 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 462 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 463           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 464
 465 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 466 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 467           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 468 }
 469
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-ones value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 476   let Predicates = [HasAVX2] in
 477   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 478                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 479 }
 480
 481
 482 //===----------------------------------------------------------------------===//
 483 // SSE 1 & 2 - Move FP Scalar Instructions
 484 //
 485 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 486 // register copies because it's a partial register update; Register-to-register
 487 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 488 // that the insert be implementable in terms of a copy, and just mentioned, we
 489 // don't use movss/movsd for copies.
 490 //===----------------------------------------------------------------------===//
 491
 492 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 493                          X86MemOperand x86memop, string base_opc,
 494                          string asm_opr> {
 495   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 496               (ins VR128:$src1, RC:$src2),
 497               !strconcat(base_opc, asm_opr),
 498               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 499                                  (scalar_to_vector RC:$src2))))],
 500               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 501
 502   // For the disassembler
 503   let isCodeGenOnly = 1, hasSideEffects = 0 in
 504   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 505                   (ins VR128:$src1, RC:$src2),
 506                   !strconcat(base_opc, asm_opr),
 507                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 508 }
 509
 510 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 511                       X86MemOperand x86memop, string OpcodeStr> {
 512   // AVX
 513   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 514                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 515                               VEX_4V, VEX_LIG;
 516
 517   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 518                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 519                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 520                      VEX, VEX_LIG, Sched<[WriteStore]>;
 521   // SSE1 & 2
 522   let Constraints = "$src1 = $dst" in {
 523     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 524                               "\t{$src2, $dst|$dst, $src2}">;
 525   }
 526
 527   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 528                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 529                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 530                   Sched<[WriteStore]>;
 531 }
 532
 533 // Loading from memory automatically zeroing upper bits.
 534 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 535                          PatFrag mem_pat, string OpcodeStr> {
 536   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 537                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 538                      [(set RC:$dst, (mem_pat addr:$src))],
 539                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 540   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 541                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 542                      [(set RC:$dst, (mem_pat addr:$src))],
 543                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 544 }
 545
 546 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 547 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 548
 549 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 550   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 551
 552   let AddedComplexity = 20 in
 553     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 554 }
 555
 556 // Patterns
 557 let Predicates = [UseAVX] in {
 558   let AddedComplexity = 15 in {
 559   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 560   // MOVS{S,D} to the lower bits.
 561   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 562             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 563   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 564             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 565   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 566             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 567   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 568             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 569
 570   // Move low f32 and clear high bits.
 571   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 572             (SUBREG_TO_REG (i32 0),
 573              (VMOVSSrr (v4f32 (V_SET0)),
 574                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 575   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 576             (SUBREG_TO_REG (i32 0),
 577              (VMOVSSrr (v4i32 (V_SET0)),
 578                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 579   }
 580
 581   let AddedComplexity = 20 in {
 582   // MOVSSrm zeros the high parts of the register; represent this
 583   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 584   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 585             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 586   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 587             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 588   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 590
 591   // MOVSDrm zeros the high parts of the register; represent this
 592   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 593   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 594             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 595   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 596             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 597   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 598             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 599   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 600             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 601   def : Pat<(v2f64 (X86vzload addr:$src)),
 602             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 603
 604   // Represent the same patterns above but in the form they appear for
 605   // 256-bit types
 606   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 607                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 608             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 609   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 610                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 612   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 613                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 615   }
 616   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 617                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 618             (SUBREG_TO_REG (i32 0),
 619                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 622                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 623             (SUBREG_TO_REG (i64 0),
 624                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 625                            sub_xmm)>;
 626   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 627                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 628             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 629
 630   // Move low f64 and clear high bits.
 631   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633              (VMOVSDrr (v2f64 (V_SET0)),
 634                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 635
 636   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 637             (SUBREG_TO_REG (i32 0),
 638              (VMOVSDrr (v2i64 (V_SET0)),
 639                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 640
 641   // Extract and store.
 642   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 643                    addr:$dst),
 644             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 645   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 648
 649   // Shuffle with VMOVSS
 650   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 651             (VMOVSSrr (v4i32 VR128:$src1),
 652                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 653   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 654             (VMOVSSrr (v4f32 VR128:$src1),
 655                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 656
 657   // 256-bit variants
 658   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 659             (SUBREG_TO_REG (i32 0),
 660               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 661                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 662               sub_xmm)>;
 663   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 666                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 667               sub_xmm)>;
 668
 669   // Shuffle with VMOVSD
 670   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 678
 679   // 256-bit variants
 680   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 681             (SUBREG_TO_REG (i32 0),
 682               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 683                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 684               sub_xmm)>;
 685   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 686             (SUBREG_TO_REG (i32 0),
 687               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 688                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 689               sub_xmm)>;
 690
 691
 692   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 693   // is during lowering, where it's not possible to recognize the fold cause
 694   // it has two uses through a bitcast. One use disappears at isel time and the
 695   // fold opportunity reappears.
 696   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 697             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 698   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 700   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 702   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 703             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 704 }
 705
 706 let Predicates = [UseSSE1] in {
 707   let AddedComplexity = 15 in {
 708   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 709   // MOVSS to the lower bits.
 710   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 711             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 713             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 714   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 715             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSSrm already zeros the high parts of the register.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 722   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 724   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 726   }
 727
 728   // Extract and store.
 729   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 730                    addr:$dst),
 731             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 732
 733   // Shuffle with MOVSS
 734   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 735             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 736   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 737             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 738 }
 739
 740 let Predicates = [UseSSE2] in {
 741   let AddedComplexity = 15 in {
 742   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 743   // MOVSD to the lower bits.
 744   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 745             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 746   }
 747
 748   let AddedComplexity = 20 in {
 749   // MOVSDrm already zeros the high parts of the register.
 750   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 751             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 752   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 753             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 754   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 755             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 756   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 757             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 758   def : Pat<(v2f64 (X86vzload addr:$src)),
 759             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 760   }
 761
 762   // Extract and store.
 763   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 764                    addr:$dst),
 765             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 766
 767   // Shuffle with MOVSD
 768   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 769             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 770   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 771             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 772   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776
 777   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 778   // is during lowering, where it's not possible to recognize the fold cause
 779   // it has two uses through a bitcast. One use disappears at isel time and the
 780   // fold opportunity reappears.
 781   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 782             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 783   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 784             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 785   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 786             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 787   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 788             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 789 }
 790
 791 //===----------------------------------------------------------------------===//
 792 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 793 //===----------------------------------------------------------------------===//
 794
 795 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 796                             X86MemOperand x86memop, PatFrag ld_frag,
 797                             string asm, Domain d,
 798                             OpndItins itins,
 799                             bit IsReMaterializable = 1> {
 800 let neverHasSideEffects = 1 in
 801   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 802               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 803            Sched<[WriteMove]>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 808            Sched<[WriteLoad]>;
 809 }
 810
 811 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 812                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 813                               TB, VEX;
 814 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 815                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 816                               TB, OpSize, VEX;
 817 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 818                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 819                               TB, VEX;
 820 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 821                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 822                               TB, OpSize, VEX;
 823
 824 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               TB, VEX, VEX_L;
 827 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               TB, OpSize, VEX, VEX_L;
 830 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               TB, VEX, VEX_L;
 833 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               TB, OpSize, VEX, VEX_L;
 836 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 837                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 838                               TB;
 839 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 840                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 841                               TB, OpSize;
 842 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 843                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 844                               TB;
 845 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 846                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 847                               TB, OpSize;
 848
 849 let SchedRW = [WriteStore] in {
 850 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movaps\t{$src, $dst|$dst, $src}",
 852                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 853                    IIC_SSE_MOVA_P_MR>, VEX;
 854 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movapd\t{$src, $dst|$dst, $src}",
 856                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 857                    IIC_SSE_MOVA_P_MR>, VEX;
 858 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 859                    "movups\t{$src, $dst|$dst, $src}",
 860                    [(store (v4f32 VR128:$src), addr:$dst)],
 861                    IIC_SSE_MOVU_P_MR>, VEX;
 862 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 863                    "movupd\t{$src, $dst|$dst, $src}",
 864                    [(store (v2f64 VR128:$src), addr:$dst)],
 865                    IIC_SSE_MOVU_P_MR>, VEX;
 866 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 870 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 874 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v8f32 VR256:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 878 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v4f64 VR256:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 882 } // SchedRW
 883
 884 // For disassembler
 885 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 886   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 887                           (ins VR128:$src),
 888                           "movaps\t{$src, $dst|$dst, $src}", [],
 889                           IIC_SSE_MOVA_P_RR>, VEX;
 890   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 891                            (ins VR128:$src),
 892                            "movapd\t{$src, $dst|$dst, $src}", [],
 893                            IIC_SSE_MOVA_P_RR>, VEX;
 894   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 895                            (ins VR128:$src),
 896                            "movups\t{$src, $dst|$dst, $src}", [],
 897                            IIC_SSE_MOVU_P_RR>, VEX;
 898   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 899                            (ins VR128:$src),
 900                            "movupd\t{$src, $dst|$dst, $src}", [],
 901                            IIC_SSE_MOVU_P_RR>, VEX;
 902   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 903                             (ins VR256:$src),
 904                             "movaps\t{$src, $dst|$dst, $src}", [],
 905                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 906   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 907                             (ins VR256:$src),
 908                             "movapd\t{$src, $dst|$dst, $src}", [],
 909                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 910   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 911                             (ins VR256:$src),
 912                             "movups\t{$src, $dst|$dst, $src}", [],
 913                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 914   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 915                             (ins VR256:$src),
 916                             "movupd\t{$src, $dst|$dst, $src}", [],
 917                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 918 }
 919
 920 let Predicates = [HasAVX] in {
 921 def : Pat<(v8i32 (X86vzmovl
 922                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v4i64 (X86vzmovl
 925                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v8f32 (X86vzmovl
 928                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 def : Pat<(v4f64 (X86vzmovl
 931                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 932           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 933 }
 934
 935
 936 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 937           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 938 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 939           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 940
 941 let SchedRW = [WriteStore] in {
 942 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movaps\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movapd\t{$src, $dst|$dst, $src}",
 948                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVA_P_MR>;
 950 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movups\t{$src, $dst|$dst, $src}",
 952                    [(store (v4f32 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 955                    "movupd\t{$src, $dst|$dst, $src}",
 956                    [(store (v2f64 VR128:$src), addr:$dst)],
 957                    IIC_SSE_MOVU_P_MR>;
 958 } // SchedRW
 959
 960 // For disassembler
 961 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 962   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 963                          "movaps\t{$src, $dst|$dst, $src}", [],
 964                          IIC_SSE_MOVA_P_RR>;
 965   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 966                          "movapd\t{$src, $dst|$dst, $src}", [],
 967                          IIC_SSE_MOVA_P_RR>;
 968   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 969                          "movups\t{$src, $dst|$dst, $src}", [],
 970                          IIC_SSE_MOVU_P_RR>;
 971   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 972                          "movupd\t{$src, $dst|$dst, $src}", [],
 973                          IIC_SSE_MOVU_P_RR>;
 974 }
 975
 976 let Predicates = [HasAVX] in {
 977   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 978             (VMOVUPSmr addr:$dst, VR128:$src)>;
 979   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 980             (VMOVUPDmr addr:$dst, VR128:$src)>;
 981 }
 982
 983 let Predicates = [UseSSE1] in
 984   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 985             (MOVUPSmr addr:$dst, VR128:$src)>;
 986 let Predicates = [UseSSE2] in
 987   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 988             (MOVUPDmr addr:$dst, VR128:$src)>;
 989
 990 // Use vmovaps/vmovups for AVX integer load/store.
 991 let Predicates = [HasAVX] in {
 992   // 128-bit load/store
 993   def : Pat<(alignedloadv2i64 addr:$src),
 994             (VMOVAPSrm addr:$src)>;
 995   def : Pat<(loadv2i64 addr:$src),
 996             (VMOVUPSrm addr:$src)>;
 997
 998   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 999             (VMOVAPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1001             (VMOVAPSmr addr:$dst, VR128:$src)>;
1002   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1003             (VMOVAPSmr addr:$dst, VR128:$src)>;
1004   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1005             (VMOVAPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1007             (VMOVUPSmr addr:$dst, VR128:$src)>;
1008   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1009             (VMOVUPSmr addr:$dst, VR128:$src)>;
1010   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1011             (VMOVUPSmr addr:$dst, VR128:$src)>;
1012   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1013             (VMOVUPSmr addr:$dst, VR128:$src)>;
1014
1015   // 256-bit load/store
1016   def : Pat<(alignedloadv4i64 addr:$src),
1017             (VMOVAPSYrm addr:$src)>;
1018   def : Pat<(loadv4i64 addr:$src),
1019             (VMOVUPSYrm addr:$src)>;
1020   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1021             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1022   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1023             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1024   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1025             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1026   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1027             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1028   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1029             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1030   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1031             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1032   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1033             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1034   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1035             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1036
1037   // Special patterns for storing subvector extracts of lower 128-bits
1038   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1039   def : Pat<(alignedstore (v2f64 (extract_subvector
1040                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042   def : Pat<(alignedstore (v4f32 (extract_subvector
1043                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1044             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1045   def : Pat<(alignedstore (v2i64 (extract_subvector
1046                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1047             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1048   def : Pat<(alignedstore (v4i32 (extract_subvector
1049                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1050             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1051   def : Pat<(alignedstore (v8i16 (extract_subvector
1052                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1053             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1054   def : Pat<(alignedstore (v16i8 (extract_subvector
1055                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1056             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1057
1058   def : Pat<(store (v2f64 (extract_subvector
1059                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(store (v4f32 (extract_subvector
1062                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(store (v2i64 (extract_subvector
1065                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(store (v4i32 (extract_subvector
1068                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(store (v8i16 (extract_subvector
1071                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(store (v16i8 (extract_subvector
1074                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076 }
1077
1078 // Use movaps / movups for SSE integer load / store (one byte shorter).
1079 // The instructions selected below are then converted to MOVDQA/MOVDQU
1080 // during the SSE domain pass.
1081 let Predicates = [UseSSE1] in {
1082   def : Pat<(alignedloadv2i64 addr:$src),
1083             (MOVAPSrm addr:$src)>;
1084   def : Pat<(loadv2i64 addr:$src),
1085             (MOVUPSrm addr:$src)>;
1086
1087   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1088             (MOVAPSmr addr:$dst, VR128:$src)>;
1089   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1090             (MOVAPSmr addr:$dst, VR128:$src)>;
1091   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1092             (MOVAPSmr addr:$dst, VR128:$src)>;
1093   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1094             (MOVAPSmr addr:$dst, VR128:$src)>;
1095   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1096             (MOVUPSmr addr:$dst, VR128:$src)>;
1097   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1098             (MOVUPSmr addr:$dst, VR128:$src)>;
1099   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1100             (MOVUPSmr addr:$dst, VR128:$src)>;
1101   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1102             (MOVUPSmr addr:$dst, VR128:$src)>;
1103 }
1104
1105 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1106 // bits are disregarded. FIXME: Set encoding to pseudo!
1107 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1108 let isCodeGenOnly = 1 in {
1109   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1110                          "movaps\t{$src, $dst|$dst, $src}",
1111                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1112                          IIC_SSE_MOVA_P_RM>, VEX;
1113   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1114                          "movapd\t{$src, $dst|$dst, $src}",
1115                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1116                          IIC_SSE_MOVA_P_RM>, VEX;
1117   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1118                        "movaps\t{$src, $dst|$dst, $src}",
1119                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1120                        IIC_SSE_MOVA_P_RM>;
1121   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1122                        "movapd\t{$src, $dst|$dst, $src}",
1123                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1124                        IIC_SSE_MOVA_P_RM>;
1125 }
1126 }
1127
1128 //===----------------------------------------------------------------------===//
1129 // SSE 1 & 2 - Move Low packed FP Instructions
1130 //===----------------------------------------------------------------------===//
1131
1132 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1133                                       string base_opc, string asm_opr,
1134                                       InstrItinClass itin> {
1135   def PSrm : PI<opc, MRMSrcMem,
1136          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1137          !strconcat(base_opc, "s", asm_opr),
1138      [(set VR128:$dst,
1139        (psnode VR128:$src1,
1140               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1141               itin, SSEPackedSingle>, TB,
1142      Sched<[WriteShuffleLd, ReadAfterLd]>;
1143
1144   def PDrm : PI<opc, MRMSrcMem,
1145          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1146          !strconcat(base_opc, "d", asm_opr),
1147      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1148                               (scalar_to_vector (loadf64 addr:$src2)))))],
1149               itin, SSEPackedDouble>, TB, OpSize,
1150      Sched<[WriteShuffleLd, ReadAfterLd]>;
1151
1152 }
1153
1154 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1155                                  string base_opc, InstrItinClass itin> {
1156   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1157                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1158                                     itin>, VEX_4V;
1159
1160 let Constraints = "$src1 = $dst" in
1161   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1162                                     "\t{$src2, $dst|$dst, $src2}",
1163                                     itin>;
1164 }
1165
1166 let AddedComplexity = 20 in {
1167   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1168                                     IIC_SSE_MOV_LH>;
1169 }
1170
1171 let SchedRW = [WriteStore] in {
1172 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1173                    "movlps\t{$src, $dst|$dst, $src}",
1174                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1175                                  (iPTR 0))), addr:$dst)],
1176                                  IIC_SSE_MOV_LH>, VEX;
1177 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1178                    "movlpd\t{$src, $dst|$dst, $src}",
1179                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1180                                  (iPTR 0))), addr:$dst)],
1181                                  IIC_SSE_MOV_LH>, VEX;
1182 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1183                    "movlps\t{$src, $dst|$dst, $src}",
1184                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1185                                  (iPTR 0))), addr:$dst)],
1186                                  IIC_SSE_MOV_LH>;
1187 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movlpd\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1190                                  (iPTR 0))), addr:$dst)],
1191                                  IIC_SSE_MOV_LH>;
1192 } // SchedRW
1193
1194 let Predicates = [HasAVX] in {
1195   // Shuffle with VMOVLPS
1196   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1197             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1198   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1199             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1200
1201   // Shuffle with VMOVLPD
1202   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1203             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1204   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1205             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                    addr:$src1),
1210             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1213             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1214   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1215                    addr:$src1),
1216             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1217   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1218                    addr:$src1),
1219             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1220 }
1221
1222 let Predicates = [UseSSE1] in {
1223   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1224   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1225                                  (iPTR 0))), addr:$src1),
1226             (MOVLPSmr addr:$src1, VR128:$src2)>;
1227
1228   // Shuffle with MOVLPS
1229   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1230             (MOVLPSrm VR128:$src1, addr:$src2)>;
1231   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1232             (MOVLPSrm VR128:$src1, addr:$src2)>;
1233   def : Pat<(X86Movlps VR128:$src1,
1234                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1235             (MOVLPSrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1239                                       addr:$src1),
1240             (MOVLPSmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v4i32 (X86Movlps
1242                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1243                               addr:$src1),
1244             (MOVLPSmr addr:$src1, VR128:$src2)>;
1245 }
1246
1247 let Predicates = [UseSSE2] in {
1248   // Shuffle with MOVLPD
1249   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1250             (MOVLPDrm VR128:$src1, addr:$src2)>;
1251   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1252             (MOVLPDrm VR128:$src1, addr:$src2)>;
1253
1254   // Store patterns
1255   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1256                            addr:$src1),
1257             (MOVLPDmr addr:$src1, VR128:$src2)>;
1258   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1259                            addr:$src1),
1260             (MOVLPDmr addr:$src1, VR128:$src2)>;
1261 }
1262
1263 //===----------------------------------------------------------------------===//
1264 // SSE 1 & 2 - Move Hi packed FP Instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 let AddedComplexity = 20 in {
1268   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1269                                     IIC_SSE_MOV_LH>;
1270 }
1271
1272 let SchedRW = [WriteStore] in {
1273 // v2f64 extract element 1 is always custom lowered to unpack high to low
1274 // and extract element 0 so the non-store version isn't too horrible.
1275 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1276                    "movhps\t{$src, $dst|$dst, $src}",
1277                    [(store (f64 (vector_extract
1278                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1279                                             (bc_v2f64 (v4f32 VR128:$src))),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1281 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1282                    "movhpd\t{$src, $dst|$dst, $src}",
1283                    [(store (f64 (vector_extract
1284                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1285                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1286 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1287                    "movhps\t{$src, $dst|$dst, $src}",
1288                    [(store (f64 (vector_extract
1289                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1290                                             (bc_v2f64 (v4f32 VR128:$src))),
1291                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1292 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1293                    "movhpd\t{$src, $dst|$dst, $src}",
1294                    [(store (f64 (vector_extract
1295                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1296                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1297 } // SchedRW
1298
1299 let Predicates = [HasAVX] in {
1300   // VMOVHPS patterns
1301   def : Pat<(X86Movlhps VR128:$src1,
1302                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1303             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1304   def : Pat<(X86Movlhps VR128:$src1,
1305                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1306             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1307
1308   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1309   // is during lowering, where it's not possible to recognize the load fold
1310   // cause it has two uses through a bitcast. One use disappears at isel time
1311   // and the fold opportunity reappears.
1312   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1313                       (scalar_to_vector (loadf64 addr:$src2)))),
1314             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1315 }
1316
1317 let Predicates = [UseSSE1] in {
1318   // MOVHPS patterns
1319   def : Pat<(X86Movlhps VR128:$src1,
1320                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1321             (MOVHPSrm VR128:$src1, addr:$src2)>;
1322   def : Pat<(X86Movlhps VR128:$src1,
1323                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1324             (MOVHPSrm VR128:$src1, addr:$src2)>;
1325 }
1326
1327 let Predicates = [UseSSE2] in {
1328   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1329   // is during lowering, where it's not possible to recognize the load fold
1330   // cause it has two uses through a bitcast. One use disappears at isel time
1331   // and the fold opportunity reappears.
1332   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1333                       (scalar_to_vector (loadf64 addr:$src2)))),
1334             (MOVHPDrm VR128:$src1, addr:$src2)>;
1335 }
1336
1337 //===----------------------------------------------------------------------===//
1338 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1339 //===----------------------------------------------------------------------===//
1340
1341 let AddedComplexity = 20, Predicates = [UseAVX] in {
1342   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1343                                        (ins VR128:$src1, VR128:$src2),
1344                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1345                       [(set VR128:$dst,
1346                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1347                         IIC_SSE_MOV_LH>,
1348                       VEX_4V, Sched<[WriteShuffle]>;
1349   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1350                                        (ins VR128:$src1, VR128:$src2),
1351                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1352                       [(set VR128:$dst,
1353                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1354                         IIC_SSE_MOV_LH>,
1355                       VEX_4V, Sched<[WriteShuffle]>;
1356 }
1357 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1358   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1359                                        (ins VR128:$src1, VR128:$src2),
1360                       "movlhps\t{$src2, $dst|$dst, $src2}",
1361                       [(set VR128:$dst,
1362                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1363                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1364   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1365                                        (ins VR128:$src1, VR128:$src2),
1366                       "movhlps\t{$src2, $dst|$dst, $src2}",
1367                       [(set VR128:$dst,
1368                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1369                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1370 }
1371
1372 let Predicates = [UseAVX] in {
1373   // MOVLHPS patterns
1374   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1375             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1378
1379   // MOVHLPS patterns
1380   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1381             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1382 }
1383
1384 let Predicates = [UseSSE1] in {
1385   // MOVLHPS patterns
1386   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1387             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1388   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1389             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1390
1391   // MOVHLPS patterns
1392   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1393             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1394 }
1395
1396 //===----------------------------------------------------------------------===//
1397 // SSE 1 & 2 - Conversion Instructions
1398 //===----------------------------------------------------------------------===//
1399
1400 def SSE_CVT_PD : OpndItins<
1401   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1402 >;
1403
1404 let Sched = WriteCvtI2F in
1405 def SSE_CVT_PS : OpndItins<
1406   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1407 >;
1408
1409 let Sched = WriteCvtI2F in
1410 def SSE_CVT_Scalar : OpndItins<
1411   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1412 >;
1413
1414 let Sched = WriteCvtF2I in
1415 def SSE_CVT_SS2SI_32 : OpndItins<
1416   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1417 >;
1418
1419 let Sched = WriteCvtF2I in
1420 def SSE_CVT_SS2SI_64 : OpndItins<
1421   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1422 >;
1423
1424 let Sched = WriteCvtF2I in
1425 def SSE_CVT_SD2SI : OpndItins<
1426   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1427 >;
1428
1429 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1431                      string asm, OpndItins itins> {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1433                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1434                         itins.rr>, Sched<[itins.Sched]>;
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1436                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1437                         itins.rm>, Sched<[itins.Sched.Folded]>;
1438 }
1439
1440 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1441                        X86MemOperand x86memop, string asm, Domain d,
1442                        OpndItins itins> {
1443 let neverHasSideEffects = 1 in {
1444   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1445              [], itins.rr, d>, Sched<[itins.Sched]>;
1446   let mayLoad = 1 in
1447   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1448              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1449 }
1450 }
1451
1452 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1453                           X86MemOperand x86memop, string asm> {
1454 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1455   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1456               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1457            Sched<[WriteCvtI2F]>;
1458   let mayLoad = 1 in
1459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1460               (ins DstRC:$src1, x86memop:$src),
1461               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1462            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1463 } // neverHasSideEffects = 1
1464 }
1465
1466 let Predicates = [UseAVX] in {
1467 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1468                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SS2SI_32>,
1470                                 XS, VEX, VEX_LIG;
1471 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1472                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1473                                 SSE_CVT_SS2SI_64>,
1474                                 XS, VEX, VEX_W, VEX_LIG;
1475 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1476                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1477                                 SSE_CVT_SD2SI>,
1478                                 XD, VEX, VEX_LIG;
1479 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1480                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1481                                 SSE_CVT_SD2SI>,
1482                                 XD, VEX, VEX_W, VEX_LIG;
1483
1484 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1485                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1486 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1487                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1488 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1489                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1490 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1491                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1492 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1494 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1495                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1496 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1497                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1498 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1500 }
1501 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1502 // register, but the same isn't true when only using memory operands,
1503 // provide other assembly "l" and "q" forms to address this explicitly
1504 // where appropriate to do so.
1505 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1506                                   XS, VEX_4V, VEX_LIG;
1507 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1508                                   XS, VEX_4V, VEX_W, VEX_LIG;
1509 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1510                                   XD, VEX_4V, VEX_LIG;
1511 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1512                                   XD, VEX_4V, VEX_W, VEX_LIG;
1513
1514 let Predicates = [UseAVX] in {
1515   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1516                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1517   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1518                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1519
1520   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1521             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1522   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1523             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1524   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1525             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1526   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1527             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1528
1529   def : Pat<(f32 (sint_to_fp GR32:$src)),
1530             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1531   def : Pat<(f32 (sint_to_fp GR64:$src)),
1532             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1533   def : Pat<(f64 (sint_to_fp GR32:$src)),
1534             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1535   def : Pat<(f64 (sint_to_fp GR64:$src)),
1536             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1537 }
1538
1539 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1540                       "cvttss2si\t{$src, $dst|$dst, $src}",
1541                       SSE_CVT_SS2SI_32>, XS;
1542 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1543                       "cvttss2si\t{$src, $dst|$dst, $src}",
1544                       SSE_CVT_SS2SI_64>, XS, REX_W;
1545 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1546                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1547                       SSE_CVT_SD2SI>, XD;
1548 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1549                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1550                       SSE_CVT_SD2SI>, XD, REX_W;
1551 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1552                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1553                       SSE_CVT_Scalar>, XS;
1554 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1555                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1556                       SSE_CVT_Scalar>, XS, REX_W;
1557 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1558                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1559                       SSE_CVT_Scalar>, XD;
1560 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1561                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1562                       SSE_CVT_Scalar>, XD, REX_W;
1563
1564 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1565                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1566 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1567                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1568 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1569                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1570 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1571                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1572 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1573                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1574 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1575                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1576 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1577                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1578 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1579                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1580
1581 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1582                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1583 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1584                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1585
1586 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1587 // and/or XMM operand(s).
1588
1589 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1590                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1591                          string asm, OpndItins itins> {
1592   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1593               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1594               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1595            Sched<[itins.Sched]>;
1596   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1598               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1599            Sched<[itins.Sched.Folded]>;
1600 }
1601
1602 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1603                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1604                     PatFrag ld_frag, string asm, OpndItins itins,
1605                     bit Is2Addr = 1> {
1606   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1607               !if(Is2Addr,
1608                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1609                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1610               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1611               itins.rr>, Sched<[itins.Sched]>;
1612   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1613               (ins DstRC:$src1, x86memop:$src2),
1614               !if(Is2Addr,
1615                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1616                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1617               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1618               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1619 }
1620
1621 let Predicates = [UseAVX] in {
1622 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1623                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1624                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1625 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1626                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1627                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1628 }
1629 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1630                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1631 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1632                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1633
1634
1635 let Predicates = [UseAVX] in {
1636 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1637           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1638           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1639 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1640           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1641           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1642           VEX_W;
1643 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1644           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1645           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1646 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1647           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1648           SSE_CVT_Scalar, 0>, XD,
1649           VEX_4V, VEX_W;
1650 }
1651 let Constraints = "$src1 = $dst" in {
1652   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1653                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1654                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1655   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1656                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1657                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1658   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1659                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1660                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1661   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1662                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1663                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1664 }
1665
1666 /// SSE 1 Only
1667
1668 // Aliases for intrinsics
1669 let Predicates = [UseAVX] in {
1670 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1671                                     ssmem, sse_load_f32, "cvttss2si",
1672                                     SSE_CVT_SS2SI_32>, XS, VEX;
1673 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1674                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1675                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1676                                    XS, VEX, VEX_W;
1677 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1678                                     sdmem, sse_load_f64, "cvttsd2si",
1679                                     SSE_CVT_SD2SI>, XD, VEX;
1680 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1681                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1682                                   "cvttsd2si", SSE_CVT_SD2SI>,
1683                                   XD, VEX, VEX_W;
1684 }
1685 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1686                                     ssmem, sse_load_f32, "cvttss2si",
1687                                     SSE_CVT_SS2SI_32>, XS;
1688 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1689                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1690                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1691 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1692                                     sdmem, sse_load_f64, "cvttsd2si",
1693                                     SSE_CVT_SD2SI>, XD;
1694 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1695                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1696                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1697
1698 let Predicates = [UseAVX] in {
1699 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1700                                   ssmem, sse_load_f32, "cvtss2si",
1701                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1702 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1703                                   ssmem, sse_load_f32, "cvtss2si",
1704                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1705 }
1706 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1707                                ssmem, sse_load_f32, "cvtss2si",
1708                                SSE_CVT_SS2SI_32>, XS;
1709 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1710                                  ssmem, sse_load_f32, "cvtss2si",
1711                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1712
1713 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1714                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1715                                SSEPackedSingle, SSE_CVT_PS>,
1716                                TB, VEX, Requires<[HasAVX]>;
1717 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1718                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1719                                SSEPackedSingle, SSE_CVT_PS>,
1720                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1721
1722 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1723                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1724                             SSEPackedSingle, SSE_CVT_PS>,
1725                             TB, Requires<[UseSSE2]>;
1726
1727 let Predicates = [UseAVX] in {
1728 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1729                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1730 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1731                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1732 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1733                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1734 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1735                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1736 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1737                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1738 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1739                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1740 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1741                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1742 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1743                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1744 }
1745
1746 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1747                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1748 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1749                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1750 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1751                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1752 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1753                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1754 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1755                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1756 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1757                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1758 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1759                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1760 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1761                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1762
1763 /// SSE 2 Only
1764
1765 // Convert scalar double to scalar single
1766 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1767 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1768                        (ins FR64:$src1, FR64:$src2),
1769                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1770                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1771                       Sched<[WriteCvtF2F]>;
1772 let mayLoad = 1 in
1773 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1774                        (ins FR64:$src1, f64mem:$src2),
1775                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1776                       [], IIC_SSE_CVT_Scalar_RM>,
1777                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1778                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1779 }
1780
1781 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1782           Requires<[UseAVX]>;
1783
1784 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1785                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1786                       [(set FR32:$dst, (fround FR64:$src))],
1787                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1788 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1789                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1790                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1791                       IIC_SSE_CVT_Scalar_RM>,
1792                       XD,
1793                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1794
1795 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1796                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1797                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1798                        [(set VR128:$dst,
1799                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1800                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1801                        Sched<[WriteCvtF2F]>;
1802 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1803                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1804                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1805                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1806                                           VR128:$src1, sse_load_f64:$src2))],
1807                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1808                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1809
1810 let Constraints = "$src1 = $dst" in {
1811 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1812                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1813                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                        [(set VR128:$dst,
1815                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1816                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1817                        Sched<[WriteCvtF2F]>;
1818 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1819                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1820                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1821                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1822                                           VR128:$src1, sse_load_f64:$src2))],
1823                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1824                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1825 }
1826
1827 // Convert scalar single to scalar double
1828 // SSE2 instructions with XS prefix
1829 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1830 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1831                     (ins FR32:$src1, FR32:$src2),
1832                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1833                     [], IIC_SSE_CVT_Scalar_RR>,
1834                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1835                     Sched<[WriteCvtF2F]>;
1836 let mayLoad = 1 in
1837 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1838                     (ins FR32:$src1, f32mem:$src2),
1839                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1840                     [], IIC_SSE_CVT_Scalar_RM>,
1841                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1842                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1843 }
1844
1845 def : Pat<(f64 (fextend FR32:$src)),
1846     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1847 def : Pat<(fextend (loadf32 addr:$src)),
1848     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1849
1850 def : Pat<(extloadf32 addr:$src),
1851     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1852     Requires<[UseAVX, OptForSize]>;
1853 def : Pat<(extloadf32 addr:$src),
1854     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1855     Requires<[UseAVX, OptForSpeed]>;
1856
1857 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1858                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1859                    [(set FR64:$dst, (fextend FR32:$src))],
1860                    IIC_SSE_CVT_Scalar_RR>, XS,
1861                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1862 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1863                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1864                    [(set FR64:$dst, (extloadf32 addr:$src))],
1865                    IIC_SSE_CVT_Scalar_RM>, XS,
1866                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1867
1868 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1869 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1870 // combine.
1871 // Since these loads aren't folded into the fextend, we have to match it
1872 // explicitly here.
1873 def : Pat<(fextend (loadf32 addr:$src)),
1874           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1875 def : Pat<(extloadf32 addr:$src),
1876           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1877
1878 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1879                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1880                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1881                     [(set VR128:$dst,
1882                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1883                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1884                     Sched<[WriteCvtF2F]>;
1885 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1886                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [(set VR128:$dst,
1889                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1890                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1891                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1892 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1893 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1894                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1895                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1896                     [(set VR128:$dst,
1897                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1898                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1899                     Sched<[WriteCvtF2F]>;
1900 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1901                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1902                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1903                     [(set VR128:$dst,
1904                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1905                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1906                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1907 }
1908
1909 // Convert packed single/double fp to doubleword
1910 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1912                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1913                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1914 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1916                        [(set VR128:$dst,
1917                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1918                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1919 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1920                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1921                         [(set VR256:$dst,
1922                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1923                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1924 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1925                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1926                         [(set VR256:$dst,
1927                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1928                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1929 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1930                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1931                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1932                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1933 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1934                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1935                      [(set VR128:$dst,
1936                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1937                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1938
1939
1940 // Convert Packed Double FP to Packed DW Integers
1941 let Predicates = [HasAVX] in {
1942 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1943 // register, but the same isn't true when using memory operands instead.
1944 // Provide other assembly rr and rm forms to address this explicitly.
1945 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1948                        VEX, Sched<[WriteCvtF2I]>;
1949
1950 // XMM only
1951 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1952                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1953 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1954                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1955                        [(set VR128:$dst,
1956                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX,
1957                        Sched<[WriteCvtF2ILd]>;
1958
1959 // YMM only
1960 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1961                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst,
1963                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1964                        Sched<[WriteCvtF2I]>;
1965 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1966                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1967                        [(set VR128:$dst,
1968                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1969                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1970 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1971                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1972 }
1973
1974 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1975                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1976                       [(set VR128:$dst,
1977                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1978                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1979 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1980                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1981                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1982                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1983
1984 // Convert with truncation packed single/double fp to doubleword
1985 // SSE2 packed instructions with XS prefix
1986 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1988                          [(set VR128:$dst,
1989                            (int_x86_sse2_cvttps2dq VR128:$src))],
1990                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1991 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1992                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1993                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1994                                             (memopv4f32 addr:$src)))],
1995                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1996 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1997                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1998                           [(set VR256:$dst,
1999                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2000                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2001 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2002                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2003                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2004                                              (memopv8f32 addr:$src)))],
2005                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2006                           Sched<[WriteCvtF2ILd]>;
2007
2008 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2009                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2010                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2011                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2012 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2016                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2017
2018 let Predicates = [HasAVX] in {
2019   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2020             (VCVTDQ2PSrr VR128:$src)>;
2021   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2022             (VCVTDQ2PSrm addr:$src)>;
2023
2024   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2025             (VCVTDQ2PSrr VR128:$src)>;
2026   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2027             (VCVTDQ2PSrm addr:$src)>;
2028
2029   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2030             (VCVTTPS2DQrr VR128:$src)>;
2031   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2032             (VCVTTPS2DQrm addr:$src)>;
2033
2034   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2035             (VCVTDQ2PSYrr VR256:$src)>;
2036   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
2037             (VCVTDQ2PSYrm addr:$src)>;
2038
2039   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2040             (VCVTTPS2DQYrr VR256:$src)>;
2041   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
2042             (VCVTTPS2DQYrm addr:$src)>;
2043 }
2044
2045 let Predicates = [UseSSE2] in {
2046   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2047             (CVTDQ2PSrr VR128:$src)>;
2048   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2049             (CVTDQ2PSrm addr:$src)>;
2050
2051   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2052             (CVTDQ2PSrr VR128:$src)>;
2053   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2054             (CVTDQ2PSrm addr:$src)>;
2055
2056   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2057             (CVTTPS2DQrr VR128:$src)>;
2058   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2059             (CVTTPS2DQrm addr:$src)>;
2060 }
2061
2062 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2063                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2064                         [(set VR128:$dst,
2065                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2066                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2067
2068 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2069 // register, but the same isn't true when using memory operands instead.
2070 // Provide other assembly rr and rm forms to address this explicitly.
2071
2072 // XMM only
2073 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2074                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2075 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2076                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2077                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2078                                             (memopv2f64 addr:$src)))],
2079                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2080
2081 // YMM only
2082 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2083                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2084                          [(set VR128:$dst,
2085                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2086                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2087 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2088                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2089                          [(set VR128:$dst,
2090                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
2091                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2092 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2093                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2094
2095 let Predicates = [HasAVX] in {
2096   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2097             (VCVTTPD2DQYrr VR256:$src)>;
2098   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2099             (VCVTTPD2DQYrm addr:$src)>;
2100 } // Predicates = [HasAVX]
2101
2102 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2103                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2104                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2105                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2106 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2107                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2108                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2109                                         (memopv2f64 addr:$src)))],
2110                                         IIC_SSE_CVT_PD_RM>,
2111                       Sched<[WriteCvtF2ILd]>;
2112
2113 // Convert packed single to packed double
2114 let Predicates = [HasAVX] in {
2115                   // SSE2 instructions without OpSize prefix
2116 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2117                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2118                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2119                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2120 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2121                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2122                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2123                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2124 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2125                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2126                      [(set VR256:$dst,
2127                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2128                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2129 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2130                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2131                      [(set VR256:$dst,
2132                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2133                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2134 }
2135
2136 let Predicates = [UseSSE2] in {
2137 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2138                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2139                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2140                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2141 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2142                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2143                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2144                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2145 }
2146
2147 // Convert Packed DW Integers to Packed Double FP
2148 let Predicates = [HasAVX] in {
2149 let neverHasSideEffects = 1, mayLoad = 1 in
2150 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2151                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2152                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2153 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2154                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2155                      [(set VR128:$dst,
2156                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2157                    Sched<[WriteCvtI2F]>;
2158 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2159                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2160                      [(set VR256:$dst,
2161                        (int_x86_avx_cvtdq2_pd_256
2162                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L,
2163                     Sched<[WriteCvtI2FLd]>;
2164 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2165                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2166                      [(set VR256:$dst,
2167                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2168                     Sched<[WriteCvtI2F]>;
2169 }
2170
2171 let neverHasSideEffects = 1, mayLoad = 1 in
2172 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2173                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2174                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2175 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2177                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2178                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2179
2180 // AVX 256-bit register conversion intrinsics
2181 let Predicates = [HasAVX] in {
2182   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2183             (VCVTDQ2PDYrr VR128:$src)>;
2184   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2185             (VCVTDQ2PDYrm addr:$src)>;
2186 } // Predicates = [HasAVX]
2187
2188 // Convert packed double to packed single
2189 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2190 // register, but the same isn't true when using memory operands instead.
2191 // Provide other assembly rr and rm forms to address this explicitly.
2192 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2193                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2194                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2195                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2196
2197 // XMM only
2198 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2199                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2200 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2201                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2202                         [(set VR128:$dst,
2203                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2204                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2205
2206 // YMM only
2207 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2208                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2209                         [(set VR128:$dst,
2210                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2211                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2212 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2213                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2214                         [(set VR128:$dst,
2215                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2216                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2217 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2218                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2219
2220 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2221                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2222                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2223                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2224 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2225                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2226                      [(set VR128:$dst,
2227                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2228                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2229
2230
2231 // AVX 256-bit register conversion intrinsics
2232 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2233 // whenever possible to avoid declaring two versions of each one.
2234 let Predicates = [HasAVX] in {
2235   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2236             (VCVTDQ2PSYrr VR256:$src)>;
2237   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2238             (VCVTDQ2PSYrm addr:$src)>;
2239
2240   // Match fround and fextend for 128/256-bit conversions
2241   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2242             (VCVTPD2PSrr VR128:$src)>;
2243   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2244             (VCVTPD2PSXrm addr:$src)>;
2245   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2246             (VCVTPD2PSYrr VR256:$src)>;
2247   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2248             (VCVTPD2PSYrm addr:$src)>;
2249
2250   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2251             (VCVTPS2PDrr VR128:$src)>;
2252   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2253             (VCVTPS2PDYrr VR128:$src)>;
2254   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2255             (VCVTPS2PDYrm addr:$src)>;
2256 }
2257
2258 let Predicates = [UseSSE2] in {
2259   // Match fround and fextend for 128 conversions
2260   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2261             (CVTPD2PSrr VR128:$src)>;
2262   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2263             (CVTPD2PSrm addr:$src)>;
2264
2265   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2266             (CVTPS2PDrr VR128:$src)>;
2267 }
2268
2269 //===----------------------------------------------------------------------===//
2270 // SSE 1 & 2 - Compare Instructions
2271 //===----------------------------------------------------------------------===//
2272
2273 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2274 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2275                             Operand CC, SDNode OpNode, ValueType VT,
2276                             PatFrag ld_frag, string asm, string asm_alt,
2277                             OpndItins itins> {
2278   def rr : SIi8<0xC2, MRMSrcReg,
2279                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2280                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2281                 itins.rr>, Sched<[itins.Sched]>;
2282   def rm : SIi8<0xC2, MRMSrcMem,
2283                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2284                 [(set RC:$dst, (OpNode (VT RC:$src1),
2285                                          (ld_frag addr:$src2), imm:$cc))],
2286                                          itins.rm>,
2287            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2288
2289   // Accept explicit immediate argument form instead of comparison code.
2290   let neverHasSideEffects = 1 in {
2291     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2292                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2293                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2294     let mayLoad = 1 in
2295     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2296                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2297                       IIC_SSE_ALU_F32S_RM>,
2298                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2299   }
2300 }
2301
2302 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2303                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2304                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2305                  SSE_ALU_F32S>,
2306                  XS, VEX_4V, VEX_LIG;
2307 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2308                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2309                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2310                  SSE_ALU_F32S>, // same latency as 32 bit compare
2311                  XD, VEX_4V, VEX_LIG;
2312
2313 let Constraints = "$src1 = $dst" in {
2314   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2315                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2316                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2317                   XS;
2318   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2319                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2320                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2321                   SSE_ALU_F64S>,
2322                   XD;
2323 }
2324
2325 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2326                          Intrinsic Int, string asm, OpndItins itins> {
2327   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2328                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2329                         [(set VR128:$dst, (Int VR128:$src1,
2330                                                VR128:$src, imm:$cc))],
2331                                                itins.rr>,
2332            Sched<[itins.Sched]>;
2333   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2334                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2335                         [(set VR128:$dst, (Int VR128:$src1,
2336                                                (load addr:$src), imm:$cc))],
2337                                                itins.rm>,
2338            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2339 }
2340
2341 // Aliases to match intrinsics which expect XMM operand(s).
2342 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2343                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2344                      SSE_ALU_F32S>,
2345                      XS, VEX_4V;
2346 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2347                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2348                      SSE_ALU_F32S>, // same latency as f32
2349                      XD, VEX_4V;
2350 let Constraints = "$src1 = $dst" in {
2351   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2352                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2353                        SSE_ALU_F32S>, XS;
2354   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2355                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2356                        SSE_ALU_F64S>,
2357                        XD;
2358 }
2359
2360
2361 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2362 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2363                             ValueType vt, X86MemOperand x86memop,
2364                             PatFrag ld_frag, string OpcodeStr> {
2365   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2366                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2367                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2368                      IIC_SSE_COMIS_RR>,
2369           Sched<[WriteFAdd]>;
2370   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2371                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2372                      [(set EFLAGS, (OpNode (vt RC:$src1),
2373                                            (ld_frag addr:$src2)))],
2374                                            IIC_SSE_COMIS_RM>,
2375           Sched<[WriteFAddLd, ReadAfterLd]>;
2376 }
2377
2378 let Defs = [EFLAGS] in {
2379   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2380                                   "ucomiss">, TB, VEX, VEX_LIG;
2381   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2382                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2383   let Pattern = []<dag> in {
2384     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2385                                     "comiss">, TB, VEX, VEX_LIG;
2386     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2387                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2388   }
2389
2390   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2391                             load, "ucomiss">, TB, VEX;
2392   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2393                             load, "ucomisd">, TB, OpSize, VEX;
2394
2395   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2396                             load, "comiss">, TB, VEX;
2397   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2398                             load, "comisd">, TB, OpSize, VEX;
2399   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2400                                   "ucomiss">, TB;
2401   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2402                                   "ucomisd">, TB, OpSize;
2403
2404   let Pattern = []<dag> in {
2405     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2406                                     "comiss">, TB;
2407     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2408                                     "comisd">, TB, OpSize;
2409   }
2410
2411   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2412                               load, "ucomiss">, TB;
2413   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2414                               load, "ucomisd">, TB, OpSize;
2415
2416   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2417                                   "comiss">, TB;
2418   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2419                                   "comisd">, TB, OpSize;
2420 } // Defs = [EFLAGS]
2421
2422 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2423 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2424                             Operand CC, Intrinsic Int, string asm,
2425                             string asm_alt, Domain d,
2426                             OpndItins itins = SSE_ALU_F32P> {
2427   def rri : PIi8<0xC2, MRMSrcReg,
2428              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2429              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2430              itins.rr, d>,
2431             Sched<[WriteFAdd]>;
2432   def rmi : PIi8<0xC2, MRMSrcMem,
2433              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2434              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2435              itins.rm, d>,
2436             Sched<[WriteFAddLd, ReadAfterLd]>;
2437
2438   // Accept explicit immediate argument form instead of comparison code.
2439   let neverHasSideEffects = 1 in {
2440     def rri_alt : PIi8<0xC2, MRMSrcReg,
2441                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2442                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2443     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2444                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2445                asm_alt, [], itins.rm, d>,
2446                Sched<[WriteFAddLd, ReadAfterLd]>;
2447   }
2448 }
2449
2450 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2451                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2452                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2453                SSEPackedSingle>, TB, VEX_4V;
2454 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2455                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2457                SSEPackedDouble>, TB, OpSize, VEX_4V;
2458 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2459                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2460                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2461                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2462 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2463                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2464                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2465                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2466 let Constraints = "$src1 = $dst" in {
2467   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2468                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2469                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2470                  SSEPackedSingle, SSE_ALU_F32P>, TB;
2471   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2472                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2473                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2474                  SSEPackedDouble, SSE_ALU_F64P>, TB, OpSize;
2475 }
2476
2477 let Predicates = [HasAVX] in {
2478 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2479           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2480 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2481           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2482 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2483           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2484 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2485           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2486
2487 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2488           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2489 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2490           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2491 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2492           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2493 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2494           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2495 }
2496
2497 let Predicates = [UseSSE1] in {
2498 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2499           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2500 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2501           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2502 }
2503
2504 let Predicates = [UseSSE2] in {
2505 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2506           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2507 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2508           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2509 }
2510
2511 //===----------------------------------------------------------------------===//
2512 // SSE 1 & 2 - Shuffle Instructions
2513 //===----------------------------------------------------------------------===//
2514
2515 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2516 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2517                          ValueType vt, string asm, PatFrag mem_frag,
2518                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2519   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2520                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2521                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2522                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2523             Sched<[WriteShuffleLd, ReadAfterLd]>;
2524   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2525     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2526                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2527                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2528                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2529               Sched<[WriteShuffle]>;
2530 }
2531
2532 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2533            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2534            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2535 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2536            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2537            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2538 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2539            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2540            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2541 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2542            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2543            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2544
2545 let Constraints = "$src1 = $dst" in {
2546   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2547                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2548                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2549                     TB;
2550   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2551                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2552                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2553                     TB, OpSize;
2554 }
2555
2556 let Predicates = [HasAVX] in {
2557   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2558                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2559             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2560   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2561             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2562
2563   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2564                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2565             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2566   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2567             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2568
2569   // 256-bit patterns
2570   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2571             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2572   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2573                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2574             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2575
2576   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2577             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2578   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2579                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2580             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2581 }
2582
2583 let Predicates = [UseSSE1] in {
2584   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2585                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2586             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2587   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2588             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2589 }
2590
2591 let Predicates = [UseSSE2] in {
2592   // Generic SHUFPD patterns
2593   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2594                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2595             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2596   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2597             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2598 }
2599
2600 //===----------------------------------------------------------------------===//
2601 // SSE 1 & 2 - Unpack Instructions
2602 //===----------------------------------------------------------------------===//
2603
2604 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2605 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2606                                    PatFrag mem_frag, RegisterClass RC,
2607                                    X86MemOperand x86memop, string asm,
2608                                    Domain d> {
2609     def rr : PI<opc, MRMSrcReg,
2610                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2611                 asm, [(set RC:$dst,
2612                            (vt (OpNode RC:$src1, RC:$src2)))],
2613                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2614     def rm : PI<opc, MRMSrcMem,
2615                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2616                 asm, [(set RC:$dst,
2617                            (vt (OpNode RC:$src1,
2618                                        (mem_frag addr:$src2))))],
2619                                        IIC_SSE_UNPCK, d>,
2620              Sched<[WriteShuffleLd, ReadAfterLd]>;
2621 }
2622
2623 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2624       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2625                      SSEPackedSingle>, TB, VEX_4V;
2626 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2627       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2628                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2629 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2630       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2631                      SSEPackedSingle>, TB, VEX_4V;
2632 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2633       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2634                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2635
2636 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2637       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2638                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2639 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2640       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2641                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2642 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2643       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2644                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2645 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2646       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2648
2649 let Constraints = "$src1 = $dst" in {
2650   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2651         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2652                        SSEPackedSingle>, TB;
2653   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2654         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2655                        SSEPackedDouble>, TB, OpSize;
2656   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2657         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2658                        SSEPackedSingle>, TB;
2659   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2660         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2661                        SSEPackedDouble>, TB, OpSize;
2662 } // Constraints = "$src1 = $dst"
2663
2664 let Predicates = [HasAVX1Only] in {
2665   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2666             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2667   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2668             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2669   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2670             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2671   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2672             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2673
2674   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2675             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2676   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2677             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2678   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2679             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2680   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2681             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2682 }
2683
2684 let Predicates = [HasAVX] in {
2685   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2686   // problem is during lowering, where it's not possible to recognize the load
2687   // fold cause it has two uses through a bitcast. One use disappears at isel
2688   // time and the fold opportunity reappears.
2689   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2690             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2691 }
2692
2693 let Predicates = [UseSSE2] in {
2694   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2695   // problem is during lowering, where it's not possible to recognize the load
2696   // fold cause it has two uses through a bitcast. One use disappears at isel
2697   // time and the fold opportunity reappears.
2698   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2699             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2700 }
2701
2702 //===----------------------------------------------------------------------===//
2703 // SSE 1 & 2 - Extract Floating-Point Sign mask
2704 //===----------------------------------------------------------------------===//
2705
2706 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2707 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2708                                 Domain d> {
2709   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2710                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2711                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2712              Sched<[WriteVecLogic]>;
2713   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2714                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2715                 IIC_SSE_MOVMSK, d>, REX_W, Sched<[WriteVecLogic]>;
2716 }
2717
2718 let Predicates = [HasAVX] in {
2719   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2720                                         "movmskps", SSEPackedSingle>, TB, VEX;
2721   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2722                                         "movmskpd", SSEPackedDouble>, TB,
2723                                         OpSize, VEX;
2724   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2725                                         "movmskps", SSEPackedSingle>, TB,
2726                                         VEX, VEX_L;
2727   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2728                                         "movmskpd", SSEPackedDouble>, TB,
2729                                         OpSize, VEX, VEX_L;
2730
2731   def : Pat<(i32 (X86fgetsign FR32:$src)),
2732             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2733   def : Pat<(i64 (X86fgetsign FR32:$src)),
2734             (SUBREG_TO_REG (i64 0),
2735              (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2736   def : Pat<(i32 (X86fgetsign FR64:$src)),
2737             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2738   def : Pat<(i64 (X86fgetsign FR64:$src)),
2739             (SUBREG_TO_REG (i64 0),
2740              (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2741 }
2742
2743 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2744                                      SSEPackedSingle>, TB;
2745 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2746                                      SSEPackedDouble>, TB, OpSize;
2747
2748 def : Pat<(i32 (X86fgetsign FR32:$src)),
2749           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2750       Requires<[UseSSE1]>;
2751 def : Pat<(i64 (X86fgetsign FR32:$src)),
2752           (SUBREG_TO_REG (i64 0),
2753            (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2754       Requires<[UseSSE1]>;
2755 def : Pat<(i32 (X86fgetsign FR64:$src)),
2756           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2757       Requires<[UseSSE2]>;
2758 def : Pat<(i64 (X86fgetsign FR64:$src)),
2759           (SUBREG_TO_REG (i64 0),
2760            (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2761       Requires<[UseSSE2]>;
2762
2763 //===---------------------------------------------------------------------===//
2764 // SSE2 - Packed Integer Logical Instructions
2765 //===---------------------------------------------------------------------===//
2766
2767 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2768
2769 /// PDI_binop_rm - Simple SSE2 binary operator.
2770 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2771                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2772                         X86MemOperand x86memop, OpndItins itins,
2773                         bit IsCommutable, bit Is2Addr> {
2774   let isCommutable = IsCommutable in
2775   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2776        (ins RC:$src1, RC:$src2),
2777        !if(Is2Addr,
2778            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2779            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2780        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2781        Sched<[itins.Sched]>;
2782   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2783        (ins RC:$src1, x86memop:$src2),
2784        !if(Is2Addr,
2785            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2786            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2787        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2788                                      (bitconvert (memop_frag addr:$src2)))))],
2789                                      itins.rm>,
2790        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2791 }
2792 } // ExeDomain = SSEPackedInt
2793
2794 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2795                          ValueType OpVT128, ValueType OpVT256,
2796                          OpndItins itins, bit IsCommutable = 0> {
2797 let Predicates = [HasAVX] in
2798   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2799                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2800
2801 let Constraints = "$src1 = $dst" in
2802   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2803                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2804
2805 let Predicates = [HasAVX2] in
2806   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2807                                OpVT256, VR256, memopv4i64, i256mem, itins,
2808                                IsCommutable, 0>, VEX_4V, VEX_L;
2809 }
2810
2811 // These are ordered here for pattern ordering requirements with the fp versions
2812
2813 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2814 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2815 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2816 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2817                            SSE_BIT_ITINS_P, 0>;
2818
2819 //===----------------------------------------------------------------------===//
2820 // SSE 1 & 2 - Logical Instructions
2821 //===----------------------------------------------------------------------===//
2822
2823 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2824 ///
2825 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2826                                        SDNode OpNode, OpndItins itins> {
2827   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2828               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2829               TB, VEX_4V;
2830
2831   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2832         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2833         TB, OpSize, VEX_4V;
2834
2835   let Constraints = "$src1 = $dst" in {
2836     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2837                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2838                 TB;
2839
2840     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2841                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2842                 TB, OpSize;
2843   }
2844 }
2845
2846 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2847 let isCodeGenOnly = 1 in {
2848   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2849                 SSE_BIT_ITINS_P>;
2850   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2851                 SSE_BIT_ITINS_P>;
2852   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2853                 SSE_BIT_ITINS_P>;
2854
2855   let isCommutable = 0 in
2856     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2857                   SSE_BIT_ITINS_P>;
2858 }
2859
2860 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2861 ///
2862 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2863                                    SDNode OpNode> {
2864   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2865         !strconcat(OpcodeStr, "ps"), f256mem,
2866         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2867         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2868                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2869
2870   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2871         !strconcat(OpcodeStr, "pd"), f256mem,
2872         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2873                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2874         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2875                                   (memopv4i64 addr:$src2)))], 0>,
2876                                   TB, OpSize, VEX_4V, VEX_L;
2877
2878   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2879   // are all promoted to v2i64, and the patterns are covered by the int
2880   // version. This is needed in SSE only, because v2i64 isn't supported on
2881   // SSE1, but only on SSE2.
2882   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2883        !strconcat(OpcodeStr, "ps"), f128mem, [],
2884        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2885                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2886
2887   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2888        !strconcat(OpcodeStr, "pd"), f128mem,
2889        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2890                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2891        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2892                                  (memopv2i64 addr:$src2)))], 0>,
2893                                                  TB, OpSize, VEX_4V;
2894
2895   let Constraints = "$src1 = $dst" in {
2896     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2897          !strconcat(OpcodeStr, "ps"), f128mem,
2898          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2899          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2900                                    (memopv2i64 addr:$src2)))]>, TB;
2901
2902     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2903          !strconcat(OpcodeStr, "pd"), f128mem,
2904          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2905                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2906          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2907                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2908   }
2909 }
2910
2911 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2912 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2913 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2914 let isCommutable = 0 in
2915   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2916
2917 //===----------------------------------------------------------------------===//
2918 // SSE 1 & 2 - Arithmetic Instructions
2919 //===----------------------------------------------------------------------===//
2920
2921 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2922 /// vector forms.
2923 ///
2924 /// In addition, we also have a special variant of the scalar form here to
2925 /// represent the associated intrinsic operation.  This form is unlike the
2926 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2927 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2928 ///
2929 /// These three forms can each be reg+reg or reg+mem.
2930 ///
2931
2932 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2933 /// classes below
2934 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2935                                   SDNode OpNode, SizeItins itins> {
2936   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2937                                VR128, v4f32, f128mem, memopv4f32,
2938                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2939   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2940                                VR128, v2f64, f128mem, memopv2f64,
2941                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2942
2943   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2944                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2945                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2946   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2947                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2948                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2949
2950   let Constraints = "$src1 = $dst" in {
2951     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2952                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2953                               itins.s>, TB;
2954     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2955                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2956                               itins.d>, TB, OpSize;
2957   }
2958 }
2959
2960 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2961                                   SizeItins itins> {
2962   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2963                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2964   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2965                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2966
2967   let Constraints = "$src1 = $dst" in {
2968     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2969                               OpNode, FR32, f32mem, itins.s>, XS;
2970     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2971                               OpNode, FR64, f64mem, itins.d>, XD;
2972   }
2973 }
2974
2975 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2976                                       SizeItins itins> {
2977   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2978                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2979                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2980   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2981                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2982                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2983
2984   let Constraints = "$src1 = $dst" in {
2985     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2986                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2987                    itins.s>, XS;
2988     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2989                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2990                    itins.d>, XD;
2991   }
2992 }
2993
2994 // Binary Arithmetic instructions
2995 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2996            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2997            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2998 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2999            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3000            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3001 let isCommutable = 0 in {
3002   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3003              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3004              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3005   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3006              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3007              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3008   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3009              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3010              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3011   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3012              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3013              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3014 }
3015
3016 let isCodeGenOnly = 1 in {
3017   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3018              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3019   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3020              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3021 }
3022
3023 /// Unop Arithmetic
3024 /// In addition, we also have a special variant of the scalar form here to
3025 /// represent the associated intrinsic operation.  This form is unlike the
3026 /// plain scalar form, in that it takes an entire vector (instead of a
3027 /// scalar) and leaves the top elements undefined.
3028 ///
3029 /// And, we have a special variant form for a full-vector intrinsic form.
3030
3031 let Sched = WriteFSqrt in {
3032 def SSE_SQRTPS : OpndItins<
3033   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3034 >;
3035
3036 def SSE_SQRTSS : OpndItins<
3037   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3038 >;
3039
3040 def SSE_SQRTPD : OpndItins<
3041   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3042 >;
3043
3044 def SSE_SQRTSD : OpndItins<
3045   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3046 >;
3047 }
3048
3049 let Sched = WriteFRcp in {
3050 def SSE_RCPP : OpndItins<
3051   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3052 >;
3053
3054 def SSE_RCPS : OpndItins<
3055   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3056 >;
3057 }
3058
3059 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3060 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3061                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3062 let Predicates = [HasAVX], hasSideEffects = 0 in {
3063   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3064                       (ins FR32:$src1, FR32:$src2),
3065                       !strconcat("v", OpcodeStr,
3066                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3067                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3068   let mayLoad = 1 in {
3069   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3070                       (ins FR32:$src1,f32mem:$src2),
3071                       !strconcat("v", OpcodeStr,
3072                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3073                       []>, VEX_4V, VEX_LIG,
3074                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3075   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3076                       (ins VR128:$src1, ssmem:$src2),
3077                       !strconcat("v", OpcodeStr,
3078                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3079                       []>, VEX_4V, VEX_LIG,
3080                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3081   }
3082 }
3083
3084   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3085                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3086                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3087   // For scalar unary operations, fold a load into the operation
3088   // only in OptForSize mode. It eliminates an instruction, but it also
3089   // eliminates a whole-register clobber (the load), so it introduces a
3090   // partial register update condition.
3091   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3092                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3093                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3094             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3095   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3096                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3097                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3098                 Sched<[itins.Sched]>;
3099   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3100                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3101                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3102                 Sched<[itins.Sched.Folded]>;
3103 }
3104
3105 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3106 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3107                            OpndItins itins> {
3108 let Predicates = [HasAVX], hasSideEffects = 0 in {
3109   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3110                        (ins FR32:$src1, FR32:$src2),
3111                        !strconcat("v", OpcodeStr,
3112                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3113                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3114   let mayLoad = 1 in {
3115   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3116                       (ins FR32:$src1,f32mem:$src2),
3117                       !strconcat("v", OpcodeStr,
3118                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3119                       []>, VEX_4V, VEX_LIG,
3120                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3121   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3122                       (ins VR128:$src1, ssmem:$src2),
3123                       !strconcat("v", OpcodeStr,
3124                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3125                       []>, VEX_4V, VEX_LIG,
3126                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3127   }
3128 }
3129
3130   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3131                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3132                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3133   // For scalar unary operations, fold a load into the operation
3134   // only in OptForSize mode. It eliminates an instruction, but it also
3135   // eliminates a whole-register clobber (the load), so it introduces a
3136   // partial register update condition.
3137   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3138                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3139                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3140             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3141   let Constraints = "$src1 = $dst" in {
3142     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3143                       (ins VR128:$src1, VR128:$src2),
3144                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3145                       [], itins.rr>, Sched<[itins.Sched]>;
3146     let mayLoad = 1, hasSideEffects = 0 in
3147     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3148                       (ins VR128:$src1, ssmem:$src2),
3149                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3150                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3151   }
3152 }
3153
3154 /// sse1_fp_unop_p - SSE1 unops in packed form.
3155 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3156                           OpndItins itins> {
3157 let Predicates = [HasAVX] in {
3158   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3159                        !strconcat("v", OpcodeStr,
3160                                   "ps\t{$src, $dst|$dst, $src}"),
3161                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3162                        itins.rr>, VEX, Sched<[itins.Sched]>;
3163   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3164                        !strconcat("v", OpcodeStr,
3165                                   "ps\t{$src, $dst|$dst, $src}"),
3166                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3167                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3168   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3169                         !strconcat("v", OpcodeStr,
3170                                    "ps\t{$src, $dst|$dst, $src}"),
3171                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3172                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3173   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3174                         !strconcat("v", OpcodeStr,
3175                                    "ps\t{$src, $dst|$dst, $src}"),
3176                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3177                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3178 }
3179
3180   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3181                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3182                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3183             Sched<[itins.Sched]>;
3184   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3185                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3186                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3187             Sched<[itins.Sched.Folded]>;
3188 }
3189
3190 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3191 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3192                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3193                               OpndItins itins> {
3194 let Predicates = [HasAVX] in {
3195   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3196                            !strconcat("v", OpcodeStr,
3197                                       "ps\t{$src, $dst|$dst, $src}"),
3198                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3199                            itins.rr>, VEX, Sched<[itins.Sched]>;
3200   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3201                           !strconcat("v", OpcodeStr,
3202                           "ps\t{$src, $dst|$dst, $src}"),
3203                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3204                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3205   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3206                             !strconcat("v", OpcodeStr,
3207                                        "ps\t{$src, $dst|$dst, $src}"),
3208                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3209                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3210   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3211                           (ins f256mem:$src),
3212                           !strconcat("v", OpcodeStr,
3213                                     "ps\t{$src, $dst|$dst, $src}"),
3214                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3215                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3216 }
3217
3218   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3219                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3220                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3221                     itins.rr>, Sched<[itins.Sched]>;
3222   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3223                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3224                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3225                     itins.rm>, Sched<[itins.Sched.Folded]>;
3226 }
3227
3228 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3229 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3230                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3231 let Predicates = [HasAVX], hasSideEffects = 0 in {
3232   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3233                       (ins FR64:$src1, FR64:$src2),
3234                       !strconcat("v", OpcodeStr,
3235                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3236                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3237   let mayLoad = 1 in {
3238   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3239                       (ins FR64:$src1,f64mem:$src2),
3240                       !strconcat("v", OpcodeStr,
3241                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3242                       []>, VEX_4V, VEX_LIG,
3243                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3244   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3245                       (ins VR128:$src1, sdmem:$src2),
3246                       !strconcat("v", OpcodeStr,
3247                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3248                       []>, VEX_4V, VEX_LIG,
3249                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3250   }
3251 }
3252
3253   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3254                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3255                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3256             Sched<[itins.Sched]>;
3257   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3258   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3259                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3260                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3261             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3262   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3263                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3264                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3265                 Sched<[itins.Sched]>;
3266   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3267                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3268                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3269                 Sched<[itins.Sched.Folded]>;
3270 }
3271
3272 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3273 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3274                           SDNode OpNode, OpndItins itins> {
3275 let Predicates = [HasAVX] in {
3276   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3277                        !strconcat("v", OpcodeStr,
3278                                   "pd\t{$src, $dst|$dst, $src}"),
3279                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3280                        itins.rr>, VEX, Sched<[itins.Sched]>;
3281   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3282                        !strconcat("v", OpcodeStr,
3283                                   "pd\t{$src, $dst|$dst, $src}"),
3284                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3285                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3286   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3287                         !strconcat("v", OpcodeStr,
3288                                    "pd\t{$src, $dst|$dst, $src}"),
3289                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3290                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3291   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3292                         !strconcat("v", OpcodeStr,
3293                                    "pd\t{$src, $dst|$dst, $src}"),
3294                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3295                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3296 }
3297
3298   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3299               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3300               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3301             Sched<[itins.Sched]>;
3302   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3303                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3304                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3305             Sched<[itins.Sched.Folded]>;
3306 }
3307
3308 // Square root.
3309 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3310                             SSE_SQRTSS>,
3311              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3312              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3313                             SSE_SQRTSD>,
3314              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3315
3316 // Reciprocal approximations. Note that these typically require refinement
3317 // in order to obtain suitable precision.
3318 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3319              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3320              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3321                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3322 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3323              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3324              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3325                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3326
3327 let Predicates = [UseAVX] in {
3328   def : Pat<(f32 (fsqrt FR32:$src)),
3329             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3330   def : Pat<(f32 (fsqrt (load addr:$src))),
3331             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3332             Requires<[HasAVX, OptForSize]>;
3333   def : Pat<(f64 (fsqrt FR64:$src)),
3334             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3335   def : Pat<(f64 (fsqrt (load addr:$src))),
3336             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3337             Requires<[HasAVX, OptForSize]>;
3338
3339   def : Pat<(f32 (X86frsqrt FR32:$src)),
3340             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3341   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3342             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3343             Requires<[HasAVX, OptForSize]>;
3344
3345   def : Pat<(f32 (X86frcp FR32:$src)),
3346             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3347   def : Pat<(f32 (X86frcp (load addr:$src))),
3348             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3349             Requires<[HasAVX, OptForSize]>;
3350 }
3351 let Predicates = [UseAVX] in {
3352   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3353             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3354                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3355                               VR128)>;
3356   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3357             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3358
3359   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3360             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3361                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3362                               VR128)>;
3363   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3364             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3365 }
3366
3367 let Predicates = [HasAVX] in {
3368   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3369             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3370                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3371                               VR128)>;
3372   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3373             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3374
3375   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3376             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3377                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3378                               VR128)>;
3379   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3380             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3381 }
3382
3383 // Reciprocal approximations. Note that these typically require refinement
3384 // in order to obtain suitable precision.
3385 let Predicates = [UseSSE1] in {
3386   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3387             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3388   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3389             (RCPSSr_Int VR128:$src, VR128:$src)>;
3390 }
3391
3392 // There is no f64 version of the reciprocal approximation instructions.
3393
3394 //===----------------------------------------------------------------------===//
3395 // SSE 1 & 2 - Non-temporal stores
3396 //===----------------------------------------------------------------------===//
3397
3398 let AddedComplexity = 400 in { // Prefer non-temporal versions
3399 let SchedRW = [WriteStore] in {
3400 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3401                      (ins f128mem:$dst, VR128:$src),
3402                      "movntps\t{$src, $dst|$dst, $src}",
3403                      [(alignednontemporalstore (v4f32 VR128:$src),
3404                                                addr:$dst)],
3405                                                IIC_SSE_MOVNT>, VEX;
3406 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3407                      (ins f128mem:$dst, VR128:$src),
3408                      "movntpd\t{$src, $dst|$dst, $src}",
3409                      [(alignednontemporalstore (v2f64 VR128:$src),
3410                                                addr:$dst)],
3411                                                IIC_SSE_MOVNT>, VEX;
3412
3413 let ExeDomain = SSEPackedInt in
3414 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3415                          (ins f128mem:$dst, VR128:$src),
3416                          "movntdq\t{$src, $dst|$dst, $src}",
3417                          [(alignednontemporalstore (v2i64 VR128:$src),
3418                                                    addr:$dst)],
3419                                                    IIC_SSE_MOVNT>, VEX;
3420
3421 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3422                      (ins f256mem:$dst, VR256:$src),
3423                      "movntps\t{$src, $dst|$dst, $src}",
3424                      [(alignednontemporalstore (v8f32 VR256:$src),
3425                                                addr:$dst)],
3426                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3427 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3428                      (ins f256mem:$dst, VR256:$src),
3429                      "movntpd\t{$src, $dst|$dst, $src}",
3430                      [(alignednontemporalstore (v4f64 VR256:$src),
3431                                                addr:$dst)],
3432                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3433 let ExeDomain = SSEPackedInt in
3434 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3435                     (ins f256mem:$dst, VR256:$src),
3436                     "movntdq\t{$src, $dst|$dst, $src}",
3437                     [(alignednontemporalstore (v4i64 VR256:$src),
3438                                               addr:$dst)],
3439                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3440
3441 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3442                     "movntps\t{$src, $dst|$dst, $src}",
3443                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3444                     IIC_SSE_MOVNT>;
3445 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3446                     "movntpd\t{$src, $dst|$dst, $src}",
3447                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3448                     IIC_SSE_MOVNT>;
3449
3450 let ExeDomain = SSEPackedInt in
3451 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3452                     "movntdq\t{$src, $dst|$dst, $src}",
3453                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3454                     IIC_SSE_MOVNT>;
3455
3456 // There is no AVX form for instructions below this point
3457 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3458                  "movnti{l}\t{$src, $dst|$dst, $src}",
3459                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3460                  IIC_SSE_MOVNT>,
3461                TB, Requires<[HasSSE2]>;
3462 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3463                      "movnti{q}\t{$src, $dst|$dst, $src}",
3464                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3465                      IIC_SSE_MOVNT>,
3466                   TB, Requires<[HasSSE2]>;
3467 } // SchedRW = [WriteStore]
3468
3469 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3470           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3471
3472 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3473           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3474 } // AddedComplexity
3475
3476 //===----------------------------------------------------------------------===//
3477 // SSE 1 & 2 - Prefetch and memory fence
3478 //===----------------------------------------------------------------------===//
3479
3480 // Prefetch intrinsic.
3481 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3482 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3483     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3484     IIC_SSE_PREFETCH>, TB;
3485 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3486     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3487     IIC_SSE_PREFETCH>, TB;
3488 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3489     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3490     IIC_SSE_PREFETCH>, TB;
3491 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3492     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3493     IIC_SSE_PREFETCH>, TB;
3494 }
3495
3496 // FIXME: How should these memory instructions be modeled?
3497 let SchedRW = [WriteLoad] in {
3498 // Flush cache
3499 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3500                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3501                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3502
3503 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3504 // was introduced with SSE2, it's backward compatible.
3505 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3506
3507 // Load, store, and memory fence
3508 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3509                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3510                TB, Requires<[HasSSE1]>;
3511 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3512                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3513                TB, Requires<[HasSSE2]>;
3514 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3515                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3516                TB, Requires<[HasSSE2]>;
3517 } // SchedRW
3518
3519 def : Pat<(X86SFence), (SFENCE)>;
3520 def : Pat<(X86LFence), (LFENCE)>;
3521 def : Pat<(X86MFence), (MFENCE)>;
3522
3523 //===----------------------------------------------------------------------===//
3524 // SSE 1 & 2 - Load/Store XCSR register
3525 //===----------------------------------------------------------------------===//
3526
3527 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3528                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3529                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3530 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3531                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3532                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3533
3534 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3535                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3536                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3537 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3538                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3539                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3540
3541 //===---------------------------------------------------------------------===//
3542 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3543 //===---------------------------------------------------------------------===//
3544
3545 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3546
3547 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3548 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3549                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3550                     VEX;
3551 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3552                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3553                     VEX, VEX_L;
3554 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3555                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3556                     VEX;
3557 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3558                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3559                     VEX, VEX_L;
3560 }
3561
3562 // For Disassembler
3563 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
3564 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3565                         "movdqa\t{$src, $dst|$dst, $src}", [],
3566                         IIC_SSE_MOVA_P_RR>,
3567                         VEX;
3568 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3569                         "movdqa\t{$src, $dst|$dst, $src}", [],
3570                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3571 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3572                         "movdqu\t{$src, $dst|$dst, $src}", [],
3573                         IIC_SSE_MOVU_P_RR>,
3574                         VEX;
3575 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3576                         "movdqu\t{$src, $dst|$dst, $src}", [],
3577                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3578 }
3579
3580 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3581     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3582 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3583                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3584                    VEX;
3585 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3586                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3587                    VEX, VEX_L;
3588 let Predicates = [HasAVX] in {
3589   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3590                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3591                     XS, VEX;
3592   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3593                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3594                     XS, VEX, VEX_L;
3595 }
3596 }
3597
3598 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3599 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3600                      (ins i128mem:$dst, VR128:$src),
3601                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3602                      VEX;
3603 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3604                      (ins i256mem:$dst, VR256:$src),
3605                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3606                      VEX, VEX_L;
3607 let Predicates = [HasAVX] in {
3608 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3609                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3610                   XS, VEX;
3611 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3612                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3613                   XS, VEX, VEX_L;
3614 }
3615 }
3616
3617 let SchedRW = [WriteMove] in {
3618 let neverHasSideEffects = 1 in
3619 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3620                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3621
3622 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3623                    "movdqu\t{$src, $dst|$dst, $src}",
3624                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3625
3626 // For Disassembler
3627 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3628 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3629                        "movdqa\t{$src, $dst|$dst, $src}", [],
3630                        IIC_SSE_MOVA_P_RR>;
3631
3632 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3633                        "movdqu\t{$src, $dst|$dst, $src}",
3634                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3635 }
3636 } // SchedRW
3637
3638 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3639     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3640 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3641                    "movdqa\t{$src, $dst|$dst, $src}",
3642                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3643                    IIC_SSE_MOVA_P_RM>;
3644 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3645                    "movdqu\t{$src, $dst|$dst, $src}",
3646                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3647                    IIC_SSE_MOVU_P_RM>,
3648                  XS, Requires<[UseSSE2]>;
3649 }
3650
3651 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3652 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3653                    "movdqa\t{$src, $dst|$dst, $src}",
3654                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3655                    IIC_SSE_MOVA_P_MR>;
3656 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3657                    "movdqu\t{$src, $dst|$dst, $src}",
3658                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3659                    IIC_SSE_MOVU_P_MR>,
3660                  XS, Requires<[UseSSE2]>;
3661 }
3662
3663 } // ExeDomain = SSEPackedInt
3664
3665 let Predicates = [HasAVX] in {
3666   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3667             (VMOVDQUmr addr:$dst, VR128:$src)>;
3668   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3669             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3670 }
3671 let Predicates = [UseSSE2] in
3672 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3673           (MOVDQUmr addr:$dst, VR128:$src)>;
3674
3675 //===---------------------------------------------------------------------===//
3676 // SSE2 - Packed Integer Arithmetic Instructions
3677 //===---------------------------------------------------------------------===//
3678
3679 let Sched = WriteVecIMul in
3680 def SSE_PMADD : OpndItins<
3681   IIC_SSE_PMADD, IIC_SSE_PMADD
3682 >;
3683
3684 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3685
3686 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3687                             RegisterClass RC, PatFrag memop_frag,
3688                             X86MemOperand x86memop,
3689                             OpndItins itins,
3690                             bit IsCommutable = 0,
3691                             bit Is2Addr = 1> {
3692   let isCommutable = IsCommutable in
3693   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3694        (ins RC:$src1, RC:$src2),
3695        !if(Is2Addr,
3696            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3697            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3698        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3699       Sched<[itins.Sched]>;
3700   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3701        (ins RC:$src1, x86memop:$src2),
3702        !if(Is2Addr,
3703            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3704            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3705        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3706        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3707 }
3708
3709 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3710                              Intrinsic IntId256, OpndItins itins,
3711                              bit IsCommutable = 0> {
3712 let Predicates = [HasAVX] in
3713   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3714                                  VR128, memopv2i64, i128mem, itins,
3715                                  IsCommutable, 0>, VEX_4V;
3716
3717 let Constraints = "$src1 = $dst" in
3718   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3719                                i128mem, itins, IsCommutable, 1>;
3720
3721 let Predicates = [HasAVX2] in
3722   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3723                                    VR256, memopv4i64, i256mem, itins,
3724                                    IsCommutable, 0>, VEX_4V, VEX_L;
3725 }
3726
3727 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3728                          string OpcodeStr, SDNode OpNode,
3729                          SDNode OpNode2, RegisterClass RC,
3730                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3731                          ShiftOpndItins itins,
3732                          bit Is2Addr = 1> {
3733   // src2 is always 128-bit
3734   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3735        (ins RC:$src1, VR128:$src2),
3736        !if(Is2Addr,
3737            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3738            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3739        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3740         itins.rr>, Sched<[WriteVecShift]>;
3741   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3742        (ins RC:$src1, i128mem:$src2),
3743        !if(Is2Addr,
3744            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3745            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3746        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3747                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3748       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3749   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3750        (ins RC:$src1, i32i8imm:$src2),
3751        !if(Is2Addr,
3752            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3753            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3754        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>,
3755        Sched<[WriteVecShift]>;
3756 }
3757
3758 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3759 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3760                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3761                          PatFrag memop_frag, X86MemOperand x86memop,
3762                          OpndItins itins,
3763                          bit IsCommutable = 0, bit Is2Addr = 1> {
3764   let isCommutable = IsCommutable in
3765   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3766        (ins RC:$src1, RC:$src2),
3767        !if(Is2Addr,
3768            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3769            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3770        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3771        Sched<[itins.Sched]>;
3772   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3773        (ins RC:$src1, x86memop:$src2),
3774        !if(Is2Addr,
3775            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3776            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3777        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3778                                      (bitconvert (memop_frag addr:$src2)))))]>,
3779        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3780 }
3781 } // ExeDomain = SSEPackedInt
3782
3783 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3784                              SSE_INTALU_ITINS_P, 1>;
3785 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3786                              SSE_INTALU_ITINS_P, 1>;
3787 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3788                              SSE_INTALU_ITINS_P, 1>;
3789 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3790                              SSE_INTALUQ_ITINS_P, 1>;
3791 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3792                              SSE_INTMUL_ITINS_P, 1>;
3793 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3794                              SSE_INTALU_ITINS_P, 0>;
3795 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3796                              SSE_INTALU_ITINS_P, 0>;
3797 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3798                              SSE_INTALU_ITINS_P, 0>;
3799 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3800                              SSE_INTALUQ_ITINS_P, 0>;
3801 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3802                              SSE_INTALU_ITINS_P, 0>;
3803 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3804                              SSE_INTALU_ITINS_P, 0>;
3805 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3806                              SSE_INTALU_ITINS_P, 1>;
3807 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3808                              SSE_INTALU_ITINS_P, 1>;
3809 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3810                              SSE_INTALU_ITINS_P, 1>;
3811 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3812                              SSE_INTALU_ITINS_P, 1>;
3813
3814 // Intrinsic forms
3815 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3816                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3817 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3818                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3819 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3820                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3821 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3822                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3823 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3824                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3825 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3826                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3827 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3828                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3829 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3830                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3831 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3832                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3833 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3834                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3835 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3836                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3837 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3838                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
3839
3840 let Predicates = [HasAVX] in
3841 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3842                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3843                               VEX_4V;
3844 let Predicates = [HasAVX2] in
3845 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3846                                VR256, memopv4i64, i256mem,
3847                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3848 let Constraints = "$src1 = $dst" in
3849 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3850                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3851
3852 //===---------------------------------------------------------------------===//
3853 // SSE2 - Packed Integer Logical Instructions
3854 //===---------------------------------------------------------------------===//
3855
3856 let Predicates = [HasAVX] in {
3857 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3858                             VR128, v8i16, v8i16, bc_v8i16,
3859                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3860 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3861                             VR128, v4i32, v4i32, bc_v4i32,
3862                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3863 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3864                             VR128, v2i64, v2i64, bc_v2i64,
3865                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3866
3867 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3868                             VR128, v8i16, v8i16, bc_v8i16,
3869                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3870 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3871                             VR128, v4i32, v4i32, bc_v4i32,
3872                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3873 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3874                             VR128, v2i64, v2i64, bc_v2i64,
3875                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3876
3877 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3878                             VR128, v8i16, v8i16, bc_v8i16,
3879                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3880 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3881                             VR128, v4i32, v4i32, bc_v4i32,
3882                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3883
3884 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3885   // 128-bit logical shifts.
3886   def VPSLLDQri : PDIi8<0x73, MRM7r,
3887                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3888                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3889                     [(set VR128:$dst,
3890                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3891                     VEX_4V;
3892   def VPSRLDQri : PDIi8<0x73, MRM3r,
3893                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3894                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3895                     [(set VR128:$dst,
3896                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3897                     VEX_4V;
3898   // PSRADQri doesn't exist in SSE[1-3].
3899 }
3900 } // Predicates = [HasAVX]
3901
3902 let Predicates = [HasAVX2] in {
3903 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3904                              VR256, v16i16, v8i16, bc_v8i16,
3905                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3906 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3907                              VR256, v8i32, v4i32, bc_v4i32,
3908                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3909 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3910                              VR256, v4i64, v2i64, bc_v2i64,
3911                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3912
3913 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3914                              VR256, v16i16, v8i16, bc_v8i16,
3915                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3916 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3917                              VR256, v8i32, v4i32, bc_v4i32,
3918                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3919 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3920                              VR256, v4i64, v2i64, bc_v2i64,
3921                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3922
3923 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3924                              VR256, v16i16, v8i16, bc_v8i16,
3925                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3926 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3927                              VR256, v8i32, v4i32, bc_v4i32,
3928                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3929
3930 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3931   // 256-bit logical shifts.
3932   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3933                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3934                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3935                     [(set VR256:$dst,
3936                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3937                     VEX_4V, VEX_L;
3938   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3939                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3940                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3941                     [(set VR256:$dst,
3942                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3943                     VEX_4V, VEX_L;
3944   // PSRADQYri doesn't exist in SSE[1-3].
3945 }
3946 } // Predicates = [HasAVX2]
3947
3948 let Constraints = "$src1 = $dst" in {
3949 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3950                            VR128, v8i16, v8i16, bc_v8i16,
3951                            SSE_INTSHIFT_ITINS_P>;
3952 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3953                            VR128, v4i32, v4i32, bc_v4i32,
3954                            SSE_INTSHIFT_ITINS_P>;
3955 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3956                            VR128, v2i64, v2i64, bc_v2i64,
3957                            SSE_INTSHIFT_ITINS_P>;
3958
3959 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3960                            VR128, v8i16, v8i16, bc_v8i16,
3961                            SSE_INTSHIFT_ITINS_P>;
3962 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3963                            VR128, v4i32, v4i32, bc_v4i32,
3964                            SSE_INTSHIFT_ITINS_P>;
3965 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3966                            VR128, v2i64, v2i64, bc_v2i64,
3967                            SSE_INTSHIFT_ITINS_P>;
3968
3969 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3970                            VR128, v8i16, v8i16, bc_v8i16,
3971                            SSE_INTSHIFT_ITINS_P>;
3972 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3973                            VR128, v4i32, v4i32, bc_v4i32,
3974                            SSE_INTSHIFT_ITINS_P>;
3975
3976 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3977   // 128-bit logical shifts.
3978   def PSLLDQri : PDIi8<0x73, MRM7r,
3979                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3980                        "pslldq\t{$src2, $dst|$dst, $src2}",
3981                        [(set VR128:$dst,
3982                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
3983                          IIC_SSE_INTSHDQ_P_RI>;
3984   def PSRLDQri : PDIi8<0x73, MRM3r,
3985                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3986                        "psrldq\t{$src2, $dst|$dst, $src2}",
3987                        [(set VR128:$dst,
3988                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
3989                          IIC_SSE_INTSHDQ_P_RI>;
3990   // PSRADQri doesn't exist in SSE[1-3].
3991 }
3992 } // Constraints = "$src1 = $dst"
3993
3994 let Predicates = [HasAVX] in {
3995   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3996             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3997   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3998             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3999   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4000             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4001
4002   // Shift up / down and insert zero's.
4003   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4004             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4005   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4006             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4007 }
4008
4009 let Predicates = [HasAVX2] in {
4010   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4011             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4012   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4013             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4014 }
4015
4016 let Predicates = [UseSSE2] in {
4017   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4018             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4019   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4020             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4021   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4022             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4023
4024   // Shift up / down and insert zero's.
4025   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4026             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4027   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4028             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4029 }
4030
4031 //===---------------------------------------------------------------------===//
4032 // SSE2 - Packed Integer Comparison Instructions
4033 //===---------------------------------------------------------------------===//
4034
4035 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4036                              SSE_INTALU_ITINS_P, 1>;
4037 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4038                              SSE_INTALU_ITINS_P, 1>;
4039 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4040                              SSE_INTALU_ITINS_P, 1>;
4041 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4042                              SSE_INTALU_ITINS_P, 0>;
4043 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4044                              SSE_INTALU_ITINS_P, 0>;
4045 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4046                              SSE_INTALU_ITINS_P, 0>;
4047
4048 //===---------------------------------------------------------------------===//
4049 // SSE2 - Packed Integer Pack Instructions
4050 //===---------------------------------------------------------------------===//
4051
4052 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4053                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4054 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4055                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4056 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4057                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4058
4059 //===---------------------------------------------------------------------===//
4060 // SSE2 - Packed Integer Shuffle Instructions
4061 //===---------------------------------------------------------------------===//
4062
4063 let ExeDomain = SSEPackedInt in {
4064 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4065                          SDNode OpNode> {
4066 let Predicates = [HasAVX] in {
4067   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4068                       (ins VR128:$src1, i8imm:$src2),
4069                       !strconcat("v", OpcodeStr,
4070                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4071                       [(set VR128:$dst,
4072                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4073                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4074   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4075                       (ins i128mem:$src1, i8imm:$src2),
4076                       !strconcat("v", OpcodeStr,
4077                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4078                      [(set VR128:$dst,
4079                        (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4080                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4081                   Sched<[WriteShuffleLd]>;
4082 }
4083
4084 let Predicates = [HasAVX2] in {
4085   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4086                        (ins VR256:$src1, i8imm:$src2),
4087                        !strconcat("v", OpcodeStr,
4088                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4089                        [(set VR256:$dst,
4090                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4091                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4092   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4093                        (ins i256mem:$src1, i8imm:$src2),
4094                        !strconcat("v", OpcodeStr,
4095                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4096                       [(set VR256:$dst,
4097                         (vt256 (OpNode (bitconvert (memopv4i64 addr:$src1)),
4098                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4099                    Sched<[WriteShuffleLd]>;
4100 }
4101
4102 let Predicates = [UseSSE2] in {
4103   def ri : Ii8<0x70, MRMSrcReg,
4104                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4105                !strconcat(OpcodeStr,
4106                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4107                 [(set VR128:$dst,
4108                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4109                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4110   def mi : Ii8<0x70, MRMSrcMem,
4111                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4112                !strconcat(OpcodeStr,
4113                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4114                 [(set VR128:$dst,
4115                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4116                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4117            Sched<[WriteShuffleLd]>;
4118 }
4119 }
4120 } // ExeDomain = SSEPackedInt
4121
4122 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4123 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4124 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4125
4126 let Predicates = [HasAVX] in {
4127   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4128             (VPSHUFDmi addr:$src1, imm:$imm)>;
4129   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4130             (VPSHUFDri VR128:$src1, imm:$imm)>;
4131 }
4132
4133 let Predicates = [UseSSE2] in {
4134   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4135             (PSHUFDmi addr:$src1, imm:$imm)>;
4136   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4137             (PSHUFDri VR128:$src1, imm:$imm)>;
4138 }
4139
4140 //===---------------------------------------------------------------------===//
4141 // SSE2 - Packed Integer Unpack Instructions
4142 //===---------------------------------------------------------------------===//
4143
4144 let ExeDomain = SSEPackedInt in {
4145 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4146                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4147   def rr : PDI<opc, MRMSrcReg,
4148       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4149       !if(Is2Addr,
4150           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4151           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4152       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4153       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4154   def rm : PDI<opc, MRMSrcMem,
4155       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4156       !if(Is2Addr,
4157           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4158           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4159       [(set VR128:$dst, (OpNode VR128:$src1,
4160                                   (bc_frag (memopv2i64
4161                                                addr:$src2))))],
4162                                                IIC_SSE_UNPCK>,
4163       Sched<[WriteShuffleLd, ReadAfterLd]>;
4164 }
4165
4166 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4167                          SDNode OpNode, PatFrag bc_frag> {
4168   def Yrr : PDI<opc, MRMSrcReg,
4169       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4170       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4171       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4172       Sched<[WriteShuffle]>;
4173   def Yrm : PDI<opc, MRMSrcMem,
4174       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4175       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4176       [(set VR256:$dst, (OpNode VR256:$src1,
4177                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4178       Sched<[WriteShuffleLd, ReadAfterLd]>;
4179 }
4180
4181 let Predicates = [HasAVX] in {
4182   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4183                                  bc_v16i8, 0>, VEX_4V;
4184   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4185                                  bc_v8i16, 0>, VEX_4V;
4186   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4187                                  bc_v4i32, 0>, VEX_4V;
4188   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4189                                  bc_v2i64, 0>, VEX_4V;
4190
4191   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4192                                  bc_v16i8, 0>, VEX_4V;
4193   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4194                                  bc_v8i16, 0>, VEX_4V;
4195   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4196                                  bc_v4i32, 0>, VEX_4V;
4197   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4198                                  bc_v2i64, 0>, VEX_4V;
4199 }
4200
4201 let Predicates = [HasAVX2] in {
4202   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4203                                    bc_v32i8>, VEX_4V, VEX_L;
4204   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4205                                    bc_v16i16>, VEX_4V, VEX_L;
4206   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4207                                    bc_v8i32>, VEX_4V, VEX_L;
4208   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4209                                    bc_v4i64>, VEX_4V, VEX_L;
4210
4211   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4212                                    bc_v32i8>, VEX_4V, VEX_L;
4213   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4214                                    bc_v16i16>, VEX_4V, VEX_L;
4215   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4216                                    bc_v8i32>, VEX_4V, VEX_L;
4217   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4218                                    bc_v4i64>, VEX_4V, VEX_L;
4219 }
4220
4221 let Constraints = "$src1 = $dst" in {
4222   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4223                                 bc_v16i8>;
4224   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4225                                 bc_v8i16>;
4226   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4227                                 bc_v4i32>;
4228   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4229                                 bc_v2i64>;
4230
4231   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4232                                 bc_v16i8>;
4233   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4234                                 bc_v8i16>;
4235   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4236                                 bc_v4i32>;
4237   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4238                                 bc_v2i64>;
4239 }
4240 } // ExeDomain = SSEPackedInt
4241
4242 //===---------------------------------------------------------------------===//
4243 // SSE2 - Packed Integer Extract and Insert
4244 //===---------------------------------------------------------------------===//
4245
4246 let ExeDomain = SSEPackedInt in {
4247 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4248   def rri : Ii8<0xC4, MRMSrcReg,
4249        (outs VR128:$dst), (ins VR128:$src1,
4250         GR32:$src2, i32i8imm:$src3),
4251        !if(Is2Addr,
4252            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4253            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4254        [(set VR128:$dst,
4255          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>,
4256        Sched<[WriteShuffle]>;
4257   def rmi : Ii8<0xC4, MRMSrcMem,
4258                        (outs VR128:$dst), (ins VR128:$src1,
4259                         i16mem:$src2, i32i8imm:$src3),
4260        !if(Is2Addr,
4261            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4262            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4263        [(set VR128:$dst,
4264          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4265                     imm:$src3))], IIC_SSE_PINSRW>,
4266        Sched<[WriteShuffleLd, ReadAfterLd]>;
4267 }
4268
4269 // Extract
4270 let Predicates = [HasAVX] in
4271 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4272                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4273                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4274                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4275                                                 imm:$src2))]>, TB, OpSize, VEX,
4276                 Sched<[WriteShuffle]>;
4277 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4278                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4279                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4280                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4281                                                 imm:$src2))], IIC_SSE_PEXTRW>,
4282                Sched<[WriteShuffleLd, ReadAfterLd]>;
4283
4284 // Insert
4285 let Predicates = [HasAVX] in {
4286   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4287   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4288        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4289        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4290        []>, TB, OpSize, VEX_4V, Sched<[WriteShuffle]>;
4291 }
4292
4293 let Constraints = "$src1 = $dst" in
4294   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4295
4296 } // ExeDomain = SSEPackedInt
4297
4298 //===---------------------------------------------------------------------===//
4299 // SSE2 - Packed Mask Creation
4300 //===---------------------------------------------------------------------===//
4301
4302 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4303
4304 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4305            "pmovmskb\t{$src, $dst|$dst, $src}",
4306            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4307            IIC_SSE_MOVMSK>, VEX;
4308 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4309            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4310
4311 let Predicates = [HasAVX2] in {
4312 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4313            "pmovmskb\t{$src, $dst|$dst, $src}",
4314            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4315 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4316            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4317 }
4318
4319 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4320            "pmovmskb\t{$src, $dst|$dst, $src}",
4321            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4322            IIC_SSE_MOVMSK>;
4323 def PMOVMSKBr64r : PDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4324            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>;
4325
4326 } // ExeDomain = SSEPackedInt
4327
4328 //===---------------------------------------------------------------------===//
4329 // SSE2 - Conditional Store
4330 //===---------------------------------------------------------------------===//
4331
4332 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4333
4334 let Uses = [EDI], Predicates = [HasAVX,In32BitMode] in
4335 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4336            (ins VR128:$src, VR128:$mask),
4337            "maskmovdqu\t{$mask, $src|$src, $mask}",
4338            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4339            IIC_SSE_MASKMOV>, VEX;
4340 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4341 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4342            (ins VR128:$src, VR128:$mask),
4343            "maskmovdqu\t{$mask, $src|$src, $mask}",
4344            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4345            IIC_SSE_MASKMOV>, VEX;
4346
4347 let Uses = [EDI], Predicates = [UseSSE2,In32BitMode] in
4348 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4349            "maskmovdqu\t{$mask, $src|$src, $mask}",
4350            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4351            IIC_SSE_MASKMOV>;
4352 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4353 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4354            "maskmovdqu\t{$mask, $src|$src, $mask}",
4355            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4356            IIC_SSE_MASKMOV>;
4357
4358 } // ExeDomain = SSEPackedInt
4359
4360 //===---------------------------------------------------------------------===//
4361 // SSE2 - Move Doubleword
4362 //===---------------------------------------------------------------------===//
4363
4364 //===---------------------------------------------------------------------===//
4365 // Move Int Doubleword to Packed Double Int
4366 //
4367 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4368                       "movd\t{$src, $dst|$dst, $src}",
4369                       [(set VR128:$dst,
4370                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4371                         VEX, Sched<[WriteMove]>;
4372 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4373                       "movd\t{$src, $dst|$dst, $src}",
4374                       [(set VR128:$dst,
4375                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4376                         IIC_SSE_MOVDQ>,
4377                       VEX, Sched<[WriteLoad]>;
4378 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4379                         "movq\t{$src, $dst|$dst, $src}",
4380                         [(set VR128:$dst,
4381                           (v2i64 (scalar_to_vector GR64:$src)))],
4382                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4383 let isCodeGenOnly = 1 in
4384 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4385                        "movq\t{$src, $dst|$dst, $src}",
4386                        [(set FR64:$dst, (bitconvert GR64:$src))],
4387                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4388
4389 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4390                       "movd\t{$src, $dst|$dst, $src}",
4391                       [(set VR128:$dst,
4392                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4393                   Sched<[WriteMove]>;
4394 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4395                       "movd\t{$src, $dst|$dst, $src}",
4396                       [(set VR128:$dst,
4397                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4398                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4399 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4400                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4401                         [(set VR128:$dst,
4402                           (v2i64 (scalar_to_vector GR64:$src)))],
4403                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4404 let isCodeGenOnly = 1 in
4405 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4406                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4407                        [(set FR64:$dst, (bitconvert GR64:$src))],
4408                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4409
4410 //===---------------------------------------------------------------------===//
4411 // Move Int Doubleword to Single Scalar
4412 //
4413 let isCodeGenOnly = 1 in {
4414   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4415                         "movd\t{$src, $dst|$dst, $src}",
4416                         [(set FR32:$dst, (bitconvert GR32:$src))],
4417                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4418
4419   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4420                         "movd\t{$src, $dst|$dst, $src}",
4421                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4422                         IIC_SSE_MOVDQ>,
4423                         VEX, Sched<[WriteLoad]>;
4424   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4425                         "movd\t{$src, $dst|$dst, $src}",
4426                         [(set FR32:$dst, (bitconvert GR32:$src))],
4427                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4428
4429   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4430                         "movd\t{$src, $dst|$dst, $src}",
4431                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4432                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4433 }
4434
4435 //===---------------------------------------------------------------------===//
4436 // Move Packed Doubleword Int to Packed Double Int
4437 //
4438 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4439                        "movd\t{$src, $dst|$dst, $src}",
4440                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4441                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4442                     Sched<[WriteMove]>;
4443 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4444                        (ins i32mem:$dst, VR128:$src),
4445                        "movd\t{$src, $dst|$dst, $src}",
4446                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4447                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4448                                      VEX, Sched<[WriteLoad]>;
4449 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4450                        "movd\t{$src, $dst|$dst, $src}",
4451                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4452                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4453                    Sched<[WriteMove]>;
4454 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4455                        "movd\t{$src, $dst|$dst, $src}",
4456                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4457                                      (iPTR 0))), addr:$dst)],
4458                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4459
4460 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4461         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4462
4463 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4464         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4465
4466 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4467         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4468
4469 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4470         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4471
4472 //===---------------------------------------------------------------------===//
4473 // Move Packed Doubleword Int first element to Doubleword Int
4474 //
4475 let SchedRW = [WriteMove] in {
4476 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4477                           "movq\t{$src, $dst|$dst, $src}",
4478                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4479                                                            (iPTR 0)))],
4480                                                            IIC_SSE_MOVD_ToGP>,
4481                       VEX;
4482
4483 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4484                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4485                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4486                                                          (iPTR 0)))],
4487                                                          IIC_SSE_MOVD_ToGP>;
4488 } //SchedRW
4489
4490 //===---------------------------------------------------------------------===//
4491 // Bitcast FR64 <-> GR64
4492 //
4493 let isCodeGenOnly = 1 in {
4494   let Predicates = [UseAVX] in
4495   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4496                           "movq\t{$src, $dst|$dst, $src}",
4497                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4498                           VEX, Sched<[WriteLoad]>;
4499   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4500                            "movq\t{$src, $dst|$dst, $src}",
4501                            [(set GR64:$dst, (bitconvert FR64:$src))],
4502                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4503   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4504                            "movq\t{$src, $dst|$dst, $src}",
4505                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4506                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4507
4508   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4509                          "movq\t{$src, $dst|$dst, $src}",
4510                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4511                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4512   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4513                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4514                          [(set GR64:$dst, (bitconvert FR64:$src))],
4515                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4516   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4517                          "movq\t{$src, $dst|$dst, $src}",
4518                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4519                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4520 }
4521
4522 //===---------------------------------------------------------------------===//
4523 // Move Scalar Single to Double Int
4524 //
4525 let isCodeGenOnly = 1 in {
4526   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4527                         "movd\t{$src, $dst|$dst, $src}",
4528                         [(set GR32:$dst, (bitconvert FR32:$src))],
4529                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4530   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4531                         "movd\t{$src, $dst|$dst, $src}",
4532                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4533                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4534   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4535                         "movd\t{$src, $dst|$dst, $src}",
4536                         [(set GR32:$dst, (bitconvert FR32:$src))],
4537                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4538   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4539                         "movd\t{$src, $dst|$dst, $src}",
4540                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4541                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4542 }
4543
4544 //===---------------------------------------------------------------------===//
4545 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4546 //
4547 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4548 let AddedComplexity = 15 in {
4549 def VMOVZDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4550                        "movd\t{$src, $dst|$dst, $src}",
4551                        [(set VR128:$dst, (v4i32 (X86vzmovl
4552                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4553                                       IIC_SSE_MOVDQ>, VEX;
4554 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4555                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4556                        [(set VR128:$dst, (v2i64 (X86vzmovl
4557                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4558                                       IIC_SSE_MOVDQ>,
4559                                       VEX, VEX_W;
4560 }
4561 let AddedComplexity = 15 in {
4562 def MOVZDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4563                        "movd\t{$src, $dst|$dst, $src}",
4564                        [(set VR128:$dst, (v4i32 (X86vzmovl
4565                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4566                                       IIC_SSE_MOVDQ>;
4567 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4568                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4569                        [(set VR128:$dst, (v2i64 (X86vzmovl
4570                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4571                                       IIC_SSE_MOVDQ>;
4572 }
4573 } // isCodeGenOnly, SchedRW
4574
4575 let isCodeGenOnly = 1, AddedComplexity = 20, SchedRW = [WriteLoad] in {
4576 def VMOVZDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4577                        "movd\t{$src, $dst|$dst, $src}",
4578                        [(set VR128:$dst,
4579                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4580                                                    (loadi32 addr:$src))))))],
4581                                                    IIC_SSE_MOVDQ>, VEX;
4582 def MOVZDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4583                        "movd\t{$src, $dst|$dst, $src}",
4584                        [(set VR128:$dst,
4585                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4586                                                    (loadi32 addr:$src))))))],
4587                                                    IIC_SSE_MOVDQ>;
4588 } // isCodeGenOnly, AddedComplexity, SchedRW
4589
4590 let Predicates = [UseAVX] in {
4591   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4592   let AddedComplexity = 20 in {
4593     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4594               (VMOVZDI2PDIrm addr:$src)>;
4595     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4596               (VMOVZDI2PDIrm addr:$src)>;
4597   }
4598   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4599   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4600                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4601             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4602   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4603                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4604             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4605 }
4606
4607 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4608   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4609             (MOVZDI2PDIrm addr:$src)>;
4610   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4611             (MOVZDI2PDIrm addr:$src)>;
4612 }
4613
4614 // These are the correct encodings of the instructions so that we know how to
4615 // read correct assembly, even though we continue to emit the wrong ones for
4616 // compatibility with Darwin's buggy assembler.
4617 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4618                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4619 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4620                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4621 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4622 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4623                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4624 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4625                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4626
4627 //===---------------------------------------------------------------------===//
4628 // SSE2 - Move Quadword
4629 //===---------------------------------------------------------------------===//
4630
4631 //===---------------------------------------------------------------------===//
4632 // Move Quadword Int to Packed Quadword Int
4633 //
4634
4635 let SchedRW = [WriteLoad] in {
4636 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4637                     "vmovq\t{$src, $dst|$dst, $src}",
4638                     [(set VR128:$dst,
4639                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4640                     VEX, Requires<[UseAVX]>;
4641 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4642                     "movq\t{$src, $dst|$dst, $src}",
4643                     [(set VR128:$dst,
4644                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4645                       IIC_SSE_MOVDQ>, XS,
4646                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4647 } // SchedRW
4648
4649 //===---------------------------------------------------------------------===//
4650 // Move Packed Quadword Int to Quadword Int
4651 //
4652 let SchedRW = [WriteStore] in {
4653 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4654                       "movq\t{$src, $dst|$dst, $src}",
4655                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4656                                     (iPTR 0))), addr:$dst)],
4657                                     IIC_SSE_MOVDQ>, VEX;
4658 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4659                       "movq\t{$src, $dst|$dst, $src}",
4660                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4661                                     (iPTR 0))), addr:$dst)],
4662                                     IIC_SSE_MOVDQ>;
4663 } // SchedRW
4664
4665 //===---------------------------------------------------------------------===//
4666 // Store / copy lower 64-bits of a XMM register.
4667 //
4668 def VMOVLQ128mr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4669                      "movq\t{$src, $dst|$dst, $src}",
4670                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX,
4671                   Sched<[WriteStore]>;
4672 def MOVLQ128mr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4673                      "movq\t{$src, $dst|$dst, $src}",
4674                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4675                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4676
4677 let isCodeGenOnly = 1, AddedComplexity = 20 in {
4678 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4679                      "vmovq\t{$src, $dst|$dst, $src}",
4680                      [(set VR128:$dst,
4681                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4682                                                  (loadi64 addr:$src))))))],
4683                                                  IIC_SSE_MOVDQ>,
4684                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4685
4686 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4687                      "movq\t{$src, $dst|$dst, $src}",
4688                      [(set VR128:$dst,
4689                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4690                                                  (loadi64 addr:$src))))))],
4691                                                  IIC_SSE_MOVDQ>,
4692                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4693 }
4694
4695 let Predicates = [UseAVX], AddedComplexity = 20 in {
4696   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4697             (VMOVZQI2PQIrm addr:$src)>;
4698   def : Pat<(v2i64 (X86vzload addr:$src)),
4699             (VMOVZQI2PQIrm addr:$src)>;
4700 }
4701
4702 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4703   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4704             (MOVZQI2PQIrm addr:$src)>;
4705   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4706 }
4707
4708 let Predicates = [HasAVX] in {
4709 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4710           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4711 def : Pat<(v4i64 (X86vzload addr:$src)),
4712           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4713 }
4714
4715 //===---------------------------------------------------------------------===//
4716 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4717 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4718 //
4719 let SchedRW = [WriteVecLogic] in {
4720 let AddedComplexity = 15 in
4721 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4722                         "vmovq\t{$src, $dst|$dst, $src}",
4723                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4724                     IIC_SSE_MOVQ_RR>,
4725                       XS, VEX, Requires<[UseAVX]>;
4726 let AddedComplexity = 15 in
4727 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4728                         "movq\t{$src, $dst|$dst, $src}",
4729                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4730                     IIC_SSE_MOVQ_RR>,
4731                       XS, Requires<[UseSSE2]>;
4732 } // SchedRW
4733
4734 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
4735 let AddedComplexity = 20 in
4736 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4737                         "vmovq\t{$src, $dst|$dst, $src}",
4738                     [(set VR128:$dst, (v2i64 (X86vzmovl
4739                                              (loadv2i64 addr:$src))))],
4740                                              IIC_SSE_MOVDQ>,
4741                       XS, VEX, Requires<[UseAVX]>;
4742 let AddedComplexity = 20 in {
4743 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4744                         "movq\t{$src, $dst|$dst, $src}",
4745                     [(set VR128:$dst, (v2i64 (X86vzmovl
4746                                              (loadv2i64 addr:$src))))],
4747                                              IIC_SSE_MOVDQ>,
4748                       XS, Requires<[UseSSE2]>;
4749 }
4750 } // isCodeGenOnly, SchedRW
4751
4752 let AddedComplexity = 20 in {
4753   let Predicates = [UseAVX] in {
4754     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4755               (VMOVZPQILo2PQIrr VR128:$src)>;
4756   }
4757   let Predicates = [UseSSE2] in {
4758     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4759               (MOVZPQILo2PQIrr VR128:$src)>;
4760   }
4761 }
4762
4763 //===---------------------------------------------------------------------===//
4764 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4765 //===---------------------------------------------------------------------===//
4766 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4767                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4768                               X86MemOperand x86memop> {
4769 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4770                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4771                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4772                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4773 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4774                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4775                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4776                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4777 }
4778
4779 let Predicates = [HasAVX] in {
4780   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4781                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4782   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4783                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4784   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4785                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4786   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4787                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4788 }
4789 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4790                                    memopv4f32, f128mem>;
4791 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4792                                    memopv4f32, f128mem>;
4793
4794 let Predicates = [HasAVX] in {
4795   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4796             (VMOVSHDUPrr VR128:$src)>;
4797   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4798             (VMOVSHDUPrm addr:$src)>;
4799   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4800             (VMOVSLDUPrr VR128:$src)>;
4801   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4802             (VMOVSLDUPrm addr:$src)>;
4803   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4804             (VMOVSHDUPYrr VR256:$src)>;
4805   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4806             (VMOVSHDUPYrm addr:$src)>;
4807   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4808             (VMOVSLDUPYrr VR256:$src)>;
4809   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4810             (VMOVSLDUPYrm addr:$src)>;
4811 }
4812
4813 let Predicates = [UseSSE3] in {
4814   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4815             (MOVSHDUPrr VR128:$src)>;
4816   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4817             (MOVSHDUPrm addr:$src)>;
4818   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4819             (MOVSLDUPrr VR128:$src)>;
4820   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4821             (MOVSLDUPrm addr:$src)>;
4822 }
4823
4824 //===---------------------------------------------------------------------===//
4825 // SSE3 - Replicate Double FP - MOVDDUP
4826 //===---------------------------------------------------------------------===//
4827
4828 multiclass sse3_replicate_dfp<string OpcodeStr> {
4829 let neverHasSideEffects = 1 in
4830 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4831                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4832                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4833 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4834                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4835                     [(set VR128:$dst,
4836                       (v2f64 (X86Movddup
4837                               (scalar_to_vector (loadf64 addr:$src)))))],
4838                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4839 }
4840
4841 // FIXME: Merge with above classe when there're patterns for the ymm version
4842 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4843 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4844                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4845                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
4846                     Sched<[WriteShuffle]>;
4847 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4848                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4849                     [(set VR256:$dst,
4850                       (v4f64 (X86Movddup
4851                               (scalar_to_vector (loadf64 addr:$src)))))]>,
4852                     Sched<[WriteShuffleLd]>;
4853 }
4854
4855 let Predicates = [HasAVX] in {
4856   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4857   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4858 }
4859
4860 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4861
4862 let Predicates = [HasAVX] in {
4863   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4864             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4865   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4866             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4867   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4868             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4869   def : Pat<(X86Movddup (bc_v2f64
4870                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4871             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4872
4873   // 256-bit version
4874   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4875             (VMOVDDUPYrm addr:$src)>;
4876   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4877             (VMOVDDUPYrm addr:$src)>;
4878   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4879             (VMOVDDUPYrm addr:$src)>;
4880   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4881             (VMOVDDUPYrr VR256:$src)>;
4882 }
4883
4884 let Predicates = [UseSSE3] in {
4885   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4886             (MOVDDUPrm addr:$src)>;
4887   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4888             (MOVDDUPrm addr:$src)>;
4889   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4890             (MOVDDUPrm addr:$src)>;
4891   def : Pat<(X86Movddup (bc_v2f64
4892                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4893             (MOVDDUPrm addr:$src)>;
4894 }
4895
4896 //===---------------------------------------------------------------------===//
4897 // SSE3 - Move Unaligned Integer
4898 //===---------------------------------------------------------------------===//
4899
4900 let SchedRW = [WriteLoad] in {
4901 let Predicates = [HasAVX] in {
4902   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4903                    "vlddqu\t{$src, $dst|$dst, $src}",
4904                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4905   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4906                    "vlddqu\t{$src, $dst|$dst, $src}",
4907                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4908                    VEX, VEX_L;
4909 }
4910 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4911                    "lddqu\t{$src, $dst|$dst, $src}",
4912                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4913                    IIC_SSE_LDDQU>;
4914 }
4915
4916 //===---------------------------------------------------------------------===//
4917 // SSE3 - Arithmetic
4918 //===---------------------------------------------------------------------===//
4919
4920 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4921                        X86MemOperand x86memop, OpndItins itins,
4922                        bit Is2Addr = 1> {
4923   def rr : I<0xD0, MRMSrcReg,
4924        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4925        !if(Is2Addr,
4926            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4927            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4928        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
4929        Sched<[itins.Sched]>;
4930   def rm : I<0xD0, MRMSrcMem,
4931        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4932        !if(Is2Addr,
4933            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4934            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4935        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
4936        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4937 }
4938
4939 let Predicates = [HasAVX] in {
4940   let ExeDomain = SSEPackedSingle in {
4941     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4942                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4943     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4944                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4945   }
4946   let ExeDomain = SSEPackedDouble in {
4947     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4948                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4949     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4950                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4951   }
4952 }
4953 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4954   let ExeDomain = SSEPackedSingle in
4955   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4956                               f128mem, SSE_ALU_F32P>, TB, XD;
4957   let ExeDomain = SSEPackedDouble in
4958   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4959                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4960 }
4961
4962 //===---------------------------------------------------------------------===//
4963 // SSE3 Instructions
4964 //===---------------------------------------------------------------------===//
4965
4966 // Horizontal ops
4967 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4968                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4969   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4970        !if(Is2Addr,
4971          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4972          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4973       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4974       Sched<[WriteFAdd]>;
4975
4976   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4977        !if(Is2Addr,
4978          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4979          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4980       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4981         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
4982 }
4983 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4984                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4985   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4986        !if(Is2Addr,
4987          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4988          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4989       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4990       Sched<[WriteFAdd]>;
4991
4992   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4993        !if(Is2Addr,
4994          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4995          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4996       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4997         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
4998 }
4999
5000 let Predicates = [HasAVX] in {
5001   let ExeDomain = SSEPackedSingle in {
5002     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5003                             X86fhadd, 0>, VEX_4V;
5004     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5005                             X86fhsub, 0>, VEX_4V;
5006     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5007                             X86fhadd, 0>, VEX_4V, VEX_L;
5008     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5009                             X86fhsub, 0>, VEX_4V, VEX_L;
5010   }
5011   let ExeDomain = SSEPackedDouble in {
5012     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5013                             X86fhadd, 0>, VEX_4V;
5014     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5015                             X86fhsub, 0>, VEX_4V;
5016     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5017                             X86fhadd, 0>, VEX_4V, VEX_L;
5018     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5019                             X86fhsub, 0>, VEX_4V, VEX_L;
5020   }
5021 }
5022
5023 let Constraints = "$src1 = $dst" in {
5024   let ExeDomain = SSEPackedSingle in {
5025     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5026     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5027   }
5028   let ExeDomain = SSEPackedDouble in {
5029     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5030     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5031   }
5032 }
5033
5034 //===---------------------------------------------------------------------===//
5035 // SSSE3 - Packed Absolute Instructions
5036 //===---------------------------------------------------------------------===//
5037
5038
5039 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5040 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5041                             Intrinsic IntId128> {
5042   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5043                     (ins VR128:$src),
5044                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5045                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5046                     OpSize, Sched<[WriteVecALU]>;
5047
5048   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5049                     (ins i128mem:$src),
5050                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5051                     [(set VR128:$dst,
5052                       (IntId128
5053                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5054                     OpSize, Sched<[WriteVecALULd]>;
5055 }
5056
5057 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5058 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5059                               Intrinsic IntId256> {
5060   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5061                     (ins VR256:$src),
5062                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5063                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5064                     OpSize, Sched<[WriteVecALU]>;
5065
5066   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5067                     (ins i256mem:$src),
5068                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5069                     [(set VR256:$dst,
5070                       (IntId256
5071                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5072                     Sched<[WriteVecALULd]>;
5073 }
5074
5075 // Helper fragments to match sext vXi1 to vXiY.
5076 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5077                                                VR128:$src))>;
5078 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i32 15)))>;
5079 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i32 31)))>;
5080 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5081                                                VR256:$src))>;
5082 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i32 15)))>;
5083 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i32 31)))>;
5084
5085 let Predicates = [HasAVX] in {
5086   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5087                                   int_x86_ssse3_pabs_b_128>, VEX;
5088   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5089                                   int_x86_ssse3_pabs_w_128>, VEX;
5090   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5091                                   int_x86_ssse3_pabs_d_128>, VEX;
5092
5093   def : Pat<(xor
5094             (bc_v2i64 (v16i1sextv16i8)),
5095             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5096             (VPABSBrr128 VR128:$src)>;
5097   def : Pat<(xor
5098             (bc_v2i64 (v8i1sextv8i16)),
5099             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5100             (VPABSWrr128 VR128:$src)>;
5101   def : Pat<(xor
5102             (bc_v2i64 (v4i1sextv4i32)),
5103             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5104             (VPABSDrr128 VR128:$src)>;
5105 }
5106
5107 let Predicates = [HasAVX2] in {
5108   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5109                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5110   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5111                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5112   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5113                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5114
5115   def : Pat<(xor
5116             (bc_v4i64 (v32i1sextv32i8)),
5117             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5118             (VPABSBrr256 VR256:$src)>;
5119   def : Pat<(xor
5120             (bc_v4i64 (v16i1sextv16i16)),
5121             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5122             (VPABSWrr256 VR256:$src)>;
5123   def : Pat<(xor
5124             (bc_v4i64 (v8i1sextv8i32)),
5125             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5126             (VPABSDrr256 VR256:$src)>;
5127 }
5128
5129 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5130                               int_x86_ssse3_pabs_b_128>;
5131 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5132                               int_x86_ssse3_pabs_w_128>;
5133 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5134                               int_x86_ssse3_pabs_d_128>;
5135
5136 let Predicates = [HasSSSE3] in {
5137   def : Pat<(xor
5138             (bc_v2i64 (v16i1sextv16i8)),
5139             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5140             (PABSBrr128 VR128:$src)>;
5141   def : Pat<(xor
5142             (bc_v2i64 (v8i1sextv8i16)),
5143             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5144             (PABSWrr128 VR128:$src)>;
5145   def : Pat<(xor
5146             (bc_v2i64 (v4i1sextv4i32)),
5147             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5148             (PABSDrr128 VR128:$src)>;
5149 }
5150
5151 //===---------------------------------------------------------------------===//
5152 // SSSE3 - Packed Binary Operator Instructions
5153 //===---------------------------------------------------------------------===//
5154
5155 let Sched = WriteVecALU in {
5156 def SSE_PHADDSUBD : OpndItins<
5157   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5158 >;
5159 def SSE_PHADDSUBSW : OpndItins<
5160   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5161 >;
5162 def SSE_PHADDSUBW : OpndItins<
5163   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5164 >;
5165 }
5166 let Sched = WriteShuffle in
5167 def SSE_PSHUFB : OpndItins<
5168   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5169 >;
5170 let Sched = WriteVecALU in
5171 def SSE_PSIGN : OpndItins<
5172   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5173 >;
5174 let Sched = WriteVecIMul in
5175 def SSE_PMULHRSW : OpndItins<
5176   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5177 >;
5178
5179 /// SS3I_binop_rm - Simple SSSE3 bin op
5180 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5181                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5182                          X86MemOperand x86memop, OpndItins itins,
5183                          bit Is2Addr = 1> {
5184   let isCommutable = 1 in
5185   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5186        (ins RC:$src1, RC:$src2),
5187        !if(Is2Addr,
5188          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5189          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5190        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5191        OpSize, Sched<[itins.Sched]>;
5192   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5193        (ins RC:$src1, x86memop:$src2),
5194        !if(Is2Addr,
5195          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5196          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5197        [(set RC:$dst,
5198          (OpVT (OpNode RC:$src1,
5199           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5200        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5201 }
5202
5203 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5204 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5205                              Intrinsic IntId128, OpndItins itins,
5206                              bit Is2Addr = 1> {
5207   let isCommutable = 1 in
5208   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5209        (ins VR128:$src1, VR128:$src2),
5210        !if(Is2Addr,
5211          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5212          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5213        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5214        OpSize, Sched<[itins.Sched]>;
5215   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5216        (ins VR128:$src1, i128mem:$src2),
5217        !if(Is2Addr,
5218          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5219          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5220        [(set VR128:$dst,
5221          (IntId128 VR128:$src1,
5222           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5223        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5224 }
5225
5226 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5227                                Intrinsic IntId256> {
5228   let isCommutable = 1 in
5229   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5230        (ins VR256:$src1, VR256:$src2),
5231        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5232        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5233        OpSize;
5234   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5235        (ins VR256:$src1, i256mem:$src2),
5236        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5237        [(set VR256:$dst,
5238          (IntId256 VR256:$src1,
5239           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5240 }
5241
5242 let ImmT = NoImm, Predicates = [HasAVX] in {
5243 let isCommutable = 0 in {
5244   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5245                                   memopv2i64, i128mem,
5246                                   SSE_PHADDSUBW, 0>, VEX_4V;
5247   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5248                                   memopv2i64, i128mem,
5249                                   SSE_PHADDSUBD, 0>, VEX_4V;
5250   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5251                                   memopv2i64, i128mem,
5252                                   SSE_PHADDSUBW, 0>, VEX_4V;
5253   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5254                                   memopv2i64, i128mem,
5255                                   SSE_PHADDSUBD, 0>, VEX_4V;
5256   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5257                                   memopv2i64, i128mem,
5258                                   SSE_PSIGN, 0>, VEX_4V;
5259   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5260                                   memopv2i64, i128mem,
5261                                   SSE_PSIGN, 0>, VEX_4V;
5262   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5263                                   memopv2i64, i128mem,
5264                                   SSE_PSIGN, 0>, VEX_4V;
5265   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5266                                   memopv2i64, i128mem,
5267                                   SSE_PSHUFB, 0>, VEX_4V;
5268   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5269                                       int_x86_ssse3_phadd_sw_128,
5270                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5271   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5272                                       int_x86_ssse3_phsub_sw_128,
5273                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5274   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5275                                       int_x86_ssse3_pmadd_ub_sw_128,
5276                                       SSE_PMADD, 0>, VEX_4V;
5277 }
5278 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5279                                       int_x86_ssse3_pmul_hr_sw_128,
5280                                       SSE_PMULHRSW, 0>, VEX_4V;
5281 }
5282
5283 let ImmT = NoImm, Predicates = [HasAVX2] in {
5284 let isCommutable = 0 in {
5285   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5286                                   memopv4i64, i256mem,
5287                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5288   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5289                                   memopv4i64, i256mem,
5290                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5291   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5292                                   memopv4i64, i256mem,
5293                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5294   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5295                                   memopv4i64, i256mem,
5296                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5297   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5298                                   memopv4i64, i256mem,
5299                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5300   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5301                                   memopv4i64, i256mem,
5302                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5303   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5304                                   memopv4i64, i256mem,
5305                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5306   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5307                                   memopv4i64, i256mem,
5308                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5309   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5310                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5311   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5312                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5313   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5314                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5315 }
5316 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5317                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5318 }
5319
5320 // None of these have i8 immediate fields.
5321 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5322 let isCommutable = 0 in {
5323   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5324                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5325   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5326                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5327   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5328                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5329   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5330                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5331   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5332                                  memopv2i64, i128mem, SSE_PSIGN>;
5333   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5334                                  memopv2i64, i128mem, SSE_PSIGN>;
5335   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5336                                  memopv2i64, i128mem, SSE_PSIGN>;
5337   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5338                                  memopv2i64, i128mem, SSE_PSHUFB>;
5339   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5340                                      int_x86_ssse3_phadd_sw_128,
5341                                      SSE_PHADDSUBSW>;
5342   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5343                                      int_x86_ssse3_phsub_sw_128,
5344                                      SSE_PHADDSUBSW>;
5345   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5346                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5347 }
5348 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5349                                      int_x86_ssse3_pmul_hr_sw_128,
5350                                      SSE_PMULHRSW>;
5351 }
5352
5353 //===---------------------------------------------------------------------===//
5354 // SSSE3 - Packed Align Instruction Patterns
5355 //===---------------------------------------------------------------------===//
5356
5357 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5358   let neverHasSideEffects = 1 in {
5359   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5360       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5361       !if(Is2Addr,
5362         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5363         !strconcat(asm,
5364                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5365       [], IIC_SSE_PALIGNRR>, OpSize, Sched<[WriteShuffle]>;
5366   let mayLoad = 1 in
5367   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5368       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5369       !if(Is2Addr,
5370         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5371         !strconcat(asm,
5372                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5373       [], IIC_SSE_PALIGNRM>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5374   }
5375 }
5376
5377 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5378   let neverHasSideEffects = 1 in {
5379   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5380       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5381       !strconcat(asm,
5382                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5383       []>, OpSize, Sched<[WriteShuffle]>;
5384   let mayLoad = 1 in
5385   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5386       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5387       !strconcat(asm,
5388                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5389       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5390   }
5391 }
5392
5393 let Predicates = [HasAVX] in
5394   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5395 let Predicates = [HasAVX2] in
5396   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5397 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5398   defm PALIGN : ssse3_palignr<"palignr">;
5399
5400 let Predicates = [HasAVX2] in {
5401 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5402           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5403 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5404           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5405 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5406           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5407 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5408           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5409 }
5410
5411 let Predicates = [HasAVX] in {
5412 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5413           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5414 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5415           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5416 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5417           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5418 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5419           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5420 }
5421
5422 let Predicates = [UseSSSE3] in {
5423 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5424           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5425 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5426           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5427 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5428           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5429 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5430           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5431 }
5432
5433 //===---------------------------------------------------------------------===//
5434 // SSSE3 - Thread synchronization
5435 //===---------------------------------------------------------------------===//
5436
5437 let SchedRW = [WriteSystem] in {
5438 let usesCustomInserter = 1 in {
5439 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5440                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5441                 Requires<[HasSSE3]>;
5442 }
5443
5444 let Uses = [EAX, ECX, EDX] in
5445 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5446                  TB, Requires<[HasSSE3]>;
5447 let Uses = [ECX, EAX] in
5448 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5449                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5450                 TB, Requires<[HasSSE3]>;
5451 } // SchedRW
5452
5453 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[In32BitMode]>;
5454 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5455
5456 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5457       Requires<[In32BitMode]>;
5458 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5459       Requires<[In64BitMode]>;
5460
5461 //===----------------------------------------------------------------------===//
5462 // SSE4.1 - Packed Move with Sign/Zero Extend
5463 //===----------------------------------------------------------------------===//
5464
5465 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5466                                OpndItins itins = DEFAULT_ITINS> {
5467   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5468                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5469                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5470
5471   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5472                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5473        [(set VR128:$dst,
5474          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5475          itins.rm>, OpSize;
5476 }
5477
5478 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5479                                  Intrinsic IntId> {
5480   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5481                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5482                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5483
5484   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5485                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5486                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5487                   OpSize;
5488 }
5489
5490 let Predicates = [HasAVX] in {
5491 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5492                                      int_x86_sse41_pmovsxbw>, VEX;
5493 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5494                                      int_x86_sse41_pmovsxwd>, VEX;
5495 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5496                                      int_x86_sse41_pmovsxdq>, VEX;
5497 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5498                                      int_x86_sse41_pmovzxbw>, VEX;
5499 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5500                                      int_x86_sse41_pmovzxwd>, VEX;
5501 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5502                                      int_x86_sse41_pmovzxdq>, VEX;
5503 }
5504
5505 let Predicates = [HasAVX2] in {
5506 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5507                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5508 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5509                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5510 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5511                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5512 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5513                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5514 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5515                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5516 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5517                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5518 }
5519
5520 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,                                       SSE_INTALU_ITINS_P>;
5521 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,                                       SSE_INTALU_ITINS_P>;
5522 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,                                       SSE_INTALU_ITINS_P>;
5523 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,                                       SSE_INTALU_ITINS_P>;
5524 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,                                       SSE_INTALU_ITINS_P>;
5525 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,                                       SSE_INTALU_ITINS_P>;
5526
5527 let Predicates = [HasAVX] in {
5528   // Common patterns involving scalar load.
5529   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5530             (VPMOVSXBWrm addr:$src)>;
5531   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5532             (VPMOVSXBWrm addr:$src)>;
5533   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5534             (VPMOVSXBWrm addr:$src)>;
5535
5536   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5537             (VPMOVSXWDrm addr:$src)>;
5538   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5539             (VPMOVSXWDrm addr:$src)>;
5540   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5541             (VPMOVSXWDrm addr:$src)>;
5542
5543   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5544             (VPMOVSXDQrm addr:$src)>;
5545   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5546             (VPMOVSXDQrm addr:$src)>;
5547   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5548             (VPMOVSXDQrm addr:$src)>;
5549
5550   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5551             (VPMOVZXBWrm addr:$src)>;
5552   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5553             (VPMOVZXBWrm addr:$src)>;
5554   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5555             (VPMOVZXBWrm addr:$src)>;
5556
5557   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5558             (VPMOVZXWDrm addr:$src)>;
5559   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5560             (VPMOVZXWDrm addr:$src)>;
5561   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5562             (VPMOVZXWDrm addr:$src)>;
5563
5564   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5565             (VPMOVZXDQrm addr:$src)>;
5566   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5567             (VPMOVZXDQrm addr:$src)>;
5568   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5569             (VPMOVZXDQrm addr:$src)>;
5570 }
5571
5572 let Predicates = [UseSSE41] in {
5573   // Common patterns involving scalar load.
5574   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5575             (PMOVSXBWrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5577             (PMOVSXBWrm addr:$src)>;
5578   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5579             (PMOVSXBWrm addr:$src)>;
5580
5581   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5582             (PMOVSXWDrm addr:$src)>;
5583   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5584             (PMOVSXWDrm addr:$src)>;
5585   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5586             (PMOVSXWDrm addr:$src)>;
5587
5588   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5589             (PMOVSXDQrm addr:$src)>;
5590   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5591             (PMOVSXDQrm addr:$src)>;
5592   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5593             (PMOVSXDQrm addr:$src)>;
5594
5595   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5596             (PMOVZXBWrm addr:$src)>;
5597   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5598             (PMOVZXBWrm addr:$src)>;
5599   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5600             (PMOVZXBWrm addr:$src)>;
5601
5602   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5603             (PMOVZXWDrm addr:$src)>;
5604   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5605             (PMOVZXWDrm addr:$src)>;
5606   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5607             (PMOVZXWDrm addr:$src)>;
5608
5609   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5610             (PMOVZXDQrm addr:$src)>;
5611   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5612             (PMOVZXDQrm addr:$src)>;
5613   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5614             (PMOVZXDQrm addr:$src)>;
5615 }
5616
5617 let Predicates = [HasAVX2] in {
5618   let AddedComplexity = 15 in {
5619     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5620               (VPMOVZXDQYrr VR128:$src)>;
5621     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5622               (VPMOVZXWDYrr VR128:$src)>;
5623   }
5624
5625   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5626   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5627 }
5628
5629 let Predicates = [HasAVX] in {
5630   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5631   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5632 }
5633
5634 let Predicates = [UseSSE41] in {
5635   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5636   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5637 }
5638
5639
5640 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5641                                OpndItins itins = DEFAULT_ITINS> {
5642   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5643                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5644                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5645
5646   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5647                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5648        [(set VR128:$dst,
5649          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
5650          itins.rm>,
5651           OpSize;
5652 }
5653
5654 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5655                                  Intrinsic IntId> {
5656   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5657                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5658                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5659
5660   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5661                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5662        [(set VR256:$dst,
5663          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5664           OpSize;
5665 }
5666
5667 let Predicates = [HasAVX] in {
5668 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5669                                      VEX;
5670 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5671                                      VEX;
5672 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5673                                      VEX;
5674 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5675                                      VEX;
5676 }
5677
5678 let Predicates = [HasAVX2] in {
5679 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5680                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5681 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5682                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5683 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5684                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5685 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5686                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5687 }
5688
5689 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
5690                                       SSE_INTALU_ITINS_P>;
5691 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
5692                                       SSE_INTALU_ITINS_P>;
5693 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
5694                                       SSE_INTALU_ITINS_P>;
5695 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
5696                                       SSE_INTALU_ITINS_P>;
5697
5698 let Predicates = [HasAVX] in {
5699   // Common patterns involving scalar load
5700   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5701             (VPMOVSXBDrm addr:$src)>;
5702   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5703             (VPMOVSXWQrm addr:$src)>;
5704
5705   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5706             (VPMOVZXBDrm addr:$src)>;
5707   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5708             (VPMOVZXWQrm addr:$src)>;
5709 }
5710
5711 let Predicates = [UseSSE41] in {
5712   // Common patterns involving scalar load
5713   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5714             (PMOVSXBDrm addr:$src)>;
5715   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5716             (PMOVSXWQrm addr:$src)>;
5717
5718   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5719             (PMOVZXBDrm addr:$src)>;
5720   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5721             (PMOVZXWQrm addr:$src)>;
5722 }
5723
5724 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5725                                OpndItins itins = DEFAULT_ITINS> {
5726   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5727                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5728                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5729
5730   // Expecting a i16 load any extended to i32 value.
5731   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5732                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5733                  [(set VR128:$dst, (IntId (bitconvert
5734                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5735                  OpSize;
5736 }
5737
5738 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5739                                  Intrinsic IntId> {
5740   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5741                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5742                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5743
5744   // Expecting a i16 load any extended to i32 value.
5745   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5746                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5747                   [(set VR256:$dst, (IntId (bitconvert
5748                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5749                   OpSize;
5750 }
5751
5752 let Predicates = [HasAVX] in {
5753 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5754                                      VEX;
5755 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5756                                      VEX;
5757 }
5758 let Predicates = [HasAVX2] in {
5759 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5760                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5761 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5762                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5763 }
5764 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
5765                                       SSE_INTALU_ITINS_P>;
5766 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
5767                                       SSE_INTALU_ITINS_P>;
5768
5769 let Predicates = [HasAVX2] in {
5770   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5771   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5772   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5773
5774   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5775   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5776
5777   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5778
5779   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5780             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5781   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5782             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5783   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5784             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5785
5786   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5787             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5788   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5789             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5790
5791   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5792             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5793
5794   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5795             (VPMOVSXWDYrm addr:$src)>;
5796   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5797             (VPMOVSXDQYrm addr:$src)>;
5798
5799   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5800                     (scalar_to_vector (loadi64 addr:$src))))))),
5801             (VPMOVSXBDYrm addr:$src)>;
5802   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5803                     (scalar_to_vector (loadf64 addr:$src))))))),
5804             (VPMOVSXBDYrm addr:$src)>;
5805
5806   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5807                     (scalar_to_vector (loadi64 addr:$src))))))),
5808             (VPMOVSXWQYrm addr:$src)>;
5809   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5810                     (scalar_to_vector (loadf64 addr:$src))))))),
5811             (VPMOVSXWQYrm addr:$src)>;
5812
5813   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5814                     (scalar_to_vector (loadi32 addr:$src))))))),
5815             (VPMOVSXBQYrm addr:$src)>;
5816 }
5817
5818 let Predicates = [HasAVX] in {
5819   // Common patterns involving scalar load
5820   def : Pat<(int_x86_sse41_pmovsxbq
5821               (bitconvert (v4i32 (X86vzmovl
5822                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5823             (VPMOVSXBQrm addr:$src)>;
5824
5825   def : Pat<(int_x86_sse41_pmovzxbq
5826               (bitconvert (v4i32 (X86vzmovl
5827                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5828             (VPMOVZXBQrm addr:$src)>;
5829 }
5830
5831 let Predicates = [UseSSE41] in {
5832   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5833   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5834   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5835
5836   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5837   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5838
5839   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5840
5841   // Common patterns involving scalar load
5842   def : Pat<(int_x86_sse41_pmovsxbq
5843               (bitconvert (v4i32 (X86vzmovl
5844                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5845             (PMOVSXBQrm addr:$src)>;
5846
5847   def : Pat<(int_x86_sse41_pmovzxbq
5848               (bitconvert (v4i32 (X86vzmovl
5849                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5850             (PMOVZXBQrm addr:$src)>;
5851
5852   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5853                     (scalar_to_vector (loadi64 addr:$src))))))),
5854             (PMOVSXWDrm addr:$src)>;
5855   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5856                     (scalar_to_vector (loadf64 addr:$src))))))),
5857             (PMOVSXWDrm addr:$src)>;
5858   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5859                     (scalar_to_vector (loadi32 addr:$src))))))),
5860             (PMOVSXBDrm addr:$src)>;
5861   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5862                     (scalar_to_vector (loadi32 addr:$src))))))),
5863             (PMOVSXWQrm addr:$src)>;
5864   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5865                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5866             (PMOVSXBQrm addr:$src)>;
5867   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5868                     (scalar_to_vector (loadi64 addr:$src))))))),
5869             (PMOVSXDQrm addr:$src)>;
5870   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5871                     (scalar_to_vector (loadf64 addr:$src))))))),
5872             (PMOVSXDQrm addr:$src)>;
5873   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5874                     (scalar_to_vector (loadi64 addr:$src))))))),
5875             (PMOVSXBWrm addr:$src)>;
5876   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5877                     (scalar_to_vector (loadf64 addr:$src))))))),
5878             (PMOVSXBWrm addr:$src)>;
5879 }
5880
5881 let Predicates = [HasAVX2] in {
5882   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5883   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5884   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5885
5886   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5887   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5888
5889   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5890
5891   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5892             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5893   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5894             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5895   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5896             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5897
5898   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5899             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5900   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5901             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5902
5903   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5904             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5905 }
5906
5907 let Predicates = [HasAVX] in {
5908   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5909   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5910   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5911
5912   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5913   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5914
5915   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5916
5917   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5918             (VPMOVZXBWrm addr:$src)>;
5919   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5920             (VPMOVZXBWrm addr:$src)>;
5921   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5922             (VPMOVZXBDrm addr:$src)>;
5923   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5924             (VPMOVZXBQrm addr:$src)>;
5925
5926   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5927             (VPMOVZXWDrm addr:$src)>;
5928   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5929             (VPMOVZXWDrm addr:$src)>;
5930   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5931             (VPMOVZXWQrm addr:$src)>;
5932
5933   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5934             (VPMOVZXDQrm addr:$src)>;
5935   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5936             (VPMOVZXDQrm addr:$src)>;
5937   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5938             (VPMOVZXDQrm addr:$src)>;
5939
5940   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5941   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
5942   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
5943
5944   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5945   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
5946
5947   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5948
5949   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5950                     (scalar_to_vector (loadi64 addr:$src))))))),
5951             (VPMOVSXWDrm addr:$src)>;
5952   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5953                     (scalar_to_vector (loadi64 addr:$src))))))),
5954             (VPMOVSXDQrm addr:$src)>;
5955   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5956                     (scalar_to_vector (loadf64 addr:$src))))))),
5957             (VPMOVSXWDrm addr:$src)>;
5958   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5959                     (scalar_to_vector (loadf64 addr:$src))))))),
5960             (VPMOVSXDQrm addr:$src)>;
5961   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5962                     (scalar_to_vector (loadi64 addr:$src))))))),
5963             (VPMOVSXBWrm addr:$src)>;
5964   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5965                     (scalar_to_vector (loadf64 addr:$src))))))),
5966             (VPMOVSXBWrm addr:$src)>;
5967
5968   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5969                     (scalar_to_vector (loadi32 addr:$src))))))),
5970             (VPMOVSXBDrm addr:$src)>;
5971   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5972                     (scalar_to_vector (loadi32 addr:$src))))))),
5973             (VPMOVSXWQrm addr:$src)>;
5974   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5975                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5976             (VPMOVSXBQrm addr:$src)>;
5977 }
5978
5979 let Predicates = [UseSSE41] in {
5980   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5981   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5982   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5983
5984   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5985   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5986
5987   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5988
5989   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5990             (PMOVZXBWrm addr:$src)>;
5991   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5992             (PMOVZXBWrm addr:$src)>;
5993   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5994             (PMOVZXBDrm addr:$src)>;
5995   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5996             (PMOVZXBQrm addr:$src)>;
5997
5998   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5999             (PMOVZXWDrm addr:$src)>;
6000   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6001             (PMOVZXWDrm addr:$src)>;
6002   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6003             (PMOVZXWQrm addr:$src)>;
6004
6005   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6006             (PMOVZXDQrm addr:$src)>;
6007   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6008             (PMOVZXDQrm addr:$src)>;
6009   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6010             (PMOVZXDQrm addr:$src)>;
6011 }
6012
6013 //===----------------------------------------------------------------------===//
6014 // SSE4.1 - Extract Instructions
6015 //===----------------------------------------------------------------------===//
6016
6017 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6018 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6019   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6020                  (ins VR128:$src1, i32i8imm:$src2),
6021                  !strconcat(OpcodeStr,
6022                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6023                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
6024                  OpSize;
6025   let neverHasSideEffects = 1, mayStore = 1 in
6026   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6027                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6028                  !strconcat(OpcodeStr,
6029                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6030                  []>, OpSize;
6031 // FIXME:
6032 // There's an AssertZext in the way of writing the store pattern
6033 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6034 }
6035
6036 let Predicates = [HasAVX] in {
6037   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6038   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
6039          (ins VR128:$src1, i32i8imm:$src2),
6040          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
6041 }
6042
6043 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6044
6045
6046 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6047 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6048   let neverHasSideEffects = 1, mayStore = 1 in
6049   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6050                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6051                  !strconcat(OpcodeStr,
6052                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6053                  []>, OpSize;
6054 // FIXME:
6055 // There's an AssertZext in the way of writing the store pattern
6056 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6057 }
6058
6059 let Predicates = [HasAVX] in
6060   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6061
6062 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6063
6064
6065 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6066 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6067   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6068                  (ins VR128:$src1, i32i8imm:$src2),
6069                  !strconcat(OpcodeStr,
6070                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6071                  [(set GR32:$dst,
6072                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6073   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6074                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6075                  !strconcat(OpcodeStr,
6076                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6077                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6078                           addr:$dst)]>, OpSize;
6079 }
6080
6081 let Predicates = [HasAVX] in
6082   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6083
6084 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6085
6086 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6087 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6088   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6089                  (ins VR128:$src1, i32i8imm:$src2),
6090                  !strconcat(OpcodeStr,
6091                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6092                  [(set GR64:$dst,
6093                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6094   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6095                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6096                  !strconcat(OpcodeStr,
6097                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6098                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6099                           addr:$dst)]>, OpSize, REX_W;
6100 }
6101
6102 let Predicates = [HasAVX] in
6103   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6104
6105 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6106
6107 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6108 /// destination
6109 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6110                             OpndItins itins = DEFAULT_ITINS> {
6111   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6112                  (ins VR128:$src1, i32i8imm:$src2),
6113                  !strconcat(OpcodeStr,
6114                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6115                  [(set GR32:$dst,
6116                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6117                     itins.rr>,
6118            OpSize;
6119   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6120                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6121                  !strconcat(OpcodeStr,
6122                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6123                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6124                           addr:$dst)], itins.rm>, OpSize;
6125 }
6126
6127 let ExeDomain = SSEPackedSingle in {
6128   let Predicates = [UseAVX] in {
6129     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6130     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
6131                     (ins VR128:$src1, i32i8imm:$src2),
6132                     "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6133                     []>, OpSize, VEX;
6134   }
6135   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6136 }
6137
6138 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6139 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6140                                               imm:$src2))),
6141                  addr:$dst),
6142           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6143           Requires<[HasAVX]>;
6144 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6145                                               imm:$src2))),
6146                  addr:$dst),
6147           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6148           Requires<[UseSSE41]>;
6149
6150 //===----------------------------------------------------------------------===//
6151 // SSE4.1 - Insert Instructions
6152 //===----------------------------------------------------------------------===//
6153
6154 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6155   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6156       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6157       !if(Is2Addr,
6158         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6159         !strconcat(asm,
6160                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6161       [(set VR128:$dst,
6162         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6163   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6164       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6165       !if(Is2Addr,
6166         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6167         !strconcat(asm,
6168                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6169       [(set VR128:$dst,
6170         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6171                    imm:$src3))]>, OpSize;
6172 }
6173
6174 let Predicates = [HasAVX] in
6175   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6176 let Constraints = "$src1 = $dst" in
6177   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6178
6179 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6180   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6181       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6182       !if(Is2Addr,
6183         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6184         !strconcat(asm,
6185                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6186       [(set VR128:$dst,
6187         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6188       OpSize;
6189   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6190       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6191       !if(Is2Addr,
6192         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6193         !strconcat(asm,
6194                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6195       [(set VR128:$dst,
6196         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6197                           imm:$src3)))]>, OpSize;
6198 }
6199
6200 let Predicates = [HasAVX] in
6201   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6202 let Constraints = "$src1 = $dst" in
6203   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6204
6205 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6206   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6207       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6208       !if(Is2Addr,
6209         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6210         !strconcat(asm,
6211                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6212       [(set VR128:$dst,
6213         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6214       OpSize;
6215   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6216       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6217       !if(Is2Addr,
6218         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6219         !strconcat(asm,
6220                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6221       [(set VR128:$dst,
6222         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6223                           imm:$src3)))]>, OpSize;
6224 }
6225
6226 let Predicates = [HasAVX] in
6227   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6228 let Constraints = "$src1 = $dst" in
6229   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6230
6231 // insertps has a few different modes, there's the first two here below which
6232 // are optimized inserts that won't zero arbitrary elements in the destination
6233 // vector. The next one matches the intrinsic and could zero arbitrary elements
6234 // in the target vector.
6235 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6236                            OpndItins itins = DEFAULT_ITINS> {
6237   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6238       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6239       !if(Is2Addr,
6240         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6241         !strconcat(asm,
6242                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6243       [(set VR128:$dst,
6244         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6245       OpSize;
6246   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6247       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6248       !if(Is2Addr,
6249         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6250         !strconcat(asm,
6251                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6252       [(set VR128:$dst,
6253         (X86insrtps VR128:$src1,
6254                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6255                     imm:$src3))], itins.rm>, OpSize;
6256 }
6257
6258 let ExeDomain = SSEPackedSingle in {
6259   let Predicates = [UseAVX] in
6260     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6261   let Constraints = "$src1 = $dst" in
6262     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6263 }
6264
6265 //===----------------------------------------------------------------------===//
6266 // SSE4.1 - Round Instructions
6267 //===----------------------------------------------------------------------===//
6268
6269 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6270                             X86MemOperand x86memop, RegisterClass RC,
6271                             PatFrag mem_frag32, PatFrag mem_frag64,
6272                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6273 let ExeDomain = SSEPackedSingle in {
6274   // Intrinsic operation, reg.
6275   // Vector intrinsic operation, reg
6276   def PSr : SS4AIi8<opcps, MRMSrcReg,
6277                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6278                     !strconcat(OpcodeStr,
6279                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6280                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6281                     IIC_SSE_ROUNDPS_REG>,
6282                     OpSize;
6283
6284   // Vector intrinsic operation, mem
6285   def PSm : SS4AIi8<opcps, MRMSrcMem,
6286                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6287                     !strconcat(OpcodeStr,
6288                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6289                     [(set RC:$dst,
6290                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6291                           IIC_SSE_ROUNDPS_MEM>,
6292                     OpSize;
6293 } // ExeDomain = SSEPackedSingle
6294
6295 let ExeDomain = SSEPackedDouble in {
6296   // Vector intrinsic operation, reg
6297   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6298                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6299                     !strconcat(OpcodeStr,
6300                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6301                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6302                     IIC_SSE_ROUNDPS_REG>,
6303                     OpSize;
6304
6305   // Vector intrinsic operation, mem
6306   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6307                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6308                     !strconcat(OpcodeStr,
6309                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6310                     [(set RC:$dst,
6311                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6312                           IIC_SSE_ROUNDPS_REG>,
6313                     OpSize;
6314 } // ExeDomain = SSEPackedDouble
6315 }
6316
6317 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6318                             string OpcodeStr,
6319                             Intrinsic F32Int,
6320                             Intrinsic F64Int, bit Is2Addr = 1> {
6321 let ExeDomain = GenericDomain in {
6322   // Operation, reg.
6323   let hasSideEffects = 0 in
6324   def SSr : SS4AIi8<opcss, MRMSrcReg,
6325       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6326       !if(Is2Addr,
6327           !strconcat(OpcodeStr,
6328               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6329           !strconcat(OpcodeStr,
6330               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6331       []>, OpSize;
6332
6333   // Intrinsic operation, reg.
6334   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6335         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6336         !if(Is2Addr,
6337             !strconcat(OpcodeStr,
6338                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6339             !strconcat(OpcodeStr,
6340                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6341         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6342         OpSize;
6343
6344   // Intrinsic operation, mem.
6345   def SSm : SS4AIi8<opcss, MRMSrcMem,
6346         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6347         !if(Is2Addr,
6348             !strconcat(OpcodeStr,
6349                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6350             !strconcat(OpcodeStr,
6351                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6352         [(set VR128:$dst,
6353              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6354         OpSize;
6355
6356   // Operation, reg.
6357   let hasSideEffects = 0 in
6358   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6359         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6360         !if(Is2Addr,
6361             !strconcat(OpcodeStr,
6362                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6363             !strconcat(OpcodeStr,
6364                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6365         []>, OpSize;
6366
6367   // Intrinsic operation, reg.
6368   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6369         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6370         !if(Is2Addr,
6371             !strconcat(OpcodeStr,
6372                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6373             !strconcat(OpcodeStr,
6374                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6375         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6376         OpSize;
6377
6378   // Intrinsic operation, mem.
6379   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6380         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6381         !if(Is2Addr,
6382             !strconcat(OpcodeStr,
6383                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6384             !strconcat(OpcodeStr,
6385                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6386         [(set VR128:$dst,
6387               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6388         OpSize;
6389 } // ExeDomain = GenericDomain
6390 }
6391
6392 // FP round - roundss, roundps, roundsd, roundpd
6393 let Predicates = [HasAVX] in {
6394   // Intrinsic form
6395   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6396                                   memopv4f32, memopv2f64,
6397                                   int_x86_sse41_round_ps,
6398                                   int_x86_sse41_round_pd>, VEX;
6399   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6400                                   memopv8f32, memopv4f64,
6401                                   int_x86_avx_round_ps_256,
6402                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6403   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6404                                   int_x86_sse41_round_ss,
6405                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6406
6407   def : Pat<(ffloor FR32:$src),
6408             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6409   def : Pat<(f64 (ffloor FR64:$src)),
6410             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6411   def : Pat<(f32 (fnearbyint FR32:$src)),
6412             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6413   def : Pat<(f64 (fnearbyint FR64:$src)),
6414             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6415   def : Pat<(f32 (fceil FR32:$src)),
6416             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6417   def : Pat<(f64 (fceil FR64:$src)),
6418             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6419   def : Pat<(f32 (frint FR32:$src)),
6420             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6421   def : Pat<(f64 (frint FR64:$src)),
6422             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6423   def : Pat<(f32 (ftrunc FR32:$src)),
6424             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6425   def : Pat<(f64 (ftrunc FR64:$src)),
6426             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6427
6428   def : Pat<(v4f32 (ffloor VR128:$src)),
6429             (VROUNDPSr VR128:$src, (i32 0x1))>;
6430   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6431             (VROUNDPSr VR128:$src, (i32 0xC))>;
6432   def : Pat<(v4f32 (fceil VR128:$src)),
6433             (VROUNDPSr VR128:$src, (i32 0x2))>;
6434   def : Pat<(v4f32 (frint VR128:$src)),
6435             (VROUNDPSr VR128:$src, (i32 0x4))>;
6436   def : Pat<(v4f32 (ftrunc VR128:$src)),
6437             (VROUNDPSr VR128:$src, (i32 0x3))>;
6438
6439   def : Pat<(v2f64 (ffloor VR128:$src)),
6440             (VROUNDPDr VR128:$src, (i32 0x1))>;
6441   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6442             (VROUNDPDr VR128:$src, (i32 0xC))>;
6443   def : Pat<(v2f64 (fceil VR128:$src)),
6444             (VROUNDPDr VR128:$src, (i32 0x2))>;
6445   def : Pat<(v2f64 (frint VR128:$src)),
6446             (VROUNDPDr VR128:$src, (i32 0x4))>;
6447   def : Pat<(v2f64 (ftrunc VR128:$src)),
6448             (VROUNDPDr VR128:$src, (i32 0x3))>;
6449
6450   def : Pat<(v8f32 (ffloor VR256:$src)),
6451             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6452   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6453             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6454   def : Pat<(v8f32 (fceil VR256:$src)),
6455             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6456   def : Pat<(v8f32 (frint VR256:$src)),
6457             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6458   def : Pat<(v8f32 (ftrunc VR256:$src)),
6459             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6460
6461   def : Pat<(v4f64 (ffloor VR256:$src)),
6462             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6463   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6464             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6465   def : Pat<(v4f64 (fceil VR256:$src)),
6466             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6467   def : Pat<(v4f64 (frint VR256:$src)),
6468             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6469   def : Pat<(v4f64 (ftrunc VR256:$src)),
6470             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6471 }
6472
6473 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6474                                memopv4f32, memopv2f64,
6475                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6476 let Constraints = "$src1 = $dst" in
6477 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6478                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6479
6480 let Predicates = [UseSSE41] in {
6481   def : Pat<(ffloor FR32:$src),
6482             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6483   def : Pat<(f64 (ffloor FR64:$src)),
6484             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6485   def : Pat<(f32 (fnearbyint FR32:$src)),
6486             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6487   def : Pat<(f64 (fnearbyint FR64:$src)),
6488             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6489   def : Pat<(f32 (fceil FR32:$src)),
6490             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6491   def : Pat<(f64 (fceil FR64:$src)),
6492             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6493   def : Pat<(f32 (frint FR32:$src)),
6494             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6495   def : Pat<(f64 (frint FR64:$src)),
6496             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6497   def : Pat<(f32 (ftrunc FR32:$src)),
6498             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6499   def : Pat<(f64 (ftrunc FR64:$src)),
6500             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6501
6502   def : Pat<(v4f32 (ffloor VR128:$src)),
6503             (ROUNDPSr VR128:$src, (i32 0x1))>;
6504   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6505             (ROUNDPSr VR128:$src, (i32 0xC))>;
6506   def : Pat<(v4f32 (fceil VR128:$src)),
6507             (ROUNDPSr VR128:$src, (i32 0x2))>;
6508   def : Pat<(v4f32 (frint VR128:$src)),
6509             (ROUNDPSr VR128:$src, (i32 0x4))>;
6510   def : Pat<(v4f32 (ftrunc VR128:$src)),
6511             (ROUNDPSr VR128:$src, (i32 0x3))>;
6512
6513   def : Pat<(v2f64 (ffloor VR128:$src)),
6514             (ROUNDPDr VR128:$src, (i32 0x1))>;
6515   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6516             (ROUNDPDr VR128:$src, (i32 0xC))>;
6517   def : Pat<(v2f64 (fceil VR128:$src)),
6518             (ROUNDPDr VR128:$src, (i32 0x2))>;
6519   def : Pat<(v2f64 (frint VR128:$src)),
6520             (ROUNDPDr VR128:$src, (i32 0x4))>;
6521   def : Pat<(v2f64 (ftrunc VR128:$src)),
6522             (ROUNDPDr VR128:$src, (i32 0x3))>;
6523 }
6524
6525 //===----------------------------------------------------------------------===//
6526 // SSE4.1 - Packed Bit Test
6527 //===----------------------------------------------------------------------===//
6528
6529 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6530 // the intel intrinsic that corresponds to this.
6531 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6532 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6533                 "vptest\t{$src2, $src1|$src1, $src2}",
6534                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6535                 OpSize, VEX;
6536 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6537                 "vptest\t{$src2, $src1|$src1, $src2}",
6538                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6539                 OpSize, VEX;
6540
6541 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6542                 "vptest\t{$src2, $src1|$src1, $src2}",
6543                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6544                 OpSize, VEX, VEX_L;
6545 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6546                 "vptest\t{$src2, $src1|$src1, $src2}",
6547                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6548                 OpSize, VEX, VEX_L;
6549 }
6550
6551 let Defs = [EFLAGS] in {
6552 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6553               "ptest\t{$src2, $src1|$src1, $src2}",
6554               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6555               OpSize;
6556 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6557               "ptest\t{$src2, $src1|$src1, $src2}",
6558               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6559               OpSize;
6560 }
6561
6562 // The bit test instructions below are AVX only
6563 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6564                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6565   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6566             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6567             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6568   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6569             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6570             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6571             OpSize, VEX;
6572 }
6573
6574 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6575 let ExeDomain = SSEPackedSingle in {
6576 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6577 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6578                             VEX_L;
6579 }
6580 let ExeDomain = SSEPackedDouble in {
6581 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6582 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6583                             VEX_L;
6584 }
6585 }
6586
6587 //===----------------------------------------------------------------------===//
6588 // SSE4.1 - Misc Instructions
6589 //===----------------------------------------------------------------------===//
6590
6591 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6592   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6593                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6594                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6595                      IIC_SSE_POPCNT_RR>,
6596                      OpSize, XS;
6597   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6598                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6599                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6600                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, OpSize, XS;
6601
6602   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6603                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6604                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6605                      IIC_SSE_POPCNT_RR>,
6606                      XS;
6607   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6608                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6609                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6610                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6611
6612   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6613                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6614                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6615                       IIC_SSE_POPCNT_RR>,
6616                       XS;
6617   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6618                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6619                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6620                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6621 }
6622
6623
6624
6625 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6626 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6627                                  Intrinsic IntId128> {
6628   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6629                     (ins VR128:$src),
6630                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6631                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6632   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6633                      (ins i128mem:$src),
6634                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6635                      [(set VR128:$dst,
6636                        (IntId128
6637                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6638 }
6639
6640 let Predicates = [HasAVX] in
6641 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6642                                          int_x86_sse41_phminposuw>, VEX;
6643 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6644                                          int_x86_sse41_phminposuw>;
6645
6646 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6647 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6648                               Intrinsic IntId128, bit Is2Addr = 1,
6649                               OpndItins itins = DEFAULT_ITINS> {
6650   let isCommutable = 1 in
6651   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6652        (ins VR128:$src1, VR128:$src2),
6653        !if(Is2Addr,
6654            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6655            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6656        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6657         itins.rr>, OpSize;
6658   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6659        (ins VR128:$src1, i128mem:$src2),
6660        !if(Is2Addr,
6661            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6662            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6663        [(set VR128:$dst,
6664          (IntId128 VR128:$src1,
6665           (bitconvert (memopv2i64 addr:$src2))))],
6666           itins.rm>, OpSize;
6667 }
6668
6669 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6670 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6671                                 Intrinsic IntId256> {
6672   let isCommutable = 1 in
6673   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6674        (ins VR256:$src1, VR256:$src2),
6675        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6676        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6677   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6678        (ins VR256:$src1, i256mem:$src2),
6679        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6680        [(set VR256:$dst,
6681          (IntId256 VR256:$src1,
6682           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6683 }
6684
6685
6686 /// SS48I_binop_rm - Simple SSE41 binary operator.
6687 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6688                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6689                           X86MemOperand x86memop, bit Is2Addr = 1,
6690                           OpndItins itins = DEFAULT_ITINS> {
6691   let isCommutable = 1 in
6692   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6693        (ins RC:$src1, RC:$src2),
6694        !if(Is2Addr,
6695            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6696            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6697        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6698   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6699        (ins RC:$src1, x86memop:$src2),
6700        !if(Is2Addr,
6701            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6702            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6703        [(set RC:$dst,
6704          (OpVT (OpNode RC:$src1,
6705           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6706 }
6707
6708 let Predicates = [HasAVX] in {
6709   let isCommutable = 0 in
6710   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6711                                                          0>, VEX_4V;
6712   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6713                                   memopv2i64, i128mem, 0>, VEX_4V;
6714   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6715                                   memopv2i64, i128mem, 0>, VEX_4V;
6716   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6717                                   memopv2i64, i128mem, 0>, VEX_4V;
6718   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6719                                   memopv2i64, i128mem, 0>, VEX_4V;
6720   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6721                                   memopv2i64, i128mem, 0>, VEX_4V;
6722   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6723                                   memopv2i64, i128mem, 0>, VEX_4V;
6724   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6725                                   memopv2i64, i128mem, 0>, VEX_4V;
6726   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6727                                   memopv2i64, i128mem, 0>, VEX_4V;
6728   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6729                                                          0>, VEX_4V;
6730 }
6731
6732 let Predicates = [HasAVX2] in {
6733   let isCommutable = 0 in
6734   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6735                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6736   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6737                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6738   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6739                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6740   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6741                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6742   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6743                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6744   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6745                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6746   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6747                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6748   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6749                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6750   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6751                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6752   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6753                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6754 }
6755
6756 let Constraints = "$src1 = $dst" in {
6757   let isCommutable = 0 in
6758   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6759   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6760                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6761   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6762                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6763   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6764                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6765   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6766                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6767   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6768                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6769   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6770                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6771   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6772                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6773   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6774                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6775   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq,
6776                                      1, SSE_INTMUL_ITINS_P>;
6777 }
6778
6779 let Predicates = [HasAVX] in {
6780   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6781                                 memopv2i64, i128mem, 0>, VEX_4V;
6782   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6783                                  memopv2i64, i128mem, 0>, VEX_4V;
6784 }
6785 let Predicates = [HasAVX2] in {
6786   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6787                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6788   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6789                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6790 }
6791
6792 let Constraints = "$src1 = $dst" in {
6793   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6794                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6795   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6796                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6797 }
6798
6799 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6800 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6801                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6802                  X86MemOperand x86memop, bit Is2Addr = 1,
6803                  OpndItins itins = DEFAULT_ITINS> {
6804   let isCommutable = 1 in
6805   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6806         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6807         !if(Is2Addr,
6808             !strconcat(OpcodeStr,
6809                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6810             !strconcat(OpcodeStr,
6811                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6812         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6813         OpSize;
6814   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6815         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6816         !if(Is2Addr,
6817             !strconcat(OpcodeStr,
6818                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6819             !strconcat(OpcodeStr,
6820                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6821         [(set RC:$dst,
6822           (IntId RC:$src1,
6823            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6824         OpSize;
6825 }
6826
6827 let Predicates = [HasAVX] in {
6828   let isCommutable = 0 in {
6829     let ExeDomain = SSEPackedSingle in {
6830     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6831                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6832     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6833                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6834                                     f256mem, 0>, VEX_4V, VEX_L;
6835     }
6836     let ExeDomain = SSEPackedDouble in {
6837     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6838                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6839     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6840                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6841                                      f256mem, 0>, VEX_4V, VEX_L;
6842     }
6843   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6844                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6845   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6846                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6847   }
6848   let ExeDomain = SSEPackedSingle in
6849   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6850                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6851   let ExeDomain = SSEPackedDouble in
6852   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6853                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6854   let ExeDomain = SSEPackedSingle in
6855   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6856                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6857 }
6858
6859 let Predicates = [HasAVX2] in {
6860   let isCommutable = 0 in {
6861   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6862                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6863   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6864                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6865   }
6866 }
6867
6868 let Constraints = "$src1 = $dst" in {
6869   let isCommutable = 0 in {
6870   let ExeDomain = SSEPackedSingle in
6871   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6872                                      VR128, memopv4f32, f128mem,
6873                                      1, SSE_INTALU_ITINS_P>;
6874   let ExeDomain = SSEPackedDouble in
6875   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6876                                      VR128, memopv2f64, f128mem,
6877                                      1, SSE_INTALU_ITINS_P>;
6878   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6879                                      VR128, memopv2i64, i128mem,
6880                                      1, SSE_INTALU_ITINS_P>;
6881   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6882                                      VR128, memopv2i64, i128mem,
6883                                      1, SSE_INTMUL_ITINS_P>;
6884   }
6885   let ExeDomain = SSEPackedSingle in
6886   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6887                                   VR128, memopv4f32, f128mem, 1,
6888                                   SSE_DPPS_ITINS>;
6889   let ExeDomain = SSEPackedDouble in
6890   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6891                                   VR128, memopv2f64, f128mem, 1,
6892                                   SSE_DPPD_ITINS>;
6893 }
6894
6895 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6896 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6897                                     RegisterClass RC, X86MemOperand x86memop,
6898                                     PatFrag mem_frag, Intrinsic IntId> {
6899   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6900                   (ins RC:$src1, RC:$src2, RC:$src3),
6901                   !strconcat(OpcodeStr,
6902                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6903                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6904                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6905
6906   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6907                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6908                   !strconcat(OpcodeStr,
6909                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6910                   [(set RC:$dst,
6911                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6912                                RC:$src3))],
6913                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6914 }
6915
6916 let Predicates = [HasAVX] in {
6917 let ExeDomain = SSEPackedDouble in {
6918 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6919                                            memopv2f64, int_x86_sse41_blendvpd>;
6920 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6921                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6922 } // ExeDomain = SSEPackedDouble
6923 let ExeDomain = SSEPackedSingle in {
6924 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6925                                            memopv4f32, int_x86_sse41_blendvps>;
6926 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6927                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6928 } // ExeDomain = SSEPackedSingle
6929 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6930                                            memopv2i64, int_x86_sse41_pblendvb>;
6931 }
6932
6933 let Predicates = [HasAVX2] in {
6934 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6935                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6936 }
6937
6938 let Predicates = [HasAVX] in {
6939   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6940                             (v16i8 VR128:$src2))),
6941             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6942   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6943                             (v4i32 VR128:$src2))),
6944             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6945   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6946                             (v4f32 VR128:$src2))),
6947             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6948   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6949                             (v2i64 VR128:$src2))),
6950             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6951   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6952                             (v2f64 VR128:$src2))),
6953             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6954   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6955                             (v8i32 VR256:$src2))),
6956             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6957   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6958                             (v8f32 VR256:$src2))),
6959             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6960   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6961                             (v4i64 VR256:$src2))),
6962             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6963   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6964                             (v4f64 VR256:$src2))),
6965             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6966
6967   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6968                                (imm:$mask))),
6969             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6970   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6971                                (imm:$mask))),
6972             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6973
6974   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6975                                (imm:$mask))),
6976             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6977   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6978                                (imm:$mask))),
6979             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6980   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6981                                (imm:$mask))),
6982             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6983 }
6984
6985 let Predicates = [HasAVX2] in {
6986   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6987                             (v32i8 VR256:$src2))),
6988             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6989   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6990                                (imm:$mask))),
6991             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6992 }
6993
6994 /// SS41I_ternary_int - SSE 4.1 ternary operator
6995 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6996   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6997                                X86MemOperand x86memop, Intrinsic IntId,
6998                                OpndItins itins = DEFAULT_ITINS> {
6999     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7000                     (ins VR128:$src1, VR128:$src2),
7001                     !strconcat(OpcodeStr,
7002                      "\t{$src2, $dst|$dst, $src2}"),
7003                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7004                     itins.rr>, OpSize;
7005
7006     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7007                     (ins VR128:$src1, x86memop:$src2),
7008                     !strconcat(OpcodeStr,
7009                      "\t{$src2, $dst|$dst, $src2}"),
7010                     [(set VR128:$dst,
7011                       (IntId VR128:$src1,
7012                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7013                        itins.rm>, OpSize;
7014   }
7015 }
7016
7017 let ExeDomain = SSEPackedDouble in
7018 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7019                                   int_x86_sse41_blendvpd>;
7020 let ExeDomain = SSEPackedSingle in
7021 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7022                                   int_x86_sse41_blendvps>;
7023 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7024                                   int_x86_sse41_pblendvb>;
7025
7026 // Aliases with the implicit xmm0 argument
7027 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7028                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7029 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7030                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7031 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7032                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7033 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7034                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7035 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7036                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7037 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7038                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7039
7040 let Predicates = [UseSSE41] in {
7041   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7042                             (v16i8 VR128:$src2))),
7043             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7044   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7045                             (v4i32 VR128:$src2))),
7046             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7047   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7048                             (v4f32 VR128:$src2))),
7049             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7050   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7051                             (v2i64 VR128:$src2))),
7052             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7053   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7054                             (v2f64 VR128:$src2))),
7055             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7056
7057   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7058                                (imm:$mask))),
7059             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7060   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7061                                (imm:$mask))),
7062             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7063   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7064                                (imm:$mask))),
7065             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7066
7067 }
7068
7069 let Predicates = [HasAVX] in
7070 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7071                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7072                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7073                        OpSize, VEX;
7074 let Predicates = [HasAVX2] in
7075 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7076                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7077                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7078                          OpSize, VEX, VEX_L;
7079 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7080                        "movntdqa\t{$src, $dst|$dst, $src}",
7081                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7082                        OpSize;
7083
7084 //===----------------------------------------------------------------------===//
7085 // SSE4.2 - Compare Instructions
7086 //===----------------------------------------------------------------------===//
7087
7088 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7089 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7090                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7091                           X86MemOperand x86memop, bit Is2Addr = 1> {
7092   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7093        (ins RC:$src1, RC:$src2),
7094        !if(Is2Addr,
7095            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7096            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7097        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7098        OpSize;
7099   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7100        (ins RC:$src1, x86memop:$src2),
7101        !if(Is2Addr,
7102            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7103            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7104        [(set RC:$dst,
7105          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7106 }
7107
7108 let Predicates = [HasAVX] in
7109   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7110                                  memopv2i64, i128mem, 0>, VEX_4V;
7111
7112 let Predicates = [HasAVX2] in
7113   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7114                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7115
7116 let Constraints = "$src1 = $dst" in
7117   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7118                                 memopv2i64, i128mem>;
7119
7120 //===----------------------------------------------------------------------===//
7121 // SSE4.2 - String/text Processing Instructions
7122 //===----------------------------------------------------------------------===//
7123
7124 // Packed Compare Implicit Length Strings, Return Mask
7125 multiclass pseudo_pcmpistrm<string asm> {
7126   def REG : PseudoI<(outs VR128:$dst),
7127                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7128     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7129                                                   imm:$src3))]>;
7130   def MEM : PseudoI<(outs VR128:$dst),
7131                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7132     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7133                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7134 }
7135
7136 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7137   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7138   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7139 }
7140
7141 multiclass pcmpistrm_SS42AI<string asm> {
7142   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7143     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7144     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7145     []>, OpSize;
7146   let mayLoad = 1 in
7147   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7148     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7149     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7150     []>, OpSize;
7151 }
7152
7153 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7154   let Predicates = [HasAVX] in
7155   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7156   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7157 }
7158
7159 // Packed Compare Explicit Length Strings, Return Mask
7160 multiclass pseudo_pcmpestrm<string asm> {
7161   def REG : PseudoI<(outs VR128:$dst),
7162                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7163     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7164                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7165   def MEM : PseudoI<(outs VR128:$dst),
7166                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7167     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7168                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7169 }
7170
7171 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7172   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7173   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7174 }
7175
7176 multiclass SS42AI_pcmpestrm<string asm> {
7177   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7178     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7179     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7180     []>, OpSize;
7181   let mayLoad = 1 in
7182   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7183     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7184     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7185     []>, OpSize;
7186 }
7187
7188 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7189   let Predicates = [HasAVX] in
7190   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7191   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7192 }
7193
7194 // Packed Compare Implicit Length Strings, Return Index
7195 multiclass pseudo_pcmpistri<string asm> {
7196   def REG : PseudoI<(outs GR32:$dst),
7197                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7198     [(set GR32:$dst, EFLAGS,
7199       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7200   def MEM : PseudoI<(outs GR32:$dst),
7201                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7202     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7203                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7204 }
7205
7206 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7207   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7208   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7209 }
7210
7211 multiclass SS42AI_pcmpistri<string asm> {
7212   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7213     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7214     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7215     []>, OpSize;
7216   let mayLoad = 1 in
7217   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7218     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7219     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7220     []>, OpSize;
7221 }
7222
7223 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7224   let Predicates = [HasAVX] in
7225   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7226   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7227 }
7228
7229 // Packed Compare Explicit Length Strings, Return Index
7230 multiclass pseudo_pcmpestri<string asm> {
7231   def REG : PseudoI<(outs GR32:$dst),
7232                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7233     [(set GR32:$dst, EFLAGS,
7234       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7235   def MEM : PseudoI<(outs GR32:$dst),
7236                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7237     [(set GR32:$dst, EFLAGS,
7238       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7239        imm:$src5))]>;
7240 }
7241
7242 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7243   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7244   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7245 }
7246
7247 multiclass SS42AI_pcmpestri<string asm> {
7248   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7249     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7250     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7251     []>, OpSize;
7252   let mayLoad = 1 in
7253   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7254     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7255     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7256     []>, OpSize;
7257 }
7258
7259 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7260   let Predicates = [HasAVX] in
7261   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7262   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7263 }
7264
7265 //===----------------------------------------------------------------------===//
7266 // SSE4.2 - CRC Instructions
7267 //===----------------------------------------------------------------------===//
7268
7269 // No CRC instructions have AVX equivalents
7270
7271 // crc intrinsic instruction
7272 // This set of instructions are only rm, the only difference is the size
7273 // of r and m.
7274 let Constraints = "$src1 = $dst" in {
7275   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7276                       (ins GR32:$src1, i8mem:$src2),
7277                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7278                        [(set GR32:$dst,
7279                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7280                          (load addr:$src2)))], IIC_CRC32_MEM>;
7281   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7282                       (ins GR32:$src1, GR8:$src2),
7283                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7284                        [(set GR32:$dst,
7285                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))],
7286                          IIC_CRC32_REG>;
7287   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7288                       (ins GR32:$src1, i16mem:$src2),
7289                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7290                        [(set GR32:$dst,
7291                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7292                          (load addr:$src2)))], IIC_CRC32_MEM>,
7293                          OpSize;
7294   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7295                       (ins GR32:$src1, GR16:$src2),
7296                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7297                        [(set GR32:$dst,
7298                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))],
7299                          IIC_CRC32_REG>,
7300                          OpSize;
7301   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7302                       (ins GR32:$src1, i32mem:$src2),
7303                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7304                        [(set GR32:$dst,
7305                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7306                          (load addr:$src2)))], IIC_CRC32_MEM>;
7307   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7308                       (ins GR32:$src1, GR32:$src2),
7309                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7310                        [(set GR32:$dst,
7311                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))],
7312                          IIC_CRC32_REG>;
7313   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7314                       (ins GR64:$src1, i8mem:$src2),
7315                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7316                        [(set GR64:$dst,
7317                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7318                          (load addr:$src2)))], IIC_CRC32_MEM>,
7319                          REX_W;
7320   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7321                       (ins GR64:$src1, GR8:$src2),
7322                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7323                        [(set GR64:$dst,
7324                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))],
7325                          IIC_CRC32_REG>,
7326                          REX_W;
7327   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7328                       (ins GR64:$src1, i64mem:$src2),
7329                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7330                        [(set GR64:$dst,
7331                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7332                          (load addr:$src2)))], IIC_CRC32_MEM>,
7333                          REX_W;
7334   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7335                       (ins GR64:$src1, GR64:$src2),
7336                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7337                        [(set GR64:$dst,
7338                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))],
7339                          IIC_CRC32_REG>,
7340                          REX_W;
7341 }
7342
7343 //===----------------------------------------------------------------------===//
7344 // SHA-NI Instructions
7345 //===----------------------------------------------------------------------===//
7346
7347 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7348                       bit UsesXMM0 = 0> {
7349   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7350              (ins VR128:$src1, VR128:$src2),
7351              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7352              [!if(UsesXMM0,
7353                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7354                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7355
7356   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7357              (ins VR128:$src1, i128mem:$src2),
7358              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7359              [!if(UsesXMM0,
7360                   (set VR128:$dst, (IntId VR128:$src1,
7361                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7362                   (set VR128:$dst, (IntId VR128:$src1,
7363                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7364 }
7365
7366 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7367   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7368                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7369                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7370                          [(set VR128:$dst,
7371                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7372                             (i8 imm:$src3)))]>, TA;
7373   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7374                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7375                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7376                          [(set VR128:$dst,
7377                            (int_x86_sha1rnds4 VR128:$src1,
7378                             (bc_v4i32 (memopv2i64 addr:$src2)),
7379                             (i8 imm:$src3)))]>, TA;
7380
7381   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7382   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7383   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7384
7385   let Uses=[XMM0] in
7386   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7387
7388   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7389   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7390 }
7391
7392 // Aliases with explicit %xmm0
7393 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7394                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7395 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7396                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7397
7398 //===----------------------------------------------------------------------===//
7399 // AES-NI Instructions
7400 //===----------------------------------------------------------------------===//
7401
7402 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7403                               Intrinsic IntId128, bit Is2Addr = 1> {
7404   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7405        (ins VR128:$src1, VR128:$src2),
7406        !if(Is2Addr,
7407            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7408            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7409        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7410        OpSize;
7411   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7412        (ins VR128:$src1, i128mem:$src2),
7413        !if(Is2Addr,
7414            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7415            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7416        [(set VR128:$dst,
7417          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7418 }
7419
7420 // Perform One Round of an AES Encryption/Decryption Flow
7421 let Predicates = [HasAVX, HasAES] in {
7422   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7423                          int_x86_aesni_aesenc, 0>, VEX_4V;
7424   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7425                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7426   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7427                          int_x86_aesni_aesdec, 0>, VEX_4V;
7428   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7429                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7430 }
7431
7432 let Constraints = "$src1 = $dst" in {
7433   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7434                          int_x86_aesni_aesenc>;
7435   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7436                          int_x86_aesni_aesenclast>;
7437   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7438                          int_x86_aesni_aesdec>;
7439   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7440                          int_x86_aesni_aesdeclast>;
7441 }
7442
7443 // Perform the AES InvMixColumn Transformation
7444 let Predicates = [HasAVX, HasAES] in {
7445   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7446       (ins VR128:$src1),
7447       "vaesimc\t{$src1, $dst|$dst, $src1}",
7448       [(set VR128:$dst,
7449         (int_x86_aesni_aesimc VR128:$src1))]>,
7450       OpSize, VEX;
7451   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7452       (ins i128mem:$src1),
7453       "vaesimc\t{$src1, $dst|$dst, $src1}",
7454       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7455       OpSize, VEX;
7456 }
7457 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7458   (ins VR128:$src1),
7459   "aesimc\t{$src1, $dst|$dst, $src1}",
7460   [(set VR128:$dst,
7461     (int_x86_aesni_aesimc VR128:$src1))]>,
7462   OpSize;
7463 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7464   (ins i128mem:$src1),
7465   "aesimc\t{$src1, $dst|$dst, $src1}",
7466   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7467   OpSize;
7468
7469 // AES Round Key Generation Assist
7470 let Predicates = [HasAVX, HasAES] in {
7471   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7472       (ins VR128:$src1, i8imm:$src2),
7473       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7474       [(set VR128:$dst,
7475         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7476       OpSize, VEX;
7477   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7478       (ins i128mem:$src1, i8imm:$src2),
7479       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7480       [(set VR128:$dst,
7481         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7482       OpSize, VEX;
7483 }
7484 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7485   (ins VR128:$src1, i8imm:$src2),
7486   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7487   [(set VR128:$dst,
7488     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7489   OpSize;
7490 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7491   (ins i128mem:$src1, i8imm:$src2),
7492   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7493   [(set VR128:$dst,
7494     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7495   OpSize;
7496
7497 //===----------------------------------------------------------------------===//
7498 // PCLMUL Instructions
7499 //===----------------------------------------------------------------------===//
7500
7501 // AVX carry-less Multiplication instructions
7502 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7503            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7504            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7505            [(set VR128:$dst,
7506              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7507
7508 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7509            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7510            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7511            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7512                               (memopv2i64 addr:$src2), imm:$src3))]>;
7513
7514 // Carry-less Multiplication instructions
7515 let Constraints = "$src1 = $dst" in {
7516 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7517            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7518            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7519            [(set VR128:$dst,
7520              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7521              IIC_SSE_PCLMULQDQ_RR>;
7522
7523 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7524            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7525            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7526            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7527                               (memopv2i64 addr:$src2), imm:$src3))],
7528                               IIC_SSE_PCLMULQDQ_RM>;
7529 } // Constraints = "$src1 = $dst"
7530
7531
7532 multiclass pclmul_alias<string asm, int immop> {
7533   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7534                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7535
7536   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7537                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7538
7539   def : InstAlias<!strconcat("vpclmul", asm,
7540                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7541                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7542
7543   def : InstAlias<!strconcat("vpclmul", asm,
7544                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7545                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7546 }
7547 defm : pclmul_alias<"hqhq", 0x11>;
7548 defm : pclmul_alias<"hqlq", 0x01>;
7549 defm : pclmul_alias<"lqhq", 0x10>;
7550 defm : pclmul_alias<"lqlq", 0x00>;
7551
7552 //===----------------------------------------------------------------------===//
7553 // SSE4A Instructions
7554 //===----------------------------------------------------------------------===//
7555
7556 let Predicates = [HasSSE4A] in {
7557
7558 let Constraints = "$src = $dst" in {
7559 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7560                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7561                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7562                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7563                                     imm:$idx))]>, TB, OpSize;
7564 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7565               (ins VR128:$src, VR128:$mask),
7566               "extrq\t{$mask, $src|$src, $mask}",
7567               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7568                                  VR128:$mask))]>, TB, OpSize;
7569
7570 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7571                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7572                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7573                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7574                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7575 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7576                  (ins VR128:$src, VR128:$mask),
7577                  "insertq\t{$mask, $src|$src, $mask}",
7578                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7579                                     VR128:$mask))]>, XD;
7580 }
7581
7582 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7583                 "movntss\t{$src, $dst|$dst, $src}",
7584                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7585
7586 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7587                 "movntsd\t{$src, $dst|$dst, $src}",
7588                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7589 }
7590
7591 //===----------------------------------------------------------------------===//
7592 // AVX Instructions
7593 //===----------------------------------------------------------------------===//
7594
7595 //===----------------------------------------------------------------------===//
7596 // VBROADCAST - Load from memory and broadcast to all elements of the
7597 //              destination operand
7598 //
7599 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7600                     X86MemOperand x86memop, Intrinsic Int> :
7601   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7602         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7603         [(set RC:$dst, (Int addr:$src))]>, VEX;
7604
7605 // AVX2 adds register forms
7606 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7607                          Intrinsic Int> :
7608   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7609          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7610          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7611
7612 let ExeDomain = SSEPackedSingle in {
7613   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7614                                       int_x86_avx_vbroadcast_ss>;
7615   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7616                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7617 }
7618 let ExeDomain = SSEPackedDouble in
7619 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7620                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7621 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7622                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7623
7624 let ExeDomain = SSEPackedSingle in {
7625   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7626                                            int_x86_avx2_vbroadcast_ss_ps>;
7627   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7628                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7629 }
7630 let ExeDomain = SSEPackedDouble in
7631 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7632                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7633
7634 let Predicates = [HasAVX2] in
7635 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7636                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7637
7638 let Predicates = [HasAVX] in
7639 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7640           (VBROADCASTF128 addr:$src)>;
7641
7642
7643 //===----------------------------------------------------------------------===//
7644 // VINSERTF128 - Insert packed floating-point values
7645 //
7646 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7647 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7648           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7649           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7650           []>, VEX_4V, VEX_L;
7651 let mayLoad = 1 in
7652 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7653           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7654           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7655           []>, VEX_4V, VEX_L;
7656 }
7657
7658 let Predicates = [HasAVX] in {
7659 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7660                                    (iPTR imm)),
7661           (VINSERTF128rr VR256:$src1, VR128:$src2,
7662                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7663 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7664                                    (iPTR imm)),
7665           (VINSERTF128rr VR256:$src1, VR128:$src2,
7666                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7667
7668 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7669                                    (iPTR imm)),
7670           (VINSERTF128rm VR256:$src1, addr:$src2,
7671                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7672 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7673                                    (iPTR imm)),
7674           (VINSERTF128rm VR256:$src1, addr:$src2,
7675                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7676 }
7677
7678 let Predicates = [HasAVX1Only] in {
7679 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7680                                    (iPTR imm)),
7681           (VINSERTF128rr VR256:$src1, VR128:$src2,
7682                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7683 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7684                                    (iPTR imm)),
7685           (VINSERTF128rr VR256:$src1, VR128:$src2,
7686                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7687 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7688                                    (iPTR imm)),
7689           (VINSERTF128rr VR256:$src1, VR128:$src2,
7690                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7691 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7692                                    (iPTR imm)),
7693           (VINSERTF128rr VR256:$src1, VR128:$src2,
7694                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7695
7696 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7697                                    (iPTR imm)),
7698           (VINSERTF128rm VR256:$src1, addr:$src2,
7699                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7700 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7701                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7702                                    (iPTR imm)),
7703           (VINSERTF128rm VR256:$src1, addr:$src2,
7704                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7705 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7706                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7707                                    (iPTR imm)),
7708           (VINSERTF128rm VR256:$src1, addr:$src2,
7709                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7710 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7711                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7712                                    (iPTR imm)),
7713           (VINSERTF128rm VR256:$src1, addr:$src2,
7714                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7715 }
7716
7717 //===----------------------------------------------------------------------===//
7718 // VEXTRACTF128 - Extract packed floating-point values
7719 //
7720 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7721 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7722           (ins VR256:$src1, i8imm:$src2),
7723           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7724           []>, VEX, VEX_L;
7725 let mayStore = 1 in
7726 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7727           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7728           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7729           []>, VEX, VEX_L;
7730 }
7731
7732 // AVX1 patterns
7733 let Predicates = [HasAVX] in {
7734 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7735           (v4f32 (VEXTRACTF128rr
7736                     (v8f32 VR256:$src1),
7737                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7738 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7739           (v2f64 (VEXTRACTF128rr
7740                     (v4f64 VR256:$src1),
7741                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7742
7743 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7744                          (iPTR imm))), addr:$dst),
7745           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7746            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7747 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7748                          (iPTR imm))), addr:$dst),
7749           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7750            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7751 }
7752
7753 let Predicates = [HasAVX1Only] in {
7754 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7755           (v2i64 (VEXTRACTF128rr
7756                   (v4i64 VR256:$src1),
7757                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7758 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7759           (v4i32 (VEXTRACTF128rr
7760                   (v8i32 VR256:$src1),
7761                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7762 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7763           (v8i16 (VEXTRACTF128rr
7764                   (v16i16 VR256:$src1),
7765                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7766 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7767           (v16i8 (VEXTRACTF128rr
7768                   (v32i8 VR256:$src1),
7769                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7770
7771 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7772                                 (iPTR imm))), addr:$dst),
7773           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7774            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7775 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7776                                 (iPTR imm))), addr:$dst),
7777           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7778            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7779 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7780                                 (iPTR imm))), addr:$dst),
7781           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7782            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7783 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7784                                 (iPTR imm))), addr:$dst),
7785           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7786            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7787 }
7788
7789 //===----------------------------------------------------------------------===//
7790 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7791 //
7792 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7793                           Intrinsic IntLd, Intrinsic IntLd256,
7794                           Intrinsic IntSt, Intrinsic IntSt256> {
7795   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7796              (ins VR128:$src1, f128mem:$src2),
7797              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7798              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7799              VEX_4V;
7800   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7801              (ins VR256:$src1, f256mem:$src2),
7802              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7803              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7804              VEX_4V, VEX_L;
7805   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7806              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7807              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7808              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7809   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7810              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7811              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7812              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7813 }
7814
7815 let ExeDomain = SSEPackedSingle in
7816 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7817                                  int_x86_avx_maskload_ps,
7818                                  int_x86_avx_maskload_ps_256,
7819                                  int_x86_avx_maskstore_ps,
7820                                  int_x86_avx_maskstore_ps_256>;
7821 let ExeDomain = SSEPackedDouble in
7822 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7823                                  int_x86_avx_maskload_pd,
7824                                  int_x86_avx_maskload_pd_256,
7825                                  int_x86_avx_maskstore_pd,
7826                                  int_x86_avx_maskstore_pd_256>;
7827
7828 //===----------------------------------------------------------------------===//
7829 // VPERMIL - Permute Single and Double Floating-Point Values
7830 //
7831 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7832                       RegisterClass RC, X86MemOperand x86memop_f,
7833                       X86MemOperand x86memop_i, PatFrag i_frag,
7834                       Intrinsic IntVar, ValueType vt> {
7835   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7836              (ins RC:$src1, RC:$src2),
7837              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7838              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7839   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7840              (ins RC:$src1, x86memop_i:$src2),
7841              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7842              [(set RC:$dst, (IntVar RC:$src1,
7843                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7844
7845   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7846              (ins RC:$src1, i8imm:$src2),
7847              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7848              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7849   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7850              (ins x86memop_f:$src1, i8imm:$src2),
7851              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7852              [(set RC:$dst,
7853                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7854 }
7855
7856 let ExeDomain = SSEPackedSingle in {
7857   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7858                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7859   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7860                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7861 }
7862 let ExeDomain = SSEPackedDouble in {
7863   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7864                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7865   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7866                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7867 }
7868
7869 let Predicates = [HasAVX] in {
7870 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7871           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7872 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7873           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7874 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7875                                (i8 imm:$imm))),
7876           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7877 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7878           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7879
7880 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7881           (VPERMILPDri VR128:$src1, imm:$imm)>;
7882 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7883           (VPERMILPDmi addr:$src1, imm:$imm)>;
7884 }
7885
7886 //===----------------------------------------------------------------------===//
7887 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7888 //
7889 let ExeDomain = SSEPackedSingle in {
7890 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7891           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7892           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7893           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7894                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7895 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7896           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7897           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7898           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7899                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7900 }
7901
7902 let Predicates = [HasAVX] in {
7903 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7904           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7905 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7906                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7907           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7908 }
7909
7910 let Predicates = [HasAVX1Only] in {
7911 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7912           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7913 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7914           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7915 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7916           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7917 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7918           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7919
7920 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7921                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7922           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7923 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7924                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7925           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7926 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7927                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7928           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7929 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7930                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7931           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7932 }
7933
7934 //===----------------------------------------------------------------------===//
7935 // VZERO - Zero YMM registers
7936 //
7937 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7938             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7939   // Zero All YMM registers
7940   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7941                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7942
7943   // Zero Upper bits of YMM registers
7944   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7945                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7946 }
7947
7948 //===----------------------------------------------------------------------===//
7949 // Half precision conversion instructions
7950 //===----------------------------------------------------------------------===//
7951 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7952   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7953              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7954              [(set RC:$dst, (Int VR128:$src))]>,
7955              T8, OpSize, VEX;
7956   let neverHasSideEffects = 1, mayLoad = 1 in
7957   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7958              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7959 }
7960
7961 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7962   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7963                (ins RC:$src1, i32i8imm:$src2),
7964                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7965                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7966                TA, OpSize, VEX;
7967   let neverHasSideEffects = 1, mayStore = 1 in
7968   def mr : Ii8<0x1D, MRMDestMem, (outs),
7969                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7970                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7971                TA, OpSize, VEX;
7972 }
7973
7974 let Predicates = [HasF16C] in {
7975   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7976   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7977   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7978   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7979 }
7980
7981 //===----------------------------------------------------------------------===//
7982 // AVX2 Instructions
7983 //===----------------------------------------------------------------------===//
7984
7985 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7986 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7987                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7988                  X86MemOperand x86memop> {
7989   let isCommutable = 1 in
7990   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7991         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7992         !strconcat(OpcodeStr,
7993             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7994         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7995         VEX_4V;
7996   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7997         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7998         !strconcat(OpcodeStr,
7999             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8000         [(set RC:$dst,
8001           (IntId RC:$src1,
8002            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8003         VEX_4V;
8004 }
8005
8006 let isCommutable = 0 in {
8007 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8008                                    VR128, memopv2i64, i128mem>;
8009 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8010                                     VR256, memopv4i64, i256mem>, VEX_L;
8011 }
8012
8013 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8014                   imm:$mask)),
8015           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8016 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8017                   imm:$mask)),
8018           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8019
8020 //===----------------------------------------------------------------------===//
8021 // VPBROADCAST - Load from memory and broadcast to all elements of the
8022 //               destination operand
8023 //
8024 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8025                           X86MemOperand x86memop, PatFrag ld_frag,
8026                           Intrinsic Int128, Intrinsic Int256> {
8027   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8028                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8029                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
8030   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8031                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8032                   [(set VR128:$dst,
8033                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
8034   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8035                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8036                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
8037   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8038                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8039                    [(set VR256:$dst,
8040                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8041                    VEX, VEX_L;
8042 }
8043
8044 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8045                                     int_x86_avx2_pbroadcastb_128,
8046                                     int_x86_avx2_pbroadcastb_256>;
8047 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8048                                     int_x86_avx2_pbroadcastw_128,
8049                                     int_x86_avx2_pbroadcastw_256>;
8050 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8051                                     int_x86_avx2_pbroadcastd_128,
8052                                     int_x86_avx2_pbroadcastd_256>;
8053 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8054                                     int_x86_avx2_pbroadcastq_128,
8055                                     int_x86_avx2_pbroadcastq_256>;
8056
8057 let Predicates = [HasAVX2] in {
8058   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8059           (VPBROADCASTBrm addr:$src)>;
8060   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8061           (VPBROADCASTBYrm addr:$src)>;
8062   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8063           (VPBROADCASTWrm addr:$src)>;
8064   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8065           (VPBROADCASTWYrm addr:$src)>;
8066   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8067           (VPBROADCASTDrm addr:$src)>;
8068   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8069           (VPBROADCASTDYrm addr:$src)>;
8070   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8071           (VPBROADCASTQrm addr:$src)>;
8072   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8073           (VPBROADCASTQYrm addr:$src)>;
8074
8075   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8076           (VPBROADCASTBrr VR128:$src)>;
8077   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8078           (VPBROADCASTBYrr VR128:$src)>;
8079   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8080           (VPBROADCASTWrr VR128:$src)>;
8081   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8082           (VPBROADCASTWYrr VR128:$src)>;
8083   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8084           (VPBROADCASTDrr VR128:$src)>;
8085   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8086           (VPBROADCASTDYrr VR128:$src)>;
8087   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8088           (VPBROADCASTQrr VR128:$src)>;
8089   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8090           (VPBROADCASTQYrr VR128:$src)>;
8091   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8092           (VBROADCASTSSrr VR128:$src)>;
8093   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8094           (VBROADCASTSSYrr VR128:$src)>;
8095   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8096           (VPBROADCASTQrr VR128:$src)>;
8097   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8098           (VBROADCASTSDYrr VR128:$src)>;
8099
8100   // Provide fallback in case the load node that is used in the patterns above
8101   // is used by additional users, which prevents the pattern selection.
8102   let AddedComplexity = 20 in {
8103     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8104               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8105     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8106               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8107     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8108               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8109
8110     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8111               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8112     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8113               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8114     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8115               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8116   }
8117 }
8118
8119 // AVX1 broadcast patterns
8120 let Predicates = [HasAVX1Only] in {
8121 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8122           (VBROADCASTSSYrm addr:$src)>;
8123 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8124           (VBROADCASTSDYrm addr:$src)>;
8125 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8126           (VBROADCASTSSrm addr:$src)>;
8127 }
8128
8129 let Predicates = [HasAVX] in {
8130 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8131           (VBROADCASTSSYrm addr:$src)>;
8132 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8133           (VBROADCASTSDYrm addr:$src)>;
8134 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8135           (VBROADCASTSSrm addr:$src)>;
8136
8137   // Provide fallback in case the load node that is used in the patterns above
8138   // is used by additional users, which prevents the pattern selection.
8139   let AddedComplexity = 20 in {
8140   // 128bit broadcasts:
8141   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8142             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8143   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8144             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8145               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8146               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8147   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8148             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8149               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8150               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8151
8152   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8153             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8154   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8155             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8156               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8157               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8158   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8159             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8160               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8161               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8162   }
8163 }
8164
8165 //===----------------------------------------------------------------------===//
8166 // VPERM - Permute instructions
8167 //
8168
8169 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8170                      ValueType OpVT> {
8171   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8172                    (ins VR256:$src1, VR256:$src2),
8173                    !strconcat(OpcodeStr,
8174                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8175                    [(set VR256:$dst,
8176                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8177                    VEX_4V, VEX_L;
8178   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8179                    (ins VR256:$src1, i256mem:$src2),
8180                    !strconcat(OpcodeStr,
8181                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8182                    [(set VR256:$dst,
8183                      (OpVT (X86VPermv VR256:$src1,
8184                             (bitconvert (mem_frag addr:$src2)))))]>,
8185                    VEX_4V, VEX_L;
8186 }
8187
8188 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
8189 let ExeDomain = SSEPackedSingle in
8190 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
8191
8192 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8193                          ValueType OpVT> {
8194   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8195                      (ins VR256:$src1, i8imm:$src2),
8196                      !strconcat(OpcodeStr,
8197                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8198                      [(set VR256:$dst,
8199                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8200                      VEX, VEX_L;
8201   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8202                      (ins i256mem:$src1, i8imm:$src2),
8203                      !strconcat(OpcodeStr,
8204                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8205                      [(set VR256:$dst,
8206                        (OpVT (X86VPermi (mem_frag addr:$src1),
8207                               (i8 imm:$src2))))]>, VEX, VEX_L;
8208 }
8209
8210 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
8211 let ExeDomain = SSEPackedDouble in
8212 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
8213
8214 //===----------------------------------------------------------------------===//
8215 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8216 //
8217 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8218           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8219           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8220           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8221                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8222 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8223           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8224           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8225           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
8226                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8227
8228 let Predicates = [HasAVX2] in {
8229 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8230           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8231 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8232           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8233 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8234           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8235
8236 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
8237                   (i8 imm:$imm))),
8238           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8239 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8240                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
8241           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8242 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
8243                   (i8 imm:$imm))),
8244           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8245 }
8246
8247
8248 //===----------------------------------------------------------------------===//
8249 // VINSERTI128 - Insert packed integer values
8250 //
8251 let neverHasSideEffects = 1 in {
8252 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8253           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8254           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8255           []>, VEX_4V, VEX_L;
8256 let mayLoad = 1 in
8257 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8258           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8259           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8260           []>, VEX_4V, VEX_L;
8261 }
8262
8263 let Predicates = [HasAVX2] in {
8264 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8265                                    (iPTR imm)),
8266           (VINSERTI128rr VR256:$src1, VR128:$src2,
8267                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8268 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8269                                    (iPTR imm)),
8270           (VINSERTI128rr VR256:$src1, VR128:$src2,
8271                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8272 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8273                                    (iPTR imm)),
8274           (VINSERTI128rr VR256:$src1, VR128:$src2,
8275                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8276 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8277                                    (iPTR imm)),
8278           (VINSERTI128rr VR256:$src1, VR128:$src2,
8279                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8280
8281 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8282                                    (iPTR imm)),
8283           (VINSERTI128rm VR256:$src1, addr:$src2,
8284                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8285 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8286                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8287                                    (iPTR imm)),
8288           (VINSERTI128rm VR256:$src1, addr:$src2,
8289                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8290 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8291                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8292                                    (iPTR imm)),
8293           (VINSERTI128rm VR256:$src1, addr:$src2,
8294                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8295 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8296                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8297                                    (iPTR imm)),
8298           (VINSERTI128rm VR256:$src1, addr:$src2,
8299                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8300 }
8301
8302 //===----------------------------------------------------------------------===//
8303 // VEXTRACTI128 - Extract packed integer values
8304 //
8305 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8306           (ins VR256:$src1, i8imm:$src2),
8307           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8308           [(set VR128:$dst,
8309             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8310           VEX, VEX_L;
8311 let neverHasSideEffects = 1, mayStore = 1 in
8312 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8313           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8314           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8315           VEX, VEX_L;
8316
8317 let Predicates = [HasAVX2] in {
8318 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8319           (v2i64 (VEXTRACTI128rr
8320                     (v4i64 VR256:$src1),
8321                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8322 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8323           (v4i32 (VEXTRACTI128rr
8324                     (v8i32 VR256:$src1),
8325                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8326 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8327           (v8i16 (VEXTRACTI128rr
8328                     (v16i16 VR256:$src1),
8329                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8330 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8331           (v16i8 (VEXTRACTI128rr
8332                     (v32i8 VR256:$src1),
8333                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8334
8335 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8336                          (iPTR imm))), addr:$dst),
8337           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8338            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8339 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8340                          (iPTR imm))), addr:$dst),
8341           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8342            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8343 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8344                          (iPTR imm))), addr:$dst),
8345           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8346            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8347 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8348                          (iPTR imm))), addr:$dst),
8349           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8350            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8351 }
8352
8353 //===----------------------------------------------------------------------===//
8354 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8355 //
8356 multiclass avx2_pmovmask<string OpcodeStr,
8357                          Intrinsic IntLd128, Intrinsic IntLd256,
8358                          Intrinsic IntSt128, Intrinsic IntSt256> {
8359   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8360              (ins VR128:$src1, i128mem:$src2),
8361              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8362              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8363   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8364              (ins VR256:$src1, i256mem:$src2),
8365              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8366              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8367              VEX_4V, VEX_L;
8368   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8369              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8370              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8371              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8372   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8373              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8374              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8375              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8376 }
8377
8378 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8379                                 int_x86_avx2_maskload_d,
8380                                 int_x86_avx2_maskload_d_256,
8381                                 int_x86_avx2_maskstore_d,
8382                                 int_x86_avx2_maskstore_d_256>;
8383 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8384                                 int_x86_avx2_maskload_q,
8385                                 int_x86_avx2_maskload_q_256,
8386                                 int_x86_avx2_maskstore_q,
8387                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8388
8389
8390 //===----------------------------------------------------------------------===//
8391 // Variable Bit Shifts
8392 //
8393 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8394                           ValueType vt128, ValueType vt256> {
8395   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8396              (ins VR128:$src1, VR128:$src2),
8397              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8398              [(set VR128:$dst,
8399                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8400              VEX_4V;
8401   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8402              (ins VR128:$src1, i128mem:$src2),
8403              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8404              [(set VR128:$dst,
8405                (vt128 (OpNode VR128:$src1,
8406                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8407              VEX_4V;
8408   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8409              (ins VR256:$src1, VR256:$src2),
8410              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8411              [(set VR256:$dst,
8412                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8413              VEX_4V, VEX_L;
8414   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8415              (ins VR256:$src1, i256mem:$src2),
8416              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8417              [(set VR256:$dst,
8418                (vt256 (OpNode VR256:$src1,
8419                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8420              VEX_4V, VEX_L;
8421 }
8422
8423 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8424 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8425 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8426 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8427 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8428
8429 //===----------------------------------------------------------------------===//
8430 // VGATHER - GATHER Operations
8431 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8432                        X86MemOperand memop128, X86MemOperand memop256> {
8433   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8434             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8435             !strconcat(OpcodeStr,
8436               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8437             []>, VEX_4VOp3;
8438   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8439             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8440             !strconcat(OpcodeStr,
8441               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8442             []>, VEX_4VOp3, VEX_L;
8443 }
8444
8445 let mayLoad = 1, Constraints
8446   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8447   in {
8448   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8449   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8450   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8451   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8452   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8453   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8454   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8455   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8456 }