lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 let Predicates = [HasSSE1] in {
 190   // MOVSSrm zeros the high parts of the register; represent this
 191   // with SUBREG_TO_REG.
 192   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 193             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 194   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 195             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 196   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 197             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 198 }
 199 let Predicates = [HasSSE2] in {
 200   // MOVSDrm zeros the high parts of the register; represent this
 201   // with SUBREG_TO_REG.
 202   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 203             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 204   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 205             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 206   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 207             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 208   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 209             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 210   def : Pat<(v2f64 (X86vzload addr:$src)),
 211             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 212 }
 213 }
 214
 215 let AddedComplexity = 20, Predicates = [HasAVX] in {
 216 // MOVSSrm zeros the high parts of the register; represent this
 217 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 218 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 219           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 220 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 221           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 222 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 223           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 224 // MOVSDrm zeros the high parts of the register; represent this
 225 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 226 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 227           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 228 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 229           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 230 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 231           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 232 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 233           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 234 def : Pat<(v2f64 (X86vzload addr:$src)),
 235           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 236 // Represent the same patterns above but in the form they appear for
 237 // 256-bit types
 238 def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 239                  (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 240           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 241 def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 242                  (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 243           (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 244 }
 245
 246 // Store scalar value to memory.
 247 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 248                   "movss\t{$src, $dst|$dst, $src}",
 249                   [(store FR32:$src, addr:$dst)]>;
 250 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 251                   "movsd\t{$src, $dst|$dst, $src}",
 252                   [(store FR64:$src, addr:$dst)]>;
 253
 254 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 255                   "movss\t{$src, $dst|$dst, $src}",
 256                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 257 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 258                   "movsd\t{$src, $dst|$dst, $src}",
 259                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 260
 261 // Extract and store.
 262 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 263                  addr:$dst),
 264           (MOVSSmr addr:$dst,
 265                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 266 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 267                  addr:$dst),
 268           (MOVSDmr addr:$dst,
 269                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 270
 271 // Move Aligned/Unaligned floating point values
 272 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 273                             X86MemOperand x86memop, PatFrag ld_frag,
 274                             string asm, Domain d,
 275                             bit IsReMaterializable = 1> {
 276 let neverHasSideEffects = 1 in
 277   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 278               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 279 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 280   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 281               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 282                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 283 }
 284
 285 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 286                               "movaps", SSEPackedSingle>, VEX;
 287 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 288                               "movapd", SSEPackedDouble>, OpSize, VEX;
 289 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 290                               "movups", SSEPackedSingle>, VEX;
 291 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 292                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 293
 294 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 295                               "movaps", SSEPackedSingle>, VEX;
 296 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 297                               "movapd", SSEPackedDouble>, OpSize, VEX;
 298 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 299                               "movups", SSEPackedSingle>, VEX;
 300 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 301                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 302 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 303                               "movaps", SSEPackedSingle>, TB;
 304 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 305                               "movapd", SSEPackedDouble>, TB, OpSize;
 306 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 307                               "movups", SSEPackedSingle>, TB;
 308 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 309                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 310
 311 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 312                    "movaps\t{$src, $dst|$dst, $src}",
 313                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 314 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 315                    "movapd\t{$src, $dst|$dst, $src}",
 316                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 317 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 318                    "movups\t{$src, $dst|$dst, $src}",
 319                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 320 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 321                    "movupd\t{$src, $dst|$dst, $src}",
 322                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 323 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 324                    "movaps\t{$src, $dst|$dst, $src}",
 325                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 326 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 327                    "movapd\t{$src, $dst|$dst, $src}",
 328                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 329 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 330                    "movups\t{$src, $dst|$dst, $src}",
 331                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 332 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 333                    "movupd\t{$src, $dst|$dst, $src}",
 334                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 335
 336 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 337 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 338           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 339
 340 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 341 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 342           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 343
 344 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 345                    "movaps\t{$src, $dst|$dst, $src}",
 346                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 347 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 348                    "movapd\t{$src, $dst|$dst, $src}",
 349                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 350 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 351                    "movups\t{$src, $dst|$dst, $src}",
 352                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 353 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 354                    "movupd\t{$src, $dst|$dst, $src}",
 355                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 356
 357 // Intrinsic forms of MOVUPS/D load and store
 358 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 359            (ins f128mem:$dst, VR128:$src),
 360            "movups\t{$src, $dst|$dst, $src}",
 361            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 362 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 363            (ins f128mem:$dst, VR128:$src),
 364            "movupd\t{$src, $dst|$dst, $src}",
 365            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 366
 367 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 368                        "movups\t{$src, $dst|$dst, $src}",
 369                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 370 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 371                        "movupd\t{$src, $dst|$dst, $src}",
 372                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 373
 374 // Move Low/High packed floating point values
 375 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 376                                  PatFrag mov_frag, string base_opc,
 377                                  string asm_opr> {
 378   def PSrm : PI<opc, MRMSrcMem,
 379          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 380          !strconcat(base_opc, "s", asm_opr),
 381      [(set RC:$dst,
 382        (mov_frag RC:$src1,
 383               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 384               SSEPackedSingle>, TB;
 385
 386   def PDrm : PI<opc, MRMSrcMem,
 387          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 388          !strconcat(base_opc, "d", asm_opr),
 389      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 390                               (scalar_to_vector (loadf64 addr:$src2)))))],
 391               SSEPackedDouble>, TB, OpSize;
 392 }
 393
 394 let AddedComplexity = 20 in {
 395   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 396                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 397   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 398                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 399 }
 400 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 401   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 402                                    "\t{$src2, $dst|$dst, $src2}">;
 403   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 404                                    "\t{$src2, $dst|$dst, $src2}">;
 405 }
 406
 407 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 408                    "movlps\t{$src, $dst|$dst, $src}",
 409                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 410                                  (iPTR 0))), addr:$dst)]>, VEX;
 411 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 412                    "movlpd\t{$src, $dst|$dst, $src}",
 413                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 414                                  (iPTR 0))), addr:$dst)]>, VEX;
 415 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 416                    "movlps\t{$src, $dst|$dst, $src}",
 417                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 418                                  (iPTR 0))), addr:$dst)]>;
 419 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 420                    "movlpd\t{$src, $dst|$dst, $src}",
 421                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 422                                  (iPTR 0))), addr:$dst)]>;
 423
 424 // v2f64 extract element 1 is always custom lowered to unpack high to low
 425 // and extract element 0 so the non-store version isn't too horrible.
 426 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 427                    "movhps\t{$src, $dst|$dst, $src}",
 428                    [(store (f64 (vector_extract
 429                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 430                                          (undef)), (iPTR 0))), addr:$dst)]>,
 431                    VEX;
 432 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 433                    "movhpd\t{$src, $dst|$dst, $src}",
 434                    [(store (f64 (vector_extract
 435                                  (v2f64 (unpckh VR128:$src, (undef))),
 436                                  (iPTR 0))), addr:$dst)]>,
 437                    VEX;
 438 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 439                    "movhps\t{$src, $dst|$dst, $src}",
 440                    [(store (f64 (vector_extract
 441                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 442                                          (undef)), (iPTR 0))), addr:$dst)]>;
 443 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 444                    "movhpd\t{$src, $dst|$dst, $src}",
 445                    [(store (f64 (vector_extract
 446                                  (v2f64 (unpckh VR128:$src, (undef))),
 447                                  (iPTR 0))), addr:$dst)]>;
 448
 449 let AddedComplexity = 20 in {
 450   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 451                                        (ins VR128:$src1, VR128:$src2),
 452                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 453                       [(set VR128:$dst,
 454                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 455                       VEX_4V;
 456   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 457                                        (ins VR128:$src1, VR128:$src2),
 458                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 459                       [(set VR128:$dst,
 460                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 461                       VEX_4V;
 462 }
 463 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 464   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 465                                        (ins VR128:$src1, VR128:$src2),
 466                       "movlhps\t{$src2, $dst|$dst, $src2}",
 467                       [(set VR128:$dst,
 468                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 469   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 470                                        (ins VR128:$src1, VR128:$src2),
 471                       "movhlps\t{$src2, $dst|$dst, $src2}",
 472                       [(set VR128:$dst,
 473                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 474 }
 475
 476 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 477           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 478 let AddedComplexity = 20 in {
 479   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 480             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 481   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 482             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 483 }
 484
 485 //===----------------------------------------------------------------------===//
 486 // SSE 1 & 2 - Conversion Instructions
 487 //===----------------------------------------------------------------------===//
 488
 489 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 490                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 491                      string asm> {
 492   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 493                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 494   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 495                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 496 }
 497
 498 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 499                           X86MemOperand x86memop, string asm> {
 500   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 501                         []>;
 502   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 503                         []>;
 504 }
 505
 506 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 507                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 508                          string asm, Domain d> {
 509   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 510                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 511   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 512                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 513 }
 514
 515 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 516                           X86MemOperand x86memop, string asm> {
 517   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 518               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 519   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 520               (ins DstRC:$src1, x86memop:$src),
 521               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 522 }
 523
 524 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 525                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 526 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 527                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 528                                 VEX_W;
 529 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 530                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 531 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 532                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 533                                 VEX, VEX_W;
 534
 535 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 536 // register, but the same isn't true when only using memory operands,
 537 // provide other assembly "l" and "q" forms to address this explicitly
 538 // where appropriate to do so.
 539 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 540                                   VEX_4V;
 541 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 542                                   VEX_4V, VEX_W;
 543 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 544                                   VEX_4V;
 545 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 546                                   VEX_4V;
 547 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 548                                   VEX_4V, VEX_W;
 549
 550 let Predicates = [HasAVX] in {
 551   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
 552             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 553   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
 554             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
 555   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
 556             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
 557   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
 558             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
 559
 560   def : Pat<(f32 (sint_to_fp GR32:$src)),
 561             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
 562   def : Pat<(f32 (sint_to_fp GR64:$src)),
 563             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
 564   def : Pat<(f64 (sint_to_fp GR32:$src)),
 565             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
 566   def : Pat<(f64 (sint_to_fp GR64:$src)),
 567             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
 568 }
 569
 570 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 571                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 572 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 573                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 574 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 575                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 576 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 577                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 578 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 579                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 580 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 581                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 582 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 583                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 584 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 585                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 586
 587 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 588 // and/or XMM operand(s).
 589
 590 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 591                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 592                          string asm> {
 593   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 594               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 595               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 596   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 598               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 599 }
 600
 601 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 602                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 603                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 604   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 605               !if(Is2Addr,
 606                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 607                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 608               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 609   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 610               (ins DstRC:$src1, x86memop:$src2),
 611               !if(Is2Addr,
 612                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 613                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 614               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 615 }
 616
 617 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 618                       f128mem, load, "cvtsd2si">, XD, VEX;
 619 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 620                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 621                       XD, VEX, VEX_W;
 622
 623 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 624 // Get rid of this hack or rename the intrinsics, there are several
 625 // intructions that only match with the intrinsic form, why create duplicates
 626 // to let them be recognized by the assembler?
 627 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 628                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 629 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 630                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 631 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 632                 f128mem, load, "cvtsd2si{l}">, XD;
 633 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 634                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 635
 636
 637 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 638           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 639 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 640           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 641           VEX_W;
 642 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 643           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 644 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 645           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 646           VEX_4V, VEX_W;
 647
 648 let Constraints = "$src1 = $dst" in {
 649   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 650                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 651                         "cvtsi2ss">, XS;
 652   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 653                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 654                         "cvtsi2ss{q}">, XS, REX_W;
 655   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 656                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 657                         "cvtsi2sd">, XD;
 658   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 659                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 660                         "cvtsi2sd">, XD, REX_W;
 661 }
 662
 663 /// SSE 1 Only
 664
 665 // Aliases for intrinsics
 666 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 667                                     f32mem, load, "cvttss2si">, XS, VEX;
 668 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 669                                     int_x86_sse_cvttss2si64, f32mem, load,
 670                                     "cvttss2si">, XS, VEX, VEX_W;
 671 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 672                                     f128mem, load, "cvttsd2si">, XD, VEX;
 673 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 674                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 675                                     "cvttsd2si">, XD, VEX, VEX_W;
 676 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 677                                     f32mem, load, "cvttss2si">, XS;
 678 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 679                                     int_x86_sse_cvttss2si64, f32mem, load,
 680                                     "cvttss2si{q}">, XS, REX_W;
 681 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 682                                     f128mem, load, "cvttsd2si">, XD;
 683 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 684                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 685                                     "cvttsd2si{q}">, XD, REX_W;
 686
 687 let Pattern = []<dag> in {
 688 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 689                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 690 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 691                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 692                                VEX_W;
 693 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 694                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 695                                SSEPackedSingle>, TB, VEX;
 696 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 697                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 698                                SSEPackedSingle>, TB, VEX;
 699 }
 700
 701 let Pattern = []<dag> in {
 702 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 703                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 704 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 705                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 706 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 707                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 708                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 709 }
 710
 711 let Predicates = [HasSSE1] in {
 712   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 713             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 714   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 715             (CVTSS2SIrm addr:$src)>;
 716   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 717             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 718   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 719             (CVTSS2SI64rm addr:$src)>;
 720 }
 721
 722 let Predicates = [HasAVX] in {
 723   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 724             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 725   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 726             (VCVTSS2SIrm addr:$src)>;
 727   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 728             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 729   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 730             (VCVTSS2SI64rm addr:$src)>;
 731 }
 732
 733 /// SSE 2 Only
 734
 735 // Convert scalar double to scalar single
 736 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 737                        (ins FR64:$src1, FR64:$src2),
 738                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 739                       VEX_4V;
 740 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 741                        (ins FR64:$src1, f64mem:$src2),
 742                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 743                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 744 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 745         Requires<[HasAVX]>;
 746
 747 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 748                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 749                       [(set FR32:$dst, (fround FR64:$src))]>;
 750 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 751                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 752                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 753                   Requires<[HasSSE2, OptForSize]>;
 754
 755 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 756                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 757                       XS, VEX_4V;
 758 let Constraints = "$src1 = $dst" in
 759 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 760                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 761
 762 // Convert scalar single to scalar double
 763 // SSE2 instructions with XS prefix
 764 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 765                     (ins FR32:$src1, FR32:$src2),
 766                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 767                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 768 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 769                     (ins FR32:$src1, f32mem:$src2),
 770                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 771                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 772
 773 let Predicates = [HasAVX] in {
 774   def : Pat<(f64 (fextend FR32:$src)),
 775             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
 776   def : Pat<(fextend (loadf32 addr:$src)),
 777             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 778   def : Pat<(extloadf32 addr:$src),
 779             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 780 }
 781
 782 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 783                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 784                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 785                  Requires<[HasSSE2]>;
 786 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 787                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 788                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 789                  Requires<[HasSSE2, OptForSize]>;
 790
 791 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 792                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 793                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 794                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 795                                        VR128:$src2))]>, XS, VEX_4V,
 796                     Requires<[HasAVX]>;
 797 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 798                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 799                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 800                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 801                                        (load addr:$src2)))]>, XS, VEX_4V,
 802                     Requires<[HasAVX]>;
 803 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 804 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 805                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 806                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 807                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 808                                        VR128:$src2))]>, XS,
 809                     Requires<[HasSSE2]>;
 810 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 811                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 812                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 813                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 814                                        (load addr:$src2)))]>, XS,
 815                     Requires<[HasSSE2]>;
 816 }
 817
 818 def : Pat<(extloadf32 addr:$src),
 819           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 820       Requires<[HasSSE2, OptForSpeed]>;
 821
 822 // Convert doubleword to packed single/double fp
 823 // SSE2 instructions without OpSize prefix
 824 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 825                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 826                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 827                      TB, VEX, Requires<[HasAVX]>;
 828 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 829                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 830                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 831                                         (bitconvert (memopv2i64 addr:$src))))]>,
 832                      TB, VEX, Requires<[HasAVX]>;
 833 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 834                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 835                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 836                      TB, Requires<[HasSSE2]>;
 837 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 838                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 839                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 840                                         (bitconvert (memopv2i64 addr:$src))))]>,
 841                      TB, Requires<[HasSSE2]>;
 842
 843 // FIXME: why the non-intrinsic version is described as SSE3?
 844 // SSE2 instructions with XS prefix
 845 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 846                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 847                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 848                      XS, VEX, Requires<[HasAVX]>;
 849 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 850                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 851                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 852                                         (bitconvert (memopv2i64 addr:$src))))]>,
 853                      XS, VEX, Requires<[HasAVX]>;
 854 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 855                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 856                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 857                      XS, Requires<[HasSSE2]>;
 858 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 859                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 860                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 861                                         (bitconvert (memopv2i64 addr:$src))))]>,
 862                      XS, Requires<[HasSSE2]>;
 863
 864
 865 // Convert packed single/double fp to doubleword
 866 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 867                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 868 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 869                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 870 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 871                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 872 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 873                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 874 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 875                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 876 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 877                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 878
 879 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 880                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 881                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 882                         VEX;
 883 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 884                          (ins f128mem:$src),
 885                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 886                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 887                                             (memop addr:$src)))]>, VEX;
 888 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 889                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 890                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 891 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 892                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 893                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 894                                             (memop addr:$src)))]>;
 895
 896 // SSE2 packed instructions with XD prefix
 897 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 898                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 899                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 900                      XD, VEX, Requires<[HasAVX]>;
 901 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 902                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 903                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 904                                           (memop addr:$src)))]>,
 905                      XD, VEX, Requires<[HasAVX]>;
 906 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 907                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 908                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 909                      XD, Requires<[HasSSE2]>;
 910 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 911                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 912                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 913                                           (memop addr:$src)))]>,
 914                      XD, Requires<[HasSSE2]>;
 915
 916
 917 // Convert with truncation packed single/double fp to doubleword
 918 // SSE2 packed instructions with XS prefix
 919 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 920                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 921 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 922                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 923 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 924                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 925 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 926                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 927 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 928                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 929                       [(set VR128:$dst,
 930                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 931 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 932                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 933                       [(set VR128:$dst,
 934                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 935
 936 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 937                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 938                         [(set VR128:$dst,
 939                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 940                       XS, VEX, Requires<[HasAVX]>;
 941 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 942                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 943                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 944                                            (memop addr:$src)))]>,
 945                       XS, VEX, Requires<[HasAVX]>;
 946
 947 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
 948           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
 949 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
 950           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
 951
 952 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
 953           (Int_VCVTDQ2PSrr VR128:$src)>, Requires<[HasAVX]>;
 954 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
 955           (VCVTTPS2DQrr VR128:$src)>, Requires<[HasAVX]>;
 956 def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
 957           (VCVTDQ2PSYrr VR256:$src)>, Requires<[HasAVX]>;
 958 def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
 959           (VCVTTPS2DQYrr VR256:$src)>, Requires<[HasAVX]>;
 960
 961 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 962                             (ins VR128:$src),
 963                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 964                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 965                        VEX;
 966 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 967                           (ins f128mem:$src),
 968                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 969                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 970                                              (memop addr:$src)))]>, VEX;
 971 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 972                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 973                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 974 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 975                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 976                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 977                                         (memop addr:$src)))]>;
 978
 979 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 980 // register, but the same isn't true when using memory operands instead.
 981 // Provide other assembly rr and rm forms to address this explicitly.
 982 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 983                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 984 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 985                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 986
 987 // XMM only
 988 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 989                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 990 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 991                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 992
 993 // YMM only
 994 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 995                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 996 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 997                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 998
 999 // Convert packed single to packed double
1000 let Predicates = [HasAVX] in {
1001                   // SSE2 instructions without OpSize prefix
1002 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1003                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1004 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1005                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1006 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1007                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1008 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1009                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1010 }
1011 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1012                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1013 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1014                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1015
1016 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1017                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1018                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1019                      VEX, Requires<[HasAVX]>;
1020 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1021                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1022                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1023                                           (load addr:$src)))]>,
1024                      VEX, Requires<[HasAVX]>;
1025 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1026                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1027                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1028                      TB, Requires<[HasSSE2]>;
1029 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1030                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1031                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1032                                           (load addr:$src)))]>,
1033                      TB, Requires<[HasSSE2]>;
1034
1035 // Convert packed double to packed single
1036 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1037 // register, but the same isn't true when using memory operands instead.
1038 // Provide other assembly rr and rm forms to address this explicitly.
1039 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1040                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1041 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1042                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1043
1044 // XMM only
1045 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1046                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1047 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1048                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1049
1050 // YMM only
1051 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1052                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1053 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1054                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1055 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1056                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1057 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1058                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1059
1060
1061 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1062                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1063                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1064 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1065                          (ins f128mem:$src),
1066                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1067                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1068                                             (memop addr:$src)))]>;
1069 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1070                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1071                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1072 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1073                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1074                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1075                                             (memop addr:$src)))]>;
1076
1077 // AVX 256-bit register conversion intrinsics
1078 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1079 // whenever possible to avoid declaring two versions of each one.
1080 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1081           (VCVTDQ2PSYrr VR256:$src)>;
1082 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1083           (VCVTDQ2PSYrm addr:$src)>;
1084
1085 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1086           (VCVTPD2PSYrr VR256:$src)>;
1087 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1088           (VCVTPD2PSYrm addr:$src)>;
1089
1090 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1091           (VCVTPS2DQYrr VR256:$src)>;
1092 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1093           (VCVTPS2DQYrm addr:$src)>;
1094
1095 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1096           (VCVTPS2PDYrr VR128:$src)>;
1097 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1098           (VCVTPS2PDYrm addr:$src)>;
1099
1100 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1101           (VCVTTPD2DQYrr VR256:$src)>;
1102 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1103           (VCVTTPD2DQYrm addr:$src)>;
1104
1105 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1106           (VCVTTPS2DQYrr VR256:$src)>;
1107 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1108           (VCVTTPS2DQYrm addr:$src)>;
1109
1110 // Match fround and fextend for 128/256-bit conversions
1111 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1112           (VCVTPD2PSYrr VR256:$src)>;
1113 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1114           (VCVTPD2PSYrm addr:$src)>;
1115
1116 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1117           (VCVTPS2PDYrr VR128:$src)>;
1118 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1119           (VCVTPS2PDYrm addr:$src)>;
1120
1121 //===----------------------------------------------------------------------===//
1122 // SSE 1 & 2 - Compare Instructions
1123 //===----------------------------------------------------------------------===//
1124
1125 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1126 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1127                             string asm, string asm_alt> {
1128   let isAsmParserOnly = 1 in {
1129     def rr : SIi8<0xC2, MRMSrcReg,
1130                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1131                   asm, []>;
1132     let mayLoad = 1 in
1133     def rm : SIi8<0xC2, MRMSrcMem,
1134                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1135                   asm, []>;
1136   }
1137
1138   // Accept explicit immediate argument form instead of comparison code.
1139   def rr_alt : SIi8<0xC2, MRMSrcReg,
1140                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1141                 asm_alt, []>;
1142   let mayLoad = 1 in
1143   def rm_alt : SIi8<0xC2, MRMSrcMem,
1144                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1145                 asm_alt, []>;
1146 }
1147
1148 let neverHasSideEffects = 1 in {
1149   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1150                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1151                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1152                   XS, VEX_4V;
1153   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1154                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1155                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1156                   XD, VEX_4V;
1157 }
1158
1159 let Constraints = "$src1 = $dst" in {
1160 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1161                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1162                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1163                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1164 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1165                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1166                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1167                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1168 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1169                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1170                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1171                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1172 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1173                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1174                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1175                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1176 }
1177 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1178 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1179                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1180                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1181 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1182                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1183                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1184 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1185                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1186                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1187 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1188                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1189                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1190 }
1191
1192 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1193                          Intrinsic Int, string asm> {
1194   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1195                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1196                         [(set VR128:$dst, (Int VR128:$src1,
1197                                                VR128:$src, imm:$cc))]>;
1198   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1199                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1200                         [(set VR128:$dst, (Int VR128:$src1,
1201                                                (load addr:$src), imm:$cc))]>;
1202 }
1203
1204 // Aliases to match intrinsics which expect XMM operand(s).
1205 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1206                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1207                      XS, VEX_4V;
1208 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1209                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1210                      XD, VEX_4V;
1211 let Constraints = "$src1 = $dst" in {
1212   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1213                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1214   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1215                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1216 }
1217
1218
1219 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1220 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1221                             ValueType vt, X86MemOperand x86memop,
1222                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1223   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1224                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1225                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1226   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1227                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1228                      [(set EFLAGS, (OpNode (vt RC:$src1),
1229                                            (ld_frag addr:$src2)))], d>;
1230 }
1231
1232 let Defs = [EFLAGS] in {
1233   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1234                                   "ucomiss", SSEPackedSingle>, VEX;
1235   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1236                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1237   let Pattern = []<dag> in {
1238     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1239                                     "comiss", SSEPackedSingle>, VEX;
1240     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1241                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1242   }
1243
1244   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1245                             load, "ucomiss", SSEPackedSingle>, VEX;
1246   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1247                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1248
1249   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1250                             load, "comiss", SSEPackedSingle>, VEX;
1251   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1252                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1253   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1254                                   "ucomiss", SSEPackedSingle>, TB;
1255   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1256                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1257
1258   let Pattern = []<dag> in {
1259     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1260                                     "comiss", SSEPackedSingle>, TB;
1261     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1262                                     "comisd", SSEPackedDouble>, TB, OpSize;
1263   }
1264
1265   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1266                               load, "ucomiss", SSEPackedSingle>, TB;
1267   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1268                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1269
1270   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1271                                   "comiss", SSEPackedSingle>, TB;
1272   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1273                                   "comisd", SSEPackedDouble>, TB, OpSize;
1274 } // Defs = [EFLAGS]
1275
1276 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1277 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1278                             Intrinsic Int, string asm, string asm_alt,
1279                             Domain d> {
1280   let isAsmParserOnly = 1 in {
1281     def rri : PIi8<0xC2, MRMSrcReg,
1282                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1283                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1284     def rmi : PIi8<0xC2, MRMSrcMem,
1285                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1286                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1287   }
1288
1289   // Accept explicit immediate argument form instead of comparison code.
1290   def rri_alt : PIi8<0xC2, MRMSrcReg,
1291              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1292              asm_alt, [], d>;
1293   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1294              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1295              asm_alt, [], d>;
1296 }
1297
1298 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1299                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1300                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1301                SSEPackedSingle>, VEX_4V;
1302 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1303                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1304                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1305                SSEPackedDouble>, OpSize, VEX_4V;
1306 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1307                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1308                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1309                SSEPackedSingle>, VEX_4V;
1310 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1311                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1312                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1313                SSEPackedDouble>, OpSize, VEX_4V;
1314 let Constraints = "$src1 = $dst" in {
1315   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1316                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1317                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1318                  SSEPackedSingle>, TB;
1319   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1320                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1321                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1322                  SSEPackedDouble>, TB, OpSize;
1323 }
1324
1325 let Predicates = [HasSSE1] in {
1326 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1327           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1328 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1329           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1330 }
1331
1332 let Predicates = [HasSSE2] in {
1333 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1334           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1335 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1336           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1337 }
1338
1339 let Predicates = [HasAVX] in {
1340 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1341           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1342 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1343           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1344 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1345           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1346 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1347           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1348
1349 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
1350           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
1351 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
1352           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
1353 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
1354           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
1355 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
1356           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
1357 }
1358
1359 //===----------------------------------------------------------------------===//
1360 // SSE 1 & 2 - Shuffle Instructions
1361 //===----------------------------------------------------------------------===//
1362
1363 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1364 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1365                          ValueType vt, string asm, PatFrag mem_frag,
1366                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1367   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1368                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1369                    [(set RC:$dst, (vt (shufp:$src3
1370                             RC:$src1, (mem_frag addr:$src2))))], d>;
1371   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1372     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1373                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1374                    [(set RC:$dst,
1375                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1376 }
1377
1378 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1379            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1380            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1381 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1382            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1383            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1384 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1385            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1386            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1387 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1388            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1389            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1390
1391 let Constraints = "$src1 = $dst" in {
1392   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1393                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1394                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1395                     TB;
1396   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1397                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1398                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1399 }
1400
1401 //===----------------------------------------------------------------------===//
1402 // SSE 1 & 2 - Unpack Instructions
1403 //===----------------------------------------------------------------------===//
1404
1405 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1406 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1407                                    PatFrag mem_frag, RegisterClass RC,
1408                                    X86MemOperand x86memop, string asm,
1409                                    Domain d> {
1410     def rr : PI<opc, MRMSrcReg,
1411                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1412                 asm, [(set RC:$dst,
1413                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1414     def rm : PI<opc, MRMSrcMem,
1415                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1416                 asm, [(set RC:$dst,
1417                            (vt (OpNode RC:$src1,
1418                                        (mem_frag addr:$src2))))], d>;
1419 }
1420
1421 let AddedComplexity = 10 in {
1422   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1423         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1424                        SSEPackedSingle>, VEX_4V;
1425   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1426         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1427                        SSEPackedDouble>, OpSize, VEX_4V;
1428   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1429         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1430                        SSEPackedSingle>, VEX_4V;
1431   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1432         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1433                        SSEPackedDouble>, OpSize, VEX_4V;
1434
1435   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1436         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1437                        SSEPackedSingle>, VEX_4V;
1438   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1439         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1440                        SSEPackedDouble>, OpSize, VEX_4V;
1441   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1442         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1443                        SSEPackedSingle>, VEX_4V;
1444   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1445         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1446                        SSEPackedDouble>, OpSize, VEX_4V;
1447
1448   let Constraints = "$src1 = $dst" in {
1449     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1450           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1451                          SSEPackedSingle>, TB;
1452     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1453           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1454                          SSEPackedDouble>, TB, OpSize;
1455     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1456           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1457                          SSEPackedSingle>, TB;
1458     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1459           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1460                          SSEPackedDouble>, TB, OpSize;
1461   } // Constraints = "$src1 = $dst"
1462 } // AddedComplexity
1463
1464 //===----------------------------------------------------------------------===//
1465 // SSE 1 & 2 - Extract Floating-Point Sign mask
1466 //===----------------------------------------------------------------------===//
1467
1468 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1469 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1470                                 Domain d> {
1471   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1472                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1473                      [(set GR32:$dst, (Int RC:$src))], d>;
1474   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1475                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1476 }
1477
1478 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1479                                      SSEPackedSingle>, TB;
1480 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1481                                      SSEPackedDouble>, TB, OpSize;
1482
1483 def : Pat<(i32 (X86fgetsign FR32:$src)),
1484           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1485                                        sub_ss))>, Requires<[HasSSE1]>;
1486 def : Pat<(i64 (X86fgetsign FR32:$src)),
1487           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1488                                        sub_ss))>, Requires<[HasSSE1]>;
1489 def : Pat<(i32 (X86fgetsign FR64:$src)),
1490           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1491                                        sub_sd))>, Requires<[HasSSE2]>;
1492 def : Pat<(i64 (X86fgetsign FR64:$src)),
1493           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1494                                        sub_sd))>, Requires<[HasSSE2]>;
1495
1496 let Predicates = [HasAVX] in {
1497   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1498                                         "movmskps", SSEPackedSingle>, TB, VEX;
1499   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1500                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1501                                         VEX;
1502   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1503                                         "movmskps", SSEPackedSingle>, TB, VEX;
1504   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1505                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1506                                         VEX;
1507
1508   def : Pat<(i32 (X86fgetsign FR32:$src)),
1509             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1510                                           sub_ss))>;
1511   def : Pat<(i64 (X86fgetsign FR32:$src)),
1512             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
1513                                           sub_ss))>;
1514   def : Pat<(i32 (X86fgetsign FR64:$src)),
1515             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1516                                           sub_sd))>;
1517   def : Pat<(i64 (X86fgetsign FR64:$src)),
1518             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
1519                                           sub_sd))>;
1520
1521   // Assembler Only
1522   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1523              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1524   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1525              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1526              VEX;
1527   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1528              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1529   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1530              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1531              VEX;
1532 }
1533
1534 //===----------------------------------------------------------------------===//
1535 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1536 //===----------------------------------------------------------------------===//
1537
1538 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1539 // names that start with 'Fs'.
1540
1541 // Alias instructions that map fld0 to pxor for sse.
1542 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1543     canFoldAsLoad = 1 in {
1544   // FIXME: Set encoding to pseudo!
1545 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1546                  [(set FR32:$dst, fp32imm0)]>,
1547                  Requires<[HasSSE1]>, TB, OpSize;
1548 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1549                  [(set FR64:$dst, fpimm0)]>,
1550                Requires<[HasSSE2]>, TB, OpSize;
1551 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1552                   [(set FR32:$dst, fp32imm0)]>,
1553                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1554 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1555                   [(set FR64:$dst, fpimm0)]>,
1556                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1557 }
1558
1559 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1560 // bits are disregarded.
1561 let neverHasSideEffects = 1 in {
1562 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1563                      "movaps\t{$src, $dst|$dst, $src}", []>;
1564 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1565                      "movapd\t{$src, $dst|$dst, $src}", []>;
1566 }
1567
1568 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1569 // bits are disregarded.
1570 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1571 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1572                      "movaps\t{$src, $dst|$dst, $src}",
1573                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1574 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1575                      "movapd\t{$src, $dst|$dst, $src}",
1576                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1577 }
1578
1579 //===----------------------------------------------------------------------===//
1580 // SSE 1 & 2 - Logical Instructions
1581 //===----------------------------------------------------------------------===//
1582
1583 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1584 ///
1585 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1586                                        SDNode OpNode> {
1587   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1588               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1589
1590   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1591         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1592
1593   let Constraints = "$src1 = $dst" in {
1594     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1595                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1596
1597     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1598                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1599   }
1600 }
1601
1602 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1603 let mayLoad = 0 in {
1604   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1605   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1606   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1607 }
1608
1609 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1610   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1611
1612 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1613 ///
1614 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1615                                    SDNode OpNode> {
1616   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
1617   // are all promoted to v2i64, and the patterns are covered by the int
1618   // version. This is needed in SSE only, because v2i64 isn't supported on
1619   // SSE1, but only on SSE2.
1620   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1621        !strconcat(OpcodeStr, "ps"), f128mem, [],
1622        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1623                                  (memopv2i64 addr:$src2)))], 0>, VEX_4V;
1624
1625   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1626        !strconcat(OpcodeStr, "pd"), f128mem,
1627        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1628                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1629        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1630                                  (memopv2i64 addr:$src2)))], 0>,
1631                                                  OpSize, VEX_4V;
1632   let Constraints = "$src1 = $dst" in {
1633     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1634          !strconcat(OpcodeStr, "ps"), f128mem,
1635          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1636          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1637                                    (memopv2i64 addr:$src2)))]>, TB;
1638
1639     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1640          !strconcat(OpcodeStr, "pd"), f128mem,
1641          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1642                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1643          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1644                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
1645   }
1646 }
1647
1648 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1649 ///
1650 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
1651                                      SDNode OpNode> {
1652     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1653           !strconcat(OpcodeStr, "ps"), f256mem,
1654           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
1655           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
1656                                     (memopv4i64 addr:$src2)))], 0>, VEX_4V;
1657
1658     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1659           !strconcat(OpcodeStr, "pd"), f256mem,
1660           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1661                                     (bc_v4i64 (v4f64 VR256:$src2))))],
1662           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1663                                     (memopv4i64 addr:$src2)))], 0>,
1664                                     OpSize, VEX_4V;
1665 }
1666
1667 // AVX 256-bit packed logical ops forms
1668 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
1669 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
1670 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
1671 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
1672
1673 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1674 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1675 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1676 let isCommutable = 0 in
1677   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
1678
1679 //===----------------------------------------------------------------------===//
1680 // SSE 1 & 2 - Arithmetic Instructions
1681 //===----------------------------------------------------------------------===//
1682
1683 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1684 /// vector forms.
1685 ///
1686 /// In addition, we also have a special variant of the scalar form here to
1687 /// represent the associated intrinsic operation.  This form is unlike the
1688 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1689 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1690 ///
1691 /// These three forms can each be reg+reg or reg+mem.
1692 ///
1693
1694 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1695 /// classes below
1696 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1697                                   bit Is2Addr = 1> {
1698   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1699                             OpNode, FR32, f32mem, Is2Addr>, XS;
1700   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1701                             OpNode, FR64, f64mem, Is2Addr>, XD;
1702 }
1703
1704 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1705                                    bit Is2Addr = 1> {
1706   let mayLoad = 0 in {
1707   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1708               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1709   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1710               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1711   }
1712 }
1713
1714 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1715                                     SDNode OpNode> {
1716   let mayLoad = 0 in {
1717     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1718                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1719     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1720                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1721   }
1722 }
1723
1724 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1725                                       bit Is2Addr = 1> {
1726   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1727      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1728   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1729      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1730 }
1731
1732 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1733                                       bit Is2Addr = 1> {
1734   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1735      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1736                                               SSEPackedSingle, Is2Addr>, TB;
1737
1738   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1739      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1740                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1741 }
1742
1743 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1744   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1745      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1746       SSEPackedSingle, 0>, TB;
1747
1748   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1749      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1750       SSEPackedDouble, 0>, TB, OpSize;
1751 }
1752
1753 // Binary Arithmetic instructions
1754 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1755             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1756             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1757             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1758 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1759             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1760             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1761             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1762
1763 let isCommutable = 0 in {
1764   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1765               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1766               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1767               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1768   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1769               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1770               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1771               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1772   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1773               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1774               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1775               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1776               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1777               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1778   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1779               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1780               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1781               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1782               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1783               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1784 }
1785
1786 let Constraints = "$src1 = $dst" in {
1787   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1788              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1789              basic_sse12_fp_binop_s_int<0x58, "add">;
1790   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1791              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1792              basic_sse12_fp_binop_s_int<0x59, "mul">;
1793
1794   let isCommutable = 0 in {
1795     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1796                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1797                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1798     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1799                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1800                basic_sse12_fp_binop_s_int<0x5E, "div">;
1801     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1802                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1803                basic_sse12_fp_binop_s_int<0x5F, "max">,
1804                basic_sse12_fp_binop_p_int<0x5F, "max">;
1805     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1806                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1807                basic_sse12_fp_binop_s_int<0x5D, "min">,
1808                basic_sse12_fp_binop_p_int<0x5D, "min">;
1809   }
1810 }
1811
1812 /// Unop Arithmetic
1813 /// In addition, we also have a special variant of the scalar form here to
1814 /// represent the associated intrinsic operation.  This form is unlike the
1815 /// plain scalar form, in that it takes an entire vector (instead of a
1816 /// scalar) and leaves the top elements undefined.
1817 ///
1818 /// And, we have a special variant form for a full-vector intrinsic form.
1819
1820 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1821 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1822                           SDNode OpNode, Intrinsic F32Int> {
1823   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1824                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1825                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1826   // For scalar unary operations, fold a load into the operation
1827   // only in OptForSize mode. It eliminates an instruction, but it also
1828   // eliminates a whole-register clobber (the load), so it introduces a
1829   // partial register update condition.
1830   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1831                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1832                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1833             Requires<[HasSSE1, OptForSize]>;
1834   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1835                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1836                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1837   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1838                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1839                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1840 }
1841
1842 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1843 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
1844   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1845                 !strconcat(OpcodeStr,
1846                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1847   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
1848                 !strconcat(OpcodeStr,
1849                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1850   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
1851                 (ins ssmem:$src1, VR128:$src2),
1852                 !strconcat(OpcodeStr,
1853                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1854 }
1855
1856 /// sse1_fp_unop_p - SSE1 unops in packed form.
1857 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1858   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1859               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1860               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1861   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1862                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1863                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1864 }
1865
1866 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1867 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1868   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1869               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1870               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1871   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1872                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1873                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1874 }
1875
1876 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1877 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1878                               Intrinsic V4F32Int> {
1879   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1880                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1881                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1882   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1883                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1884                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1885 }
1886
1887 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1888 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1889                                 Intrinsic V4F32Int> {
1890   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1891                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1892                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1893   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1894                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1895                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1896 }
1897
1898 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1899 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1900                           SDNode OpNode, Intrinsic F64Int> {
1901   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1902                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1903                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1904   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1905   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1906                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1907                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1908             Requires<[HasSSE2, OptForSize]>;
1909   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1910                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1911                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1912   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1913                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1914                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1915 }
1916
1917 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1918 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
1919   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1920                !strconcat(OpcodeStr,
1921                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1922   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
1923                !strconcat(OpcodeStr,
1924                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1925   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1926                (ins VR128:$src1, sdmem:$src2),
1927                !strconcat(OpcodeStr,
1928                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1929 }
1930
1931 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1932 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1933                           SDNode OpNode> {
1934   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1935               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1936               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1937   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1938                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1939                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1940 }
1941
1942 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1943 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1944   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1945               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1946               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1947   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1948                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1949                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1950 }
1951
1952 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1953 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1954                               Intrinsic V2F64Int> {
1955   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1956                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1957                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1958   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1959                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1960                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1961 }
1962
1963 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1964 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1965                                 Intrinsic V2F64Int> {
1966   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1967                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1968                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1969   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1970                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1971                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1972 }
1973
1974 let Predicates = [HasAVX] in {
1975   // Square root.
1976   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
1977                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V;
1978
1979   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1980                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1981                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1982                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1983                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1984                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1985                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1986                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1987                 VEX;
1988
1989   // Reciprocal approximations. Note that these typically require refinement
1990   // in order to obtain suitable precision.
1991   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V;
1992   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1993                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1994                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1995                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1996
1997   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V;
1998   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1999                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2000                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2001                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2002 }
2003
2004 def : Pat<(f32 (fsqrt FR32:$src)),
2005           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2006 def : Pat<(f32 (fsqrt (load addr:$src))),
2007           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2008           Requires<[HasAVX, OptForSize]>;
2009 def : Pat<(f64 (fsqrt FR64:$src)),
2010           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2011 def : Pat<(f64 (fsqrt (load addr:$src))),
2012           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2013           Requires<[HasAVX, OptForSize]>;
2014
2015 def : Pat<(f32 (X86frsqrt FR32:$src)),
2016           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2017 def : Pat<(f32 (X86frsqrt (load addr:$src))),
2018           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2019           Requires<[HasAVX, OptForSize]>;
2020
2021 def : Pat<(f32 (X86frcp FR32:$src)),
2022           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2023 def : Pat<(f32 (X86frcp (load addr:$src))),
2024           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2025           Requires<[HasAVX, OptForSize]>;
2026
2027 let Predicates = [HasAVX] in {
2028 def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
2029           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2030               (VSQRTSSr (f32 (IMPLICIT_DEF)),
2031                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2032               sub_ss)>;
2033 def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
2034           (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2035
2036 def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
2037           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
2038               (VSQRTSDr (f64 (IMPLICIT_DEF)),
2039                         (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
2040               sub_sd)>;
2041 def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
2042           (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
2043
2044 def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
2045           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2046               (VRSQRTSSr (f32 (IMPLICIT_DEF)),
2047                         (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2048               sub_ss)>;
2049 def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
2050           (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2051
2052 def : Pat<(int_x86_sse_rcp_ss VR128:$src),
2053           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
2054               (VRCPSSr (f32 (IMPLICIT_DEF)),
2055                        (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
2056               sub_ss)>;
2057 def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
2058           (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
2059 }
2060
2061 // Square root.
2062 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2063              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2064              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2065              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2066              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2067              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
2068
2069 // Reciprocal approximations. Note that these typically require refinement
2070 // in order to obtain suitable precision.
2071 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2072              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
2073              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
2074 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2075              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
2076              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
2077
2078 // There is no f64 version of the reciprocal approximation instructions.
2079
2080 //===----------------------------------------------------------------------===//
2081 // SSE 1 & 2 - Non-temporal stores
2082 //===----------------------------------------------------------------------===//
2083
2084 let AddedComplexity = 400 in { // Prefer non-temporal versions
2085   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2086                        (ins f128mem:$dst, VR128:$src),
2087                        "movntps\t{$src, $dst|$dst, $src}",
2088                        [(alignednontemporalstore (v4f32 VR128:$src),
2089                                                  addr:$dst)]>, VEX;
2090   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2091                        (ins f128mem:$dst, VR128:$src),
2092                        "movntpd\t{$src, $dst|$dst, $src}",
2093                        [(alignednontemporalstore (v2f64 VR128:$src),
2094                                                  addr:$dst)]>, VEX;
2095   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2096                         (ins f128mem:$dst, VR128:$src),
2097                         "movntdq\t{$src, $dst|$dst, $src}",
2098                         [(alignednontemporalstore (v2f64 VR128:$src),
2099                                                   addr:$dst)]>, VEX;
2100
2101   let ExeDomain = SSEPackedInt in
2102   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
2103                            (ins f128mem:$dst, VR128:$src),
2104                            "movntdq\t{$src, $dst|$dst, $src}",
2105                            [(alignednontemporalstore (v4f32 VR128:$src),
2106                                                      addr:$dst)]>, VEX;
2107
2108   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2109             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
2110
2111   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2112                        (ins f256mem:$dst, VR256:$src),
2113                        "movntps\t{$src, $dst|$dst, $src}",
2114                        [(alignednontemporalstore (v8f32 VR256:$src),
2115                                                  addr:$dst)]>, VEX;
2116   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2117                        (ins f256mem:$dst, VR256:$src),
2118                        "movntpd\t{$src, $dst|$dst, $src}",
2119                        [(alignednontemporalstore (v4f64 VR256:$src),
2120                                                  addr:$dst)]>, VEX;
2121   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2122                         (ins f256mem:$dst, VR256:$src),
2123                         "movntdq\t{$src, $dst|$dst, $src}",
2124                         [(alignednontemporalstore (v4f64 VR256:$src),
2125                                                   addr:$dst)]>, VEX;
2126   let ExeDomain = SSEPackedInt in
2127   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2128                       (ins f256mem:$dst, VR256:$src),
2129                       "movntdq\t{$src, $dst|$dst, $src}",
2130                       [(alignednontemporalstore (v8f32 VR256:$src),
2131                                                 addr:$dst)]>, VEX;
2132 }
2133
2134 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2135           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2136 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2137           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2138 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2139           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2140
2141 let AddedComplexity = 400 in { // Prefer non-temporal versions
2142 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2143                     "movntps\t{$src, $dst|$dst, $src}",
2144                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2145 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2146                     "movntpd\t{$src, $dst|$dst, $src}",
2147                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2148
2149 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2150                     "movntdq\t{$src, $dst|$dst, $src}",
2151                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2152
2153 let ExeDomain = SSEPackedInt in
2154 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2155                     "movntdq\t{$src, $dst|$dst, $src}",
2156                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2157
2158 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2159           (MOVNTDQmr addr:$dst, VR128:$src)>;
2160
2161 // There is no AVX form for instructions below this point
2162 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2163                  "movnti{l}\t{$src, $dst|$dst, $src}",
2164                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2165                TB, Requires<[HasSSE2]>;
2166 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2167                      "movnti{q}\t{$src, $dst|$dst, $src}",
2168                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2169                   TB, Requires<[HasSSE2]>;
2170 }
2171
2172 //===----------------------------------------------------------------------===//
2173 // SSE 1 & 2 - Misc Instructions (No AVX form)
2174 //===----------------------------------------------------------------------===//
2175
2176 // Prefetch intrinsic.
2177 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2178     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2179 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2180     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2181 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2182     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2183 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2184     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2185
2186 // Load, store, and memory fence
2187 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2188              TB, Requires<[HasSSE1]>;
2189 def : Pat<(X86SFence), (SFENCE)>;
2190
2191 // Alias instructions that map zero vector to pxor / xorp* for sse.
2192 // We set canFoldAsLoad because this can be converted to a constant-pool
2193 // load of an all-zeros value if folding it would be beneficial.
2194 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2195 // JIT implementation, it does not expand the instructions below like
2196 // X86MCInstLower does.
2197 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2198     isCodeGenOnly = 1 in {
2199 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2200                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2201 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2202                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2203 let ExeDomain = SSEPackedInt in
2204 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2205                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2206 }
2207
2208 // The same as done above but for AVX. The 128-bit versions are the
2209 // same, but re-encoded. The 256-bit does not support PI version, and
2210 // doesn't need it because on sandy bridge the register is set to zero
2211 // at the rename stage without using any execution unit, so SET0PSY
2212 // and SET0PDY can be used for vector int instructions without penalty
2213 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2214 // JIT implementatioan, it does not expand the instructions below like
2215 // X86MCInstLower does.
2216 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2217     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2218 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2219                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2220 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2221                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2222 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2223                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2224 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2225                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2226 let ExeDomain = SSEPackedInt in
2227 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2228                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2229 }
2230
2231 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2232 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2233 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2234
2235 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2236           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2237
2238 // AVX has no support for 256-bit integer instructions, but since the 128-bit
2239 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
2240 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
2241 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
2242           (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
2243
2244 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
2245 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
2246           (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
2247
2248 //===----------------------------------------------------------------------===//
2249 // SSE 1 & 2 - Load/Store XCSR register
2250 //===----------------------------------------------------------------------===//
2251
2252 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2253                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2254 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2255                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2256
2257 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2258                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2259 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2260                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2261
2262 //===---------------------------------------------------------------------===//
2263 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2264 //===---------------------------------------------------------------------===//
2265
2266 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2267
2268 let neverHasSideEffects = 1 in {
2269 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2270                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2271 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2272                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2273 }
2274 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2275                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2276 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2277                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2278
2279 let canFoldAsLoad = 1, mayLoad = 1 in {
2280 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2281                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2282 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2283                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2284 let Predicates = [HasAVX] in {
2285   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2286                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2287   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2288                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2289 }
2290 }
2291
2292 let mayStore = 1 in {
2293 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2294                      (ins i128mem:$dst, VR128:$src),
2295                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2296 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2297                      (ins i256mem:$dst, VR256:$src),
2298                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2299 let Predicates = [HasAVX] in {
2300 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2301                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2302 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2303                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2304 }
2305 }
2306
2307 let neverHasSideEffects = 1 in
2308 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2309                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2310
2311 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2312                    "movdqu\t{$src, $dst|$dst, $src}",
2313                    []>, XS, Requires<[HasSSE2]>;
2314
2315 let canFoldAsLoad = 1, mayLoad = 1 in {
2316 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2317                    "movdqa\t{$src, $dst|$dst, $src}",
2318                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2319 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2320                    "movdqu\t{$src, $dst|$dst, $src}",
2321                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2322                  XS, Requires<[HasSSE2]>;
2323 }
2324
2325 let mayStore = 1 in {
2326 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2327                    "movdqa\t{$src, $dst|$dst, $src}",
2328                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2329 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2330                    "movdqu\t{$src, $dst|$dst, $src}",
2331                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2332                  XS, Requires<[HasSSE2]>;
2333 }
2334
2335 // Intrinsic forms of MOVDQU load and store
2336 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2337                        "vmovdqu\t{$src, $dst|$dst, $src}",
2338                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2339                      XS, VEX, Requires<[HasAVX]>;
2340
2341 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2342                        "movdqu\t{$src, $dst|$dst, $src}",
2343                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2344                      XS, Requires<[HasSSE2]>;
2345
2346 } // ExeDomain = SSEPackedInt
2347
2348 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2349 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2350           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2351
2352 //===---------------------------------------------------------------------===//
2353 // SSE2 - Packed Integer Arithmetic Instructions
2354 //===---------------------------------------------------------------------===//
2355
2356 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2357
2358 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2359                             bit IsCommutable = 0, bit Is2Addr = 1> {
2360   let isCommutable = IsCommutable in
2361   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2362        (ins VR128:$src1, VR128:$src2),
2363        !if(Is2Addr,
2364            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2365            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2366        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2367   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2368        (ins VR128:$src1, i128mem:$src2),
2369        !if(Is2Addr,
2370            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2371            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2372        [(set VR128:$dst, (IntId VR128:$src1,
2373                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2374 }
2375
2376 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2377                              string OpcodeStr, Intrinsic IntId,
2378                              Intrinsic IntId2, bit Is2Addr = 1> {
2379   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2380        (ins VR128:$src1, VR128:$src2),
2381        !if(Is2Addr,
2382            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2383            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2384        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2385   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2386        (ins VR128:$src1, i128mem:$src2),
2387        !if(Is2Addr,
2388            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2389            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2390        [(set VR128:$dst, (IntId VR128:$src1,
2391                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2392   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2393        (ins VR128:$src1, i32i8imm:$src2),
2394        !if(Is2Addr,
2395            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2396            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2397        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2398 }
2399
2400 /// PDI_binop_rm - Simple SSE2 binary operator.
2401 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2402                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2403   let isCommutable = IsCommutable in
2404   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2405        (ins VR128:$src1, VR128:$src2),
2406        !if(Is2Addr,
2407            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2408            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2409        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2410   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2411        (ins VR128:$src1, i128mem:$src2),
2412        !if(Is2Addr,
2413            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2414            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2415        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2416                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2417 }
2418
2419 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2420 ///
2421 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2422 /// to collapse (bitconvert VT to VT) into its operand.
2423 ///
2424 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2425                               bit IsCommutable = 0, bit Is2Addr = 1> {
2426   let isCommutable = IsCommutable in
2427   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2428        (ins VR128:$src1, VR128:$src2),
2429        !if(Is2Addr,
2430            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2431            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2432        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2433   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2434        (ins VR128:$src1, i128mem:$src2),
2435        !if(Is2Addr,
2436            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2437            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2438        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2439 }
2440
2441 } // ExeDomain = SSEPackedInt
2442
2443 // 128-bit Integer Arithmetic
2444
2445 let Predicates = [HasAVX] in {
2446 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2447 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2448 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2449 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2450 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2451 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2452 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2453 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2454 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2455
2456 // Intrinsic forms
2457 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2458                                  VEX_4V;
2459 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2460                                  VEX_4V;
2461 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2462                                  VEX_4V;
2463 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2464                                  VEX_4V;
2465 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2466                                  VEX_4V;
2467 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2468                                  VEX_4V;
2469 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2470                                  VEX_4V;
2471 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2472                                  VEX_4V;
2473 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2474                                  VEX_4V;
2475 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2476                                  VEX_4V;
2477 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2478                                  VEX_4V;
2479 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2480                                  VEX_4V;
2481 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2482                                  VEX_4V;
2483 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2484                                  VEX_4V;
2485 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2486                                  VEX_4V;
2487 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2488                                  VEX_4V;
2489 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2490                                  VEX_4V;
2491 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2492                                  VEX_4V;
2493 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2494                                  VEX_4V;
2495 }
2496
2497 let Constraints = "$src1 = $dst" in {
2498 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2499 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2500 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2501 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2502 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2503 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2504 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2505 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2506 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2507
2508 // Intrinsic forms
2509 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2510 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2511 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2512 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2513 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2514 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2515 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2516 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2517 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2518 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2519 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2520 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2521 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2522 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2523 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2524 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2525 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2526 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2527 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2528
2529 } // Constraints = "$src1 = $dst"
2530
2531 //===---------------------------------------------------------------------===//
2532 // SSE2 - Packed Integer Logical Instructions
2533 //===---------------------------------------------------------------------===//
2534
2535 let Predicates = [HasAVX] in {
2536 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2537                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2538                                 VEX_4V;
2539 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2540                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2541                                 VEX_4V;
2542 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2543                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2544                                 VEX_4V;
2545
2546 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2547                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2548                                 VEX_4V;
2549 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2550                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2551                                 VEX_4V;
2552 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2553                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2554                                 VEX_4V;
2555
2556 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2557                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2558                                 VEX_4V;
2559 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2560                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2561                                 VEX_4V;
2562
2563 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2564 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2565 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2566
2567 let ExeDomain = SSEPackedInt in {
2568   let neverHasSideEffects = 1 in {
2569     // 128-bit logical shifts.
2570     def VPSLLDQri : PDIi8<0x73, MRM7r,
2571                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2572                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2573                       VEX_4V;
2574     def VPSRLDQri : PDIi8<0x73, MRM3r,
2575                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2576                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2577                       VEX_4V;
2578     // PSRADQri doesn't exist in SSE[1-3].
2579   }
2580   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2581                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2582                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2583                     [(set VR128:$dst,
2584                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
2585
2586   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2587                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2588                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2589                     [(set VR128:$dst, (X86andnp VR128:$src1,
2590                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
2591 }
2592 }
2593
2594 let Constraints = "$src1 = $dst" in {
2595 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2596                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2597 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2598                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2599 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2600                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2601
2602 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2603                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2604 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2605                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2606 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2607                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2608
2609 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2610                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2611 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2612                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2613
2614 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2615 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2616 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2617
2618 let ExeDomain = SSEPackedInt in {
2619   let neverHasSideEffects = 1 in {
2620     // 128-bit logical shifts.
2621     def PSLLDQri : PDIi8<0x73, MRM7r,
2622                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2623                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2624     def PSRLDQri : PDIi8<0x73, MRM3r,
2625                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2626                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2627     // PSRADQri doesn't exist in SSE[1-3].
2628   }
2629   def PANDNrr : PDI<0xDF, MRMSrcReg,
2630                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2631                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2632
2633   def PANDNrm : PDI<0xDF, MRMSrcMem,
2634                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2635                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2636 }
2637 } // Constraints = "$src1 = $dst"
2638
2639 let Predicates = [HasAVX] in {
2640   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2641             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2642   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2643             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2644   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2645             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2646   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2647             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2648   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2649             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2650
2651   // Shift up / down and insert zero's.
2652   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2653             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2654   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2655             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2656 }
2657
2658 let Predicates = [HasSSE2] in {
2659   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2660             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2661   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2662             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2663   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2664             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2665   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2666             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2667   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2668             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2669
2670   // Shift up / down and insert zero's.
2671   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2672             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2673   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2674             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2675 }
2676
2677 //===---------------------------------------------------------------------===//
2678 // SSE2 - Packed Integer Comparison Instructions
2679 //===---------------------------------------------------------------------===//
2680
2681 let Predicates = [HasAVX] in {
2682   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2683                                     0>, VEX_4V;
2684   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2685                                     0>, VEX_4V;
2686   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2687                                     0>, VEX_4V;
2688   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2689                                     0>, VEX_4V;
2690   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2691                                     0>, VEX_4V;
2692   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2693                                     0>, VEX_4V;
2694 }
2695
2696 let Constraints = "$src1 = $dst" in {
2697   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2698   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2699   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2700   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2701   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2702   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2703 } // Constraints = "$src1 = $dst"
2704
2705 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2706           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2707 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2708           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2709 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2710           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2711 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2712           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2713 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2714           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2715 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2716           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2717
2718 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2719           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2720 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2721           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2722 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2723           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2724 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2725           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2726 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2727           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2728 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2729           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2730
2731 //===---------------------------------------------------------------------===//
2732 // SSE2 - Packed Integer Pack Instructions
2733 //===---------------------------------------------------------------------===//
2734
2735 let Predicates = [HasAVX] in {
2736 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2737                                   0, 0>, VEX_4V;
2738 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2739                                   0, 0>, VEX_4V;
2740 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2741                                   0, 0>, VEX_4V;
2742 }
2743
2744 let Constraints = "$src1 = $dst" in {
2745 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2746 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2747 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2748 } // Constraints = "$src1 = $dst"
2749
2750 //===---------------------------------------------------------------------===//
2751 // SSE2 - Packed Integer Shuffle Instructions
2752 //===---------------------------------------------------------------------===//
2753
2754 let ExeDomain = SSEPackedInt in {
2755 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2756                          PatFrag bc_frag> {
2757 def ri : Ii8<0x70, MRMSrcReg,
2758               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2759               !strconcat(OpcodeStr,
2760                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2761               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2762                                                       (undef))))]>;
2763 def mi : Ii8<0x70, MRMSrcMem,
2764               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2765               !strconcat(OpcodeStr,
2766                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2767               [(set VR128:$dst, (vt (pshuf_frag:$src2
2768                                       (bc_frag (memopv2i64 addr:$src1)),
2769                                       (undef))))]>;
2770 }
2771 } // ExeDomain = SSEPackedInt
2772
2773 let Predicates = [HasAVX] in {
2774   let AddedComplexity = 5 in
2775   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2776                                VEX;
2777
2778   // SSE2 with ImmT == Imm8 and XS prefix.
2779   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2780                                VEX;
2781
2782   // SSE2 with ImmT == Imm8 and XD prefix.
2783   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2784                                VEX;
2785 }
2786
2787 let Predicates = [HasSSE2] in {
2788   let AddedComplexity = 5 in
2789   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2790
2791   // SSE2 with ImmT == Imm8 and XS prefix.
2792   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2793
2794   // SSE2 with ImmT == Imm8 and XD prefix.
2795   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2796 }
2797
2798 //===---------------------------------------------------------------------===//
2799 // SSE2 - Packed Integer Unpack Instructions
2800 //===---------------------------------------------------------------------===//
2801
2802 let ExeDomain = SSEPackedInt in {
2803 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2804                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
2805   def rr : PDI<opc, MRMSrcReg,
2806       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2807       !if(Is2Addr,
2808           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2809           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2810       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
2811   def rm : PDI<opc, MRMSrcMem,
2812       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2813       !if(Is2Addr,
2814           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2815           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2816       [(set VR128:$dst, (OpNode VR128:$src1,
2817                                   (bc_frag (memopv2i64
2818                                                addr:$src2))))]>;
2819 }
2820
2821 let Predicates = [HasAVX] in {
2822   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
2823                                  bc_v16i8, 0>, VEX_4V;
2824   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
2825                                  bc_v8i16, 0>, VEX_4V;
2826   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
2827                                  bc_v4i32, 0>, VEX_4V;
2828
2829   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2830   /// knew to collapse (bitconvert VT to VT) into its operand.
2831   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2832             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2833             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2834             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
2835                                                     VR128:$src2)))]>, VEX_4V;
2836   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2837             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2838             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2839             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
2840                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
2841
2842   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
2843                                  bc_v16i8, 0>, VEX_4V;
2844   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
2845                                  bc_v8i16, 0>, VEX_4V;
2846   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
2847                                  bc_v4i32, 0>, VEX_4V;
2848
2849   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2850   /// knew to collapse (bitconvert VT to VT) into its operand.
2851   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2852              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2853              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2854              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
2855                                                      VR128:$src2)))]>, VEX_4V;
2856   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2857              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2858              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2859              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
2860                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
2861 }
2862
2863 let Constraints = "$src1 = $dst" in {
2864   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
2865   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
2866   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
2867
2868   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2869   /// knew to collapse (bitconvert VT to VT) into its operand.
2870   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2871                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2872                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2873                         [(set VR128:$dst,
2874                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
2875   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2876                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2877                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2878                         [(set VR128:$dst,
2879                           (v2i64 (X86Punpcklqdq VR128:$src1,
2880                                          (memopv2i64 addr:$src2))))]>;
2881
2882   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
2883   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
2884   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
2885
2886   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2887   /// knew to collapse (bitconvert VT to VT) into its operand.
2888   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2889                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2890                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2891                         [(set VR128:$dst,
2892                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
2893   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2894                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2895                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2896                         [(set VR128:$dst,
2897                           (v2i64 (X86Punpckhqdq VR128:$src1,
2898                                          (memopv2i64 addr:$src2))))]>;
2899 }
2900
2901 } // ExeDomain = SSEPackedInt
2902
2903 //===---------------------------------------------------------------------===//
2904 // SSE2 - Packed Integer Extract and Insert
2905 //===---------------------------------------------------------------------===//
2906
2907 let ExeDomain = SSEPackedInt in {
2908 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2909   def rri : Ii8<0xC4, MRMSrcReg,
2910        (outs VR128:$dst), (ins VR128:$src1,
2911         GR32:$src2, i32i8imm:$src3),
2912        !if(Is2Addr,
2913            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2914            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2915        [(set VR128:$dst,
2916          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2917   def rmi : Ii8<0xC4, MRMSrcMem,
2918                        (outs VR128:$dst), (ins VR128:$src1,
2919                         i16mem:$src2, i32i8imm:$src3),
2920        !if(Is2Addr,
2921            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2922            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2923        [(set VR128:$dst,
2924          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2925                     imm:$src3))]>;
2926 }
2927
2928 // Extract
2929 let Predicates = [HasAVX] in
2930 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2931                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2932                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2933                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2934                                                 imm:$src2))]>, OpSize, VEX;
2935 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2936                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2937                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2938                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2939                                                 imm:$src2))]>;
2940
2941 // Insert
2942 let Predicates = [HasAVX] in {
2943   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2944   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2945        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2946        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2947        []>, OpSize, VEX_4V;
2948 }
2949
2950 let Constraints = "$src1 = $dst" in
2951   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2952
2953 } // ExeDomain = SSEPackedInt
2954
2955 //===---------------------------------------------------------------------===//
2956 // SSE2 - Packed Mask Creation
2957 //===---------------------------------------------------------------------===//
2958
2959 let ExeDomain = SSEPackedInt in {
2960
2961 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2962            "pmovmskb\t{$src, $dst|$dst, $src}",
2963            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2964 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2965            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2966 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2967            "pmovmskb\t{$src, $dst|$dst, $src}",
2968            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2969
2970 } // ExeDomain = SSEPackedInt
2971
2972 //===---------------------------------------------------------------------===//
2973 // SSE2 - Conditional Store
2974 //===---------------------------------------------------------------------===//
2975
2976 let ExeDomain = SSEPackedInt in {
2977
2978 let Uses = [EDI] in
2979 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2980            (ins VR128:$src, VR128:$mask),
2981            "maskmovdqu\t{$mask, $src|$src, $mask}",
2982            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2983 let Uses = [RDI] in
2984 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2985            (ins VR128:$src, VR128:$mask),
2986            "maskmovdqu\t{$mask, $src|$src, $mask}",
2987            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2988
2989 let Uses = [EDI] in
2990 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2991            "maskmovdqu\t{$mask, $src|$src, $mask}",
2992            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2993 let Uses = [RDI] in
2994 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2995            "maskmovdqu\t{$mask, $src|$src, $mask}",
2996            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2997
2998 } // ExeDomain = SSEPackedInt
2999
3000 //===---------------------------------------------------------------------===//
3001 // SSE2 - Move Doubleword
3002 //===---------------------------------------------------------------------===//
3003
3004 //===---------------------------------------------------------------------===//
3005 // Move Int Doubleword to Packed Double Int
3006 //
3007 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3008                       "movd\t{$src, $dst|$dst, $src}",
3009                       [(set VR128:$dst,
3010                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
3011 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3012                       "movd\t{$src, $dst|$dst, $src}",
3013                       [(set VR128:$dst,
3014                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
3015                       VEX;
3016 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3017                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3018                         [(set VR128:$dst,
3019                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
3020 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3021                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3022                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
3023
3024 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3025                       "movd\t{$src, $dst|$dst, $src}",
3026                       [(set VR128:$dst,
3027                         (v4i32 (scalar_to_vector GR32:$src)))]>;
3028 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3029                       "movd\t{$src, $dst|$dst, $src}",
3030                       [(set VR128:$dst,
3031                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
3032 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3033                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3034                         [(set VR128:$dst,
3035                           (v2i64 (scalar_to_vector GR64:$src)))]>;
3036 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
3037                        "mov{d|q}\t{$src, $dst|$dst, $src}",
3038                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
3039
3040 //===---------------------------------------------------------------------===//
3041 // Move Int Doubleword to Single Scalar
3042 //
3043 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3044                       "movd\t{$src, $dst|$dst, $src}",
3045                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
3046
3047 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3048                       "movd\t{$src, $dst|$dst, $src}",
3049                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
3050                       VEX;
3051 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3052                       "movd\t{$src, $dst|$dst, $src}",
3053                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3054
3055 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3056                       "movd\t{$src, $dst|$dst, $src}",
3057                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
3058
3059 //===---------------------------------------------------------------------===//
3060 // Move Packed Doubleword Int to Packed Double Int
3061 //
3062 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3063                        "movd\t{$src, $dst|$dst, $src}",
3064                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3065                                         (iPTR 0)))]>, VEX;
3066 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
3067                        (ins i32mem:$dst, VR128:$src),
3068                        "movd\t{$src, $dst|$dst, $src}",
3069                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3070                                      (iPTR 0))), addr:$dst)]>, VEX;
3071 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3072                        "movd\t{$src, $dst|$dst, $src}",
3073                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3074                                         (iPTR 0)))]>;
3075 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3076                        "movd\t{$src, $dst|$dst, $src}",
3077                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3078                                      (iPTR 0))), addr:$dst)]>;
3079
3080 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3081                          "mov{d|q}\t{$src, $dst|$dst, $src}",
3082                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
3083                                            (iPTR 0)))]>;
3084 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
3085                        "movq\t{$src, $dst|$dst, $src}",
3086                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
3087
3088 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
3089                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3090                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
3091 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
3092                         "movq\t{$src, $dst|$dst, $src}",
3093                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
3094
3095 //===---------------------------------------------------------------------===//
3096 // Move Scalar Single to Double Int
3097 //
3098 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3099                       "movd\t{$src, $dst|$dst, $src}",
3100                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3101 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3102                       "movd\t{$src, $dst|$dst, $src}",
3103                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3104 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3105                       "movd\t{$src, $dst|$dst, $src}",
3106                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3107 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3108                       "movd\t{$src, $dst|$dst, $src}",
3109                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3110
3111 //===---------------------------------------------------------------------===//
3112 // Patterns and instructions to describe movd/movq to XMM register zero-extends
3113 //
3114 let AddedComplexity = 15 in {
3115 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3116                        "movd\t{$src, $dst|$dst, $src}",
3117                        [(set VR128:$dst, (v4i32 (X86vzmovl
3118                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3119                                       VEX;
3120 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3121                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3122                        [(set VR128:$dst, (v2i64 (X86vzmovl
3123                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3124                                       VEX, VEX_W;
3125 }
3126 let AddedComplexity = 15 in {
3127 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3128                        "movd\t{$src, $dst|$dst, $src}",
3129                        [(set VR128:$dst, (v4i32 (X86vzmovl
3130                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3131 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3132                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3133                        [(set VR128:$dst, (v2i64 (X86vzmovl
3134                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3135 }
3136
3137 let AddedComplexity = 20 in {
3138 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3139                        "movd\t{$src, $dst|$dst, $src}",
3140                        [(set VR128:$dst,
3141                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3142                                                    (loadi32 addr:$src))))))]>,
3143                                                    VEX;
3144 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3145                        "movd\t{$src, $dst|$dst, $src}",
3146                        [(set VR128:$dst,
3147                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3148                                                    (loadi32 addr:$src))))))]>;
3149
3150 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3151             (MOVZDI2PDIrm addr:$src)>;
3152 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3153             (MOVZDI2PDIrm addr:$src)>;
3154 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3155             (MOVZDI2PDIrm addr:$src)>;
3156 }
3157
3158 // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3159 // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3160 def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3161                               (v4i32 (scalar_to_vector GR32:$src)), (i32 0)))),
3162           (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
3163 def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3164                               (v2i64 (scalar_to_vector GR64:$src)), (i32 0)))),
3165           (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
3166
3167 // These are the correct encodings of the instructions so that we know how to
3168 // read correct assembly, even though we continue to emit the wrong ones for
3169 // compatibility with Darwin's buggy assembler.
3170 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3171                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
3172 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3173                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
3174 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3175                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
3176 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3177                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
3178 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3179                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3180 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3181                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3182
3183 //===---------------------------------------------------------------------===//
3184 // SSE2 - Move Quadword
3185 //===---------------------------------------------------------------------===//
3186
3187 //===---------------------------------------------------------------------===//
3188 // Move Quadword Int to Packed Quadword Int
3189 //
3190 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3191                     "vmovq\t{$src, $dst|$dst, $src}",
3192                     [(set VR128:$dst,
3193                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3194                     VEX, Requires<[HasAVX]>;
3195 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3196                     "movq\t{$src, $dst|$dst, $src}",
3197                     [(set VR128:$dst,
3198                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3199                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3200
3201 //===---------------------------------------------------------------------===//
3202 // Move Packed Quadword Int to Quadword Int
3203 //
3204 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3205                       "movq\t{$src, $dst|$dst, $src}",
3206                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3207                                     (iPTR 0))), addr:$dst)]>, VEX;
3208 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3209                       "movq\t{$src, $dst|$dst, $src}",
3210                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3211                                     (iPTR 0))), addr:$dst)]>;
3212
3213 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3214           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3215
3216 //===---------------------------------------------------------------------===//
3217 // Store / copy lower 64-bits of a XMM register.
3218 //
3219 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3220                      "movq\t{$src, $dst|$dst, $src}",
3221                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3222 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3223                      "movq\t{$src, $dst|$dst, $src}",
3224                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3225
3226 let AddedComplexity = 20 in
3227 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3228                      "vmovq\t{$src, $dst|$dst, $src}",
3229                      [(set VR128:$dst,
3230                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3231                                                  (loadi64 addr:$src))))))]>,
3232                      XS, VEX, Requires<[HasAVX]>;
3233
3234 let AddedComplexity = 20 in {
3235 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3236                      "movq\t{$src, $dst|$dst, $src}",
3237                      [(set VR128:$dst,
3238                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3239                                                  (loadi64 addr:$src))))))]>,
3240                      XS, Requires<[HasSSE2]>;
3241
3242 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3243             (MOVZQI2PQIrm addr:$src)>;
3244 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3245             (MOVZQI2PQIrm addr:$src)>;
3246 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3247 }
3248
3249 //===---------------------------------------------------------------------===//
3250 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3251 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3252 //
3253 let AddedComplexity = 15 in
3254 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3255                         "vmovq\t{$src, $dst|$dst, $src}",
3256                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3257                       XS, VEX, Requires<[HasAVX]>;
3258 let AddedComplexity = 15 in
3259 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3260                         "movq\t{$src, $dst|$dst, $src}",
3261                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3262                       XS, Requires<[HasSSE2]>;
3263
3264 let AddedComplexity = 20 in
3265 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3266                         "vmovq\t{$src, $dst|$dst, $src}",
3267                     [(set VR128:$dst, (v2i64 (X86vzmovl
3268                                              (loadv2i64 addr:$src))))]>,
3269                       XS, VEX, Requires<[HasAVX]>;
3270 let AddedComplexity = 20 in {
3271 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3272                         "movq\t{$src, $dst|$dst, $src}",
3273                     [(set VR128:$dst, (v2i64 (X86vzmovl
3274                                              (loadv2i64 addr:$src))))]>,
3275                       XS, Requires<[HasSSE2]>;
3276
3277 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3278             (MOVZPQILo2PQIrm addr:$src)>;
3279 }
3280
3281 // Instructions to match in the assembler
3282 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3283                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3284 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3285                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3286 // Recognize "movd" with GR64 destination, but encode as a "movq"
3287 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3288                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3289
3290 // Instructions for the disassembler
3291 // xr = XMM register
3292 // xm = mem64
3293
3294 let Predicates = [HasAVX] in
3295 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3296                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3297 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3298                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3299
3300 //===---------------------------------------------------------------------===//
3301 // SSE2 - Misc Instructions
3302 //===---------------------------------------------------------------------===//
3303
3304 // Flush cache
3305 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3306                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3307               TB, Requires<[HasSSE2]>;
3308
3309 // Load, store, and memory fence
3310 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3311                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3312 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3313                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3314 def : Pat<(X86LFence), (LFENCE)>;
3315 def : Pat<(X86MFence), (MFENCE)>;
3316
3317
3318 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3319 // was introduced with SSE2, it's backward compatible.
3320 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3321
3322 // Alias instructions that map zero vector to pxor / xorp* for sse.
3323 // We set canFoldAsLoad because this can be converted to a constant-pool
3324 // load of an all-ones value if folding it would be beneficial.
3325 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
3326 // JIT implementation, it does not expand the instructions below like
3327 // X86MCInstLower does.
3328 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3329     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3332 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3333     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
3334   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3335                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
3336
3337 //===---------------------------------------------------------------------===//
3338 // SSE3 - Conversion Instructions
3339 //===---------------------------------------------------------------------===//
3340
3341 // Convert Packed Double FP to Packed DW Integers
3342 let Predicates = [HasAVX] in {
3343 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3344 // register, but the same isn't true when using memory operands instead.
3345 // Provide other assembly rr and rm forms to address this explicitly.
3346 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3347                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3348 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3349                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3350
3351 // XMM only
3352 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3353                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3354 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3355                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3356
3357 // YMM only
3358 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3359                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3360 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3361                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3362 }
3363
3364 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3365                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3366 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3367                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3368
3369 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
3370           (VCVTPD2DQYrr VR256:$src)>;
3371 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
3372           (VCVTPD2DQYrm addr:$src)>;
3373
3374 // Convert Packed DW Integers to Packed Double FP
3375 let Predicates = [HasAVX] in {
3376 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3377                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3378 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3379                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3380 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3381                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3382 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3383                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3384 }
3385
3386 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3387                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3388 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3389                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3390
3391 // AVX 256-bit register conversion intrinsics
3392 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3393            (VCVTDQ2PDYrr VR128:$src)>;
3394 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3395            (VCVTDQ2PDYrm addr:$src)>;
3396
3397 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3398           (VCVTPD2DQYrr VR256:$src)>;
3399 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3400           (VCVTPD2DQYrm addr:$src)>;
3401
3402 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
3403           (VCVTDQ2PDYrr VR128:$src)>;
3404 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
3405           (VCVTDQ2PDYrm addr:$src)>;
3406
3407 //===---------------------------------------------------------------------===//
3408 // SSE3 - Move Instructions
3409 //===---------------------------------------------------------------------===//
3410
3411 //===---------------------------------------------------------------------===//
3412 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3413 //
3414 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3415                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3416                               X86MemOperand x86memop> {
3417 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3418                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3419                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
3420 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3421                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3422                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
3423 }
3424
3425 let Predicates = [HasAVX] in {
3426   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3427                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3428   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3429                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3430   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3431                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3432   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3433                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3434 }
3435 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
3436                                    memopv4f32, f128mem>;
3437 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
3438                                    memopv4f32, f128mem>;
3439
3440 let Predicates = [HasSSE3] in {
3441   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3442             (MOVSHDUPrr VR128:$src)>;
3443   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3444             (MOVSHDUPrm addr:$src)>;
3445   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3446             (MOVSLDUPrr VR128:$src)>;
3447   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3448             (MOVSLDUPrm addr:$src)>;
3449 }
3450
3451 let Predicates = [HasAVX] in {
3452   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3453             (VMOVSHDUPrr VR128:$src)>;
3454   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3455             (VMOVSHDUPrm addr:$src)>;
3456   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3457             (VMOVSLDUPrr VR128:$src)>;
3458   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3459             (VMOVSLDUPrm addr:$src)>;
3460   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
3461             (VMOVSHDUPYrr VR256:$src)>;
3462   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
3463             (VMOVSHDUPYrm addr:$src)>;
3464   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
3465             (VMOVSLDUPYrr VR256:$src)>;
3466   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
3467             (VMOVSLDUPYrm addr:$src)>;
3468 }
3469
3470 //===---------------------------------------------------------------------===//
3471 // Replicate Double FP - MOVDDUP
3472 //
3473 multiclass sse3_replicate_dfp<string OpcodeStr> {
3474 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3475                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3476                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3477 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3478                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3479                     [(set VR128:$dst,
3480                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3481                                       (undef))))]>;
3482 }
3483
3484 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3485 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3486                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3487                     []>;
3488 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3489                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3490                     []>;
3491 }
3492
3493 let Predicates = [HasAVX] in {
3494   // FIXME: Merge above classes when we have patterns for the ymm version
3495   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3496   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3497 }
3498 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3499
3500 // Move Unaligned Integer
3501 let Predicates = [HasAVX] in {
3502   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3503                    "vlddqu\t{$src, $dst|$dst, $src}",
3504                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3505   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3506                    "vlddqu\t{$src, $dst|$dst, $src}",
3507                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3508 }
3509 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3510                    "lddqu\t{$src, $dst|$dst, $src}",
3511                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3512
3513 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3514                    (undef)),
3515           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3516
3517 // Several Move patterns
3518 let AddedComplexity = 5 in {
3519 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3520           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3521 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3522           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3523 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3524           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3525 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3526           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3527 }
3528
3529 //===---------------------------------------------------------------------===//
3530 // SSE3 - Arithmetic
3531 //===---------------------------------------------------------------------===//
3532
3533 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3534                        X86MemOperand x86memop, bit Is2Addr = 1> {
3535   def rr : I<0xD0, MRMSrcReg,
3536        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3537        !if(Is2Addr,
3538            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3539            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3540        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3541   def rm : I<0xD0, MRMSrcMem,
3542        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3543        !if(Is2Addr,
3544            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3545            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3546        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3547 }
3548
3549 let Predicates = [HasAVX],
3550   ExeDomain = SSEPackedDouble in {
3551   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3552                                f128mem, 0>, TB, XD, VEX_4V;
3553   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3554                                f128mem, 0>, TB, OpSize, VEX_4V;
3555   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3556                                f256mem, 0>, TB, XD, VEX_4V;
3557   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3558                                f256mem, 0>, TB, OpSize, VEX_4V;
3559 }
3560 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3561     ExeDomain = SSEPackedDouble in {
3562   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3563                               f128mem>, TB, XD;
3564   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3565                               f128mem>, TB, OpSize;
3566 }
3567
3568 //===---------------------------------------------------------------------===//
3569 // SSE3 Instructions
3570 //===---------------------------------------------------------------------===//
3571
3572 // Horizontal ops
3573 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3574                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3575   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3576        !if(Is2Addr,
3577          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3578          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3579       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3580
3581   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3582        !if(Is2Addr,
3583          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3584          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3585       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3586 }
3587 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3588                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3589   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3590        !if(Is2Addr,
3591          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3592          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3593       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3594
3595   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3596        !if(Is2Addr,
3597          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3598          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3599       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3600 }
3601
3602 let Predicates = [HasAVX] in {
3603   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3604                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3605   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3606                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3607   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3608                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3609   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3610                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3611   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3612                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3613   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3614                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3615   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3616                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3617   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3618                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3619 }
3620
3621 let Constraints = "$src1 = $dst" in {
3622   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3623                         int_x86_sse3_hadd_ps>;
3624   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3625                        int_x86_sse3_hadd_pd>;
3626   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3627                         int_x86_sse3_hsub_ps>;
3628   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3629                        int_x86_sse3_hsub_pd>;
3630 }
3631
3632 //===---------------------------------------------------------------------===//
3633 // SSSE3 - Packed Absolute Instructions
3634 //===---------------------------------------------------------------------===//
3635
3636
3637 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3638 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3639                             PatFrag mem_frag128, Intrinsic IntId128> {
3640   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3641                     (ins VR128:$src),
3642                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3643                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3644                     OpSize;
3645
3646   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3647                     (ins i128mem:$src),
3648                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3649                     [(set VR128:$dst,
3650                       (IntId128
3651                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3652 }
3653
3654 let Predicates = [HasAVX] in {
3655   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3656                                   int_x86_ssse3_pabs_b_128>, VEX;
3657   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3658                                   int_x86_ssse3_pabs_w_128>, VEX;
3659   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3660                                   int_x86_ssse3_pabs_d_128>, VEX;
3661 }
3662
3663 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3664                               int_x86_ssse3_pabs_b_128>;
3665 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3666                               int_x86_ssse3_pabs_w_128>;
3667 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3668                               int_x86_ssse3_pabs_d_128>;
3669
3670 //===---------------------------------------------------------------------===//
3671 // SSSE3 - Packed Binary Operator Instructions
3672 //===---------------------------------------------------------------------===//
3673
3674 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3675 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3676                              PatFrag mem_frag128, Intrinsic IntId128,
3677                              bit Is2Addr = 1> {
3678   let isCommutable = 1 in
3679   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3680        (ins VR128:$src1, VR128:$src2),
3681        !if(Is2Addr,
3682          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3683          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3684        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3685        OpSize;
3686   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3687        (ins VR128:$src1, i128mem:$src2),
3688        !if(Is2Addr,
3689          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3690          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3691        [(set VR128:$dst,
3692          (IntId128 VR128:$src1,
3693           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3694 }
3695
3696 let Predicates = [HasAVX] in {
3697 let isCommutable = 0 in {
3698   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3699                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3700   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3701                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3702   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3703                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3704   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3705                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3706   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3707                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3708   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3709                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3710   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3711                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3712   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3713                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3714   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3715                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3716   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3717                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3718   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3719                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3720 }
3721 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3722                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3723 }
3724
3725 // None of these have i8 immediate fields.
3726 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3727 let isCommutable = 0 in {
3728   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3729                                      int_x86_ssse3_phadd_w_128>;
3730   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3731                                      int_x86_ssse3_phadd_d_128>;
3732   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3733                                      int_x86_ssse3_phadd_sw_128>;
3734   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3735                                      int_x86_ssse3_phsub_w_128>;
3736   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3737                                      int_x86_ssse3_phsub_d_128>;
3738   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3739                                      int_x86_ssse3_phsub_sw_128>;
3740   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3741                                      int_x86_ssse3_pmadd_ub_sw_128>;
3742   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3743                                      int_x86_ssse3_pshuf_b_128>;
3744   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3745                                      int_x86_ssse3_psign_b_128>;
3746   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3747                                      int_x86_ssse3_psign_w_128>;
3748   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3749                                        int_x86_ssse3_psign_d_128>;
3750 }
3751 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3752                                      int_x86_ssse3_pmul_hr_sw_128>;
3753 }
3754
3755 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3756           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3757 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3758           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3759
3760 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
3761           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3762 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
3763           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3764 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
3765           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3766
3767 //===---------------------------------------------------------------------===//
3768 // SSSE3 - Packed Align Instruction Patterns
3769 //===---------------------------------------------------------------------===//
3770
3771 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3772   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3773       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3774       !if(Is2Addr,
3775         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3776         !strconcat(asm,
3777                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3778       []>, OpSize;
3779   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3780       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3781       !if(Is2Addr,
3782         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3783         !strconcat(asm,
3784                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3785       []>, OpSize;
3786 }
3787
3788 let Predicates = [HasAVX] in
3789   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3790 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
3791   defm PALIGN : ssse3_palign<"palignr">;
3792
3793 let Predicates = [HasSSSE3] in {
3794 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3795           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3796 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3797           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3798 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3799           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3800 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3801           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3802 }
3803
3804 let Predicates = [HasAVX] in {
3805 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3806           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3807 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3808           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3809 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3810           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3811 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3812           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3813 }
3814
3815 //===---------------------------------------------------------------------===//
3816 // SSSE3 Misc Instructions
3817 //===---------------------------------------------------------------------===//
3818
3819 // Thread synchronization
3820 let usesCustomInserter = 1 in {
3821 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3822                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3823 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3824                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3825 }
3826
3827 let Uses = [EAX, ECX, EDX] in
3828 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3829                  Requires<[HasSSE3]>;
3830 let Uses = [ECX, EAX] in
3831 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3832                 Requires<[HasSSE3]>;
3833
3834 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
3835 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
3836
3837 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
3838       Requires<[In32BitMode]>;
3839 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
3840       Requires<[In64BitMode]>;
3841
3842 //===---------------------------------------------------------------------===//
3843 // Non-Instruction Patterns
3844 //===---------------------------------------------------------------------===//
3845
3846 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3847 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3848 // combine.
3849 // Since these loads aren't folded into the fextend, we have to match it
3850 // explicitly here.
3851 let Predicates = [HasSSE2] in
3852  def : Pat<(fextend (loadf32 addr:$src)),
3853            (CVTSS2SDrm addr:$src)>;
3854
3855 // Bitcasts between 128-bit vector types. Return the original type since
3856 // no instruction is needed for the conversion
3857 let Predicates = [HasXMMInt] in {
3858   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3859   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3860   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3861   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3862   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3863   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3864   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3865   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3866   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3867   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3868   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3869   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3870   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3871   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3872   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3873   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3874   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3875   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3876   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3877   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3878   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3879   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3880   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3881   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3882   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3883   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3884   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3885   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3886   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3887   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3888 }
3889
3890 // Bitcasts between 256-bit vector types. Return the original type since
3891 // no instruction is needed for the conversion
3892 let Predicates = [HasAVX] in {
3893   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
3894   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
3895   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
3896   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
3897   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
3898   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
3899   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
3900   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
3901   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
3902   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
3903   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
3904   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
3905   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
3906   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
3907   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
3908   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
3909   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
3910   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
3911   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
3912   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
3913   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
3914   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
3915   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
3916   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
3917   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
3918   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
3919   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
3920   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
3921   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
3922   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
3923 }
3924
3925 // Move scalar to XMM zero-extended
3926 // movd to XMM register zero-extends
3927 let AddedComplexity = 15 in {
3928 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3929 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3930           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3931 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3932           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3933 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3934           (MOVSSrr (v4f32 (V_SET0PS)),
3935                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3936 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3937           (MOVSSrr (v4i32 (V_SET0PI)),
3938                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3939 }
3940
3941 // Splat v2f64 / v2i64
3942 let AddedComplexity = 10 in {
3943 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3944           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3945 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3946           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3947 }
3948
3949 // Special unary SHUFPSrri case.
3950 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3951           (SHUFPSrri VR128:$src1, VR128:$src1,
3952                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3953 let AddedComplexity = 5 in
3954 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3955           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3956       Requires<[HasSSE2]>;
3957 // Special unary SHUFPDrri case.
3958 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3959           (SHUFPDrri VR128:$src1, VR128:$src1,
3960                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3961       Requires<[HasSSE2]>;
3962 // Special unary SHUFPDrri case.
3963 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3964           (SHUFPDrri VR128:$src1, VR128:$src1,
3965                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3966       Requires<[HasSSE2]>;
3967 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3968 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3969           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3970       Requires<[HasSSE2]>;
3971
3972 // Special binary v4i32 shuffle cases with SHUFPS.
3973 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3974           (SHUFPSrri VR128:$src1, VR128:$src2,
3975                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3976            Requires<[HasSSE2]>;
3977 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3978           (SHUFPSrmi VR128:$src1, addr:$src2,
3979                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3980            Requires<[HasSSE2]>;
3981 // Special binary v2i64 shuffle cases using SHUFPDrri.
3982 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3983           (SHUFPDrri VR128:$src1, VR128:$src2,
3984                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3985           Requires<[HasSSE2]>;
3986
3987 let AddedComplexity = 20 in {
3988 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3989 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3990           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3991
3992 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3993 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3994           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3995
3996 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3997 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3998           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3999 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
4000           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
4001 }
4002
4003 let AddedComplexity = 20 in {
4004 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
4005 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
4006           (MOVLPSrm VR128:$src1, addr:$src2)>;
4007 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
4008           (MOVLPDrm VR128:$src1, addr:$src2)>;
4009 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
4010           (MOVLPSrm VR128:$src1, addr:$src2)>;
4011 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
4012           (MOVLPDrm VR128:$src1, addr:$src2)>;
4013 }
4014
4015 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
4016 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4017           (MOVLPSmr addr:$src1, VR128:$src2)>;
4018 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4019           (MOVLPDmr addr:$src1, VR128:$src2)>;
4020 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
4021                  addr:$src1),
4022           (MOVLPSmr addr:$src1, VR128:$src2)>;
4023 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
4024           (MOVLPDmr addr:$src1, VR128:$src2)>;
4025
4026 let AddedComplexity = 15 in {
4027 // Setting the lowest element in the vector.
4028 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
4029           (MOVSSrr (v4i32 VR128:$src1),
4030                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
4031 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
4032           (MOVSDrr (v2i64 VR128:$src1),
4033                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
4034
4035 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
4036 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
4037           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
4038       Requires<[HasSSE2]>;
4039 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
4040           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
4041       Requires<[HasSSE2]>;
4042 }
4043
4044 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
4045 // fall back to this for SSE1)
4046 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
4047           (SHUFPSrri VR128:$src2, VR128:$src1,
4048                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
4049
4050 // Set lowest element and zero upper elements.
4051 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4052           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
4053
4054 // Use movaps / movups for SSE integer load / store (one byte shorter).
4055 // The instructions selected below are then converted to MOVDQA/MOVDQU
4056 // during the SSE domain pass.
4057 let Predicates = [HasSSE1] in {
4058   def : Pat<(alignedloadv4i32 addr:$src),
4059             (MOVAPSrm addr:$src)>;
4060   def : Pat<(loadv4i32 addr:$src),
4061             (MOVUPSrm addr:$src)>;
4062   def : Pat<(alignedloadv2i64 addr:$src),
4063             (MOVAPSrm addr:$src)>;
4064   def : Pat<(loadv2i64 addr:$src),
4065             (MOVUPSrm addr:$src)>;
4066
4067   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4068             (MOVAPSmr addr:$dst, VR128:$src)>;
4069   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4070             (MOVAPSmr addr:$dst, VR128:$src)>;
4071   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4072             (MOVAPSmr addr:$dst, VR128:$src)>;
4073   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4074             (MOVAPSmr addr:$dst, VR128:$src)>;
4075   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4076             (MOVUPSmr addr:$dst, VR128:$src)>;
4077   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4078             (MOVUPSmr addr:$dst, VR128:$src)>;
4079   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4080             (MOVUPSmr addr:$dst, VR128:$src)>;
4081   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4082             (MOVUPSmr addr:$dst, VR128:$src)>;
4083 }
4084
4085 // Use vmovaps/vmovups for AVX integer load/store.
4086 let Predicates = [HasAVX] in {
4087   // 128-bit load/store
4088   def : Pat<(alignedloadv4i32 addr:$src),
4089             (VMOVAPSrm addr:$src)>;
4090   def : Pat<(loadv4i32 addr:$src),
4091             (VMOVUPSrm addr:$src)>;
4092   def : Pat<(alignedloadv2i64 addr:$src),
4093             (VMOVAPSrm addr:$src)>;
4094   def : Pat<(loadv2i64 addr:$src),
4095             (VMOVUPSrm addr:$src)>;
4096
4097   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4098             (VMOVAPSmr addr:$dst, VR128:$src)>;
4099   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4100             (VMOVAPSmr addr:$dst, VR128:$src)>;
4101   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4102             (VMOVAPSmr addr:$dst, VR128:$src)>;
4103   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4104             (VMOVAPSmr addr:$dst, VR128:$src)>;
4105   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4106             (VMOVUPSmr addr:$dst, VR128:$src)>;
4107   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4108             (VMOVUPSmr addr:$dst, VR128:$src)>;
4109   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4110             (VMOVUPSmr addr:$dst, VR128:$src)>;
4111   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4112             (VMOVUPSmr addr:$dst, VR128:$src)>;
4113
4114   // 256-bit load/store
4115   def : Pat<(alignedloadv4i64 addr:$src),
4116             (VMOVAPSYrm addr:$src)>;
4117   def : Pat<(loadv4i64 addr:$src),
4118             (VMOVUPSYrm addr:$src)>;
4119   def : Pat<(alignedloadv8i32 addr:$src),
4120             (VMOVAPSYrm addr:$src)>;
4121   def : Pat<(loadv8i32 addr:$src),
4122             (VMOVUPSYrm addr:$src)>;
4123   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
4124             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4125   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
4126             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4127   def : Pat<(alignedstore (v16i16 VR256:$src), addr:$dst),
4128             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4129   def : Pat<(alignedstore (v32i8 VR256:$src), addr:$dst),
4130             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4131   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
4132             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4133   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
4134             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4135   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
4136             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4137   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
4138             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4139 }
4140
4141 //===----------------------------------------------------------------------===//
4142 // SSE4.1 - Packed Move with Sign/Zero Extend
4143 //===----------------------------------------------------------------------===//
4144
4145 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4146   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4147                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4148                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4149
4150   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4151                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4152        [(set VR128:$dst,
4153          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4154        OpSize;
4155 }
4156
4157 let Predicates = [HasAVX] in {
4158 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4159                                      VEX;
4160 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4161                                      VEX;
4162 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4163                                      VEX;
4164 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4165                                      VEX;
4166 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4167                                      VEX;
4168 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4169                                      VEX;
4170 }
4171
4172 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4173 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4174 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4175 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4176 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4177 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4178
4179 // Common patterns involving scalar load.
4180 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4181           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4182 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4183           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4184
4185 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4186           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4187 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4188           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4189
4190 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4191           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4192 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4193           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4194
4195 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4196           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4197 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4198           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4199
4200 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4201           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4202 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4203           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4204
4205 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4206           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4207 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4208           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4209
4210
4211 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4212   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4213                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4214                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4215
4216   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4217                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4218        [(set VR128:$dst,
4219          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4220           OpSize;
4221 }
4222
4223 let Predicates = [HasAVX] in {
4224 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4225                                      VEX;
4226 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4227                                      VEX;
4228 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4229                                      VEX;
4230 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4231                                      VEX;
4232 }
4233
4234 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4235 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4236 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4237 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4238
4239 // Common patterns involving scalar load
4240 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4241           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4242 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4243           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4244
4245 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4246           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4247 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4248           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4249
4250
4251 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4252   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4253                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4254                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4255
4256   // Expecting a i16 load any extended to i32 value.
4257   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4258                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4259                  [(set VR128:$dst, (IntId (bitconvert
4260                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4261                  OpSize;
4262 }
4263
4264 let Predicates = [HasAVX] in {
4265 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4266                                      VEX;
4267 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4268                                      VEX;
4269 }
4270 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4271 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4272
4273 // Common patterns involving scalar load
4274 def : Pat<(int_x86_sse41_pmovsxbq
4275             (bitconvert (v4i32 (X86vzmovl
4276                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4277           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4278
4279 def : Pat<(int_x86_sse41_pmovzxbq
4280             (bitconvert (v4i32 (X86vzmovl
4281                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4282           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4283
4284 //===----------------------------------------------------------------------===//
4285 // SSE4.1 - Extract Instructions
4286 //===----------------------------------------------------------------------===//
4287
4288 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4289 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4290   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4291                  (ins VR128:$src1, i32i8imm:$src2),
4292                  !strconcat(OpcodeStr,
4293                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4294                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4295                  OpSize;
4296   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4297                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4298                  !strconcat(OpcodeStr,
4299                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4300                  []>, OpSize;
4301 // FIXME:
4302 // There's an AssertZext in the way of writing the store pattern
4303 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4304 }
4305
4306 let Predicates = [HasAVX] in {
4307   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4308   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4309          (ins VR128:$src1, i32i8imm:$src2),
4310          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4311 }
4312
4313 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4314
4315
4316 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4317 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4318   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4319                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4320                  !strconcat(OpcodeStr,
4321                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4322                  []>, OpSize;
4323 // FIXME:
4324 // There's an AssertZext in the way of writing the store pattern
4325 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4326 }
4327
4328 let Predicates = [HasAVX] in
4329   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4330
4331 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4332
4333
4334 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4335 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4336   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4337                  (ins VR128:$src1, i32i8imm:$src2),
4338                  !strconcat(OpcodeStr,
4339                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4340                  [(set GR32:$dst,
4341                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4342   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4343                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4344                  !strconcat(OpcodeStr,
4345                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4346                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4347                           addr:$dst)]>, OpSize;
4348 }
4349
4350 let Predicates = [HasAVX] in
4351   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4352
4353 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4354
4355 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4356 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4357   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4358                  (ins VR128:$src1, i32i8imm:$src2),
4359                  !strconcat(OpcodeStr,
4360                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4361                  [(set GR64:$dst,
4362                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4363   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4364                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4365                  !strconcat(OpcodeStr,
4366                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4367                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4368                           addr:$dst)]>, OpSize, REX_W;
4369 }
4370
4371 let Predicates = [HasAVX] in
4372   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4373
4374 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4375
4376 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4377 /// destination
4378 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4379   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4380                  (ins VR128:$src1, i32i8imm:$src2),
4381                  !strconcat(OpcodeStr,
4382                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4383                  [(set GR32:$dst,
4384                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4385            OpSize;
4386   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4387                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4388                  !strconcat(OpcodeStr,
4389                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4390                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4391                           addr:$dst)]>, OpSize;
4392 }
4393
4394 let Predicates = [HasAVX] in {
4395   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4396   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4397                   (ins VR128:$src1, i32i8imm:$src2),
4398                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4399                   []>, OpSize, VEX;
4400 }
4401 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4402
4403 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4404 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4405                                               imm:$src2))),
4406                  addr:$dst),
4407           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4408          Requires<[HasSSE41]>;
4409
4410 //===----------------------------------------------------------------------===//
4411 // SSE4.1 - Insert Instructions
4412 //===----------------------------------------------------------------------===//
4413
4414 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4415   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4416       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4417       !if(Is2Addr,
4418         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4419         !strconcat(asm,
4420                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4421       [(set VR128:$dst,
4422         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4423   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4424       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4425       !if(Is2Addr,
4426         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4427         !strconcat(asm,
4428                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4429       [(set VR128:$dst,
4430         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4431                    imm:$src3))]>, OpSize;
4432 }
4433
4434 let Predicates = [HasAVX] in
4435   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4436 let Constraints = "$src1 = $dst" in
4437   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4438
4439 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4440   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4441       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4442       !if(Is2Addr,
4443         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4444         !strconcat(asm,
4445                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4446       [(set VR128:$dst,
4447         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4448       OpSize;
4449   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4450       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4451       !if(Is2Addr,
4452         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4453         !strconcat(asm,
4454                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4455       [(set VR128:$dst,
4456         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4457                           imm:$src3)))]>, OpSize;
4458 }
4459
4460 let Predicates = [HasAVX] in
4461   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4462 let Constraints = "$src1 = $dst" in
4463   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4464
4465 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4466   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4467       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4468       !if(Is2Addr,
4469         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4470         !strconcat(asm,
4471                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4472       [(set VR128:$dst,
4473         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4474       OpSize;
4475   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4476       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4477       !if(Is2Addr,
4478         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4479         !strconcat(asm,
4480                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4481       [(set VR128:$dst,
4482         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4483                           imm:$src3)))]>, OpSize;
4484 }
4485
4486 let Predicates = [HasAVX] in
4487   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4488 let Constraints = "$src1 = $dst" in
4489   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4490
4491 // insertps has a few different modes, there's the first two here below which
4492 // are optimized inserts that won't zero arbitrary elements in the destination
4493 // vector. The next one matches the intrinsic and could zero arbitrary elements
4494 // in the target vector.
4495 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4496   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4497       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
4498       !if(Is2Addr,
4499         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4500         !strconcat(asm,
4501                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4502       [(set VR128:$dst,
4503         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4504       OpSize;
4505   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4506       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
4507       !if(Is2Addr,
4508         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4509         !strconcat(asm,
4510                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4511       [(set VR128:$dst,
4512         (X86insrtps VR128:$src1,
4513                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4514                     imm:$src3))]>, OpSize;
4515 }
4516
4517 let Constraints = "$src1 = $dst" in
4518   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4519 let Predicates = [HasAVX] in
4520   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4521
4522 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4523           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4524           Requires<[HasAVX]>;
4525 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4526           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4527           Requires<[HasSSE41]>;
4528
4529 //===----------------------------------------------------------------------===//
4530 // SSE4.1 - Round Instructions
4531 //===----------------------------------------------------------------------===//
4532
4533 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4534                             X86MemOperand x86memop, RegisterClass RC,
4535                             PatFrag mem_frag32, PatFrag mem_frag64,
4536                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4537   // Intrinsic operation, reg.
4538   // Vector intrinsic operation, reg
4539   def PSr : SS4AIi8<opcps, MRMSrcReg,
4540                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4541                     !strconcat(OpcodeStr,
4542                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4543                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4544                     OpSize;
4545
4546   // Vector intrinsic operation, mem
4547   def PSm : Ii8<opcps, MRMSrcMem,
4548                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4549                     !strconcat(OpcodeStr,
4550                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4551                     [(set RC:$dst,
4552                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4553                     TA, OpSize,
4554                 Requires<[HasSSE41]>;
4555
4556   // Vector intrinsic operation, reg
4557   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4558                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4559                     !strconcat(OpcodeStr,
4560                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4561                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4562                     OpSize;
4563
4564   // Vector intrinsic operation, mem
4565   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4566                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4567                     !strconcat(OpcodeStr,
4568                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4569                     [(set RC:$dst,
4570                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4571                     OpSize;
4572 }
4573
4574 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4575                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4576   // Intrinsic operation, reg.
4577   // Vector intrinsic operation, reg
4578   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4579                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4580                     !strconcat(OpcodeStr,
4581                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4582                     []>, OpSize;
4583
4584   // Vector intrinsic operation, mem
4585   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4586                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4587                     !strconcat(OpcodeStr,
4588                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4589                     []>, TA, OpSize, Requires<[HasSSE41]>;
4590
4591   // Vector intrinsic operation, reg
4592   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4593                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4594                     !strconcat(OpcodeStr,
4595                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4596                     []>, OpSize;
4597
4598   // Vector intrinsic operation, mem
4599   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4600                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4601                     !strconcat(OpcodeStr,
4602                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4603                     []>, OpSize;
4604 }
4605
4606 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4607                             string OpcodeStr,
4608                             Intrinsic F32Int,
4609                             Intrinsic F64Int, bit Is2Addr = 1> {
4610   // Intrinsic operation, reg.
4611   def SSr : SS4AIi8<opcss, MRMSrcReg,
4612         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4613         !if(Is2Addr,
4614             !strconcat(OpcodeStr,
4615                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4616             !strconcat(OpcodeStr,
4617                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4618         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4619         OpSize;
4620
4621   // Intrinsic operation, mem.
4622   def SSm : SS4AIi8<opcss, MRMSrcMem,
4623         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4624         !if(Is2Addr,
4625             !strconcat(OpcodeStr,
4626                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4627             !strconcat(OpcodeStr,
4628                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4629         [(set VR128:$dst,
4630              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4631         OpSize;
4632
4633   // Intrinsic operation, reg.
4634   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4635         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4636         !if(Is2Addr,
4637             !strconcat(OpcodeStr,
4638                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4639             !strconcat(OpcodeStr,
4640                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4641         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4642         OpSize;
4643
4644   // Intrinsic operation, mem.
4645   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4646         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4647         !if(Is2Addr,
4648             !strconcat(OpcodeStr,
4649                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4650             !strconcat(OpcodeStr,
4651                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4652         [(set VR128:$dst,
4653               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4654         OpSize;
4655 }
4656
4657 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4658                                    string OpcodeStr> {
4659   // Intrinsic operation, reg.
4660   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4661         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4662         !strconcat(OpcodeStr,
4663                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4664         []>, OpSize;
4665
4666   // Intrinsic operation, mem.
4667   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4668         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4669         !strconcat(OpcodeStr,
4670                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4671         []>, OpSize;
4672
4673   // Intrinsic operation, reg.
4674   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4675         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4676             !strconcat(OpcodeStr,
4677                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4678         []>, OpSize;
4679
4680   // Intrinsic operation, mem.
4681   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4682         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4683             !strconcat(OpcodeStr,
4684                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4685         []>, OpSize;
4686 }
4687
4688 // FP round - roundss, roundps, roundsd, roundpd
4689 let Predicates = [HasAVX] in {
4690   // Intrinsic form
4691   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4692                                   memopv4f32, memopv2f64,
4693                                   int_x86_sse41_round_ps,
4694                                   int_x86_sse41_round_pd>, VEX;
4695   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4696                                   memopv8f32, memopv4f64,
4697                                   int_x86_avx_round_ps_256,
4698                                   int_x86_avx_round_pd_256>, VEX;
4699   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4700                                   int_x86_sse41_round_ss,
4701                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4702
4703   // Instructions for the assembler
4704   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4705                                         VEX;
4706   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4707                                         VEX;
4708   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4709 }
4710
4711 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4712                                memopv4f32, memopv2f64,
4713                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4714 let Constraints = "$src1 = $dst" in
4715 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4716                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4717
4718 //===----------------------------------------------------------------------===//
4719 // SSE4.1 - Packed Bit Test
4720 //===----------------------------------------------------------------------===//
4721
4722 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4723 // the intel intrinsic that corresponds to this.
4724 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4725 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4726                 "vptest\t{$src2, $src1|$src1, $src2}",
4727                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4728                 OpSize, VEX;
4729 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4730                 "vptest\t{$src2, $src1|$src1, $src2}",
4731                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4732                 OpSize, VEX;
4733
4734 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4735                 "vptest\t{$src2, $src1|$src1, $src2}",
4736                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4737                 OpSize, VEX;
4738 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4739                 "vptest\t{$src2, $src1|$src1, $src2}",
4740                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4741                 OpSize, VEX;
4742 }
4743
4744 let Defs = [EFLAGS] in {
4745 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4746               "ptest \t{$src2, $src1|$src1, $src2}",
4747               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4748               OpSize;
4749 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4750               "ptest \t{$src2, $src1|$src1, $src2}",
4751               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4752               OpSize;
4753 }
4754
4755 // The bit test instructions below are AVX only
4756 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4757                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4758   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4759             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4760             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4761   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4762             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4763             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4764             OpSize, VEX;
4765 }
4766
4767 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4768 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4769 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4770 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4771 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4772 }
4773
4774 //===----------------------------------------------------------------------===//
4775 // SSE4.1 - Misc Instructions
4776 //===----------------------------------------------------------------------===//
4777
4778 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4779                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4780                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4781 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4782                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4783                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4784
4785 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4786                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4787                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4788 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4789                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4790                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4791
4792 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4793                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4794                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4795 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4796                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4797                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4798
4799
4800
4801 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4802 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4803                                  Intrinsic IntId128> {
4804   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4805                     (ins VR128:$src),
4806                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4807                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4808   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4809                      (ins i128mem:$src),
4810                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4811                      [(set VR128:$dst,
4812                        (IntId128
4813                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4814 }
4815
4816 let Predicates = [HasAVX] in
4817 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4818                                          int_x86_sse41_phminposuw>, VEX;
4819 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4820                                          int_x86_sse41_phminposuw>;
4821
4822 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4823 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4824                               Intrinsic IntId128, bit Is2Addr = 1> {
4825   let isCommutable = 1 in
4826   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4827        (ins VR128:$src1, VR128:$src2),
4828        !if(Is2Addr,
4829            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4830            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4831        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4832   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4833        (ins VR128:$src1, i128mem:$src2),
4834        !if(Is2Addr,
4835            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4836            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4837        [(set VR128:$dst,
4838          (IntId128 VR128:$src1,
4839           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4840 }
4841
4842 let Predicates = [HasAVX] in {
4843   let isCommutable = 0 in
4844   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4845                                                          0>, VEX_4V;
4846   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4847                                                          0>, VEX_4V;
4848   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4849                                                          0>, VEX_4V;
4850   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4851                                                          0>, VEX_4V;
4852   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4853                                                          0>, VEX_4V;
4854   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4855                                                          0>, VEX_4V;
4856   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4857                                                          0>, VEX_4V;
4858   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4859                                                          0>, VEX_4V;
4860   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4861                                                          0>, VEX_4V;
4862   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4863                                                          0>, VEX_4V;
4864   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4865                                                          0>, VEX_4V;
4866 }
4867
4868 let Constraints = "$src1 = $dst" in {
4869   let isCommutable = 0 in
4870   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4871   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4872   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4873   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4874   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4875   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4876   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4877   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4878   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4879   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4880   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4881 }
4882
4883 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4884           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4885 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4886           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4887
4888 /// SS48I_binop_rm - Simple SSE41 binary operator.
4889 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4890                         ValueType OpVT, bit Is2Addr = 1> {
4891   let isCommutable = 1 in
4892   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4893        (ins VR128:$src1, VR128:$src2),
4894        !if(Is2Addr,
4895            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4896            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4897        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4898        OpSize;
4899   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4900        (ins VR128:$src1, i128mem:$src2),
4901        !if(Is2Addr,
4902            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4903            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4904        [(set VR128:$dst, (OpNode VR128:$src1,
4905                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4906        OpSize;
4907 }
4908
4909 let Predicates = [HasAVX] in
4910   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4911 let Constraints = "$src1 = $dst" in
4912   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4913
4914 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4915 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4916                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4917                  X86MemOperand x86memop, bit Is2Addr = 1> {
4918   let isCommutable = 1 in
4919   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4920         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
4921         !if(Is2Addr,
4922             !strconcat(OpcodeStr,
4923                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4924             !strconcat(OpcodeStr,
4925                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4926         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4927         OpSize;
4928   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4929         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
4930         !if(Is2Addr,
4931             !strconcat(OpcodeStr,
4932                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4933             !strconcat(OpcodeStr,
4934                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4935         [(set RC:$dst,
4936           (IntId RC:$src1,
4937            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4938         OpSize;
4939 }
4940
4941 let Predicates = [HasAVX] in {
4942   let isCommutable = 0 in {
4943   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4944                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4945   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4946                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4947   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4948             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4949   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4950             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4951   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4952                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4953   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4954                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4955   }
4956   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4957                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4958   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4959                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4960   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4961                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4962 }
4963
4964 let Constraints = "$src1 = $dst" in {
4965   let isCommutable = 0 in {
4966   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4967                                      VR128, memopv16i8, i128mem>;
4968   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4969                                      VR128, memopv16i8, i128mem>;
4970   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4971                                      VR128, memopv16i8, i128mem>;
4972   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4973                                      VR128, memopv16i8, i128mem>;
4974   }
4975   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4976                                   VR128, memopv16i8, i128mem>;
4977   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4978                                   VR128, memopv16i8, i128mem>;
4979 }
4980
4981 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4982 let Predicates = [HasAVX] in {
4983 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4984                                     RegisterClass RC, X86MemOperand x86memop,
4985                                     PatFrag mem_frag, Intrinsic IntId> {
4986   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4987                   (ins RC:$src1, RC:$src2, RC:$src3),
4988                   !strconcat(OpcodeStr,
4989                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4990                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4991                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4992
4993   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4994                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4995                   !strconcat(OpcodeStr,
4996                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4997                   [(set RC:$dst,
4998                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4999                                RC:$src3))],
5000                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
5001 }
5002 }
5003
5004 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
5005                                            memopv16i8, int_x86_sse41_blendvpd>;
5006 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
5007                                            memopv16i8, int_x86_sse41_blendvps>;
5008 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
5009                                            memopv16i8, int_x86_sse41_pblendvb>;
5010 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
5011                                          memopv32i8, int_x86_avx_blendv_pd_256>;
5012 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
5013                                          memopv32i8, int_x86_avx_blendv_ps_256>;
5014
5015 /// SS41I_ternary_int - SSE 4.1 ternary operator
5016 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
5017   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5018     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
5019                     (ins VR128:$src1, VR128:$src2),
5020                     !strconcat(OpcodeStr,
5021                      "\t{$src2, $dst|$dst, $src2}"),
5022                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
5023                     OpSize;
5024
5025     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
5026                     (ins VR128:$src1, i128mem:$src2),
5027                     !strconcat(OpcodeStr,
5028                      "\t{$src2, $dst|$dst, $src2}"),
5029                     [(set VR128:$dst,
5030                       (IntId VR128:$src1,
5031                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
5032   }
5033 }
5034
5035 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
5036 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
5037 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
5038
5039 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
5040           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
5041
5042 let Predicates = [HasAVX] in
5043 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5044                        "vmovntdqa\t{$src, $dst|$dst, $src}",
5045                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5046                        OpSize, VEX;
5047 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5048                        "movntdqa\t{$src, $dst|$dst, $src}",
5049                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5050                        OpSize;
5051
5052 //===----------------------------------------------------------------------===//
5053 // SSE4.2 - Compare Instructions
5054 //===----------------------------------------------------------------------===//
5055
5056 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
5057 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
5058                               Intrinsic IntId128, bit Is2Addr = 1> {
5059   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
5060        (ins VR128:$src1, VR128:$src2),
5061        !if(Is2Addr,
5062            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5063            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5064        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5065        OpSize;
5066   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
5067        (ins VR128:$src1, i128mem:$src2),
5068        !if(Is2Addr,
5069            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5070            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5071        [(set VR128:$dst,
5072          (IntId128 VR128:$src1,
5073           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5074 }
5075
5076 let Predicates = [HasAVX] in
5077   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
5078                                      0>, VEX_4V;
5079 let Constraints = "$src1 = $dst" in
5080   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
5081
5082 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5083           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
5084 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5085           (PCMPGTQrm VR128:$src1, addr:$src2)>;
5086
5087 //===----------------------------------------------------------------------===//
5088 // SSE4.2 - String/text Processing Instructions
5089 //===----------------------------------------------------------------------===//
5090
5091 // Packed Compare Implicit Length Strings, Return Mask
5092 multiclass pseudo_pcmpistrm<string asm> {
5093   def REG : PseudoI<(outs VR128:$dst),
5094                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5095     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
5096                                                   imm:$src3))]>;
5097   def MEM : PseudoI<(outs VR128:$dst),
5098                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5099     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
5100                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
5101 }
5102
5103 let Defs = [EFLAGS], usesCustomInserter = 1 in {
5104   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
5105   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
5106 }
5107
5108 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
5109   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5110       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5111       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5112   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5113       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5114       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5115 }
5116
5117 let Defs = [XMM0, EFLAGS] in {
5118   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5119       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5120       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5121   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5122       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5123       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5124 }
5125
5126 // Packed Compare Explicit Length Strings, Return Mask
5127 multiclass pseudo_pcmpestrm<string asm> {
5128   def REG : PseudoI<(outs VR128:$dst),
5129                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5130     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5131                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5132   def MEM : PseudoI<(outs VR128:$dst),
5133                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5134     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5135                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5136 }
5137
5138 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5139   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5140   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5141 }
5142
5143 let Predicates = [HasAVX],
5144     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5145   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5146       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5147       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5148   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5149       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5150       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5151 }
5152
5153 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5154   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5155       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5156       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5157   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5158       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5159       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5160 }
5161
5162 // Packed Compare Implicit Length Strings, Return Index
5163 let Defs = [ECX, EFLAGS] in {
5164   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5165     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5166       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5167       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5168       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5169        (implicit EFLAGS)]>, OpSize;
5170     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5171       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5172       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5173       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5174        (implicit EFLAGS)]>, OpSize;
5175   }
5176 }
5177
5178 let Predicates = [HasAVX] in {
5179 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5180                                     VEX;
5181 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5182                                     VEX;
5183 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5184                                     VEX;
5185 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5186                                     VEX;
5187 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5188                                     VEX;
5189 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5190                                     VEX;
5191 }
5192
5193 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5194 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5195 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5196 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5197 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5198 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5199
5200 // Packed Compare Explicit Length Strings, Return Index
5201 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5202   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5203     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5204       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5205       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5206       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5207        (implicit EFLAGS)]>, OpSize;
5208     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5209       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5210       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5211        [(set ECX,
5212              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5213         (implicit EFLAGS)]>, OpSize;
5214   }
5215 }
5216
5217 let Predicates = [HasAVX] in {
5218 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5219                                     VEX;
5220 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5221                                     VEX;
5222 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5223                                     VEX;
5224 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5225                                     VEX;
5226 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5227                                     VEX;
5228 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5229                                     VEX;
5230 }
5231
5232 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5233 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5234 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5235 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5236 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5237 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5238
5239 //===----------------------------------------------------------------------===//
5240 // SSE4.2 - CRC Instructions
5241 //===----------------------------------------------------------------------===//
5242
5243 // No CRC instructions have AVX equivalents
5244
5245 // crc intrinsic instruction
5246 // This set of instructions are only rm, the only difference is the size
5247 // of r and m.
5248 let Constraints = "$src1 = $dst" in {
5249   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5250                       (ins GR32:$src1, i8mem:$src2),
5251                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5252                        [(set GR32:$dst,
5253                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5254                          (load addr:$src2)))]>;
5255   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5256                       (ins GR32:$src1, GR8:$src2),
5257                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5258                        [(set GR32:$dst,
5259                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5260   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5261                       (ins GR32:$src1, i16mem:$src2),
5262                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5263                        [(set GR32:$dst,
5264                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5265                          (load addr:$src2)))]>,
5266                          OpSize;
5267   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5268                       (ins GR32:$src1, GR16:$src2),
5269                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5270                        [(set GR32:$dst,
5271                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5272                          OpSize;
5273   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5274                       (ins GR32:$src1, i32mem:$src2),
5275                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5276                        [(set GR32:$dst,
5277                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5278                          (load addr:$src2)))]>;
5279   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5280                       (ins GR32:$src1, GR32:$src2),
5281                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5282                        [(set GR32:$dst,
5283                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5284   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5285                       (ins GR64:$src1, i8mem:$src2),
5286                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5287                        [(set GR64:$dst,
5288                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5289                          (load addr:$src2)))]>,
5290                          REX_W;
5291   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5292                       (ins GR64:$src1, GR8:$src2),
5293                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5294                        [(set GR64:$dst,
5295                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5296                          REX_W;
5297   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5298                       (ins GR64:$src1, i64mem:$src2),
5299                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5300                        [(set GR64:$dst,
5301                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5302                          (load addr:$src2)))]>,
5303                          REX_W;
5304   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5305                       (ins GR64:$src1, GR64:$src2),
5306                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5307                        [(set GR64:$dst,
5308                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5309                          REX_W;
5310 }
5311
5312 //===----------------------------------------------------------------------===//
5313 // AES-NI Instructions
5314 //===----------------------------------------------------------------------===//
5315
5316 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5317                               Intrinsic IntId128, bit Is2Addr = 1> {
5318   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5319        (ins VR128:$src1, VR128:$src2),
5320        !if(Is2Addr,
5321            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5322            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5323        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5324        OpSize;
5325   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5326        (ins VR128:$src1, i128mem:$src2),
5327        !if(Is2Addr,
5328            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5329            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5330        [(set VR128:$dst,
5331          (IntId128 VR128:$src1,
5332           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5333 }
5334
5335 // Perform One Round of an AES Encryption/Decryption Flow
5336 let Predicates = [HasAVX, HasAES] in {
5337   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5338                          int_x86_aesni_aesenc, 0>, VEX_4V;
5339   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5340                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5341   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5342                          int_x86_aesni_aesdec, 0>, VEX_4V;
5343   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5344                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5345 }
5346
5347 let Constraints = "$src1 = $dst" in {
5348   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5349                          int_x86_aesni_aesenc>;
5350   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5351                          int_x86_aesni_aesenclast>;
5352   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5353                          int_x86_aesni_aesdec>;
5354   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5355                          int_x86_aesni_aesdeclast>;
5356 }
5357
5358 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5359           (AESENCrr VR128:$src1, VR128:$src2)>;
5360 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5361           (AESENCrm VR128:$src1, addr:$src2)>;
5362 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5363           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5364 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5365           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5366 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5367           (AESDECrr VR128:$src1, VR128:$src2)>;
5368 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5369           (AESDECrm VR128:$src1, addr:$src2)>;
5370 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5371           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5372 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5373           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5374
5375 // Perform the AES InvMixColumn Transformation
5376 let Predicates = [HasAVX, HasAES] in {
5377   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5378       (ins VR128:$src1),
5379       "vaesimc\t{$src1, $dst|$dst, $src1}",
5380       [(set VR128:$dst,
5381         (int_x86_aesni_aesimc VR128:$src1))]>,
5382       OpSize, VEX;
5383   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5384       (ins i128mem:$src1),
5385       "vaesimc\t{$src1, $dst|$dst, $src1}",
5386       [(set VR128:$dst,
5387         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5388       OpSize, VEX;
5389 }
5390 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5391   (ins VR128:$src1),
5392   "aesimc\t{$src1, $dst|$dst, $src1}",
5393   [(set VR128:$dst,
5394     (int_x86_aesni_aesimc VR128:$src1))]>,
5395   OpSize;
5396 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5397   (ins i128mem:$src1),
5398   "aesimc\t{$src1, $dst|$dst, $src1}",
5399   [(set VR128:$dst,
5400     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5401   OpSize;
5402
5403 // AES Round Key Generation Assist
5404 let Predicates = [HasAVX, HasAES] in {
5405   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5406       (ins VR128:$src1, i8imm:$src2),
5407       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5408       [(set VR128:$dst,
5409         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5410       OpSize, VEX;
5411   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5412       (ins i128mem:$src1, i8imm:$src2),
5413       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5414       [(set VR128:$dst,
5415         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5416                                         imm:$src2))]>,
5417       OpSize, VEX;
5418 }
5419 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5420   (ins VR128:$src1, i8imm:$src2),
5421   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5422   [(set VR128:$dst,
5423     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5424   OpSize;
5425 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5426   (ins i128mem:$src1, i8imm:$src2),
5427   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5428   [(set VR128:$dst,
5429     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5430                                     imm:$src2))]>,
5431   OpSize;
5432
5433 //===----------------------------------------------------------------------===//
5434 // CLMUL Instructions
5435 //===----------------------------------------------------------------------===//
5436
5437 // Carry-less Multiplication instructions
5438 let Constraints = "$src1 = $dst" in {
5439 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5440            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5441            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5442            []>;
5443
5444 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5445            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5446            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5447            []>;
5448 }
5449
5450 // AVX carry-less Multiplication instructions
5451 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5452            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5453            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5454            []>;
5455
5456 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5457            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5458            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5459            []>;
5460
5461
5462 multiclass pclmul_alias<string asm, int immop> {
5463   def : InstAlias<!strconcat("pclmul", asm,
5464                            "dq {$src, $dst|$dst, $src}"),
5465                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5466
5467   def : InstAlias<!strconcat("pclmul", asm,
5468                              "dq {$src, $dst|$dst, $src}"),
5469                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5470
5471   def : InstAlias<!strconcat("vpclmul", asm,
5472                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5473                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5474
5475   def : InstAlias<!strconcat("vpclmul", asm,
5476                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5477                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5478 }
5479 defm : pclmul_alias<"hqhq", 0x11>;
5480 defm : pclmul_alias<"hqlq", 0x01>;
5481 defm : pclmul_alias<"lqhq", 0x10>;
5482 defm : pclmul_alias<"lqlq", 0x00>;
5483
5484 //===----------------------------------------------------------------------===//
5485 // AVX Instructions
5486 //===----------------------------------------------------------------------===//
5487
5488 //===----------------------------------------------------------------------===//
5489 // VBROADCAST - Load from memory and broadcast to all elements of the
5490 //              destination operand
5491 //
5492 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5493                     X86MemOperand x86memop, Intrinsic Int> :
5494   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5495         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5496         [(set RC:$dst, (Int addr:$src))]>, VEX;
5497
5498 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5499                                    int_x86_avx_vbroadcastss>;
5500 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5501                                    int_x86_avx_vbroadcastss_256>;
5502 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5503                                    int_x86_avx_vbroadcast_sd_256>;
5504 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5505                                    int_x86_avx_vbroadcastf128_pd_256>;
5506
5507 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5508           (VBROADCASTF128 addr:$src)>;
5509
5510 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
5511           (VBROADCASTSSY addr:$src)>;
5512 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
5513           (VBROADCASTSD addr:$src)>;
5514 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
5515           (VBROADCASTSSY addr:$src)>;
5516 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
5517           (VBROADCASTSD addr:$src)>;
5518
5519 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
5520           (VBROADCASTSS addr:$src)>;
5521 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
5522           (VBROADCASTSS addr:$src)>;
5523
5524 //===----------------------------------------------------------------------===//
5525 // VINSERTF128 - Insert packed floating-point values
5526 //
5527 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5528           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5529           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5530           []>, VEX_4V;
5531 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5532           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5533           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5534           []>, VEX_4V;
5535
5536 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5537           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5538 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5539           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5540 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5541           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5542
5543 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5544                                    (i32 imm)),
5545           (VINSERTF128rr VR256:$src1, VR128:$src2,
5546                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5547 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5548                                    (i32 imm)),
5549           (VINSERTF128rr VR256:$src1, VR128:$src2,
5550                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5551 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5552                                    (i32 imm)),
5553           (VINSERTF128rr VR256:$src1, VR128:$src2,
5554                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5555 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5556                                    (i32 imm)),
5557           (VINSERTF128rr VR256:$src1, VR128:$src2,
5558                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5559 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
5560                                    (i32 imm)),
5561           (VINSERTF128rr VR256:$src1, VR128:$src2,
5562                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5563 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
5564                                    (i32 imm)),
5565           (VINSERTF128rr VR256:$src1, VR128:$src2,
5566                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5567
5568 // Special COPY patterns
5569 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
5570           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5571 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
5572           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5573 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
5574           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5575 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
5576           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5577 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
5578           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5579 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
5580           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5581
5582 //===----------------------------------------------------------------------===//
5583 // VEXTRACTF128 - Extract packed floating-point values
5584 //
5585 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5586           (ins VR256:$src1, i8imm:$src2),
5587           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5588           []>, VEX;
5589 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5590           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5591           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5592           []>, VEX;
5593
5594 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5595           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5596 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5597           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5598 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5599           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5600
5601 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5602           (v4f32 (VEXTRACTF128rr
5603                     (v8f32 VR256:$src1),
5604                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5605 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5606           (v2f64 (VEXTRACTF128rr
5607                     (v4f64 VR256:$src1),
5608                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5609 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5610           (v4i32 (VEXTRACTF128rr
5611                     (v8i32 VR256:$src1),
5612                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5613 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5614           (v2i64 (VEXTRACTF128rr
5615                     (v4i64 VR256:$src1),
5616                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5617 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5618           (v8i16 (VEXTRACTF128rr
5619                     (v16i16 VR256:$src1),
5620                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5621 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5622           (v16i8 (VEXTRACTF128rr
5623                     (v32i8 VR256:$src1),
5624                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5625
5626 // Special COPY patterns
5627 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
5628           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
5629 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
5630           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
5631
5632 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
5633           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
5634 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
5635           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
5636
5637
5638 //===----------------------------------------------------------------------===//
5639 // VMASKMOV - Conditional SIMD Packed Loads and Stores
5640 //
5641 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5642                           Intrinsic IntLd, Intrinsic IntLd256,
5643                           Intrinsic IntSt, Intrinsic IntSt256,
5644                           PatFrag pf128, PatFrag pf256> {
5645   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5646              (ins VR128:$src1, f128mem:$src2),
5647              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5648              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5649              VEX_4V;
5650   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5651              (ins VR256:$src1, f256mem:$src2),
5652              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5653              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5654              VEX_4V;
5655   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5656              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5657              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5658              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5659   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5660              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5661              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5662              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5663 }
5664
5665 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5666                                  int_x86_avx_maskload_ps,
5667                                  int_x86_avx_maskload_ps_256,
5668                                  int_x86_avx_maskstore_ps,
5669                                  int_x86_avx_maskstore_ps_256,
5670                                  memopv4f32, memopv8f32>;
5671 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5672                                  int_x86_avx_maskload_pd,
5673                                  int_x86_avx_maskload_pd_256,
5674                                  int_x86_avx_maskstore_pd,
5675                                  int_x86_avx_maskstore_pd_256,
5676                                  memopv2f64, memopv4f64>;
5677
5678 //===----------------------------------------------------------------------===//
5679 // VPERMIL - Permute Single and Double Floating-Point Values
5680 //
5681 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5682                       RegisterClass RC, X86MemOperand x86memop_f,
5683                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5684                       Intrinsic IntVar, Intrinsic IntImm> {
5685   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5686              (ins RC:$src1, RC:$src2),
5687              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5688              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5689   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5690              (ins RC:$src1, x86memop_i:$src2),
5691              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5692              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5693
5694   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5695              (ins RC:$src1, i8imm:$src2),
5696              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5697              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5698   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5699              (ins x86memop_f:$src1, i8imm:$src2),
5700              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5701              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5702 }
5703
5704 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5705                              memopv4f32, memopv4i32,
5706                              int_x86_avx_vpermilvar_ps,
5707                              int_x86_avx_vpermil_ps>;
5708 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5709                              memopv8f32, memopv8i32,
5710                              int_x86_avx_vpermilvar_ps_256,
5711                              int_x86_avx_vpermil_ps_256>;
5712 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5713                              memopv2f64, memopv2i64,
5714                              int_x86_avx_vpermilvar_pd,
5715                              int_x86_avx_vpermil_pd>;
5716 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5717                              memopv4f64, memopv4i64,
5718                              int_x86_avx_vpermilvar_pd_256,
5719                              int_x86_avx_vpermil_pd_256>;
5720
5721 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
5722           (VPERMILPSYri VR256:$src1, imm:$imm)>;
5723 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
5724           (VPERMILPDYri VR256:$src1, imm:$imm)>;
5725 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
5726           (VPERMILPSYri VR256:$src1, imm:$imm)>;
5727 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
5728           (VPERMILPDYri VR256:$src1, imm:$imm)>;
5729
5730 //===----------------------------------------------------------------------===//
5731 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
5732 //
5733 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5734           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5735           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5736           []>, VEX_4V;
5737 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5738           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5739           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5740           []>, VEX_4V;
5741
5742 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5743           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5744 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5745           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5746 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5747           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5748
5749 def : Pat<(int_x86_avx_vperm2f128_ps_256
5750                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5751           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5752 def : Pat<(int_x86_avx_vperm2f128_pd_256
5753                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5754           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5755 def : Pat<(int_x86_avx_vperm2f128_si_256
5756                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5757           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5758
5759 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5760           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5761 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5762           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5763 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5764           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5765 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5766           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5767 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5768           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5769 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5770           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5771
5772 //===----------------------------------------------------------------------===//
5773 // VZERO - Zero YMM registers
5774 //
5775 // Zero All YMM registers
5776 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5777                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5778
5779 // Zero Upper bits of YMM registers
5780 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5781                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5782
5783 //===----------------------------------------------------------------------===//
5784 // SSE Shuffle pattern fragments
5785 //===----------------------------------------------------------------------===//
5786
5787 // This is part of a "work in progress" refactoring. The idea is that all
5788 // vector shuffles are going to be translated into target specific nodes and
5789 // directly matched by the patterns below (which can be changed along the way)
5790 // The AVX version of some but not all of them are described here, and more
5791 // should come in a near future.
5792
5793 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5794 // SSE2 loads, which are always promoted to v2i64. The last one should match
5795 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5796 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5797 // we investigate further.
5798 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5799                                  (i8 imm:$imm))),
5800           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5801 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5802                                  (i8 imm:$imm))),
5803           (PSHUFDmi addr:$src1, imm:$imm)>;
5804 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5805                                  (i8 imm:$imm))),
5806           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5807
5808 // Shuffle with PSHUFD instruction.
5809 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5810           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5811 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5812           (PSHUFDri VR128:$src1, imm:$imm)>;
5813
5814 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5815           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5816 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5817           (PSHUFDri VR128:$src1, imm:$imm)>;
5818
5819 // Shuffle with SHUFPD instruction.
5820 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5821                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5822           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5823 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5824                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5825           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5826
5827 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5828           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5829 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5830           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5831
5832 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5833           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5834 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5835           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5836
5837 // Shuffle with SHUFPS instruction.
5838 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5839                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5840           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5841 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5842                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5843           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5844
5845 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5846           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5847 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5848           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5849
5850 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5851                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5852           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5853 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5854                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5855           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5856
5857 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5858           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5859 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5860           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5861
5862 // Shuffle with MOVHLPS instruction
5863 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5864           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5865 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5866           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5867
5868 // Shuffle with MOVDDUP instruction
5869 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5870           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5871 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5872           (MOVDDUPrm addr:$src)>;
5873
5874 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5875           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5876 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5877           (MOVDDUPrm addr:$src)>;
5878
5879 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5880           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5881 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5882           (MOVDDUPrm addr:$src)>;
5883
5884 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5885           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5886 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5887           (MOVDDUPrm addr:$src)>;
5888
5889 def : Pat<(X86Movddup (bc_v2f64
5890                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5891           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5892 def : Pat<(X86Movddup (bc_v2f64
5893                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5894           (MOVDDUPrm addr:$src)>;
5895
5896
5897 // Shuffle with UNPCKLPS
5898 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5899           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5900 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5901           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5902
5903 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5904           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5905 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5906           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5907
5908 // Shuffle with VUNPCKHPSY
5909 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
5910           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5911 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5912           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5913 def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5914           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5915 def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
5916           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5917
5918 // Shuffle with UNPCKHPS
5919 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5920           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5921 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5922           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5923
5924 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5925           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5926 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5927           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5928
5929 // Shuffle with VUNPCKHPSY
5930 def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
5931           (VUNPCKHPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5932 def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
5933           (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5934
5935 def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
5936           (VUNPCKHPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5937 def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
5938           (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5939
5940 // Shuffle with UNPCKLPD
5941 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5942           (VUNPCKLPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5943 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5944           (UNPCKLPDrm VR128:$src1, addr:$src2)>;
5945
5946 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5947           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5948 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5949           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5950
5951 // Shuffle with VUNPCKLPDY
5952 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
5953           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5954 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5955           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5956
5957 def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
5958           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5959 def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5960           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5961
5962 // Shuffle with UNPCKHPD
5963 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5964           (VUNPCKHPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5965 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5966           (UNPCKHPDrm VR128:$src1, addr:$src2)>;
5967
5968 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5969           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5970 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5971           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5972
5973 // Shuffle with VUNPCKHPDY
5974 def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
5975           (VUNPCKHPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5976 def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
5977           (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5978 def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
5979           (VUNPCKHPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5980 def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
5981           (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5982
5983 // Shuffle with MOVLHPS
5984 def : Pat<(X86Movlhps VR128:$src1,
5985                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5986           (MOVHPSrm VR128:$src1, addr:$src2)>;
5987 def : Pat<(X86Movlhps VR128:$src1,
5988                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5989           (MOVHPSrm VR128:$src1, addr:$src2)>;
5990 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5991           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5992 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5993           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5994 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5995           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5996
5997 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5998 // is during lowering, where it's not possible to recognize the load fold cause
5999 // it has two uses through a bitcast. One use disappears at isel time and the
6000 // fold opportunity reappears.
6001 def : Pat<(v2f64 (X86Movddup VR128:$src)),
6002           (UNPCKLPDrr VR128:$src, VR128:$src)>;
6003
6004 // Shuffle with MOVLHPD
6005 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
6006                     (scalar_to_vector (loadf64 addr:$src2)))),
6007           (MOVHPDrm VR128:$src1, addr:$src2)>;
6008
6009 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
6010 // is during lowering, where it's not possible to recognize the load fold cause
6011 // it has two uses through a bitcast. One use disappears at isel time and the
6012 // fold opportunity reappears.
6013 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
6014                     (scalar_to_vector (loadf64 addr:$src2)))),
6015           (MOVHPDrm VR128:$src1, addr:$src2)>;
6016
6017 // Shuffle with MOVSS
6018 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
6019           (MOVSSrr VR128:$src1, FR32:$src2)>;
6020 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
6021           (MOVSSrr (v4i32 VR128:$src1),
6022                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
6023 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
6024           (MOVSSrr (v4f32 VR128:$src1),
6025                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
6026
6027 // Shuffle with MOVSD
6028 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
6029           (MOVSDrr VR128:$src1, FR64:$src2)>;
6030 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
6031           (MOVSDrr (v2i64 VR128:$src1),
6032                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
6033 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
6034           (MOVSDrr (v2f64 VR128:$src1),
6035                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
6036 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
6037           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
6038 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
6039           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
6040
6041 // Shuffle with PSHUFHW
6042 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
6043           (PSHUFHWri VR128:$src, imm:$imm)>;
6044 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
6045           (PSHUFHWmi addr:$src, imm:$imm)>;
6046
6047 // Shuffle with PSHUFLW
6048 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
6049           (PSHUFLWri VR128:$src, imm:$imm)>;
6050 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
6051           (PSHUFLWmi addr:$src, imm:$imm)>;
6052
6053 // Shuffle with MOVLPS
6054 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
6055           (MOVLPSrm VR128:$src1, addr:$src2)>;
6056 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
6057           (MOVLPSrm VR128:$src1, addr:$src2)>;
6058 def : Pat<(X86Movlps VR128:$src1,
6059                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
6060           (MOVLPSrm VR128:$src1, addr:$src2)>;
6061 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
6062 // is during lowering, where it's not possible to recognize the load fold cause
6063 // it has two uses through a bitcast. One use disappears at isel time and the
6064 // fold opportunity reappears.
6065 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
6066           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
6067
6068 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
6069           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
6070
6071 // Shuffle with MOVLPD
6072 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6073           (MOVLPDrm VR128:$src1, addr:$src2)>;
6074 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6075           (MOVLPDrm VR128:$src1, addr:$src2)>;
6076 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
6077                             (scalar_to_vector (loadf64 addr:$src2)))),
6078           (MOVLPDrm VR128:$src1, addr:$src2)>;
6079
6080 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
6081 def : Pat<(store (f64 (vector_extract
6082           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6083           (MOVHPSmr addr:$dst, VR128:$src)>;
6084 def : Pat<(store (f64 (vector_extract
6085           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6086           (MOVHPDmr addr:$dst, VR128:$src)>;
6087
6088 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
6089           (MOVLPSmr addr:$src1, VR128:$src2)>;
6090 def : Pat<(store (v4i32 (X86Movlps
6091                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
6092           (MOVLPSmr addr:$src1, VR128:$src2)>;
6093
6094 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6095           (MOVLPDmr addr:$src1, VR128:$src2)>;
6096 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6097           (MOVLPDmr addr:$src1, VR128:$src2)>;