lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 let isAsmParserOnly = 1 in {
 139   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 140                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 141   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 142                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 143
 144   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 145     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 146
 147     let AddedComplexity = 20 in
 148       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 149   }
 150 }
 151
 152 let Constraints = "$src1 = $dst" in {
 153   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 154                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 155   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 156                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 157 }
 158
 159 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 160   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 161
 162   let AddedComplexity = 20 in
 163     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 164 }
 165
 166 let AddedComplexity = 15 in {
 167 // Extract the low 32-bit value from one vector and insert it into another.
 168 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 169           (MOVSSrr (v4f32 VR128:$src1),
 170                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 171 // Extract the low 64-bit value from one vector and insert it into another.
 172 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 173           (MOVSDrr (v2f64 VR128:$src1),
 174                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 175 }
 176
 177 // Implicitly promote a 32-bit scalar to a vector.
 178 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 179           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 180 // Implicitly promote a 64-bit scalar to a vector.
 181 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 182           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 183 // Implicitly promote a 32-bit scalar to a vector.
 184 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 185           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 186 // Implicitly promote a 64-bit scalar to a vector.
 187 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 188           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 189
 190 let AddedComplexity = 20 in {
 191 // MOVSSrm zeros the high parts of the register; represent this
 192 // with SUBREG_TO_REG.
 193 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 194           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 195 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 196           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 197 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 198           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 199 // MOVSDrm zeros the high parts of the register; represent this
 200 // with SUBREG_TO_REG.
 201 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 202           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 203 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 204           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 205 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 206           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 207 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 208           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 209 def : Pat<(v2f64 (X86vzload addr:$src)),
 210           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 211 }
 212
 213 // Store scalar value to memory.
 214 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 215                   "movss\t{$src, $dst|$dst, $src}",
 216                   [(store FR32:$src, addr:$dst)]>;
 217 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 218                   "movsd\t{$src, $dst|$dst, $src}",
 219                   [(store FR64:$src, addr:$dst)]>;
 220
 221 let isAsmParserOnly = 1 in {
 222 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 223                   "movss\t{$src, $dst|$dst, $src}",
 224                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 225 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 226                   "movsd\t{$src, $dst|$dst, $src}",
 227                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 228 }
 229
 230 // Extract and store.
 231 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 232                  addr:$dst),
 233           (MOVSSmr addr:$dst,
 234                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 235 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 236                  addr:$dst),
 237           (MOVSDmr addr:$dst,
 238                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 239
 240 // Move Aligned/Unaligned floating point values
 241 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 242                             X86MemOperand x86memop, PatFrag ld_frag,
 243                             string asm, Domain d,
 244                             bit IsReMaterializable = 1> {
 245 let neverHasSideEffects = 1 in
 246   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 247               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 248 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 249   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 250               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 251                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 252 }
 253
 254 let isAsmParserOnly = 1 in {
 255 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 256                               "movaps", SSEPackedSingle>, VEX;
 257 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 258                               "movapd", SSEPackedDouble>, OpSize, VEX;
 259 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 260                               "movups", SSEPackedSingle>, VEX;
 261 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 262                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 263
 264 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 265                               "movaps", SSEPackedSingle>, VEX;
 266 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 267                               "movapd", SSEPackedDouble>, OpSize, VEX;
 268 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 269                               "movups", SSEPackedSingle>, VEX;
 270 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 271                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 272 }
 273 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 274                               "movaps", SSEPackedSingle>, TB;
 275 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 276                               "movapd", SSEPackedDouble>, TB, OpSize;
 277 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 278                               "movups", SSEPackedSingle>, TB;
 279 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 280                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 281
 282 let isAsmParserOnly = 1 in {
 283 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 284                    "movaps\t{$src, $dst|$dst, $src}",
 285                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 286 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 287                    "movapd\t{$src, $dst|$dst, $src}",
 288                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 289 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 290                    "movups\t{$src, $dst|$dst, $src}",
 291                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 292 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 293                    "movupd\t{$src, $dst|$dst, $src}",
 294                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 295 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 296                    "movaps\t{$src, $dst|$dst, $src}",
 297                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 298 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 299                    "movapd\t{$src, $dst|$dst, $src}",
 300                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 301 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 302                    "movups\t{$src, $dst|$dst, $src}",
 303                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 304 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 305                    "movupd\t{$src, $dst|$dst, $src}",
 306                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 307 }
 308
 309 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 310 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 311           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 312
 313 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 314 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 315           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 316
 317 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 318                    "movaps\t{$src, $dst|$dst, $src}",
 319                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 320 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 321                    "movapd\t{$src, $dst|$dst, $src}",
 322                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 323 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 324                    "movups\t{$src, $dst|$dst, $src}",
 325                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 326 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 327                    "movupd\t{$src, $dst|$dst, $src}",
 328                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 329
 330 // Intrinsic forms of MOVUPS/D load and store
 331 let isAsmParserOnly = 1 in {
 332   let canFoldAsLoad = 1, isReMaterializable = 1 in
 333   def VMOVUPSrm_Int : VPSI<0x10, MRMSrcMem, (outs VR128:$dst),
 334              (ins f128mem:$src),
 335              "movups\t{$src, $dst|$dst, $src}",
 336              [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>, VEX;
 337   def VMOVUPDrm_Int : VPDI<0x10, MRMSrcMem, (outs VR128:$dst),
 338              (ins f128mem:$src),
 339              "movupd\t{$src, $dst|$dst, $src}",
 340              [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>, VEX;
 341   def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 342              (ins f128mem:$dst, VR128:$src),
 343              "movups\t{$src, $dst|$dst, $src}",
 344              [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 345   def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 346              (ins f128mem:$dst, VR128:$src),
 347              "movupd\t{$src, $dst|$dst, $src}",
 348              [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 349 }
 350 let canFoldAsLoad = 1, isReMaterializable = 1 in
 351 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 352                        "movups\t{$src, $dst|$dst, $src}",
 353                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 354 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 355                        "movupd\t{$src, $dst|$dst, $src}",
 356                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 357
 358 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 359                        "movups\t{$src, $dst|$dst, $src}",
 360                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 361 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 362                        "movupd\t{$src, $dst|$dst, $src}",
 363                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 364
 365 // Move Low/High packed floating point values
 366 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 367                                  PatFrag mov_frag, string base_opc,
 368                                  string asm_opr> {
 369   def PSrm : PI<opc, MRMSrcMem,
 370          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 371          !strconcat(base_opc, "s", asm_opr),
 372      [(set RC:$dst,
 373        (mov_frag RC:$src1,
 374               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 375               SSEPackedSingle>, TB;
 376
 377   def PDrm : PI<opc, MRMSrcMem,
 378          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 379          !strconcat(base_opc, "d", asm_opr),
 380      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 381                               (scalar_to_vector (loadf64 addr:$src2)))))],
 382               SSEPackedDouble>, TB, OpSize;
 383 }
 384
 385 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 386   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 387                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 388   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 389                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 390 }
 391 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 392   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 393                                    "\t{$src2, $dst|$dst, $src2}">;
 394   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 395                                    "\t{$src2, $dst|$dst, $src2}">;
 396 }
 397
 398 let isAsmParserOnly = 1 in {
 399 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 400                    "movlps\t{$src, $dst|$dst, $src}",
 401                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 402                                  (iPTR 0))), addr:$dst)]>, VEX;
 403 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 404                    "movlpd\t{$src, $dst|$dst, $src}",
 405                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 406                                  (iPTR 0))), addr:$dst)]>, VEX;
 407 }
 408 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 409                    "movlps\t{$src, $dst|$dst, $src}",
 410                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 411                                  (iPTR 0))), addr:$dst)]>;
 412 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 413                    "movlpd\t{$src, $dst|$dst, $src}",
 414                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 415                                  (iPTR 0))), addr:$dst)]>;
 416
 417 // v2f64 extract element 1 is always custom lowered to unpack high to low
 418 // and extract element 0 so the non-store version isn't too horrible.
 419 let isAsmParserOnly = 1 in {
 420 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 421                    "movhps\t{$src, $dst|$dst, $src}",
 422                    [(store (f64 (vector_extract
 423                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 424                                          (undef)), (iPTR 0))), addr:$dst)]>,
 425                    VEX;
 426 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 427                    "movhpd\t{$src, $dst|$dst, $src}",
 428                    [(store (f64 (vector_extract
 429                                  (v2f64 (unpckh VR128:$src, (undef))),
 430                                  (iPTR 0))), addr:$dst)]>,
 431                    VEX;
 432 }
 433 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 434                    "movhps\t{$src, $dst|$dst, $src}",
 435                    [(store (f64 (vector_extract
 436                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 437                                          (undef)), (iPTR 0))), addr:$dst)]>;
 438 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 439                    "movhpd\t{$src, $dst|$dst, $src}",
 440                    [(store (f64 (vector_extract
 441                                  (v2f64 (unpckh VR128:$src, (undef))),
 442                                  (iPTR 0))), addr:$dst)]>;
 443
 444 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 445   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 446                                        (ins VR128:$src1, VR128:$src2),
 447                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 448                       [(set VR128:$dst,
 449                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 450                       VEX_4V;
 451   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 452                                        (ins VR128:$src1, VR128:$src2),
 453                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 454                       [(set VR128:$dst,
 455                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 456                       VEX_4V;
 457 }
 458 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 459   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 460                                        (ins VR128:$src1, VR128:$src2),
 461                       "movlhps\t{$src2, $dst|$dst, $src2}",
 462                       [(set VR128:$dst,
 463                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 464   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 465                                        (ins VR128:$src1, VR128:$src2),
 466                       "movhlps\t{$src2, $dst|$dst, $src2}",
 467                       [(set VR128:$dst,
 468                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 469 }
 470
 471 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 472           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 473 let AddedComplexity = 20 in {
 474   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 475             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 476   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 477             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 478 }
 479
 480 //===----------------------------------------------------------------------===//
 481 // SSE 1 & 2 - Conversion Instructions
 482 //===----------------------------------------------------------------------===//
 483
 484 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 485                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 486                      string asm> {
 487   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 488                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 489   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 490                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 491 }
 492
 493 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 494                           X86MemOperand x86memop, string asm> {
 495   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 496                         []>;
 497   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 498                         []>;
 499 }
 500
 501 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 502                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 503                          string asm, Domain d> {
 504   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 505                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 506   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 507                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 508 }
 509
 510 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 511                           X86MemOperand x86memop, string asm> {
 512   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 513               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 514   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 515               (ins DstRC:$src1, x86memop:$src),
 516               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 517 }
 518
 519 let isAsmParserOnly = 1 in {
 520 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 521                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 522 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 523                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 524                                 VEX_W;
 525 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 526                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 527 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 528                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 529                                 VEX, VEX_W;
 530
 531 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 532 // register, but the same isn't true when only using memory operands,
 533 // provide other assembly "l" and "q" forms to address this explicitly
 534 // where appropriate to do so.
 535 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 536                                   VEX_4V;
 537 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 538                                   VEX_4V, VEX_W;
 539 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 540                                   VEX_4V;
 541 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 542                                   VEX_4V;
 543 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 544                                   VEX_4V, VEX_W;
 545 }
 546
 547 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 548                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 549 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 550                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 551 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 552                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 553 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 554                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 555 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 556                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 557 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 558                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 559 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 560                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 561 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 562                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 563
 564 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 565 // and/or XMM operand(s).
 566
 567 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 568                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 569                          string asm> {
 570   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 571               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 572               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 573   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 574               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 575               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 576 }
 577
 578 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 579                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 580                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 581   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 582               !if(Is2Addr,
 583                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 584                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 585               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 586   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 587               (ins DstRC:$src1, x86memop:$src2),
 588               !if(Is2Addr,
 589                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 590                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 591               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 592 }
 593
 594 let isAsmParserOnly = 1 in {
 595   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 596                         f32mem, load, "cvtss2si">, XS, VEX;
 597   defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 598                           int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 599                           XS, VEX, VEX_W;
 600   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 601                         f128mem, load, "cvtsd2si">, XD, VEX;
 602   defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 603                         int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 604                         XD, VEX, VEX_W;
 605
 606   // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 607   // Get rid of this hack or rename the intrinsics, there are several
 608   // intructions that only match with the intrinsic form, why create duplicates
 609   // to let them be recognized by the assembler?
 610   defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 611                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 612   defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 613                         "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 614 }
 615 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 616                       f32mem, load, "cvtss2si">, XS;
 617 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 618                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 619 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 620                 f128mem, load, "cvtsd2si{l}">, XD;
 621 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 622                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 623
 624
 625 let isAsmParserOnly = 1 in {
 626   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 627             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 628   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 629             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 630             VEX_W;
 631   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 632             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 633   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 634             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 635             VEX_4V, VEX_W;
 636 }
 637
 638 let Constraints = "$src1 = $dst" in {
 639   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 640                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 641                         "cvtsi2ss">, XS;
 642   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 643                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 644                         "cvtsi2ss{q}">, XS, REX_W;
 645   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 646                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 647                         "cvtsi2sd">, XD;
 648   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 649                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 650                         "cvtsi2sd">, XD, REX_W;
 651 }
 652
 653 /// SSE 1 Only
 654
 655 // Aliases for intrinsics
 656 let isAsmParserOnly = 1 in {
 657 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 658                                     f32mem, load, "cvttss2si">, XS, VEX;
 659 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 660                                     int_x86_sse_cvttss2si64, f32mem, load,
 661                                     "cvttss2si">, XS, VEX, VEX_W;
 662 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 663                                     f128mem, load, "cvttsd2si">, XD, VEX;
 664 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 665                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 666                                     "cvttsd2si">, XD, VEX, VEX_W;
 667 }
 668 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 669                                     f32mem, load, "cvttss2si">, XS;
 670 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 671                                     int_x86_sse_cvttss2si64, f32mem, load,
 672                                     "cvttss2si{q}">, XS, REX_W;
 673 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 674                                     f128mem, load, "cvttsd2si">, XD;
 675 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 676                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 677                                     "cvttsd2si{q}">, XD, REX_W;
 678
 679 let isAsmParserOnly = 1, Pattern = []<dag> in {
 680 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 681                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 682 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 683                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 684                                VEX_W;
 685 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 686                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 687                                SSEPackedSingle>, TB, VEX;
 688 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 689                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 690                                SSEPackedSingle>, TB, VEX;
 691 }
 692 let Pattern = []<dag> in {
 693 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 694                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 695 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 696                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 697 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 698                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 699                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 700 }
 701
 702 /// SSE 2 Only
 703
 704 // Convert scalar double to scalar single
 705 let isAsmParserOnly = 1 in {
 706 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 707                        (ins FR64:$src1, FR64:$src2),
 708                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 709                       VEX_4V;
 710 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 711                        (ins FR64:$src1, f64mem:$src2),
 712                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 713                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 714 }
 715 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 716         Requires<[HasAVX]>;
 717
 718 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 719                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 720                       [(set FR32:$dst, (fround FR64:$src))]>;
 721 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 722                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 723                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 724                   Requires<[HasSSE2, OptForSize]>;
 725
 726 let isAsmParserOnly = 1 in
 727 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 728                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 729                       XS, VEX_4V;
 730 let Constraints = "$src1 = $dst" in
 731 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 732                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 733
 734 // Convert scalar single to scalar double
 735 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 736 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 737                     (ins FR32:$src1, FR32:$src2),
 738                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 739                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 740 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 741                     (ins FR32:$src1, f32mem:$src2),
 742                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 743                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 744 }
 745 def : Pat<(f64 (fextend FR32:$src)), (VCVTSS2SDrr FR32:$src, FR32:$src)>,
 746         Requires<[HasAVX]>;
 747
 748 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 749                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 750                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 751                  Requires<[HasSSE2]>;
 752 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 753                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 754                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 755                  Requires<[HasSSE2, OptForSize]>;
 756
 757 let isAsmParserOnly = 1 in {
 758 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 759                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 760                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 761                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 762                                        VR128:$src2))]>, XS, VEX_4V,
 763                     Requires<[HasAVX]>;
 764 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 765                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 766                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 767                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 768                                        (load addr:$src2)))]>, XS, VEX_4V,
 769                     Requires<[HasAVX]>;
 770 }
 771 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 772 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 773                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 774                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 775                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 776                                        VR128:$src2))]>, XS,
 777                     Requires<[HasSSE2]>;
 778 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 779                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 780                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 781                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 782                                        (load addr:$src2)))]>, XS,
 783                     Requires<[HasSSE2]>;
 784 }
 785
 786 def : Pat<(extloadf32 addr:$src),
 787           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 788       Requires<[HasSSE2, OptForSpeed]>;
 789
 790 // Convert doubleword to packed single/double fp
 791 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
 792 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 793                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 794                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 795                      TB, VEX, Requires<[HasAVX]>;
 796 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 797                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 798                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 799                                         (bitconvert (memopv2i64 addr:$src))))]>,
 800                      TB, VEX, Requires<[HasAVX]>;
 801 }
 802 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 803                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 804                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 805                      TB, Requires<[HasSSE2]>;
 806 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 807                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 808                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 809                                         (bitconvert (memopv2i64 addr:$src))))]>,
 810                      TB, Requires<[HasSSE2]>;
 811
 812 // FIXME: why the non-intrinsic version is described as SSE3?
 813 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
 814 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 815                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 816                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 817                      XS, VEX, Requires<[HasAVX]>;
 818 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 819                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 820                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 821                                         (bitconvert (memopv2i64 addr:$src))))]>,
 822                      XS, VEX, Requires<[HasAVX]>;
 823 }
 824 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 825                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 826                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 827                      XS, Requires<[HasSSE2]>;
 828 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 829                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 830                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 831                                         (bitconvert (memopv2i64 addr:$src))))]>,
 832                      XS, Requires<[HasSSE2]>;
 833
 834
 835 // Convert packed single/double fp to doubleword
 836 let isAsmParserOnly = 1 in {
 837 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 838                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 839 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 840                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 841 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 842                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 843 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 844                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 845 }
 846 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 847                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 848 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 849                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 850
 851 let isAsmParserOnly = 1 in {
 852 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 853                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 854                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 855                         VEX;
 856 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 857                          (ins f128mem:$src),
 858                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 859                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 860                                             (memop addr:$src)))]>, VEX;
 861 }
 862 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 863                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 864                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 865 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 866                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 867                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 868                                             (memop addr:$src)))]>;
 869
 870 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XD prefix
 871 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 872                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 873                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 874                      XD, VEX, Requires<[HasAVX]>;
 875 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 876                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 877                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 878                                           (memop addr:$src)))]>,
 879                      XD, VEX, Requires<[HasAVX]>;
 880 }
 881 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 882                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 883                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 884                      XD, Requires<[HasSSE2]>;
 885 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 886                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 887                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 888                                           (memop addr:$src)))]>,
 889                      XD, Requires<[HasSSE2]>;
 890
 891
 892 // Convert with truncation packed single/double fp to doubleword
 893 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XS prefix
 894 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 895                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 896 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 897                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 898 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 899                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 900 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 901                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 902 }
 903 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 904                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 905                       [(set VR128:$dst,
 906                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 907 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 908                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 909                       [(set VR128:$dst,
 910                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 911
 912
 913 let isAsmParserOnly = 1 in {
 914 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 915                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 916                         [(set VR128:$dst,
 917                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 918                       XS, VEX, Requires<[HasAVX]>;
 919 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 920                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 921                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 922                                            (memop addr:$src)))]>,
 923                       XS, VEX, Requires<[HasAVX]>;
 924 }
 925
 926 let isAsmParserOnly = 1 in {
 927 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 928                             (ins VR128:$src),
 929                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 930                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 931                        VEX;
 932 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 933                           (ins f128mem:$src),
 934                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 935                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 936                                              (memop addr:$src)))]>, VEX;
 937 }
 938 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 939                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 940                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 941 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 942                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 943                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 944                                         (memop addr:$src)))]>;
 945
 946 let isAsmParserOnly = 1 in {
 947 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 948 // register, but the same isn't true when using memory operands instead.
 949 // Provide other assembly rr and rm forms to address this explicitly.
 950 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 951                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 952 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 953                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 954
 955 // XMM only
 956 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 957                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 958 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 959                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 960
 961 // YMM only
 962 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 963                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 964 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 965                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 966 }
 967
 968 // Convert packed single to packed double
 969 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
 970                   // SSE2 instructions without OpSize prefix
 971 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 972                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 973 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 974                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 975 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
 976                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 977 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
 978                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 979 }
 980 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 981                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 982 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 983                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 984
 985 let isAsmParserOnly = 1 in {
 986 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 987                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 988                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 989                      VEX, Requires<[HasAVX]>;
 990 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 991                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 992                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 993                                           (load addr:$src)))]>,
 994                      VEX, Requires<[HasAVX]>;
 995 }
 996 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 997                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 998                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 999                      TB, Requires<[HasSSE2]>;
1000 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1001                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1002                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1003                                           (load addr:$src)))]>,
1004                      TB, Requires<[HasSSE2]>;
1005
1006 // Convert packed double to packed single
1007 let isAsmParserOnly = 1 in {
1008 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1009 // register, but the same isn't true when using memory operands instead.
1010 // Provide other assembly rr and rm forms to address this explicitly.
1011 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1012                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1013 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1014                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1015
1016 // XMM only
1017 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1018                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1019 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1020                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1021
1022 // YMM only
1023 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1024                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1025 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1026                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1027 }
1028 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1029                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1030 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1031                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1032
1033
1034 let isAsmParserOnly = 1 in {
1035 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1036                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1037                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1038 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1039                          (ins f128mem:$src),
1040                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1041                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1042                                             (memop addr:$src)))]>;
1043 }
1044 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1045                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1046                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1047 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1048                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1049                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1050                                             (memop addr:$src)))]>;
1051
1052 // AVX 256-bit register conversion intrinsics
1053 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1054 // whenever possible to avoid declaring two versions of each one.
1055 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1056           (VCVTDQ2PSYrr VR256:$src)>;
1057 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1058           (VCVTDQ2PSYrm addr:$src)>;
1059
1060 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1061           (VCVTPD2PSYrr VR256:$src)>;
1062 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1063           (VCVTPD2PSYrm addr:$src)>;
1064
1065 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1066           (VCVTPS2DQYrr VR256:$src)>;
1067 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1068           (VCVTPS2DQYrm addr:$src)>;
1069
1070 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1071           (VCVTPS2PDYrr VR128:$src)>;
1072 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1073           (VCVTPS2PDYrm addr:$src)>;
1074
1075 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1076           (VCVTTPD2DQYrr VR256:$src)>;
1077 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1078           (VCVTTPD2DQYrm addr:$src)>;
1079
1080 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1081           (VCVTTPS2DQYrr VR256:$src)>;
1082 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1083           (VCVTTPS2DQYrm addr:$src)>;
1084
1085 //===----------------------------------------------------------------------===//
1086 // SSE 1 & 2 - Compare Instructions
1087 //===----------------------------------------------------------------------===//
1088
1089 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1090 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1091                             string asm, string asm_alt> {
1092   def rr : SIi8<0xC2, MRMSrcReg,
1093                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1094                     asm, []>;
1095   let mayLoad = 1 in
1096   def rm : SIi8<0xC2, MRMSrcMem,
1097                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1098                     asm, []>;
1099   // Accept explicit immediate argument form instead of comparison code.
1100   let isAsmParserOnly = 1 in {
1101     def rr_alt : SIi8<0xC2, MRMSrcReg,
1102                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1103                   asm_alt, []>;
1104     let mayLoad = 1 in
1105     def rm_alt : SIi8<0xC2, MRMSrcMem,
1106                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1107                   asm_alt, []>;
1108   }
1109 }
1110
1111 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1112   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1113                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1114                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1115                   XS, VEX_4V;
1116   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1117                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1118                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1119                   XD, VEX_4V;
1120 }
1121
1122 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1123   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1124                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1125                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1126   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1127                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1128                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1129 }
1130
1131 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1132                          Intrinsic Int, string asm> {
1133   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1134                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1135                         [(set VR128:$dst, (Int VR128:$src1,
1136                                                VR128:$src, imm:$cc))]>;
1137   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1138                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1139                         [(set VR128:$dst, (Int VR128:$src1,
1140                                                (load addr:$src), imm:$cc))]>;
1141 }
1142
1143 // Aliases to match intrinsics which expect XMM operand(s).
1144 let isAsmParserOnly = 1 in {
1145   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1146                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1147                        XS, VEX_4V;
1148   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1149                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1150                        XD, VEX_4V;
1151 }
1152 let Constraints = "$src1 = $dst" in {
1153   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1154                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1155   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1156                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1157 }
1158
1159
1160 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1161 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1162                             ValueType vt, X86MemOperand x86memop,
1163                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1164   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1165                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1166                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1167   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1168                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1169                      [(set EFLAGS, (OpNode (vt RC:$src1),
1170                                            (ld_frag addr:$src2)))], d>;
1171 }
1172
1173 let Defs = [EFLAGS] in {
1174   let isAsmParserOnly = 1 in {
1175     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1176                                     "ucomiss", SSEPackedSingle>, VEX;
1177     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1178                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1179     let Pattern = []<dag> in {
1180       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1181                                       "comiss", SSEPackedSingle>, VEX;
1182       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1183                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1184     }
1185
1186     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1187                               load, "ucomiss", SSEPackedSingle>, VEX;
1188     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1189                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1190
1191     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1192                               load, "comiss", SSEPackedSingle>, VEX;
1193     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1194                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1195   }
1196   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1197                                   "ucomiss", SSEPackedSingle>, TB;
1198   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1199                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1200
1201   let Pattern = []<dag> in {
1202     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1203                                     "comiss", SSEPackedSingle>, TB;
1204     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1205                                     "comisd", SSEPackedDouble>, TB, OpSize;
1206   }
1207
1208   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1209                               load, "ucomiss", SSEPackedSingle>, TB;
1210   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1211                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1212
1213   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1214                                   "comiss", SSEPackedSingle>, TB;
1215   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1216                                   "comisd", SSEPackedDouble>, TB, OpSize;
1217 } // Defs = [EFLAGS]
1218
1219 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1220 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1221                             Intrinsic Int, string asm, string asm_alt,
1222                             Domain d> {
1223   def rri : PIi8<0xC2, MRMSrcReg,
1224              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1225              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1226   def rmi : PIi8<0xC2, MRMSrcMem,
1227              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1228              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1229   // Accept explicit immediate argument form instead of comparison code.
1230   let isAsmParserOnly = 1 in {
1231     def rri_alt : PIi8<0xC2, MRMSrcReg,
1232                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1233                asm_alt, [], d>;
1234     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1235                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1236                asm_alt, [], d>;
1237   }
1238 }
1239
1240 let isAsmParserOnly = 1 in {
1241   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1242                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1243                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1244                  SSEPackedSingle>, VEX_4V;
1245   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1246                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1247                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1248                  SSEPackedDouble>, OpSize, VEX_4V;
1249   defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1250                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1251                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1252                  SSEPackedSingle>, VEX_4V;
1253   defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1254                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1255                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1256                  SSEPackedDouble>, OpSize, VEX_4V;
1257 }
1258 let Constraints = "$src1 = $dst" in {
1259   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1260                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1261                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1262                  SSEPackedSingle>, TB;
1263   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1264                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1265                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1266                  SSEPackedDouble>, TB, OpSize;
1267 }
1268
1269 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1270           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1271 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1272           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1273 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1274           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1275 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1276           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1277
1278 //===----------------------------------------------------------------------===//
1279 // SSE 1 & 2 - Shuffle Instructions
1280 //===----------------------------------------------------------------------===//
1281
1282 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1283 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1284                          ValueType vt, string asm, PatFrag mem_frag,
1285                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1286   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1287                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1288                    [(set RC:$dst, (vt (shufp:$src3
1289                             RC:$src1, (mem_frag addr:$src2))))], d>;
1290   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1291     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1292                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1293                    [(set RC:$dst,
1294                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1295 }
1296
1297 let isAsmParserOnly = 1 in {
1298   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1299              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1300              memopv4f32, SSEPackedSingle>, VEX_4V;
1301   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1302              "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1303              memopv8f32, SSEPackedSingle>, VEX_4V;
1304   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1305              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1306              memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1307   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1308              "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1309              memopv4f64, SSEPackedDouble>, OpSize, VEX_4V;
1310 }
1311
1312 let Constraints = "$src1 = $dst" in {
1313   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1314                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1315                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1316                     TB;
1317   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1318                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1319                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1320 }
1321
1322 //===----------------------------------------------------------------------===//
1323 // SSE 1 & 2 - Unpack Instructions
1324 //===----------------------------------------------------------------------===//
1325
1326 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1327 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1328                                    PatFrag mem_frag, RegisterClass RC,
1329                                    X86MemOperand x86memop, string asm,
1330                                    Domain d> {
1331     def rr : PI<opc, MRMSrcReg,
1332                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1333                 asm, [(set RC:$dst,
1334                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1335     def rm : PI<opc, MRMSrcMem,
1336                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1337                 asm, [(set RC:$dst,
1338                            (vt (OpNode RC:$src1,
1339                                        (mem_frag addr:$src2))))], d>;
1340 }
1341
1342 let AddedComplexity = 10 in {
1343   let isAsmParserOnly = 1 in {
1344     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1345           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1346                          SSEPackedSingle>, VEX_4V;
1347     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1348           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1349                          SSEPackedDouble>, OpSize, VEX_4V;
1350     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1351           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1352                          SSEPackedSingle>, VEX_4V;
1353     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1354           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1355                          SSEPackedDouble>, OpSize, VEX_4V;
1356
1357     defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1358           VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1359                          SSEPackedSingle>, VEX_4V;
1360     defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1361           VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1362                          SSEPackedDouble>, OpSize, VEX_4V;
1363     defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1364           VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1365                          SSEPackedSingle>, VEX_4V;
1366     defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1367           VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1368                          SSEPackedDouble>, OpSize, VEX_4V;
1369   }
1370
1371   let Constraints = "$src1 = $dst" in {
1372     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1373           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1374                          SSEPackedSingle>, TB;
1375     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1376           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1377                          SSEPackedDouble>, TB, OpSize;
1378     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1379           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1380                          SSEPackedSingle>, TB;
1381     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1382           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1383                          SSEPackedDouble>, TB, OpSize;
1384   } // Constraints = "$src1 = $dst"
1385 } // AddedComplexity
1386
1387 //===----------------------------------------------------------------------===//
1388 // SSE 1 & 2 - Extract Floating-Point Sign mask
1389 //===----------------------------------------------------------------------===//
1390
1391 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1392 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1393                                 Domain d> {
1394   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1395                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1396                      [(set GR32:$dst, (Int RC:$src))], d>;
1397   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1398                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1399 }
1400
1401 // Mask creation
1402 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1403                                      SSEPackedSingle>, TB;
1404 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1405                                      SSEPackedDouble>, TB, OpSize;
1406
1407 let isAsmParserOnly = 1 in {
1408   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1409                                         "movmskps", SSEPackedSingle>, VEX;
1410   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1411                                         "movmskpd", SSEPackedDouble>, OpSize,
1412                                         VEX;
1413   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1414                                         "movmskps", SSEPackedSingle>, VEX;
1415   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1416                                         "movmskpd", SSEPackedDouble>, OpSize,
1417                                         VEX;
1418
1419   // Assembler Only
1420   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1421              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1422   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1423              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1424              VEX;
1425   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1426              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1427   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1428              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1429              VEX;
1430 }
1431
1432 //===----------------------------------------------------------------------===//
1433 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1434 //===----------------------------------------------------------------------===//
1435
1436 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1437 // names that start with 'Fs'.
1438
1439 // Alias instructions that map fld0 to pxor for sse.
1440 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1441     canFoldAsLoad = 1 in {
1442   // FIXME: Set encoding to pseudo!
1443 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1444                  [(set FR32:$dst, fp32imm0)]>,
1445                  Requires<[HasSSE1]>, TB, OpSize;
1446 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1447                  [(set FR64:$dst, fpimm0)]>,
1448                Requires<[HasSSE2]>, TB, OpSize;
1449 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1450                   [(set FR32:$dst, fp32imm0)]>,
1451                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1452 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1453                   [(set FR64:$dst, fpimm0)]>,
1454                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1455 }
1456
1457 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1458 // bits are disregarded.
1459 let neverHasSideEffects = 1 in {
1460 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1461                      "movaps\t{$src, $dst|$dst, $src}", []>;
1462 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1463                      "movapd\t{$src, $dst|$dst, $src}", []>;
1464 }
1465
1466 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1467 // bits are disregarded.
1468 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1469 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1470                      "movaps\t{$src, $dst|$dst, $src}",
1471                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1472 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1473                      "movapd\t{$src, $dst|$dst, $src}",
1474                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1475 }
1476
1477 //===----------------------------------------------------------------------===//
1478 // SSE 1 & 2 - Logical Instructions
1479 //===----------------------------------------------------------------------===//
1480
1481 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1482 ///
1483 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1484                                        SDNode OpNode> {
1485   let isAsmParserOnly = 1 in {
1486     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1487                 FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1488
1489     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1490           FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1491   }
1492
1493   let Constraints = "$src1 = $dst" in {
1494     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1495                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1496
1497     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1498                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1499   }
1500 }
1501
1502 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1503 let mayLoad = 0 in {
1504   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1505   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1506   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1507 }
1508
1509 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1510   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1511
1512 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1513 ///
1514 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1515                                  SDNode OpNode, int HasPat = 0,
1516                                  list<list<dag>> Pattern = []> {
1517   let isAsmParserOnly = 1, Pattern = []<dag> in {
1518     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1519          !strconcat(OpcodeStr, "ps"), f128mem,
1520          !if(HasPat, Pattern[0], // rr
1521                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1522                                                       VR128:$src2)))]),
1523          !if(HasPat, Pattern[2], // rm
1524                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1525                                                (memopv2i64 addr:$src2)))]), 0>,
1526                                                VEX_4V;
1527
1528     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1529          !strconcat(OpcodeStr, "pd"), f128mem,
1530          !if(HasPat, Pattern[1], // rr
1531                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1532                                                (bc_v2i64 (v2f64
1533                                                VR128:$src2))))]),
1534          !if(HasPat, Pattern[3], // rm
1535                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1536                                                (memopv2i64 addr:$src2)))]), 0>,
1537                                                                OpSize, VEX_4V;
1538   }
1539   let Constraints = "$src1 = $dst" in {
1540     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1541          !strconcat(OpcodeStr, "ps"), f128mem,
1542          !if(HasPat, Pattern[0], // rr
1543                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1544                                                       VR128:$src2)))]),
1545          !if(HasPat, Pattern[2], // rm
1546                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1547                                                (memopv2i64 addr:$src2)))])>, TB;
1548
1549     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1550          !strconcat(OpcodeStr, "pd"), f128mem,
1551          !if(HasPat, Pattern[1], // rr
1552                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1553                                                (bc_v2i64 (v2f64
1554                                                VR128:$src2))))]),
1555          !if(HasPat, Pattern[3], // rm
1556                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1557                                                (memopv2i64 addr:$src2)))])>,
1558                                                                     TB, OpSize;
1559   }
1560 }
1561
1562 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1563 ///
1564 let isAsmParserOnly = 1 in {
1565 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr> {
1566     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1567           !strconcat(OpcodeStr, "ps"), f256mem, [], [], 0>, VEX_4V;
1568
1569     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1570           !strconcat(OpcodeStr, "pd"), f256mem, [], [], 0>, OpSize, VEX_4V;
1571 }
1572 }
1573
1574 // AVX 256-bit packed logical ops forms
1575 defm VAND : sse12_fp_packed_logical_y<0x54, "and">;
1576 defm VOR  : sse12_fp_packed_logical_y<0x56, "or">;
1577 defm VXOR : sse12_fp_packed_logical_y<0x57, "xor">;
1578 let isCommutable = 0 in
1579   defm VANDN : sse12_fp_packed_logical_y<0x55, "andn">;
1580
1581 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1582 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1583 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1584 let isCommutable = 0 in
1585   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1586     // single r+r
1587     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1588                                        (bc_v2i64 (v4i32 immAllOnesV))),
1589                                    VR128:$src2)))],
1590     // double r+r
1591     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1592                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1593     // single r+m
1594     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1595                                        (bc_v2i64 (v4i32 immAllOnesV))),
1596                                   (memopv2i64 addr:$src2))))],
1597     // double r+m
1598     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1599                            (memopv2i64 addr:$src2)))]]>;
1600
1601 //===----------------------------------------------------------------------===//
1602 // SSE 1 & 2 - Arithmetic Instructions
1603 //===----------------------------------------------------------------------===//
1604
1605 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1606 /// vector forms.
1607 ///
1608 /// In addition, we also have a special variant of the scalar form here to
1609 /// represent the associated intrinsic operation.  This form is unlike the
1610 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1611 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1612 ///
1613 /// These three forms can each be reg+reg or reg+mem.
1614 ///
1615
1616 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1617 /// classes below
1618 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1619                                   bit Is2Addr = 1> {
1620   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1621                             OpNode, FR32, f32mem, Is2Addr>, XS;
1622   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1623                             OpNode, FR64, f64mem, Is2Addr>, XD;
1624 }
1625
1626 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1627                                    bit Is2Addr = 1> {
1628   let mayLoad = 0 in {
1629   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1630               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1631   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1632               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1633   }
1634 }
1635
1636 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1637                                     SDNode OpNode> {
1638   let mayLoad = 0 in {
1639     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1640                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1641     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1642                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1643   }
1644 }
1645
1646 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1647                                       bit Is2Addr = 1> {
1648   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1649      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1650   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1651      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1652 }
1653
1654 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1655                                       bit Is2Addr = 1> {
1656   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1657      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1658                                               SSEPackedSingle, Is2Addr>, TB;
1659
1660   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1661      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1662                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1663 }
1664
1665 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1666   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1667      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1668       SSEPackedSingle, 0>, TB;
1669
1670   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1671      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1672       SSEPackedDouble, 0>, TB, OpSize;
1673 }
1674
1675 // Binary Arithmetic instructions
1676 let isAsmParserOnly = 1 in {
1677   defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1678               basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1679               basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1680               basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1681   defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1682               basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1683               basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1684               basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1685
1686   let isCommutable = 0 in {
1687     defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1688                 basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1689                 basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1690                 basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1691     defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1692                 basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1693                 basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1694                 basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1695     defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1696                 basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1697                 basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1698                 basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1699                 basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1700                 basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1701     defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1702                 basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1703                 basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1704                 basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1705                 basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1706                 basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1707   }
1708 }
1709
1710 let Constraints = "$src1 = $dst" in {
1711   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1712              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1713              basic_sse12_fp_binop_s_int<0x58, "add">;
1714   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1715              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1716              basic_sse12_fp_binop_s_int<0x59, "mul">;
1717
1718   let isCommutable = 0 in {
1719     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1720                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1721                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1722     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1723                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1724                basic_sse12_fp_binop_s_int<0x5E, "div">;
1725     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1726                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1727                basic_sse12_fp_binop_s_int<0x5F, "max">,
1728                basic_sse12_fp_binop_p_int<0x5F, "max">;
1729     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1730                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1731                basic_sse12_fp_binop_s_int<0x5D, "min">,
1732                basic_sse12_fp_binop_p_int<0x5D, "min">;
1733   }
1734 }
1735
1736 /// Unop Arithmetic
1737 /// In addition, we also have a special variant of the scalar form here to
1738 /// represent the associated intrinsic operation.  This form is unlike the
1739 /// plain scalar form, in that it takes an entire vector (instead of a
1740 /// scalar) and leaves the top elements undefined.
1741 ///
1742 /// And, we have a special variant form for a full-vector intrinsic form.
1743
1744 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1745 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1746                           SDNode OpNode, Intrinsic F32Int> {
1747   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1748                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1749                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1750   // For scalar unary operations, fold a load into the operation
1751   // only in OptForSize mode. It eliminates an instruction, but it also
1752   // eliminates a whole-register clobber (the load), so it introduces a
1753   // partial register update condition.
1754   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1755                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1756                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1757             Requires<[HasSSE1, OptForSize]>;
1758   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1759                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1760                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1761   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1762                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1763                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1764 }
1765
1766 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1767 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1768                               SDNode OpNode, Intrinsic F32Int> {
1769   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1770                 !strconcat(OpcodeStr,
1771                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1772   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1773                 !strconcat(OpcodeStr,
1774                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1775                 []>, XS, Requires<[HasAVX, OptForSize]>;
1776   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1777                 !strconcat(OpcodeStr,
1778                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1779                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1780   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1781                 !strconcat(OpcodeStr,
1782                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1783                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1784 }
1785
1786 /// sse1_fp_unop_p - SSE1 unops in packed form.
1787 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1788   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1789               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1790               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1791   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1792                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1793                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1794 }
1795
1796 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1797 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1798   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1799               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1800               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1801   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1802                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1803                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1804 }
1805
1806 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1807 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1808                               Intrinsic V4F32Int> {
1809   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1810                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1811                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1812   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1813                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1814                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1815 }
1816
1817 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1818 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1819                                 Intrinsic V4F32Int> {
1820   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1821                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1822                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1823   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1824                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1825                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1826 }
1827
1828 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1829 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1830                           SDNode OpNode, Intrinsic F64Int> {
1831   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1832                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1833                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1834   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1835   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1836                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1837                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1838             Requires<[HasSSE2, OptForSize]>;
1839   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1841                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1842   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1843                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1844                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1845 }
1846
1847 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1848 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1849                               SDNode OpNode, Intrinsic F64Int> {
1850   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1851                !strconcat(OpcodeStr,
1852                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1853   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1854                (ins FR64:$src1, f64mem:$src2),
1855                !strconcat(OpcodeStr,
1856                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1857   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1858            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1859            [(set VR128:$dst, (F64Int VR128:$src))]>;
1860   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1861            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1862            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1863 }
1864
1865 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1866 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1867                           SDNode OpNode> {
1868   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1869               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1870               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1871   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1872                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1873                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1874 }
1875
1876 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1877 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1878   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1879               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1880               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1881   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1882                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1883                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1884 }
1885
1886 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1887 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1888                               Intrinsic V2F64Int> {
1889   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1890                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1891                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1892   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1893                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1894                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1895 }
1896
1897 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1898 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1899                                 Intrinsic V2F64Int> {
1900   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1901                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1902                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1903   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1904                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1905                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1906 }
1907
1908 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
1909   // Square root.
1910   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1911                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1912                 VEX_4V;
1913
1914   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1915                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1916                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1917                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1918                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1919                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1920                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1921                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1922                 VEX;
1923
1924   // Reciprocal approximations. Note that these typically require refinement
1925   // in order to obtain suitable precision.
1926   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1927                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1928   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1929                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1930                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1931                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1932
1933   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1934                                    VEX_4V;
1935   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1936                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1937                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1938                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1939 }
1940
1941 // Square root.
1942 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1943              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1944              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1945              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1946              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1947              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1948
1949 // Reciprocal approximations. Note that these typically require refinement
1950 // in order to obtain suitable precision.
1951 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1952              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1953              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1954 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1955              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1956              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1957
1958 // There is no f64 version of the reciprocal approximation instructions.
1959
1960 //===----------------------------------------------------------------------===//
1961 // SSE 1 & 2 - Non-temporal stores
1962 //===----------------------------------------------------------------------===//
1963
1964 let isAsmParserOnly = 1 in {
1965   def VMOVNTPSmr_Int : VPSI<0x2B, MRMDestMem, (outs),
1966                          (ins i128mem:$dst, VR128:$src),
1967                          "movntps\t{$src, $dst|$dst, $src}",
1968                          [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>, VEX;
1969   def VMOVNTPDmr_Int : VPDI<0x2B, MRMDestMem, (outs),
1970                          (ins i128mem:$dst, VR128:$src),
1971                          "movntpd\t{$src, $dst|$dst, $src}",
1972                          [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>, VEX;
1973
1974   let ExeDomain = SSEPackedInt in
1975     def VMOVNTDQmr_Int : VPDI<0xE7, MRMDestMem, (outs),
1976                        (ins f128mem:$dst, VR128:$src),
1977                        "movntdq\t{$src, $dst|$dst, $src}",
1978                        [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>, VEX;
1979
1980   let AddedComplexity = 400 in { // Prefer non-temporal versions
1981     def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
1982                          (ins f128mem:$dst, VR128:$src),
1983                          "movntps\t{$src, $dst|$dst, $src}",
1984                          [(alignednontemporalstore (v4f32 VR128:$src),
1985                                                    addr:$dst)]>, VEX;
1986     def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
1987                          (ins f128mem:$dst, VR128:$src),
1988                          "movntpd\t{$src, $dst|$dst, $src}",
1989                          [(alignednontemporalstore (v2f64 VR128:$src),
1990                                                    addr:$dst)]>, VEX;
1991     def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
1992                           (ins f128mem:$dst, VR128:$src),
1993                           "movntdq\t{$src, $dst|$dst, $src}",
1994                           [(alignednontemporalstore (v2f64 VR128:$src),
1995                                                     addr:$dst)]>, VEX;
1996     let ExeDomain = SSEPackedInt in
1997     def VMOVNTDQmr : VPDI<0xE7, MRMDestMem, (outs),
1998                         (ins f128mem:$dst, VR128:$src),
1999                         "movntdq\t{$src, $dst|$dst, $src}",
2000                         [(alignednontemporalstore (v4f32 VR128:$src),
2001                                                   addr:$dst)]>, VEX;
2002
2003     def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2004                          (ins f256mem:$dst, VR256:$src),
2005                          "movntps\t{$src, $dst|$dst, $src}",
2006                          [(alignednontemporalstore (v8f32 VR256:$src),
2007                                                    addr:$dst)]>, VEX;
2008     def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2009                          (ins f256mem:$dst, VR256:$src),
2010                          "movntpd\t{$src, $dst|$dst, $src}",
2011                          [(alignednontemporalstore (v4f64 VR256:$src),
2012                                                    addr:$dst)]>, VEX;
2013     def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2014                           (ins f256mem:$dst, VR256:$src),
2015                           "movntdq\t{$src, $dst|$dst, $src}",
2016                           [(alignednontemporalstore (v4f64 VR256:$src),
2017                                                     addr:$dst)]>, VEX;
2018     let ExeDomain = SSEPackedInt in
2019     def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2020                         (ins f256mem:$dst, VR256:$src),
2021                         "movntdq\t{$src, $dst|$dst, $src}",
2022                         [(alignednontemporalstore (v8f32 VR256:$src),
2023                                                   addr:$dst)]>, VEX;
2024   }
2025 }
2026
2027 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2028           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2029 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2030           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2031 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2032           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2033
2034 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2035                     "movntps\t{$src, $dst|$dst, $src}",
2036                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
2037 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2038                         "movntpd\t{$src, $dst|$dst, $src}",
2039                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2040
2041 let ExeDomain = SSEPackedInt in
2042 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2043                         "movntdq\t{$src, $dst|$dst, $src}",
2044                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2045
2046 let AddedComplexity = 400 in { // Prefer non-temporal versions
2047 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2048                     "movntps\t{$src, $dst|$dst, $src}",
2049                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2050 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2051                     "movntpd\t{$src, $dst|$dst, $src}",
2052                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2053
2054 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2055                     "movntdq\t{$src, $dst|$dst, $src}",
2056                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2057
2058 let ExeDomain = SSEPackedInt in
2059 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2060                     "movntdq\t{$src, $dst|$dst, $src}",
2061                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2062
2063 // There is no AVX form for instructions below this point
2064 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2065                  "movnti\t{$src, $dst|$dst, $src}",
2066                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2067                TB, Requires<[HasSSE2]>;
2068
2069 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2070                      "movnti\t{$src, $dst|$dst, $src}",
2071                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2072                   TB, Requires<[HasSSE2]>;
2073
2074 }
2075 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2076                     "movnti\t{$src, $dst|$dst, $src}",
2077                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2078                   TB, Requires<[HasSSE2]>;
2079
2080 //===----------------------------------------------------------------------===//
2081 // SSE 1 & 2 - Misc Instructions (No AVX form)
2082 //===----------------------------------------------------------------------===//
2083
2084 // Prefetch intrinsic.
2085 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2086     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
2087 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2088     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2089 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2090     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2091 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2092     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2093
2094 // Load, store, and memory fence
2095 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2096              TB, Requires<[HasSSE1]>;
2097 def : Pat<(X86SFence), (SFENCE)>;
2098
2099 // Alias instructions that map zero vector to pxor / xorp* for sse.
2100 // We set canFoldAsLoad because this can be converted to a constant-pool
2101 // load of an all-zeros value if folding it would be beneficial.
2102 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2103 // JIT implementation, it does not expand the instructions below like
2104 // X86MCInstLower does.
2105 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2106     isCodeGenOnly = 1 in {
2107 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2108                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2109 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2110                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2111 let ExeDomain = SSEPackedInt in
2112 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2113                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2114 }
2115
2116 // The same as done above but for AVX. The 128-bit versions are the
2117 // same, but re-encoded. The 256-bit does not support PI version.
2118 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2119 // JIT implementatioan, it does not expand the instructions below like
2120 // X86MCInstLower does.
2121 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2122     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2123 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2124                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2125 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2126                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2127 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2128                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2129 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2130                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2131 let ExeDomain = SSEPackedInt in
2132 def AVX_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2133                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2134 }
2135
2136 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2137 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2138 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2139
2140 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2141           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2142
2143 //===----------------------------------------------------------------------===//
2144 // SSE 1 & 2 - Load/Store XCSR register
2145 //===----------------------------------------------------------------------===//
2146
2147 let isAsmParserOnly = 1 in {
2148   def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2149                     "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2150   def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2151                     "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2152 }
2153
2154 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2155                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2156 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2157                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2158
2159 //===---------------------------------------------------------------------===//
2160 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2161 //===---------------------------------------------------------------------===//
2162
2163 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2164
2165 let isAsmParserOnly = 1 in {
2166   let neverHasSideEffects = 1 in {
2167   def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2168                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2169   def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2170                       "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2171   }
2172   def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2173                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2174   def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2175                       "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2176
2177   let canFoldAsLoad = 1, mayLoad = 1 in {
2178   def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2179                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2180   def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2181                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2182   let Predicates = [HasAVX] in {
2183     def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2184                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2185     def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2186                       "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2187   }
2188   }
2189
2190   let mayStore = 1 in {
2191   def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2192                        (ins i128mem:$dst, VR128:$src),
2193                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2194   def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2195                        (ins i256mem:$dst, VR256:$src),
2196                        "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2197   let Predicates = [HasAVX] in {
2198   def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2199                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2200   def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2201                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2202   }
2203   }
2204 }
2205
2206 let neverHasSideEffects = 1 in
2207 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2208                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2209
2210 let canFoldAsLoad = 1, mayLoad = 1 in {
2211 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2212                    "movdqa\t{$src, $dst|$dst, $src}",
2213                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2214 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2215                    "movdqu\t{$src, $dst|$dst, $src}",
2216                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2217                  XS, Requires<[HasSSE2]>;
2218 }
2219
2220 let mayStore = 1 in {
2221 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2222                    "movdqa\t{$src, $dst|$dst, $src}",
2223                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2224 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2225                    "movdqu\t{$src, $dst|$dst, $src}",
2226                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2227                  XS, Requires<[HasSSE2]>;
2228 }
2229
2230 // Intrinsic forms of MOVDQU load and store
2231 let isAsmParserOnly = 1 in {
2232 let canFoldAsLoad = 1 in
2233 def VMOVDQUrm_Int : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2234                        "vmovdqu\t{$src, $dst|$dst, $src}",
2235                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2236                      XS, VEX, Requires<[HasAVX]>;
2237 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2238                        "vmovdqu\t{$src, $dst|$dst, $src}",
2239                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2240                      XS, VEX, Requires<[HasAVX]>;
2241 }
2242
2243 let canFoldAsLoad = 1 in
2244 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2245                        "movdqu\t{$src, $dst|$dst, $src}",
2246                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2247                  XS, Requires<[HasSSE2]>;
2248 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2249                        "movdqu\t{$src, $dst|$dst, $src}",
2250                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2251                      XS, Requires<[HasSSE2]>;
2252
2253 } // ExeDomain = SSEPackedInt
2254
2255 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2256 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2257           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2258
2259 //===---------------------------------------------------------------------===//
2260 // SSE2 - Packed Integer Arithmetic Instructions
2261 //===---------------------------------------------------------------------===//
2262
2263 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2264
2265 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2266                             bit IsCommutable = 0, bit Is2Addr = 1> {
2267   let isCommutable = IsCommutable in
2268   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2269        (ins VR128:$src1, VR128:$src2),
2270        !if(Is2Addr,
2271            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2272            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2273        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2274   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2275        (ins VR128:$src1, i128mem:$src2),
2276        !if(Is2Addr,
2277            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2278            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2279        [(set VR128:$dst, (IntId VR128:$src1,
2280                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2281 }
2282
2283 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2284                              string OpcodeStr, Intrinsic IntId,
2285                              Intrinsic IntId2, bit Is2Addr = 1> {
2286   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2287        (ins VR128:$src1, VR128:$src2),
2288        !if(Is2Addr,
2289            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2290            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2291        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2292   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2293        (ins VR128:$src1, i128mem:$src2),
2294        !if(Is2Addr,
2295            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2296            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2297        [(set VR128:$dst, (IntId VR128:$src1,
2298                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2299   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2300        (ins VR128:$src1, i32i8imm:$src2),
2301        !if(Is2Addr,
2302            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2303            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2304        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2305 }
2306
2307 /// PDI_binop_rm - Simple SSE2 binary operator.
2308 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2309                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2310   let isCommutable = IsCommutable in
2311   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2312        (ins VR128:$src1, VR128:$src2),
2313        !if(Is2Addr,
2314            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2315            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2316        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2317   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2318        (ins VR128:$src1, i128mem:$src2),
2319        !if(Is2Addr,
2320            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2321            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2322        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2323                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2324 }
2325
2326 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2327 ///
2328 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2329 /// to collapse (bitconvert VT to VT) into its operand.
2330 ///
2331 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2332                               bit IsCommutable = 0, bit Is2Addr = 1> {
2333   let isCommutable = IsCommutable in
2334   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2335        (ins VR128:$src1, VR128:$src2),
2336        !if(Is2Addr,
2337            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2338            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2339        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2340   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2341        (ins VR128:$src1, i128mem:$src2),
2342        !if(Is2Addr,
2343            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2344            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2345        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2346 }
2347
2348 } // ExeDomain = SSEPackedInt
2349
2350 // 128-bit Integer Arithmetic
2351
2352 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2353 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2354 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2355 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2356 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2357 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2358 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2359 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2360 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2361 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2362
2363 // Intrinsic forms
2364 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2365                                  VEX_4V;
2366 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2367                                  VEX_4V;
2368 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2369                                  VEX_4V;
2370 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2371                                  VEX_4V;
2372 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2373                                  VEX_4V;
2374 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2375                                  VEX_4V;
2376 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2377                                  VEX_4V;
2378 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2379                                  VEX_4V;
2380 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2381                                  VEX_4V;
2382 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2383                                  VEX_4V;
2384 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2385                                  VEX_4V;
2386 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2387                                  VEX_4V;
2388 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2389                                  VEX_4V;
2390 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2391                                  VEX_4V;
2392 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2393                                  VEX_4V;
2394 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2395                                  VEX_4V;
2396 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2397                                  VEX_4V;
2398 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2399                                  VEX_4V;
2400 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2401                                  VEX_4V;
2402 }
2403
2404 let Constraints = "$src1 = $dst" in {
2405 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2406 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2407 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2408 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2409 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2410 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2411 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2412 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2413 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2414
2415 // Intrinsic forms
2416 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2417 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2418 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2419 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2420 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2421 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2422 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2423 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2424 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2425 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2426 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2427 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2428 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2429 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2430 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2431 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2432 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2433 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2434 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2435
2436 } // Constraints = "$src1 = $dst"
2437
2438 //===---------------------------------------------------------------------===//
2439 // SSE2 - Packed Integer Logical Instructions
2440 //===---------------------------------------------------------------------===//
2441
2442 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2443 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2444                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2445                                 VEX_4V;
2446 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2447                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2448                                 VEX_4V;
2449 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2450                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2451                                 VEX_4V;
2452
2453 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2454                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2455                                 VEX_4V;
2456 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2457                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2458                                 VEX_4V;
2459 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2460                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2461                                 VEX_4V;
2462
2463 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2464                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2465                                 VEX_4V;
2466 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2467                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2468                                 VEX_4V;
2469
2470 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2471 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2472 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2473
2474 let ExeDomain = SSEPackedInt in {
2475   let neverHasSideEffects = 1 in {
2476     // 128-bit logical shifts.
2477     def VPSLLDQri : PDIi8<0x73, MRM7r,
2478                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2479                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2480                       VEX_4V;
2481     def VPSRLDQri : PDIi8<0x73, MRM3r,
2482                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2483                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2484                       VEX_4V;
2485     // PSRADQri doesn't exist in SSE[1-3].
2486   }
2487   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2488                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2489                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2490                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2491                                               VR128:$src2)))]>, VEX_4V;
2492
2493   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2494                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2495                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2496                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2497                                               (memopv2i64 addr:$src2))))]>,
2498                                               VEX_4V;
2499 }
2500 }
2501
2502 let Constraints = "$src1 = $dst" in {
2503 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2504                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2505 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2506                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2507 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2508                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2509
2510 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2511                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2512 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2513                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2514 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2515                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2516
2517 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2518                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2519 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2520                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2521
2522 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2523 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2524 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2525
2526 let ExeDomain = SSEPackedInt in {
2527   let neverHasSideEffects = 1 in {
2528     // 128-bit logical shifts.
2529     def PSLLDQri : PDIi8<0x73, MRM7r,
2530                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2531                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2532     def PSRLDQri : PDIi8<0x73, MRM3r,
2533                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2534                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2535     // PSRADQri doesn't exist in SSE[1-3].
2536   }
2537   def PANDNrr : PDI<0xDF, MRMSrcReg,
2538                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2539                     "pandn\t{$src2, $dst|$dst, $src2}",
2540                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2541                                               VR128:$src2)))]>;
2542
2543   def PANDNrm : PDI<0xDF, MRMSrcMem,
2544                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2545                     "pandn\t{$src2, $dst|$dst, $src2}",
2546                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2547                                               (memopv2i64 addr:$src2))))]>;
2548 }
2549 } // Constraints = "$src1 = $dst"
2550
2551 let Predicates = [HasAVX] in {
2552   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2553             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2554   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2555             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2556   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2557             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2558   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2559             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2560   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2561             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2562
2563   // Shift up / down and insert zero's.
2564   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2565             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2566   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2567             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2568 }
2569
2570 let Predicates = [HasSSE2] in {
2571   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2572             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2573   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2574             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2575   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2576             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2577   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2578             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2579   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2580             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2581
2582   // Shift up / down and insert zero's.
2583   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2584             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2585   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2586             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2587 }
2588
2589 //===---------------------------------------------------------------------===//
2590 // SSE2 - Packed Integer Comparison Instructions
2591 //===---------------------------------------------------------------------===//
2592
2593 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2594   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2595                                     0>, VEX_4V;
2596   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2597                                     0>, VEX_4V;
2598   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2599                                     0>, VEX_4V;
2600   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2601                                     0>, VEX_4V;
2602   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2603                                     0>, VEX_4V;
2604   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2605                                     0>, VEX_4V;
2606 }
2607
2608 let Constraints = "$src1 = $dst" in {
2609   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2610   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2611   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2612   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2613   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2614   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2615 } // Constraints = "$src1 = $dst"
2616
2617 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2618           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2619 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2620           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2621 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2622           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2623 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2624           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2625 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2626           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2627 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2628           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2629
2630 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2631           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2632 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2633           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2634 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2635           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2636 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2637           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2638 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2639           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2640 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2641           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2642
2643 //===---------------------------------------------------------------------===//
2644 // SSE2 - Packed Integer Pack Instructions
2645 //===---------------------------------------------------------------------===//
2646
2647 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2648 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2649                                   0, 0>, VEX_4V;
2650 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2651                                   0, 0>, VEX_4V;
2652 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2653                                   0, 0>, VEX_4V;
2654 }
2655
2656 let Constraints = "$src1 = $dst" in {
2657 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2658 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2659 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2660 } // Constraints = "$src1 = $dst"
2661
2662 //===---------------------------------------------------------------------===//
2663 // SSE2 - Packed Integer Shuffle Instructions
2664 //===---------------------------------------------------------------------===//
2665
2666 let ExeDomain = SSEPackedInt in {
2667 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2668                          PatFrag bc_frag> {
2669 def ri : Ii8<0x70, MRMSrcReg,
2670               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2671               !strconcat(OpcodeStr,
2672                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2673               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2674                                                       (undef))))]>;
2675 def mi : Ii8<0x70, MRMSrcMem,
2676               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2677               !strconcat(OpcodeStr,
2678                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2679               [(set VR128:$dst, (vt (pshuf_frag:$src2
2680                                       (bc_frag (memopv2i64 addr:$src1)),
2681                                       (undef))))]>;
2682 }
2683 } // ExeDomain = SSEPackedInt
2684
2685 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2686   let AddedComplexity = 5 in
2687   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2688                                VEX;
2689
2690   // SSE2 with ImmT == Imm8 and XS prefix.
2691   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2692                                VEX;
2693
2694   // SSE2 with ImmT == Imm8 and XD prefix.
2695   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2696                                VEX;
2697 }
2698
2699 let Predicates = [HasSSE2] in {
2700   let AddedComplexity = 5 in
2701   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2702
2703   // SSE2 with ImmT == Imm8 and XS prefix.
2704   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2705
2706   // SSE2 with ImmT == Imm8 and XD prefix.
2707   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2708 }
2709
2710 //===---------------------------------------------------------------------===//
2711 // SSE2 - Packed Integer Unpack Instructions
2712 //===---------------------------------------------------------------------===//
2713
2714 let ExeDomain = SSEPackedInt in {
2715 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2716                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2717   def rr : PDI<opc, MRMSrcReg,
2718       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2719       !if(Is2Addr,
2720           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2721           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2722       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2723   def rm : PDI<opc, MRMSrcMem,
2724       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2725       !if(Is2Addr,
2726           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2727           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2728       [(set VR128:$dst, (unp_frag VR128:$src1,
2729                                   (bc_frag (memopv2i64
2730                                                addr:$src2))))]>;
2731 }
2732
2733 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2734   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2735                                  0>, VEX_4V;
2736   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2737                                  0>, VEX_4V;
2738   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2739                                  0>, VEX_4V;
2740
2741   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2742   /// knew to collapse (bitconvert VT to VT) into its operand.
2743   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2744                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2745                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2746                         [(set VR128:$dst,
2747                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2748   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2749                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2750                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2751                         [(set VR128:$dst,
2752                           (v2i64 (unpckl VR128:$src1,
2753                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2754
2755   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2756                                  0>, VEX_4V;
2757   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2758                                  0>, VEX_4V;
2759   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2760                                  0>, VEX_4V;
2761
2762   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2763   /// knew to collapse (bitconvert VT to VT) into its operand.
2764   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2765                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2766                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2767                         [(set VR128:$dst,
2768                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2769   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2770                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2771                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2772                         [(set VR128:$dst,
2773                           (v2i64 (unpckh VR128:$src1,
2774                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2775 }
2776
2777 let Constraints = "$src1 = $dst" in {
2778   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2779   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2780   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2781
2782   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2783   /// knew to collapse (bitconvert VT to VT) into its operand.
2784   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2785                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2786                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2787                         [(set VR128:$dst,
2788                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2789   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2790                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2791                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2792                         [(set VR128:$dst,
2793                           (v2i64 (unpckl VR128:$src1,
2794                                          (memopv2i64 addr:$src2))))]>;
2795
2796   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2797   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2798   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2799
2800   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2801   /// knew to collapse (bitconvert VT to VT) into its operand.
2802   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2803                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2804                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2805                         [(set VR128:$dst,
2806                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2807   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2808                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2809                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2810                         [(set VR128:$dst,
2811                           (v2i64 (unpckh VR128:$src1,
2812                                          (memopv2i64 addr:$src2))))]>;
2813 }
2814
2815 } // ExeDomain = SSEPackedInt
2816
2817 //===---------------------------------------------------------------------===//
2818 // SSE2 - Packed Integer Extract and Insert
2819 //===---------------------------------------------------------------------===//
2820
2821 let ExeDomain = SSEPackedInt in {
2822 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2823   def rri : Ii8<0xC4, MRMSrcReg,
2824        (outs VR128:$dst), (ins VR128:$src1,
2825         GR32:$src2, i32i8imm:$src3),
2826        !if(Is2Addr,
2827            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2828            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2829        [(set VR128:$dst,
2830          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2831   def rmi : Ii8<0xC4, MRMSrcMem,
2832                        (outs VR128:$dst), (ins VR128:$src1,
2833                         i16mem:$src2, i32i8imm:$src3),
2834        !if(Is2Addr,
2835            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2836            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2837        [(set VR128:$dst,
2838          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2839                     imm:$src3))]>;
2840 }
2841
2842 // Extract
2843 let isAsmParserOnly = 1, Predicates = [HasAVX] in
2844 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2845                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2846                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2847                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2848                                                 imm:$src2))]>, OpSize, VEX;
2849 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2850                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2851                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2852                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2853                                                 imm:$src2))]>;
2854
2855 // Insert
2856 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
2857   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2858   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2859        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2860        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2861        []>, OpSize, VEX_4V;
2862 }
2863
2864 let Constraints = "$src1 = $dst" in
2865   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2866
2867 } // ExeDomain = SSEPackedInt
2868
2869 //===---------------------------------------------------------------------===//
2870 // SSE2 - Packed Mask Creation
2871 //===---------------------------------------------------------------------===//
2872
2873 let ExeDomain = SSEPackedInt in {
2874
2875 let isAsmParserOnly = 1 in {
2876 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2877            "pmovmskb\t{$src, $dst|$dst, $src}",
2878            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2879 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2880            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2881 }
2882 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2883            "pmovmskb\t{$src, $dst|$dst, $src}",
2884            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2885
2886 } // ExeDomain = SSEPackedInt
2887
2888 //===---------------------------------------------------------------------===//
2889 // SSE2 - Conditional Store
2890 //===---------------------------------------------------------------------===//
2891
2892 let ExeDomain = SSEPackedInt in {
2893
2894 let isAsmParserOnly = 1 in {
2895 let Uses = [EDI] in
2896 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2897            (ins VR128:$src, VR128:$mask),
2898            "maskmovdqu\t{$mask, $src|$src, $mask}",
2899            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2900 let Uses = [RDI] in
2901 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2902            (ins VR128:$src, VR128:$mask),
2903            "maskmovdqu\t{$mask, $src|$src, $mask}",
2904            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2905 }
2906
2907 let Uses = [EDI] in
2908 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2909            "maskmovdqu\t{$mask, $src|$src, $mask}",
2910            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2911 let Uses = [RDI] in
2912 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2913            "maskmovdqu\t{$mask, $src|$src, $mask}",
2914            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2915
2916 } // ExeDomain = SSEPackedInt
2917
2918 //===---------------------------------------------------------------------===//
2919 // SSE2 - Move Doubleword
2920 //===---------------------------------------------------------------------===//
2921
2922 // Move Int Doubleword to Packed Double Int
2923 let isAsmParserOnly = 1 in {
2924 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2925                       "movd\t{$src, $dst|$dst, $src}",
2926                       [(set VR128:$dst,
2927                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2928 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2929                       "movd\t{$src, $dst|$dst, $src}",
2930                       [(set VR128:$dst,
2931                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2932                       VEX;
2933 }
2934 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2935                       "movd\t{$src, $dst|$dst, $src}",
2936                       [(set VR128:$dst,
2937                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2938 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2939                       "movd\t{$src, $dst|$dst, $src}",
2940                       [(set VR128:$dst,
2941                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2942 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2943                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2944                         [(set VR128:$dst,
2945                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2946 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2947                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2948                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2949
2950
2951 // Move Int Doubleword to Single Scalar
2952 let isAsmParserOnly = 1 in {
2953 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2954                       "movd\t{$src, $dst|$dst, $src}",
2955                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2956
2957 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2958                       "movd\t{$src, $dst|$dst, $src}",
2959                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2960                       VEX;
2961 }
2962 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2963                       "movd\t{$src, $dst|$dst, $src}",
2964                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2965
2966 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2967                       "movd\t{$src, $dst|$dst, $src}",
2968                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2969
2970 // Move Packed Doubleword Int to Packed Double Int
2971 let isAsmParserOnly = 1 in {
2972 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2973                        "movd\t{$src, $dst|$dst, $src}",
2974                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2975                                         (iPTR 0)))]>, VEX;
2976 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2977                        (ins i32mem:$dst, VR128:$src),
2978                        "movd\t{$src, $dst|$dst, $src}",
2979                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2980                                      (iPTR 0))), addr:$dst)]>, VEX;
2981 }
2982 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2983                        "movd\t{$src, $dst|$dst, $src}",
2984                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2985                                         (iPTR 0)))]>;
2986 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2987                        "movd\t{$src, $dst|$dst, $src}",
2988                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2989                                      (iPTR 0))), addr:$dst)]>;
2990
2991 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2992                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2993                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2994                                            (iPTR 0)))]>;
2995 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2996                        "movq\t{$src, $dst|$dst, $src}",
2997                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2998
2999 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
3000                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3001                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
3002 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
3003                         "movq\t{$src, $dst|$dst, $src}",
3004                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
3005
3006 // Move Scalar Single to Double Int
3007 let isAsmParserOnly = 1 in {
3008 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3009                       "movd\t{$src, $dst|$dst, $src}",
3010                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3011 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3012                       "movd\t{$src, $dst|$dst, $src}",
3013                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3014 }
3015 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3016                       "movd\t{$src, $dst|$dst, $src}",
3017                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3018 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3019                       "movd\t{$src, $dst|$dst, $src}",
3020                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3021
3022 // movd / movq to XMM register zero-extends
3023 let AddedComplexity = 15, isAsmParserOnly = 1 in {
3024 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3025                        "movd\t{$src, $dst|$dst, $src}",
3026                        [(set VR128:$dst, (v4i32 (X86vzmovl
3027                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3028                                       VEX;
3029 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3030                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3031                        [(set VR128:$dst, (v2i64 (X86vzmovl
3032                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3033                                       VEX, VEX_W;
3034 }
3035 let AddedComplexity = 15 in {
3036 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3037                        "movd\t{$src, $dst|$dst, $src}",
3038                        [(set VR128:$dst, (v4i32 (X86vzmovl
3039                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3040 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3041                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3042                        [(set VR128:$dst, (v2i64 (X86vzmovl
3043                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3044 }
3045
3046 let AddedComplexity = 20 in {
3047 let isAsmParserOnly = 1 in
3048 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3049                        "movd\t{$src, $dst|$dst, $src}",
3050                        [(set VR128:$dst,
3051                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3052                                                    (loadi32 addr:$src))))))]>,
3053                                                    VEX;
3054 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3055                        "movd\t{$src, $dst|$dst, $src}",
3056                        [(set VR128:$dst,
3057                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3058                                                    (loadi32 addr:$src))))))]>;
3059
3060 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3061             (MOVZDI2PDIrm addr:$src)>;
3062 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3063             (MOVZDI2PDIrm addr:$src)>;
3064 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3065             (MOVZDI2PDIrm addr:$src)>;
3066 }
3067
3068 //===---------------------------------------------------------------------===//
3069 // SSE2 - Move Quadword
3070 //===---------------------------------------------------------------------===//
3071
3072 // Move Quadword Int to Packed Quadword Int
3073 let isAsmParserOnly = 1 in
3074 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3075                     "vmovq\t{$src, $dst|$dst, $src}",
3076                     [(set VR128:$dst,
3077                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3078                     VEX, Requires<[HasAVX]>;
3079 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3080                     "movq\t{$src, $dst|$dst, $src}",
3081                     [(set VR128:$dst,
3082                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3083                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3084
3085 // Move Packed Quadword Int to Quadword Int
3086 let isAsmParserOnly = 1 in
3087 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3088                       "movq\t{$src, $dst|$dst, $src}",
3089                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3090                                     (iPTR 0))), addr:$dst)]>, VEX;
3091 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3092                       "movq\t{$src, $dst|$dst, $src}",
3093                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3094                                     (iPTR 0))), addr:$dst)]>;
3095
3096 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3097           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3098
3099 // Store / copy lower 64-bits of a XMM register.
3100 let isAsmParserOnly = 1 in
3101 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3102                      "movq\t{$src, $dst|$dst, $src}",
3103                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3104 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3105                      "movq\t{$src, $dst|$dst, $src}",
3106                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3107
3108 let AddedComplexity = 20, isAsmParserOnly = 1 in
3109 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3110                      "vmovq\t{$src, $dst|$dst, $src}",
3111                      [(set VR128:$dst,
3112                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3113                                                  (loadi64 addr:$src))))))]>,
3114                      XS, VEX, Requires<[HasAVX]>;
3115
3116 let AddedComplexity = 20 in {
3117 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3118                      "movq\t{$src, $dst|$dst, $src}",
3119                      [(set VR128:$dst,
3120                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3121                                                  (loadi64 addr:$src))))))]>,
3122                      XS, Requires<[HasSSE2]>;
3123
3124 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3125             (MOVZQI2PQIrm addr:$src)>;
3126 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3127             (MOVZQI2PQIrm addr:$src)>;
3128 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3129 }
3130
3131 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3132 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3133 let isAsmParserOnly = 1, AddedComplexity = 15 in
3134 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3135                         "vmovq\t{$src, $dst|$dst, $src}",
3136                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3137                       XS, VEX, Requires<[HasAVX]>;
3138 let AddedComplexity = 15 in
3139 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3140                         "movq\t{$src, $dst|$dst, $src}",
3141                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3142                       XS, Requires<[HasSSE2]>;
3143
3144 let AddedComplexity = 20, isAsmParserOnly = 1 in
3145 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3146                         "vmovq\t{$src, $dst|$dst, $src}",
3147                     [(set VR128:$dst, (v2i64 (X86vzmovl
3148                                              (loadv2i64 addr:$src))))]>,
3149                       XS, VEX, Requires<[HasAVX]>;
3150 let AddedComplexity = 20 in {
3151 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3152                         "movq\t{$src, $dst|$dst, $src}",
3153                     [(set VR128:$dst, (v2i64 (X86vzmovl
3154                                              (loadv2i64 addr:$src))))]>,
3155                       XS, Requires<[HasSSE2]>;
3156
3157 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3158             (MOVZPQILo2PQIrm addr:$src)>;
3159 }
3160
3161 // Instructions to match in the assembler
3162 let isAsmParserOnly = 1 in {
3163 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3164                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3165 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3166                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3167 // Recognize "movd" with GR64 destination, but encode as a "movq"
3168 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3169                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3170 }
3171
3172 // Instructions for the disassembler
3173 // xr = XMM register
3174 // xm = mem64
3175
3176 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3177 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3178                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3179 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3180                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3181
3182 //===---------------------------------------------------------------------===//
3183 // SSE2 - Misc Instructions
3184 //===---------------------------------------------------------------------===//
3185
3186 // Flush cache
3187 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3188                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3189               TB, Requires<[HasSSE2]>;
3190
3191 // Load, store, and memory fence
3192 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3193                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3194 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3195                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3196 def : Pat<(X86LFence), (LFENCE)>;
3197 def : Pat<(X86MFence), (MFENCE)>;
3198
3199
3200 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3201 // was introduced with SSE2, it's backward compatible.
3202 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3203
3204 // Alias instructions that map zero vector to pxor / xorp* for sse.
3205 // We set canFoldAsLoad because this can be converted to a constant-pool
3206 // load of an all-ones value if folding it would be beneficial.
3207 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3208     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3209   // FIXME: Change encoding to pseudo.
3210   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3211                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3212
3213 //===---------------------------------------------------------------------===//
3214 // SSE3 - Conversion Instructions
3215 //===---------------------------------------------------------------------===//
3216
3217 // Convert Packed Double FP to Packed DW Integers
3218 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3219 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3220 // register, but the same isn't true when using memory operands instead.
3221 // Provide other assembly rr and rm forms to address this explicitly.
3222 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3223                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3224 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3225                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3226
3227 // XMM only
3228 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3229                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3230 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3231                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3232
3233 // YMM only
3234 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3235                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3236 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3237                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3238 }
3239
3240 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3241                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3242 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3243                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3244
3245 // Convert Packed DW Integers to Packed Double FP
3246 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3247 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3248                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3249 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3250                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3251 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3252                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3253 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3254                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3255 }
3256
3257 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3258                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3259 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3260                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3261
3262 // AVX 256-bit register conversion intrinsics
3263 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3264            (VCVTDQ2PDYrr VR128:$src)>;
3265 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3266            (VCVTDQ2PDYrm addr:$src)>;
3267
3268 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3269           (VCVTPD2DQYrr VR256:$src)>;
3270 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3271           (VCVTPD2DQYrm addr:$src)>;
3272
3273 //===---------------------------------------------------------------------===//
3274 // SSE3 - Move Instructions
3275 //===---------------------------------------------------------------------===//
3276
3277 // Replicate Single FP
3278 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3279 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3280                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3281                       [(set VR128:$dst, (v4f32 (rep_frag
3282                                                 VR128:$src, (undef))))]>;
3283 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3284                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3285                       [(set VR128:$dst, (rep_frag
3286                                          (memopv4f32 addr:$src), (undef)))]>;
3287 }
3288
3289 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3290                                 string OpcodeStr> {
3291 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3292               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3293 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3294               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3295 }
3296
3297 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3298   // FIXME: Merge above classes when we have patterns for the ymm version
3299   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3300   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3301   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3302   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3303 }
3304 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3305 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3306
3307 // Replicate Double FP
3308 multiclass sse3_replicate_dfp<string OpcodeStr> {
3309 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3310                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3311                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3312 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3313                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3314                     [(set VR128:$dst,
3315                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3316                                       (undef))))]>;
3317 }
3318
3319 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3320 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3321                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3322                     []>;
3323 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3324                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3325                     []>;
3326 }
3327
3328 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3329   // FIXME: Merge above classes when we have patterns for the ymm version
3330   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3331   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3332 }
3333 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3334
3335 // Move Unaligned Integer
3336 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3337   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3338                    "vlddqu\t{$src, $dst|$dst, $src}",
3339                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3340   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3341                    "vlddqu\t{$src, $dst|$dst, $src}",
3342                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3343 }
3344 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3345                    "lddqu\t{$src, $dst|$dst, $src}",
3346                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3347
3348 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3349                    (undef)),
3350           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3351
3352 // Several Move patterns
3353 let AddedComplexity = 5 in {
3354 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3355           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3356 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3357           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3358 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3359           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3360 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3361           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3362 }
3363
3364 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3365 let AddedComplexity = 15 in
3366 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3367           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3368 let AddedComplexity = 20 in
3369 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3370           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3371
3372 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3373 let AddedComplexity = 15 in
3374   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3375             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3376 let AddedComplexity = 20 in
3377   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3378             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3379
3380 //===---------------------------------------------------------------------===//
3381 // SSE3 - Arithmetic
3382 //===---------------------------------------------------------------------===//
3383
3384 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3385                        X86MemOperand x86memop, bit Is2Addr = 1> {
3386   def rr : I<0xD0, MRMSrcReg,
3387        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3388        !if(Is2Addr,
3389            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3390            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3391        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3392   def rm : I<0xD0, MRMSrcMem,
3393        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3394        !if(Is2Addr,
3395            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3396            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3397        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3398 }
3399
3400 let isAsmParserOnly = 1, Predicates = [HasAVX],
3401   ExeDomain = SSEPackedDouble in {
3402   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3403                                f128mem, 0>, XD, VEX_4V;
3404   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3405                                f128mem, 0>, OpSize, VEX_4V;
3406   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3407                                f256mem, 0>, XD, VEX_4V;
3408   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3409                                f256mem, 0>, OpSize, VEX_4V;
3410 }
3411 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3412     ExeDomain = SSEPackedDouble in {
3413   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3414                               f128mem>, XD;
3415   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3416                               f128mem>, TB, OpSize;
3417 }
3418
3419 //===---------------------------------------------------------------------===//
3420 // SSE3 Instructions
3421 //===---------------------------------------------------------------------===//
3422
3423 // Horizontal ops
3424 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3425                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3426   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3427        !if(Is2Addr,
3428          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3429          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3430       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3431
3432   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3433        !if(Is2Addr,
3434          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3435          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3436       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3437 }
3438 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3439                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3440   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3441        !if(Is2Addr,
3442          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3443          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3444       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3445
3446   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3447        !if(Is2Addr,
3448          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3449          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3450       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3451 }
3452
3453 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3454   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3455                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3456   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3457                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3458   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3459                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3460   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3461                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3462   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3463                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3464   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3465                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3466   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3467                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3468   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3469                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3470 }
3471
3472 let Constraints = "$src1 = $dst" in {
3473   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3474                         int_x86_sse3_hadd_ps>;
3475   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3476                        int_x86_sse3_hadd_pd>;
3477   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3478                         int_x86_sse3_hsub_ps>;
3479   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3480                        int_x86_sse3_hsub_pd>;
3481 }
3482
3483 //===---------------------------------------------------------------------===//
3484 // SSSE3 - Packed Absolute Instructions
3485 //===---------------------------------------------------------------------===//
3486
3487
3488 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3489 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3490                             PatFrag mem_frag128, Intrinsic IntId128> {
3491   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3492                     (ins VR128:$src),
3493                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3494                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3495                     OpSize;
3496
3497   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3498                     (ins i128mem:$src),
3499                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3500                     [(set VR128:$dst,
3501                       (IntId128
3502                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3503 }
3504
3505 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3506   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3507                                   int_x86_ssse3_pabs_b_128>, VEX;
3508   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3509                                   int_x86_ssse3_pabs_w_128>, VEX;
3510   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3511                                   int_x86_ssse3_pabs_d_128>, VEX;
3512 }
3513
3514 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3515                               int_x86_ssse3_pabs_b_128>;
3516 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3517                               int_x86_ssse3_pabs_w_128>;
3518 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3519                               int_x86_ssse3_pabs_d_128>;
3520
3521 //===---------------------------------------------------------------------===//
3522 // SSSE3 - Packed Binary Operator Instructions
3523 //===---------------------------------------------------------------------===//
3524
3525 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3526 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3527                              PatFrag mem_frag128, Intrinsic IntId128,
3528                              bit Is2Addr = 1> {
3529   let isCommutable = 1 in
3530   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3531        (ins VR128:$src1, VR128:$src2),
3532        !if(Is2Addr,
3533          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3534          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3535        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3536        OpSize;
3537   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3538        (ins VR128:$src1, i128mem:$src2),
3539        !if(Is2Addr,
3540          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3541          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3542        [(set VR128:$dst,
3543          (IntId128 VR128:$src1,
3544           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3545 }
3546
3547 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
3548 let isCommutable = 0 in {
3549   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3550                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3551   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3552                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3553   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3554                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3555   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3556                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3557   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3558                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3559   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3560                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3561   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3562                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3563   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3564                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3565   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3566                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3567   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3568                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3569   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3570                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3571 }
3572 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3573                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3574 }
3575
3576 // None of these have i8 immediate fields.
3577 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3578 let isCommutable = 0 in {
3579   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3580                                      int_x86_ssse3_phadd_w_128>;
3581   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3582                                      int_x86_ssse3_phadd_d_128>;
3583   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3584                                      int_x86_ssse3_phadd_sw_128>;
3585   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3586                                      int_x86_ssse3_phsub_w_128>;
3587   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3588                                      int_x86_ssse3_phsub_d_128>;
3589   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3590                                      int_x86_ssse3_phsub_sw_128>;
3591   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3592                                      int_x86_ssse3_pmadd_ub_sw_128>;
3593   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3594                                      int_x86_ssse3_pshuf_b_128>;
3595   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3596                                      int_x86_ssse3_psign_b_128>;
3597   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3598                                      int_x86_ssse3_psign_w_128>;
3599   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3600                                        int_x86_ssse3_psign_d_128>;
3601 }
3602 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3603                                      int_x86_ssse3_pmul_hr_sw_128>;
3604 }
3605
3606 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3607           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3608 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3609           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3610
3611 //===---------------------------------------------------------------------===//
3612 // SSSE3 - Packed Align Instruction Patterns
3613 //===---------------------------------------------------------------------===//
3614
3615 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3616   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3617       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3618       !if(Is2Addr,
3619         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3620         !strconcat(asm,
3621                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3622       []>, OpSize;
3623   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3624       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3625       !if(Is2Addr,
3626         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3627         !strconcat(asm,
3628                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3629       []>, OpSize;
3630 }
3631
3632 let isAsmParserOnly = 1, Predicates = [HasAVX] in
3633   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3634 let Constraints = "$src1 = $dst" in
3635   defm PALIGN : ssse3_palign<"palignr">;
3636
3637 let AddedComplexity = 5 in {
3638 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3639           (PALIGNR128rr VR128:$src2, VR128:$src1,
3640                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3641       Requires<[HasSSSE3]>;
3642 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3643           (PALIGNR128rr VR128:$src2, VR128:$src1,
3644                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3645       Requires<[HasSSSE3]>;
3646 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3647           (PALIGNR128rr VR128:$src2, VR128:$src1,
3648                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3649       Requires<[HasSSSE3]>;
3650 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3651           (PALIGNR128rr VR128:$src2, VR128:$src1,
3652                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3653       Requires<[HasSSSE3]>;
3654 }
3655
3656 //===---------------------------------------------------------------------===//
3657 // SSSE3 Misc Instructions
3658 //===---------------------------------------------------------------------===//
3659
3660 // Thread synchronization
3661 let usesCustomInserter = 1 in {
3662 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3663                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3664 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3665                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3666 }
3667
3668 let Uses = [EAX, ECX, EDX] in
3669 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3670                  Requires<[HasSSE3]>;
3671 let Uses = [ECX, EAX] in
3672 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3673                 Requires<[HasSSE3]>;
3674
3675 //===---------------------------------------------------------------------===//
3676 // Non-Instruction Patterns
3677 //===---------------------------------------------------------------------===//
3678
3679 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3680 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3681 // combine.
3682 // Since these loads aren't folded into the fextend, we have to match it
3683 // explicitly here.
3684 let Predicates = [HasSSE2] in
3685  def : Pat<(fextend (loadf32 addr:$src)),
3686            (CVTSS2SDrm addr:$src)>;
3687
3688 // bit_convert
3689 let Predicates = [HasXMMInt] in {
3690   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3691   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3692   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3693   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3694   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3695   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3696   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3697   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3698   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3699   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3700   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3701   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3702   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3703   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3704   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3705   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3706   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3707   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3708   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3709   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3710   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3711   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3712   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3713   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3714   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3715   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3716   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3717   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3718   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3719   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3720 }
3721
3722 let Predicates = [HasAVX] in {
3723   def : Pat<(v4f64 (bitconvert (v8f32 VR256:$src))), (v4f64 VR256:$src)>;
3724 }
3725
3726 // Move scalar to XMM zero-extended
3727 // movd to XMM register zero-extends
3728 let AddedComplexity = 15 in {
3729 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3730 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3731           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3732 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3733           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3734 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3735           (MOVSSrr (v4f32 (V_SET0PS)),
3736                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3737 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3738           (MOVSSrr (v4i32 (V_SET0PI)),
3739                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3740 }
3741
3742 // Splat v2f64 / v2i64
3743 let AddedComplexity = 10 in {
3744 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3745           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3746 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3747           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3748 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3749           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3750 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3751           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3752 }
3753
3754 // Special unary SHUFPSrri case.
3755 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3756           (SHUFPSrri VR128:$src1, VR128:$src1,
3757                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3758 let AddedComplexity = 5 in
3759 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3760           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3761       Requires<[HasSSE2]>;
3762 // Special unary SHUFPDrri case.
3763 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3764           (SHUFPDrri VR128:$src1, VR128:$src1,
3765                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3766       Requires<[HasSSE2]>;
3767 // Special unary SHUFPDrri case.
3768 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3769           (SHUFPDrri VR128:$src1, VR128:$src1,
3770                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3771       Requires<[HasSSE2]>;
3772 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3773 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3774           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3775       Requires<[HasSSE2]>;
3776
3777 // Special binary v4i32 shuffle cases with SHUFPS.
3778 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3779           (SHUFPSrri VR128:$src1, VR128:$src2,
3780                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3781            Requires<[HasSSE2]>;
3782 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3783           (SHUFPSrmi VR128:$src1, addr:$src2,
3784                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3785            Requires<[HasSSE2]>;
3786 // Special binary v2i64 shuffle cases using SHUFPDrri.
3787 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3788           (SHUFPDrri VR128:$src1, VR128:$src2,
3789                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3790           Requires<[HasSSE2]>;
3791
3792 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3793 let AddedComplexity = 15 in {
3794 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3795           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3796           Requires<[OptForSpeed, HasSSE2]>;
3797 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3798           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3799           Requires<[OptForSpeed, HasSSE2]>;
3800 }
3801 let AddedComplexity = 10 in {
3802 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3803           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3804 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3805           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3806 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3807           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3808 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3809           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3810 }
3811
3812 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3813 let AddedComplexity = 15 in {
3814 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3815           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3816           Requires<[OptForSpeed, HasSSE2]>;
3817 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3818           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3819           Requires<[OptForSpeed, HasSSE2]>;
3820 }
3821 let AddedComplexity = 10 in {
3822 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3823           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3824 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3825           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3826 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3827           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3828 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3829           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3830 }
3831
3832 let AddedComplexity = 20 in {
3833 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3834 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3835           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3836
3837 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3838 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3839           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3840
3841 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3842 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3843           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3844 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3845           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3846 }
3847
3848 let AddedComplexity = 20 in {
3849 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3850 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3851           (MOVLPSrm VR128:$src1, addr:$src2)>;
3852 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3853           (MOVLPDrm VR128:$src1, addr:$src2)>;
3854 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3855           (MOVLPSrm VR128:$src1, addr:$src2)>;
3856 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3857           (MOVLPDrm VR128:$src1, addr:$src2)>;
3858 }
3859
3860 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3861 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3862           (MOVLPSmr addr:$src1, VR128:$src2)>;
3863 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3864           (MOVLPDmr addr:$src1, VR128:$src2)>;
3865 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3866                  addr:$src1),
3867           (MOVLPSmr addr:$src1, VR128:$src2)>;
3868 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3869           (MOVLPDmr addr:$src1, VR128:$src2)>;
3870
3871 let AddedComplexity = 15 in {
3872 // Setting the lowest element in the vector.
3873 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3874           (MOVSSrr (v4i32 VR128:$src1),
3875                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3876 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3877           (MOVSDrr (v2i64 VR128:$src1),
3878                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3879
3880 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3881 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3882           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3883       Requires<[HasSSE2]>;
3884 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3885           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3886       Requires<[HasSSE2]>;
3887 }
3888
3889 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3890 // fall back to this for SSE1)
3891 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3892           (SHUFPSrri VR128:$src2, VR128:$src1,
3893                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3894
3895 // Set lowest element and zero upper elements.
3896 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3897           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3898
3899 // Some special case pandn patterns.
3900 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3901                   VR128:$src2)),
3902           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3903 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3904                   VR128:$src2)),
3905           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3906 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3907                   VR128:$src2)),
3908           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3909
3910 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3911                   (memop addr:$src2))),
3912           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3913 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3914                   (memop addr:$src2))),
3915           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3916 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3917                   (memop addr:$src2))),
3918           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3919
3920 // vector -> vector casts
3921 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3922           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3923 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3924           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3925
3926 // Use movaps / movups for SSE integer load / store (one byte shorter).
3927 let Predicates = [HasSSE1] in {
3928   def : Pat<(alignedloadv4i32 addr:$src),
3929             (MOVAPSrm addr:$src)>;
3930   def : Pat<(loadv4i32 addr:$src),
3931             (MOVUPSrm addr:$src)>;
3932   def : Pat<(alignedloadv2i64 addr:$src),
3933             (MOVAPSrm addr:$src)>;
3934   def : Pat<(loadv2i64 addr:$src),
3935             (MOVUPSrm addr:$src)>;
3936
3937   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3938             (MOVAPSmr addr:$dst, VR128:$src)>;
3939   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3940             (MOVAPSmr addr:$dst, VR128:$src)>;
3941   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3942             (MOVAPSmr addr:$dst, VR128:$src)>;
3943   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3944             (MOVAPSmr addr:$dst, VR128:$src)>;
3945   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3946             (MOVUPSmr addr:$dst, VR128:$src)>;
3947   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3948             (MOVUPSmr addr:$dst, VR128:$src)>;
3949   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3950             (MOVUPSmr addr:$dst, VR128:$src)>;
3951   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3952             (MOVUPSmr addr:$dst, VR128:$src)>;
3953 }
3954
3955 // Use vmovaps/vmovups for AVX 128-bit integer load/store (one byte shorter).
3956 let Predicates = [HasAVX] in {
3957   def : Pat<(alignedloadv4i32 addr:$src),
3958             (VMOVAPSrm addr:$src)>;
3959   def : Pat<(loadv4i32 addr:$src),
3960             (VMOVUPSrm addr:$src)>;
3961   def : Pat<(alignedloadv2i64 addr:$src),
3962             (VMOVAPSrm addr:$src)>;
3963   def : Pat<(loadv2i64 addr:$src),
3964             (VMOVUPSrm addr:$src)>;
3965
3966   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3967             (VMOVAPSmr addr:$dst, VR128:$src)>;
3968   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3969             (VMOVAPSmr addr:$dst, VR128:$src)>;
3970   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3971             (VMOVAPSmr addr:$dst, VR128:$src)>;
3972   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3973             (VMOVAPSmr addr:$dst, VR128:$src)>;
3974   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3975             (VMOVUPSmr addr:$dst, VR128:$src)>;
3976   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3977             (VMOVUPSmr addr:$dst, VR128:$src)>;
3978   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3979             (VMOVUPSmr addr:$dst, VR128:$src)>;
3980   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3981             (VMOVUPSmr addr:$dst, VR128:$src)>;
3982 }
3983
3984 //===----------------------------------------------------------------------===//
3985 // SSE4.1 - Packed Move with Sign/Zero Extend
3986 //===----------------------------------------------------------------------===//
3987
3988 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3989   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3990                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3991                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3992
3993   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3994                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3995        [(set VR128:$dst,
3996          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3997        OpSize;
3998 }
3999
4000 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4001 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4002                                      VEX;
4003 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4004                                      VEX;
4005 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4006                                      VEX;
4007 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4008                                      VEX;
4009 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4010                                      VEX;
4011 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4012                                      VEX;
4013 }
4014
4015 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4016 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4017 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4018 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4019 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4020 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4021
4022 // Common patterns involving scalar load.
4023 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4024           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4025 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4026           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4027
4028 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4029           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4030 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4031           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4032
4033 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4034           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4035 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4036           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4037
4038 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4039           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4040 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4041           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4042
4043 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4044           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4045 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4046           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4047
4048 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4049           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4050 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4051           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4052
4053
4054 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4055   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4056                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4057                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4058
4059   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4060                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4061        [(set VR128:$dst,
4062          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4063           OpSize;
4064 }
4065
4066 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4067 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4068                                      VEX;
4069 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4070                                      VEX;
4071 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4072                                      VEX;
4073 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4074                                      VEX;
4075 }
4076
4077 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4078 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4079 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4080 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4081
4082 // Common patterns involving scalar load
4083 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4084           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4085 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4086           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4087
4088 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4089           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4090 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4091           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4092
4093
4094 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4095   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4096                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4097                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4098
4099   // Expecting a i16 load any extended to i32 value.
4100   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4101                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4102                  [(set VR128:$dst, (IntId (bitconvert
4103                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4104                  OpSize;
4105 }
4106
4107 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4108 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4109                                      VEX;
4110 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4111                                      VEX;
4112 }
4113 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4114 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4115
4116 // Common patterns involving scalar load
4117 def : Pat<(int_x86_sse41_pmovsxbq
4118             (bitconvert (v4i32 (X86vzmovl
4119                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4120           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4121
4122 def : Pat<(int_x86_sse41_pmovzxbq
4123             (bitconvert (v4i32 (X86vzmovl
4124                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4125           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4126
4127 //===----------------------------------------------------------------------===//
4128 // SSE4.1 - Extract Instructions
4129 //===----------------------------------------------------------------------===//
4130
4131 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4132 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4133   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4134                  (ins VR128:$src1, i32i8imm:$src2),
4135                  !strconcat(OpcodeStr,
4136                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4137                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4138                  OpSize;
4139   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4140                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4141                  !strconcat(OpcodeStr,
4142                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4143                  []>, OpSize;
4144 // FIXME:
4145 // There's an AssertZext in the way of writing the store pattern
4146 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4147 }
4148
4149 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4150   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4151   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4152          (ins VR128:$src1, i32i8imm:$src2),
4153          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4154 }
4155
4156 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4157
4158
4159 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4160 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4161   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4162                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4163                  !strconcat(OpcodeStr,
4164                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4165                  []>, OpSize;
4166 // FIXME:
4167 // There's an AssertZext in the way of writing the store pattern
4168 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4169 }
4170
4171 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4172   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4173
4174 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4175
4176
4177 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4178 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4179   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4180                  (ins VR128:$src1, i32i8imm:$src2),
4181                  !strconcat(OpcodeStr,
4182                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4183                  [(set GR32:$dst,
4184                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4185   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4186                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4187                  !strconcat(OpcodeStr,
4188                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4189                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4190                           addr:$dst)]>, OpSize;
4191 }
4192
4193 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4194   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4195
4196 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4197
4198 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4199 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4200   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4201                  (ins VR128:$src1, i32i8imm:$src2),
4202                  !strconcat(OpcodeStr,
4203                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4204                  [(set GR64:$dst,
4205                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4206   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4207                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4208                  !strconcat(OpcodeStr,
4209                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4210                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4211                           addr:$dst)]>, OpSize, REX_W;
4212 }
4213
4214 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4215   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4216
4217 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4218
4219 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4220 /// destination
4221 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4222   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4223                  (ins VR128:$src1, i32i8imm:$src2),
4224                  !strconcat(OpcodeStr,
4225                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4226                  [(set GR32:$dst,
4227                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4228            OpSize;
4229   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4230                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4231                  !strconcat(OpcodeStr,
4232                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4233                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4234                           addr:$dst)]>, OpSize;
4235 }
4236
4237 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4238   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4239   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4240                   (ins VR128:$src1, i32i8imm:$src2),
4241                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4242                   []>, OpSize, VEX;
4243 }
4244 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4245
4246 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4247 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4248                                               imm:$src2))),
4249                  addr:$dst),
4250           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4251          Requires<[HasSSE41]>;
4252
4253 //===----------------------------------------------------------------------===//
4254 // SSE4.1 - Insert Instructions
4255 //===----------------------------------------------------------------------===//
4256
4257 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4258   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4259       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4260       !if(Is2Addr,
4261         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4262         !strconcat(asm,
4263                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4264       [(set VR128:$dst,
4265         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4266   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4267       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4268       !if(Is2Addr,
4269         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4270         !strconcat(asm,
4271                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4272       [(set VR128:$dst,
4273         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4274                    imm:$src3))]>, OpSize;
4275 }
4276
4277 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4278   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4279 let Constraints = "$src1 = $dst" in
4280   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4281
4282 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4283   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4284       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4285       !if(Is2Addr,
4286         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4287         !strconcat(asm,
4288                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4289       [(set VR128:$dst,
4290         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4291       OpSize;
4292   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4293       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4294       !if(Is2Addr,
4295         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4296         !strconcat(asm,
4297                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4298       [(set VR128:$dst,
4299         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4300                           imm:$src3)))]>, OpSize;
4301 }
4302
4303 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4304   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4305 let Constraints = "$src1 = $dst" in
4306   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4307
4308 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4309   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4310       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4311       !if(Is2Addr,
4312         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4313         !strconcat(asm,
4314                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4315       [(set VR128:$dst,
4316         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4317       OpSize;
4318   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4319       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4320       !if(Is2Addr,
4321         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4322         !strconcat(asm,
4323                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4324       [(set VR128:$dst,
4325         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4326                           imm:$src3)))]>, OpSize;
4327 }
4328
4329 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4330   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4331 let Constraints = "$src1 = $dst" in
4332   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4333
4334 // insertps has a few different modes, there's the first two here below which
4335 // are optimized inserts that won't zero arbitrary elements in the destination
4336 // vector. The next one matches the intrinsic and could zero arbitrary elements
4337 // in the target vector.
4338 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4339   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4340       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4341       !if(Is2Addr,
4342         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4343         !strconcat(asm,
4344                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4345       [(set VR128:$dst,
4346         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4347       OpSize;
4348   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4349       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4350       !if(Is2Addr,
4351         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4352         !strconcat(asm,
4353                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4354       [(set VR128:$dst,
4355         (X86insrtps VR128:$src1,
4356                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4357                     imm:$src3))]>, OpSize;
4358 }
4359
4360 let Constraints = "$src1 = $dst" in
4361   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4362 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4363   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4364
4365 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4366           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4367           Requires<[HasAVX]>;
4368 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4369           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4370           Requires<[HasSSE41]>;
4371
4372 //===----------------------------------------------------------------------===//
4373 // SSE4.1 - Round Instructions
4374 //===----------------------------------------------------------------------===//
4375
4376 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4377                             X86MemOperand x86memop, RegisterClass RC,
4378                             PatFrag mem_frag32, PatFrag mem_frag64,
4379                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4380   // Intrinsic operation, reg.
4381   // Vector intrinsic operation, reg
4382   def PSr : SS4AIi8<opcps, MRMSrcReg,
4383                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4384                     !strconcat(OpcodeStr,
4385                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4386                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4387                     OpSize;
4388
4389   // Vector intrinsic operation, mem
4390   def PSm : Ii8<opcps, MRMSrcMem,
4391                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4392                     !strconcat(OpcodeStr,
4393                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4394                     [(set RC:$dst,
4395                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4396                     TA, OpSize,
4397                 Requires<[HasSSE41]>;
4398
4399   // Vector intrinsic operation, reg
4400   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4401                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4402                     !strconcat(OpcodeStr,
4403                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4404                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4405                     OpSize;
4406
4407   // Vector intrinsic operation, mem
4408   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4409                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4410                     !strconcat(OpcodeStr,
4411                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4412                     [(set RC:$dst,
4413                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4414                     OpSize;
4415 }
4416
4417 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4418                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4419   // Intrinsic operation, reg.
4420   // Vector intrinsic operation, reg
4421   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4422                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4423                     !strconcat(OpcodeStr,
4424                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4425                     []>, OpSize;
4426
4427   // Vector intrinsic operation, mem
4428   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4429                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4430                     !strconcat(OpcodeStr,
4431                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4432                     []>, TA, OpSize, Requires<[HasSSE41]>;
4433
4434   // Vector intrinsic operation, reg
4435   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4436                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4437                     !strconcat(OpcodeStr,
4438                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4439                     []>, OpSize;
4440
4441   // Vector intrinsic operation, mem
4442   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4443                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4444                     !strconcat(OpcodeStr,
4445                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4446                     []>, OpSize;
4447 }
4448
4449 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4450                             string OpcodeStr,
4451                             Intrinsic F32Int,
4452                             Intrinsic F64Int, bit Is2Addr = 1> {
4453   // Intrinsic operation, reg.
4454   def SSr : SS4AIi8<opcss, MRMSrcReg,
4455         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4456         !if(Is2Addr,
4457             !strconcat(OpcodeStr,
4458                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4459             !strconcat(OpcodeStr,
4460                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4461         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4462         OpSize;
4463
4464   // Intrinsic operation, mem.
4465   def SSm : SS4AIi8<opcss, MRMSrcMem,
4466         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4467         !if(Is2Addr,
4468             !strconcat(OpcodeStr,
4469                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4470             !strconcat(OpcodeStr,
4471                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4472         [(set VR128:$dst,
4473              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4474         OpSize;
4475
4476   // Intrinsic operation, reg.
4477   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4478         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4479         !if(Is2Addr,
4480             !strconcat(OpcodeStr,
4481                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4482             !strconcat(OpcodeStr,
4483                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4484         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4485         OpSize;
4486
4487   // Intrinsic operation, mem.
4488   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4489         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4490         !if(Is2Addr,
4491             !strconcat(OpcodeStr,
4492                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4493             !strconcat(OpcodeStr,
4494                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4495         [(set VR128:$dst,
4496               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4497         OpSize;
4498 }
4499
4500 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4501                                    string OpcodeStr> {
4502   // Intrinsic operation, reg.
4503   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4504         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4505         !strconcat(OpcodeStr,
4506                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4507         []>, OpSize;
4508
4509   // Intrinsic operation, mem.
4510   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4511         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4512         !strconcat(OpcodeStr,
4513                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4514         []>, OpSize;
4515
4516   // Intrinsic operation, reg.
4517   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4518         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4519             !strconcat(OpcodeStr,
4520                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4521         []>, OpSize;
4522
4523   // Intrinsic operation, mem.
4524   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4525         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4526             !strconcat(OpcodeStr,
4527                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4528         []>, OpSize;
4529 }
4530
4531 // FP round - roundss, roundps, roundsd, roundpd
4532 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4533   // Intrinsic form
4534   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4535                                   memopv4f32, memopv2f64,
4536                                   int_x86_sse41_round_ps,
4537                                   int_x86_sse41_round_pd>, VEX;
4538   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4539                                   memopv8f32, memopv4f64,
4540                                   int_x86_avx_round_ps_256,
4541                                   int_x86_avx_round_pd_256>, VEX;
4542   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4543                                   int_x86_sse41_round_ss,
4544                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4545
4546   // Instructions for the assembler
4547   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4548                                         VEX;
4549   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4550                                         VEX;
4551   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4552 }
4553
4554 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4555                                memopv4f32, memopv2f64,
4556                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4557 let Constraints = "$src1 = $dst" in
4558 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4559                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4560
4561 //===----------------------------------------------------------------------===//
4562 // SSE4.1 - Packed Bit Test
4563 //===----------------------------------------------------------------------===//
4564
4565 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4566 // the intel intrinsic that corresponds to this.
4567 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4568 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4569                 "vptest\t{$src2, $src1|$src1, $src2}",
4570                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4571                 OpSize, VEX;
4572 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4573                 "vptest\t{$src2, $src1|$src1, $src2}",
4574                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4575                 OpSize, VEX;
4576
4577 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4578                 "vptest\t{$src2, $src1|$src1, $src2}",
4579                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4580                 OpSize, VEX;
4581 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4582                 "vptest\t{$src2, $src1|$src1, $src2}",
4583                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4584                 OpSize, VEX;
4585 }
4586
4587 let Defs = [EFLAGS] in {
4588 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4589               "ptest \t{$src2, $src1|$src1, $src2}",
4590               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4591               OpSize;
4592 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4593               "ptest \t{$src2, $src1|$src1, $src2}",
4594               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4595               OpSize;
4596 }
4597
4598 // The bit test instructions below are AVX only
4599 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4600                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4601   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4602             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4603             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4604   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4605             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4606             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4607             OpSize, VEX;
4608 }
4609
4610 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX] in {
4611 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4612 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4613 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4614 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4615 }
4616
4617 //===----------------------------------------------------------------------===//
4618 // SSE4.1 - Misc Instructions
4619 //===----------------------------------------------------------------------===//
4620
4621 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4622                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4623                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4624 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4625                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4626                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4627
4628 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4629                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4630                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4631 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4632                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4633                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4634
4635 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4636                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4637                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4638 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4639                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4640                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4641
4642
4643
4644 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4645 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4646                                  Intrinsic IntId128> {
4647   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4648                     (ins VR128:$src),
4649                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4650                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4651   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4652                      (ins i128mem:$src),
4653                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4654                      [(set VR128:$dst,
4655                        (IntId128
4656                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4657 }
4658
4659 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4660 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4661                                          int_x86_sse41_phminposuw>, VEX;
4662 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4663                                          int_x86_sse41_phminposuw>;
4664
4665 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4666 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4667                               Intrinsic IntId128, bit Is2Addr = 1> {
4668   let isCommutable = 1 in
4669   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4670        (ins VR128:$src1, VR128:$src2),
4671        !if(Is2Addr,
4672            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4673            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4674        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4675   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4676        (ins VR128:$src1, i128mem:$src2),
4677        !if(Is2Addr,
4678            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4679            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4680        [(set VR128:$dst,
4681          (IntId128 VR128:$src1,
4682           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4683 }
4684
4685 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4686   let isCommutable = 0 in
4687   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4688                                                          0>, VEX_4V;
4689   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4690                                                          0>, VEX_4V;
4691   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4692                                                          0>, VEX_4V;
4693   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4694                                                          0>, VEX_4V;
4695   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4696                                                          0>, VEX_4V;
4697   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4698                                                          0>, VEX_4V;
4699   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4700                                                          0>, VEX_4V;
4701   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4702                                                          0>, VEX_4V;
4703   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4704                                                          0>, VEX_4V;
4705   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4706                                                          0>, VEX_4V;
4707   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4708                                                          0>, VEX_4V;
4709 }
4710
4711 let Constraints = "$src1 = $dst" in {
4712   let isCommutable = 0 in
4713   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4714   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4715   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4716   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4717   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4718   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4719   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4720   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4721   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4722   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4723   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4724 }
4725
4726 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4727           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4728 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4729           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4730
4731 /// SS48I_binop_rm - Simple SSE41 binary operator.
4732 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4733                         ValueType OpVT, bit Is2Addr = 1> {
4734   let isCommutable = 1 in
4735   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4736        (ins VR128:$src1, VR128:$src2),
4737        !if(Is2Addr,
4738            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4739            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4740        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4741        OpSize;
4742   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4743        (ins VR128:$src1, i128mem:$src2),
4744        !if(Is2Addr,
4745            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4746            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4747        [(set VR128:$dst, (OpNode VR128:$src1,
4748                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4749        OpSize;
4750 }
4751
4752 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4753   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4754 let Constraints = "$src1 = $dst" in
4755   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4756
4757 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4758 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4759                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4760                  X86MemOperand x86memop, bit Is2Addr = 1> {
4761   let isCommutable = 1 in
4762   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4763         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4764         !if(Is2Addr,
4765             !strconcat(OpcodeStr,
4766                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4767             !strconcat(OpcodeStr,
4768                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4769         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4770         OpSize;
4771   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4772         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4773         !if(Is2Addr,
4774             !strconcat(OpcodeStr,
4775                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4776             !strconcat(OpcodeStr,
4777                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4778         [(set RC:$dst,
4779           (IntId RC:$src1,
4780            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4781         OpSize;
4782 }
4783
4784 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4785   let isCommutable = 0 in {
4786   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4787                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4788   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4789                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4790   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4791             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4792   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4793             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4794   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4795                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4796   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4797                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4798   }
4799   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4800                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4801   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4802                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4803   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4804                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4805 }
4806
4807 let Constraints = "$src1 = $dst" in {
4808   let isCommutable = 0 in {
4809   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4810                                      VR128, memopv16i8, i128mem>;
4811   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4812                                      VR128, memopv16i8, i128mem>;
4813   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4814                                      VR128, memopv16i8, i128mem>;
4815   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4816                                      VR128, memopv16i8, i128mem>;
4817   }
4818   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4819                                   VR128, memopv16i8, i128mem>;
4820   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4821                                   VR128, memopv16i8, i128mem>;
4822 }
4823
4824 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4825 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
4826 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4827                                     RegisterClass RC, X86MemOperand x86memop,
4828                                     PatFrag mem_frag, Intrinsic IntId> {
4829   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4830                   (ins RC:$src1, RC:$src2, RC:$src3),
4831                   !strconcat(OpcodeStr,
4832                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4833                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4834                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4835
4836   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4837                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4838                   !strconcat(OpcodeStr,
4839                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4840                   [(set RC:$dst,
4841                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4842                                RC:$src3))],
4843                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4844 }
4845 }
4846
4847 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4848                                            memopv16i8, int_x86_sse41_blendvpd>;
4849 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4850                                            memopv16i8, int_x86_sse41_blendvps>;
4851 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4852                                            memopv16i8, int_x86_sse41_pblendvb>;
4853 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4854                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4855 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4856                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4857
4858 /// SS41I_ternary_int - SSE 4.1 ternary operator
4859 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4860   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4861     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4862                     (ins VR128:$src1, VR128:$src2),
4863                     !strconcat(OpcodeStr,
4864                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4865                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4866                     OpSize;
4867
4868     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4869                     (ins VR128:$src1, i128mem:$src2),
4870                     !strconcat(OpcodeStr,
4871                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4872                     [(set VR128:$dst,
4873                       (IntId VR128:$src1,
4874                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4875   }
4876 }
4877
4878 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4879 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4880 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4881
4882 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4883 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4884                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4885                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4886                        OpSize, VEX;
4887 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4888                        "movntdqa\t{$src, $dst|$dst, $src}",
4889                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4890                        OpSize;
4891
4892 //===----------------------------------------------------------------------===//
4893 // SSE4.2 - Compare Instructions
4894 //===----------------------------------------------------------------------===//
4895
4896 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4897 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4898                               Intrinsic IntId128, bit Is2Addr = 1> {
4899   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4900        (ins VR128:$src1, VR128:$src2),
4901        !if(Is2Addr,
4902            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4903            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4904        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4905        OpSize;
4906   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4907        (ins VR128:$src1, i128mem:$src2),
4908        !if(Is2Addr,
4909            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4910            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4911        [(set VR128:$dst,
4912          (IntId128 VR128:$src1,
4913           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4914 }
4915
4916 let isAsmParserOnly = 1, Predicates = [HasAVX] in
4917   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4918                                      0>, VEX_4V;
4919 let Constraints = "$src1 = $dst" in
4920   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4921
4922 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4923           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4924 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4925           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4926
4927 //===----------------------------------------------------------------------===//
4928 // SSE4.2 - String/text Processing Instructions
4929 //===----------------------------------------------------------------------===//
4930
4931 // Packed Compare Implicit Length Strings, Return Mask
4932 multiclass pseudo_pcmpistrm<string asm> {
4933   def REG : PseudoI<(outs VR128:$dst),
4934                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4935     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4936                                                   imm:$src3))]>;
4937   def MEM : PseudoI<(outs VR128:$dst),
4938                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4939     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4940                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4941 }
4942
4943 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4944   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4945   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4946 }
4947
4948 let Defs = [XMM0, EFLAGS], isAsmParserOnly = 1,
4949     Predicates = [HasAVX] in {
4950   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4951       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4952       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4953   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4954       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4955       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4956 }
4957
4958 let Defs = [XMM0, EFLAGS] in {
4959   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4960       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4961       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4962   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4963       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4964       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4965 }
4966
4967 // Packed Compare Explicit Length Strings, Return Mask
4968 multiclass pseudo_pcmpestrm<string asm> {
4969   def REG : PseudoI<(outs VR128:$dst),
4970                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4971     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4972                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4973   def MEM : PseudoI<(outs VR128:$dst),
4974                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4975     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4976                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4977 }
4978
4979 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4980   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4981   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4982 }
4983
4984 let isAsmParserOnly = 1, Predicates = [HasAVX],
4985     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4986   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4987       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4988       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4989   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4990       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4991       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4992 }
4993
4994 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4995   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4996       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4997       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4998   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4999       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5000       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5001 }
5002
5003 // Packed Compare Implicit Length Strings, Return Index
5004 let Defs = [ECX, EFLAGS] in {
5005   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5006     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5007       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5008       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5009       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5010        (implicit EFLAGS)]>, OpSize;
5011     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5012       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5013       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5014       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5015        (implicit EFLAGS)]>, OpSize;
5016   }
5017 }
5018
5019 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
5020 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5021                                     VEX;
5022 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5023                                     VEX;
5024 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5025                                     VEX;
5026 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5027                                     VEX;
5028 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5029                                     VEX;
5030 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5031                                     VEX;
5032 }
5033
5034 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5035 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5036 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5037 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5038 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5039 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5040
5041 // Packed Compare Explicit Length Strings, Return Index
5042 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5043   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5044     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5045       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5046       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5047       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5048        (implicit EFLAGS)]>, OpSize;
5049     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5050       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5051       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5052        [(set ECX,
5053              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5054         (implicit EFLAGS)]>, OpSize;
5055   }
5056 }
5057
5058 let isAsmParserOnly = 1, Predicates = [HasAVX] in {
5059 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5060                                     VEX;
5061 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5062                                     VEX;
5063 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5064                                     VEX;
5065 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5066                                     VEX;
5067 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5068                                     VEX;
5069 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5070                                     VEX;
5071 }
5072
5073 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5074 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5075 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5076 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5077 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5078 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5079
5080 //===----------------------------------------------------------------------===//
5081 // SSE4.2 - CRC Instructions
5082 //===----------------------------------------------------------------------===//
5083
5084 // No CRC instructions have AVX equivalents
5085
5086 // crc intrinsic instruction
5087 // This set of instructions are only rm, the only difference is the size
5088 // of r and m.
5089 let Constraints = "$src1 = $dst" in {
5090   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5091                       (ins GR32:$src1, i8mem:$src2),
5092                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5093                        [(set GR32:$dst,
5094                          (int_x86_sse42_crc32_8 GR32:$src1,
5095                          (load addr:$src2)))]>;
5096   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5097                       (ins GR32:$src1, GR8:$src2),
5098                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5099                        [(set GR32:$dst,
5100                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
5101   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5102                       (ins GR32:$src1, i16mem:$src2),
5103                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5104                        [(set GR32:$dst,
5105                          (int_x86_sse42_crc32_16 GR32:$src1,
5106                          (load addr:$src2)))]>,
5107                          OpSize;
5108   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5109                       (ins GR32:$src1, GR16:$src2),
5110                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5111                        [(set GR32:$dst,
5112                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
5113                          OpSize;
5114   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5115                       (ins GR32:$src1, i32mem:$src2),
5116                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5117                        [(set GR32:$dst,
5118                          (int_x86_sse42_crc32_32 GR32:$src1,
5119                          (load addr:$src2)))]>;
5120   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5121                       (ins GR32:$src1, GR32:$src2),
5122                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5123                        [(set GR32:$dst,
5124                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
5125   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5126                       (ins GR64:$src1, i8mem:$src2),
5127                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5128                        [(set GR64:$dst,
5129                          (int_x86_sse42_crc64_8 GR64:$src1,
5130                          (load addr:$src2)))]>,
5131                          REX_W;
5132   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5133                       (ins GR64:$src1, GR8:$src2),
5134                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5135                        [(set GR64:$dst,
5136                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
5137                          REX_W;
5138   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5139                       (ins GR64:$src1, i64mem:$src2),
5140                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5141                        [(set GR64:$dst,
5142                          (int_x86_sse42_crc64_64 GR64:$src1,
5143                          (load addr:$src2)))]>,
5144                          REX_W;
5145   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5146                       (ins GR64:$src1, GR64:$src2),
5147                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5148                        [(set GR64:$dst,
5149                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
5150                          REX_W;
5151 }
5152
5153 //===----------------------------------------------------------------------===//
5154 // AES-NI Instructions
5155 //===----------------------------------------------------------------------===//
5156
5157 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5158                               Intrinsic IntId128, bit Is2Addr = 1> {
5159   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5160        (ins VR128:$src1, VR128:$src2),
5161        !if(Is2Addr,
5162            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5163            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5164        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5165        OpSize;
5166   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5167        (ins VR128:$src1, i128mem:$src2),
5168        !if(Is2Addr,
5169            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5170            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5171        [(set VR128:$dst,
5172          (IntId128 VR128:$src1,
5173           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5174 }
5175
5176 // Perform One Round of an AES Encryption/Decryption Flow
5177 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5178   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5179                          int_x86_aesni_aesenc, 0>, VEX_4V;
5180   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5181                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5182   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5183                          int_x86_aesni_aesdec, 0>, VEX_4V;
5184   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5185                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5186 }
5187
5188 let Constraints = "$src1 = $dst" in {
5189   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5190                          int_x86_aesni_aesenc>;
5191   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5192                          int_x86_aesni_aesenclast>;
5193   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5194                          int_x86_aesni_aesdec>;
5195   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5196                          int_x86_aesni_aesdeclast>;
5197 }
5198
5199 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5200           (AESENCrr VR128:$src1, VR128:$src2)>;
5201 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5202           (AESENCrm VR128:$src1, addr:$src2)>;
5203 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5204           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5205 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5206           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5207 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5208           (AESDECrr VR128:$src1, VR128:$src2)>;
5209 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5210           (AESDECrm VR128:$src1, addr:$src2)>;
5211 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5212           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5213 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5214           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5215
5216 // Perform the AES InvMixColumn Transformation
5217 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5218   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5219       (ins VR128:$src1),
5220       "vaesimc\t{$src1, $dst|$dst, $src1}",
5221       [(set VR128:$dst,
5222         (int_x86_aesni_aesimc VR128:$src1))]>,
5223       OpSize, VEX;
5224   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5225       (ins i128mem:$src1),
5226       "vaesimc\t{$src1, $dst|$dst, $src1}",
5227       [(set VR128:$dst,
5228         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5229       OpSize, VEX;
5230 }
5231 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5232   (ins VR128:$src1),
5233   "aesimc\t{$src1, $dst|$dst, $src1}",
5234   [(set VR128:$dst,
5235     (int_x86_aesni_aesimc VR128:$src1))]>,
5236   OpSize;
5237 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5238   (ins i128mem:$src1),
5239   "aesimc\t{$src1, $dst|$dst, $src1}",
5240   [(set VR128:$dst,
5241     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5242   OpSize;
5243
5244 // AES Round Key Generation Assist
5245 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5246   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5247       (ins VR128:$src1, i8imm:$src2),
5248       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5249       [(set VR128:$dst,
5250         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5251       OpSize, VEX;
5252   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5253       (ins i128mem:$src1, i8imm:$src2),
5254       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5255       [(set VR128:$dst,
5256         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5257                                         imm:$src2))]>,
5258       OpSize, VEX;
5259 }
5260 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5261   (ins VR128:$src1, i8imm:$src2),
5262   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5263   [(set VR128:$dst,
5264     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5265   OpSize;
5266 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5267   (ins i128mem:$src1, i8imm:$src2),
5268   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5269   [(set VR128:$dst,
5270     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5271                                     imm:$src2))]>,
5272   OpSize;
5273
5274 //===----------------------------------------------------------------------===//
5275 // CLMUL Instructions
5276 //===----------------------------------------------------------------------===//
5277
5278 // Only the AVX version of CLMUL instructions are described here.
5279
5280 // Carry-less Multiplication instructions
5281 let isAsmParserOnly = 1 in {
5282 def VPCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5283            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5284            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5285            []>;
5286
5287 def VPCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5288            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5289            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5290            []>;
5291
5292 // Assembler Only
5293 multiclass avx_vpclmul<string asm> {
5294   def rr : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
5295              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5296              []>;
5297
5298   def rm : I<0, Pseudo, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
5299              !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5300              []>;
5301 }
5302 defm VPCLMULHQHQDQ : avx_vpclmul<"vpclmulhqhqdq">;
5303 defm VPCLMULHQLQDQ : avx_vpclmul<"vpclmulhqlqdq">;
5304 defm VPCLMULLQHQDQ : avx_vpclmul<"vpclmullqhqdq">;
5305 defm VPCLMULLQLQDQ : avx_vpclmul<"vpclmullqlqdq">;
5306
5307 } // isAsmParserOnly
5308
5309 //===----------------------------------------------------------------------===//
5310 // AVX Instructions
5311 //===----------------------------------------------------------------------===//
5312
5313 let isAsmParserOnly = 1 in {
5314
5315 // Load from memory and broadcast to all elements of the destination operand
5316 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5317                     X86MemOperand x86memop, Intrinsic Int> :
5318   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5319         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5320         [(set RC:$dst, (Int addr:$src))]>, VEX;
5321
5322 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5323                                    int_x86_avx_vbroadcastss>;
5324 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5325                                    int_x86_avx_vbroadcastss_256>;
5326 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5327                                    int_x86_avx_vbroadcast_sd_256>;
5328 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5329                                    int_x86_avx_vbroadcastf128_pd_256>;
5330
5331 // Insert packed floating-point values
5332 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5333           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5334           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5335           []>, VEX_4V;
5336 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5337           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5338           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5339           []>, VEX_4V;
5340
5341 // Extract packed floating-point values
5342 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5343           (ins VR256:$src1, i8imm:$src2),
5344           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5345           []>, VEX;
5346 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5347           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5348           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5349           []>, VEX;
5350
5351 // Conditional SIMD Packed Loads and Stores
5352 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5353                           Intrinsic IntLd, Intrinsic IntLd256,
5354                           Intrinsic IntSt, Intrinsic IntSt256,
5355                           PatFrag pf128, PatFrag pf256> {
5356   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5357              (ins VR128:$src1, f128mem:$src2),
5358              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5359              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5360              VEX_4V;
5361   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5362              (ins VR256:$src1, f256mem:$src2),
5363              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5364              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5365              VEX_4V;
5366   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5367              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5368              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5369              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5370   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5371              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5372              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5373              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5374 }
5375
5376 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5377                                  int_x86_avx_maskload_ps,
5378                                  int_x86_avx_maskload_ps_256,
5379                                  int_x86_avx_maskstore_ps,
5380                                  int_x86_avx_maskstore_ps_256,
5381                                  memopv4f32, memopv8f32>;
5382 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5383                                  int_x86_avx_maskload_pd,
5384                                  int_x86_avx_maskload_pd_256,
5385                                  int_x86_avx_maskstore_pd,
5386                                  int_x86_avx_maskstore_pd_256,
5387                                  memopv2f64, memopv4f64>;
5388
5389 // Permute Floating-Point Values
5390 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5391                       RegisterClass RC, X86MemOperand x86memop_f,
5392                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5393                       Intrinsic IntVar, Intrinsic IntImm> {
5394   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5395              (ins RC:$src1, RC:$src2),
5396              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5397              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5398   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5399              (ins RC:$src1, x86memop_i:$src2),
5400              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5401              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5402
5403   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5404              (ins RC:$src1, i8imm:$src2),
5405              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5406              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5407   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5408              (ins x86memop_f:$src1, i8imm:$src2),
5409              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5410              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5411 }
5412
5413 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5414                              memopv4f32, memopv4i32,
5415                              int_x86_avx_vpermilvar_ps,
5416                              int_x86_avx_vpermil_ps>;
5417 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5418                              memopv8f32, memopv8i32,
5419                              int_x86_avx_vpermilvar_ps_256,
5420                              int_x86_avx_vpermil_ps_256>;
5421 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5422                              memopv2f64, memopv2i64,
5423                              int_x86_avx_vpermilvar_pd,
5424                              int_x86_avx_vpermil_pd>;
5425 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5426                              memopv4f64, memopv4i64,
5427                              int_x86_avx_vpermilvar_pd_256,
5428                              int_x86_avx_vpermil_pd_256>;
5429
5430 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5431           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5432           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5433           []>, VEX_4V;
5434 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5435           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5436           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5437           []>, VEX_4V;
5438
5439 // Zero All YMM registers
5440 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5441                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5442
5443 // Zero Upper bits of YMM registers
5444 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5445                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5446
5447 } // isAsmParserOnly
5448
5449 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5450           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5451 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5452           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5453 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5454           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5455
5456 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5457           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5458 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5459           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5460 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5461           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5462
5463 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5464           (VBROADCASTF128 addr:$src)>;
5465
5466 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5467           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5468 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5469           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5470 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5471           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5472
5473 def : Pat<(int_x86_avx_vperm2f128_ps_256
5474                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5475           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5476 def : Pat<(int_x86_avx_vperm2f128_pd_256
5477                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5478           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5479 def : Pat<(int_x86_avx_vperm2f128_si_256
5480                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5481           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5482
5483 //===----------------------------------------------------------------------===//
5484 // SSE Shuffle pattern fragments
5485 //===----------------------------------------------------------------------===//
5486
5487 // This is part of a "work in progress" refactoring. The idea is that all
5488 // vector shuffles are going to be translated into target specific nodes and
5489 // directly matched by the patterns below (which can be changed along the way)
5490 // The AVX version of some but not all of them are described here, and more
5491 // should come in a near future.
5492
5493 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5494 // SSE2 loads, which are always promoted to v2i64. The last one should match
5495 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5496 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5497 // we investigate further.
5498 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5499                                  (i8 imm:$imm))),
5500           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5501 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5502                                  (i8 imm:$imm))),
5503           (PSHUFDmi addr:$src1, imm:$imm)>;
5504 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5505                                  (i8 imm:$imm))),
5506           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5507
5508 // Shuffle with PSHUFD instruction.
5509 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5510           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5511 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5512           (PSHUFDri VR128:$src1, imm:$imm)>;
5513
5514 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5515           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5516 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5517           (PSHUFDri VR128:$src1, imm:$imm)>;
5518
5519 // Shuffle with SHUFPD instruction.
5520 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5521                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5522           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5523 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5524                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5525           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5526
5527 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5528           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5529 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5530           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5531
5532 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5533           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5534 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5535           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5536
5537 // Shuffle with SHUFPS instruction.
5538 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5539                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5540           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5541 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5542                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5543           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5544
5545 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5546           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5547 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5548           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5549
5550 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5551                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5552           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5553 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5554                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5555           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5556
5557 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5558           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5559 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5560           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5561
5562 // Shuffle with MOVHLPS instruction
5563 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5564           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5565 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5566           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5567
5568 // Shuffle with MOVDDUP instruction
5569 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5570           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5571 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5572           (MOVDDUPrm addr:$src)>;
5573
5574 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5575           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5576 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5577           (MOVDDUPrm addr:$src)>;
5578
5579 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5580           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5581 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5582           (MOVDDUPrm addr:$src)>;
5583
5584 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5585           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5586 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5587           (MOVDDUPrm addr:$src)>;
5588
5589 def : Pat<(X86Movddup (bc_v2f64
5590                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5591           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5592 def : Pat<(X86Movddup (bc_v2f64
5593                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5594           (MOVDDUPrm addr:$src)>;
5595
5596
5597 // Shuffle with UNPCKLPS
5598 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5599           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5600 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5601           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5602
5603 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5604           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5605 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5606           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5607
5608 // Shuffle with UNPCKHPS
5609 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5610           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5611 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5612           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5613
5614 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5615           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5616 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5617           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5618
5619 // Shuffle with UNPCKLPD
5620 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5621           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5622 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5623           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5624
5625 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5626           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5627 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5628           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5629
5630 // Shuffle with UNPCKHPD
5631 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5632           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5633 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5634           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5635
5636 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5637           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5638 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5639           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5640
5641 // Shuffle with PUNPCKLBW
5642 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5643                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5644           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5645 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5646           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5647
5648 // Shuffle with PUNPCKLWD
5649 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5650                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5651           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5652 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5653           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5654
5655 // Shuffle with PUNPCKLDQ
5656 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5657                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5658           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5659 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5660           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5661
5662 // Shuffle with PUNPCKLQDQ
5663 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5664           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5665 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5666           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5667
5668 // Shuffle with PUNPCKHBW
5669 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5670                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5671           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5672 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5673           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5674
5675 // Shuffle with PUNPCKHWD
5676 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5677                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5678           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5679 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5680           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5681
5682 // Shuffle with PUNPCKHDQ
5683 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5684                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5685           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5686 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5687           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5688
5689 // Shuffle with PUNPCKHQDQ
5690 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5691           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5692 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5693           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5694
5695 // Shuffle with MOVLHPS
5696 def : Pat<(X86Movlhps VR128:$src1,
5697                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5698           (MOVHPSrm VR128:$src1, addr:$src2)>;
5699 def : Pat<(X86Movlhps VR128:$src1,
5700                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5701           (MOVHPSrm VR128:$src1, addr:$src2)>;
5702 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5703           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5704 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5705           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5706 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5707           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5708
5709 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5710 // is during lowering, where it's not possible to recognize the load fold cause
5711 // it has two uses through a bitcast. One use disappears at isel time and the
5712 // fold opportunity reappears.
5713 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5714           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5715
5716 // Shuffle with MOVLHPD
5717 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5718                     (scalar_to_vector (loadf64 addr:$src2)))),
5719           (MOVHPDrm VR128:$src1, addr:$src2)>;
5720
5721 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5722 // is during lowering, where it's not possible to recognize the load fold cause
5723 // it has two uses through a bitcast. One use disappears at isel time and the
5724 // fold opportunity reappears.
5725 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5726                     (scalar_to_vector (loadf64 addr:$src2)))),
5727           (MOVHPDrm VR128:$src1, addr:$src2)>;
5728
5729 // Shuffle with MOVSS
5730 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5731           (MOVSSrr VR128:$src1, FR32:$src2)>;
5732 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5733           (MOVSSrr (v4i32 VR128:$src1),
5734                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5735 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5736           (MOVSSrr (v4f32 VR128:$src1),
5737                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5738 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5739 // is during lowering, where it's not possible to recognize the load fold cause
5740 // it has two uses through a bitcast. One use disappears at isel time and the
5741 // fold opportunity reappears.
5742 def : Pat<(X86Movss VR128:$src1,
5743                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5744           (MOVLPSrm VR128:$src1, addr:$src2)>;
5745
5746 // Shuffle with MOVSD
5747 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5748           (MOVSDrr VR128:$src1, FR64:$src2)>;
5749 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5750           (MOVSDrr (v2i64 VR128:$src1),
5751                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5752 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5753           (MOVSDrr (v2f64 VR128:$src1),
5754                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5755 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5756           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5757 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5758           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5759
5760 // Shuffle with MOVSHDUP
5761 def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5762           (MOVSHDUPrr VR128:$src)>;
5763 def : Pat<(X86Movshdup (bc_v4i32 (memopv2i64 addr:$src))),
5764           (MOVSHDUPrm addr:$src)>;
5765
5766 def : Pat<(v4f32 (X86Movshdup VR128:$src)),
5767           (MOVSHDUPrr VR128:$src)>;
5768 def : Pat<(X86Movshdup (memopv4f32 addr:$src)),
5769           (MOVSHDUPrm addr:$src)>;
5770
5771 // Shuffle with MOVSLDUP
5772 def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5773           (MOVSLDUPrr VR128:$src)>;
5774 def : Pat<(X86Movsldup (bc_v4i32 (memopv2i64 addr:$src))),
5775           (MOVSLDUPrm addr:$src)>;
5776
5777 def : Pat<(v4f32 (X86Movsldup VR128:$src)),
5778           (MOVSLDUPrr VR128:$src)>;
5779 def : Pat<(X86Movsldup (memopv4f32 addr:$src)),
5780           (MOVSLDUPrm addr:$src)>;
5781
5782 // Shuffle with PSHUFHW
5783 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5784           (PSHUFHWri VR128:$src, imm:$imm)>;
5785 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5786           (PSHUFHWmi addr:$src, imm:$imm)>;
5787
5788 // Shuffle with PSHUFLW
5789 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5790           (PSHUFLWri VR128:$src, imm:$imm)>;
5791 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5792           (PSHUFLWmi addr:$src, imm:$imm)>;
5793
5794 // Shuffle with PALIGN
5795 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5796           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5797 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5798           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5799 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5800           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5801 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5802           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5803
5804 // Shuffle with MOVLPS
5805 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5806           (MOVLPSrm VR128:$src1, addr:$src2)>;
5807 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5808           (MOVLPSrm VR128:$src1, addr:$src2)>;
5809 def : Pat<(X86Movlps VR128:$src1,
5810                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5811           (MOVLPSrm VR128:$src1, addr:$src2)>;
5812 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
5813 // is during lowering, where it's not possible to recognize the load fold cause
5814 // it has two uses through a bitcast. One use disappears at isel time and the
5815 // fold opportunity reappears.
5816 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
5817           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5818
5819 // Shuffle with MOVLPD
5820 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5821           (MOVLPDrm VR128:$src1, addr:$src2)>;
5822 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5823           (MOVLPDrm VR128:$src1, addr:$src2)>;
5824 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5825                             (scalar_to_vector (loadf64 addr:$src2)))),
5826           (MOVLPDrm VR128:$src1, addr:$src2)>;
5827
5828 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5829 def : Pat<(store (f64 (vector_extract
5830           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5831           (MOVHPSmr addr:$dst, VR128:$src)>;
5832 def : Pat<(store (f64 (vector_extract
5833           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5834           (MOVHPDmr addr:$dst, VR128:$src)>;
5835
5836 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5837           (MOVLPSmr addr:$src1, VR128:$src2)>;
5838 def : Pat<(store (v4i32 (X86Movlps
5839                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5840           (MOVLPSmr addr:$src1, VR128:$src2)>;
5841
5842 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5843           (MOVLPDmr addr:$src1, VR128:$src2)>;
5844 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5845           (MOVLPDmr addr:$src1, VR128:$src2)>;