lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // FIXME: move this to a more appropriate place after all AVX is done.
 110 def loadv8f32    : PatFrag<(ops node:$ptr), (v8f32 (load node:$ptr))>;
 111 def loadv4f64    : PatFrag<(ops node:$ptr), (v4f64 (load node:$ptr))>;
 112 def loadv8i32    : PatFrag<(ops node:$ptr), (v8i32 (load node:$ptr))>;
 113 def loadv4i64    : PatFrag<(ops node:$ptr), (v4i64 (load node:$ptr))>;
 114
 115 // Like 'store', but always requires vector alignment.
 116 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 117                            (store node:$val, node:$ptr), [{
 118   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 119 }]>;
 120
 121 // Like 'load', but always requires vector alignment.
 122 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 123   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 124 }]>;
 125
 126 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 127                                (f32 (alignedload node:$ptr))>;
 128 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 129                                (f64 (alignedload node:$ptr))>;
 130 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 131                                (v4f32 (alignedload node:$ptr))>;
 132 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 133                                (v2f64 (alignedload node:$ptr))>;
 134 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 135                                (v4i32 (alignedload node:$ptr))>;
 136 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 137                                (v2i64 (alignedload node:$ptr))>;
 138
 139 // FIXME: move this to a more appropriate place after all AVX is done.
 140 def alignedloadv8f32 : PatFrag<(ops node:$ptr),
 141                                (v8f32 (alignedload node:$ptr))>;
 142 def alignedloadv4f64 : PatFrag<(ops node:$ptr),
 143                                (v4f64 (alignedload node:$ptr))>;
 144 def alignedloadv8i32 : PatFrag<(ops node:$ptr),
 145                                (v8i32 (alignedload node:$ptr))>;
 146 def alignedloadv4i64 : PatFrag<(ops node:$ptr),
 147                                (v4i64 (alignedload node:$ptr))>;
 148
 149 // Like 'load', but uses special alignment checks suitable for use in
 150 // memory operands in most SSE instructions, which are required to
 151 // be naturally aligned on some targets but not on others.  If the subtarget
 152 // allows unaligned accesses, match any load, though this may require
 153 // setting a feature bit in the processor (on startup, for example).
 154 // Opteron 10h and later implement such a feature.
 155 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return    Subtarget->hasVectorUAMem()
 157          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 158 }]>;
 159
 160 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 161 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 162 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 163 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 164 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 165 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 166 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 167
 168 // FIXME: move this to a more appropriate place after all AVX is done.
 169 def memopv8f32 : PatFrag<(ops node:$ptr), (v8f32 (memop node:$ptr))>;
 170 def memopv4f64 : PatFrag<(ops node:$ptr), (v4f64 (memop node:$ptr))>;
 171
 172 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 173 // 16-byte boundary.
 174 // FIXME: 8 byte alignment for mmx reads is not required
 175 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 176   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 177 }]>;
 178
 179 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 180 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 181 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 182 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 183
 184 // MOVNT Support
 185 // Like 'store', but requires the non-temporal bit to be set
 186 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 187                            (st node:$val, node:$ptr), [{
 188   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 189     return ST->isNonTemporal();
 190   return false;
 191 }]>;
 192
 193 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 194                                    (st node:$val, node:$ptr), [{
 195   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 196     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 197            ST->getAddressingMode() == ISD::UNINDEXED &&
 198            ST->getAlignment() >= 16;
 199   return false;
 200 }]>;
 201
 202 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 203                                    (st node:$val, node:$ptr), [{
 204   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 205     return ST->isNonTemporal() &&
 206            ST->getAlignment() < 16;
 207   return false;
 208 }]>;
 209
 210 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 211 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 212 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 213 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 214 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 215 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 216
 217 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 218                            (bitconvert (v2i64 (X86vzmovl
 219                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 220 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 221                            (bitconvert (v4i32 (X86vzmovl
 222                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 223
 224 def vzload_v2i64 : PatFrag<(ops node:$src),
 225                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 226
 227
 228 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 229   return N->isExactlyValue(+0.0);
 230 }]>;
 231
 232 // BYTE_imm - Transform bit immediates into byte immediates.
 233 def BYTE_imm  : SDNodeXForm<imm, [{
 234   // Transformation function: imm >> 3
 235   return getI32Imm(N->getZExtValue() >> 3);
 236 }]>;
 237
 238 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 239 // SHUFP* etc. imm.
 240 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 241   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 242 }]>;
 243
 244 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 245 // PSHUFHW imm.
 246 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 247   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 248 }]>;
 249
 250 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 251 // PSHUFLW imm.
 252 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 253   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 254 }]>;
 255
 256 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 257 // a PALIGNR imm.
 258 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 259   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 260 }]>;
 261
 262 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 263                        (vector_shuffle node:$lhs, node:$rhs), [{
 264   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 265   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 266 }]>;
 267
 268 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 269                       (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 274                       (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 279                             (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 284                       (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 289                     (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 294                    (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 299                        (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 304                        (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 311 }]>;
 312
 313 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 314                      (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 316 }]>;
 317
 318 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 319                            (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 321 }]>;
 322
 323 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 324                            (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 326 }]>;
 327
 328 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_shuf_imm>;
 332
 333 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 334                     (vector_shuffle node:$lhs, node:$rhs), [{
 335   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 336 }], SHUFFLE_get_shuf_imm>;
 337
 338 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 339                       (vector_shuffle node:$lhs, node:$rhs), [{
 340   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 341 }], SHUFFLE_get_pshufhw_imm>;
 342
 343 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 344                       (vector_shuffle node:$lhs, node:$rhs), [{
 345   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 346 }], SHUFFLE_get_pshuflw_imm>;
 347
 348 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 349                      (vector_shuffle node:$lhs, node:$rhs), [{
 350   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 351 }], SHUFFLE_get_palign_imm>;
 352
 353 //===----------------------------------------------------------------------===//
 354 // SSE scalar FP Instructions
 355 //===----------------------------------------------------------------------===//
 356
 357 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 358 // instruction selection into a branch sequence.
 359 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 360   def CMOV_FR32 : I<0, Pseudo,
 361                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 362                     "#CMOV_FR32 PSEUDO!",
 363                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 364                                                   EFLAGS))]>;
 365   def CMOV_FR64 : I<0, Pseudo,
 366                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 367                     "#CMOV_FR64 PSEUDO!",
 368                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 369                                                   EFLAGS))]>;
 370   def CMOV_V4F32 : I<0, Pseudo,
 371                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 372                     "#CMOV_V4F32 PSEUDO!",
 373                     [(set VR128:$dst,
 374                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 375                                           EFLAGS)))]>;
 376   def CMOV_V2F64 : I<0, Pseudo,
 377                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 378                     "#CMOV_V2F64 PSEUDO!",
 379                     [(set VR128:$dst,
 380                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 381                                           EFLAGS)))]>;
 382   def CMOV_V2I64 : I<0, Pseudo,
 383                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 384                     "#CMOV_V2I64 PSEUDO!",
 385                     [(set VR128:$dst,
 386                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 387                                           EFLAGS)))]>;
 388 }
 389
 390 //===----------------------------------------------------------------------===//
 391 // SSE 1 & 2 Instructions Classes
 392 //===----------------------------------------------------------------------===//
 393
 394 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 395 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 396                            RegisterClass RC, X86MemOperand x86memop> {
 397   let isCommutable = 1 in {
 398     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 399                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 400   }
 401   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 402               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 403 }
 404
 405 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 406 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 407                                string asm, string SSEVer, string FPSizeStr,
 408                                Operand memopr, ComplexPattern mem_cpat> {
 409   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 410                   asm, [(set RC:$dst, (
 411                                 !nameconcat<Intrinsic>("int_x86_sse",
 412                                 !strconcat(SSEVer, !strconcat("_",
 413                                 !strconcat(OpcodeStr, FPSizeStr))))
 414                          RC:$src1, RC:$src2))]>;
 415   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 416                   asm, [(set RC:$dst, (
 417                                 !nameconcat<Intrinsic>("int_x86_sse",
 418                                 !strconcat(SSEVer, !strconcat("_",
 419                                 !strconcat(OpcodeStr, FPSizeStr))))
 420                          RC:$src1, mem_cpat:$src2))]>;
 421 }
 422
 423 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 424 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 425                            RegisterClass RC, ValueType vt,
 426                            X86MemOperand x86memop, PatFrag mem_frag,
 427                            Domain d, bit MayLoad = 0> {
 428   let isCommutable = 1 in
 429     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 430                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 431   let mayLoad = MayLoad in
 432     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 433                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 434                                                   (mem_frag addr:$src2)))],d>;
 435 }
 436
 437 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 438 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 439                                       string OpcodeStr, X86MemOperand x86memop,
 440                                       list<dag> pat_rr, list<dag> pat_rm> {
 441   let isCommutable = 1 in
 442     def rr : PI<opc, MRMSrcReg, (outs RC:$dst),
 443                 (ins RC:$src1, RC:$src2), OpcodeStr, pat_rr, d>;
 444   def rm : PI<opc, MRMSrcMem, (outs RC:$dst),
 445                 (ins RC:$src1, x86memop:$src2), OpcodeStr, pat_rm, d>;
 446 }
 447
 448 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 449 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 450                                string asm, string SSEVer, string FPSizeStr,
 451                                X86MemOperand x86memop, PatFrag mem_frag,
 452                                Domain d> {
 453   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 454                   asm, [(set RC:$dst, (
 455                                 !nameconcat<Intrinsic>("int_x86_sse",
 456                                 !strconcat(SSEVer, !strconcat("_",
 457                                 !strconcat(OpcodeStr, FPSizeStr))))
 458                          RC:$src1, RC:$src2))], d>;
 459   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 460                   asm, [(set RC:$dst, (
 461                                 !nameconcat<Intrinsic>("int_x86_sse",
 462                                 !strconcat(SSEVer, !strconcat("_",
 463                                 !strconcat(OpcodeStr, FPSizeStr))))
 464                          RC:$src1, (mem_frag addr:$src2)))], d>;
 465 }
 466
 467 //===----------------------------------------------------------------------===//
 468 // SSE 1 & 2 - Move Instructions
 469 //===----------------------------------------------------------------------===//
 470
 471 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 472       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 473       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 474
 475 // Loading from memory automatically zeroing upper bits.
 476 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 477                     PatFrag mem_pat, string OpcodeStr> :
 478       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 479          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 480                         [(set RC:$dst, (mem_pat addr:$src))]>;
 481
 482 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 483 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 484 // is used instead. Register-to-register movss/movsd is not modeled as an
 485 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 486 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 487 let isAsmParserOnly = 1 in {
 488   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 489                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 490   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 491                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 492
 493   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 494     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 495
 496     let AddedComplexity = 20 in
 497       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 498   }
 499 }
 500
 501 let Constraints = "$src1 = $dst" in {
 502   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 503                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 504   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 505                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 506 }
 507
 508 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 509   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 510
 511   let AddedComplexity = 20 in
 512     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 513 }
 514
 515 let AddedComplexity = 15 in {
 516 // Extract the low 32-bit value from one vector and insert it into another.
 517 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 518           (MOVSSrr (v4f32 VR128:$src1),
 519                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 520 // Extract the low 64-bit value from one vector and insert it into another.
 521 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 522           (MOVSDrr (v2f64 VR128:$src1),
 523                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 524 }
 525
 526 // Implicitly promote a 32-bit scalar to a vector.
 527 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 528           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 529 // Implicitly promote a 64-bit scalar to a vector.
 530 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 531           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 532
 533 let AddedComplexity = 20 in {
 534 // MOVSSrm zeros the high parts of the register; represent this
 535 // with SUBREG_TO_REG.
 536 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 537           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 538 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 539           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 540 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 541           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 542 // MOVSDrm zeros the high parts of the register; represent this
 543 // with SUBREG_TO_REG.
 544 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 545           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 546 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 547           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 548 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 549           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 550 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 551           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 552 def : Pat<(v2f64 (X86vzload addr:$src)),
 553           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 554 }
 555
 556 // Store scalar value to memory.
 557 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 558                   "movss\t{$src, $dst|$dst, $src}",
 559                   [(store FR32:$src, addr:$dst)]>;
 560 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 561                   "movsd\t{$src, $dst|$dst, $src}",
 562                   [(store FR64:$src, addr:$dst)]>;
 563
 564 let isAsmParserOnly = 1 in {
 565 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 566                   "movss\t{$src, $dst|$dst, $src}",
 567                   [(store FR32:$src, addr:$dst)]>, XS, VEX_4V;
 568 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 569                   "movsd\t{$src, $dst|$dst, $src}",
 570                   [(store FR64:$src, addr:$dst)]>, XD, VEX_4V;
 571 }
 572
 573 // Extract and store.
 574 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 575                  addr:$dst),
 576           (MOVSSmr addr:$dst,
 577                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 578 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 579                  addr:$dst),
 580           (MOVSDmr addr:$dst,
 581                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 582
 583 // Move Aligned/Unaligned floating point values
 584 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 585                             X86MemOperand x86memop, PatFrag ld_frag,
 586                             string asm, Domain d,
 587                             bit IsReMaterializable = 1> {
 588 let neverHasSideEffects = 1 in
 589   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 590               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 591 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 592   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 593               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 594                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 595 }
 596
 597 let isAsmParserOnly = 1 in {
 598 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 599                               "movaps", SSEPackedSingle>, VEX;
 600 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 601                               "movapd", SSEPackedDouble>, OpSize, VEX;
 602 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 603                               "movups", SSEPackedSingle>, VEX;
 604 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 605                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 606
 607 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 608                               "movaps", SSEPackedSingle>, VEX;
 609 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 610                               "movapd", SSEPackedDouble>, OpSize, VEX;
 611 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 612                               "movups", SSEPackedSingle>, VEX;
 613 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 614                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 615 }
 616 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 617                               "movaps", SSEPackedSingle>, TB;
 618 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 619                               "movapd", SSEPackedDouble>, TB, OpSize;
 620 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 621                               "movups", SSEPackedSingle>, TB;
 622 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 623                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 624
 625 let isAsmParserOnly = 1 in {
 626 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 627                    "movaps\t{$src, $dst|$dst, $src}",
 628                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 629 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 630                    "movapd\t{$src, $dst|$dst, $src}",
 631                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 632 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 633                    "movups\t{$src, $dst|$dst, $src}",
 634                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 635 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 636                    "movupd\t{$src, $dst|$dst, $src}",
 637                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 638 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 639                    "movaps\t{$src, $dst|$dst, $src}",
 640                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 641 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 642                    "movapd\t{$src, $dst|$dst, $src}",
 643                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 644 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 645                    "movups\t{$src, $dst|$dst, $src}",
 646                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 647 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 648                    "movupd\t{$src, $dst|$dst, $src}",
 649                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 650 }
 651 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 652                    "movaps\t{$src, $dst|$dst, $src}",
 653                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 654 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 655                    "movapd\t{$src, $dst|$dst, $src}",
 656                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 657 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 658                    "movups\t{$src, $dst|$dst, $src}",
 659                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 660 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 661                    "movupd\t{$src, $dst|$dst, $src}",
 662                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 663
 664 // Intrinsic forms of MOVUPS/D load and store
 665 let isAsmParserOnly = 1 in {
 666   let canFoldAsLoad = 1, isReMaterializable = 1 in
 667   def VMOVUPSrm_Int : VPSI<0x10, MRMSrcMem, (outs VR128:$dst),
 668              (ins f128mem:$src),
 669              "movups\t{$src, $dst|$dst, $src}",
 670              [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>, VEX;
 671   def VMOVUPDrm_Int : VPDI<0x10, MRMSrcMem, (outs VR128:$dst),
 672              (ins f128mem:$src),
 673              "movupd\t{$src, $dst|$dst, $src}",
 674              [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>, VEX;
 675   def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 676              (ins f128mem:$dst, VR128:$src),
 677              "movups\t{$src, $dst|$dst, $src}",
 678              [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 679   def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 680              (ins f128mem:$dst, VR128:$src),
 681              "movupd\t{$src, $dst|$dst, $src}",
 682              [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 683 }
 684 let canFoldAsLoad = 1, isReMaterializable = 1 in
 685 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 686                        "movups\t{$src, $dst|$dst, $src}",
 687                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 688 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 689                        "movupd\t{$src, $dst|$dst, $src}",
 690                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 691
 692 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 693                        "movups\t{$src, $dst|$dst, $src}",
 694                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 695 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 696                        "movupd\t{$src, $dst|$dst, $src}",
 697                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 698
 699 // Move Low/High packed floating point values
 700 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 701                                  PatFrag mov_frag, string base_opc,
 702                                  string asm_opr> {
 703   def PSrm : PI<opc, MRMSrcMem,
 704          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 705          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 706      [(set RC:$dst,
 707        (mov_frag RC:$src1,
 708               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 709               SSEPackedSingle>, TB;
 710
 711   def PDrm : PI<opc, MRMSrcMem,
 712          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 713          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 714      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 715                               (scalar_to_vector (loadf64 addr:$src2)))))],
 716               SSEPackedDouble>, TB, OpSize;
 717 }
 718
 719 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 720   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 721                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 722   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 723                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 724 }
 725 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 726   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 727                                    "\t{$src2, $dst|$dst, $src2}">;
 728   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 729                                    "\t{$src2, $dst|$dst, $src2}">;
 730 }
 731
 732 let isAsmParserOnly = 1 in {
 733 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 734                    "movlps\t{$src, $dst|$dst, $src}",
 735                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 736                                  (iPTR 0))), addr:$dst)]>, VEX;
 737 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 738                    "movlpd\t{$src, $dst|$dst, $src}",
 739                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 740                                  (iPTR 0))), addr:$dst)]>, VEX;
 741 }
 742 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 743                    "movlps\t{$src, $dst|$dst, $src}",
 744                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 745                                  (iPTR 0))), addr:$dst)]>;
 746 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 747                    "movlpd\t{$src, $dst|$dst, $src}",
 748                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 749                                  (iPTR 0))), addr:$dst)]>;
 750
 751 // v2f64 extract element 1 is always custom lowered to unpack high to low
 752 // and extract element 0 so the non-store version isn't too horrible.
 753 let isAsmParserOnly = 1 in {
 754 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 755                    "movhps\t{$src, $dst|$dst, $src}",
 756                    [(store (f64 (vector_extract
 757                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 758                                          (undef)), (iPTR 0))), addr:$dst)]>,
 759                    VEX;
 760 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 761                    "movhpd\t{$src, $dst|$dst, $src}",
 762                    [(store (f64 (vector_extract
 763                                  (v2f64 (unpckh VR128:$src, (undef))),
 764                                  (iPTR 0))), addr:$dst)]>,
 765                    VEX;
 766 }
 767 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 768                    "movhps\t{$src, $dst|$dst, $src}",
 769                    [(store (f64 (vector_extract
 770                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 771                                          (undef)), (iPTR 0))), addr:$dst)]>;
 772 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 773                    "movhpd\t{$src, $dst|$dst, $src}",
 774                    [(store (f64 (vector_extract
 775                                  (v2f64 (unpckh VR128:$src, (undef))),
 776                                  (iPTR 0))), addr:$dst)]>;
 777
 778 let isAsmParserOnly = 1, AddedComplexity = 20 in {
 779   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 780                                        (ins VR128:$src1, VR128:$src2),
 781                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 782                       [(set VR128:$dst,
 783                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 784                       VEX_4V;
 785   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 786                                        (ins VR128:$src1, VR128:$src2),
 787                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 788                       [(set VR128:$dst,
 789                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 790                       VEX_4V;
 791 }
 792 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 793   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 794                                        (ins VR128:$src1, VR128:$src2),
 795                       "movlhps\t{$src2, $dst|$dst, $src2}",
 796                       [(set VR128:$dst,
 797                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 798   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 799                                        (ins VR128:$src1, VR128:$src2),
 800                       "movhlps\t{$src2, $dst|$dst, $src2}",
 801                       [(set VR128:$dst,
 802                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 803 }
 804
 805 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 806           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 807 let AddedComplexity = 20 in {
 808   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 809             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 810   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 811             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 812 }
 813
 814 //===----------------------------------------------------------------------===//
 815 // SSE 1 & 2 - Conversion Instructions
 816 //===----------------------------------------------------------------------===//
 817
 818 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 819                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 820                      string asm> {
 821   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 822                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 823   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 824                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 825 }
 826
 827 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 828                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 829                          string asm, Domain d> {
 830   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 831                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 832   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 833                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 834 }
 835
 836 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 837                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 838                      string asm> {
 839   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 840               asm, []>;
 841   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 842               (ins DstRC:$src1, x86memop:$src), asm, []>;
 843 }
 844
 845 let isAsmParserOnly = 1 in {
 846 defm VCVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 847                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 848 defm VCVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 849                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 850 defm VCVTSI2SS  : sse12_vcvt_avx<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 851                       "cvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}">, XS,
 852                       VEX_4V;
 853 defm VCVTSI2SD  : sse12_vcvt_avx<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 854                       "cvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}">, XD,
 855                       VEX_4V;
 856 }
 857
 858 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 859                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 860 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 861                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 862 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 863                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 864 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 865                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 866
 867 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 868 // and/or XMM operand(s).
 869 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 870                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 871                          string asm, Domain d> {
 872   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 873                         [(set DstRC:$dst, (Int SrcRC:$src))], d>;
 874   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 875                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))], d>;
 876 }
 877
 878 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 879                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 880                          string asm> {
 881   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 882                         [(set DstRC:$dst, (Int SrcRC:$src))]>;
 883   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 884                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 885 }
 886
 887 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 888                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 889                     PatFrag ld_frag, string asm, Domain d> {
 890   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 891               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))], d>;
 892   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst),
 893                    (ins DstRC:$src1, x86memop:$src2), asm,
 894               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))], d>;
 895 }
 896
 897 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 898                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 899                     PatFrag ld_frag, string asm> {
 900   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 901               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 902   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 903                    (ins DstRC:$src1, x86memop:$src2), asm,
 904               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 905 }
 906
 907 let isAsmParserOnly = 1 in {
 908   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 909                         f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS,
 910                         VEX;
 911   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 912                         f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD,
 913                         VEX;
 914 }
 915 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 916                       f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS;
 917 defm Int_CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 918                       f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD;
 919
 920
 921 let Constraints = "$src1 = $dst" in {
 922   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 923                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 924                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XS;
 925   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 926                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 927                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XD;
 928 }
 929
 930 // Instructions below don't have an AVX form.
 931 defm Int_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 932                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 933                       SSEPackedSingle>, TB;
 934 defm Int_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 935                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 936                       SSEPackedDouble>, TB, OpSize;
 937 defm Int_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 938                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 939                        SSEPackedSingle>, TB;
 940 defm Int_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 941                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 942                        SSEPackedDouble>, TB, OpSize;
 943 defm Int_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 944                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 945                          SSEPackedDouble>, TB, OpSize;
 946 let Constraints = "$src1 = $dst" in {
 947   defm Int_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 948                          int_x86_sse_cvtpi2ps,
 949                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 950                          SSEPackedSingle>, TB;
 951 }
 952
 953 /// SSE 1 Only
 954
 955 // Aliases for intrinsics
 956 let isAsmParserOnly = 1, Pattern = []<dag> in {
 957 defm Int_VCVTTSS2SI : sse12_cvt_sint_3addr<0x2C, VR128, GR32,
 958                 int_x86_sse_cvttss2si, f32mem, load,
 959                 "cvttss2si\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS;
 960 defm Int_VCVTTSD2SI : sse12_cvt_sint_3addr<0x2C, VR128, GR32,
 961                 int_x86_sse2_cvttsd2si, f128mem, load,
 962                 "cvttss2si\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD;
 963 }
 964 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 965                           f32mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 966                           XS;
 967 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 968                           f128mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 969                           XD;
 970
 971 let isAsmParserOnly = 1, Pattern = []<dag> in {
 972 defm VCVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 973                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 974 defm VCVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load,
 975                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 976                             SSEPackedSingle>, TB, VEX;
 977 }
 978 let Pattern = []<dag> in {
 979 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 980                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 981 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load /*dummy*/,
 982                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 983                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 984 }
 985
 986 /// SSE 2 Only
 987
 988 // Convert scalar double to scalar single
 989 let isAsmParserOnly = 1 in {
 990 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 991                        (ins FR64:$src1, FR64:$src2),
 992                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 993                       VEX_4V;
 994 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 995                        (ins FR64:$src1, f64mem:$src2),
 996                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 997                       []>, XD, Requires<[HasAVX, HasSSE2, OptForSize]>, VEX_4V;
 998 }
 999 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1000                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1001                       [(set FR32:$dst, (fround FR64:$src))]>;
1002 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1003                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1004                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1005                   Requires<[HasSSE2, OptForSize]>;
1006
1007 let isAsmParserOnly = 1 in
1008 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1009                     int_x86_sse2_cvtsd2ss, f64mem, load,
1010                     "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
1011                     XS, VEX_4V;
1012 let Constraints = "$src1 = $dst" in
1013 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1014              int_x86_sse2_cvtsd2ss, f64mem, load,
1015              "cvtsd2ss\t{$src2, $dst|$dst, $src2}">, XS;
1016
1017 // Convert scalar single to scalar double
1018 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
1019 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1020                     (ins FR32:$src1, FR32:$src2),
1021                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1022                     []>, XS, Requires<[HasAVX, HasSSE2]>, VEX_4V;
1023 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1024                     (ins FR32:$src1, f32mem:$src2),
1025                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1026                     []>, XS, VEX_4V, Requires<[HasAVX, HasSSE2, OptForSize]>;
1027 }
1028 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1029                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1030                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1031                  Requires<[HasSSE2]>;
1032 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1033                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1034                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1035                  Requires<[HasSSE2, OptForSize]>;
1036
1037 let isAsmParserOnly = 1 in {
1038 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1039                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1040                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1041                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1042                                        VR128:$src2))]>, XS, VEX_4V,
1043                     Requires<[HasAVX, HasSSE2]>;
1044 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1045                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1046                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1047                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1048                                        (load addr:$src2)))]>, XS, VEX_4V,
1049                     Requires<[HasAVX, HasSSE2]>;
1050 }
1051 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1052 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1053                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1054                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1055                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1056                                        VR128:$src2))]>, XS,
1057                     Requires<[HasSSE2]>;
1058 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1059                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1060                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1061                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1062                                        (load addr:$src2)))]>, XS,
1063                     Requires<[HasSSE2]>;
1064 }
1065
1066 def : Pat<(extloadf32 addr:$src),
1067           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1068       Requires<[HasSSE2, OptForSpeed]>;
1069
1070 // Convert doubleword to packed single/double fp
1071 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
1072 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1073                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1074                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1075                      TB, VEX, Requires<[HasAVX, HasSSE2]>;
1076 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1077                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1078                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1079                                         (bitconvert (memopv2i64 addr:$src))))]>,
1080                      TB, VEX, Requires<[HasAVX, HasSSE2]>;
1081 }
1082 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1083                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1084                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1085                      TB, Requires<[HasSSE2]>;
1086 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1087                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1088                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1089                                         (bitconvert (memopv2i64 addr:$src))))]>,
1090                      TB, Requires<[HasSSE2]>;
1091
1092 // FIXME: why the non-intrinsic version is described as SSE3?
1093 let isAsmParserOnly = 1 in { // SSE2 instructions with XS prefix
1094 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1095                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1096                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1097                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
1098 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1099                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1100                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1101                                         (bitconvert (memopv2i64 addr:$src))))]>,
1102                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
1103 }
1104 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1105                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1106                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1107                      XS, Requires<[HasSSE2]>;
1108 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1109                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1110                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1111                                         (bitconvert (memopv2i64 addr:$src))))]>,
1112                      XS, Requires<[HasSSE2]>;
1113
1114 // Convert packed single/double fp to doubleword
1115 let isAsmParserOnly = 1 in {
1116 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1117                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1118 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1119                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1120 }
1121 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1122                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1123 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1124                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1125
1126 let isAsmParserOnly = 1 in {
1127 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1128                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1129                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1130                         VEX;
1131 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1132                          (ins f128mem:$src),
1133                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1134                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1135                                             (memop addr:$src)))]>, VEX;
1136 }
1137 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1138                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1139                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1140 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1141                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1142                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1143                                             (memop addr:$src)))]>;
1144
1145 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XD prefix
1146 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1147                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1148                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1149                      XD, VEX, Requires<[HasAVX, HasSSE2]>;
1150 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1151                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1152                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1153                                           (memop addr:$src)))]>,
1154                      XD, VEX, Requires<[HasAVX, HasSSE2]>;
1155 }
1156 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1157                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1158                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1159                      XD, Requires<[HasSSE2]>;
1160 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1161                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1162                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1163                                           (memop addr:$src)))]>,
1164                      XD, Requires<[HasSSE2]>;
1165
1166
1167 // Convert with truncation packed single/double fp to doubleword
1168 let isAsmParserOnly = 1 in { // SSE2 packed instructions with XS prefix
1169 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1170                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1171 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1172                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1173 }
1174 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1175                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1176 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1177                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1178
1179
1180 let isAsmParserOnly = 1 in {
1181 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1182                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1183                         [(set VR128:$dst,
1184                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1185                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
1186 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1187                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1188                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1189                                            (memop addr:$src)))]>,
1190                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
1191 }
1192 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1193                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1194                         [(set VR128:$dst,
1195                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1196                       XS, Requires<[HasSSE2]>;
1197 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1198                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1199                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1200                                            (memop addr:$src)))]>,
1201                       XS, Requires<[HasSSE2]>;
1202
1203 let isAsmParserOnly = 1 in {
1204 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
1205                             (ins VR128:$src),
1206                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1207                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
1208                        VEX;
1209 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
1210                           (ins f128mem:$src),
1211                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1212                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1213                                              (memop addr:$src)))]>, VEX;
1214 }
1215 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1216                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1217                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1218 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1219                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1220                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1221                                              (memop addr:$src)))]>;
1222
1223 // Convert packed single to packed double
1224 let isAsmParserOnly = 1 in { // SSE2 instructions without OpSize prefix
1225 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1226                        "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX,
1227                        Requires<[HasAVX]>;
1228 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1229                        "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX,
1230                        Requires<[HasAVX]>;
1231 }
1232 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1233                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1234 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1235                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1236
1237 let isAsmParserOnly = 1 in {
1238 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1239                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1240                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1241                      VEX, Requires<[HasAVX, HasSSE2]>;
1242 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1243                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1244                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1245                                           (load addr:$src)))]>,
1246                      VEX, Requires<[HasAVX, HasSSE2]>;
1247 }
1248 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1249                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1250                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1251                      TB, Requires<[HasSSE2]>;
1252 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1253                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1254                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1255                                           (load addr:$src)))]>,
1256                      TB, Requires<[HasSSE2]>;
1257
1258 // Convert packed double to packed single
1259 let isAsmParserOnly = 1 in {
1260 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1261                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1262 // FIXME: the memory form of this instruction should described using
1263 // use extra asm syntax
1264 }
1265 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1266                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1267 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1268                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1269
1270
1271 let isAsmParserOnly = 1 in {
1272 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1273                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1274                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1275 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1276                          (ins f128mem:$src),
1277                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1278                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1279                                             (memop addr:$src)))]>;
1280 }
1281 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1282                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1283                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1284 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1285                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1286                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1287                                             (memop addr:$src)))]>;
1288
1289 //===----------------------------------------------------------------------===//
1290 // SSE 1 & 2 - Compare Instructions
1291 //===----------------------------------------------------------------------===//
1292
1293 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1294 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1295                             string asm, string asm_alt> {
1296   def rr : SIi8<0xC2, MRMSrcReg,
1297                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1298                     asm, []>;
1299   let mayLoad = 1 in
1300   def rm : SIi8<0xC2, MRMSrcMem,
1301                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1302                     asm, []>;
1303   // Accept explicit immediate argument form instead of comparison code.
1304   let isAsmParserOnly = 1 in {
1305     def rr_alt : SIi8<0xC2, MRMSrcReg,
1306                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1307                   asm_alt, []>;
1308     let mayLoad = 1 in
1309     def rm_alt : SIi8<0xC2, MRMSrcMem,
1310                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1311                   asm_alt, []>;
1312   }
1313 }
1314
1315 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1316   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1317                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1318                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1319                   XS, VEX_4V;
1320   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1321                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1322                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1323                   XD, VEX_4V;
1324 }
1325
1326 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1327   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1328                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1329                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1330   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1331                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1332                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1333 }
1334
1335 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1336                          Intrinsic Int, string asm> {
1337   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1338                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1339                         [(set VR128:$dst, (Int VR128:$src1,
1340                                                VR128:$src, imm:$cc))]>;
1341   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1342                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1343                         [(set VR128:$dst, (Int VR128:$src1,
1344                                                (load addr:$src), imm:$cc))]>;
1345 }
1346
1347 // Aliases to match intrinsics which expect XMM operand(s).
1348 let isAsmParserOnly = 1 in {
1349   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1350                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1351                        XS, VEX_4V;
1352   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1353                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1354                        XD, VEX_4V;
1355 }
1356 let Constraints = "$src1 = $dst" in {
1357   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1358                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1359   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1360                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1361 }
1362
1363
1364 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1365 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1366                             ValueType vt, X86MemOperand x86memop,
1367                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1368   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1369                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1370                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1371   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1372                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1373                      [(set EFLAGS, (OpNode (vt RC:$src1),
1374                                            (ld_frag addr:$src2)))], d>;
1375 }
1376
1377 let Defs = [EFLAGS] in {
1378   let isAsmParserOnly = 1 in {
1379     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1380                                     "ucomiss", SSEPackedSingle>, VEX;
1381     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1382                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1383     let Pattern = []<dag> in {
1384       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1385                                       "comiss", SSEPackedSingle>, VEX;
1386       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1387                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1388     }
1389
1390     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1391                               load, "ucomiss", SSEPackedSingle>, VEX;
1392     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1393                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1394
1395     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1396                               load, "comiss", SSEPackedSingle>, VEX;
1397     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1398                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1399   }
1400   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1401                                   "ucomiss", SSEPackedSingle>, TB;
1402   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1403                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1404
1405   let Pattern = []<dag> in {
1406     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1407                                     "comiss", SSEPackedSingle>, TB;
1408     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1409                                     "comisd", SSEPackedDouble>, TB, OpSize;
1410   }
1411
1412   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1413                               load, "ucomiss", SSEPackedSingle>, TB;
1414   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1415                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1416
1417   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1418                                   "comiss", SSEPackedSingle>, TB;
1419   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1420                                   "comisd", SSEPackedDouble>, TB, OpSize;
1421 } // Defs = [EFLAGS]
1422
1423 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1424 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1425                             Intrinsic Int, string asm, string asm_alt,
1426                             Domain d> {
1427   def rri : PIi8<0xC2, MRMSrcReg,
1428              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1429              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1430   def rmi : PIi8<0xC2, MRMSrcMem,
1431              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1432              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1433   // Accept explicit immediate argument form instead of comparison code.
1434   let isAsmParserOnly = 1 in {
1435     def rri_alt : PIi8<0xC2, MRMSrcReg,
1436                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1437                asm_alt, [], d>;
1438     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1439                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1440                asm_alt, [], d>;
1441   }
1442 }
1443
1444 let isAsmParserOnly = 1 in {
1445   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1446                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1447                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1448                  SSEPackedSingle>, VEX_4V;
1449   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1450                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1451                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1452                  SSEPackedDouble>, OpSize, VEX_4V;
1453 }
1454 let Constraints = "$src1 = $dst" in {
1455   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1456                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1457                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1458                  SSEPackedSingle>, TB;
1459   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1460                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1461                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1462                  SSEPackedDouble>, TB, OpSize;
1463 }
1464
1465 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1466           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1467 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1468           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1469 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1470           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1471 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1472           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1473
1474 //===----------------------------------------------------------------------===//
1475 // SSE 1 & 2 - Shuffle Instructions
1476 //===----------------------------------------------------------------------===//
1477
1478 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1479 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1480                          ValueType vt, string asm, PatFrag mem_frag,
1481                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1482   def rmi : PIi8<0xC6, MRMSrcMem, (outs VR128:$dst),
1483                    (ins VR128:$src1, f128mem:$src2, i8imm:$src3), asm,
1484                    [(set VR128:$dst, (vt (shufp:$src3
1485                             VR128:$src1, (mem_frag addr:$src2))))], d>;
1486   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1487     def rri : PIi8<0xC6, MRMSrcReg, (outs VR128:$dst),
1488                    (ins VR128:$src1, VR128:$src2, i8imm:$src3), asm,
1489                    [(set VR128:$dst,
1490                             (vt (shufp:$src3 VR128:$src1, VR128:$src2)))], d>;
1491 }
1492
1493 let isAsmParserOnly = 1 in {
1494   defm VSHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1495             "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1496             memopv4f32, SSEPackedSingle>, VEX_4V;
1497   defm VSHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1498             "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1499             memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1500 }
1501
1502 let Constraints = "$src1 = $dst" in {
1503   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1504                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1505                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1506                     TB;
1507   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1508                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1509                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1510 }
1511
1512 //===----------------------------------------------------------------------===//
1513 // SSE 1 & 2 - Unpack Instructions
1514 //===----------------------------------------------------------------------===//
1515
1516 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1517 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1518                                    PatFrag mem_frag, RegisterClass RC,
1519                                    X86MemOperand x86memop, string asm,
1520                                    Domain d> {
1521     def rr : PI<opc, MRMSrcReg,
1522                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1523                 asm, [(set RC:$dst,
1524                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1525     def rm : PI<opc, MRMSrcMem,
1526                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1527                 asm, [(set RC:$dst,
1528                            (vt (OpNode RC:$src1,
1529                                        (mem_frag addr:$src2))))], d>;
1530 }
1531
1532 let AddedComplexity = 10 in {
1533   let isAsmParserOnly = 1 in {
1534     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1535           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1536                          SSEPackedSingle>, VEX_4V;
1537     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1538           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1539                          SSEPackedDouble>, OpSize, VEX_4V;
1540     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1541           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1542                          SSEPackedSingle>, VEX_4V;
1543     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1544           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1545                          SSEPackedDouble>, OpSize, VEX_4V;
1546
1547     defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1548           VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1549                          SSEPackedSingle>, VEX_4V;
1550     defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1551           VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1552                          SSEPackedDouble>, OpSize, VEX_4V;
1553     defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1554           VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1555                          SSEPackedSingle>, VEX_4V;
1556     defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1557           VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1558                          SSEPackedDouble>, OpSize, VEX_4V;
1559   }
1560
1561   let Constraints = "$src1 = $dst" in {
1562     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1563           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1564                          SSEPackedSingle>, TB;
1565     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1566           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1567                          SSEPackedDouble>, TB, OpSize;
1568     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1569           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1570                          SSEPackedSingle>, TB;
1571     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1572           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1573                          SSEPackedDouble>, TB, OpSize;
1574   } // Constraints = "$src1 = $dst"
1575 } // AddedComplexity
1576
1577 //===----------------------------------------------------------------------===//
1578 // SSE 1 & 2 - Extract Floating-Point Sign mask
1579 //===----------------------------------------------------------------------===//
1580
1581 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1582 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1583                                 Domain d> {
1584   def rr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1585               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1586                      [(set GR32:$dst, (Int RC:$src))], d>;
1587 }
1588
1589 // Mask creation
1590 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1591                                      SSEPackedSingle>, TB;
1592 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1593                                      SSEPackedDouble>, TB, OpSize;
1594
1595 let isAsmParserOnly = 1 in {
1596   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1597                                         "movmskps", SSEPackedSingle>, VEX;
1598   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1599                                         "movmskpd", SSEPackedDouble>, OpSize,
1600                                         VEX;
1601   // FIXME: merge with multiclass above when the intrinsics come.
1602   def VMOVMSKPSYrr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
1603              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1604   def VMOVMSKPDYrr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
1605              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1606                                                                         VEX;
1607 }
1608
1609 //===----------------------------------------------------------------------===//
1610 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1611 //===----------------------------------------------------------------------===//
1612
1613 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1614 // names that start with 'Fs'.
1615
1616 // Alias instructions that map fld0 to pxor for sse.
1617 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1618     canFoldAsLoad = 1 in {
1619   // FIXME: Set encoding to pseudo!
1620 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1621                  [(set FR32:$dst, fp32imm0)]>,
1622                  Requires<[HasSSE1]>, TB, OpSize;
1623 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1624                  [(set FR64:$dst, fpimm0)]>,
1625                Requires<[HasSSE2]>, TB, OpSize;
1626 }
1627
1628 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1629 // bits are disregarded.
1630 let neverHasSideEffects = 1 in {
1631 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1632                      "movaps\t{$src, $dst|$dst, $src}", []>;
1633 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1634                      "movapd\t{$src, $dst|$dst, $src}", []>;
1635 }
1636
1637 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1638 // bits are disregarded.
1639 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1640 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1641                      "movaps\t{$src, $dst|$dst, $src}",
1642                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1643 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1644                      "movapd\t{$src, $dst|$dst, $src}",
1645                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1646 }
1647
1648 //===----------------------------------------------------------------------===//
1649 // SSE 1 & 2 - Logical Instructions
1650 //===----------------------------------------------------------------------===//
1651
1652 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1653 ///
1654 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1655                                        SDNode OpNode, bit MayLoad = 0> {
1656   let isAsmParserOnly = 1 in {
1657     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1658                 "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR32,
1659                 f32, f128mem, memopfsf32, SSEPackedSingle, MayLoad>, VEX_4V;
1660
1661     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1662                 "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR64,
1663                 f64, f128mem, memopfsf64, SSEPackedDouble, MayLoad>, OpSize,
1664                 VEX_4V;
1665   }
1666
1667   let Constraints = "$src1 = $dst" in {
1668     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1669                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, FR32, f32,
1670                 f128mem, memopfsf32, SSEPackedSingle, MayLoad>, TB;
1671
1672     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1673                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, FR64, f64,
1674                 f128mem, memopfsf64, SSEPackedDouble, MayLoad>, TB, OpSize;
1675   }
1676 }
1677
1678 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1679 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1680 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1681 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1682
1683 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1684   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1>;
1685
1686 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1687 ///
1688 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1689                                  SDNode OpNode, int HasPat = 0,
1690                                  list<list<dag>> Pattern = []> {
1691   let isAsmParserOnly = 1 in {
1692     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1693          !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1694          f128mem,
1695          !if(HasPat, Pattern[0], // rr
1696                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1697                                                       VR128:$src2)))]),
1698          !if(HasPat, Pattern[2], // rm
1699                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1700                                                (memopv2i64 addr:$src2)))])>,
1701                                                VEX_4V;
1702
1703     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1704          !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1705          f128mem,
1706          !if(HasPat, Pattern[1], // rr
1707                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1708                                                (bc_v2i64 (v2f64
1709                                                VR128:$src2))))]),
1710          !if(HasPat, Pattern[3], // rm
1711                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1712                                                (memopv2i64 addr:$src2)))])>,
1713                                                                OpSize, VEX_4V;
1714   }
1715   let Constraints = "$src1 = $dst" in {
1716     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1717          !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"), f128mem,
1718          !if(HasPat, Pattern[0], // rr
1719                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1720                                                       VR128:$src2)))]),
1721          !if(HasPat, Pattern[2], // rm
1722                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1723                                                (memopv2i64 addr:$src2)))])>, TB;
1724
1725     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1726          !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"), f128mem,
1727          !if(HasPat, Pattern[1], // rr
1728                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1729                                                (bc_v2i64 (v2f64
1730                                                VR128:$src2))))]),
1731          !if(HasPat, Pattern[3], // rm
1732                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1733                                                (memopv2i64 addr:$src2)))])>,
1734                                                                     TB, OpSize;
1735   }
1736 }
1737
1738 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1739 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1740 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1741 let isCommutable = 0 in
1742   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1743     // single r+r
1744     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1745                                        (bc_v2i64 (v4i32 immAllOnesV))),
1746                                    VR128:$src2)))],
1747     // double r+r
1748     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1749                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1750     // single r+m
1751     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1752                                        (bc_v2i64 (v4i32 immAllOnesV))),
1753                                   (memopv2i64 addr:$src2))))],
1754     // double r+m
1755     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1756                            (memopv2i64 addr:$src2)))]]>;
1757
1758 //===----------------------------------------------------------------------===//
1759 // SSE 1 & 2 - Arithmetic Instructions
1760 //===----------------------------------------------------------------------===//
1761
1762 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
1763 /// vector forms.
1764 ///
1765 /// In addition, we also have a special variant of the scalar form here to
1766 /// represent the associated intrinsic operation.  This form is unlike the
1767 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1768 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1769 ///
1770 /// These three forms can each be reg+reg or reg+mem.
1771 ///
1772 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1773                                    SDNode OpNode> {
1774
1775   let isAsmParserOnly = 1 in {
1776     defm V#NAME#SS : sse12_fp_scalar<opc,
1777         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1778                    OpNode, FR32, f32mem>, XS, VEX_4V;
1779
1780     defm V#NAME#SD : sse12_fp_scalar<opc,
1781         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1782                    OpNode, FR64, f64mem>, XD, VEX_4V;
1783
1784     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1785                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1786                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1787                       VEX_4V;
1788
1789     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1790                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1791                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1792                       OpSize, VEX_4V;
1793
1794     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1795        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1796                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1797
1798     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1799        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1800                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1801   }
1802
1803   let Constraints = "$src1 = $dst" in {
1804     defm SS : sse12_fp_scalar<opc,
1805                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1806                     OpNode, FR32, f32mem>, XS;
1807
1808     defm SD : sse12_fp_scalar<opc,
1809                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1810                     OpNode, FR64, f64mem>, XD;
1811
1812     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1813                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1814                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1815
1816     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1817                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1818                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1819
1820     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1821        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1822                   "", "_ss", ssmem, sse_load_f32>, XS;
1823
1824     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1825        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1826                   "2", "_sd", sdmem, sse_load_f64>, XD;
1827   }
1828 }
1829
1830 // Arithmetic instructions
1831 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
1832 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
1833
1834 let isCommutable = 0 in {
1835   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
1836   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
1837 }
1838
1839 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
1840 ///
1841 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
1842 /// instructions for a full-vector intrinsic form.  Operations that map
1843 /// onto C operators don't use this form since they just use the plain
1844 /// vector form instead of having a separate vector intrinsic form.
1845 ///
1846 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1847                              SDNode OpNode> {
1848
1849   let isAsmParserOnly = 1 in {
1850     // Scalar operation, reg+reg.
1851     defm V#NAME#SS : sse12_fp_scalar<opc,
1852       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1853                  OpNode, FR32, f32mem>, XS, VEX_4V;
1854
1855     defm V#NAME#SD : sse12_fp_scalar<opc,
1856       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1857                  OpNode, FR64, f64mem>, XD, VEX_4V;
1858
1859     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1860                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1861                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1862                       VEX_4V;
1863
1864     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1865                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1866                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1867                       OpSize, VEX_4V;
1868
1869     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1870        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1871                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1872
1873     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1874        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1875                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1876
1877     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1878        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1879                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
1880
1881     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1882        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1883                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
1884                   VEX_4V;
1885   }
1886
1887   let Constraints = "$src1 = $dst" in {
1888     // Scalar operation, reg+reg.
1889     defm SS : sse12_fp_scalar<opc,
1890                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1891                     OpNode, FR32, f32mem>, XS;
1892     defm SD : sse12_fp_scalar<opc,
1893                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1894                     OpNode, FR64, f64mem>, XD;
1895     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1896                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1897                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1898
1899     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1900                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1901                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1902
1903     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1904        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1905                   "", "_ss", ssmem, sse_load_f32>, XS;
1906
1907     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1908        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1909                   "2", "_sd", sdmem, sse_load_f64>, XD;
1910
1911     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1912        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1913                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
1914
1915     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1916        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1917                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1918   }
1919 }
1920
1921 let isCommutable = 0 in {
1922   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
1923   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
1924 }
1925
1926 /// Unop Arithmetic
1927 /// In addition, we also have a special variant of the scalar form here to
1928 /// represent the associated intrinsic operation.  This form is unlike the
1929 /// plain scalar form, in that it takes an entire vector (instead of a
1930 /// scalar) and leaves the top elements undefined.
1931 ///
1932 /// And, we have a special variant form for a full-vector intrinsic form.
1933
1934 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1935 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1936                           SDNode OpNode, Intrinsic F32Int> {
1937   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1938                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1939                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1940   // For scalar unary operations, fold a load into the operation
1941   // only in OptForSize mode. It eliminates an instruction, but it also
1942   // eliminates a whole-register clobber (the load), so it introduces a
1943   // partial register update condition.
1944   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1945                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1946                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1947             Requires<[HasSSE1, OptForSize]>;
1948   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1949                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1950                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1951   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1952                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1953                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1954 }
1955
1956 /// sse1_fp_unop_p - SSE1 unops in scalar form.
1957 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr,
1958                           SDNode OpNode, Intrinsic V4F32Int> {
1959   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1960               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1961               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1962   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1963                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1964                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1965   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1966                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1967                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1968   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1969                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1970                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1971 }
1972
1973 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1974 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1975                               SDNode OpNode, Intrinsic F32Int> {
1976   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1977                 !strconcat(!strconcat("v", OpcodeStr),
1978                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1979   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1980                 !strconcat(!strconcat("v", OpcodeStr),
1981                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1982                 []>, XS, Requires<[HasAVX, HasSSE1, OptForSize]>;
1983   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
1984                 (ins VR128:$src1, VR128:$src2),
1985                 !strconcat(!strconcat("v", OpcodeStr),
1986                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1987   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
1988                 (ins VR128:$src1, ssmem:$src2),
1989                 !strconcat(!strconcat("v", OpcodeStr),
1990                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1991 }
1992
1993 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1994 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1995                           SDNode OpNode, Intrinsic F64Int> {
1996   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1997                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1998                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1999   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2000   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2001                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2002                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2003             Requires<[HasSSE2, OptForSize]>;
2004   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2005                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2006                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2007   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2008                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2009                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2010 }
2011
2012 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2013 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2014                           SDNode OpNode, Intrinsic V2F64Int> {
2015   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2016               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2017               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2018   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2019                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2020                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2021   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2022                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2023                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2024   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2025                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2026                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2027 }
2028
2029 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2030 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
2031                               SDNode OpNode, Intrinsic F64Int> {
2032   def SDr : VSDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2033                 !strconcat(OpcodeStr,
2034                            "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2035   def SDm : VSDI<opc, MRMSrcMem, (outs FR64:$dst),
2036                 (ins FR64:$src1, f64mem:$src2),
2037                 !strconcat(OpcodeStr,
2038                            "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2039   def SDr_Int : VSDI<opc, MRMSrcReg, (outs VR128:$dst),
2040            (ins VR128:$src1, VR128:$src2),
2041            !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2042                     []>;
2043   def SDm_Int : VSDI<opc, MRMSrcMem, (outs VR128:$dst),
2044            (ins VR128:$src1, sdmem:$src2),
2045            !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2046                     []>;
2047 }
2048
2049 let isAsmParserOnly = 1 in {
2050   // Square root.
2051   let Predicates = [HasAVX, HasSSE2] in {
2052   defm VSQRT  : sse2_fp_unop_s_avx<0x51, "sqrt", fsqrt, int_x86_sse2_sqrt_sd>,
2053                   VEX_4V;
2054
2055   defm VSQRT  : sse2_fp_unop_p<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_pd>, VEX;
2056   }
2057
2058   let Predicates = [HasAVX, HasSSE1] in {
2059   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "sqrt", fsqrt, int_x86_sse_sqrt_ss>,
2060                   VEX_4V;
2061   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ps>, VEX;
2062   // Reciprocal approximations. Note that these typically require refinement
2063   // in order to obtain suitable precision.
2064   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "rsqrt", X86frsqrt,
2065                                    int_x86_sse_rsqrt_ss>, VEX_4V;
2066   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, int_x86_sse_rsqrt_ps>,
2067                                    VEX;
2068   defm VRCP   : sse1_fp_unop_s_avx<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2069                                    VEX_4V;
2070   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ps>,
2071                                    VEX;
2072   }
2073 }
2074
2075 // Square root.
2076 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2077              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ps>,
2078              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2079              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_pd>;
2080
2081 // Reciprocal approximations. Note that these typically require refinement
2082 // in order to obtain suitable precision.
2083 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2084              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ps>;
2085 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2086              sse1_fp_unop_p<0x53, "rcp", X86frcp, int_x86_sse_rcp_ps>;
2087
2088 // There is no f64 version of the reciprocal approximation instructions.
2089
2090 //===----------------------------------------------------------------------===//
2091 // SSE 1 & 2 - Non-temporal stores
2092 //===----------------------------------------------------------------------===//
2093
2094 let isAsmParserOnly = 1 in {
2095   def VMOVNTPSmr_Int : VPSI<0x2B, MRMDestMem, (outs),
2096                          (ins i128mem:$dst, VR128:$src),
2097                          "movntps\t{$src, $dst|$dst, $src}",
2098                          [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>, VEX;
2099   def VMOVNTPDmr_Int : VPDI<0x2B, MRMDestMem, (outs),
2100                          (ins i128mem:$dst, VR128:$src),
2101                          "movntpd\t{$src, $dst|$dst, $src}",
2102                          [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>, VEX;
2103
2104   let ExeDomain = SSEPackedInt in
2105     def VMOVNTDQmr_Int : VPDI<0xE7, MRMDestMem, (outs),
2106                        (ins f128mem:$dst, VR128:$src),
2107                        "movntdq\t{$src, $dst|$dst, $src}",
2108                        [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>, VEX;
2109
2110   let AddedComplexity = 400 in { // Prefer non-temporal versions
2111     def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2112                          (ins f128mem:$dst, VR128:$src),
2113                          "movntps\t{$src, $dst|$dst, $src}",
2114                          [(alignednontemporalstore (v4f32 VR128:$src),
2115                                                    addr:$dst)]>, VEX;
2116     def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2117                          (ins f128mem:$dst, VR128:$src),
2118                          "movntpd\t{$src, $dst|$dst, $src}",
2119                          [(alignednontemporalstore (v2f64 VR128:$src),
2120                                                    addr:$dst)]>, VEX;
2121     def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2122                           (ins f128mem:$dst, VR128:$src),
2123                           "movntdq\t{$src, $dst|$dst, $src}",
2124                           [(alignednontemporalstore (v2f64 VR128:$src),
2125                                                     addr:$dst)]>, VEX;
2126     let ExeDomain = SSEPackedInt in
2127     def VMOVNTDQmr : VPDI<0xE7, MRMDestMem, (outs),
2128                         (ins f128mem:$dst, VR128:$src),
2129                         "movntdq\t{$src, $dst|$dst, $src}",
2130                         [(alignednontemporalstore (v4f32 VR128:$src),
2131                                                   addr:$dst)]>, VEX;
2132
2133     def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2134                          (ins f256mem:$dst, VR256:$src),
2135                          "movntps\t{$src, $dst|$dst, $src}",
2136                          [(alignednontemporalstore (v8f32 VR256:$src),
2137                                                    addr:$dst)]>, VEX;
2138     def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2139                          (ins f256mem:$dst, VR256:$src),
2140                          "movntpd\t{$src, $dst|$dst, $src}",
2141                          [(alignednontemporalstore (v4f64 VR256:$src),
2142                                                    addr:$dst)]>, VEX;
2143     def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2144                           (ins f256mem:$dst, VR256:$src),
2145                           "movntdq\t{$src, $dst|$dst, $src}",
2146                           [(alignednontemporalstore (v4f64 VR256:$src),
2147                                                     addr:$dst)]>, VEX;
2148     let ExeDomain = SSEPackedInt in
2149     def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2150                         (ins f256mem:$dst, VR256:$src),
2151                         "movntdq\t{$src, $dst|$dst, $src}",
2152                         [(alignednontemporalstore (v8f32 VR256:$src),
2153                                                   addr:$dst)]>, VEX;
2154   }
2155 }
2156
2157 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2158                     "movntps\t{$src, $dst|$dst, $src}",
2159                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
2160 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2161                         "movntpd\t{$src, $dst|$dst, $src}",
2162                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2163
2164 let ExeDomain = SSEPackedInt in
2165 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2166                         "movntdq\t{$src, $dst|$dst, $src}",
2167                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2168
2169 let AddedComplexity = 400 in { // Prefer non-temporal versions
2170 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2171                     "movntps\t{$src, $dst|$dst, $src}",
2172                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2173 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2174                     "movntpd\t{$src, $dst|$dst, $src}",
2175                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2176
2177 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2178                     "movntdq\t{$src, $dst|$dst, $src}",
2179                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2180
2181 let ExeDomain = SSEPackedInt in
2182 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2183                     "movntdq\t{$src, $dst|$dst, $src}",
2184                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2185
2186 // There is no AVX form for instructions below this point
2187 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2188                  "movnti\t{$src, $dst|$dst, $src}",
2189                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2190                TB, Requires<[HasSSE2]>;
2191
2192 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2193                      "movnti\t{$src, $dst|$dst, $src}",
2194                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2195                   TB, Requires<[HasSSE2]>;
2196
2197 }
2198 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2199                     "movnti\t{$src, $dst|$dst, $src}",
2200                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2201                   TB, Requires<[HasSSE2]>;
2202
2203 //===----------------------------------------------------------------------===//
2204 // SSE 1 & 2 - Misc Instructions (No AVX form)
2205 //===----------------------------------------------------------------------===//
2206
2207 // Prefetch intrinsic.
2208 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2209     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
2210 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2211     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
2212 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2213     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
2214 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2215     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
2216
2217 // Load, store, and memory fence
2218 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2219              TB, Requires<[HasSSE1]>;
2220
2221 // Alias instructions that map zero vector to pxor / xorp* for sse.
2222 // We set canFoldAsLoad because this can be converted to a constant-pool
2223 // load of an all-zeros value if folding it would be beneficial.
2224 // FIXME: Change encoding to pseudo!
2225 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2226     isCodeGenOnly = 1 in {
2227 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2228                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2229 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2230                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2231 let ExeDomain = SSEPackedInt in
2232 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2233                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2234 }
2235
2236 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2237 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2238 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2239
2240 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2241           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2242
2243 //===----------------------------------------------------------------------===//
2244 // SSE 1 & 2 - Load/Store XCSR register
2245 //===----------------------------------------------------------------------===//
2246
2247 let isAsmParserOnly = 1 in {
2248   def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2249                     "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2250   def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2251                     "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2252 }
2253
2254 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2255                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2256 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2257                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2258
2259 //===---------------------------------------------------------------------===//
2260 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2261 //===---------------------------------------------------------------------===//
2262 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2263
2264 let isAsmParserOnly = 1 in {
2265   let neverHasSideEffects = 1 in
2266   def VMOVDQArr : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2267                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2268   def VMOVDQUrr : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2269                      "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2270
2271   let canFoldAsLoad = 1, mayLoad = 1 in {
2272   def VMOVDQArm : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2273                      "movdqa\t{$src, $dst|$dst, $src}",
2274                      [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>,
2275                      VEX;
2276   def VMOVDQUrm :  I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2277                      "vmovdqu\t{$src, $dst|$dst, $src}",
2278                      [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2279                    XS, VEX, Requires<[HasAVX, HasSSE2]>;
2280   }
2281
2282   let mayStore = 1 in {
2283   def VMOVDQAmr : VPDI<0x7F, MRMDestMem, (outs),
2284                      (ins i128mem:$dst, VR128:$src),
2285                      "movdqa\t{$src, $dst|$dst, $src}",
2286                      [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>, VEX;
2287   def VMOVDQUmr :  I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2288                      "vmovdqu\t{$src, $dst|$dst, $src}",
2289                      [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2290                    XS, VEX, Requires<[HasAVX, HasSSE2]>;
2291   }
2292 }
2293
2294 let neverHasSideEffects = 1 in
2295 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2296                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2297
2298 let canFoldAsLoad = 1, mayLoad = 1 in {
2299 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2300                    "movdqa\t{$src, $dst|$dst, $src}",
2301                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2302 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2303                    "movdqu\t{$src, $dst|$dst, $src}",
2304                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2305                  XS, Requires<[HasSSE2]>;
2306 }
2307
2308 let mayStore = 1 in {
2309 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2310                    "movdqa\t{$src, $dst|$dst, $src}",
2311                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2312 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2313                    "movdqu\t{$src, $dst|$dst, $src}",
2314                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2315                  XS, Requires<[HasSSE2]>;
2316 }
2317
2318 // Intrinsic forms of MOVDQU load and store
2319 let isAsmParserOnly = 1 in {
2320 let canFoldAsLoad = 1 in
2321 def VMOVDQUrm_Int : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2322                        "vmovdqu\t{$src, $dst|$dst, $src}",
2323                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2324                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
2325 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2326                        "vmovdqu\t{$src, $dst|$dst, $src}",
2327                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2328                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
2329 }
2330
2331 let canFoldAsLoad = 1 in
2332 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2333                        "movdqu\t{$src, $dst|$dst, $src}",
2334                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
2335                  XS, Requires<[HasSSE2]>;
2336 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2337                        "movdqu\t{$src, $dst|$dst, $src}",
2338                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2339                      XS, Requires<[HasSSE2]>;
2340
2341 } // ExeDomain = SSEPackedInt
2342
2343 //===---------------------------------------------------------------------===//
2344 // SSE2 - Packed Integer Arithmetic Instructions
2345 //===---------------------------------------------------------------------===//
2346
2347 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2348
2349 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2350                             bit IsCommutable = 0, bit Is2Addr = 1> {
2351   let isCommutable = IsCommutable in
2352   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2353        (ins VR128:$src1, VR128:$src2),
2354        !if(Is2Addr,
2355            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2356            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2357        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2358   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2359        (ins VR128:$src1, i128mem:$src2),
2360        !if(Is2Addr,
2361            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2362            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2363        [(set VR128:$dst, (IntId VR128:$src1,
2364                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2365 }
2366
2367 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2368                              string OpcodeStr, Intrinsic IntId,
2369                              Intrinsic IntId2, bit Is2Addr = 1> {
2370   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2371        (ins VR128:$src1, VR128:$src2),
2372        !if(Is2Addr,
2373            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2374            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2375        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2376   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2377        (ins VR128:$src1, i128mem:$src2),
2378        !if(Is2Addr,
2379            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2380            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2381        [(set VR128:$dst, (IntId VR128:$src1,
2382                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2383   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2384        (ins VR128:$src1, i32i8imm:$src2),
2385        !if(Is2Addr,
2386            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2387            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2388        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2389 }
2390
2391 /// PDI_binop_rm - Simple SSE2 binary operator.
2392 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2393                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2394   let isCommutable = IsCommutable in
2395   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2396        (ins VR128:$src1, VR128:$src2),
2397        !if(Is2Addr,
2398            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2399            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2400        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2401   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2402        (ins VR128:$src1, i128mem:$src2),
2403        !if(Is2Addr,
2404            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2405            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2406        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2407                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2408 }
2409
2410 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2411 ///
2412 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2413 /// to collapse (bitconvert VT to VT) into its operand.
2414 ///
2415 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2416                               bit IsCommutable = 0, bit Is2Addr = 1> {
2417   let isCommutable = IsCommutable in
2418   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2419        (ins VR128:$src1, VR128:$src2),
2420        !if(Is2Addr,
2421            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2422            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2423        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2424   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2425        (ins VR128:$src1, i128mem:$src2),
2426        !if(Is2Addr,
2427            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2428            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2429        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2430 }
2431
2432 } // ExeDomain = SSEPackedInt
2433
2434 // 128-bit Integer Arithmetic
2435
2436 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in {
2437 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2438 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2439 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2440 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2441 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2442 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2443 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2444 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2445 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2446
2447 // Intrinsic forms
2448 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2449                                  VEX_4V;
2450 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2451                                  VEX_4V;
2452 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2453                                  VEX_4V;
2454 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2455                                  VEX_4V;
2456 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2457                                  VEX_4V;
2458 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2459                                  VEX_4V;
2460 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2461                                  VEX_4V;
2462 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2463                                  VEX_4V;
2464 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2465                                  VEX_4V;
2466 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2467                                  VEX_4V;
2468 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2469                                  VEX_4V;
2470 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2471                                  VEX_4V;
2472 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2473                                  VEX_4V;
2474 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2475                                  VEX_4V;
2476 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2477                                  VEX_4V;
2478 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2479                                  VEX_4V;
2480 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2481                                  VEX_4V;
2482 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2483                                  VEX_4V;
2484 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2485                                  VEX_4V;
2486 }
2487
2488 let Constraints = "$src1 = $dst" in {
2489 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2490 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2491 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2492 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2493 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2494 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2495 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2496 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2497 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2498
2499 // Intrinsic forms
2500 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2501 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2502 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2503 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2504 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2505 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2506 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2507 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2508 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2509 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2510 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2511 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2512 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2513 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2514 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2515 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2516 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2517 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2518 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2519
2520 } // Constraints = "$src1 = $dst"
2521
2522 //===---------------------------------------------------------------------===//
2523 // SSE2 - Packed Integer Logical Instructions
2524 //===---------------------------------------------------------------------===//
2525
2526 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in {
2527 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2528                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2529                                 VEX_4V;
2530 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2531                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2532                                 VEX_4V;
2533 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2534                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2535                                 VEX_4V;
2536
2537 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2538                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2539                                 VEX_4V;
2540 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2541                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2542                                 VEX_4V;
2543 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2544                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2545                                 VEX_4V;
2546
2547 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2548                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2549                                 VEX_4V;
2550 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2551                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2552                                 VEX_4V;
2553
2554 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2555 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2556 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2557
2558 let ExeDomain = SSEPackedInt in {
2559   let neverHasSideEffects = 1 in {
2560     // 128-bit logical shifts.
2561     def VPSLLDQri : PDIi8<0x73, MRM7r,
2562                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2563                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2564                       VEX_4V;
2565     def VPSRLDQri : PDIi8<0x73, MRM3r,
2566                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2567                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2568                       VEX_4V;
2569     // PSRADQri doesn't exist in SSE[1-3].
2570   }
2571   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2572                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2573                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2574                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2575                                               VR128:$src2)))]>, VEX_4V;
2576
2577   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2578                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2579                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2580                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2581                                               (memopv2i64 addr:$src2))))]>,
2582                                               VEX_4V;
2583 }
2584 }
2585
2586 let Constraints = "$src1 = $dst" in {
2587 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2588                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2589 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2590                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2591 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2592                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2593
2594 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2595                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2596 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2597                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2598 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2599                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2600
2601 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2602                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2603 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2604                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2605
2606 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2607 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2608 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2609
2610 let ExeDomain = SSEPackedInt in {
2611   let neverHasSideEffects = 1 in {
2612     // 128-bit logical shifts.
2613     def PSLLDQri : PDIi8<0x73, MRM7r,
2614                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2615                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2616     def PSRLDQri : PDIi8<0x73, MRM3r,
2617                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2618                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2619     // PSRADQri doesn't exist in SSE[1-3].
2620   }
2621   def PANDNrr : PDI<0xDF, MRMSrcReg,
2622                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2623                     "pandn\t{$src2, $dst|$dst, $src2}",
2624                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2625                                               VR128:$src2)))]>;
2626
2627   def PANDNrm : PDI<0xDF, MRMSrcMem,
2628                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2629                     "pandn\t{$src2, $dst|$dst, $src2}",
2630                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2631                                               (memopv2i64 addr:$src2))))]>;
2632 }
2633 } // Constraints = "$src1 = $dst"
2634
2635 let Predicates = [HasSSE2] in {
2636   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2637             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2638   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2639             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2640   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2641             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2642   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2643             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2644   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2645             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2646
2647   // Shift up / down and insert zero's.
2648   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2649             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2650   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2651             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2652 }
2653
2654 //===---------------------------------------------------------------------===//
2655 // SSE2 - Packed Integer Comparison Instructions
2656 //===---------------------------------------------------------------------===//
2657
2658 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in {
2659   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2660                                     0>, VEX_4V;
2661   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2662                                     0>, VEX_4V;
2663   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2664                                     0>, VEX_4V;
2665   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2666                                     0>, VEX_4V;
2667   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2668                                     0>, VEX_4V;
2669   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2670                                     0>, VEX_4V;
2671 }
2672
2673 let Constraints = "$src1 = $dst" in {
2674   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2675   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2676   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2677   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2678   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2679   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2680 } // Constraints = "$src1 = $dst"
2681
2682 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2683           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2684 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2685           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2686 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2687           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2688 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2689           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2690 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2691           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2692 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2693           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2694
2695 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2696           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2697 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2698           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2699 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2700           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2701 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2702           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2703 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2704           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2705 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2706           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2707
2708 //===---------------------------------------------------------------------===//
2709 // SSE2 - Packed Integer Pack Instructions
2710 //===---------------------------------------------------------------------===//
2711
2712 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in {
2713 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2714                                   0, 0>, VEX_4V;
2715 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2716                                   0, 0>, VEX_4V;
2717 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2718                                   0, 0>, VEX_4V;
2719 }
2720
2721 let Constraints = "$src1 = $dst" in {
2722 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2723 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2724 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2725 } // Constraints = "$src1 = $dst"
2726
2727 //===---------------------------------------------------------------------===//
2728 // SSE2 - Packed Integer Shuffle Instructions
2729 //===---------------------------------------------------------------------===//
2730
2731 let ExeDomain = SSEPackedInt in {
2732 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2733                          PatFrag bc_frag> {
2734 def ri : Ii8<0x70, MRMSrcReg,
2735               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2736               !strconcat(OpcodeStr,
2737                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2738               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2739                                                       (undef))))]>;
2740 def mi : Ii8<0x70, MRMSrcMem,
2741               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2742               !strconcat(OpcodeStr,
2743                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2744               [(set VR128:$dst, (vt (pshuf_frag:$src2
2745                                       (bc_frag (memopv2i64 addr:$src1)),
2746                                       (undef))))]>;
2747 }
2748 } // ExeDomain = SSEPackedInt
2749
2750 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in {
2751   let AddedComplexity = 5 in
2752   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2753                                VEX;
2754
2755   // SSE2 with ImmT == Imm8 and XS prefix.
2756   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2757                                VEX;
2758
2759   // SSE2 with ImmT == Imm8 and XD prefix.
2760   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2761                                VEX;
2762 }
2763
2764 let Predicates = [HasSSE2] in {
2765   let AddedComplexity = 5 in
2766   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2767
2768   // SSE2 with ImmT == Imm8 and XS prefix.
2769   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2770
2771   // SSE2 with ImmT == Imm8 and XD prefix.
2772   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2773 }
2774
2775 //===---------------------------------------------------------------------===//
2776 // SSE2 - Packed Integer Unpack Instructions
2777 //===---------------------------------------------------------------------===//
2778
2779 let ExeDomain = SSEPackedInt in {
2780 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2781                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2782   def rr : PDI<opc, MRMSrcReg,
2783       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2784       !if(Is2Addr,
2785           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2786           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2787       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2788   def rm : PDI<opc, MRMSrcMem,
2789       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2790       !if(Is2Addr,
2791           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2792           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2793       [(set VR128:$dst, (unp_frag VR128:$src1,
2794                                   (bc_frag (memopv2i64
2795                                                addr:$src2))))]>;
2796 }
2797
2798 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in {
2799   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2800                                  0>, VEX_4V;
2801   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2802                                  0>, VEX_4V;
2803   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2804                                  0>, VEX_4V;
2805
2806   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2807   /// knew to collapse (bitconvert VT to VT) into its operand.
2808   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2809                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2810                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2811                         [(set VR128:$dst,
2812                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2813   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2814                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2815                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2816                         [(set VR128:$dst,
2817                           (v2i64 (unpckl VR128:$src1,
2818                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2819
2820   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2821                                  0>, VEX_4V;
2822   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2823                                  0>, VEX_4V;
2824   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2825                                  0>, VEX_4V;
2826
2827   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2828   /// knew to collapse (bitconvert VT to VT) into its operand.
2829   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2830                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2831                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2832                         [(set VR128:$dst,
2833                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2834   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2835                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2836                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2837                         [(set VR128:$dst,
2838                           (v2i64 (unpckh VR128:$src1,
2839                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2840 }
2841
2842 let Constraints = "$src1 = $dst" in {
2843   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2844   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2845   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2846
2847   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2848   /// knew to collapse (bitconvert VT to VT) into its operand.
2849   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2850                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2851                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2852                         [(set VR128:$dst,
2853                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2854   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2855                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2856                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2857                         [(set VR128:$dst,
2858                           (v2i64 (unpckl VR128:$src1,
2859                                          (memopv2i64 addr:$src2))))]>;
2860
2861   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2862   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2863   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2864
2865   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2866   /// knew to collapse (bitconvert VT to VT) into its operand.
2867   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2868                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2869                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2870                         [(set VR128:$dst,
2871                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2872   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2873                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2874                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2875                         [(set VR128:$dst,
2876                           (v2i64 (unpckh VR128:$src1,
2877                                          (memopv2i64 addr:$src2))))]>;
2878 }
2879
2880 } // ExeDomain = SSEPackedInt
2881
2882 //===---------------------------------------------------------------------===//
2883 // SSE2 - Packed Integer Extract and Insert
2884 //===---------------------------------------------------------------------===//
2885
2886 let ExeDomain = SSEPackedInt in {
2887 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2888   def rri : Ii8<0xC4, MRMSrcReg,
2889        (outs VR128:$dst), (ins VR128:$src1,
2890         GR32:$src2, i32i8imm:$src3),
2891        !if(Is2Addr,
2892            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2893            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2894        [(set VR128:$dst,
2895          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2896   def rmi : Ii8<0xC4, MRMSrcMem,
2897                        (outs VR128:$dst), (ins VR128:$src1,
2898                         i16mem:$src2, i32i8imm:$src3),
2899        !if(Is2Addr,
2900            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2901            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2902        [(set VR128:$dst,
2903          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2904                     imm:$src3))]>;
2905 }
2906
2907 // Extract
2908 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in
2909 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2910                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2911                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2912                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2913                                                 imm:$src2))]>, OpSize, VEX;
2914 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2915                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2916                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2917                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2918                                                 imm:$src2))]>;
2919
2920 // Insert
2921 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE2] in
2922   defm PINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2923
2924 let Constraints = "$src1 = $dst" in
2925   defm VPINSRW : sse2_pinsrw, TB, OpSize;
2926
2927 } // ExeDomain = SSEPackedInt
2928
2929 //===---------------------------------------------------------------------===//
2930 // SSE2 - Packed Mask Creation
2931 //===---------------------------------------------------------------------===//
2932
2933 let ExeDomain = SSEPackedInt in {
2934
2935 let isAsmParserOnly = 1 in
2936 def VPMOVMSKBrr : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2937            "pmovmskb\t{$src, $dst|$dst, $src}",
2938            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2939 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2940            "pmovmskb\t{$src, $dst|$dst, $src}",
2941            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2942
2943 } // ExeDomain = SSEPackedInt
2944
2945 //===---------------------------------------------------------------------===//
2946 // SSE2 - Conditional Store
2947 //===---------------------------------------------------------------------===//
2948
2949 let ExeDomain = SSEPackedInt in {
2950
2951 let isAsmParserOnly = 1 in {
2952 let Uses = [EDI] in
2953 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2954            (ins VR128:$src, VR128:$mask),
2955            "maskmovdqu\t{$mask, $src|$src, $mask}",
2956            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2957 let Uses = [RDI] in
2958 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2959            (ins VR128:$src, VR128:$mask),
2960            "maskmovdqu\t{$mask, $src|$src, $mask}",
2961            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2962 }
2963
2964 let Uses = [EDI] in
2965 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2966            "maskmovdqu\t{$mask, $src|$src, $mask}",
2967            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2968 let Uses = [RDI] in
2969 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2970            "maskmovdqu\t{$mask, $src|$src, $mask}",
2971            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2972
2973 } // ExeDomain = SSEPackedInt
2974
2975 //===---------------------------------------------------------------------===//
2976 // SSE2 - Move Doubleword
2977 //===---------------------------------------------------------------------===//
2978
2979 // Move Int Doubleword to Packed Double Int
2980 let isAsmParserOnly = 1 in {
2981 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2982                       "movd\t{$src, $dst|$dst, $src}",
2983                       [(set VR128:$dst,
2984                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2985 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2986                       "movd\t{$src, $dst|$dst, $src}",
2987                       [(set VR128:$dst,
2988                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2989                       VEX;
2990 }
2991 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2992                       "movd\t{$src, $dst|$dst, $src}",
2993                       [(set VR128:$dst,
2994                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2995 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2996                       "movd\t{$src, $dst|$dst, $src}",
2997                       [(set VR128:$dst,
2998                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2999
3000
3001 // Move Int Doubleword to Single Scalar
3002 let isAsmParserOnly = 1 in {
3003 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3004                       "movd\t{$src, $dst|$dst, $src}",
3005                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
3006
3007 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3008                       "movd\t{$src, $dst|$dst, $src}",
3009                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
3010                       VEX;
3011 }
3012 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3013                       "movd\t{$src, $dst|$dst, $src}",
3014                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3015
3016 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3017                       "movd\t{$src, $dst|$dst, $src}",
3018                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
3019
3020 // Move Packed Doubleword Int to Packed Double Int
3021 let isAsmParserOnly = 1 in {
3022 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3023                        "movd\t{$src, $dst|$dst, $src}",
3024                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3025                                         (iPTR 0)))]>, VEX;
3026 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
3027                        (ins i32mem:$dst, VR128:$src),
3028                        "movd\t{$src, $dst|$dst, $src}",
3029                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3030                                      (iPTR 0))), addr:$dst)]>, VEX;
3031 }
3032 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3033                        "movd\t{$src, $dst|$dst, $src}",
3034                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3035                                         (iPTR 0)))]>;
3036 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3037                        "movd\t{$src, $dst|$dst, $src}",
3038                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3039                                      (iPTR 0))), addr:$dst)]>;
3040
3041 // Move Scalar Single to Double Int
3042 let isAsmParserOnly = 1 in {
3043 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3044                       "movd\t{$src, $dst|$dst, $src}",
3045                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3046 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3047                       "movd\t{$src, $dst|$dst, $src}",
3048                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3049 }
3050 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3051                       "movd\t{$src, $dst|$dst, $src}",
3052                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3053 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3054                       "movd\t{$src, $dst|$dst, $src}",
3055                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3056
3057 // movd / movq to XMM register zero-extends
3058 let AddedComplexity = 15, isAsmParserOnly = 1 in {
3059 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3060                        "movd\t{$src, $dst|$dst, $src}",
3061                        [(set VR128:$dst, (v4i32 (X86vzmovl
3062                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3063                                       VEX;
3064 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3065                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3066                        [(set VR128:$dst, (v2i64 (X86vzmovl
3067                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3068                                       VEX, VEX_W;
3069 }
3070 let AddedComplexity = 15 in {
3071 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3072                        "movd\t{$src, $dst|$dst, $src}",
3073                        [(set VR128:$dst, (v4i32 (X86vzmovl
3074                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3075 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3076                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3077                        [(set VR128:$dst, (v2i64 (X86vzmovl
3078                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3079 }
3080
3081 let AddedComplexity = 20 in {
3082 let isAsmParserOnly = 1 in
3083 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3084                        "movd\t{$src, $dst|$dst, $src}",
3085                        [(set VR128:$dst,
3086                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3087                                                    (loadi32 addr:$src))))))]>,
3088                                                    VEX;
3089 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3090                        "movd\t{$src, $dst|$dst, $src}",
3091                        [(set VR128:$dst,
3092                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3093                                                    (loadi32 addr:$src))))))]>;
3094
3095 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3096             (MOVZDI2PDIrm addr:$src)>;
3097 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3098             (MOVZDI2PDIrm addr:$src)>;
3099 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3100             (MOVZDI2PDIrm addr:$src)>;
3101 }
3102
3103 //===---------------------------------------------------------------------===//
3104 // SSE2 - Move Quadword
3105 //===---------------------------------------------------------------------===//
3106
3107 // Move Quadword Int to Packed Quadword Int
3108 let isAsmParserOnly = 1 in
3109 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3110                     "vmovq\t{$src, $dst|$dst, $src}",
3111                     [(set VR128:$dst,
3112                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3113                     VEX, Requires<[HasAVX, HasSSE2]>;
3114 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3115                     "movq\t{$src, $dst|$dst, $src}",
3116                     [(set VR128:$dst,
3117                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3118                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3119
3120 // Move Packed Quadword Int to Quadword Int
3121 let isAsmParserOnly = 1 in
3122 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3123                       "movq\t{$src, $dst|$dst, $src}",
3124                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3125                                     (iPTR 0))), addr:$dst)]>, VEX;
3126 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3127                       "movq\t{$src, $dst|$dst, $src}",
3128                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3129                                     (iPTR 0))), addr:$dst)]>;
3130
3131 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3132           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3133
3134 // Store / copy lower 64-bits of a XMM register.
3135 let isAsmParserOnly = 1 in
3136 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3137                      "movq\t{$src, $dst|$dst, $src}",
3138                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3139 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3140                      "movq\t{$src, $dst|$dst, $src}",
3141                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3142
3143 let AddedComplexity = 20, isAsmParserOnly = 1 in
3144 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3145                      "vmovq\t{$src, $dst|$dst, $src}",
3146                      [(set VR128:$dst,
3147                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3148                                                  (loadi64 addr:$src))))))]>,
3149                      XS, VEX, Requires<[HasAVX, HasSSE2]>;
3150
3151 let AddedComplexity = 20 in {
3152 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3153                      "movq\t{$src, $dst|$dst, $src}",
3154                      [(set VR128:$dst,
3155                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3156                                                  (loadi64 addr:$src))))))]>,
3157                      XS, Requires<[HasSSE2]>;
3158
3159 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3160             (MOVZQI2PQIrm addr:$src)>;
3161 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3162             (MOVZQI2PQIrm addr:$src)>;
3163 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3164 }
3165
3166 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3167 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3168 let isAsmParserOnly = 1, AddedComplexity = 15 in
3169 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3170                         "vmovq\t{$src, $dst|$dst, $src}",
3171                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3172                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
3173 let AddedComplexity = 15 in
3174 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3175                         "movq\t{$src, $dst|$dst, $src}",
3176                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3177                       XS, Requires<[HasSSE2]>;
3178
3179 let AddedComplexity = 20, isAsmParserOnly = 1 in
3180 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3181                         "vmovq\t{$src, $dst|$dst, $src}",
3182                     [(set VR128:$dst, (v2i64 (X86vzmovl
3183                                              (loadv2i64 addr:$src))))]>,
3184                       XS, VEX, Requires<[HasAVX, HasSSE2]>;
3185 let AddedComplexity = 20 in {
3186 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3187                         "movq\t{$src, $dst|$dst, $src}",
3188                     [(set VR128:$dst, (v2i64 (X86vzmovl
3189                                              (loadv2i64 addr:$src))))]>,
3190                       XS, Requires<[HasSSE2]>;
3191
3192 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3193             (MOVZPQILo2PQIrm addr:$src)>;
3194 }
3195
3196 // Instructions to match in the assembler
3197 let isAsmParserOnly = 1 in {
3198 // This instructions is in fact an alias to movd with 64 bit dst
3199 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3200                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3201 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3202                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3203 }
3204
3205 // Instructions for the disassembler
3206 // xr = XMM register
3207 // xm = mem64
3208
3209 let isAsmParserOnly = 1 in
3210 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3211                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3212 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3213                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3214
3215 //===---------------------------------------------------------------------===//
3216 // SSE2 - Misc Instructions
3217 //===---------------------------------------------------------------------===//
3218
3219 // Flush cache
3220 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3221                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3222               TB, Requires<[HasSSE2]>;
3223
3224 // Load, store, and memory fence
3225 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3226                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3227 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3228                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3229
3230 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3231 // was introduced with SSE2, it's backward compatible.
3232 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3233
3234 //TODO: custom lower this so as to never even generate the noop
3235 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
3236            (i8 0)), (NOOP)>;
3237 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
3238 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
3239 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
3240            (i8 1)), (MFENCE)>;
3241
3242 // Alias instructions that map zero vector to pxor / xorp* for sse.
3243 // We set canFoldAsLoad because this can be converted to a constant-pool
3244 // load of an all-ones value if folding it would be beneficial.
3245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3246     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3247   // FIXME: Change encoding to pseudo.
3248   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3249                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3250
3251 //===---------------------------------------------------------------------===//
3252 // SSE3 - Conversion Instructions
3253 //===---------------------------------------------------------------------===//
3254
3255 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE3] in {
3256 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3257                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3258 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3259                        "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3260 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3261                        "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3262 }
3263
3264 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3265                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3266 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3267                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3268 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3269                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3270 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3271                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3272
3273 //===---------------------------------------------------------------------===//
3274 // SSE3 - Move Instructions
3275 //===---------------------------------------------------------------------===//
3276
3277 // Replicate Single FP
3278 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3279 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3280                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3281                       [(set VR128:$dst, (v4f32 (rep_frag
3282                                                 VR128:$src, (undef))))]>;
3283 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3284                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3285                       [(set VR128:$dst, (rep_frag
3286                                          (memopv4f32 addr:$src), (undef)))]>;
3287 }
3288
3289 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE3] in {
3290 defm VMOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3291 defm VMOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3292 }
3293 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3294 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3295
3296 // Replicate Double FP
3297 multiclass sse3_replicate_dfp<string OpcodeStr> {
3298 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3299                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3300                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3301 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3302                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3303                     [(set VR128:$dst,
3304                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3305                                       (undef))))]>;
3306 }
3307
3308 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE3] in
3309   defm VMOVDDUP : sse3_replicate_dfp<"vmovddup">, VEX;
3310 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3311
3312 // Move Unaligned Integer
3313 let isAsmParserOnly = 1 in
3314   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3315                      "vlddqu\t{$src, $dst|$dst, $src}",
3316                      [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3317 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3318                    "lddqu\t{$src, $dst|$dst, $src}",
3319                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3320
3321 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3322                    (undef)),
3323           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3324
3325 // Several Move patterns
3326 let AddedComplexity = 5 in {
3327 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3328           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3329 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3330           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3331 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3332           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3333 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3334           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3335 }
3336
3337 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3338 let AddedComplexity = 15 in
3339 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3340           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3341 let AddedComplexity = 20 in
3342 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3343           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3344
3345 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3346 let AddedComplexity = 15 in
3347   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3348             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3349 let AddedComplexity = 20 in
3350   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3351             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3352
3353 //===---------------------------------------------------------------------===//
3354 // SSE3 - Arithmetic
3355 //===---------------------------------------------------------------------===//
3356
3357 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, bit Is2Addr = 1> {
3358   def rr : I<0xD0, MRMSrcReg,
3359        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3360        !if(Is2Addr,
3361            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3362            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3363        [(set VR128:$dst, (Int VR128:$src1,
3364                           VR128:$src2))]>;
3365   def rm : I<0xD0, MRMSrcMem,
3366        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
3367        !if(Is2Addr,
3368            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3369            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3370        [(set VR128:$dst, (Int VR128:$src1,
3371                           (memop addr:$src2)))]>;
3372
3373 }
3374
3375 let isAsmParserOnly = 1, Predicates = [HasSSE3, HasAVX],
3376   ExeDomain = SSEPackedDouble in {
3377   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", 0>, XD,
3378                               VEX_4V;
3379   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", 0>, OpSize,
3380                               VEX_4V;
3381 }
3382 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3383     ExeDomain = SSEPackedDouble in {
3384   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps">, XD;
3385   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd">, TB, OpSize;
3386 }
3387
3388 //===---------------------------------------------------------------------===//
3389 // SSE3 Instructions
3390 //===---------------------------------------------------------------------===//
3391
3392 // Horizontal ops
3393 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId, bit Is2Addr = 1>
3394   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3395        !if(Is2Addr,
3396          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3397          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3398          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
3399 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId, bit Is2Addr = 1>
3400   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
3401        !if(Is2Addr,
3402          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3403          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3404          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
3405 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId, bit Is2Addr = 1>
3406   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3407        !if(Is2Addr,
3408          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3409          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3410         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
3411 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId, bit Is2Addr = 1>
3412   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
3413        !if(Is2Addr,
3414          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3415          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3416       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
3417
3418 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE3] in {
3419   def VHADDPSrr : S3D_Intrr<0x7C, "vhaddps", int_x86_sse3_hadd_ps, 0>, VEX_4V;
3420   def VHADDPSrm : S3D_Intrm<0x7C, "vhaddps", int_x86_sse3_hadd_ps, 0>, VEX_4V;
3421   def VHADDPDrr : S3_Intrr <0x7C, "vhaddpd", int_x86_sse3_hadd_pd, 0>, VEX_4V;
3422   def VHADDPDrm : S3_Intrm <0x7C, "vhaddpd", int_x86_sse3_hadd_pd, 0>, VEX_4V;
3423   def VHSUBPSrr : S3D_Intrr<0x7D, "vhsubps", int_x86_sse3_hsub_ps, 0>, VEX_4V;
3424   def VHSUBPSrm : S3D_Intrm<0x7D, "vhsubps", int_x86_sse3_hsub_ps, 0>, VEX_4V;
3425   def VHSUBPDrr : S3_Intrr <0x7D, "vhsubpd", int_x86_sse3_hsub_pd, 0>, VEX_4V;
3426   def VHSUBPDrm : S3_Intrm <0x7D, "vhsubpd", int_x86_sse3_hsub_pd, 0>, VEX_4V;
3427 }
3428
3429 let Constraints = "$src1 = $dst" in {
3430   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
3431   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
3432   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
3433   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
3434   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
3435   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
3436   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
3437   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
3438 }
3439
3440 //===---------------------------------------------------------------------===//
3441 // SSSE3 - Packed Absolute Instructions
3442 //===---------------------------------------------------------------------===//
3443
3444 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3445 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3446                             PatFrag mem_frag64, PatFrag mem_frag128,
3447                             Intrinsic IntId64, Intrinsic IntId128> {
3448   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
3449                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3450                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
3451
3452   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
3453                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3454                    [(set VR64:$dst,
3455                      (IntId64 (bitconvert (mem_frag64 addr:$src))))]>;
3456
3457   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3458                     (ins VR128:$src),
3459                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3460                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3461                     OpSize;
3462
3463   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3464                     (ins i128mem:$src),
3465                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3466                     [(set VR128:$dst,
3467                       (IntId128
3468                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3469 }
3470
3471 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE3] in {
3472   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv8i8, memopv16i8,
3473                                   int_x86_ssse3_pabs_b,
3474                                   int_x86_ssse3_pabs_b_128>, VEX;
3475   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv4i16, memopv8i16,
3476                                   int_x86_ssse3_pabs_w,
3477                                   int_x86_ssse3_pabs_w_128>, VEX;
3478   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv2i32, memopv4i32,
3479                                   int_x86_ssse3_pabs_d,
3480                                   int_x86_ssse3_pabs_d_128>, VEX;
3481 }
3482
3483 defm PABSB       : SS3I_unop_rm_int<0x1C, "pabsb", memopv8i8, memopv16i8,
3484                                     int_x86_ssse3_pabs_b,
3485                                     int_x86_ssse3_pabs_b_128>;
3486 defm PABSW       : SS3I_unop_rm_int<0x1D, "pabsw", memopv4i16, memopv8i16,
3487                                     int_x86_ssse3_pabs_w,
3488                                     int_x86_ssse3_pabs_w_128>;
3489 defm PABSD       : SS3I_unop_rm_int<0x1E, "pabsd", memopv2i32, memopv4i32,
3490                                     int_x86_ssse3_pabs_d,
3491                                     int_x86_ssse3_pabs_d_128>;
3492
3493 //===---------------------------------------------------------------------===//
3494 // SSSE3 - Packed Binary Operator Instructions
3495 //===---------------------------------------------------------------------===//
3496
3497 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3498 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3499                              PatFrag mem_frag64, PatFrag mem_frag128,
3500                              Intrinsic IntId64, Intrinsic IntId128,
3501                              bit Is2Addr = 1> {
3502   let isCommutable = 1 in
3503   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
3504        (ins VR64:$src1, VR64:$src2),
3505        !if(Is2Addr,
3506          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3507          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3508        [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]>;
3509   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
3510        (ins VR64:$src1, i64mem:$src2),
3511        !if(Is2Addr,
3512          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3513          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3514        [(set VR64:$dst,
3515          (IntId64 VR64:$src1,
3516           (bitconvert (memopv8i8 addr:$src2))))]>;
3517
3518   let isCommutable = 1 in
3519   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3520        (ins VR128:$src1, VR128:$src2),
3521        !if(Is2Addr,
3522          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3523          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3524        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3525        OpSize;
3526   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3527        (ins VR128:$src1, i128mem:$src2),
3528        !if(Is2Addr,
3529          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3530          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3531        [(set VR128:$dst,
3532          (IntId128 VR128:$src1,
3533           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3534 }
3535
3536 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE3] in {
3537 let isCommutable = 0 in {
3538   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv4i16, memopv8i16,
3539                                       int_x86_ssse3_phadd_w,
3540                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3541   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv2i32, memopv4i32,
3542                                       int_x86_ssse3_phadd_d,
3543                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3544   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv4i16, memopv8i16,
3545                                       int_x86_ssse3_phadd_sw,
3546                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3547   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv4i16, memopv8i16,
3548                                       int_x86_ssse3_phsub_w,
3549                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3550   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv2i32, memopv4i32,
3551                                       int_x86_ssse3_phsub_d,
3552                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3553   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv4i16, memopv8i16,
3554                                       int_x86_ssse3_phsub_sw,
3555                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3556   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv8i8, memopv16i8,
3557                                       int_x86_ssse3_pmadd_ub_sw,
3558                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3559   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv8i8, memopv16i8,
3560                                       int_x86_ssse3_pshuf_b,
3561                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3562   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv8i8, memopv16i8,
3563                                       int_x86_ssse3_psign_b,
3564                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3565   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv4i16, memopv8i16,
3566                                       int_x86_ssse3_psign_w,
3567                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3568   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv2i32, memopv4i32,
3569                                       int_x86_ssse3_psign_d,
3570                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3571 }
3572 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv4i16, memopv8i16,
3573                                       int_x86_ssse3_pmul_hr_sw,
3574                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3575 }
3576
3577 // None of these have i8 immediate fields.
3578 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3579 let isCommutable = 0 in {
3580   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv4i16, memopv8i16,
3581                                      int_x86_ssse3_phadd_w,
3582                                      int_x86_ssse3_phadd_w_128>;
3583   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv2i32, memopv4i32,
3584                                      int_x86_ssse3_phadd_d,
3585                                      int_x86_ssse3_phadd_d_128>;
3586   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv4i16, memopv8i16,
3587                                      int_x86_ssse3_phadd_sw,
3588                                      int_x86_ssse3_phadd_sw_128>;
3589   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv4i16, memopv8i16,
3590                                      int_x86_ssse3_phsub_w,
3591                                      int_x86_ssse3_phsub_w_128>;
3592   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv2i32, memopv4i32,
3593                                      int_x86_ssse3_phsub_d,
3594                                      int_x86_ssse3_phsub_d_128>;
3595   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv4i16, memopv8i16,
3596                                      int_x86_ssse3_phsub_sw,
3597                                      int_x86_ssse3_phsub_sw_128>;
3598   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv8i8, memopv16i8,
3599                                      int_x86_ssse3_pmadd_ub_sw,
3600                                      int_x86_ssse3_pmadd_ub_sw_128>;
3601   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv8i8, memopv16i8,
3602                                      int_x86_ssse3_pshuf_b,
3603                                      int_x86_ssse3_pshuf_b_128>;
3604   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv8i8, memopv16i8,
3605                                      int_x86_ssse3_psign_b,
3606                                      int_x86_ssse3_psign_b_128>;
3607   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv4i16, memopv8i16,
3608                                      int_x86_ssse3_psign_w,
3609                                      int_x86_ssse3_psign_w_128>;
3610   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv2i32, memopv4i32,
3611                                        int_x86_ssse3_psign_d,
3612                                        int_x86_ssse3_psign_d_128>;
3613 }
3614 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv4i16, memopv8i16,
3615                                      int_x86_ssse3_pmul_hr_sw,
3616                                      int_x86_ssse3_pmul_hr_sw_128>;
3617 }
3618
3619 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3620           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3621 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3622           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3623
3624 //===---------------------------------------------------------------------===//
3625 // SSSE3 - Packed Align Instruction Patterns
3626 //===---------------------------------------------------------------------===//
3627
3628 multiclass sse3_palign<string asm, bit Is2Addr = 1> {
3629   def R64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
3630       (ins VR64:$src1, VR64:$src2, i8imm:$src3),
3631       !if(Is2Addr,
3632         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3633         !strconcat(asm,
3634                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3635       []>;
3636   def R64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
3637       (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
3638       !if(Is2Addr,
3639         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3640         !strconcat(asm,
3641                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3642       []>;
3643
3644   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3645       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3646       !if(Is2Addr,
3647         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3648         !strconcat(asm,
3649                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3650       []>, OpSize;
3651   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3652       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3653       !if(Is2Addr,
3654         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3655         !strconcat(asm,
3656                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3657       []>, OpSize;
3658 }
3659
3660 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE3] in
3661   defm VPALIGN : sse3_palign<"vpalignr", 0>, VEX_4V;
3662 let Constraints = "$src1 = $dst" in
3663   defm PALIGN : sse3_palign<"palignr">;
3664
3665 let AddedComplexity = 5 in {
3666
3667 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
3668           (PALIGNR64rr VR64:$src2, VR64:$src1,
3669                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3670           Requires<[HasSSSE3]>;
3671 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
3672           (PALIGNR64rr VR64:$src2, VR64:$src1,
3673                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3674           Requires<[HasSSSE3]>;
3675 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
3676           (PALIGNR64rr VR64:$src2, VR64:$src1,
3677                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3678           Requires<[HasSSSE3]>;
3679 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
3680           (PALIGNR64rr VR64:$src2, VR64:$src1,
3681                        (SHUFFLE_get_palign_imm VR64:$src3))>,
3682           Requires<[HasSSSE3]>;
3683
3684 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3685           (PALIGNR128rr VR128:$src2, VR128:$src1,
3686                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3687       Requires<[HasSSSE3]>;
3688 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3689           (PALIGNR128rr VR128:$src2, VR128:$src1,
3690                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3691       Requires<[HasSSSE3]>;
3692 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3693           (PALIGNR128rr VR128:$src2, VR128:$src1,
3694                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3695       Requires<[HasSSSE3]>;
3696 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3697           (PALIGNR128rr VR128:$src2, VR128:$src1,
3698                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3699       Requires<[HasSSSE3]>;
3700 }
3701
3702 //===---------------------------------------------------------------------===//
3703 // SSSE3 Misc Instructions
3704 //===---------------------------------------------------------------------===//
3705
3706 // Thread synchronization
3707 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
3708                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
3709 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
3710                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
3711
3712 //===---------------------------------------------------------------------===//
3713 // Non-Instruction Patterns
3714 //===---------------------------------------------------------------------===//
3715
3716 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3717 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3718 // combine.
3719 // Since these loads aren't folded into the fextend, we have to match it
3720 // explicitly here.
3721 let Predicates = [HasSSE2] in
3722  def : Pat<(fextend (loadf32 addr:$src)),
3723            (CVTSS2SDrm addr:$src)>;
3724
3725 // bit_convert
3726 let Predicates = [HasSSE2] in {
3727   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3728   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3729   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3730   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3731   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3732   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3733   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3734   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3735   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3736   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3737   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3738   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3739   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3740   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3741   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3742   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3743   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3744   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3745   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3746   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3747   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3748   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3749   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3750   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3751   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3752   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3753   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3754   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3755   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3756   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3757 }
3758
3759 // Move scalar to XMM zero-extended
3760 // movd to XMM register zero-extends
3761 let AddedComplexity = 15 in {
3762 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3763 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3764           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3765 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3766           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3767 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3768           (MOVSSrr (v4f32 (V_SET0PS)),
3769                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3770 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3771           (MOVSSrr (v4i32 (V_SET0PI)),
3772                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3773 }
3774
3775 // Splat v2f64 / v2i64
3776 let AddedComplexity = 10 in {
3777 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3778           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3779 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3780           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3781 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3782           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3783 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3784           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3785 }
3786
3787 // Special unary SHUFPSrri case.
3788 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3789           (SHUFPSrri VR128:$src1, VR128:$src1,
3790                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3791 let AddedComplexity = 5 in
3792 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3793           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3794       Requires<[HasSSE2]>;
3795 // Special unary SHUFPDrri case.
3796 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3797           (SHUFPDrri VR128:$src1, VR128:$src1,
3798                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3799       Requires<[HasSSE2]>;
3800 // Special unary SHUFPDrri case.
3801 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3802           (SHUFPDrri VR128:$src1, VR128:$src1,
3803                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3804       Requires<[HasSSE2]>;
3805 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3806 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3807           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3808       Requires<[HasSSE2]>;
3809
3810 // Special binary v4i32 shuffle cases with SHUFPS.
3811 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3812           (SHUFPSrri VR128:$src1, VR128:$src2,
3813                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3814            Requires<[HasSSE2]>;
3815 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3816           (SHUFPSrmi VR128:$src1, addr:$src2,
3817                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3818            Requires<[HasSSE2]>;
3819 // Special binary v2i64 shuffle cases using SHUFPDrri.
3820 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3821           (SHUFPDrri VR128:$src1, VR128:$src2,
3822                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3823           Requires<[HasSSE2]>;
3824
3825 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3826 let AddedComplexity = 15 in {
3827 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3828           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3829           Requires<[OptForSpeed, HasSSE2]>;
3830 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3831           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3832           Requires<[OptForSpeed, HasSSE2]>;
3833 }
3834 let AddedComplexity = 10 in {
3835 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3836           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3837 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3838           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3839 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3840           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3841 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3842           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3843 }
3844
3845 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3846 let AddedComplexity = 15 in {
3847 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3848           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3849           Requires<[OptForSpeed, HasSSE2]>;
3850 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3851           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3852           Requires<[OptForSpeed, HasSSE2]>;
3853 }
3854 let AddedComplexity = 10 in {
3855 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3856           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3857 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3858           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3859 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3860           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3861 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3862           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3863 }
3864
3865 let AddedComplexity = 20 in {
3866 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3867 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3868           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3869
3870 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3871 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3872           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3873
3874 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3875 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3876           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3877 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3878           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3879 }
3880
3881 let AddedComplexity = 20 in {
3882 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3883 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3884           (MOVLPSrm VR128:$src1, addr:$src2)>;
3885 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3886           (MOVLPDrm VR128:$src1, addr:$src2)>;
3887 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3888           (MOVLPSrm VR128:$src1, addr:$src2)>;
3889 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3890           (MOVLPDrm VR128:$src1, addr:$src2)>;
3891 }
3892
3893 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3894 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3895           (MOVLPSmr addr:$src1, VR128:$src2)>;
3896 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3897           (MOVLPDmr addr:$src1, VR128:$src2)>;
3898 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3899                  addr:$src1),
3900           (MOVLPSmr addr:$src1, VR128:$src2)>;
3901 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3902           (MOVLPDmr addr:$src1, VR128:$src2)>;
3903
3904 let AddedComplexity = 15 in {
3905 // Setting the lowest element in the vector.
3906 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3907           (MOVSSrr (v4i32 VR128:$src1),
3908                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3909 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3910           (MOVSDrr (v2i64 VR128:$src1),
3911                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3912
3913 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3914 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3915           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3916       Requires<[HasSSE2]>;
3917 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3918           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3919       Requires<[HasSSE2]>;
3920 }
3921
3922 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3923 // fall back to this for SSE1)
3924 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3925           (SHUFPSrri VR128:$src2, VR128:$src1,
3926                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3927
3928 // Set lowest element and zero upper elements.
3929 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3930           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3931
3932 // Some special case pandn patterns.
3933 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3934                   VR128:$src2)),
3935           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3936 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3937                   VR128:$src2)),
3938           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3939 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3940                   VR128:$src2)),
3941           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3942
3943 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3944                   (memop addr:$src2))),
3945           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3946 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3947                   (memop addr:$src2))),
3948           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3949 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3950                   (memop addr:$src2))),
3951           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3952
3953 // vector -> vector casts
3954 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3955           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3956 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3957           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3958 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3959           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3960 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3961           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3962
3963 // Use movaps / movups for SSE integer load / store (one byte shorter).
3964 def : Pat<(alignedloadv4i32 addr:$src),
3965           (MOVAPSrm addr:$src)>;
3966 def : Pat<(loadv4i32 addr:$src),
3967           (MOVUPSrm addr:$src)>;
3968 def : Pat<(alignedloadv2i64 addr:$src),
3969           (MOVAPSrm addr:$src)>;
3970 def : Pat<(loadv2i64 addr:$src),
3971           (MOVUPSrm addr:$src)>;
3972
3973 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3974           (MOVAPSmr addr:$dst, VR128:$src)>;
3975 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3976           (MOVAPSmr addr:$dst, VR128:$src)>;
3977 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3978           (MOVAPSmr addr:$dst, VR128:$src)>;
3979 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3980           (MOVAPSmr addr:$dst, VR128:$src)>;
3981 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3982           (MOVUPSmr addr:$dst, VR128:$src)>;
3983 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3984           (MOVUPSmr addr:$dst, VR128:$src)>;
3985 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3986           (MOVUPSmr addr:$dst, VR128:$src)>;
3987 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3988           (MOVUPSmr addr:$dst, VR128:$src)>;
3989
3990 //===----------------------------------------------------------------------===//
3991 // SSE4.1 - Packed Move with Sign/Zero Extend
3992 //===----------------------------------------------------------------------===//
3993
3994 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3995   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3996                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3997                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3998
3999   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4000                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4001        [(set VR128:$dst,
4002          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4003        OpSize;
4004 }
4005
4006 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4007 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4008                                      VEX;
4009 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4010                                      VEX;
4011 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4012                                      VEX;
4013 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4014                                      VEX;
4015 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4016                                      VEX;
4017 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4018                                      VEX;
4019 }
4020
4021 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4022 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4023 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4024 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4025 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4026 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4027
4028 // Common patterns involving scalar load.
4029 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4030           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4031 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4032           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4033
4034 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4035           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4036 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4037           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4038
4039 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4040           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4041 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4042           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4043
4044 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4045           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4046 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4047           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4048
4049 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4050           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4051 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4052           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4053
4054 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4055           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4056 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4057           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4058
4059
4060 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4061   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4062                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4063                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4064
4065   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4066                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4067        [(set VR128:$dst,
4068          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4069           OpSize;
4070 }
4071
4072 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4073 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4074                                      VEX;
4075 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4076                                      VEX;
4077 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4078                                      VEX;
4079 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4080                                      VEX;
4081 }
4082
4083 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4084 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4085 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4086 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4087
4088 // Common patterns involving scalar load
4089 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4090           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4091 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4092           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4093
4094 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4095           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4096 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4097           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4098
4099
4100 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4101   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4102                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4103                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4104
4105   // Expecting a i16 load any extended to i32 value.
4106   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4107                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4108                  [(set VR128:$dst, (IntId (bitconvert
4109                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4110                  OpSize;
4111 }
4112
4113 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4114 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4115                                      VEX;
4116 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4117                                      VEX;
4118 }
4119 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4120 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4121
4122 // Common patterns involving scalar load
4123 def : Pat<(int_x86_sse41_pmovsxbq
4124             (bitconvert (v4i32 (X86vzmovl
4125                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4126           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4127
4128 def : Pat<(int_x86_sse41_pmovzxbq
4129             (bitconvert (v4i32 (X86vzmovl
4130                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4131           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4132
4133 //===----------------------------------------------------------------------===//
4134 // SSE4.1 - Extract Instructions
4135 //===----------------------------------------------------------------------===//
4136
4137 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4138 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4139   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4140                  (ins VR128:$src1, i32i8imm:$src2),
4141                  !strconcat(OpcodeStr,
4142                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4143                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4144                  OpSize;
4145   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4146                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4147                  !strconcat(OpcodeStr,
4148                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4149                  []>, OpSize;
4150 // FIXME:
4151 // There's an AssertZext in the way of writing the store pattern
4152 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4153 }
4154
4155 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4156   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4157
4158 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4159
4160
4161 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4162 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4163   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4164                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4165                  !strconcat(OpcodeStr,
4166                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4167                  []>, OpSize;
4168 // FIXME:
4169 // There's an AssertZext in the way of writing the store pattern
4170 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4171 }
4172
4173 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4174   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4175
4176 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4177
4178
4179 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4180 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4181   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4182                  (ins VR128:$src1, i32i8imm:$src2),
4183                  !strconcat(OpcodeStr,
4184                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4185                  [(set GR32:$dst,
4186                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4187   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4188                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4189                  !strconcat(OpcodeStr,
4190                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4191                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4192                           addr:$dst)]>, OpSize;
4193 }
4194
4195 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4196   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4197
4198 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4199
4200 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4201 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4202   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4203                  (ins VR128:$src1, i32i8imm:$src2),
4204                  !strconcat(OpcodeStr,
4205                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4206                  [(set GR64:$dst,
4207                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4208   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4209                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4210                  !strconcat(OpcodeStr,
4211                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4212                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4213                           addr:$dst)]>, OpSize, REX_W;
4214 }
4215
4216 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4217   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4218
4219 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4220
4221 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4222 /// destination
4223 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4224   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4225                  (ins VR128:$src1, i32i8imm:$src2),
4226                  !strconcat(OpcodeStr,
4227                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4228                  [(set GR32:$dst,
4229                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4230            OpSize;
4231   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4232                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4233                  !strconcat(OpcodeStr,
4234                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4235                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4236                           addr:$dst)]>, OpSize;
4237 }
4238
4239 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4240   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4241 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4242
4243 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4244 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4245                                               imm:$src2))),
4246                  addr:$dst),
4247           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4248          Requires<[HasSSE41]>;
4249
4250 //===----------------------------------------------------------------------===//
4251 // SSE4.1 - Insert Instructions
4252 //===----------------------------------------------------------------------===//
4253
4254 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4255   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4256       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4257       !if(Is2Addr,
4258         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4259         !strconcat(asm,
4260                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4261       [(set VR128:$dst,
4262         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4263   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4264       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4265       !if(Is2Addr,
4266         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4267         !strconcat(asm,
4268                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4269       [(set VR128:$dst,
4270         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4271                    imm:$src3))]>, OpSize;
4272 }
4273
4274 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4275   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4276 let Constraints = "$src1 = $dst" in
4277   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4278
4279 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4280   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4281       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4282       !if(Is2Addr,
4283         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4284         !strconcat(asm,
4285                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4286       [(set VR128:$dst,
4287         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4288       OpSize;
4289   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4290       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4291       !if(Is2Addr,
4292         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4293         !strconcat(asm,
4294                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4295       [(set VR128:$dst,
4296         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4297                           imm:$src3)))]>, OpSize;
4298 }
4299
4300 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4301   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4302 let Constraints = "$src1 = $dst" in
4303   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4304
4305 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4306   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4307       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4308       !if(Is2Addr,
4309         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4310         !strconcat(asm,
4311                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4312       [(set VR128:$dst,
4313         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4314       OpSize;
4315   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4316       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4317       !if(Is2Addr,
4318         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4319         !strconcat(asm,
4320                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4321       [(set VR128:$dst,
4322         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4323                           imm:$src3)))]>, OpSize;
4324 }
4325
4326 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4327   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4328 let Constraints = "$src1 = $dst" in
4329   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4330
4331 // insertps has a few different modes, there's the first two here below which
4332 // are optimized inserts that won't zero arbitrary elements in the destination
4333 // vector. The next one matches the intrinsic and could zero arbitrary elements
4334 // in the target vector.
4335 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4336   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4337       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4338       !if(Is2Addr,
4339         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4340         !strconcat(asm,
4341                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4342       [(set VR128:$dst,
4343         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4344       OpSize;
4345   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4346       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4347       !if(Is2Addr,
4348         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4349         !strconcat(asm,
4350                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4351       [(set VR128:$dst,
4352         (X86insrtps VR128:$src1,
4353                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4354                     imm:$src3))]>, OpSize;
4355 }
4356
4357 let Constraints = "$src1 = $dst" in
4358   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4359 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4360   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4361
4362 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4363           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
4364
4365 //===----------------------------------------------------------------------===//
4366 // SSE4.1 - Round Instructions
4367 //===----------------------------------------------------------------------===//
4368
4369 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
4370                             string OpcodeStr,
4371                             Intrinsic V4F32Int,
4372                             Intrinsic V2F64Int> {
4373   // Intrinsic operation, reg.
4374   // Vector intrinsic operation, reg
4375   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
4376                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4377                     !strconcat(OpcodeStr,
4378                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4379                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
4380                     OpSize;
4381
4382   // Vector intrinsic operation, mem
4383   def PSm_Int : Ii8<opcps, MRMSrcMem,
4384                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
4385                     !strconcat(OpcodeStr,
4386                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4387                     [(set VR128:$dst,
4388                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
4389                     TA, OpSize,
4390                 Requires<[HasSSE41]>;
4391
4392   // Vector intrinsic operation, reg
4393   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
4394                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4395                     !strconcat(OpcodeStr,
4396                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4397                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
4398                     OpSize;
4399
4400   // Vector intrinsic operation, mem
4401   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
4402                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
4403                     !strconcat(OpcodeStr,
4404                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4405                     [(set VR128:$dst,
4406                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
4407                     OpSize;
4408 }
4409
4410 multiclass sse41_fp_unop_rm_avx<bits<8> opcps, bits<8> opcpd,
4411                                 string OpcodeStr> {
4412   // Intrinsic operation, reg.
4413   // Vector intrinsic operation, reg
4414   def PSr : SS4AIi8<opcps, MRMSrcReg,
4415                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4416                     !strconcat(OpcodeStr,
4417                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4418                     []>, OpSize;
4419
4420   // Vector intrinsic operation, mem
4421   def PSm : Ii8<opcps, MRMSrcMem,
4422                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
4423                     !strconcat(OpcodeStr,
4424                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4425                     []>, TA, OpSize, Requires<[HasSSE41]>;
4426
4427   // Vector intrinsic operation, reg
4428   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4429                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4430                     !strconcat(OpcodeStr,
4431                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4432                     []>, OpSize;
4433
4434   // Vector intrinsic operation, mem
4435   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4436                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
4437                     !strconcat(OpcodeStr,
4438                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4439                     []>, OpSize;
4440 }
4441
4442 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4443                             string OpcodeStr,
4444                             Intrinsic F32Int,
4445                             Intrinsic F64Int, bit Is2Addr = 1> {
4446   // Intrinsic operation, reg.
4447   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
4448         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4449         !if(Is2Addr,
4450             !strconcat(OpcodeStr,
4451                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4452             !strconcat(OpcodeStr,
4453                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4454         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4455         OpSize;
4456
4457   // Intrinsic operation, mem.
4458   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
4459         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4460         !if(Is2Addr,
4461             !strconcat(OpcodeStr,
4462                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4463             !strconcat(OpcodeStr,
4464                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4465         [(set VR128:$dst,
4466              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4467         OpSize;
4468
4469   // Intrinsic operation, reg.
4470   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
4471         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4472         !if(Is2Addr,
4473             !strconcat(OpcodeStr,
4474                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4475             !strconcat(OpcodeStr,
4476                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4477         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4478         OpSize;
4479
4480   // Intrinsic operation, mem.
4481   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
4482         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4483         !if(Is2Addr,
4484             !strconcat(OpcodeStr,
4485                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4486             !strconcat(OpcodeStr,
4487                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4488         [(set VR128:$dst,
4489               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4490         OpSize;
4491 }
4492
4493 multiclass sse41_fp_binop_rm_avx<bits<8> opcss, bits<8> opcsd,
4494                                  string OpcodeStr> {
4495   // Intrinsic operation, reg.
4496   def SSr : SS4AIi8<opcss, MRMSrcReg,
4497         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4498         !strconcat(OpcodeStr,
4499                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4500         []>, OpSize;
4501
4502   // Intrinsic operation, mem.
4503   def SSm : SS4AIi8<opcss, MRMSrcMem,
4504         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4505         !strconcat(OpcodeStr,
4506                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4507         []>, OpSize;
4508
4509   // Intrinsic operation, reg.
4510   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4511         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4512             !strconcat(OpcodeStr,
4513                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4514         []>, OpSize;
4515
4516   // Intrinsic operation, mem.
4517   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4518         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4519             !strconcat(OpcodeStr,
4520                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4521         []>, OpSize;
4522 }
4523
4524 // FP round - roundss, roundps, roundsd, roundpd
4525 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4526   // Intrinsic form
4527   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround",
4528                                 int_x86_sse41_round_ps, int_x86_sse41_round_pd>,
4529                                 VEX;
4530   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4531                                 int_x86_sse41_round_ss, int_x86_sse41_round_sd,
4532                                 0>, VEX_4V;
4533   // Instructions for the assembler
4534   defm VROUND  : sse41_fp_unop_rm_avx<0x08, 0x09, "vround">, VEX;
4535   defm VROUND  : sse41_fp_binop_rm_avx<0x0A, 0x0B, "vround">, VEX_4V;
4536 }
4537
4538 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
4539                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4540 let Constraints = "$src1 = $dst" in
4541 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4542                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4543
4544 //===----------------------------------------------------------------------===//
4545 // SSE4.1 - Misc Instructions
4546 //===----------------------------------------------------------------------===//
4547
4548 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4549 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4550                                  Intrinsic IntId128> {
4551   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4552                     (ins VR128:$src),
4553                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4554                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4555   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4556                      (ins i128mem:$src),
4557                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4558                      [(set VR128:$dst,
4559                        (IntId128
4560                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4561 }
4562
4563 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4564 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4565                                          int_x86_sse41_phminposuw>, VEX;
4566 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4567                                          int_x86_sse41_phminposuw>;
4568
4569 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4570 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4571                               Intrinsic IntId128, bit Is2Addr = 1> {
4572   let isCommutable = 1 in
4573   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4574        (ins VR128:$src1, VR128:$src2),
4575        !if(Is2Addr,
4576            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4577            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4578        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4579   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4580        (ins VR128:$src1, i128mem:$src2),
4581        !if(Is2Addr,
4582            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4583            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4584        [(set VR128:$dst,
4585          (IntId128 VR128:$src1,
4586           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4587 }
4588
4589 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4590   let isCommutable = 0 in
4591   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4592                                                          0>, VEX_4V;
4593   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4594                                                          0>, VEX_4V;
4595   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4596                                                          0>, VEX_4V;
4597   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4598                                                          0>, VEX_4V;
4599   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4600                                                          0>, VEX_4V;
4601   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4602                                                          0>, VEX_4V;
4603   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4604                                                          0>, VEX_4V;
4605   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4606                                                          0>, VEX_4V;
4607   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4608                                                          0>, VEX_4V;
4609   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4610                                                          0>, VEX_4V;
4611   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4612                                                          0>, VEX_4V;
4613 }
4614
4615 let Constraints = "$src1 = $dst" in {
4616   let isCommutable = 0 in
4617   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4618   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4619   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4620   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4621   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4622   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4623   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4624   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4625   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4626   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4627   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4628 }
4629
4630 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4631           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4632 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4633           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4634
4635 /// SS48I_binop_rm - Simple SSE41 binary operator.
4636 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4637                         ValueType OpVT, bit Is2Addr = 1> {
4638   let isCommutable = 1 in
4639   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4640        (ins VR128:$src1, VR128:$src2),
4641        !if(Is2Addr,
4642            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4643            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4644        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4645        OpSize;
4646   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4647        (ins VR128:$src1, i128mem:$src2),
4648        !if(Is2Addr,
4649            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4650            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4651        [(set VR128:$dst, (OpNode VR128:$src1,
4652                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4653        OpSize;
4654 }
4655
4656 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4657   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4658 let Constraints = "$src1 = $dst" in
4659   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4660
4661 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4662 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4663                                Intrinsic IntId128, bit Is2Addr = 1> {
4664   let isCommutable = 1 in
4665   def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4666         (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4667         !if(Is2Addr,
4668             !strconcat(OpcodeStr,
4669                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4670             !strconcat(OpcodeStr,
4671                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4672         [(set VR128:$dst,
4673           (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
4674         OpSize;
4675   def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4676         (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
4677         !if(Is2Addr,
4678             !strconcat(OpcodeStr,
4679                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4680             !strconcat(OpcodeStr,
4681                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4682         [(set VR128:$dst,
4683           (IntId128 VR128:$src1,
4684            (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
4685         OpSize;
4686 }
4687
4688 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4689   let isCommutable = 0 in {
4690   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4691                                                         0>, VEX_4V;
4692   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4693                                                         0>, VEX_4V;
4694   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4695                                                         0>, VEX_4V;
4696   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4697                                                         0>, VEX_4V;
4698   }
4699   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4700                                                         0>, VEX_4V;
4701   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4702                                                         0>, VEX_4V;
4703 }
4704
4705 let Constraints = "$src1 = $dst" in {
4706   let isCommutable = 0 in {
4707   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps>;
4708   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd>;
4709   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw>;
4710   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw>;
4711   }
4712   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps>;
4713   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd>;
4714 }
4715
4716 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4717 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4718   multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr> {
4719     def rr : I<opc, MRMSrcReg, (outs VR128:$dst),
4720                     (ins VR128:$src1, VR128:$src2, VR128:$src3),
4721                     !strconcat(OpcodeStr,
4722                      "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4723                      [], SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4724
4725     def rm : I<opc, MRMSrcMem, (outs VR128:$dst),
4726                     (ins VR128:$src1, i128mem:$src2, VR128:$src3),
4727                     !strconcat(OpcodeStr,
4728                      "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4729                      [], SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4730   }
4731 }
4732
4733 defm VBLENDVPD : SS41I_quaternary_int_avx<0x4B, "vblendvpd">;
4734 defm VBLENDVPS : SS41I_quaternary_int_avx<0x4A, "vblendvps">;
4735 defm VPBLENDVB : SS41I_quaternary_int_avx<0x4C, "vpblendvb">;
4736
4737 /// SS41I_ternary_int - SSE 4.1 ternary operator
4738 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4739   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4740     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4741                     (ins VR128:$src1, VR128:$src2),
4742                     !strconcat(OpcodeStr,
4743                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4744                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4745                     OpSize;
4746
4747     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4748                     (ins VR128:$src1, i128mem:$src2),
4749                     !strconcat(OpcodeStr,
4750                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
4751                     [(set VR128:$dst,
4752                       (IntId VR128:$src1,
4753                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4754   }
4755 }
4756
4757 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4758 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4759 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4760
4761 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4762 // the intel intrinsic that corresponds to this.
4763 let Defs = [EFLAGS], isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in {
4764 def VPTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4765                     "vptest\t{$src2, $src1|$src1, $src2}",
4766                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
4767               OpSize, VEX;
4768 def VPTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
4769                     "vptest\t{$src2, $src1|$src1, $src2}",
4770                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
4771               OpSize, VEX;
4772 }
4773
4774 let Defs = [EFLAGS] in {
4775 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4776                     "ptest \t{$src2, $src1|$src1, $src2}",
4777                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
4778               OpSize;
4779 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
4780                     "ptest \t{$src2, $src1|$src1, $src2}",
4781                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
4782               OpSize;
4783 }
4784
4785 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE41] in
4786 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4787                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4788                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4789                        OpSize, VEX;
4790 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4791                        "movntdqa\t{$src, $dst|$dst, $src}",
4792                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4793                        OpSize;
4794
4795 //===----------------------------------------------------------------------===//
4796 // SSE4.2 - Compare Instructions
4797 //===----------------------------------------------------------------------===//
4798
4799 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4800 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4801                               Intrinsic IntId128, bit Is2Addr = 1> {
4802   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4803        (ins VR128:$src1, VR128:$src2),
4804        !if(Is2Addr,
4805            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4806            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4807        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4808        OpSize;
4809   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4810        (ins VR128:$src1, i128mem:$src2),
4811        !if(Is2Addr,
4812            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4813            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4814        [(set VR128:$dst,
4815          (IntId128 VR128:$src1,
4816           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4817 }
4818
4819 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE42] in
4820   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4821                                      0>, VEX_4V;
4822 let Constraints = "$src1 = $dst" in
4823   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4824
4825 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4826           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4827 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4828           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4829
4830 //===----------------------------------------------------------------------===//
4831 // SSE4.2 - String/text Processing Instructions
4832 //===----------------------------------------------------------------------===//
4833
4834 // Packed Compare Implicit Length Strings, Return Mask
4835 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4836   def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
4837     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4838     "#PCMPISTRM128rr PSEUDO!",
4839     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4840                                                   imm:$src3))]>, OpSize;
4841   def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
4842     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4843     "#PCMPISTRM128rm PSEUDO!",
4844     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4845                           VR128:$src1, (load addr:$src2), imm:$src3))]>, OpSize;
4846 }
4847
4848 let Defs = [XMM0, EFLAGS], isAsmParserOnly = 1,
4849     Predicates = [HasAVX, HasSSE42] in {
4850   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4851       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4852       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4853   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4854       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4855       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4856 }
4857
4858 let Defs = [XMM0, EFLAGS] in {
4859   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4860       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4861       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4862   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4863       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4864       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4865 }
4866
4867 // Packed Compare Explicit Length Strings, Return Mask
4868 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4869   def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
4870     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4871     "#PCMPESTRM128rr PSEUDO!",
4872     [(set VR128:$dst,
4873           (int_x86_sse42_pcmpestrm128
4874            VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
4875
4876   def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
4877     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4878     "#PCMPESTRM128rm PSEUDO!",
4879     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4880                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
4881     OpSize;
4882 }
4883
4884 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE42],
4885     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4886   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4887       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4888       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4889   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4890       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4891       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4892 }
4893
4894 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4895   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4896       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4897       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4898   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4899       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4900       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4901 }
4902
4903 // Packed Compare Implicit Length Strings, Return Index
4904 let Defs = [ECX, EFLAGS] in {
4905   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
4906     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4907       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4908       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4909       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4910        (implicit EFLAGS)]>, OpSize;
4911     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4912       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4913       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4914       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4915        (implicit EFLAGS)]>, OpSize;
4916   }
4917 }
4918
4919 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE42] in {
4920 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
4921                                     VEX;
4922 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
4923                                     VEX;
4924 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
4925                                     VEX;
4926 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
4927                                     VEX;
4928 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
4929                                     VEX;
4930 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
4931                                     VEX;
4932 }
4933
4934 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4935 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4936 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4937 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4938 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4939 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4940
4941 // Packed Compare Explicit Length Strings, Return Index
4942 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
4943   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
4944     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4945       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4946       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4947       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4948        (implicit EFLAGS)]>, OpSize;
4949     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4950       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4951       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4952        [(set ECX,
4953              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4954         (implicit EFLAGS)]>, OpSize;
4955   }
4956 }
4957
4958 let isAsmParserOnly = 1, Predicates = [HasAVX, HasSSE42] in {
4959 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
4960                                     VEX;
4961 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
4962                                     VEX;
4963 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
4964                                     VEX;
4965 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
4966                                     VEX;
4967 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
4968                                     VEX;
4969 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
4970                                     VEX;
4971 }
4972
4973 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
4974 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
4975 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
4976 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
4977 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
4978 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
4979
4980 //===----------------------------------------------------------------------===//
4981 // SSE4.2 - CRC Instructions
4982 //===----------------------------------------------------------------------===//
4983
4984 // No CRC instructions have AVX equivalents
4985
4986 // crc intrinsic instruction
4987 // This set of instructions are only rm, the only difference is the size
4988 // of r and m.
4989 let Constraints = "$src1 = $dst" in {
4990   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
4991                       (ins GR32:$src1, i8mem:$src2),
4992                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4993                        [(set GR32:$dst,
4994                          (int_x86_sse42_crc32_8 GR32:$src1,
4995                          (load addr:$src2)))]>;
4996   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
4997                       (ins GR32:$src1, GR8:$src2),
4998                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
4999                        [(set GR32:$dst,
5000                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
5001   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5002                       (ins GR32:$src1, i16mem:$src2),
5003                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5004                        [(set GR32:$dst,
5005                          (int_x86_sse42_crc32_16 GR32:$src1,
5006                          (load addr:$src2)))]>,
5007                          OpSize;
5008   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5009                       (ins GR32:$src1, GR16:$src2),
5010                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5011                        [(set GR32:$dst,
5012                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
5013                          OpSize;
5014   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5015                       (ins GR32:$src1, i32mem:$src2),
5016                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5017                        [(set GR32:$dst,
5018                          (int_x86_sse42_crc32_32 GR32:$src1,
5019                          (load addr:$src2)))]>;
5020   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5021                       (ins GR32:$src1, GR32:$src2),
5022                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5023                        [(set GR32:$dst,
5024                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
5025   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5026                       (ins GR64:$src1, i8mem:$src2),
5027                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5028                        [(set GR64:$dst,
5029                          (int_x86_sse42_crc64_8 GR64:$src1,
5030                          (load addr:$src2)))]>,
5031                          REX_W;
5032   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5033                       (ins GR64:$src1, GR8:$src2),
5034                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5035                        [(set GR64:$dst,
5036                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
5037                          REX_W;
5038   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5039                       (ins GR64:$src1, i64mem:$src2),
5040                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5041                        [(set GR64:$dst,
5042                          (int_x86_sse42_crc64_64 GR64:$src1,
5043                          (load addr:$src2)))]>,
5044                          REX_W;
5045   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5046                       (ins GR64:$src1, GR64:$src2),
5047                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5048                        [(set GR64:$dst,
5049                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
5050                          REX_W;
5051 }
5052
5053 //===----------------------------------------------------------------------===//
5054 // AES-NI Instructions
5055 //===----------------------------------------------------------------------===//
5056
5057 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5058                               Intrinsic IntId128, bit Is2Addr = 1> {
5059   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5060        (ins VR128:$src1, VR128:$src2),
5061        !if(Is2Addr,
5062            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5063            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5064        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5065        OpSize;
5066   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5067        (ins VR128:$src1, i128mem:$src2),
5068        !if(Is2Addr,
5069            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5070            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5071        [(set VR128:$dst,
5072          (IntId128 VR128:$src1,
5073           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5074 }
5075
5076 // Perform One Round of an AES Encryption/Decryption Flow
5077 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5078   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5079                          int_x86_aesni_aesenc, 0>, VEX_4V;
5080   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5081                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5082   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5083                          int_x86_aesni_aesdec, 0>, VEX_4V;
5084   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5085                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5086 }
5087
5088 let Constraints = "$src1 = $dst" in {
5089   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5090                          int_x86_aesni_aesenc>;
5091   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5092                          int_x86_aesni_aesenclast>;
5093   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5094                          int_x86_aesni_aesdec>;
5095   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5096                          int_x86_aesni_aesdeclast>;
5097 }
5098
5099 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5100           (AESENCrr VR128:$src1, VR128:$src2)>;
5101 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5102           (AESENCrm VR128:$src1, addr:$src2)>;
5103 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5104           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5105 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5106           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5107 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5108           (AESDECrr VR128:$src1, VR128:$src2)>;
5109 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5110           (AESDECrm VR128:$src1, addr:$src2)>;
5111 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5112           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5113 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5114           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5115
5116 // Perform the AES InvMixColumn Transformation
5117 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5118   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5119       (ins VR128:$src1),
5120       "vaesimc\t{$src1, $dst|$dst, $src1}",
5121       [(set VR128:$dst,
5122         (int_x86_aesni_aesimc VR128:$src1))]>,
5123       OpSize, VEX;
5124   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5125       (ins i128mem:$src1),
5126       "vaesimc\t{$src1, $dst|$dst, $src1}",
5127       [(set VR128:$dst,
5128         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5129       OpSize, VEX;
5130 }
5131 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5132   (ins VR128:$src1),
5133   "aesimc\t{$src1, $dst|$dst, $src1}",
5134   [(set VR128:$dst,
5135     (int_x86_aesni_aesimc VR128:$src1))]>,
5136   OpSize;
5137 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5138   (ins i128mem:$src1),
5139   "aesimc\t{$src1, $dst|$dst, $src1}",
5140   [(set VR128:$dst,
5141     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5142   OpSize;
5143
5144 // AES Round Key Generation Assist
5145 let isAsmParserOnly = 1, Predicates = [HasAVX, HasAES] in {
5146   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5147       (ins VR128:$src1, i8imm:$src2),
5148       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5149       [(set VR128:$dst,
5150         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5151       OpSize, VEX;
5152   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5153       (ins i128mem:$src1, i8imm:$src2),
5154       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5155       [(set VR128:$dst,
5156         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5157                                         imm:$src2))]>,
5158       OpSize, VEX;
5159 }
5160 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5161   (ins VR128:$src1, i8imm:$src2),
5162   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5163   [(set VR128:$dst,
5164     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5165   OpSize;
5166 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5167   (ins i128mem:$src1, i8imm:$src2),
5168   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5169   [(set VR128:$dst,
5170     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5171                                     imm:$src2))]>,
5172   OpSize;