lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  25 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  26 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  33 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  36 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  37 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  38                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  39 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  42                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  43                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  44 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  45                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  46                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  47 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  48                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  49                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  50 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  51                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  52 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  53                         [SDNPHasChain, SDNPMayLoad]>;
  54
  55 //===----------------------------------------------------------------------===//
  56 // SSE Complex Patterns
  57 //===----------------------------------------------------------------------===//
  58
  59 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  60 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  61 // forms.
  62 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  63                                   [SDNPHasChain, SDNPMayLoad]>;
  64 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  65                                   [SDNPHasChain, SDNPMayLoad]>;
  66
  67 def ssmem : Operand<v4f32> {
  68   let PrintMethod = "printf32mem";
  69   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  70 }
  71 def sdmem : Operand<v2f64> {
  72   let PrintMethod = "printf64mem";
  73   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  74 }
  75
  76 //===----------------------------------------------------------------------===//
  77 // SSE pattern fragments
  78 //===----------------------------------------------------------------------===//
  79
  80 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  81 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  82 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  83 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  84
  85 // Like 'store', but always requires vector alignment.
  86 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
  87                            (st node:$val, node:$ptr), [{
  88   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
  89     return !ST->isTruncatingStore() &&
  90            ST->getAddressingMode() == ISD::UNINDEXED &&
  91            ST->getAlignment() >= 16;
  92   return false;
  93 }]>;
  94
  95 // Like 'load', but always requires vector alignment.
  96 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
  97   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
  98     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
  99            LD->getAddressingMode() == ISD::UNINDEXED &&
 100            LD->getAlignment() >= 16;
 101   return false;
 102 }]>;
 103
 104 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 105 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 106 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 107 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 108 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 109 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 110
 111 // Like 'load', but uses special alignment checks suitable for use in
 112 // memory operands in most SSE instructions, which are required to
 113 // be naturally aligned on some targets but not on others.
 114 // FIXME: Actually implement support for targets that don't require the
 115 //        alignment. This probably wants a subtarget predicate.
 116 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 117   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 118     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 119            LD->getAddressingMode() == ISD::UNINDEXED &&
 120            LD->getAlignment() >= 16;
 121   return false;
 122 }]>;
 123
 124 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 125 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 126 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 127 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 128 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 129 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 130 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 131
 132 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 133 // 16-byte boundary.
 134 // FIXME: 8 byte alignment for mmx reads is not required
 135 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 136   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 137     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 138            LD->getAddressingMode() == ISD::UNINDEXED &&
 139            LD->getAlignment() >= 8;
 140   return false;
 141 }]>;
 142
 143 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 144 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 145 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 146 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 147
 148 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 149 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 150 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 151 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 152 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 153 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 154
 155 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 156   return N->isExactlyValue(+0.0);
 157 }]>;
 158
 159 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 160   // Transformation function: imm >> 3
 161   return getI32Imm(N->getValue() >> 3);
 162 }]>;
 163
 164 def SSE_CC_imm  : SDNodeXForm<cond, [{
 165   unsigned Val;
 166   switch (N->get()) {
 167   default: Val = 0; assert(0 && "Unexpected CondCode"); break;
 168   case ISD::SETOEQ: Val = 0; break;
 169   case ISD::SETOLT: Val = 1; break;
 170   case ISD::SETOLE: Val = 2; break;
 171   case ISD::SETUO:  Val = 3; break;
 172   case ISD::SETONE: Val = 4; break;
 173   case ISD::SETOGE: Val = 5; break;
 174   case ISD::SETOGT: Val = 6; break;
 175   case ISD::SETO:   Val = 7; break;
 176   }
 177   return getI8Imm(Val);
 178 }]>;
 179
 180 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 181 // SHUFP* etc. imm.
 182 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 183   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 184 }]>;
 185
 186 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 187 // PSHUFHW imm.
 188 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 189   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 190 }]>;
 191
 192 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 193 // PSHUFLW imm.
 194 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 195   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 196 }]>;
 197
 198 def SSE_splat_mask : PatLeaf<(build_vector), [{
 199   return X86::isSplatMask(N);
 200 }], SHUFFLE_get_shuf_imm>;
 201
 202 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 203   return X86::isSplatLoMask(N);
 204 }]>;
 205
 206 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 207   return X86::isMOVHLPSMask(N);
 208 }]>;
 209
 210 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 211   return X86::isMOVHLPS_v_undef_Mask(N);
 212 }]>;
 213
 214 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 215   return X86::isMOVHPMask(N);
 216 }]>;
 217
 218 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 219   return X86::isMOVLPMask(N);
 220 }]>;
 221
 222 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 223   return X86::isMOVLMask(N);
 224 }]>;
 225
 226 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 227   return X86::isMOVSHDUPMask(N);
 228 }]>;
 229
 230 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 231   return X86::isMOVSLDUPMask(N);
 232 }]>;
 233
 234 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 235   return X86::isUNPCKLMask(N);
 236 }]>;
 237
 238 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 239   return X86::isUNPCKHMask(N);
 240 }]>;
 241
 242 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 243   return X86::isUNPCKL_v_undef_Mask(N);
 244 }]>;
 245
 246 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 247   return X86::isUNPCKH_v_undef_Mask(N);
 248 }]>;
 249
 250 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 251   return X86::isPSHUFDMask(N);
 252 }], SHUFFLE_get_shuf_imm>;
 253
 254 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 255   return X86::isPSHUFHWMask(N);
 256 }], SHUFFLE_get_pshufhw_imm>;
 257
 258 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 259   return X86::isPSHUFLWMask(N);
 260 }], SHUFFLE_get_pshuflw_imm>;
 261
 262 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 263   return X86::isPSHUFDMask(N);
 264 }], SHUFFLE_get_shuf_imm>;
 265
 266 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 267   return X86::isSHUFPMask(N);
 268 }], SHUFFLE_get_shuf_imm>;
 269
 270 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 271   return X86::isSHUFPMask(N);
 272 }], SHUFFLE_get_shuf_imm>;
 273
 274
 275 //===----------------------------------------------------------------------===//
 276 // SSE scalar FP Instructions
 277 //===----------------------------------------------------------------------===//
 278
 279 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 280 // scheduler into a branch sequence.
 281 // These are expanded by the scheduler.
 282 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 283   def CMOV_FR32 : I<0, Pseudo,
 284                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 285                     "#CMOV_FR32 PSEUDO!",
 286                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 287                                                   EFLAGS))]>;
 288   def CMOV_FR64 : I<0, Pseudo,
 289                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 290                     "#CMOV_FR64 PSEUDO!",
 291                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 292                                                   EFLAGS))]>;
 293   def CMOV_V4F32 : I<0, Pseudo,
 294                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 295                     "#CMOV_V4F32 PSEUDO!",
 296                     [(set VR128:$dst,
 297                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 298                                           EFLAGS)))]>;
 299   def CMOV_V2F64 : I<0, Pseudo,
 300                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 301                     "#CMOV_V2F64 PSEUDO!",
 302                     [(set VR128:$dst,
 303                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 304                                           EFLAGS)))]>;
 305   def CMOV_V2I64 : I<0, Pseudo,
 306                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 307                     "#CMOV_V2I64 PSEUDO!",
 308                     [(set VR128:$dst,
 309                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 310                                           EFLAGS)))]>;
 311 }
 312
 313 //===----------------------------------------------------------------------===//
 314 // SSE1 Instructions
 315 //===----------------------------------------------------------------------===//
 316
 317 // Move Instructions
 318 let neverHasSideEffects = 1 in
 319 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 320                   "movss\t{$src, $dst|$dst, $src}", []>;
 321 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 322 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 323                   "movss\t{$src, $dst|$dst, $src}",
 324                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 325 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 326                   "movss\t{$src, $dst|$dst, $src}",
 327                   [(store FR32:$src, addr:$dst)]>;
 328
 329 // Conversion instructions
 330 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 331                       "cvttss2si\t{$src, $dst|$dst, $src}",
 332                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 333 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 334                       "cvttss2si\t{$src, $dst|$dst, $src}",
 335                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 336 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 337                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 338                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 339 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 340                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 341                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 342
 343 // Match intrinsics which expect XMM operand(s).
 344 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 345                          "cvtss2si\t{$src, $dst|$dst, $src}",
 346                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 347 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 348                          "cvtss2si\t{$src, $dst|$dst, $src}",
 349                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 350                                            (load addr:$src)))]>;
 351
 352 // Match intrinisics which expect MM and XMM operand(s).
 353 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 354                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 355                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 356 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 357                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 358                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 359                                            (load addr:$src)))]>;
 360 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 361                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 362                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 363 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 364                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 365                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 366                                            (load addr:$src)))]>;
 367 let Constraints = "$src1 = $dst" in {
 368   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 369                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 370                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 371                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 372                                            VR64:$src2))]>;
 373   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 374                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 375                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 376                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 377                                             (load addr:$src2)))]>;
 378 }
 379
 380 // Aliases for intrinsics
 381 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 382                           "cvttss2si\t{$src, $dst|$dst, $src}",
 383                           [(set GR32:$dst,
 384                             (int_x86_sse_cvttss2si VR128:$src))]>;
 385 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 386                           "cvttss2si\t{$src, $dst|$dst, $src}",
 387                           [(set GR32:$dst,
 388                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 389
 390 let Constraints = "$src1 = $dst" in {
 391   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 392                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 393                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 394                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 395                                               GR32:$src2))]>;
 396   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 397                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 398                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 399                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 400                                               (loadi32 addr:$src2)))]>;
 401 }
 402
 403 // Comparison instructions
 404 let Constraints = "$src1 = $dst" in {
 405 let neverHasSideEffects = 1 in
 406   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 407                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 408                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 409 let neverHasSideEffects = 1, mayLoad = 1 in
 410   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 411                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 412                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 413 }
 414
 415 let Defs = [EFLAGS] in {
 416 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 417                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 418                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 419 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 420                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 421                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 422                     (implicit EFLAGS)]>;
 423 } // Defs = [EFLAGS]
 424
 425 // Aliases to match intrinsics which expect XMM operand(s).
 426 let Constraints = "$src1 = $dst" in {
 427   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 428                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 429                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 430                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 431                                            VR128:$src, imm:$cc))]>;
 432   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 433                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 434                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 435                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 436                                            (load addr:$src), imm:$cc))]>;
 437 }
 438
 439 let Defs = [EFLAGS] in {
 440 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 441                                             (ins VR128:$src1, VR128:$src2),
 442                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 443                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 444                         (implicit EFLAGS)]>;
 445 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 446                                             (ins VR128:$src1, f128mem:$src2),
 447                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 448                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 449                         (implicit EFLAGS)]>;
 450
 451 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 452                                            (ins VR128:$src1, VR128:$src2),
 453                       "comiss\t{$src2, $src1|$src1, $src2}",
 454                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 455                        (implicit EFLAGS)]>;
 456 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 457                                            (ins VR128:$src1, f128mem:$src2),
 458                       "comiss\t{$src2, $src1|$src1, $src2}",
 459                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 460                        (implicit EFLAGS)]>;
 461 } // Defs = [EFLAGS]
 462
 463 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 464 // start with 'Fs'.
 465
 466 // Alias instructions that map fld0 to pxor for sse.
 467 let isReMaterializable = 1 in
 468 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 469                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 470                Requires<[HasSSE1]>, TB, OpSize;
 471
 472 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 473 // disregarded.
 474 let neverHasSideEffects = 1 in
 475 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 476                      "movaps\t{$src, $dst|$dst, $src}", []>;
 477
 478 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 479 // disregarded.
 480 let isSimpleLoad = 1 in
 481 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 482                      "movaps\t{$src, $dst|$dst, $src}",
 483                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 484
 485 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 486 let Constraints = "$src1 = $dst" in {
 487 let isCommutable = 1 in {
 488   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 489                       "andps\t{$src2, $dst|$dst, $src2}",
 490                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 491   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 492                       "orps\t{$src2, $dst|$dst, $src2}",
 493                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 494   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 495                       "xorps\t{$src2, $dst|$dst, $src2}",
 496                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 497 }
 498
 499 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 500                     "andps\t{$src2, $dst|$dst, $src2}",
 501                     [(set FR32:$dst, (X86fand FR32:$src1,
 502                                       (memopfsf32 addr:$src2)))]>;
 503 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 504                     "orps\t{$src2, $dst|$dst, $src2}",
 505                     [(set FR32:$dst, (X86for FR32:$src1,
 506                                       (memopfsf32 addr:$src2)))]>;
 507 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 508                     "xorps\t{$src2, $dst|$dst, $src2}",
 509                     [(set FR32:$dst, (X86fxor FR32:$src1,
 510                                       (memopfsf32 addr:$src2)))]>;
 511 let neverHasSideEffects = 1 in {
 512 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 513                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 514                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 515
 516 let mayLoad = 1 in
 517 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 518                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 519                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 520 }
 521 }
 522
 523 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 524 ///
 525 /// In addition, we also have a special variant of the scalar form here to
 526 /// represent the associated intrinsic operation.  This form is unlike the
 527 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 528 /// and leaves the top elements undefined.
 529 ///
 530 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 531 /// six "instructions".
 532 ///
 533 let Constraints = "$src1 = $dst" in {
 534 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 535                                   SDNode OpNode, Intrinsic F32Int,
 536                                   bit Commutable = 0> {
 537   // Scalar operation, reg+reg.
 538   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 539                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 540                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 541     let isCommutable = Commutable;
 542   }
 543
 544   // Scalar operation, reg+mem.
 545   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 546                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 547                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 548
 549   // Vector operation, reg+reg.
 550   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 551                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 552                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 553     let isCommutable = Commutable;
 554   }
 555
 556   // Vector operation, reg+mem.
 557   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 558                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 559                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 560
 561   // Intrinsic operation, reg+reg.
 562   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 563                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 564                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 565     let isCommutable = Commutable;
 566   }
 567
 568   // Intrinsic operation, reg+mem.
 569   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 570                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 571                      [(set VR128:$dst, (F32Int VR128:$src1,
 572                                                sse_load_f32:$src2))]>;
 573 }
 574 }
 575
 576 // Arithmetic instructions
 577 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 578 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 579 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 580 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 581
 582 /// sse1_fp_binop_rm - Other SSE1 binops
 583 ///
 584 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 585 /// instructions for a full-vector intrinsic form.  Operations that map
 586 /// onto C operators don't use this form since they just use the plain
 587 /// vector form instead of having a separate vector intrinsic form.
 588 ///
 589 /// This provides a total of eight "instructions".
 590 ///
 591 let Constraints = "$src1 = $dst" in {
 592 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 593                             SDNode OpNode,
 594                             Intrinsic F32Int,
 595                             Intrinsic V4F32Int,
 596                             bit Commutable = 0> {
 597
 598   // Scalar operation, reg+reg.
 599   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 600                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 601                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 602     let isCommutable = Commutable;
 603   }
 604
 605   // Scalar operation, reg+mem.
 606   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 607                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 608                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 609
 610   // Vector operation, reg+reg.
 611   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 612                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 613                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 614     let isCommutable = Commutable;
 615   }
 616
 617   // Vector operation, reg+mem.
 618   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 619                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 620                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 621
 622   // Intrinsic operation, reg+reg.
 623   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 624                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 625                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 626     let isCommutable = Commutable;
 627   }
 628
 629   // Intrinsic operation, reg+mem.
 630   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 631                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 632                      [(set VR128:$dst, (F32Int VR128:$src1,
 633                                                sse_load_f32:$src2))]>;
 634
 635   // Vector intrinsic operation, reg+reg.
 636   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 637                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 638                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 639     let isCommutable = Commutable;
 640   }
 641
 642   // Vector intrinsic operation, reg+mem.
 643   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 644                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 645                      [(set VR128:$dst, (V4F32Int VR128:$src1, (load addr:$src2)))]>;
 646 }
 647 }
 648
 649 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 650                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 651 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 652                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 653
 654 //===----------------------------------------------------------------------===//
 655 // SSE packed FP Instructions
 656
 657 // Move Instructions
 658 let neverHasSideEffects = 1 in
 659 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 660                    "movaps\t{$src, $dst|$dst, $src}", []>;
 661 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 662 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 663                    "movaps\t{$src, $dst|$dst, $src}",
 664                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 665
 666 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 667                    "movaps\t{$src, $dst|$dst, $src}",
 668                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 669
 670 let neverHasSideEffects = 1 in
 671 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 672                    "movups\t{$src, $dst|$dst, $src}", []>;
 673 let isSimpleLoad = 1 in
 674 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 675                    "movups\t{$src, $dst|$dst, $src}",
 676                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 677 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 678                    "movups\t{$src, $dst|$dst, $src}",
 679                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 680
 681 // Intrinsic forms of MOVUPS load and store
 682 let isSimpleLoad = 1 in
 683 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 684                        "movups\t{$src, $dst|$dst, $src}",
 685                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 686 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 687                        "movups\t{$src, $dst|$dst, $src}",
 688                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 689
 690 let Constraints = "$src1 = $dst" in {
 691   let AddedComplexity = 20 in {
 692     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 693                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 694                        "movlps\t{$src2, $dst|$dst, $src2}",
 695        [(set VR128:$dst,
 696              (v4f32 (vector_shuffle VR128:$src1,
 697                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 698                      MOVLP_shuffle_mask)))]>;
 699     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 700                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 701                        "movhps\t{$src2, $dst|$dst, $src2}",
 702        [(set VR128:$dst,
 703              (v4f32 (vector_shuffle VR128:$src1,
 704                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 705                      MOVHP_shuffle_mask)))]>;
 706   } // AddedComplexity
 707 } // Constraints = "$src1 = $dst"
 708
 709
 710 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 711                    "movlps\t{$src, $dst|$dst, $src}",
 712                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 713                                  (iPTR 0))), addr:$dst)]>;
 714
 715 // v2f64 extract element 1 is always custom lowered to unpack high to low
 716 // and extract element 0 so the non-store version isn't too horrible.
 717 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 718                    "movhps\t{$src, $dst|$dst, $src}",
 719                    [(store (f64 (vector_extract
 720                                  (v2f64 (vector_shuffle
 721                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 722                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 723                      addr:$dst)]>;
 724
 725 let Constraints = "$src1 = $dst" in {
 726 let AddedComplexity = 15 in {
 727 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 728                     "movlhps\t{$src2, $dst|$dst, $src2}",
 729                     [(set VR128:$dst,
 730                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 731                               MOVHP_shuffle_mask)))]>;
 732
 733 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 734                     "movhlps\t{$src2, $dst|$dst, $src2}",
 735                     [(set VR128:$dst,
 736                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 737                               MOVHLPS_shuffle_mask)))]>;
 738 } // AddedComplexity
 739 } // Constraints = "$src1 = $dst"
 740
 741
 742
 743 // Arithmetic
 744
 745 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 746 ///
 747 /// In addition, we also have a special variant of the scalar form here to
 748 /// represent the associated intrinsic operation.  This form is unlike the
 749 /// plain scalar form, in that it takes an entire vector (instead of a
 750 /// scalar) and leaves the top elements undefined.
 751 ///
 752 /// And, we have a special variant form for a full-vector intrinsic form.
 753 ///
 754 /// These four forms can each have a reg or a mem operand, so there are a
 755 /// total of eight "instructions".
 756 ///
 757 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 758                            SDNode OpNode,
 759                            Intrinsic F32Int,
 760                            Intrinsic V4F32Int,
 761                            bit Commutable = 0> {
 762   // Scalar operation, reg.
 763   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 764                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 765                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 766     let isCommutable = Commutable;
 767   }
 768
 769   // Scalar operation, mem.
 770   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 771                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 772                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 773
 774   // Vector operation, reg.
 775   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 776               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 777               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 778     let isCommutable = Commutable;
 779   }
 780
 781   // Vector operation, mem.
 782   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 783                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 784                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 785
 786   // Intrinsic operation, reg.
 787   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 788                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 789                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 790     let isCommutable = Commutable;
 791   }
 792
 793   // Intrinsic operation, mem.
 794   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 795                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 796                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 797
 798   // Vector intrinsic operation, reg
 799   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 800                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 801                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 802     let isCommutable = Commutable;
 803   }
 804
 805   // Vector intrinsic operation, mem
 806   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 807                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 808                     [(set VR128:$dst, (V4F32Int (load addr:$src)))]>;
 809 }
 810
 811 // Square root.
 812 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 813                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 814
 815 // Reciprocal approximations. Note that these typically require refinement
 816 // in order to obtain suitable precision.
 817 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 818                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 819 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 820                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 821
 822 // Logical
 823 let Constraints = "$src1 = $dst" in {
 824   let isCommutable = 1 in {
 825     def ANDPSrr : PSI<0x54, MRMSrcReg,
 826                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 827                       "andps\t{$src2, $dst|$dst, $src2}",
 828                       [(set VR128:$dst, (v2i64
 829                                          (and VR128:$src1, VR128:$src2)))]>;
 830     def ORPSrr  : PSI<0x56, MRMSrcReg,
 831                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 832                       "orps\t{$src2, $dst|$dst, $src2}",
 833                       [(set VR128:$dst, (v2i64
 834                                          (or VR128:$src1, VR128:$src2)))]>;
 835     def XORPSrr : PSI<0x57, MRMSrcReg,
 836                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 837                       "xorps\t{$src2, $dst|$dst, $src2}",
 838                       [(set VR128:$dst, (v2i64
 839                                          (xor VR128:$src1, VR128:$src2)))]>;
 840   }
 841
 842   def ANDPSrm : PSI<0x54, MRMSrcMem,
 843                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 844                     "andps\t{$src2, $dst|$dst, $src2}",
 845                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 846                                        (memopv2i64 addr:$src2)))]>;
 847   def ORPSrm  : PSI<0x56, MRMSrcMem,
 848                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 849                     "orps\t{$src2, $dst|$dst, $src2}",
 850                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 851                                        (memopv2i64 addr:$src2)))]>;
 852   def XORPSrm : PSI<0x57, MRMSrcMem,
 853                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 854                     "xorps\t{$src2, $dst|$dst, $src2}",
 855                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 856                                        (memopv2i64 addr:$src2)))]>;
 857   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 858                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 859                      "andnps\t{$src2, $dst|$dst, $src2}",
 860                      [(set VR128:$dst,
 861                        (v2i64 (and (xor VR128:$src1,
 862                                     (bc_v2i64 (v4i32 immAllOnesV))),
 863                                VR128:$src2)))]>;
 864   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 865                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 866                      "andnps\t{$src2, $dst|$dst, $src2}",
 867                      [(set VR128:$dst,
 868                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 869                                     (bc_v2i64 (v4i32 immAllOnesV))),
 870                                (memopv2i64 addr:$src2))))]>;
 871 }
 872
 873 let Constraints = "$src1 = $dst" in {
 874   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 875                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 876                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 877                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 878                                                         VR128:$src, imm:$cc))]>;
 879   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 880                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 881                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 882                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 883                                                   (load addr:$src), imm:$cc))]>;
 884 }
 885 def : Pat<(v4i32 (vsetcc (v4f32 VR128:$src1), VR128:$src2, cond:$cc)),
 886           (CMPPSrri VR128:$src1, VR128:$src2, (SSE_CC_imm cond:$cc))>;
 887 def : Pat<(v4i32 (vsetcc (v4f32 VR128:$src1), (memop addr:$src2), cond:$cc)),
 888           (CMPPSrmi VR128:$src1, addr:$src2, (SSE_CC_imm cond:$cc))>;
 889
 890 // Shuffle and unpack instructions
 891 let Constraints = "$src1 = $dst" in {
 892   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 893     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 894                           (outs VR128:$dst), (ins VR128:$src1,
 895                            VR128:$src2, i32i8imm:$src3),
 896                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 897                           [(set VR128:$dst,
 898                             (v4f32 (vector_shuffle
 899                                     VR128:$src1, VR128:$src2,
 900                                     SHUFP_shuffle_mask:$src3)))]>;
 901   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 902                         (outs VR128:$dst), (ins VR128:$src1,
 903                          f128mem:$src2, i32i8imm:$src3),
 904                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 905                         [(set VR128:$dst,
 906                           (v4f32 (vector_shuffle
 907                                   VR128:$src1, (memopv4f32 addr:$src2),
 908                                   SHUFP_shuffle_mask:$src3)))]>;
 909
 910   let AddedComplexity = 10 in {
 911     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 912                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 913                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 914                          [(set VR128:$dst,
 915                            (v4f32 (vector_shuffle
 916                                    VR128:$src1, VR128:$src2,
 917                                    UNPCKH_shuffle_mask)))]>;
 918     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 919                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 920                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 921                          [(set VR128:$dst,
 922                            (v4f32 (vector_shuffle
 923                                    VR128:$src1, (memopv4f32 addr:$src2),
 924                                    UNPCKH_shuffle_mask)))]>;
 925
 926     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 927                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 928                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 929                          [(set VR128:$dst,
 930                            (v4f32 (vector_shuffle
 931                                    VR128:$src1, VR128:$src2,
 932                                    UNPCKL_shuffle_mask)))]>;
 933     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 934                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 935                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 936                          [(set VR128:$dst,
 937                            (v4f32 (vector_shuffle
 938                                    VR128:$src1, (memopv4f32 addr:$src2),
 939                                    UNPCKL_shuffle_mask)))]>;
 940   } // AddedComplexity
 941 } // Constraints = "$src1 = $dst"
 942
 943 // Mask creation
 944 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 945                      "movmskps\t{$src, $dst|$dst, $src}",
 946                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 947 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 948                      "movmskpd\t{$src, $dst|$dst, $src}",
 949                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 950
 951 // Prefetch intrinsic.
 952 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 953     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 954 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 955     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 956 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 957     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 958 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 959     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 960
 961 // Non-temporal stores
 962 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 963                     "movntps\t{$src, $dst|$dst, $src}",
 964                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 965
 966 // Load, store, and memory fence
 967 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 968
 969 // MXCSR register
 970 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 971                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 972 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 973                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 974
 975 // Alias instructions that map zero vector to pxor / xorp* for sse.
 976 let isReMaterializable = 1 in
 977 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 978                  "xorps\t$dst, $dst",
 979                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 980
 981 let Predicates = [HasSSE1] in {
 982   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 983   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 984   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 985   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 986   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 987 }
 988
 989 // FR32 to 128-bit vector conversion.
 990 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
 991                       "movss\t{$src, $dst|$dst, $src}",
 992                       [(set VR128:$dst,
 993                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 994 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
 995                      "movss\t{$src, $dst|$dst, $src}",
 996                      [(set VR128:$dst,
 997                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 998
 999 // FIXME: may not be able to eliminate this movss with coalescing the src and
1000 // dest register classes are different. We really want to write this pattern
1001 // like this:
1002 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1003 //           (f32 FR32:$src)>;
1004 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
1005                      "movss\t{$src, $dst|$dst, $src}",
1006                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1007                                        (iPTR 0)))]>;
1008 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
1009                      "movss\t{$src, $dst|$dst, $src}",
1010                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1011                                    (iPTR 0))), addr:$dst)]>;
1012
1013
1014 // Move to lower bits of a VR128, leaving upper bits alone.
1015 // Three operand (but two address) aliases.
1016 let Constraints = "$src1 = $dst" in {
1017 let neverHasSideEffects = 1 in
1018   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1019                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1020                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1021
1022   let AddedComplexity = 15 in
1023     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1024                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1025                        "movss\t{$src2, $dst|$dst, $src2}",
1026                        [(set VR128:$dst,
1027                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1028                                  MOVL_shuffle_mask)))]>;
1029 }
1030
1031 // Move to lower bits of a VR128 and zeroing upper bits.
1032 // Loading from memory automatically zeroing upper bits.
1033 let AddedComplexity = 20 in
1034 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1035                       "movss\t{$src, $dst|$dst, $src}",
1036                    [(set VR128:$dst, (v4f32 (X86vzmovl (v4f32 (scalar_to_vector
1037                                                       (loadf32 addr:$src))))))]>;
1038
1039 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
1040           (MOVZSS2PSrm addr:$src)>;
1041
1042 //===----------------------------------------------------------------------===//
1043 // SSE2 Instructions
1044 //===----------------------------------------------------------------------===//
1045
1046 // Move Instructions
1047 let neverHasSideEffects = 1 in
1048 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1049                   "movsd\t{$src, $dst|$dst, $src}", []>;
1050 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1051 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1052                   "movsd\t{$src, $dst|$dst, $src}",
1053                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1054 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1055                   "movsd\t{$src, $dst|$dst, $src}",
1056                   [(store FR64:$src, addr:$dst)]>;
1057
1058 // Conversion instructions
1059 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1060                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1061                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1062 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1063                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1064                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1065 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1066                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1067                       [(set FR32:$dst, (fround FR64:$src))]>;
1068 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1069                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1070                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1071 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1072                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1073                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1074 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1075                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1076                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1077
1078 // SSE2 instructions with XS prefix
1079 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1080                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1081                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1082                  Requires<[HasSSE2]>;
1083 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1084                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1085                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1086                  Requires<[HasSSE2]>;
1087
1088 // Match intrinsics which expect XMM operand(s).
1089 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1090                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1091                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1092 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1093                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1094                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1095                                            (load addr:$src)))]>;
1096
1097 // Match intrinisics which expect MM and XMM operand(s).
1098 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1099                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1100                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1101 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1102                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1103                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1104                                            (load addr:$src)))]>;
1105 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1106                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1107                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1108 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1109                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1110                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1111                                            (load addr:$src)))]>;
1112 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1113                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1114                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1115 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1116                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1117                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1118                                             (load addr:$src)))]>;
1119
1120 // Aliases for intrinsics
1121 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1122                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1123                           [(set GR32:$dst,
1124                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1125 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1126                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1127                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1128                                             (load addr:$src)))]>;
1129
1130 // Comparison instructions
1131 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1132   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1133                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1134                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1135 let mayLoad = 1 in
1136   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1137                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1138                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1139 }
1140
1141 let Defs = [EFLAGS] in {
1142 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1143                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1144                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1145 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1146                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1147                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1148                     (implicit EFLAGS)]>;
1149 }
1150
1151 // Aliases to match intrinsics which expect XMM operand(s).
1152 let Constraints = "$src1 = $dst" in {
1153   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1154                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1155                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1156                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1157                                            VR128:$src, imm:$cc))]>;
1158   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1159                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1160                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1161                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1162                                            (load addr:$src), imm:$cc))]>;
1163 }
1164
1165 let Defs = [EFLAGS] in {
1166 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1167                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1168                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1169                         (implicit EFLAGS)]>;
1170 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1171                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1172                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1173                         (implicit EFLAGS)]>;
1174
1175 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1176                       "comisd\t{$src2, $src1|$src1, $src2}",
1177                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1178                        (implicit EFLAGS)]>;
1179 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1180                       "comisd\t{$src2, $src1|$src1, $src2}",
1181                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1182                        (implicit EFLAGS)]>;
1183 } // Defs = EFLAGS]
1184
1185 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1186 // start with 'Fs'.
1187
1188 // Alias instructions that map fld0 to pxor for sse.
1189 let isReMaterializable = 1 in
1190 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1191                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1192                Requires<[HasSSE2]>, TB, OpSize;
1193
1194 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1195 // disregarded.
1196 let neverHasSideEffects = 1 in
1197 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1198                      "movapd\t{$src, $dst|$dst, $src}", []>;
1199
1200 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1201 // disregarded.
1202 let isSimpleLoad = 1 in
1203 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1204                      "movapd\t{$src, $dst|$dst, $src}",
1205                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1206
1207 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1208 let Constraints = "$src1 = $dst" in {
1209 let isCommutable = 1 in {
1210   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1211                                        (ins FR64:$src1, FR64:$src2),
1212                       "andpd\t{$src2, $dst|$dst, $src2}",
1213                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1214   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1215                                        (ins FR64:$src1, FR64:$src2),
1216                       "orpd\t{$src2, $dst|$dst, $src2}",
1217                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1218   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1219                                        (ins FR64:$src1, FR64:$src2),
1220                       "xorpd\t{$src2, $dst|$dst, $src2}",
1221                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1222 }
1223
1224 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1225                                      (ins FR64:$src1, f128mem:$src2),
1226                     "andpd\t{$src2, $dst|$dst, $src2}",
1227                     [(set FR64:$dst, (X86fand FR64:$src1,
1228                                       (memopfsf64 addr:$src2)))]>;
1229 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1230                                      (ins FR64:$src1, f128mem:$src2),
1231                     "orpd\t{$src2, $dst|$dst, $src2}",
1232                     [(set FR64:$dst, (X86for FR64:$src1,
1233                                       (memopfsf64 addr:$src2)))]>;
1234 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1235                                      (ins FR64:$src1, f128mem:$src2),
1236                     "xorpd\t{$src2, $dst|$dst, $src2}",
1237                     [(set FR64:$dst, (X86fxor FR64:$src1,
1238                                       (memopfsf64 addr:$src2)))]>;
1239
1240 let neverHasSideEffects = 1 in {
1241 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1242                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1243                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1244 let mayLoad = 1 in
1245 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1246                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1247                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1248 }
1249 }
1250
1251 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1252 ///
1253 /// In addition, we also have a special variant of the scalar form here to
1254 /// represent the associated intrinsic operation.  This form is unlike the
1255 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1256 /// and leaves the top elements undefined.
1257 ///
1258 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1259 /// six "instructions".
1260 ///
1261 let Constraints = "$src1 = $dst" in {
1262 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1263                                   SDNode OpNode, Intrinsic F64Int,
1264                                   bit Commutable = 0> {
1265   // Scalar operation, reg+reg.
1266   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1267                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1268                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1269     let isCommutable = Commutable;
1270   }
1271
1272   // Scalar operation, reg+mem.
1273   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1274                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1275                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1276
1277   // Vector operation, reg+reg.
1278   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1279                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1280                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1281     let isCommutable = Commutable;
1282   }
1283
1284   // Vector operation, reg+mem.
1285   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1286                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1287                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1288
1289   // Intrinsic operation, reg+reg.
1290   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1291                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1292                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1293     let isCommutable = Commutable;
1294   }
1295
1296   // Intrinsic operation, reg+mem.
1297   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1298                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1299                      [(set VR128:$dst, (F64Int VR128:$src1,
1300                                                sse_load_f64:$src2))]>;
1301 }
1302 }
1303
1304 // Arithmetic instructions
1305 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1306 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1307 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1308 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1309
1310 /// sse2_fp_binop_rm - Other SSE2 binops
1311 ///
1312 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1313 /// instructions for a full-vector intrinsic form.  Operations that map
1314 /// onto C operators don't use this form since they just use the plain
1315 /// vector form instead of having a separate vector intrinsic form.
1316 ///
1317 /// This provides a total of eight "instructions".
1318 ///
1319 let Constraints = "$src1 = $dst" in {
1320 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1321                             SDNode OpNode,
1322                             Intrinsic F64Int,
1323                             Intrinsic V2F64Int,
1324                             bit Commutable = 0> {
1325
1326   // Scalar operation, reg+reg.
1327   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1328                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1329                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1330     let isCommutable = Commutable;
1331   }
1332
1333   // Scalar operation, reg+mem.
1334   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1335                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1336                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1337
1338   // Vector operation, reg+reg.
1339   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1340                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1341                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1342     let isCommutable = Commutable;
1343   }
1344
1345   // Vector operation, reg+mem.
1346   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1347                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1348                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1349
1350   // Intrinsic operation, reg+reg.
1351   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1352                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1353                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1354     let isCommutable = Commutable;
1355   }
1356
1357   // Intrinsic operation, reg+mem.
1358   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1359                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1360                      [(set VR128:$dst, (F64Int VR128:$src1,
1361                                                sse_load_f64:$src2))]>;
1362
1363   // Vector intrinsic operation, reg+reg.
1364   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1365                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1366                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1367     let isCommutable = Commutable;
1368   }
1369
1370   // Vector intrinsic operation, reg+mem.
1371   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1372                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1373                      [(set VR128:$dst, (V2F64Int VR128:$src1, (load addr:$src2)))]>;
1374 }
1375 }
1376
1377 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1378                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1379 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1380                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1381
1382 //===----------------------------------------------------------------------===//
1383 // SSE packed FP Instructions
1384
1385 // Move Instructions
1386 let neverHasSideEffects = 1 in
1387 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1388                    "movapd\t{$src, $dst|$dst, $src}", []>;
1389 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1390 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1391                    "movapd\t{$src, $dst|$dst, $src}",
1392                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1393
1394 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1395                    "movapd\t{$src, $dst|$dst, $src}",
1396                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1397
1398 let neverHasSideEffects = 1 in
1399 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1400                    "movupd\t{$src, $dst|$dst, $src}", []>;
1401 let isSimpleLoad = 1 in
1402 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1403                    "movupd\t{$src, $dst|$dst, $src}",
1404                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1405 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1406                    "movupd\t{$src, $dst|$dst, $src}",
1407                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1408
1409 // Intrinsic forms of MOVUPD load and store
1410 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1411                        "movupd\t{$src, $dst|$dst, $src}",
1412                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1413 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1414                        "movupd\t{$src, $dst|$dst, $src}",
1415                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1416
1417 let Constraints = "$src1 = $dst" in {
1418   let AddedComplexity = 20 in {
1419     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1420                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1421                        "movlpd\t{$src2, $dst|$dst, $src2}",
1422                        [(set VR128:$dst,
1423                          (v2f64 (vector_shuffle VR128:$src1,
1424                                  (scalar_to_vector (loadf64 addr:$src2)),
1425                                  MOVLP_shuffle_mask)))]>;
1426     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1427                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1428                        "movhpd\t{$src2, $dst|$dst, $src2}",
1429                        [(set VR128:$dst,
1430                          (v2f64 (vector_shuffle VR128:$src1,
1431                                  (scalar_to_vector (loadf64 addr:$src2)),
1432                                  MOVHP_shuffle_mask)))]>;
1433   } // AddedComplexity
1434 } // Constraints = "$src1 = $dst"
1435
1436 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1437                    "movlpd\t{$src, $dst|$dst, $src}",
1438                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1439                                  (iPTR 0))), addr:$dst)]>;
1440
1441 // v2f64 extract element 1 is always custom lowered to unpack high to low
1442 // and extract element 0 so the non-store version isn't too horrible.
1443 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1444                    "movhpd\t{$src, $dst|$dst, $src}",
1445                    [(store (f64 (vector_extract
1446                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1447                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1448                      addr:$dst)]>;
1449
1450 // SSE2 instructions without OpSize prefix
1451 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1452                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1453                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1454                      TB, Requires<[HasSSE2]>;
1455 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1456                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1457                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1458                                         (bitconvert (memopv2i64 addr:$src))))]>,
1459                      TB, Requires<[HasSSE2]>;
1460
1461 // SSE2 instructions with XS prefix
1462 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1463                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1464                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1465                      XS, Requires<[HasSSE2]>;
1466 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1467                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1468                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1469                                         (bitconvert (memopv2i64 addr:$src))))]>,
1470                      XS, Requires<[HasSSE2]>;
1471
1472 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1473                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1474                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1475 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1476                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1477                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1478                                             (load addr:$src)))]>;
1479 // SSE2 packed instructions with XS prefix
1480 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1481                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1482                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1483                       XS, Requires<[HasSSE2]>;
1484 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1485                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1486                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1487                                            (load addr:$src)))]>,
1488                       XS, Requires<[HasSSE2]>;
1489
1490 // SSE2 packed instructions with XD prefix
1491 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1492                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1493                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1494                      XD, Requires<[HasSSE2]>;
1495 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1496                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1497                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1498                                           (load addr:$src)))]>,
1499                      XD, Requires<[HasSSE2]>;
1500
1501 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1502                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1503                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1504 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1505                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1506                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1507                                              (load addr:$src)))]>;
1508
1509 // SSE2 instructions without OpSize prefix
1510 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1511                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1512                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1513                      TB, Requires<[HasSSE2]>;
1514 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f64mem:$src),
1515                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1516                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1517                                           (load addr:$src)))]>,
1518                      TB, Requires<[HasSSE2]>;
1519
1520 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1521                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1522                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1523 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f128mem:$src),
1524                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1525                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1526                                             (load addr:$src)))]>;
1527
1528 // Match intrinsics which expect XMM operand(s).
1529 // Aliases for intrinsics
1530 let Constraints = "$src1 = $dst" in {
1531 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1532                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1533                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1534                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1535                                            GR32:$src2))]>;
1536 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1537                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1538                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1539                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1540                                            (loadi32 addr:$src2)))]>;
1541 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1542                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1543                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1544                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1545                                       VR128:$src2))]>;
1546 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1547                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1548                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1549                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1550                                       (load addr:$src2)))]>;
1551 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1552                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1553                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1554                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1555                                        VR128:$src2))]>, XS,
1556                     Requires<[HasSSE2]>;
1557 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1558                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1559                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1560                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1561                                        (load addr:$src2)))]>, XS,
1562                     Requires<[HasSSE2]>;
1563 }
1564
1565 // Arithmetic
1566
1567 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1568 ///
1569 /// In addition, we also have a special variant of the scalar form here to
1570 /// represent the associated intrinsic operation.  This form is unlike the
1571 /// plain scalar form, in that it takes an entire vector (instead of a
1572 /// scalar) and leaves the top elements undefined.
1573 ///
1574 /// And, we have a special variant form for a full-vector intrinsic form.
1575 ///
1576 /// These four forms can each have a reg or a mem operand, so there are a
1577 /// total of eight "instructions".
1578 ///
1579 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1580                            SDNode OpNode,
1581                            Intrinsic F64Int,
1582                            Intrinsic V2F64Int,
1583                            bit Commutable = 0> {
1584   // Scalar operation, reg.
1585   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1586                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1587                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1588     let isCommutable = Commutable;
1589   }
1590
1591   // Scalar operation, mem.
1592   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1593                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1594                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1595
1596   // Vector operation, reg.
1597   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1598               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1599               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1600     let isCommutable = Commutable;
1601   }
1602
1603   // Vector operation, mem.
1604   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1605                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1606                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1607
1608   // Intrinsic operation, reg.
1609   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1610                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1611                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1612     let isCommutable = Commutable;
1613   }
1614
1615   // Intrinsic operation, mem.
1616   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1617                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1618                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1619
1620   // Vector intrinsic operation, reg
1621   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1622                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1623                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1624     let isCommutable = Commutable;
1625   }
1626
1627   // Vector intrinsic operation, mem
1628   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1629                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1630                     [(set VR128:$dst, (V2F64Int (load addr:$src)))]>;
1631 }
1632
1633 // Square root.
1634 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1635                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1636
1637 // There is no f64 version of the reciprocal approximation instructions.
1638
1639 // Logical
1640 let Constraints = "$src1 = $dst" in {
1641   let isCommutable = 1 in {
1642     def ANDPDrr : PDI<0x54, MRMSrcReg,
1643                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1644                       "andpd\t{$src2, $dst|$dst, $src2}",
1645                       [(set VR128:$dst,
1646                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1647                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1648     def ORPDrr  : PDI<0x56, MRMSrcReg,
1649                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1650                       "orpd\t{$src2, $dst|$dst, $src2}",
1651                       [(set VR128:$dst,
1652                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1653                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1654     def XORPDrr : PDI<0x57, MRMSrcReg,
1655                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1656                       "xorpd\t{$src2, $dst|$dst, $src2}",
1657                       [(set VR128:$dst,
1658                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1659                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1660   }
1661
1662   def ANDPDrm : PDI<0x54, MRMSrcMem,
1663                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1664                     "andpd\t{$src2, $dst|$dst, $src2}",
1665                     [(set VR128:$dst,
1666                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1667                        (memopv2i64 addr:$src2)))]>;
1668   def ORPDrm  : PDI<0x56, MRMSrcMem,
1669                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1670                     "orpd\t{$src2, $dst|$dst, $src2}",
1671                     [(set VR128:$dst,
1672                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1673                        (memopv2i64 addr:$src2)))]>;
1674   def XORPDrm : PDI<0x57, MRMSrcMem,
1675                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1676                     "xorpd\t{$src2, $dst|$dst, $src2}",
1677                     [(set VR128:$dst,
1678                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1679                        (memopv2i64 addr:$src2)))]>;
1680   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1681                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1682                      "andnpd\t{$src2, $dst|$dst, $src2}",
1683                      [(set VR128:$dst,
1684                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1685                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1686   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1687                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1688                      "andnpd\t{$src2, $dst|$dst, $src2}",
1689                      [(set VR128:$dst,
1690                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1691                         (memopv2i64 addr:$src2)))]>;
1692 }
1693
1694 let Constraints = "$src1 = $dst" in {
1695   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1696                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1697                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1698                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1699                                                         VR128:$src, imm:$cc))]>;
1700   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1701                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1702                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1703                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1704                                                   (load addr:$src), imm:$cc))]>;
1705 }
1706 def : Pat<(v2i64 (vsetcc (v2f64 VR128:$src1), VR128:$src2, cond:$cc)),
1707           (CMPPDrri VR128:$src1, VR128:$src2, (SSE_CC_imm cond:$cc))>;
1708 def : Pat<(v2i64 (vsetcc (v2f64 VR128:$src1), (memop addr:$src2), cond:$cc)),
1709           (CMPPDrmi VR128:$src1, addr:$src2, (SSE_CC_imm cond:$cc))>;
1710
1711 // Shuffle and unpack instructions
1712 let Constraints = "$src1 = $dst" in {
1713   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1714                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1715                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1716                  [(set VR128:$dst, (v2f64 (vector_shuffle
1717                                            VR128:$src1, VR128:$src2,
1718                                            SHUFP_shuffle_mask:$src3)))]>;
1719   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1720                         (outs VR128:$dst), (ins VR128:$src1,
1721                          f128mem:$src2, i8imm:$src3),
1722                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1723                         [(set VR128:$dst,
1724                           (v2f64 (vector_shuffle
1725                                   VR128:$src1, (memopv2f64 addr:$src2),
1726                                   SHUFP_shuffle_mask:$src3)))]>;
1727
1728   let AddedComplexity = 10 in {
1729     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1730                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1731                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1732                          [(set VR128:$dst,
1733                            (v2f64 (vector_shuffle
1734                                    VR128:$src1, VR128:$src2,
1735                                    UNPCKH_shuffle_mask)))]>;
1736     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1737                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1738                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1739                          [(set VR128:$dst,
1740                            (v2f64 (vector_shuffle
1741                                    VR128:$src1, (memopv2f64 addr:$src2),
1742                                    UNPCKH_shuffle_mask)))]>;
1743
1744     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1745                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1746                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1747                          [(set VR128:$dst,
1748                            (v2f64 (vector_shuffle
1749                                    VR128:$src1, VR128:$src2,
1750                                    UNPCKL_shuffle_mask)))]>;
1751     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1752                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1753                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1754                          [(set VR128:$dst,
1755                            (v2f64 (vector_shuffle
1756                                    VR128:$src1, (memopv2f64 addr:$src2),
1757                                    UNPCKL_shuffle_mask)))]>;
1758   } // AddedComplexity
1759 } // Constraints = "$src1 = $dst"
1760
1761
1762 //===----------------------------------------------------------------------===//
1763 // SSE integer instructions
1764
1765 // Move Instructions
1766 let neverHasSideEffects = 1 in
1767 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1768                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1769 let isSimpleLoad = 1, mayLoad = 1 in
1770 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1771                    "movdqa\t{$src, $dst|$dst, $src}",
1772                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1773 let mayStore = 1 in
1774 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1775                    "movdqa\t{$src, $dst|$dst, $src}",
1776                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1777 let isSimpleLoad = 1, mayLoad = 1 in
1778 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1779                    "movdqu\t{$src, $dst|$dst, $src}",
1780                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1781                  XS, Requires<[HasSSE2]>;
1782 let mayStore = 1 in
1783 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1784                    "movdqu\t{$src, $dst|$dst, $src}",
1785                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1786                  XS, Requires<[HasSSE2]>;
1787
1788 // Intrinsic forms of MOVDQU load and store
1789 let isSimpleLoad = 1 in
1790 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1791                        "movdqu\t{$src, $dst|$dst, $src}",
1792                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1793                  XS, Requires<[HasSSE2]>;
1794 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1795                        "movdqu\t{$src, $dst|$dst, $src}",
1796                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1797                      XS, Requires<[HasSSE2]>;
1798
1799 let Constraints = "$src1 = $dst" in {
1800
1801 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1802                             bit Commutable = 0> {
1803   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1804                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1805                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1806     let isCommutable = Commutable;
1807   }
1808   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1809                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1810                [(set VR128:$dst, (IntId VR128:$src1,
1811                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1812 }
1813
1814 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1815                              string OpcodeStr,
1816                              Intrinsic IntId, Intrinsic IntId2> {
1817   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1818                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1819                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1820   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1821                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1822                [(set VR128:$dst, (IntId VR128:$src1,
1823                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1824   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1825                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1826                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1827 }
1828
1829 /// PDI_binop_rm - Simple SSE2 binary operator.
1830 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1831                         ValueType OpVT, bit Commutable = 0> {
1832   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1833                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1834                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1835     let isCommutable = Commutable;
1836   }
1837   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1838                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1839                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1840                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1841 }
1842
1843 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1844 ///
1845 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1846 /// to collapse (bitconvert VT to VT) into its operand.
1847 ///
1848 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1849                               bit Commutable = 0> {
1850   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1851                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1852                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1853     let isCommutable = Commutable;
1854   }
1855   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1856                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1857                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1858 }
1859
1860 } // Constraints = "$src1 = $dst"
1861
1862 // 128-bit Integer Arithmetic
1863
1864 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1865 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1866 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1867 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1868
1869 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1870 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1871 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1872 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1873
1874 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1875 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1876 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1877 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1878
1879 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1880 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1881 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1882 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1883
1884 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1885
1886 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1887 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1888 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1889
1890 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1891
1892 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1893 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1894
1895
1896 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1897 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1898 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1899 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1900 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1901
1902
1903 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1904                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1905 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1906                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1907 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1908                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1909
1910 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1911                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1912 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1913                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1914 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
1915                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
1916
1917 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
1918                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
1919 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
1920                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
1921
1922 // 128-bit logical shifts.
1923 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1924   def PSLLDQri : PDIi8<0x73, MRM7r,
1925                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1926                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1927   def PSRLDQri : PDIi8<0x73, MRM3r,
1928                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1929                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1930   // PSRADQri doesn't exist in SSE[1-3].
1931 }
1932
1933 let Predicates = [HasSSE2] in {
1934   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1935             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1936   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1937             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1938   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1939             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1940 }
1941
1942 // Logical
1943 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1944 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1945 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1946
1947 let Constraints = "$src1 = $dst" in {
1948   def PANDNrr : PDI<0xDF, MRMSrcReg,
1949                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1950                     "pandn\t{$src2, $dst|$dst, $src2}",
1951                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1952                                               VR128:$src2)))]>;
1953
1954   def PANDNrm : PDI<0xDF, MRMSrcMem,
1955                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1956                     "pandn\t{$src2, $dst|$dst, $src2}",
1957                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1958                                               (memopv2i64 addr:$src2))))]>;
1959 }
1960
1961 // SSE2 Integer comparison
1962 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1963 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1964 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1965 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1966 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1967 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1968
1969 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), VR128:$src2, SETEQ)),
1970           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
1971 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), (memop addr:$src2), SETEQ)),
1972           (PCMPEQBrm VR128:$src1, addr:$src2)>;
1973 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), VR128:$src2, SETEQ)),
1974           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
1975 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), (memop addr:$src2), SETEQ)),
1976           (PCMPEQWrm VR128:$src1, addr:$src2)>;
1977 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), VR128:$src2, SETEQ)),
1978           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
1979 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), (memop addr:$src2), SETEQ)),
1980           (PCMPEQDrm VR128:$src1, addr:$src2)>;
1981
1982 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), VR128:$src2, SETGT)),
1983           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
1984 def : Pat<(v16i8 (vsetcc (v16i8 VR128:$src1), (memop addr:$src2), SETGT)),
1985           (PCMPGTBrm VR128:$src1, addr:$src2)>;
1986 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), VR128:$src2, SETGT)),
1987           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
1988 def : Pat<(v8i16 (vsetcc (v8i16 VR128:$src1), (memop addr:$src2), SETGT)),
1989           (PCMPGTWrm VR128:$src1, addr:$src2)>;
1990 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), VR128:$src2, SETGT)),
1991           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
1992 def : Pat<(v4i32 (vsetcc (v4i32 VR128:$src1), (memop addr:$src2), SETGT)),
1993           (PCMPGTDrm VR128:$src1, addr:$src2)>;
1994
1995
1996 // Pack instructions
1997 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1998 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1999 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2000
2001 // Shuffle and unpack instructions
2002 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2003                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2004                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2005                      [(set VR128:$dst, (v4i32 (vector_shuffle
2006                                                VR128:$src1, (undef),
2007                                                PSHUFD_shuffle_mask:$src2)))]>;
2008 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2009                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2010                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2011                      [(set VR128:$dst, (v4i32 (vector_shuffle
2012                                                (bc_v4i32(memopv2i64 addr:$src1)),
2013                                                (undef),
2014                                                PSHUFD_shuffle_mask:$src2)))]>;
2015
2016 // SSE2 with ImmT == Imm8 and XS prefix.
2017 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2018                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2019                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2020                     [(set VR128:$dst, (v8i16 (vector_shuffle
2021                                               VR128:$src1, (undef),
2022                                               PSHUFHW_shuffle_mask:$src2)))]>,
2023                 XS, Requires<[HasSSE2]>;
2024 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2025                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2026                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2027                     [(set VR128:$dst, (v8i16 (vector_shuffle
2028                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2029                                               (undef),
2030                                               PSHUFHW_shuffle_mask:$src2)))]>,
2031                 XS, Requires<[HasSSE2]>;
2032
2033 // SSE2 with ImmT == Imm8 and XD prefix.
2034 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2035                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2036                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2037                     [(set VR128:$dst, (v8i16 (vector_shuffle
2038                                               VR128:$src1, (undef),
2039                                               PSHUFLW_shuffle_mask:$src2)))]>,
2040                 XD, Requires<[HasSSE2]>;
2041 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2042                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
2043                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2044                     [(set VR128:$dst, (v8i16 (vector_shuffle
2045                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2046                                               (undef),
2047                                               PSHUFLW_shuffle_mask:$src2)))]>,
2048                 XD, Requires<[HasSSE2]>;
2049
2050
2051 let Constraints = "$src1 = $dst" in {
2052   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2053                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2054                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2055                         [(set VR128:$dst,
2056                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2057                                   UNPCKL_shuffle_mask)))]>;
2058   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2059                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2060                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2061                         [(set VR128:$dst,
2062                           (v16i8 (vector_shuffle VR128:$src1,
2063                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2064                                   UNPCKL_shuffle_mask)))]>;
2065   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2066                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2067                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2068                         [(set VR128:$dst,
2069                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2070                                   UNPCKL_shuffle_mask)))]>;
2071   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2072                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2073                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2074                         [(set VR128:$dst,
2075                           (v8i16 (vector_shuffle VR128:$src1,
2076                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2077                                   UNPCKL_shuffle_mask)))]>;
2078   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2079                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2080                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2081                         [(set VR128:$dst,
2082                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2083                                   UNPCKL_shuffle_mask)))]>;
2084   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2085                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2086                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2087                         [(set VR128:$dst,
2088                           (v4i32 (vector_shuffle VR128:$src1,
2089                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2090                                   UNPCKL_shuffle_mask)))]>;
2091   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2092                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2093                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2094                         [(set VR128:$dst,
2095                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2096                                   UNPCKL_shuffle_mask)))]>;
2097   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2098                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2099                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2100                         [(set VR128:$dst,
2101                           (v2i64 (vector_shuffle VR128:$src1,
2102                                   (memopv2i64 addr:$src2),
2103                                   UNPCKL_shuffle_mask)))]>;
2104
2105   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2106                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2107                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2108                         [(set VR128:$dst,
2109                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2110                                   UNPCKH_shuffle_mask)))]>;
2111   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2112                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2113                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2114                         [(set VR128:$dst,
2115                           (v16i8 (vector_shuffle VR128:$src1,
2116                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2117                                   UNPCKH_shuffle_mask)))]>;
2118   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2119                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2120                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2121                         [(set VR128:$dst,
2122                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2123                                   UNPCKH_shuffle_mask)))]>;
2124   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2125                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2126                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2127                         [(set VR128:$dst,
2128                           (v8i16 (vector_shuffle VR128:$src1,
2129                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2130                                   UNPCKH_shuffle_mask)))]>;
2131   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2132                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2133                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2134                         [(set VR128:$dst,
2135                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2136                                   UNPCKH_shuffle_mask)))]>;
2137   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2138                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2139                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2140                         [(set VR128:$dst,
2141                           (v4i32 (vector_shuffle VR128:$src1,
2142                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2143                                   UNPCKH_shuffle_mask)))]>;
2144   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2145                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2146                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2147                         [(set VR128:$dst,
2148                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2149                                   UNPCKH_shuffle_mask)))]>;
2150   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2151                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2152                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2153                         [(set VR128:$dst,
2154                           (v2i64 (vector_shuffle VR128:$src1,
2155                                   (memopv2i64 addr:$src2),
2156                                   UNPCKH_shuffle_mask)))]>;
2157 }
2158
2159 // Extract / Insert
2160 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2161                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2162                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2163                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2164                                                 imm:$src2))]>;
2165 let Constraints = "$src1 = $dst" in {
2166   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2167                        (outs VR128:$dst), (ins VR128:$src1,
2168                         GR32:$src2, i32i8imm:$src3),
2169                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2170                        [(set VR128:$dst,
2171                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2172   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2173                        (outs VR128:$dst), (ins VR128:$src1,
2174                         i16mem:$src2, i32i8imm:$src3),
2175                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2176                        [(set VR128:$dst,
2177                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2178                                     imm:$src3))]>;
2179 }
2180
2181 // Mask creation
2182 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2183                      "pmovmskb\t{$src, $dst|$dst, $src}",
2184                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2185
2186 // Conditional store
2187 let Uses = [EDI] in
2188 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2189                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2190                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2191
2192 // Non-temporal stores
2193 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2194                     "movntpd\t{$src, $dst|$dst, $src}",
2195                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2196 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2197                     "movntdq\t{$src, $dst|$dst, $src}",
2198                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2199 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2200                     "movnti\t{$src, $dst|$dst, $src}",
2201                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2202                   TB, Requires<[HasSSE2]>;
2203
2204 // Flush cache
2205 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2206                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2207               TB, Requires<[HasSSE2]>;
2208
2209 // Load, store, and memory fence
2210 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2211                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2212 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2213                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2214
2215 //TODO: custom lower this so as to never even generate the noop
2216 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2217            (i8 0)), (NOOP)>;
2218 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2219 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2220 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2221            (i8 1)), (MFENCE)>;
2222
2223 // Alias instructions that map zero vector to pxor / xorp* for sse.
2224 let isReMaterializable = 1 in
2225   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2226                          "pcmpeqd\t$dst, $dst",
2227                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2228
2229 // FR64 to 128-bit vector conversion.
2230 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2231                       "movsd\t{$src, $dst|$dst, $src}",
2232                       [(set VR128:$dst,
2233                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2234 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2235                      "movsd\t{$src, $dst|$dst, $src}",
2236                      [(set VR128:$dst,
2237                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2238
2239 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2240                       "movd\t{$src, $dst|$dst, $src}",
2241                       [(set VR128:$dst,
2242                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2243 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2244                       "movd\t{$src, $dst|$dst, $src}",
2245                       [(set VR128:$dst,
2246                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2247
2248 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2249                       "movd\t{$src, $dst|$dst, $src}",
2250                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2251
2252 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2253                       "movd\t{$src, $dst|$dst, $src}",
2254                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2255
2256 // SSE2 instructions with XS prefix
2257 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2258                     "movq\t{$src, $dst|$dst, $src}",
2259                     [(set VR128:$dst,
2260                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2261                   Requires<[HasSSE2]>;
2262 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2263                       "movq\t{$src, $dst|$dst, $src}",
2264                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2265                                     (iPTR 0))), addr:$dst)]>;
2266
2267 // FIXME: may not be able to eliminate this movss with coalescing the src and
2268 // dest register classes are different. We really want to write this pattern
2269 // like this:
2270 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2271 //           (f32 FR32:$src)>;
2272 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2273                      "movsd\t{$src, $dst|$dst, $src}",
2274                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2275                                        (iPTR 0)))]>;
2276 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2277                      "movsd\t{$src, $dst|$dst, $src}",
2278                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2279                                    (iPTR 0))), addr:$dst)]>;
2280 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2281                        "movd\t{$src, $dst|$dst, $src}",
2282                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2283                                         (iPTR 0)))]>;
2284 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2285                        "movd\t{$src, $dst|$dst, $src}",
2286                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2287                                      (iPTR 0))), addr:$dst)]>;
2288
2289 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2290                       "movd\t{$src, $dst|$dst, $src}",
2291                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2292 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2293                       "movd\t{$src, $dst|$dst, $src}",
2294                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2295
2296
2297 // Move to lower bits of a VR128, leaving upper bits alone.
2298 // Three operand (but two address) aliases.
2299 let Constraints = "$src1 = $dst" in {
2300   let neverHasSideEffects = 1 in
2301   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2302                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2303                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2304
2305   let AddedComplexity = 15 in
2306     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2307                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2308                        "movsd\t{$src2, $dst|$dst, $src2}",
2309                        [(set VR128:$dst,
2310                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2311                                  MOVL_shuffle_mask)))]>;
2312 }
2313
2314 // Store / copy lower 64-bits of a XMM register.
2315 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2316                      "movq\t{$src, $dst|$dst, $src}",
2317                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2318
2319 // Move to lower bits of a VR128 and zeroing upper bits.
2320 // Loading from memory automatically zeroing upper bits.
2321 let AddedComplexity = 20 in {
2322 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2323                       "movsd\t{$src, $dst|$dst, $src}",
2324                       [(set VR128:$dst,
2325                         (v2f64 (X86vzmovl (v2f64 (scalar_to_vector
2326                                                  (loadf64 addr:$src))))))]>;
2327
2328 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2329             (MOVZSD2PDrm addr:$src)>;
2330 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2331             (MOVZSD2PDrm addr:$src)>;
2332 def : Pat<(v2f64 (X86vzload addr:$src)), (MOVZSD2PDrm addr:$src)>;
2333 }
2334
2335 // movd / movq to XMM register zero-extends
2336 let AddedComplexity = 15 in {
2337 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2338                        "movd\t{$src, $dst|$dst, $src}",
2339                        [(set VR128:$dst, (v4i32 (X86vzmovl
2340                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2341 // This is X86-64 only.
2342 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2343                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2344                        [(set VR128:$dst, (v2i64 (X86vzmovl
2345                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2346 }
2347
2348 let AddedComplexity = 20 in {
2349 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2350                        "movd\t{$src, $dst|$dst, $src}",
2351                        [(set VR128:$dst,
2352                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2353                                                    (loadi32 addr:$src))))))]>;
2354
2355 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2356             (MOVZDI2PDIrm addr:$src)>;
2357 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2358             (MOVZDI2PDIrm addr:$src)>;
2359
2360 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2361                      "movq\t{$src, $dst|$dst, $src}",
2362                      [(set VR128:$dst,
2363                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2364                                                  (loadi64 addr:$src))))))]>, XS,
2365                    Requires<[HasSSE2]>;
2366
2367 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2368             (MOVZQI2PQIrm addr:$src)>;
2369 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2370             (MOVZQI2PQIrm addr:$src)>;
2371 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2372 }
2373
2374 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2375 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2376 let AddedComplexity = 15 in
2377 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2378                         "movq\t{$src, $dst|$dst, $src}",
2379                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2380                       XS, Requires<[HasSSE2]>;
2381
2382 let AddedComplexity = 20 in {
2383 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2384                         "movq\t{$src, $dst|$dst, $src}",
2385                     [(set VR128:$dst, (v2i64 (X86vzmovl
2386                                              (loadv2i64 addr:$src))))]>,
2387                       XS, Requires<[HasSSE2]>;
2388
2389 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2390             (MOVZPQILo2PQIrm addr:$src)>;
2391 }
2392
2393 //===----------------------------------------------------------------------===//
2394 // SSE3 Instructions
2395 //===----------------------------------------------------------------------===//
2396
2397 // Move Instructions
2398 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2399                       "movshdup\t{$src, $dst|$dst, $src}",
2400                       [(set VR128:$dst, (v4f32 (vector_shuffle
2401                                                 VR128:$src, (undef),
2402                                                 MOVSHDUP_shuffle_mask)))]>;
2403 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2404                       "movshdup\t{$src, $dst|$dst, $src}",
2405                       [(set VR128:$dst, (v4f32 (vector_shuffle
2406                                                 (memopv4f32 addr:$src), (undef),
2407                                                 MOVSHDUP_shuffle_mask)))]>;
2408
2409 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2410                       "movsldup\t{$src, $dst|$dst, $src}",
2411                       [(set VR128:$dst, (v4f32 (vector_shuffle
2412                                                 VR128:$src, (undef),
2413                                                 MOVSLDUP_shuffle_mask)))]>;
2414 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2415                       "movsldup\t{$src, $dst|$dst, $src}",
2416                       [(set VR128:$dst, (v4f32 (vector_shuffle
2417                                                 (memopv4f32 addr:$src), (undef),
2418                                                 MOVSLDUP_shuffle_mask)))]>;
2419
2420 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2421                       "movddup\t{$src, $dst|$dst, $src}",
2422                       [(set VR128:$dst, (v2f64 (vector_shuffle
2423                                                 VR128:$src, (undef),
2424                                                 SSE_splat_lo_mask)))]>;
2425 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2426                       "movddup\t{$src, $dst|$dst, $src}",
2427                       [(set VR128:$dst,
2428                         (v2f64 (vector_shuffle
2429                                 (scalar_to_vector (loadf64 addr:$src)),
2430                                 (undef),
2431                                 SSE_splat_lo_mask)))]>;
2432
2433 // Arithmetic
2434 let Constraints = "$src1 = $dst" in {
2435   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2436                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2437                         "addsubps\t{$src2, $dst|$dst, $src2}",
2438                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2439                                            VR128:$src2))]>;
2440   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2441                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2442                         "addsubps\t{$src2, $dst|$dst, $src2}",
2443                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2444                                            (load addr:$src2)))]>;
2445   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2446                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2447                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2448                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2449                                           VR128:$src2))]>;
2450   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2451                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2452                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2453                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2454                                           (load addr:$src2)))]>;
2455 }
2456
2457 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2458                    "lddqu\t{$src, $dst|$dst, $src}",
2459                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2460
2461 // Horizontal ops
2462 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2463   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2464          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2465          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2466 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2467   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2468          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2469          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2470 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2471   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2472         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2473         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2474 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2475   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2476         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2477         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2478
2479 let Constraints = "$src1 = $dst" in {
2480   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2481   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2482   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2483   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2484   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2485   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2486   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2487   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2488 }
2489
2490 // Thread synchronization
2491 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2492                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2493 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2494                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2495
2496 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2497 let AddedComplexity = 15 in
2498 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2499                   MOVSHDUP_shuffle_mask)),
2500           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2501 let AddedComplexity = 20 in
2502 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2503                   MOVSHDUP_shuffle_mask)),
2504           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2505
2506 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2507 let AddedComplexity = 15 in
2508   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2509                     MOVSLDUP_shuffle_mask)),
2510             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2511 let AddedComplexity = 20 in
2512   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2513                     MOVSLDUP_shuffle_mask)),
2514             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2515
2516 //===----------------------------------------------------------------------===//
2517 // SSSE3 Instructions
2518 //===----------------------------------------------------------------------===//
2519
2520 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2521 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2522                               Intrinsic IntId64, Intrinsic IntId128> {
2523   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2524                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2525                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2526
2527   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2528                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2529                    [(set VR64:$dst,
2530                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2531
2532   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2533                     (ins VR128:$src),
2534                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2535                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2536                     OpSize;
2537
2538   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2539                     (ins i128mem:$src),
2540                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2541                     [(set VR128:$dst,
2542                       (IntId128
2543                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2544 }
2545
2546 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2547 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2548                                Intrinsic IntId64, Intrinsic IntId128> {
2549   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2550                    (ins VR64:$src),
2551                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2552                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2553
2554   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2555                    (ins i64mem:$src),
2556                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2557                    [(set VR64:$dst,
2558                      (IntId64
2559                       (bitconvert (memopv4i16 addr:$src))))]>;
2560
2561   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2562                     (ins VR128:$src),
2563                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2564                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2565                     OpSize;
2566
2567   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2568                     (ins i128mem:$src),
2569                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2570                     [(set VR128:$dst,
2571                       (IntId128
2572                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2573 }
2574
2575 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2576 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2577                                Intrinsic IntId64, Intrinsic IntId128> {
2578   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2579                    (ins VR64:$src),
2580                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2581                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2582
2583   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2584                    (ins i64mem:$src),
2585                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2586                    [(set VR64:$dst,
2587                      (IntId64
2588                       (bitconvert (memopv2i32 addr:$src))))]>;
2589
2590   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2591                     (ins VR128:$src),
2592                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2593                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2594                     OpSize;
2595
2596   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2597                     (ins i128mem:$src),
2598                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2599                     [(set VR128:$dst,
2600                       (IntId128
2601                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2602 }
2603
2604 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2605                                        int_x86_ssse3_pabs_b,
2606                                        int_x86_ssse3_pabs_b_128>;
2607 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2608                                        int_x86_ssse3_pabs_w,
2609                                        int_x86_ssse3_pabs_w_128>;
2610 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2611                                        int_x86_ssse3_pabs_d,
2612                                        int_x86_ssse3_pabs_d_128>;
2613
2614 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2615 let Constraints = "$src1 = $dst" in {
2616   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2617                                  Intrinsic IntId64, Intrinsic IntId128,
2618                                  bit Commutable = 0> {
2619     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2620                      (ins VR64:$src1, VR64:$src2),
2621                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2622                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2623       let isCommutable = Commutable;
2624     }
2625     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2626                      (ins VR64:$src1, i64mem:$src2),
2627                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2628                      [(set VR64:$dst,
2629                        (IntId64 VR64:$src1,
2630                         (bitconvert (memopv8i8 addr:$src2))))]>;
2631
2632     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2633                       (ins VR128:$src1, VR128:$src2),
2634                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2635                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2636                       OpSize {
2637       let isCommutable = Commutable;
2638     }
2639     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2640                       (ins VR128:$src1, i128mem:$src2),
2641                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2642                       [(set VR128:$dst,
2643                         (IntId128 VR128:$src1,
2644                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2645   }
2646 }
2647
2648 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2649 let Constraints = "$src1 = $dst" in {
2650   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2651                                   Intrinsic IntId64, Intrinsic IntId128,
2652                                   bit Commutable = 0> {
2653     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2654                      (ins VR64:$src1, VR64:$src2),
2655                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2656                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2657       let isCommutable = Commutable;
2658     }
2659     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2660                      (ins VR64:$src1, i64mem:$src2),
2661                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2662                      [(set VR64:$dst,
2663                        (IntId64 VR64:$src1,
2664                         (bitconvert (memopv4i16 addr:$src2))))]>;
2665
2666     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2667                       (ins VR128:$src1, VR128:$src2),
2668                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2669                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2670                       OpSize {
2671       let isCommutable = Commutable;
2672     }
2673     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2674                       (ins VR128:$src1, i128mem:$src2),
2675                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2676                       [(set VR128:$dst,
2677                         (IntId128 VR128:$src1,
2678                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2679   }
2680 }
2681
2682 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2683 let Constraints = "$src1 = $dst" in {
2684   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2685                                   Intrinsic IntId64, Intrinsic IntId128,
2686                                   bit Commutable = 0> {
2687     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2688                      (ins VR64:$src1, VR64:$src2),
2689                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2690                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2691       let isCommutable = Commutable;
2692     }
2693     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2694                      (ins VR64:$src1, i64mem:$src2),
2695                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2696                      [(set VR64:$dst,
2697                        (IntId64 VR64:$src1,
2698                         (bitconvert (memopv2i32 addr:$src2))))]>;
2699
2700     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2701                       (ins VR128:$src1, VR128:$src2),
2702                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2703                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2704                       OpSize {
2705       let isCommutable = Commutable;
2706     }
2707     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2708                       (ins VR128:$src1, i128mem:$src2),
2709                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2710                       [(set VR128:$dst,
2711                         (IntId128 VR128:$src1,
2712                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2713   }
2714 }
2715
2716 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2717                                         int_x86_ssse3_phadd_w,
2718                                         int_x86_ssse3_phadd_w_128, 1>;
2719 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2720                                         int_x86_ssse3_phadd_d,
2721                                         int_x86_ssse3_phadd_d_128, 1>;
2722 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2723                                         int_x86_ssse3_phadd_sw,
2724                                         int_x86_ssse3_phadd_sw_128, 1>;
2725 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2726                                         int_x86_ssse3_phsub_w,
2727                                         int_x86_ssse3_phsub_w_128>;
2728 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2729                                         int_x86_ssse3_phsub_d,
2730                                         int_x86_ssse3_phsub_d_128>;
2731 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2732                                         int_x86_ssse3_phsub_sw,
2733                                         int_x86_ssse3_phsub_sw_128>;
2734 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2735                                         int_x86_ssse3_pmadd_ub_sw,
2736                                         int_x86_ssse3_pmadd_ub_sw_128, 1>;
2737 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2738                                         int_x86_ssse3_pmul_hr_sw,
2739                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2740 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2741                                         int_x86_ssse3_pshuf_b,
2742                                         int_x86_ssse3_pshuf_b_128>;
2743 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2744                                         int_x86_ssse3_psign_b,
2745                                         int_x86_ssse3_psign_b_128>;
2746 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2747                                         int_x86_ssse3_psign_w,
2748                                         int_x86_ssse3_psign_w_128>;
2749 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2750                                         int_x86_ssse3_psign_d,
2751                                         int_x86_ssse3_psign_d_128>;
2752
2753 let Constraints = "$src1 = $dst" in {
2754   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2755                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2756                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2757                            [(set VR64:$dst,
2758                              (int_x86_ssse3_palign_r
2759                               VR64:$src1, VR64:$src2,
2760                               imm:$src3))]>;
2761   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2762                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2763                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2764                            [(set VR64:$dst,
2765                              (int_x86_ssse3_palign_r
2766                               VR64:$src1,
2767                               (bitconvert (memopv2i32 addr:$src2)),
2768                               imm:$src3))]>;
2769
2770   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2771                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2772                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2773                            [(set VR128:$dst,
2774                              (int_x86_ssse3_palign_r_128
2775                               VR128:$src1, VR128:$src2,
2776                               imm:$src3))]>, OpSize;
2777   def PALIGNR128rm : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2778                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2779                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2780                            [(set VR128:$dst,
2781                              (int_x86_ssse3_palign_r_128
2782                               VR128:$src1,
2783                               (bitconvert (memopv4i32 addr:$src2)),
2784                               imm:$src3))]>, OpSize;
2785 }
2786
2787 //===----------------------------------------------------------------------===//
2788 // Non-Instruction Patterns
2789 //===----------------------------------------------------------------------===//
2790
2791 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2792 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2793 // Since these loads aren't folded into the fextend, we have to match it
2794 // explicitly here.
2795 let Predicates = [HasSSE2] in
2796  def : Pat<(fextend (loadf32 addr:$src)),
2797            (CVTSS2SDrm addr:$src)>;
2798
2799 // bit_convert
2800 let Predicates = [HasSSE2] in {
2801   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2802   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2803   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2804   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2805   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2806   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2807   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2808   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2809   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2810   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2811   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2812   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2813   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2814   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2815   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2816   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2817   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2818   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2819   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2820   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2821   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2822   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2823   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2824   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2825   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2826   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2827   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2828   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2829   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2830   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2831 }
2832
2833 // Move scalar to XMM zero-extended
2834 // movd to XMM register zero-extends
2835 let AddedComplexity = 15 in {
2836 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2837 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2838           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2839 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2840           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2841 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2842           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE2]>;
2843 }
2844
2845 // Splat v2f64 / v2i64
2846 let AddedComplexity = 10 in {
2847 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2848           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2849 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2850           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2851 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2852           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2853 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2854           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2855 }
2856
2857 // Special unary SHUFPSrri case.
2858 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2859            SHUFP_unary_shuffle_mask:$sm)),
2860           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2861       Requires<[HasSSE1]>;
2862 // Special unary SHUFPDrri case.
2863 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2864            SHUFP_unary_shuffle_mask:$sm)),
2865           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2866       Requires<[HasSSE2]>;
2867 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2868 def : Pat<(vector_shuffle (bc_v4i32 (memopv4f32 addr:$src1)), (undef),
2869            SHUFP_unary_shuffle_mask:$sm),
2870           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2871       Requires<[HasSSE2]>;
2872 // Special binary v4i32 shuffle cases with SHUFPS.
2873 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2874            PSHUFD_binary_shuffle_mask:$sm)),
2875           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2876            Requires<[HasSSE2]>;
2877 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2878            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2879           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2880            Requires<[HasSSE2]>;
2881 // Special binary v2i64 shuffle cases using SHUFPDrri.
2882 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2883                  SHUFP_shuffle_mask:$sm)),
2884           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2885           Requires<[HasSSE2]>;
2886 // Special unary SHUFPDrri case.
2887 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2888            SHUFP_unary_shuffle_mask:$sm)),
2889           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2890       Requires<[HasSSE2]>;
2891
2892 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2893 let AddedComplexity = 10 in {
2894 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2895                   UNPCKL_v_undef_shuffle_mask)),
2896           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2897 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2898                   UNPCKL_v_undef_shuffle_mask)),
2899           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2900 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2901                   UNPCKL_v_undef_shuffle_mask)),
2902           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2903 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2904                   UNPCKL_v_undef_shuffle_mask)),
2905           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2906 }
2907
2908 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2909 let AddedComplexity = 10 in {
2910 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2911                   UNPCKH_v_undef_shuffle_mask)),
2912           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2913 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2914                   UNPCKH_v_undef_shuffle_mask)),
2915           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2916 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2917                   UNPCKH_v_undef_shuffle_mask)),
2918           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2919 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2920                   UNPCKH_v_undef_shuffle_mask)),
2921           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2922 }
2923
2924 let AddedComplexity = 15 in {
2925 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2926 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2927                   MOVHP_shuffle_mask)),
2928           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2929
2930 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2931 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2932                   MOVHLPS_shuffle_mask)),
2933           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2934
2935 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2936 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2937                   MOVHLPS_v_undef_shuffle_mask)),
2938           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2939 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2940                   MOVHLPS_v_undef_shuffle_mask)),
2941           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2942 }
2943
2944 let AddedComplexity = 20 in {
2945 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2946 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2947 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2948                   MOVLP_shuffle_mask)),
2949           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2950 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2951                   MOVLP_shuffle_mask)),
2952           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2953 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2954                   MOVHP_shuffle_mask)),
2955           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2956 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2957                   MOVHP_shuffle_mask)),
2958           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2959
2960 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2961                   MOVLP_shuffle_mask)),
2962           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2963 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2964                   MOVLP_shuffle_mask)),
2965           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2966 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2967                   MOVHP_shuffle_mask)),
2968           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2969 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2970                   MOVLP_shuffle_mask)),
2971           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2972 }
2973
2974 let AddedComplexity = 15 in {
2975 // Setting the lowest element in the vector.
2976 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2977                   MOVL_shuffle_mask)),
2978           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2979 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2980                   MOVL_shuffle_mask)),
2981           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2982
2983 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2984 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2985                   MOVLP_shuffle_mask)),
2986           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2987 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2988                   MOVLP_shuffle_mask)),
2989           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2990 }
2991
2992 // Set lowest element and zero upper elements.
2993 let AddedComplexity = 15 in
2994 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
2995            MOVL_shuffle_mask)),
2996           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
2997 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
2998           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
2999
3000 // FIXME: Temporary workaround since 2-wide shuffle is broken.
3001 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
3002           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
3003 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
3004           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
3005 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
3006           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
3007 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
3008           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
3009       Requires<[HasSSE2]>;
3010 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
3011           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
3012       Requires<[HasSSE2]>;
3013 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
3014           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
3015 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
3016           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
3017 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
3018           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
3019 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
3020           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
3021 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
3022           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
3023 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
3024           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
3025 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
3026           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
3027 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
3028           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3029
3030 // Some special case pandn patterns.
3031 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3032                   VR128:$src2)),
3033           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3034 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3035                   VR128:$src2)),
3036           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3037 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3038                   VR128:$src2)),
3039           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3040
3041 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3042                   (memopv2i64 addr:$src2))),
3043           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3044 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3045                   (memopv2i64 addr:$src2))),
3046           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3047 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3048                   (memopv2i64 addr:$src2))),
3049           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3050
3051 // vector -> vector casts
3052 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3053           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3054 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3055           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3056
3057 // Use movaps / movups for SSE integer load / store (one byte shorter).
3058 def : Pat<(alignedloadv4i32 addr:$src),
3059           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3060 def : Pat<(loadv4i32 addr:$src),
3061           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3062 def : Pat<(alignedloadv2i64 addr:$src),
3063           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3064 def : Pat<(loadv2i64 addr:$src),
3065           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3066
3067 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3068           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3069 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3070           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3071 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3072           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3073 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3074           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3075 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3076           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3077 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3078           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3079 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3080           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3081 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3082           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3083
3084 //===----------------------------------------------------------------------===//
3085 // SSE4.1 Instructions
3086 //===----------------------------------------------------------------------===//
3087
3088 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3089                             bits<8> opcsd, bits<8> opcpd,
3090                             string OpcodeStr,
3091                             Intrinsic F32Int,
3092                             Intrinsic V4F32Int,
3093                             Intrinsic F64Int,
3094                             Intrinsic V2F64Int> {
3095   // Intrinsic operation, reg.
3096   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3097                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3098                     !strconcat(OpcodeStr,
3099                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3100                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3101                     OpSize;
3102
3103   // Intrinsic operation, mem.
3104   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3105                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3106                     !strconcat(OpcodeStr,
3107                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3108                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3109                     OpSize;
3110
3111   // Vector intrinsic operation, reg
3112   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3113                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3114                     !strconcat(OpcodeStr,
3115                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3116                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3117                     OpSize;
3118
3119   // Vector intrinsic operation, mem
3120   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3121                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3122                     !strconcat(OpcodeStr,
3123                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3124                     [(set VR128:$dst, (V4F32Int (load addr:$src1),imm:$src2))]>,
3125                     OpSize;
3126
3127   // Intrinsic operation, reg.
3128   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3129                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3130                     !strconcat(OpcodeStr,
3131                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3132                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3133                     OpSize;
3134
3135   // Intrinsic operation, mem.
3136   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3137                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3138                     !strconcat(OpcodeStr,
3139                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3140                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3141                     OpSize;
3142
3143   // Vector intrinsic operation, reg
3144   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3145                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3146                     !strconcat(OpcodeStr,
3147                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3148                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3149                     OpSize;
3150
3151   // Vector intrinsic operation, mem
3152   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3153                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3154                     !strconcat(OpcodeStr,
3155                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3156                     [(set VR128:$dst, (V2F64Int (load addr:$src1),imm:$src2))]>,
3157                     OpSize;
3158 }
3159
3160 // FP round - roundss, roundps, roundsd, roundpd
3161 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3162                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3163                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3164
3165 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3166 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3167                                  Intrinsic IntId128> {
3168   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3169                     (ins VR128:$src),
3170                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3171                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3172   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3173                      (ins i128mem:$src),
3174                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3175                      [(set VR128:$dst,
3176                        (IntId128
3177                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3178 }
3179
3180 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3181                                          int_x86_sse41_phminposuw>;
3182
3183 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3184 let Constraints = "$src1 = $dst" in {
3185   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3186                                 Intrinsic IntId128, bit Commutable = 0> {
3187     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3188                    (ins VR128:$src1, VR128:$src2),
3189                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3190                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3191                    OpSize {
3192       let isCommutable = Commutable;
3193     }
3194     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3195                    (ins VR128:$src1, i128mem:$src2),
3196                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3197                    [(set VR128:$dst,
3198                      (IntId128 VR128:$src1,
3199                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3200   }
3201 }
3202
3203 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3204                                        int_x86_sse41_pcmpeqq, 1>;
3205 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3206                                        int_x86_sse41_packusdw, 0>;
3207 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3208                                        int_x86_sse41_pminsb, 1>;
3209 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3210                                        int_x86_sse41_pminsd, 1>;
3211 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3212                                        int_x86_sse41_pminud, 1>;
3213 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3214                                        int_x86_sse41_pminuw, 1>;
3215 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3216                                        int_x86_sse41_pmaxsb, 1>;
3217 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3218                                        int_x86_sse41_pmaxsd, 1>;
3219 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3220                                        int_x86_sse41_pmaxud, 1>;
3221 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3222                                        int_x86_sse41_pmaxuw, 1>;
3223 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq",
3224                                        int_x86_sse41_pmuldq, 1>;
3225
3226
3227 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3228 let Constraints = "$src1 = $dst" in {
3229   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, SDNode OpNode,
3230                                 Intrinsic IntId128, bit Commutable = 0> {
3231     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3232                    (ins VR128:$src1, VR128:$src2),
3233                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3234                    [(set VR128:$dst, (OpNode (v4i32 VR128:$src1),
3235                                                     VR128:$src2))]>, OpSize {
3236       let isCommutable = Commutable;
3237     }
3238     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3239                       (ins VR128:$src1, VR128:$src2),
3240                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3241                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3242                       OpSize {
3243       let isCommutable = Commutable;
3244     }
3245     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3246                    (ins VR128:$src1, i128mem:$src2),
3247                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3248                    [(set VR128:$dst,
3249                      (OpNode VR128:$src1, (memopv4i32 addr:$src2)))]>, OpSize;
3250     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3251                        (ins VR128:$src1, i128mem:$src2),
3252                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3253                        [(set VR128:$dst,
3254                         (IntId128 VR128:$src1, (memopv4i32 addr:$src2)))]>,
3255                        OpSize;
3256   }
3257 }
3258 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", mul,
3259                                        int_x86_sse41_pmulld, 1>;
3260
3261
3262 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3263 let Constraints = "$src1 = $dst" in {
3264   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3265                                  Intrinsic IntId128, bit Commutable = 0> {
3266     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3267                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3268                     !strconcat(OpcodeStr,
3269                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3270                     [(set VR128:$dst,
3271                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3272                     OpSize {
3273       let isCommutable = Commutable;
3274     }
3275     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3276                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3277                     !strconcat(OpcodeStr,
3278                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3279                     [(set VR128:$dst,
3280                       (IntId128 VR128:$src1,
3281                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3282                     OpSize;
3283   }
3284 }
3285
3286 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3287                                         int_x86_sse41_blendps, 0>;
3288 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3289                                         int_x86_sse41_blendpd, 0>;
3290 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3291                                         int_x86_sse41_pblendw, 0>;
3292 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3293                                         int_x86_sse41_dpps, 1>;
3294 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3295                                         int_x86_sse41_dppd, 1>;
3296 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3297                                         int_x86_sse41_mpsadbw, 0>;
3298
3299
3300 /// SS41I_ternary_int - SSE 4.1 ternary operator
3301 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3302   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3303     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3304                     (ins VR128:$src1, VR128:$src2),
3305                     !strconcat(OpcodeStr,
3306                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3307                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3308                     OpSize;
3309
3310     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3311                     (ins VR128:$src1, i128mem:$src2),
3312                     !strconcat(OpcodeStr,
3313                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3314                     [(set VR128:$dst,
3315                       (IntId VR128:$src1,
3316                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3317   }
3318 }
3319
3320 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3321 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3322 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3323
3324
3325 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3326   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3327                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3328                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3329
3330   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3331                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3332                  [(set VR128:$dst,
3333                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3334 }
3335
3336 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3337 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3338 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3339 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3340 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3341 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3342
3343 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3344   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3345                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3346                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3347
3348   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3349                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3350                  [(set VR128:$dst,
3351                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3352 }
3353
3354 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3355 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3356 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3357 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3358
3359 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3360   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3361                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3362                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3363
3364   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3365                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3366                  [(set VR128:$dst,
3367                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3368 }
3369
3370 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3371 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3372
3373
3374 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3375 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3376   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3377                  (ins VR128:$src1, i32i8imm:$src2),
3378                  !strconcat(OpcodeStr,
3379                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3380                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3381                  OpSize;
3382   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3383                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3384                  !strconcat(OpcodeStr,
3385                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3386                  []>, OpSize;
3387 // FIXME:
3388 // There's an AssertZext in the way of writing the store pattern
3389 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3390 }
3391
3392 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3393
3394
3395 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3396 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3397   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3398                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3399                  !strconcat(OpcodeStr,
3400                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3401                  []>, OpSize;
3402 // FIXME:
3403 // There's an AssertZext in the way of writing the store pattern
3404 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3405 }
3406
3407 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3408
3409
3410 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3411 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3412   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3413                  (ins VR128:$src1, i32i8imm:$src2),
3414                  !strconcat(OpcodeStr,
3415                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3416                  [(set GR32:$dst,
3417                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3418   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3419                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3420                  !strconcat(OpcodeStr,
3421                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3422                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3423                           addr:$dst)]>, OpSize;
3424 }
3425
3426 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3427
3428
3429 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3430 /// destination
3431 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3432   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3433                  (ins VR128:$src1, i32i8imm:$src2),
3434                  !strconcat(OpcodeStr,
3435                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3436                  [(set GR32:$dst,
3437                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3438            OpSize;
3439   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3440                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3441                  !strconcat(OpcodeStr,
3442                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3443                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3444                           addr:$dst)]>, OpSize;
3445 }
3446
3447 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3448
3449 let Constraints = "$src1 = $dst" in {
3450   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3451     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3452                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3453                    !strconcat(OpcodeStr,
3454                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3455                    [(set VR128:$dst,
3456                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3457     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3458                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3459                    !strconcat(OpcodeStr,
3460                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3461                    [(set VR128:$dst,
3462                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3463                                 imm:$src3))]>, OpSize;
3464   }
3465 }
3466
3467 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3468
3469 let Constraints = "$src1 = $dst" in {
3470   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3471     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3472                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3473                    !strconcat(OpcodeStr,
3474                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3475                    [(set VR128:$dst,
3476                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3477                    OpSize;
3478     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3479                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3480                    !strconcat(OpcodeStr,
3481                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3482                    [(set VR128:$dst,
3483                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3484                                        imm:$src3)))]>, OpSize;
3485   }
3486 }
3487
3488 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3489
3490 let Constraints = "$src1 = $dst" in {
3491   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3492     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3493                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3494                    !strconcat(OpcodeStr,
3495                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3496                    [(set VR128:$dst,
3497                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3498     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3499                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3500                    !strconcat(OpcodeStr,
3501                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3502                    [(set VR128:$dst,
3503                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3504                                  imm:$src3))]>, OpSize;
3505   }
3506 }
3507
3508 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3509
3510 let Defs = [EFLAGS] in {
3511 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3512                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3513 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3514                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3515 }
3516
3517 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3518                        "movntdqa\t{$src, $dst|$dst, $src}",
3519                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;