lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 // MOVSSrm zeros the high parts of the register; represent this
 190 // with SUBREG_TO_REG.
 191 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 192           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 193 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 194           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 195 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 196           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 197 // MOVSDrm zeros the high parts of the register; represent this
 198 // with SUBREG_TO_REG.
 199 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 200           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 201 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 202           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 203 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 204           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 205 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 206           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 207 def : Pat<(v2f64 (X86vzload addr:$src)),
 208           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 209 }
 210
 211 // Store scalar value to memory.
 212 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 213                   "movss\t{$src, $dst|$dst, $src}",
 214                   [(store FR32:$src, addr:$dst)]>;
 215 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 216                   "movsd\t{$src, $dst|$dst, $src}",
 217                   [(store FR64:$src, addr:$dst)]>;
 218
 219 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 220                   "movss\t{$src, $dst|$dst, $src}",
 221                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 222 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 223                   "movsd\t{$src, $dst|$dst, $src}",
 224                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 225
 226 // Extract and store.
 227 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 228                  addr:$dst),
 229           (MOVSSmr addr:$dst,
 230                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 231 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 232                  addr:$dst),
 233           (MOVSDmr addr:$dst,
 234                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 235
 236 // Move Aligned/Unaligned floating point values
 237 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 238                             X86MemOperand x86memop, PatFrag ld_frag,
 239                             string asm, Domain d,
 240                             bit IsReMaterializable = 1> {
 241 let neverHasSideEffects = 1 in
 242   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 243               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 244 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 245   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 246               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 247                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 248 }
 249
 250 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 251                               "movaps", SSEPackedSingle>, VEX;
 252 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 253                               "movapd", SSEPackedDouble>, OpSize, VEX;
 254 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 255                               "movups", SSEPackedSingle>, VEX;
 256 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 257                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 258
 259 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 260                               "movaps", SSEPackedSingle>, VEX;
 261 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 262                               "movapd", SSEPackedDouble>, OpSize, VEX;
 263 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 264                               "movups", SSEPackedSingle>, VEX;
 265 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 266                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 267 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 268                               "movaps", SSEPackedSingle>, TB;
 269 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 270                               "movapd", SSEPackedDouble>, TB, OpSize;
 271 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 272                               "movups", SSEPackedSingle>, TB;
 273 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 274                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 275
 276 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 277                    "movaps\t{$src, $dst|$dst, $src}",
 278                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 279 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 280                    "movapd\t{$src, $dst|$dst, $src}",
 281                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 282 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 283                    "movups\t{$src, $dst|$dst, $src}",
 284                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 285 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 286                    "movupd\t{$src, $dst|$dst, $src}",
 287                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 288 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 289                    "movaps\t{$src, $dst|$dst, $src}",
 290                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 291 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 292                    "movapd\t{$src, $dst|$dst, $src}",
 293                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 294 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 295                    "movups\t{$src, $dst|$dst, $src}",
 296                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 297 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 298                    "movupd\t{$src, $dst|$dst, $src}",
 299                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 300
 301 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 302 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 303           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 304
 305 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 306 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 307           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 308
 309 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 310                    "movaps\t{$src, $dst|$dst, $src}",
 311                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 312 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 313                    "movapd\t{$src, $dst|$dst, $src}",
 314                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 315 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 316                    "movups\t{$src, $dst|$dst, $src}",
 317                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 318 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 319                    "movupd\t{$src, $dst|$dst, $src}",
 320                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 321
 322 // Intrinsic forms of MOVUPS/D load and store
 323 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 324            (ins f128mem:$dst, VR128:$src),
 325            "movups\t{$src, $dst|$dst, $src}",
 326            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 327 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 328            (ins f128mem:$dst, VR128:$src),
 329            "movupd\t{$src, $dst|$dst, $src}",
 330            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 331
 332 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 333                        "movups\t{$src, $dst|$dst, $src}",
 334                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 335 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 336                        "movupd\t{$src, $dst|$dst, $src}",
 337                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 338
 339 // Move Low/High packed floating point values
 340 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 341                                  PatFrag mov_frag, string base_opc,
 342                                  string asm_opr> {
 343   def PSrm : PI<opc, MRMSrcMem,
 344          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 345          !strconcat(base_opc, "s", asm_opr),
 346      [(set RC:$dst,
 347        (mov_frag RC:$src1,
 348               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 349               SSEPackedSingle>, TB;
 350
 351   def PDrm : PI<opc, MRMSrcMem,
 352          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 353          !strconcat(base_opc, "d", asm_opr),
 354      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 355                               (scalar_to_vector (loadf64 addr:$src2)))))],
 356               SSEPackedDouble>, TB, OpSize;
 357 }
 358
 359 let AddedComplexity = 20 in {
 360   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 361                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 362   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 363                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 364 }
 365 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 366   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 367                                    "\t{$src2, $dst|$dst, $src2}">;
 368   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 369                                    "\t{$src2, $dst|$dst, $src2}">;
 370 }
 371
 372 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 373                    "movlps\t{$src, $dst|$dst, $src}",
 374                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 375                                  (iPTR 0))), addr:$dst)]>, VEX;
 376 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 377                    "movlpd\t{$src, $dst|$dst, $src}",
 378                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 379                                  (iPTR 0))), addr:$dst)]>, VEX;
 380 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 381                    "movlps\t{$src, $dst|$dst, $src}",
 382                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 383                                  (iPTR 0))), addr:$dst)]>;
 384 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 385                    "movlpd\t{$src, $dst|$dst, $src}",
 386                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 387                                  (iPTR 0))), addr:$dst)]>;
 388
 389 // v2f64 extract element 1 is always custom lowered to unpack high to low
 390 // and extract element 0 so the non-store version isn't too horrible.
 391 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 392                    "movhps\t{$src, $dst|$dst, $src}",
 393                    [(store (f64 (vector_extract
 394                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 395                                          (undef)), (iPTR 0))), addr:$dst)]>,
 396                    VEX;
 397 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 398                    "movhpd\t{$src, $dst|$dst, $src}",
 399                    [(store (f64 (vector_extract
 400                                  (v2f64 (unpckh VR128:$src, (undef))),
 401                                  (iPTR 0))), addr:$dst)]>,
 402                    VEX;
 403 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 404                    "movhps\t{$src, $dst|$dst, $src}",
 405                    [(store (f64 (vector_extract
 406                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 407                                          (undef)), (iPTR 0))), addr:$dst)]>;
 408 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 409                    "movhpd\t{$src, $dst|$dst, $src}",
 410                    [(store (f64 (vector_extract
 411                                  (v2f64 (unpckh VR128:$src, (undef))),
 412                                  (iPTR 0))), addr:$dst)]>;
 413
 414 let AddedComplexity = 20 in {
 415   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 416                                        (ins VR128:$src1, VR128:$src2),
 417                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 418                       [(set VR128:$dst,
 419                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 420                       VEX_4V;
 421   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 422                                        (ins VR128:$src1, VR128:$src2),
 423                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 424                       [(set VR128:$dst,
 425                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 426                       VEX_4V;
 427 }
 428 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 429   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 430                                        (ins VR128:$src1, VR128:$src2),
 431                       "movlhps\t{$src2, $dst|$dst, $src2}",
 432                       [(set VR128:$dst,
 433                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 434   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 435                                        (ins VR128:$src1, VR128:$src2),
 436                       "movhlps\t{$src2, $dst|$dst, $src2}",
 437                       [(set VR128:$dst,
 438                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 439 }
 440
 441 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 442           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 443 let AddedComplexity = 20 in {
 444   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 445             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 446   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 447             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 448 }
 449
 450 //===----------------------------------------------------------------------===//
 451 // SSE 1 & 2 - Conversion Instructions
 452 //===----------------------------------------------------------------------===//
 453
 454 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 455                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 456                      string asm> {
 457   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 458                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 460                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 461 }
 462
 463 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 464                           X86MemOperand x86memop, string asm> {
 465   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 466                         []>;
 467   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 468                         []>;
 469 }
 470
 471 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 472                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 473                          string asm, Domain d> {
 474   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 475                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 476   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 477                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 478 }
 479
 480 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 481                           X86MemOperand x86memop, string asm> {
 482   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 483               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 485               (ins DstRC:$src1, x86memop:$src),
 486               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 487 }
 488
 489 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 490                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 491 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 492                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 493                                 VEX_W;
 494 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 495                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 496 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 497                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 498                                 VEX, VEX_W;
 499
 500 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 501 // register, but the same isn't true when only using memory operands,
 502 // provide other assembly "l" and "q" forms to address this explicitly
 503 // where appropriate to do so.
 504 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 505                                   VEX_4V;
 506 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 507                                   VEX_4V, VEX_W;
 508 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 509                                   VEX_4V;
 510 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 511                                   VEX_4V;
 512 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 513                                   VEX_4V, VEX_W;
 514
 515 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 516                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 517 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 518                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 519 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 520                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 521 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 522                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 523 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 524                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 525 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 526                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 527 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 528                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 529 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 530                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 531
 532 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 533 // and/or XMM operand(s).
 534
 535 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 536                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 537                          string asm> {
 538   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 539               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 540               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 541   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 542               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 543               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 544 }
 545
 546 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 547                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 548                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 549   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 550               !if(Is2Addr,
 551                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 552                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 553               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 554   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 555               (ins DstRC:$src1, x86memop:$src2),
 556               !if(Is2Addr,
 557                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 558                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 559               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 560 }
 561
 562 defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 563                       f32mem, load, "cvtss2si">, XS, VEX;
 564 defm Int_VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 565                         int_x86_sse_cvtss2si64, f32mem, load, "cvtss2si">,
 566                         XS, VEX, VEX_W;
 567 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 568                       f128mem, load, "cvtsd2si">, XD, VEX;
 569 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 570                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 571                       XD, VEX, VEX_W;
 572
 573 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 574 // Get rid of this hack or rename the intrinsics, there are several
 575 // intructions that only match with the intrinsic form, why create duplicates
 576 // to let them be recognized by the assembler?
 577 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 578                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 579 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 580                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 581 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 582                       f32mem, load, "cvtss2si">, XS;
 583 defm Int_CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
 584                       f32mem, load, "cvtss2si{q}">, XS, REX_W;
 585 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 586                 f128mem, load, "cvtsd2si{l}">, XD;
 587 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 588                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 589
 590
 591 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 592           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 593 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 594           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 595           VEX_W;
 596 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 597           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 598 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 599           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 600           VEX_4V, VEX_W;
 601
 602 let Constraints = "$src1 = $dst" in {
 603   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 604                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 605                         "cvtsi2ss">, XS;
 606   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 607                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 608                         "cvtsi2ss{q}">, XS, REX_W;
 609   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 610                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 611                         "cvtsi2sd">, XD;
 612   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 613                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 614                         "cvtsi2sd">, XD, REX_W;
 615 }
 616
 617 /// SSE 1 Only
 618
 619 // Aliases for intrinsics
 620 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 621                                     f32mem, load, "cvttss2si">, XS, VEX;
 622 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 623                                     int_x86_sse_cvttss2si64, f32mem, load,
 624                                     "cvttss2si">, XS, VEX, VEX_W;
 625 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 626                                     f128mem, load, "cvttsd2si">, XD, VEX;
 627 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 628                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 629                                     "cvttsd2si">, XD, VEX, VEX_W;
 630 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 631                                     f32mem, load, "cvttss2si">, XS;
 632 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 633                                     int_x86_sse_cvttss2si64, f32mem, load,
 634                                     "cvttss2si{q}">, XS, REX_W;
 635 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 636                                     f128mem, load, "cvttsd2si">, XD;
 637 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 638                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 639                                     "cvttsd2si{q}">, XD, REX_W;
 640
 641 let Pattern = []<dag> in {
 642 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 643                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 644 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 645                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 646                                VEX_W;
 647 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 648                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 649                                SSEPackedSingle>, TB, VEX;
 650 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 651                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 652                                SSEPackedSingle>, TB, VEX;
 653 }
 654 let Pattern = []<dag> in {
 655 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 656                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 657 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 658                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 659 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 660                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 661                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 662 }
 663
 664 /// SSE 2 Only
 665
 666 // Convert scalar double to scalar single
 667 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 668                        (ins FR64:$src1, FR64:$src2),
 669                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 670                       VEX_4V;
 671 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 672                        (ins FR64:$src1, f64mem:$src2),
 673                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 674                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 675 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 676         Requires<[HasAVX]>;
 677
 678 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 679                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 680                       [(set FR32:$dst, (fround FR64:$src))]>;
 681 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 682                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 683                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 684                   Requires<[HasSSE2, OptForSize]>;
 685
 686 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 687                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 688                       XS, VEX_4V;
 689 let Constraints = "$src1 = $dst" in
 690 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 691                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 692
 693 // Convert scalar single to scalar double
 694 // SSE2 instructions with XS prefix
 695 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 696                     (ins FR32:$src1, FR32:$src2),
 697                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 698                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 699 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 700                     (ins FR32:$src1, f32mem:$src2),
 701                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 702                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 703 def : Pat<(f64 (fextend FR32:$src)), (VCVTSS2SDrr FR32:$src, FR32:$src)>,
 704         Requires<[HasAVX]>;
 705
 706 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 707                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 708                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 709                  Requires<[HasSSE2]>;
 710 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 711                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 712                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 713                  Requires<[HasSSE2, OptForSize]>;
 714
 715 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 716                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 718                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 719                                        VR128:$src2))]>, XS, VEX_4V,
 720                     Requires<[HasAVX]>;
 721 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 722                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 725                                        (load addr:$src2)))]>, XS, VEX_4V,
 726                     Requires<[HasAVX]>;
 727 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 728 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 729                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 730                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 731                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 732                                        VR128:$src2))]>, XS,
 733                     Requires<[HasSSE2]>;
 734 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 735                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 738                                        (load addr:$src2)))]>, XS,
 739                     Requires<[HasSSE2]>;
 740 }
 741
 742 def : Pat<(extloadf32 addr:$src),
 743           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 744       Requires<[HasSSE2, OptForSpeed]>;
 745
 746 // Convert doubleword to packed single/double fp
 747 // SSE2 instructions without OpSize prefix
 748 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 749                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 750                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 751                      TB, VEX, Requires<[HasAVX]>;
 752 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 753                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 754                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 755                                         (bitconvert (memopv2i64 addr:$src))))]>,
 756                      TB, VEX, Requires<[HasAVX]>;
 757 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 758                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 759                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 760                      TB, Requires<[HasSSE2]>;
 761 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 762                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 763                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 764                                         (bitconvert (memopv2i64 addr:$src))))]>,
 765                      TB, Requires<[HasSSE2]>;
 766
 767 // FIXME: why the non-intrinsic version is described as SSE3?
 768 // SSE2 instructions with XS prefix
 769 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 770                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 771                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 772                      XS, VEX, Requires<[HasAVX]>;
 773 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 774                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 775                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 776                                         (bitconvert (memopv2i64 addr:$src))))]>,
 777                      XS, VEX, Requires<[HasAVX]>;
 778 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 779                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 780                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 781                      XS, Requires<[HasSSE2]>;
 782 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 783                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 784                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 785                                         (bitconvert (memopv2i64 addr:$src))))]>,
 786                      XS, Requires<[HasSSE2]>;
 787
 788
 789 // Convert packed single/double fp to doubleword
 790 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 791                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 792 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 793                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 794 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 795                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 796 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 797                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 798 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 799                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 800 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 801                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 802
 803 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 804                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 805                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 806                         VEX;
 807 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 808                          (ins f128mem:$src),
 809                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 810                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 811                                             (memop addr:$src)))]>, VEX;
 812 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 813                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 814                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 815 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 816                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 817                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 818                                             (memop addr:$src)))]>;
 819
 820 // SSE2 packed instructions with XD prefix
 821 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 822                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 823                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 824                      XD, VEX, Requires<[HasAVX]>;
 825 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 826                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 827                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 828                                           (memop addr:$src)))]>,
 829                      XD, VEX, Requires<[HasAVX]>;
 830 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 831                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 832                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 833                      XD, Requires<[HasSSE2]>;
 834 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 835                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 836                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 837                                           (memop addr:$src)))]>,
 838                      XD, Requires<[HasSSE2]>;
 839
 840
 841 // Convert with truncation packed single/double fp to doubleword
 842 // SSE2 packed instructions with XS prefix
 843 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 844                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 845 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 846                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 847 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 848                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 849 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 850                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 851 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 852                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 853                       [(set VR128:$dst,
 854                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 855 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 856                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 857                       [(set VR128:$dst,
 858                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 859
 860
 861 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 862                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 863                         [(set VR128:$dst,
 864                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 865                       XS, VEX, Requires<[HasAVX]>;
 866 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 867                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 868                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 869                                            (memop addr:$src)))]>,
 870                       XS, VEX, Requires<[HasAVX]>;
 871
 872 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 873                             (ins VR128:$src),
 874                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 875                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 876                        VEX;
 877 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 878                           (ins f128mem:$src),
 879                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 880                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 881                                              (memop addr:$src)))]>, VEX;
 882 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 883                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 884                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 885 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 886                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 887                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 888                                         (memop addr:$src)))]>;
 889
 890 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 891 // register, but the same isn't true when using memory operands instead.
 892 // Provide other assembly rr and rm forms to address this explicitly.
 893 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 894                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 895 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 896                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 897
 898 // XMM only
 899 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 900                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 901 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 902                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 903
 904 // YMM only
 905 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 906                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 907 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 908                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 909
 910 // Convert packed single to packed double
 911 let Predicates = [HasAVX] in {
 912                   // SSE2 instructions without OpSize prefix
 913 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 914                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 915 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 916                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 917 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
 918                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 919 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
 920                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
 921 }
 922 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 923                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 924 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 925                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 926
 927 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 928                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 929                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 930                      VEX, Requires<[HasAVX]>;
 931 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 932                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
 933                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 934                                           (load addr:$src)))]>,
 935                      VEX, Requires<[HasAVX]>;
 936 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 937                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 938                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 939                      TB, Requires<[HasSSE2]>;
 940 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 941                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 942                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 943                                           (load addr:$src)))]>,
 944                      TB, Requires<[HasSSE2]>;
 945
 946 // Convert packed double to packed single
 947 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 948 // register, but the same isn't true when using memory operands instead.
 949 // Provide other assembly rr and rm forms to address this explicitly.
 950 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 951                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 952 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 953                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
 954
 955 // XMM only
 956 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 957                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 958 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 959                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
 960
 961 // YMM only
 962 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 963                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
 964 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 965                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 966 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 967                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 968 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 969                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 970
 971
 972 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 973                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 974                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 975 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
 976                          (ins f128mem:$src),
 977                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 978                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 979                                             (memop addr:$src)))]>;
 980 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 981                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 982                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 983 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 984                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 985                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 986                                             (memop addr:$src)))]>;
 987
 988 // AVX 256-bit register conversion intrinsics
 989 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
 990 // whenever possible to avoid declaring two versions of each one.
 991 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
 992           (VCVTDQ2PSYrr VR256:$src)>;
 993 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
 994           (VCVTDQ2PSYrm addr:$src)>;
 995
 996 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
 997           (VCVTPD2PSYrr VR256:$src)>;
 998 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
 999           (VCVTPD2PSYrm addr:$src)>;
1000
1001 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1002           (VCVTPS2DQYrr VR256:$src)>;
1003 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1004           (VCVTPS2DQYrm addr:$src)>;
1005
1006 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1007           (VCVTPS2PDYrr VR128:$src)>;
1008 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1009           (VCVTPS2PDYrm addr:$src)>;
1010
1011 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1012           (VCVTTPD2DQYrr VR256:$src)>;
1013 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1014           (VCVTTPD2DQYrm addr:$src)>;
1015
1016 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1017           (VCVTTPS2DQYrr VR256:$src)>;
1018 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1019           (VCVTTPS2DQYrm addr:$src)>;
1020
1021 //===----------------------------------------------------------------------===//
1022 // SSE 1 & 2 - Compare Instructions
1023 //===----------------------------------------------------------------------===//
1024
1025 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1026 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1027                             string asm, string asm_alt> {
1028   let isAsmParserOnly = 1 in {
1029     def rr : SIi8<0xC2, MRMSrcReg,
1030                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1031                   asm, []>;
1032     let mayLoad = 1 in
1033     def rm : SIi8<0xC2, MRMSrcMem,
1034                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1035                   asm, []>;
1036   }
1037
1038   // Accept explicit immediate argument form instead of comparison code.
1039   def rr_alt : SIi8<0xC2, MRMSrcReg,
1040                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1041                 asm_alt, []>;
1042   let mayLoad = 1 in
1043   def rm_alt : SIi8<0xC2, MRMSrcMem,
1044                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1045                 asm_alt, []>;
1046 }
1047
1048 let neverHasSideEffects = 1 in {
1049   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1050                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1051                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1052                   XS, VEX_4V;
1053   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1054                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1055                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1056                   XD, VEX_4V;
1057 }
1058
1059 let Constraints = "$src1 = $dst" in {
1060 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1061                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1062                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1063                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1064 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1065                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1066                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1067                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1068 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1069                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1070                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1071                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1072 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1073                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1074                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1075                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1076 }
1077 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1078 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1079                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1080                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1081 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1082                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1083                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1084 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1085                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1086                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1087 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1088                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1089                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1090 }
1091
1092 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1093                          Intrinsic Int, string asm> {
1094   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1095                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1096                         [(set VR128:$dst, (Int VR128:$src1,
1097                                                VR128:$src, imm:$cc))]>;
1098   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1099                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1100                         [(set VR128:$dst, (Int VR128:$src1,
1101                                                (load addr:$src), imm:$cc))]>;
1102 }
1103
1104 // Aliases to match intrinsics which expect XMM operand(s).
1105 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1106                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1107                      XS, VEX_4V;
1108 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1109                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1110                      XD, VEX_4V;
1111 let Constraints = "$src1 = $dst" in {
1112   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1113                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1114   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1115                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1116 }
1117
1118
1119 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1120 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1121                             ValueType vt, X86MemOperand x86memop,
1122                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1123   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1124                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1125                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1126   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1127                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1128                      [(set EFLAGS, (OpNode (vt RC:$src1),
1129                                            (ld_frag addr:$src2)))], d>;
1130 }
1131
1132 let Defs = [EFLAGS] in {
1133   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1134                                   "ucomiss", SSEPackedSingle>, VEX;
1135   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1136                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1137   let Pattern = []<dag> in {
1138     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1139                                     "comiss", SSEPackedSingle>, VEX;
1140     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1141                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1142   }
1143
1144   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1145                             load, "ucomiss", SSEPackedSingle>, VEX;
1146   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1147                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1148
1149   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1150                             load, "comiss", SSEPackedSingle>, VEX;
1151   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1152                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1153   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1154                                   "ucomiss", SSEPackedSingle>, TB;
1155   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1156                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1157
1158   let Pattern = []<dag> in {
1159     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1160                                     "comiss", SSEPackedSingle>, TB;
1161     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1162                                     "comisd", SSEPackedDouble>, TB, OpSize;
1163   }
1164
1165   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1166                               load, "ucomiss", SSEPackedSingle>, TB;
1167   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1168                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1169
1170   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1171                                   "comiss", SSEPackedSingle>, TB;
1172   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1173                                   "comisd", SSEPackedDouble>, TB, OpSize;
1174 } // Defs = [EFLAGS]
1175
1176 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1177 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1178                             Intrinsic Int, string asm, string asm_alt,
1179                             Domain d> {
1180   let isAsmParserOnly = 1 in {
1181     def rri : PIi8<0xC2, MRMSrcReg,
1182                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1183                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1184     def rmi : PIi8<0xC2, MRMSrcMem,
1185                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1186                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1187   }
1188
1189   // Accept explicit immediate argument form instead of comparison code.
1190   def rri_alt : PIi8<0xC2, MRMSrcReg,
1191              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1192              asm_alt, [], d>;
1193   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1194              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1195              asm_alt, [], d>;
1196 }
1197
1198 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1199                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1200                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1201                SSEPackedSingle>, VEX_4V;
1202 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1203                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1204                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1205                SSEPackedDouble>, OpSize, VEX_4V;
1206 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1207                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1208                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1209                SSEPackedSingle>, VEX_4V;
1210 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1211                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1212                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1213                SSEPackedDouble>, OpSize, VEX_4V;
1214 let Constraints = "$src1 = $dst" in {
1215   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1216                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1217                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1218                  SSEPackedSingle>, TB;
1219   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1220                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1221                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1222                  SSEPackedDouble>, TB, OpSize;
1223 }
1224
1225 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1226           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1227 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1228           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1229 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1230           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1231 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1232           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1233
1234 //===----------------------------------------------------------------------===//
1235 // SSE 1 & 2 - Shuffle Instructions
1236 //===----------------------------------------------------------------------===//
1237
1238 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1239 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1240                          ValueType vt, string asm, PatFrag mem_frag,
1241                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1242   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1243                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1244                    [(set RC:$dst, (vt (shufp:$src3
1245                             RC:$src1, (mem_frag addr:$src2))))], d>;
1246   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1247     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1248                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1249                    [(set RC:$dst,
1250                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1251 }
1252
1253 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1254            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1255            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1256 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1257            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1258            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1259 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1260            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1261            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1262 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1263            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1264            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1265
1266 let Constraints = "$src1 = $dst" in {
1267   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1268                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1269                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1270                     TB;
1271   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1272                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1273                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1274 }
1275
1276 //===----------------------------------------------------------------------===//
1277 // SSE 1 & 2 - Unpack Instructions
1278 //===----------------------------------------------------------------------===//
1279
1280 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1281 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1282                                    PatFrag mem_frag, RegisterClass RC,
1283                                    X86MemOperand x86memop, string asm,
1284                                    Domain d> {
1285     def rr : PI<opc, MRMSrcReg,
1286                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1287                 asm, [(set RC:$dst,
1288                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1289     def rm : PI<opc, MRMSrcMem,
1290                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1291                 asm, [(set RC:$dst,
1292                            (vt (OpNode RC:$src1,
1293                                        (mem_frag addr:$src2))))], d>;
1294 }
1295
1296 let AddedComplexity = 10 in {
1297   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1298         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1299                        SSEPackedSingle>, VEX_4V;
1300   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1301         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1302                        SSEPackedDouble>, OpSize, VEX_4V;
1303   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1304         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1305                        SSEPackedSingle>, VEX_4V;
1306   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1307         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1308                        SSEPackedDouble>, OpSize, VEX_4V;
1309
1310   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1311         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1312                        SSEPackedSingle>, VEX_4V;
1313   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1314         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1315                        SSEPackedDouble>, OpSize, VEX_4V;
1316   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1317         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1318                        SSEPackedSingle>, VEX_4V;
1319   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1320         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1321                        SSEPackedDouble>, OpSize, VEX_4V;
1322
1323   let Constraints = "$src1 = $dst" in {
1324     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1325           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1326                          SSEPackedSingle>, TB;
1327     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1328           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1329                          SSEPackedDouble>, TB, OpSize;
1330     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1331           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1332                          SSEPackedSingle>, TB;
1333     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1334           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1335                          SSEPackedDouble>, TB, OpSize;
1336   } // Constraints = "$src1 = $dst"
1337 } // AddedComplexity
1338
1339 //===----------------------------------------------------------------------===//
1340 // SSE 1 & 2 - Extract Floating-Point Sign mask
1341 //===----------------------------------------------------------------------===//
1342
1343 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1344 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1345                                 Domain d> {
1346   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1347                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1348                      [(set GR32:$dst, (Int RC:$src))], d>;
1349   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1350                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1351 }
1352
1353 // Mask creation
1354 defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1355                                       "movmskps", SSEPackedSingle>, VEX;
1356 defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1357                                       "movmskpd", SSEPackedDouble>, OpSize,
1358                                       VEX;
1359 defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1360                                       "movmskps", SSEPackedSingle>, VEX;
1361 defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1362                                       "movmskpd", SSEPackedDouble>, OpSize,
1363                                       VEX;
1364 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1365                                      SSEPackedSingle>, TB;
1366 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1367                                      SSEPackedDouble>, TB, OpSize;
1368
1369 // X86fgetsign
1370 def MOVMSKPDrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1371                     "movmskpd\t{$src, $dst|$dst, $src}",
1372                     [(set GR32:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1373 def MOVMSKPDrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1374                     "movmskpd\t{$src, $dst|$dst, $src}",
1375                     [(set GR64:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB, OpSize;
1376 def MOVMSKPSrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
1377                     "movmskps\t{$src, $dst|$dst, $src}",
1378                     [(set GR32:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1379 def MOVMSKPSrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1380                     "movmskps\t{$src, $dst|$dst, $src}",
1381                     [(set GR64:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1382
1383 // Assembler Only
1384 def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1385            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1386 def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1387            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1388            VEX;
1389 def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1390            "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1391 def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1392            "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1393            VEX;
1394
1395 //===----------------------------------------------------------------------===//
1396 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1397 //===----------------------------------------------------------------------===//
1398
1399 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1400 // names that start with 'Fs'.
1401
1402 // Alias instructions that map fld0 to pxor for sse.
1403 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1404     canFoldAsLoad = 1 in {
1405   // FIXME: Set encoding to pseudo!
1406 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1407                  [(set FR32:$dst, fp32imm0)]>,
1408                  Requires<[HasSSE1]>, TB, OpSize;
1409 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1410                  [(set FR64:$dst, fpimm0)]>,
1411                Requires<[HasSSE2]>, TB, OpSize;
1412 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1413                   [(set FR32:$dst, fp32imm0)]>,
1414                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1415 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1416                   [(set FR64:$dst, fpimm0)]>,
1417                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1418 }
1419
1420 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1421 // bits are disregarded.
1422 let neverHasSideEffects = 1 in {
1423 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1424                      "movaps\t{$src, $dst|$dst, $src}", []>;
1425 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1426                      "movapd\t{$src, $dst|$dst, $src}", []>;
1427 }
1428
1429 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1430 // bits are disregarded.
1431 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1432 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1433                      "movaps\t{$src, $dst|$dst, $src}",
1434                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1435 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1436                      "movapd\t{$src, $dst|$dst, $src}",
1437                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1438 }
1439
1440 //===----------------------------------------------------------------------===//
1441 // SSE 1 & 2 - Logical Instructions
1442 //===----------------------------------------------------------------------===//
1443
1444 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1445 ///
1446 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1447                                        SDNode OpNode> {
1448   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1449               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1450
1451   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1452         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1453
1454   let Constraints = "$src1 = $dst" in {
1455     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1456                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1457
1458     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1459                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1460   }
1461 }
1462
1463 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1464 let mayLoad = 0 in {
1465   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1466   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1467   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1468 }
1469
1470 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1471   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1472
1473 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1474 ///
1475 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1476                                  SDNode OpNode, int HasPat = 0,
1477                                  list<list<dag>> Pattern = []> {
1478   let Pattern = []<dag> in {
1479     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1480          !strconcat(OpcodeStr, "ps"), f128mem,
1481          !if(HasPat, Pattern[0], // rr
1482                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1483                                                       VR128:$src2)))]),
1484          !if(HasPat, Pattern[2], // rm
1485                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1486                                                (memopv2i64 addr:$src2)))]), 0>,
1487                                                VEX_4V;
1488
1489     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1490          !strconcat(OpcodeStr, "pd"), f128mem,
1491          !if(HasPat, Pattern[1], // rr
1492                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1493                                                (bc_v2i64 (v2f64
1494                                                VR128:$src2))))]),
1495          !if(HasPat, Pattern[3], // rm
1496                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1497                                                (memopv2i64 addr:$src2)))]), 0>,
1498                                                                OpSize, VEX_4V;
1499   }
1500   let Constraints = "$src1 = $dst" in {
1501     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1502          !strconcat(OpcodeStr, "ps"), f128mem,
1503          !if(HasPat, Pattern[0], // rr
1504                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1505                                                       VR128:$src2)))]),
1506          !if(HasPat, Pattern[2], // rm
1507                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1508                                                (memopv2i64 addr:$src2)))])>, TB;
1509
1510     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1511          !strconcat(OpcodeStr, "pd"), f128mem,
1512          !if(HasPat, Pattern[1], // rr
1513                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1514                                                (bc_v2i64 (v2f64
1515                                                VR128:$src2))))]),
1516          !if(HasPat, Pattern[3], // rm
1517                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1518                                                (memopv2i64 addr:$src2)))])>,
1519                                                                     TB, OpSize;
1520   }
1521 }
1522
1523 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1524 ///
1525 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
1526                                      SDNode OpNode, int HasNoPat = 0> {
1527     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1528           !strconcat(OpcodeStr, "ps"), f256mem,
1529           !if(HasNoPat, []<dag>, // rr
1530               [(set VR256:$dst, (v4i64 (OpNode VR256:$src1,
1531                                                VR256:$src2)))]),
1532           !if(HasNoPat, []<dag>, // rm
1533               [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
1534                                         (memopv4i64 addr:$src2)))]), 0>, VEX_4V;
1535
1536     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1537           !strconcat(OpcodeStr, "pd"), f256mem,
1538           !if(HasNoPat, []<dag>, // rr
1539               [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1540                                         (bc_v4i64 (v4f64 VR256:$src2))))]),
1541           !if(HasNoPat, []<dag>, // rm
1542               [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1543                                         (memopv4i64 addr:$src2)))]), 0>,
1544                                         OpSize, VEX_4V;
1545 }
1546
1547 // AVX 256-bit packed logical ops forms
1548 defm VAND : sse12_fp_packed_logical_y<0x54, "and", and>;
1549 defm VOR  : sse12_fp_packed_logical_y<0x56, "or", or>;
1550 defm VXOR : sse12_fp_packed_logical_y<0x57, "xor", xor>;
1551 let isCommutable = 0 in {
1552   defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", undef /* dummy */, 1>;
1553 }
1554
1555 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1556 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1557 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1558 let isCommutable = 0 in
1559   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1560     // single r+r
1561     [(set VR128:$dst, (X86andnp VR128:$src1, VR128:$src2))],
1562     // double r+r
1563     [],
1564     // single r+m
1565     [(set VR128:$dst, (X86andnp VR128:$src1, (memopv2i64 addr:$src2)))],
1566     // double r+m
1567     []]>;
1568
1569 //===----------------------------------------------------------------------===//
1570 // SSE 1 & 2 - Arithmetic Instructions
1571 //===----------------------------------------------------------------------===//
1572
1573 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1574 /// vector forms.
1575 ///
1576 /// In addition, we also have a special variant of the scalar form here to
1577 /// represent the associated intrinsic operation.  This form is unlike the
1578 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1579 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1580 ///
1581 /// These three forms can each be reg+reg or reg+mem.
1582 ///
1583
1584 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1585 /// classes below
1586 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1587                                   bit Is2Addr = 1> {
1588   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1589                             OpNode, FR32, f32mem, Is2Addr>, XS;
1590   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1591                             OpNode, FR64, f64mem, Is2Addr>, XD;
1592 }
1593
1594 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1595                                    bit Is2Addr = 1> {
1596   let mayLoad = 0 in {
1597   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1598               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1599   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1600               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1601   }
1602 }
1603
1604 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1605                                     SDNode OpNode> {
1606   let mayLoad = 0 in {
1607     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1608                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1609     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1610                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1611   }
1612 }
1613
1614 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1615                                       bit Is2Addr = 1> {
1616   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1617      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1618   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1619      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1620 }
1621
1622 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1623                                       bit Is2Addr = 1> {
1624   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1625      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1626                                               SSEPackedSingle, Is2Addr>, TB;
1627
1628   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1629      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1630                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1631 }
1632
1633 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1634   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1635      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1636       SSEPackedSingle, 0>, TB;
1637
1638   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1639      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1640       SSEPackedDouble, 0>, TB, OpSize;
1641 }
1642
1643 // Binary Arithmetic instructions
1644 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1645             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1646             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1647             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1648 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1649             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1650             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1651             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1652
1653 let isCommutable = 0 in {
1654   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1655               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1656               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1657               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1658   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1659               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1660               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1661               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1662   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1663               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1664               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1665               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1666               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1667               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1668   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1669               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1670               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1671               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1672               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1673               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1674 }
1675
1676 let Constraints = "$src1 = $dst" in {
1677   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1678              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1679              basic_sse12_fp_binop_s_int<0x58, "add">;
1680   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1681              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1682              basic_sse12_fp_binop_s_int<0x59, "mul">;
1683
1684   let isCommutable = 0 in {
1685     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1686                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1687                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1688     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1689                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1690                basic_sse12_fp_binop_s_int<0x5E, "div">;
1691     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1692                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1693                basic_sse12_fp_binop_s_int<0x5F, "max">,
1694                basic_sse12_fp_binop_p_int<0x5F, "max">;
1695     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1696                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1697                basic_sse12_fp_binop_s_int<0x5D, "min">,
1698                basic_sse12_fp_binop_p_int<0x5D, "min">;
1699   }
1700 }
1701
1702 /// Unop Arithmetic
1703 /// In addition, we also have a special variant of the scalar form here to
1704 /// represent the associated intrinsic operation.  This form is unlike the
1705 /// plain scalar form, in that it takes an entire vector (instead of a
1706 /// scalar) and leaves the top elements undefined.
1707 ///
1708 /// And, we have a special variant form for a full-vector intrinsic form.
1709
1710 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1711 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1712                           SDNode OpNode, Intrinsic F32Int> {
1713   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1714                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1715                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1716   // For scalar unary operations, fold a load into the operation
1717   // only in OptForSize mode. It eliminates an instruction, but it also
1718   // eliminates a whole-register clobber (the load), so it introduces a
1719   // partial register update condition.
1720   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1721                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1722                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1723             Requires<[HasSSE1, OptForSize]>;
1724   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1725                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1726                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1727   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1728                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1729                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1730 }
1731
1732 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1733 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1734                               SDNode OpNode, Intrinsic F32Int> {
1735   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1736                 !strconcat(OpcodeStr,
1737                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1738   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1739                 !strconcat(OpcodeStr,
1740                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1741                 []>, XS, Requires<[HasAVX, OptForSize]>;
1742   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1743                 !strconcat(OpcodeStr,
1744                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1745                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1746   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1747                 !strconcat(OpcodeStr,
1748                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1749                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1750 }
1751
1752 /// sse1_fp_unop_p - SSE1 unops in packed form.
1753 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1754   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1755               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1756               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1757   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1758                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1759                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1760 }
1761
1762 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1763 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1764   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1765               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1766               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1767   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1768                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1769                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1770 }
1771
1772 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1773 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1774                               Intrinsic V4F32Int> {
1775   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1776                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1777                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1778   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1779                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1780                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1781 }
1782
1783 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1784 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1785                                 Intrinsic V4F32Int> {
1786   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1787                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1788                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1789   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1790                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1791                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1792 }
1793
1794 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1795 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1796                           SDNode OpNode, Intrinsic F64Int> {
1797   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1798                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1799                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1800   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1801   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1802                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1803                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1804             Requires<[HasSSE2, OptForSize]>;
1805   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1806                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1807                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1808   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1809                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1810                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1811 }
1812
1813 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1814 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1815                               SDNode OpNode, Intrinsic F64Int> {
1816   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1817                !strconcat(OpcodeStr,
1818                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1819   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1820                (ins FR64:$src1, f64mem:$src2),
1821                !strconcat(OpcodeStr,
1822                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1823   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1825            [(set VR128:$dst, (F64Int VR128:$src))]>;
1826   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1827            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1828            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1829 }
1830
1831 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1832 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1833                           SDNode OpNode> {
1834   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1835               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1836               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1837   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1838                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1839                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1840 }
1841
1842 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1843 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1844   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1845               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1846               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1847   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1848                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1849                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1850 }
1851
1852 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1853 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1854                               Intrinsic V2F64Int> {
1855   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1856                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1857                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1858   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1859                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1860                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1861 }
1862
1863 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1864 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1865                                 Intrinsic V2F64Int> {
1866   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1867                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1868                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1869   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1870                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1871                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1872 }
1873
1874 let Predicates = [HasAVX] in {
1875   // Square root.
1876   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1877                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1878                 VEX_4V;
1879
1880   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1881                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1882                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1883                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1884                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1885                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1886                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1887                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1888                 VEX;
1889
1890   // Reciprocal approximations. Note that these typically require refinement
1891   // in order to obtain suitable precision.
1892   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1893                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1894   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1895                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1896                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1897                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1898
1899   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1900                                    VEX_4V;
1901   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
1902                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
1903                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
1904                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
1905 }
1906
1907 // Square root.
1908 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
1909              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
1910              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
1911              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
1912              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
1913              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
1914
1915 // Reciprocal approximations. Note that these typically require refinement
1916 // in order to obtain suitable precision.
1917 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
1918              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
1919              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
1920 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
1921              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
1922              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
1923
1924 // There is no f64 version of the reciprocal approximation instructions.
1925
1926 //===----------------------------------------------------------------------===//
1927 // SSE 1 & 2 - Non-temporal stores
1928 //===----------------------------------------------------------------------===//
1929
1930 let AddedComplexity = 400 in { // Prefer non-temporal versions
1931   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
1932                        (ins f128mem:$dst, VR128:$src),
1933                        "movntps\t{$src, $dst|$dst, $src}",
1934                        [(alignednontemporalstore (v4f32 VR128:$src),
1935                                                  addr:$dst)]>, VEX;
1936   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
1937                        (ins f128mem:$dst, VR128:$src),
1938                        "movntpd\t{$src, $dst|$dst, $src}",
1939                        [(alignednontemporalstore (v2f64 VR128:$src),
1940                                                  addr:$dst)]>, VEX;
1941   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
1942                         (ins f128mem:$dst, VR128:$src),
1943                         "movntdq\t{$src, $dst|$dst, $src}",
1944                         [(alignednontemporalstore (v2f64 VR128:$src),
1945                                                   addr:$dst)]>, VEX;
1946
1947   let ExeDomain = SSEPackedInt in
1948   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
1949                            (ins f128mem:$dst, VR128:$src),
1950                            "movntdq\t{$src, $dst|$dst, $src}",
1951                            [(alignednontemporalstore (v4f32 VR128:$src),
1952                                                      addr:$dst)]>, VEX;
1953
1954   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
1955             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
1956
1957   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
1958                        (ins f256mem:$dst, VR256:$src),
1959                        "movntps\t{$src, $dst|$dst, $src}",
1960                        [(alignednontemporalstore (v8f32 VR256:$src),
1961                                                  addr:$dst)]>, VEX;
1962   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
1963                        (ins f256mem:$dst, VR256:$src),
1964                        "movntpd\t{$src, $dst|$dst, $src}",
1965                        [(alignednontemporalstore (v4f64 VR256:$src),
1966                                                  addr:$dst)]>, VEX;
1967   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
1968                         (ins f256mem:$dst, VR256:$src),
1969                         "movntdq\t{$src, $dst|$dst, $src}",
1970                         [(alignednontemporalstore (v4f64 VR256:$src),
1971                                                   addr:$dst)]>, VEX;
1972   let ExeDomain = SSEPackedInt in
1973   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
1974                       (ins f256mem:$dst, VR256:$src),
1975                       "movntdq\t{$src, $dst|$dst, $src}",
1976                       [(alignednontemporalstore (v8f32 VR256:$src),
1977                                                 addr:$dst)]>, VEX;
1978 }
1979
1980 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
1981           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
1982 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
1983           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
1984 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
1985           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
1986
1987 let AddedComplexity = 400 in { // Prefer non-temporal versions
1988 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1989                     "movntps\t{$src, $dst|$dst, $src}",
1990                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1991 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1992                     "movntpd\t{$src, $dst|$dst, $src}",
1993                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
1994
1995 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1996                     "movntdq\t{$src, $dst|$dst, $src}",
1997                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1998
1999 let ExeDomain = SSEPackedInt in
2000 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2001                     "movntdq\t{$src, $dst|$dst, $src}",
2002                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2003
2004 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2005           (MOVNTDQmr addr:$dst, VR128:$src)>;
2006
2007 // There is no AVX form for instructions below this point
2008 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2009                  "movnti{l}\t{$src, $dst|$dst, $src}",
2010                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2011                TB, Requires<[HasSSE2]>;
2012 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2013                      "movnti{q}\t{$src, $dst|$dst, $src}",
2014                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2015                   TB, Requires<[HasSSE2]>;
2016 }
2017
2018 //===----------------------------------------------------------------------===//
2019 // SSE 1 & 2 - Misc Instructions (No AVX form)
2020 //===----------------------------------------------------------------------===//
2021
2022 // Prefetch intrinsic.
2023 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2024     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2025 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2026     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2027 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2028     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2029 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2030     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2031
2032 // Load, store, and memory fence
2033 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2034              TB, Requires<[HasSSE1]>;
2035 def : Pat<(X86SFence), (SFENCE)>;
2036
2037 // Alias instructions that map zero vector to pxor / xorp* for sse.
2038 // We set canFoldAsLoad because this can be converted to a constant-pool
2039 // load of an all-zeros value if folding it would be beneficial.
2040 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2041 // JIT implementation, it does not expand the instructions below like
2042 // X86MCInstLower does.
2043 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2044     isCodeGenOnly = 1 in {
2045 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2046                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2047 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2048                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2049 let ExeDomain = SSEPackedInt in
2050 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2051                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2052 }
2053
2054 // The same as done above but for AVX. The 128-bit versions are the
2055 // same, but re-encoded. The 256-bit does not support PI version.
2056 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2057 // JIT implementatioan, it does not expand the instructions below like
2058 // X86MCInstLower does.
2059 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2060     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2061 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2062                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2063 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2064                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2065 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2066                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2067 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2068                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2069 let ExeDomain = SSEPackedInt in
2070 def AVX_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2071                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2072 }
2073
2074 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2075 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2076 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2077
2078 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2079           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2080
2081 // FIXME: According to the intel manual, DEST[127:64] <- SRC1[127:64], while
2082 // in the non-AVX version bits 127:64 aren't touched. Find a better way to
2083 // represent this instead of always zeroing SRC1. One possible solution is
2084 // to represent the instruction w/ something similar as the "$src1 = $dst"
2085 // constraint but without the tied operands.
2086 def : Pat<(extloadf32 addr:$src),
2087           (VCVTSS2SDrm (f32 (EXTRACT_SUBREG (AVX_SET0PS), sub_ss)), addr:$src)>,
2088       Requires<[HasAVX, OptForSpeed]>;
2089
2090 //===----------------------------------------------------------------------===//
2091 // SSE 1 & 2 - Load/Store XCSR register
2092 //===----------------------------------------------------------------------===//
2093
2094 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2095                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2096 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2097                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2098
2099 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2100                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2101 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2102                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2103
2104 //===---------------------------------------------------------------------===//
2105 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2106 //===---------------------------------------------------------------------===//
2107
2108 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2109
2110 let neverHasSideEffects = 1 in {
2111 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2112                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2113 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2114                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2115 }
2116 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2117                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2118 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2119                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2120
2121 let canFoldAsLoad = 1, mayLoad = 1 in {
2122 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2123                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2124 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2125                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2126 let Predicates = [HasAVX] in {
2127   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2128                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2129   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2130                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2131 }
2132 }
2133
2134 let mayStore = 1 in {
2135 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2136                      (ins i128mem:$dst, VR128:$src),
2137                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2138 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2139                      (ins i256mem:$dst, VR256:$src),
2140                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2141 let Predicates = [HasAVX] in {
2142 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2143                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2144 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2145                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2146 }
2147 }
2148
2149 let neverHasSideEffects = 1 in
2150 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2151                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2152
2153 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2154                    "movdqu\t{$src, $dst|$dst, $src}",
2155                    []>, XS, Requires<[HasSSE2]>;
2156
2157 let canFoldAsLoad = 1, mayLoad = 1 in {
2158 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2159                    "movdqa\t{$src, $dst|$dst, $src}",
2160                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2161 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2162                    "movdqu\t{$src, $dst|$dst, $src}",
2163                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2164                  XS, Requires<[HasSSE2]>;
2165 }
2166
2167 let mayStore = 1 in {
2168 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2169                    "movdqa\t{$src, $dst|$dst, $src}",
2170                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2171 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2172                    "movdqu\t{$src, $dst|$dst, $src}",
2173                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2174                  XS, Requires<[HasSSE2]>;
2175 }
2176
2177 // Intrinsic forms of MOVDQU load and store
2178 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2179                        "vmovdqu\t{$src, $dst|$dst, $src}",
2180                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2181                      XS, VEX, Requires<[HasAVX]>;
2182
2183 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2184                        "movdqu\t{$src, $dst|$dst, $src}",
2185                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2186                      XS, Requires<[HasSSE2]>;
2187
2188 } // ExeDomain = SSEPackedInt
2189
2190 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2191 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2192           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2193
2194 //===---------------------------------------------------------------------===//
2195 // SSE2 - Packed Integer Arithmetic Instructions
2196 //===---------------------------------------------------------------------===//
2197
2198 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2199
2200 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2201                             bit IsCommutable = 0, bit Is2Addr = 1> {
2202   let isCommutable = IsCommutable in
2203   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2204        (ins VR128:$src1, VR128:$src2),
2205        !if(Is2Addr,
2206            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2207            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2208        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2209   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2210        (ins VR128:$src1, i128mem:$src2),
2211        !if(Is2Addr,
2212            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2213            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2214        [(set VR128:$dst, (IntId VR128:$src1,
2215                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2216 }
2217
2218 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2219                              string OpcodeStr, Intrinsic IntId,
2220                              Intrinsic IntId2, bit Is2Addr = 1> {
2221   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2222        (ins VR128:$src1, VR128:$src2),
2223        !if(Is2Addr,
2224            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2225            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2226        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2227   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2228        (ins VR128:$src1, i128mem:$src2),
2229        !if(Is2Addr,
2230            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2231            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2232        [(set VR128:$dst, (IntId VR128:$src1,
2233                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2234   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2235        (ins VR128:$src1, i32i8imm:$src2),
2236        !if(Is2Addr,
2237            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2238            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2239        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2240 }
2241
2242 /// PDI_binop_rm - Simple SSE2 binary operator.
2243 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2244                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2245   let isCommutable = IsCommutable in
2246   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2247        (ins VR128:$src1, VR128:$src2),
2248        !if(Is2Addr,
2249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2251        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2252   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2253        (ins VR128:$src1, i128mem:$src2),
2254        !if(Is2Addr,
2255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2257        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2258                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2259 }
2260
2261 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2262 ///
2263 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2264 /// to collapse (bitconvert VT to VT) into its operand.
2265 ///
2266 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2267                               bit IsCommutable = 0, bit Is2Addr = 1> {
2268   let isCommutable = IsCommutable in
2269   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2270        (ins VR128:$src1, VR128:$src2),
2271        !if(Is2Addr,
2272            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2273            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2274        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2275   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2276        (ins VR128:$src1, i128mem:$src2),
2277        !if(Is2Addr,
2278            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2279            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2280        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2281 }
2282
2283 } // ExeDomain = SSEPackedInt
2284
2285 // 128-bit Integer Arithmetic
2286
2287 let Predicates = [HasAVX] in {
2288 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2289 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2290 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2291 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2292 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2293 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2294 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2295 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2296 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2297
2298 // Intrinsic forms
2299 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2300                                  VEX_4V;
2301 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2302                                  VEX_4V;
2303 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2304                                  VEX_4V;
2305 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2306                                  VEX_4V;
2307 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2308                                  VEX_4V;
2309 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2310                                  VEX_4V;
2311 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2312                                  VEX_4V;
2313 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2314                                  VEX_4V;
2315 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2316                                  VEX_4V;
2317 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2318                                  VEX_4V;
2319 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2320                                  VEX_4V;
2321 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2322                                  VEX_4V;
2323 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2324                                  VEX_4V;
2325 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2326                                  VEX_4V;
2327 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2328                                  VEX_4V;
2329 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2330                                  VEX_4V;
2331 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2332                                  VEX_4V;
2333 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2334                                  VEX_4V;
2335 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2336                                  VEX_4V;
2337 }
2338
2339 let Constraints = "$src1 = $dst" in {
2340 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2341 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2342 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2343 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2344 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2345 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2346 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2347 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2348 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2349
2350 // Intrinsic forms
2351 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2352 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2353 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2354 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2355 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2356 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2357 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2358 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2359 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2360 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2361 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2362 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2363 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2364 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2365 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2366 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2367 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2368 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2369 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2370
2371 } // Constraints = "$src1 = $dst"
2372
2373 //===---------------------------------------------------------------------===//
2374 // SSE2 - Packed Integer Logical Instructions
2375 //===---------------------------------------------------------------------===//
2376
2377 let Predicates = [HasAVX] in {
2378 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2379                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2380                                 VEX_4V;
2381 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2382                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2383                                 VEX_4V;
2384 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2385                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2386                                 VEX_4V;
2387
2388 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2389                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2390                                 VEX_4V;
2391 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2392                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2393                                 VEX_4V;
2394 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2395                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2396                                 VEX_4V;
2397
2398 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2399                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2400                                 VEX_4V;
2401 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2402                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2403                                 VEX_4V;
2404
2405 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2406 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2407 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2408
2409 let ExeDomain = SSEPackedInt in {
2410   let neverHasSideEffects = 1 in {
2411     // 128-bit logical shifts.
2412     def VPSLLDQri : PDIi8<0x73, MRM7r,
2413                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2414                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2415                       VEX_4V;
2416     def VPSRLDQri : PDIi8<0x73, MRM3r,
2417                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2418                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2419                       VEX_4V;
2420     // PSRADQri doesn't exist in SSE[1-3].
2421   }
2422   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2423                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2424                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2425                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2426                                               VR128:$src2)))]>, VEX_4V;
2427
2428   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2429                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2430                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2431                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2432                                               (memopv2i64 addr:$src2))))]>,
2433                                               VEX_4V;
2434 }
2435 }
2436
2437 let Constraints = "$src1 = $dst" in {
2438 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2439                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2440 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2441                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2442 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2443                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2444
2445 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2446                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2447 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2448                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2449 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2450                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2451
2452 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2453                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2454 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2455                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2456
2457 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2458 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2459 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2460
2461 let ExeDomain = SSEPackedInt in {
2462   let neverHasSideEffects = 1 in {
2463     // 128-bit logical shifts.
2464     def PSLLDQri : PDIi8<0x73, MRM7r,
2465                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2466                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2467     def PSRLDQri : PDIi8<0x73, MRM3r,
2468                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2469                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2470     // PSRADQri doesn't exist in SSE[1-3].
2471   }
2472   def PANDNrr : PDI<0xDF, MRMSrcReg,
2473                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2474                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2475
2476   def PANDNrm : PDI<0xDF, MRMSrcMem,
2477                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2478                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2479 }
2480 } // Constraints = "$src1 = $dst"
2481
2482 let Predicates = [HasAVX] in {
2483   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2484             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2485   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2486             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2487   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2488             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2489   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2490             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2491   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2492             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2493
2494   // Shift up / down and insert zero's.
2495   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2496             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2497   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2498             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2499 }
2500
2501 let Predicates = [HasSSE2] in {
2502   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2503             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2504   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2505             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2506   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2507             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2508   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2509             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2510   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2511             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2512
2513   // Shift up / down and insert zero's.
2514   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2515             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2516   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2517             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2518 }
2519
2520 //===---------------------------------------------------------------------===//
2521 // SSE2 - Packed Integer Comparison Instructions
2522 //===---------------------------------------------------------------------===//
2523
2524 let Predicates = [HasAVX] in {
2525   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2526                                     0>, VEX_4V;
2527   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2528                                     0>, VEX_4V;
2529   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2530                                     0>, VEX_4V;
2531   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2532                                     0>, VEX_4V;
2533   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2534                                     0>, VEX_4V;
2535   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2536                                     0>, VEX_4V;
2537 }
2538
2539 let Constraints = "$src1 = $dst" in {
2540   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2541   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2542   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2543   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2544   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2545   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2546 } // Constraints = "$src1 = $dst"
2547
2548 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2549           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2550 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2551           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2552 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2553           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2554 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2555           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2556 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2557           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2558 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2559           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2560
2561 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2562           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2563 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2564           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2565 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2566           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2567 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2568           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2569 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2570           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2571 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2572           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2573
2574 //===---------------------------------------------------------------------===//
2575 // SSE2 - Packed Integer Pack Instructions
2576 //===---------------------------------------------------------------------===//
2577
2578 let Predicates = [HasAVX] in {
2579 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2580                                   0, 0>, VEX_4V;
2581 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2582                                   0, 0>, VEX_4V;
2583 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2584                                   0, 0>, VEX_4V;
2585 }
2586
2587 let Constraints = "$src1 = $dst" in {
2588 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2589 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2590 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2591 } // Constraints = "$src1 = $dst"
2592
2593 //===---------------------------------------------------------------------===//
2594 // SSE2 - Packed Integer Shuffle Instructions
2595 //===---------------------------------------------------------------------===//
2596
2597 let ExeDomain = SSEPackedInt in {
2598 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2599                          PatFrag bc_frag> {
2600 def ri : Ii8<0x70, MRMSrcReg,
2601               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2602               !strconcat(OpcodeStr,
2603                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2604               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2605                                                       (undef))))]>;
2606 def mi : Ii8<0x70, MRMSrcMem,
2607               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2608               !strconcat(OpcodeStr,
2609                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2610               [(set VR128:$dst, (vt (pshuf_frag:$src2
2611                                       (bc_frag (memopv2i64 addr:$src1)),
2612                                       (undef))))]>;
2613 }
2614 } // ExeDomain = SSEPackedInt
2615
2616 let Predicates = [HasAVX] in {
2617   let AddedComplexity = 5 in
2618   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2619                                VEX;
2620
2621   // SSE2 with ImmT == Imm8 and XS prefix.
2622   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2623                                VEX;
2624
2625   // SSE2 with ImmT == Imm8 and XD prefix.
2626   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2627                                VEX;
2628 }
2629
2630 let Predicates = [HasSSE2] in {
2631   let AddedComplexity = 5 in
2632   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2633
2634   // SSE2 with ImmT == Imm8 and XS prefix.
2635   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2636
2637   // SSE2 with ImmT == Imm8 and XD prefix.
2638   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2639 }
2640
2641 //===---------------------------------------------------------------------===//
2642 // SSE2 - Packed Integer Unpack Instructions
2643 //===---------------------------------------------------------------------===//
2644
2645 let ExeDomain = SSEPackedInt in {
2646 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2647                        PatFrag unp_frag, PatFrag bc_frag, bit Is2Addr = 1> {
2648   def rr : PDI<opc, MRMSrcReg,
2649       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2650       !if(Is2Addr,
2651           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2652           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2653       [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2654   def rm : PDI<opc, MRMSrcMem,
2655       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2656       !if(Is2Addr,
2657           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2658           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2659       [(set VR128:$dst, (unp_frag VR128:$src1,
2660                                   (bc_frag (memopv2i64
2661                                                addr:$src2))))]>;
2662 }
2663
2664 let Predicates = [HasAVX] in {
2665   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, unpckl, bc_v16i8,
2666                                  0>, VEX_4V;
2667   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, unpckl, bc_v8i16,
2668                                  0>, VEX_4V;
2669   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, unpckl, bc_v4i32,
2670                                  0>, VEX_4V;
2671
2672   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2673   /// knew to collapse (bitconvert VT to VT) into its operand.
2674   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2675                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2676                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2677                         [(set VR128:$dst,
2678                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>, VEX_4V;
2679   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2680                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2681                          "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2682                         [(set VR128:$dst,
2683                           (v2i64 (unpckl VR128:$src1,
2684                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2685
2686   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, unpckh, bc_v16i8,
2687                                  0>, VEX_4V;
2688   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, unpckh, bc_v8i16,
2689                                  0>, VEX_4V;
2690   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, unpckh, bc_v4i32,
2691                                  0>, VEX_4V;
2692
2693   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2694   /// knew to collapse (bitconvert VT to VT) into its operand.
2695   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2696                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2697                          "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2698                         [(set VR128:$dst,
2699                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>, VEX_4V;
2700   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2701                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2702                         "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2703                         [(set VR128:$dst,
2704                           (v2i64 (unpckh VR128:$src1,
2705                                          (memopv2i64 addr:$src2))))]>, VEX_4V;
2706 }
2707
2708 let Constraints = "$src1 = $dst" in {
2709   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2710   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2711   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2712
2713   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2714   /// knew to collapse (bitconvert VT to VT) into its operand.
2715   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2716                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2717                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2718                         [(set VR128:$dst,
2719                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2720   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2721                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2722                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2723                         [(set VR128:$dst,
2724                           (v2i64 (unpckl VR128:$src1,
2725                                          (memopv2i64 addr:$src2))))]>;
2726
2727   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2728   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2729   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2730
2731   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2732   /// knew to collapse (bitconvert VT to VT) into its operand.
2733   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2734                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2735                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2736                         [(set VR128:$dst,
2737                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2738   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2739                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2740                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2741                         [(set VR128:$dst,
2742                           (v2i64 (unpckh VR128:$src1,
2743                                          (memopv2i64 addr:$src2))))]>;
2744 }
2745
2746 } // ExeDomain = SSEPackedInt
2747
2748 //===---------------------------------------------------------------------===//
2749 // SSE2 - Packed Integer Extract and Insert
2750 //===---------------------------------------------------------------------===//
2751
2752 let ExeDomain = SSEPackedInt in {
2753 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2754   def rri : Ii8<0xC4, MRMSrcReg,
2755        (outs VR128:$dst), (ins VR128:$src1,
2756         GR32:$src2, i32i8imm:$src3),
2757        !if(Is2Addr,
2758            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2759            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2760        [(set VR128:$dst,
2761          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2762   def rmi : Ii8<0xC4, MRMSrcMem,
2763                        (outs VR128:$dst), (ins VR128:$src1,
2764                         i16mem:$src2, i32i8imm:$src3),
2765        !if(Is2Addr,
2766            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2767            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2768        [(set VR128:$dst,
2769          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2770                     imm:$src3))]>;
2771 }
2772
2773 // Extract
2774 let Predicates = [HasAVX] in
2775 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2776                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2777                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2778                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2779                                                 imm:$src2))]>, OpSize, VEX;
2780 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2781                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2782                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2783                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2784                                                 imm:$src2))]>;
2785
2786 // Insert
2787 let Predicates = [HasAVX] in {
2788   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2789   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2790        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2791        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2792        []>, OpSize, VEX_4V;
2793 }
2794
2795 let Constraints = "$src1 = $dst" in
2796   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2797
2798 } // ExeDomain = SSEPackedInt
2799
2800 //===---------------------------------------------------------------------===//
2801 // SSE2 - Packed Mask Creation
2802 //===---------------------------------------------------------------------===//
2803
2804 let ExeDomain = SSEPackedInt in {
2805
2806 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2807            "pmovmskb\t{$src, $dst|$dst, $src}",
2808            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2809 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2810            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2811 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2812            "pmovmskb\t{$src, $dst|$dst, $src}",
2813            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2814
2815 } // ExeDomain = SSEPackedInt
2816
2817 //===---------------------------------------------------------------------===//
2818 // SSE2 - Conditional Store
2819 //===---------------------------------------------------------------------===//
2820
2821 let ExeDomain = SSEPackedInt in {
2822
2823 let Uses = [EDI] in
2824 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2825            (ins VR128:$src, VR128:$mask),
2826            "maskmovdqu\t{$mask, $src|$src, $mask}",
2827            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2828 let Uses = [RDI] in
2829 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2830            (ins VR128:$src, VR128:$mask),
2831            "maskmovdqu\t{$mask, $src|$src, $mask}",
2832            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2833
2834 let Uses = [EDI] in
2835 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2836            "maskmovdqu\t{$mask, $src|$src, $mask}",
2837            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2838 let Uses = [RDI] in
2839 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2840            "maskmovdqu\t{$mask, $src|$src, $mask}",
2841            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2842
2843 } // ExeDomain = SSEPackedInt
2844
2845 //===---------------------------------------------------------------------===//
2846 // SSE2 - Move Doubleword
2847 //===---------------------------------------------------------------------===//
2848
2849 // Move Int Doubleword to Packed Double Int
2850 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2851                       "movd\t{$src, $dst|$dst, $src}",
2852                       [(set VR128:$dst,
2853                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2854 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2855                       "movd\t{$src, $dst|$dst, $src}",
2856                       [(set VR128:$dst,
2857                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2858                       VEX;
2859 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2860                       "movd\t{$src, $dst|$dst, $src}",
2861                       [(set VR128:$dst,
2862                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2863 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2864                       "movd\t{$src, $dst|$dst, $src}",
2865                       [(set VR128:$dst,
2866                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2867 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2868                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2869                         [(set VR128:$dst,
2870                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2871 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2872                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2873                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2874
2875
2876 // Move Int Doubleword to Single Scalar
2877 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2878                       "movd\t{$src, $dst|$dst, $src}",
2879                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
2880
2881 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2882                       "movd\t{$src, $dst|$dst, $src}",
2883                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
2884                       VEX;
2885 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2886                       "movd\t{$src, $dst|$dst, $src}",
2887                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2888
2889 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2890                       "movd\t{$src, $dst|$dst, $src}",
2891                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2892
2893 // Move Packed Doubleword Int to Packed Double Int
2894 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2895                        "movd\t{$src, $dst|$dst, $src}",
2896                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2897                                         (iPTR 0)))]>, VEX;
2898 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
2899                        (ins i32mem:$dst, VR128:$src),
2900                        "movd\t{$src, $dst|$dst, $src}",
2901                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2902                                      (iPTR 0))), addr:$dst)]>, VEX;
2903 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2904                        "movd\t{$src, $dst|$dst, $src}",
2905                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2906                                         (iPTR 0)))]>;
2907 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2908                        "movd\t{$src, $dst|$dst, $src}",
2909                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2910                                      (iPTR 0))), addr:$dst)]>;
2911
2912 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
2913                          "mov{d|q}\t{$src, $dst|$dst, $src}",
2914                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
2915                                            (iPTR 0)))]>;
2916 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
2917                        "movq\t{$src, $dst|$dst, $src}",
2918                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
2919
2920 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2921                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2922                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2923 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2924                         "movq\t{$src, $dst|$dst, $src}",
2925                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2926
2927 // Move Scalar Single to Double Int
2928 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2929                       "movd\t{$src, $dst|$dst, $src}",
2930                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
2931 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2932                       "movd\t{$src, $dst|$dst, $src}",
2933                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
2934 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2935                       "movd\t{$src, $dst|$dst, $src}",
2936                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2937 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2938                       "movd\t{$src, $dst|$dst, $src}",
2939                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2940
2941 // movd / movq to XMM register zero-extends
2942 let AddedComplexity = 15 in {
2943 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2944                        "movd\t{$src, $dst|$dst, $src}",
2945                        [(set VR128:$dst, (v4i32 (X86vzmovl
2946                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
2947                                       VEX;
2948 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2949                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2950                        [(set VR128:$dst, (v2i64 (X86vzmovl
2951                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
2952                                       VEX, VEX_W;
2953 }
2954 let AddedComplexity = 15 in {
2955 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2956                        "movd\t{$src, $dst|$dst, $src}",
2957                        [(set VR128:$dst, (v4i32 (X86vzmovl
2958                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2959 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2960                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
2961                        [(set VR128:$dst, (v2i64 (X86vzmovl
2962                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2963 }
2964
2965 let AddedComplexity = 20 in {
2966 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2967                        "movd\t{$src, $dst|$dst, $src}",
2968                        [(set VR128:$dst,
2969                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2970                                                    (loadi32 addr:$src))))))]>,
2971                                                    VEX;
2972 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2973                        "movd\t{$src, $dst|$dst, $src}",
2974                        [(set VR128:$dst,
2975                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2976                                                    (loadi32 addr:$src))))))]>;
2977
2978 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2979             (MOVZDI2PDIrm addr:$src)>;
2980 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2981             (MOVZDI2PDIrm addr:$src)>;
2982 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2983             (MOVZDI2PDIrm addr:$src)>;
2984 }
2985
2986 // These are the correct encodings of the instructions so that we know how to
2987 // read correct assembly, even though we continue to emit the wrong ones for
2988 // compatibility with Darwin's buggy assembler.
2989 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2990                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
2991 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2992                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
2993 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2994                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
2995 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2996                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
2997 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
2998                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
2999 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3000                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3001
3002 //===---------------------------------------------------------------------===//
3003 // SSE2 - Move Quadword
3004 //===---------------------------------------------------------------------===//
3005
3006 // Move Quadword Int to Packed Quadword Int
3007 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3008                     "vmovq\t{$src, $dst|$dst, $src}",
3009                     [(set VR128:$dst,
3010                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3011                     VEX, Requires<[HasAVX]>;
3012 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3013                     "movq\t{$src, $dst|$dst, $src}",
3014                     [(set VR128:$dst,
3015                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3016                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3017
3018 // Move Packed Quadword Int to Quadword Int
3019 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3020                       "movq\t{$src, $dst|$dst, $src}",
3021                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3022                                     (iPTR 0))), addr:$dst)]>, VEX;
3023 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3024                       "movq\t{$src, $dst|$dst, $src}",
3025                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3026                                     (iPTR 0))), addr:$dst)]>;
3027
3028 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3029           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3030
3031 // Store / copy lower 64-bits of a XMM register.
3032 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3033                      "movq\t{$src, $dst|$dst, $src}",
3034                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3035 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3036                      "movq\t{$src, $dst|$dst, $src}",
3037                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3038
3039 let AddedComplexity = 20 in
3040 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3041                      "vmovq\t{$src, $dst|$dst, $src}",
3042                      [(set VR128:$dst,
3043                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3044                                                  (loadi64 addr:$src))))))]>,
3045                      XS, VEX, Requires<[HasAVX]>;
3046
3047 let AddedComplexity = 20 in {
3048 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3049                      "movq\t{$src, $dst|$dst, $src}",
3050                      [(set VR128:$dst,
3051                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3052                                                  (loadi64 addr:$src))))))]>,
3053                      XS, Requires<[HasSSE2]>;
3054
3055 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3056             (MOVZQI2PQIrm addr:$src)>;
3057 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3058             (MOVZQI2PQIrm addr:$src)>;
3059 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3060 }
3061
3062 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3063 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3064 let AddedComplexity = 15 in
3065 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3066                         "vmovq\t{$src, $dst|$dst, $src}",
3067                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3068                       XS, VEX, Requires<[HasAVX]>;
3069 let AddedComplexity = 15 in
3070 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3071                         "movq\t{$src, $dst|$dst, $src}",
3072                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3073                       XS, Requires<[HasSSE2]>;
3074
3075 let AddedComplexity = 20 in
3076 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3077                         "vmovq\t{$src, $dst|$dst, $src}",
3078                     [(set VR128:$dst, (v2i64 (X86vzmovl
3079                                              (loadv2i64 addr:$src))))]>,
3080                       XS, VEX, Requires<[HasAVX]>;
3081 let AddedComplexity = 20 in {
3082 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3083                         "movq\t{$src, $dst|$dst, $src}",
3084                     [(set VR128:$dst, (v2i64 (X86vzmovl
3085                                              (loadv2i64 addr:$src))))]>,
3086                       XS, Requires<[HasSSE2]>;
3087
3088 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3089             (MOVZPQILo2PQIrm addr:$src)>;
3090 }
3091
3092 // Instructions to match in the assembler
3093 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3094                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3095 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3096                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3097 // Recognize "movd" with GR64 destination, but encode as a "movq"
3098 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3099                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3100
3101 // Instructions for the disassembler
3102 // xr = XMM register
3103 // xm = mem64
3104
3105 let Predicates = [HasAVX] in
3106 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3107                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3108 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3109                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3110
3111 //===---------------------------------------------------------------------===//
3112 // SSE2 - Misc Instructions
3113 //===---------------------------------------------------------------------===//
3114
3115 // Flush cache
3116 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3117                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3118               TB, Requires<[HasSSE2]>;
3119
3120 // Load, store, and memory fence
3121 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3122                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3123 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3124                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3125 def : Pat<(X86LFence), (LFENCE)>;
3126 def : Pat<(X86MFence), (MFENCE)>;
3127
3128
3129 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3130 // was introduced with SSE2, it's backward compatible.
3131 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3132
3133 // Alias instructions that map zero vector to pxor / xorp* for sse.
3134 // We set canFoldAsLoad because this can be converted to a constant-pool
3135 // load of an all-ones value if folding it would be beneficial.
3136 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3137     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3138   // FIXME: Change encoding to pseudo.
3139   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3140                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3141
3142 //===---------------------------------------------------------------------===//
3143 // SSE3 - Conversion Instructions
3144 //===---------------------------------------------------------------------===//
3145
3146 // Convert Packed Double FP to Packed DW Integers
3147 let Predicates = [HasAVX] in {
3148 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3149 // register, but the same isn't true when using memory operands instead.
3150 // Provide other assembly rr and rm forms to address this explicitly.
3151 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3152                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3153 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3154                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3155
3156 // XMM only
3157 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3158                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3159 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3160                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3161
3162 // YMM only
3163 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3164                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3165 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3166                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3167 }
3168
3169 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3170                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3171 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3172                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3173
3174 // Convert Packed DW Integers to Packed Double FP
3175 let Predicates = [HasAVX] in {
3176 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3177                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3178 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3179                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3180 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3181                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3182 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3183                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3184 }
3185
3186 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3187                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3188 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3189                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3190
3191 // AVX 256-bit register conversion intrinsics
3192 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3193            (VCVTDQ2PDYrr VR128:$src)>;
3194 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3195            (VCVTDQ2PDYrm addr:$src)>;
3196
3197 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3198           (VCVTPD2DQYrr VR256:$src)>;
3199 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3200           (VCVTPD2DQYrm addr:$src)>;
3201
3202 //===---------------------------------------------------------------------===//
3203 // SSE3 - Move Instructions
3204 //===---------------------------------------------------------------------===//
3205
3206 // Replicate Single FP
3207 multiclass sse3_replicate_sfp<bits<8> op, PatFrag rep_frag, string OpcodeStr> {
3208 def rr : S3SI<op, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3209                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3210                       [(set VR128:$dst, (v4f32 (rep_frag
3211                                                 VR128:$src, (undef))))]>;
3212 def rm : S3SI<op, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3213                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3214                       [(set VR128:$dst, (rep_frag
3215                                          (memopv4f32 addr:$src), (undef)))]>;
3216 }
3217
3218 multiclass sse3_replicate_sfp_y<bits<8> op, PatFrag rep_frag,
3219                                 string OpcodeStr> {
3220 def rr : S3SI<op, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3221               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3222 def rm : S3SI<op, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3223               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
3224 }
3225
3226 let Predicates = [HasAVX] in {
3227   // FIXME: Merge above classes when we have patterns for the ymm version
3228   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, movshdup, "vmovshdup">, VEX;
3229   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, movsldup, "vmovsldup">, VEX;
3230   defm VMOVSHDUPY : sse3_replicate_sfp_y<0x16, movshdup, "vmovshdup">, VEX;
3231   defm VMOVSLDUPY : sse3_replicate_sfp_y<0x12, movsldup, "vmovsldup">, VEX;
3232 }
3233 defm MOVSHDUP : sse3_replicate_sfp<0x16, movshdup, "movshdup">;
3234 defm MOVSLDUP : sse3_replicate_sfp<0x12, movsldup, "movsldup">;
3235
3236 // Replicate Double FP
3237 multiclass sse3_replicate_dfp<string OpcodeStr> {
3238 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3239                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3240                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3241 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3242                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3243                     [(set VR128:$dst,
3244                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3245                                       (undef))))]>;
3246 }
3247
3248 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3249 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3250                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3251                     []>;
3252 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3253                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3254                     []>;
3255 }
3256
3257 let Predicates = [HasAVX] in {
3258   // FIXME: Merge above classes when we have patterns for the ymm version
3259   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3260   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3261 }
3262 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3263
3264 // Move Unaligned Integer
3265 let Predicates = [HasAVX] in {
3266   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3267                    "vlddqu\t{$src, $dst|$dst, $src}",
3268                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3269   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3270                    "vlddqu\t{$src, $dst|$dst, $src}",
3271                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3272 }
3273 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3274                    "lddqu\t{$src, $dst|$dst, $src}",
3275                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3276
3277 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3278                    (undef)),
3279           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3280
3281 // Several Move patterns
3282 let AddedComplexity = 5 in {
3283 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3284           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3285 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3286           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3287 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3288           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3289 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3290           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3291 }
3292
3293 // vector_shuffle v1, <undef> <1, 1, 3, 3>
3294 let AddedComplexity = 15 in
3295 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
3296           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3297 let AddedComplexity = 20 in
3298 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3299           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
3300
3301 // vector_shuffle v1, <undef> <0, 0, 2, 2>
3302 let AddedComplexity = 15 in
3303   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
3304             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
3305 let AddedComplexity = 20 in
3306   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
3307             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
3308
3309 //===---------------------------------------------------------------------===//
3310 // SSE3 - Arithmetic
3311 //===---------------------------------------------------------------------===//
3312
3313 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3314                        X86MemOperand x86memop, bit Is2Addr = 1> {
3315   def rr : I<0xD0, MRMSrcReg,
3316        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3317        !if(Is2Addr,
3318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3320        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3321   def rm : I<0xD0, MRMSrcMem,
3322        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3323        !if(Is2Addr,
3324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3326        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3327 }
3328
3329 let Predicates = [HasAVX],
3330   ExeDomain = SSEPackedDouble in {
3331   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3332                                f128mem, 0>, TB, XD, VEX_4V;
3333   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3334                                f128mem, 0>, TB, OpSize, VEX_4V;
3335   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3336                                f256mem, 0>, TB, XD, VEX_4V;
3337   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3338                                f256mem, 0>, TB, OpSize, VEX_4V;
3339 }
3340 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3341     ExeDomain = SSEPackedDouble in {
3342   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3343                               f128mem>, TB, XD;
3344   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3345                               f128mem>, TB, OpSize;
3346 }
3347
3348 //===---------------------------------------------------------------------===//
3349 // SSE3 Instructions
3350 //===---------------------------------------------------------------------===//
3351
3352 // Horizontal ops
3353 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3354                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3355   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3356        !if(Is2Addr,
3357          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3358          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3359       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3360
3361   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3362        !if(Is2Addr,
3363          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3364          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3365       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3366 }
3367 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3368                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3369   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3370        !if(Is2Addr,
3371          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3372          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3373       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3374
3375   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3376        !if(Is2Addr,
3377          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3378          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3379       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3380 }
3381
3382 let Predicates = [HasAVX] in {
3383   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3384                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3385   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3386                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3387   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3388                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3389   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3390                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3391   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3392                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3393   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3394                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3395   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3396                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3397   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3398                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3399 }
3400
3401 let Constraints = "$src1 = $dst" in {
3402   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3403                         int_x86_sse3_hadd_ps>;
3404   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3405                        int_x86_sse3_hadd_pd>;
3406   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3407                         int_x86_sse3_hsub_ps>;
3408   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3409                        int_x86_sse3_hsub_pd>;
3410 }
3411
3412 //===---------------------------------------------------------------------===//
3413 // SSSE3 - Packed Absolute Instructions
3414 //===---------------------------------------------------------------------===//
3415
3416
3417 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3418 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3419                             PatFrag mem_frag128, Intrinsic IntId128> {
3420   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3421                     (ins VR128:$src),
3422                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3423                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3424                     OpSize;
3425
3426   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3427                     (ins i128mem:$src),
3428                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3429                     [(set VR128:$dst,
3430                       (IntId128
3431                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3432 }
3433
3434 let Predicates = [HasAVX] in {
3435   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3436                                   int_x86_ssse3_pabs_b_128>, VEX;
3437   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3438                                   int_x86_ssse3_pabs_w_128>, VEX;
3439   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3440                                   int_x86_ssse3_pabs_d_128>, VEX;
3441 }
3442
3443 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3444                               int_x86_ssse3_pabs_b_128>;
3445 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3446                               int_x86_ssse3_pabs_w_128>;
3447 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3448                               int_x86_ssse3_pabs_d_128>;
3449
3450 //===---------------------------------------------------------------------===//
3451 // SSSE3 - Packed Binary Operator Instructions
3452 //===---------------------------------------------------------------------===//
3453
3454 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3455 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3456                              PatFrag mem_frag128, Intrinsic IntId128,
3457                              bit Is2Addr = 1> {
3458   let isCommutable = 1 in
3459   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3460        (ins VR128:$src1, VR128:$src2),
3461        !if(Is2Addr,
3462          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3463          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3464        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3465        OpSize;
3466   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3467        (ins VR128:$src1, i128mem:$src2),
3468        !if(Is2Addr,
3469          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3470          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3471        [(set VR128:$dst,
3472          (IntId128 VR128:$src1,
3473           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3474 }
3475
3476 let Predicates = [HasAVX] in {
3477 let isCommutable = 0 in {
3478   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3479                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3480   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3481                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3482   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3483                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3484   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3485                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3486   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3487                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3488   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3489                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3490   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3491                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3492   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3493                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3494   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3495                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3496   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3497                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3498   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3499                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3500 }
3501 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3502                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3503 }
3504
3505 // None of these have i8 immediate fields.
3506 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3507 let isCommutable = 0 in {
3508   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3509                                      int_x86_ssse3_phadd_w_128>;
3510   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3511                                      int_x86_ssse3_phadd_d_128>;
3512   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3513                                      int_x86_ssse3_phadd_sw_128>;
3514   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3515                                      int_x86_ssse3_phsub_w_128>;
3516   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3517                                      int_x86_ssse3_phsub_d_128>;
3518   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3519                                      int_x86_ssse3_phsub_sw_128>;
3520   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3521                                      int_x86_ssse3_pmadd_ub_sw_128>;
3522   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3523                                      int_x86_ssse3_pshuf_b_128>;
3524   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3525                                      int_x86_ssse3_psign_b_128>;
3526   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3527                                      int_x86_ssse3_psign_w_128>;
3528   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3529                                        int_x86_ssse3_psign_d_128>;
3530 }
3531 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3532                                      int_x86_ssse3_pmul_hr_sw_128>;
3533 }
3534
3535 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3536           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3537 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3538           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3539
3540 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
3541           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3542 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
3543           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3544 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
3545           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3546
3547 //===---------------------------------------------------------------------===//
3548 // SSSE3 - Packed Align Instruction Patterns
3549 //===---------------------------------------------------------------------===//
3550
3551 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3552   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3553       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3554       !if(Is2Addr,
3555         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3556         !strconcat(asm,
3557                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3558       []>, OpSize;
3559   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3560       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3561       !if(Is2Addr,
3562         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3563         !strconcat(asm,
3564                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3565       []>, OpSize;
3566 }
3567
3568 let Predicates = [HasAVX] in
3569   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3570 let Constraints = "$src1 = $dst" in
3571   defm PALIGN : ssse3_palign<"palignr">;
3572
3573 let AddedComplexity = 5 in {
3574 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
3575           (PALIGNR128rr VR128:$src2, VR128:$src1,
3576                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3577       Requires<[HasSSSE3]>;
3578 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
3579           (PALIGNR128rr VR128:$src2, VR128:$src1,
3580                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3581       Requires<[HasSSSE3]>;
3582 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
3583           (PALIGNR128rr VR128:$src2, VR128:$src1,
3584                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3585       Requires<[HasSSSE3]>;
3586 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
3587           (PALIGNR128rr VR128:$src2, VR128:$src1,
3588                         (SHUFFLE_get_palign_imm VR128:$src3))>,
3589       Requires<[HasSSSE3]>;
3590 }
3591
3592 //===---------------------------------------------------------------------===//
3593 // SSSE3 Misc Instructions
3594 //===---------------------------------------------------------------------===//
3595
3596 // Thread synchronization
3597 let usesCustomInserter = 1 in {
3598 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3599                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3600 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3601                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3602 }
3603
3604 let Uses = [EAX, ECX, EDX] in
3605 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3606                  Requires<[HasSSE3]>;
3607 let Uses = [ECX, EAX] in
3608 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3609                 Requires<[HasSSE3]>;
3610
3611 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
3612 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
3613
3614 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
3615       Requires<[In32BitMode]>;
3616 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
3617       Requires<[In64BitMode]>;
3618
3619 //===---------------------------------------------------------------------===//
3620 // Non-Instruction Patterns
3621 //===---------------------------------------------------------------------===//
3622
3623 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3624 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3625 // combine.
3626 // Since these loads aren't folded into the fextend, we have to match it
3627 // explicitly here.
3628 let Predicates = [HasSSE2] in
3629  def : Pat<(fextend (loadf32 addr:$src)),
3630            (CVTSS2SDrm addr:$src)>;
3631
3632 // FIXME: According to the intel manual, DEST[127:64] <- SRC1[127:64], while
3633 // in the non-AVX version bits 127:64 aren't touched. Find a better way to
3634 // represent this instead of always zeroing SRC1. One possible solution is
3635 // to represent the instruction w/ something similar as the "$src1 = $dst"
3636 // constraint but without the tied operands.
3637 let Predicates = [HasAVX] in
3638  def : Pat<(fextend (loadf32 addr:$src)),
3639            (VCVTSS2SDrm (f32 (EXTRACT_SUBREG (AVX_SET0PS), sub_ss)),
3640                         addr:$src)>;
3641
3642 // bit_convert
3643 let Predicates = [HasXMMInt] in {
3644   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3645   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3646   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3647   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3648   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3649   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3650   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3651   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3652   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3653   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3654   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3655   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3656   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3657   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3658   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3659   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3660   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3661   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3662   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3663   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3664   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3665   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3666   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3667   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3668   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3669   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3670   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3671   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3672   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3673   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3674 }
3675
3676 let Predicates = [HasAVX] in {
3677   def : Pat<(v4f64 (bitconvert (v8f32 VR256:$src))), (v4f64 VR256:$src)>;
3678   def : Pat<(v4f64 (bitconvert (v4i64 VR256:$src))), (v4f64 VR256:$src)>;
3679   def : Pat<(v8f32 (bitconvert (v4i64 VR256:$src))), (v8f32 VR256:$src)>;
3680   def : Pat<(v4i64 (bitconvert (v8f32 VR256:$src))), (v4i64 VR256:$src)>;
3681 }
3682
3683 // Move scalar to XMM zero-extended
3684 // movd to XMM register zero-extends
3685 let AddedComplexity = 15 in {
3686 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3687 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3688           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3689 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3690           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3691 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3692           (MOVSSrr (v4f32 (V_SET0PS)),
3693                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3694 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3695           (MOVSSrr (v4i32 (V_SET0PI)),
3696                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3697 }
3698
3699 // Splat v2f64 / v2i64
3700 let AddedComplexity = 10 in {
3701 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3702           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3703 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
3704           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3705 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3706           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3707 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
3708           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3709 }
3710
3711 // Special unary SHUFPSrri case.
3712 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3713           (SHUFPSrri VR128:$src1, VR128:$src1,
3714                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3715 let AddedComplexity = 5 in
3716 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3717           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3718       Requires<[HasSSE2]>;
3719 // Special unary SHUFPDrri case.
3720 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3721           (SHUFPDrri VR128:$src1, VR128:$src1,
3722                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3723       Requires<[HasSSE2]>;
3724 // Special unary SHUFPDrri case.
3725 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3726           (SHUFPDrri VR128:$src1, VR128:$src1,
3727                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3728       Requires<[HasSSE2]>;
3729 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3730 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3731           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3732       Requires<[HasSSE2]>;
3733
3734 // Special binary v4i32 shuffle cases with SHUFPS.
3735 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3736           (SHUFPSrri VR128:$src1, VR128:$src2,
3737                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3738            Requires<[HasSSE2]>;
3739 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3740           (SHUFPSrmi VR128:$src1, addr:$src2,
3741                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3742            Requires<[HasSSE2]>;
3743 // Special binary v2i64 shuffle cases using SHUFPDrri.
3744 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3745           (SHUFPDrri VR128:$src1, VR128:$src2,
3746                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3747           Requires<[HasSSE2]>;
3748
3749 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
3750 let AddedComplexity = 15 in {
3751 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
3752           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3753           Requires<[OptForSpeed, HasSSE2]>;
3754 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
3755           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3756           Requires<[OptForSpeed, HasSSE2]>;
3757 }
3758 let AddedComplexity = 10 in {
3759 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
3760           (UNPCKLPSrr VR128:$src, VR128:$src)>;
3761 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
3762           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
3763 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
3764           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
3765 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
3766           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
3767 }
3768
3769 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
3770 let AddedComplexity = 15 in {
3771 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
3772           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3773           Requires<[OptForSpeed, HasSSE2]>;
3774 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
3775           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3776           Requires<[OptForSpeed, HasSSE2]>;
3777 }
3778 let AddedComplexity = 10 in {
3779 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3780           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3781 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3782           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3783 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3784           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3785 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3786           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3787 }
3788
3789 let AddedComplexity = 20 in {
3790 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3791 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3792           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3793
3794 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3795 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3796           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3797
3798 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3799 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3800           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3801 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3802           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3803 }
3804
3805 let AddedComplexity = 20 in {
3806 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3807 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3808           (MOVLPSrm VR128:$src1, addr:$src2)>;
3809 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3810           (MOVLPDrm VR128:$src1, addr:$src2)>;
3811 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3812           (MOVLPSrm VR128:$src1, addr:$src2)>;
3813 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3814           (MOVLPDrm VR128:$src1, addr:$src2)>;
3815 }
3816
3817 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3818 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3819           (MOVLPSmr addr:$src1, VR128:$src2)>;
3820 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3821           (MOVLPDmr addr:$src1, VR128:$src2)>;
3822 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3823                  addr:$src1),
3824           (MOVLPSmr addr:$src1, VR128:$src2)>;
3825 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3826           (MOVLPDmr addr:$src1, VR128:$src2)>;
3827
3828 let AddedComplexity = 15 in {
3829 // Setting the lowest element in the vector.
3830 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3831           (MOVSSrr (v4i32 VR128:$src1),
3832                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3833 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3834           (MOVSDrr (v2i64 VR128:$src1),
3835                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3836
3837 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3838 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3839           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3840       Requires<[HasSSE2]>;
3841 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3842           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3843       Requires<[HasSSE2]>;
3844 }
3845
3846 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3847 // fall back to this for SSE1)
3848 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3849           (SHUFPSrri VR128:$src2, VR128:$src1,
3850                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3851
3852 // Set lowest element and zero upper elements.
3853 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3854           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3855
3856 // vector -> vector casts
3857 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3858           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3859 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3860           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3861
3862 // Use movaps / movups for SSE integer load / store (one byte shorter).
3863 let Predicates = [HasSSE1] in {
3864   def : Pat<(alignedloadv4i32 addr:$src),
3865             (MOVAPSrm addr:$src)>;
3866   def : Pat<(loadv4i32 addr:$src),
3867             (MOVUPSrm addr:$src)>;
3868   def : Pat<(alignedloadv2i64 addr:$src),
3869             (MOVAPSrm addr:$src)>;
3870   def : Pat<(loadv2i64 addr:$src),
3871             (MOVUPSrm addr:$src)>;
3872
3873   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3874             (MOVAPSmr addr:$dst, VR128:$src)>;
3875   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3876             (MOVAPSmr addr:$dst, VR128:$src)>;
3877   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3878             (MOVAPSmr addr:$dst, VR128:$src)>;
3879   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3880             (MOVAPSmr addr:$dst, VR128:$src)>;
3881   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3882             (MOVUPSmr addr:$dst, VR128:$src)>;
3883   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3884             (MOVUPSmr addr:$dst, VR128:$src)>;
3885   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3886             (MOVUPSmr addr:$dst, VR128:$src)>;
3887   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3888             (MOVUPSmr addr:$dst, VR128:$src)>;
3889 }
3890
3891 // Use vmovaps/vmovups for AVX 128-bit integer load/store (one byte shorter).
3892 let Predicates = [HasAVX] in {
3893   def : Pat<(alignedloadv4i32 addr:$src),
3894             (VMOVAPSrm addr:$src)>;
3895   def : Pat<(loadv4i32 addr:$src),
3896             (VMOVUPSrm addr:$src)>;
3897   def : Pat<(alignedloadv2i64 addr:$src),
3898             (VMOVAPSrm addr:$src)>;
3899   def : Pat<(loadv2i64 addr:$src),
3900             (VMOVUPSrm addr:$src)>;
3901
3902   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3903             (VMOVAPSmr addr:$dst, VR128:$src)>;
3904   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3905             (VMOVAPSmr addr:$dst, VR128:$src)>;
3906   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3907             (VMOVAPSmr addr:$dst, VR128:$src)>;
3908   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3909             (VMOVAPSmr addr:$dst, VR128:$src)>;
3910   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3911             (VMOVUPSmr addr:$dst, VR128:$src)>;
3912   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3913             (VMOVUPSmr addr:$dst, VR128:$src)>;
3914   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3915             (VMOVUPSmr addr:$dst, VR128:$src)>;
3916   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3917             (VMOVUPSmr addr:$dst, VR128:$src)>;
3918 }
3919
3920 //===----------------------------------------------------------------------===//
3921 // SSE4.1 - Packed Move with Sign/Zero Extend
3922 //===----------------------------------------------------------------------===//
3923
3924 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3925   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3926                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3927                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3928
3929   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3930                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3931        [(set VR128:$dst,
3932          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3933        OpSize;
3934 }
3935
3936 let Predicates = [HasAVX] in {
3937 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
3938                                      VEX;
3939 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
3940                                      VEX;
3941 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
3942                                      VEX;
3943 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
3944                                      VEX;
3945 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
3946                                      VEX;
3947 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
3948                                      VEX;
3949 }
3950
3951 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3952 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3953 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3954 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3955 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3956 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3957
3958 // Common patterns involving scalar load.
3959 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3960           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3961 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3962           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3963
3964 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3965           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3966 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3967           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3968
3969 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3970           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3971 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3972           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3973
3974 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3975           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3976 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3977           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3978
3979 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3980           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3981 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3982           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3983
3984 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3985           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3986 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3987           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3988
3989
3990 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3991   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3992                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3993                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3994
3995   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3996                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3997        [(set VR128:$dst,
3998          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3999           OpSize;
4000 }
4001
4002 let Predicates = [HasAVX] in {
4003 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4004                                      VEX;
4005 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4006                                      VEX;
4007 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4008                                      VEX;
4009 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4010                                      VEX;
4011 }
4012
4013 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4014 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4015 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4016 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4017
4018 // Common patterns involving scalar load
4019 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4020           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4021 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4022           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4023
4024 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4025           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4026 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4027           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4028
4029
4030 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4031   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4032                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4033                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4034
4035   // Expecting a i16 load any extended to i32 value.
4036   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4037                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4038                  [(set VR128:$dst, (IntId (bitconvert
4039                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4040                  OpSize;
4041 }
4042
4043 let Predicates = [HasAVX] in {
4044 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4045                                      VEX;
4046 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4047                                      VEX;
4048 }
4049 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4050 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4051
4052 // Common patterns involving scalar load
4053 def : Pat<(int_x86_sse41_pmovsxbq
4054             (bitconvert (v4i32 (X86vzmovl
4055                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4056           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4057
4058 def : Pat<(int_x86_sse41_pmovzxbq
4059             (bitconvert (v4i32 (X86vzmovl
4060                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4061           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4062
4063 //===----------------------------------------------------------------------===//
4064 // SSE4.1 - Extract Instructions
4065 //===----------------------------------------------------------------------===//
4066
4067 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4068 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4069   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4070                  (ins VR128:$src1, i32i8imm:$src2),
4071                  !strconcat(OpcodeStr,
4072                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4073                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4074                  OpSize;
4075   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4076                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4077                  !strconcat(OpcodeStr,
4078                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4079                  []>, OpSize;
4080 // FIXME:
4081 // There's an AssertZext in the way of writing the store pattern
4082 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4083 }
4084
4085 let Predicates = [HasAVX] in {
4086   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4087   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4088          (ins VR128:$src1, i32i8imm:$src2),
4089          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4090 }
4091
4092 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4093
4094
4095 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4096 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4097   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4098                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4099                  !strconcat(OpcodeStr,
4100                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4101                  []>, OpSize;
4102 // FIXME:
4103 // There's an AssertZext in the way of writing the store pattern
4104 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4105 }
4106
4107 let Predicates = [HasAVX] in
4108   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4109
4110 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4111
4112
4113 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4114 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4115   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4116                  (ins VR128:$src1, i32i8imm:$src2),
4117                  !strconcat(OpcodeStr,
4118                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4119                  [(set GR32:$dst,
4120                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4121   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4122                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4123                  !strconcat(OpcodeStr,
4124                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4125                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4126                           addr:$dst)]>, OpSize;
4127 }
4128
4129 let Predicates = [HasAVX] in
4130   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4131
4132 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4133
4134 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4135 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4136   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4137                  (ins VR128:$src1, i32i8imm:$src2),
4138                  !strconcat(OpcodeStr,
4139                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4140                  [(set GR64:$dst,
4141                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4142   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4143                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4144                  !strconcat(OpcodeStr,
4145                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4146                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4147                           addr:$dst)]>, OpSize, REX_W;
4148 }
4149
4150 let Predicates = [HasAVX] in
4151   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4152
4153 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4154
4155 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4156 /// destination
4157 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4158   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4159                  (ins VR128:$src1, i32i8imm:$src2),
4160                  !strconcat(OpcodeStr,
4161                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4162                  [(set GR32:$dst,
4163                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4164            OpSize;
4165   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4166                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4167                  !strconcat(OpcodeStr,
4168                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4169                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4170                           addr:$dst)]>, OpSize;
4171 }
4172
4173 let Predicates = [HasAVX] in {
4174   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4175   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4176                   (ins VR128:$src1, i32i8imm:$src2),
4177                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4178                   []>, OpSize, VEX;
4179 }
4180 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4181
4182 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4183 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4184                                               imm:$src2))),
4185                  addr:$dst),
4186           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4187          Requires<[HasSSE41]>;
4188
4189 //===----------------------------------------------------------------------===//
4190 // SSE4.1 - Insert Instructions
4191 //===----------------------------------------------------------------------===//
4192
4193 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4194   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4195       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4196       !if(Is2Addr,
4197         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4198         !strconcat(asm,
4199                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4200       [(set VR128:$dst,
4201         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4202   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4203       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4204       !if(Is2Addr,
4205         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4206         !strconcat(asm,
4207                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4208       [(set VR128:$dst,
4209         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4210                    imm:$src3))]>, OpSize;
4211 }
4212
4213 let Predicates = [HasAVX] in
4214   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4215 let Constraints = "$src1 = $dst" in
4216   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4217
4218 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4219   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4220       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4221       !if(Is2Addr,
4222         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4223         !strconcat(asm,
4224                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4225       [(set VR128:$dst,
4226         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4227       OpSize;
4228   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4229       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4230       !if(Is2Addr,
4231         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4232         !strconcat(asm,
4233                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4234       [(set VR128:$dst,
4235         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4236                           imm:$src3)))]>, OpSize;
4237 }
4238
4239 let Predicates = [HasAVX] in
4240   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4241 let Constraints = "$src1 = $dst" in
4242   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4243
4244 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4245   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4246       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4247       !if(Is2Addr,
4248         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4249         !strconcat(asm,
4250                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4251       [(set VR128:$dst,
4252         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4253       OpSize;
4254   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4255       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4256       !if(Is2Addr,
4257         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4258         !strconcat(asm,
4259                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4260       [(set VR128:$dst,
4261         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4262                           imm:$src3)))]>, OpSize;
4263 }
4264
4265 let Predicates = [HasAVX] in
4266   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4267 let Constraints = "$src1 = $dst" in
4268   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4269
4270 // insertps has a few different modes, there's the first two here below which
4271 // are optimized inserts that won't zero arbitrary elements in the destination
4272 // vector. The next one matches the intrinsic and could zero arbitrary elements
4273 // in the target vector.
4274 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4275   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4276       (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4277       !if(Is2Addr,
4278         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4279         !strconcat(asm,
4280                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4281       [(set VR128:$dst,
4282         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4283       OpSize;
4284   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4285       (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
4286       !if(Is2Addr,
4287         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4288         !strconcat(asm,
4289                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4290       [(set VR128:$dst,
4291         (X86insrtps VR128:$src1,
4292                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4293                     imm:$src3))]>, OpSize;
4294 }
4295
4296 let Constraints = "$src1 = $dst" in
4297   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4298 let Predicates = [HasAVX] in
4299   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4300
4301 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4302           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4303           Requires<[HasAVX]>;
4304 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4305           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4306           Requires<[HasSSE41]>;
4307
4308 //===----------------------------------------------------------------------===//
4309 // SSE4.1 - Round Instructions
4310 //===----------------------------------------------------------------------===//
4311
4312 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4313                             X86MemOperand x86memop, RegisterClass RC,
4314                             PatFrag mem_frag32, PatFrag mem_frag64,
4315                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4316   // Intrinsic operation, reg.
4317   // Vector intrinsic operation, reg
4318   def PSr : SS4AIi8<opcps, MRMSrcReg,
4319                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4320                     !strconcat(OpcodeStr,
4321                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4322                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4323                     OpSize;
4324
4325   // Vector intrinsic operation, mem
4326   def PSm : Ii8<opcps, MRMSrcMem,
4327                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4328                     !strconcat(OpcodeStr,
4329                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4330                     [(set RC:$dst,
4331                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4332                     TA, OpSize,
4333                 Requires<[HasSSE41]>;
4334
4335   // Vector intrinsic operation, reg
4336   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4337                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4338                     !strconcat(OpcodeStr,
4339                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4340                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4341                     OpSize;
4342
4343   // Vector intrinsic operation, mem
4344   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4345                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4346                     !strconcat(OpcodeStr,
4347                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4348                     [(set RC:$dst,
4349                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4350                     OpSize;
4351 }
4352
4353 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4354                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4355   // Intrinsic operation, reg.
4356   // Vector intrinsic operation, reg
4357   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4358                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4359                     !strconcat(OpcodeStr,
4360                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4361                     []>, OpSize;
4362
4363   // Vector intrinsic operation, mem
4364   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4365                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4366                     !strconcat(OpcodeStr,
4367                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4368                     []>, TA, OpSize, Requires<[HasSSE41]>;
4369
4370   // Vector intrinsic operation, reg
4371   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4372                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4373                     !strconcat(OpcodeStr,
4374                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4375                     []>, OpSize;
4376
4377   // Vector intrinsic operation, mem
4378   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4379                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4380                     !strconcat(OpcodeStr,
4381                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4382                     []>, OpSize;
4383 }
4384
4385 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4386                             string OpcodeStr,
4387                             Intrinsic F32Int,
4388                             Intrinsic F64Int, bit Is2Addr = 1> {
4389   // Intrinsic operation, reg.
4390   def SSr : SS4AIi8<opcss, MRMSrcReg,
4391         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4392         !if(Is2Addr,
4393             !strconcat(OpcodeStr,
4394                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4395             !strconcat(OpcodeStr,
4396                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4397         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4398         OpSize;
4399
4400   // Intrinsic operation, mem.
4401   def SSm : SS4AIi8<opcss, MRMSrcMem,
4402         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4403         !if(Is2Addr,
4404             !strconcat(OpcodeStr,
4405                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4406             !strconcat(OpcodeStr,
4407                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4408         [(set VR128:$dst,
4409              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4410         OpSize;
4411
4412   // Intrinsic operation, reg.
4413   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4414         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4415         !if(Is2Addr,
4416             !strconcat(OpcodeStr,
4417                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4418             !strconcat(OpcodeStr,
4419                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4420         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4421         OpSize;
4422
4423   // Intrinsic operation, mem.
4424   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4425         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4426         !if(Is2Addr,
4427             !strconcat(OpcodeStr,
4428                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4429             !strconcat(OpcodeStr,
4430                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4431         [(set VR128:$dst,
4432               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4433         OpSize;
4434 }
4435
4436 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4437                                    string OpcodeStr> {
4438   // Intrinsic operation, reg.
4439   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4440         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4441         !strconcat(OpcodeStr,
4442                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4443         []>, OpSize;
4444
4445   // Intrinsic operation, mem.
4446   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4447         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4448         !strconcat(OpcodeStr,
4449                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4450         []>, OpSize;
4451
4452   // Intrinsic operation, reg.
4453   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4454         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4455             !strconcat(OpcodeStr,
4456                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4457         []>, OpSize;
4458
4459   // Intrinsic operation, mem.
4460   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4461         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4462             !strconcat(OpcodeStr,
4463                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4464         []>, OpSize;
4465 }
4466
4467 // FP round - roundss, roundps, roundsd, roundpd
4468 let Predicates = [HasAVX] in {
4469   // Intrinsic form
4470   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4471                                   memopv4f32, memopv2f64,
4472                                   int_x86_sse41_round_ps,
4473                                   int_x86_sse41_round_pd>, VEX;
4474   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4475                                   memopv8f32, memopv4f64,
4476                                   int_x86_avx_round_ps_256,
4477                                   int_x86_avx_round_pd_256>, VEX;
4478   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4479                                   int_x86_sse41_round_ss,
4480                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4481
4482   // Instructions for the assembler
4483   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4484                                         VEX;
4485   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4486                                         VEX;
4487   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4488 }
4489
4490 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4491                                memopv4f32, memopv2f64,
4492                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4493 let Constraints = "$src1 = $dst" in
4494 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4495                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4496
4497 //===----------------------------------------------------------------------===//
4498 // SSE4.1 - Packed Bit Test
4499 //===----------------------------------------------------------------------===//
4500
4501 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4502 // the intel intrinsic that corresponds to this.
4503 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4504 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4505                 "vptest\t{$src2, $src1|$src1, $src2}",
4506                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4507                 OpSize, VEX;
4508 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4509                 "vptest\t{$src2, $src1|$src1, $src2}",
4510                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4511                 OpSize, VEX;
4512
4513 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4514                 "vptest\t{$src2, $src1|$src1, $src2}",
4515                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4516                 OpSize, VEX;
4517 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4518                 "vptest\t{$src2, $src1|$src1, $src2}",
4519                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4520                 OpSize, VEX;
4521 }
4522
4523 let Defs = [EFLAGS] in {
4524 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4525               "ptest \t{$src2, $src1|$src1, $src2}",
4526               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4527               OpSize;
4528 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4529               "ptest \t{$src2, $src1|$src1, $src2}",
4530               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4531               OpSize;
4532 }
4533
4534 // The bit test instructions below are AVX only
4535 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4536                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4537   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4538             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4539             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4540   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4541             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4542             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4543             OpSize, VEX;
4544 }
4545
4546 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4547 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4548 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4549 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4550 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4551 }
4552
4553 //===----------------------------------------------------------------------===//
4554 // SSE4.1 - Misc Instructions
4555 //===----------------------------------------------------------------------===//
4556
4557 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4558                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4559                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4560 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4561                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4562                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4563
4564 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4565                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4566                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4567 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4568                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4569                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4570
4571 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4572                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4573                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4574 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4575                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4576                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4577
4578
4579
4580 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4581 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4582                                  Intrinsic IntId128> {
4583   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4584                     (ins VR128:$src),
4585                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4586                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4587   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4588                      (ins i128mem:$src),
4589                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4590                      [(set VR128:$dst,
4591                        (IntId128
4592                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4593 }
4594
4595 let Predicates = [HasAVX] in
4596 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4597                                          int_x86_sse41_phminposuw>, VEX;
4598 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4599                                          int_x86_sse41_phminposuw>;
4600
4601 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4602 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4603                               Intrinsic IntId128, bit Is2Addr = 1> {
4604   let isCommutable = 1 in
4605   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4606        (ins VR128:$src1, VR128:$src2),
4607        !if(Is2Addr,
4608            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4609            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4610        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4611   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4612        (ins VR128:$src1, i128mem:$src2),
4613        !if(Is2Addr,
4614            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4615            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4616        [(set VR128:$dst,
4617          (IntId128 VR128:$src1,
4618           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4619 }
4620
4621 let Predicates = [HasAVX] in {
4622   let isCommutable = 0 in
4623   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4624                                                          0>, VEX_4V;
4625   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4626                                                          0>, VEX_4V;
4627   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4628                                                          0>, VEX_4V;
4629   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4630                                                          0>, VEX_4V;
4631   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4632                                                          0>, VEX_4V;
4633   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4634                                                          0>, VEX_4V;
4635   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4636                                                          0>, VEX_4V;
4637   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4638                                                          0>, VEX_4V;
4639   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4640                                                          0>, VEX_4V;
4641   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4642                                                          0>, VEX_4V;
4643   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4644                                                          0>, VEX_4V;
4645 }
4646
4647 let Constraints = "$src1 = $dst" in {
4648   let isCommutable = 0 in
4649   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4650   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4651   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4652   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4653   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4654   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4655   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4656   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4657   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4658   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4659   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4660 }
4661
4662 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4663           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4664 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4665           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4666
4667 /// SS48I_binop_rm - Simple SSE41 binary operator.
4668 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4669                         ValueType OpVT, bit Is2Addr = 1> {
4670   let isCommutable = 1 in
4671   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4672        (ins VR128:$src1, VR128:$src2),
4673        !if(Is2Addr,
4674            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4675            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4676        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4677        OpSize;
4678   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4679        (ins VR128:$src1, i128mem:$src2),
4680        !if(Is2Addr,
4681            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4682            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4683        [(set VR128:$dst, (OpNode VR128:$src1,
4684                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4685        OpSize;
4686 }
4687
4688 let Predicates = [HasAVX] in
4689   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4690 let Constraints = "$src1 = $dst" in
4691   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4692
4693 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4694 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4695                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4696                  X86MemOperand x86memop, bit Is2Addr = 1> {
4697   let isCommutable = 1 in
4698   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4699         (ins RC:$src1, RC:$src2, i32i8imm:$src3),
4700         !if(Is2Addr,
4701             !strconcat(OpcodeStr,
4702                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4703             !strconcat(OpcodeStr,
4704                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4705         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4706         OpSize;
4707   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4708         (ins RC:$src1, x86memop:$src2, i32i8imm:$src3),
4709         !if(Is2Addr,
4710             !strconcat(OpcodeStr,
4711                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4712             !strconcat(OpcodeStr,
4713                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4714         [(set RC:$dst,
4715           (IntId RC:$src1,
4716            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4717         OpSize;
4718 }
4719
4720 let Predicates = [HasAVX] in {
4721   let isCommutable = 0 in {
4722   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4723                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4724   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4725                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4726   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4727             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4728   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4729             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4730   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4731                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4732   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4733                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4734   }
4735   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4736                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4737   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4738                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4739   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4740                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4741 }
4742
4743 let Constraints = "$src1 = $dst" in {
4744   let isCommutable = 0 in {
4745   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4746                                      VR128, memopv16i8, i128mem>;
4747   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4748                                      VR128, memopv16i8, i128mem>;
4749   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4750                                      VR128, memopv16i8, i128mem>;
4751   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4752                                      VR128, memopv16i8, i128mem>;
4753   }
4754   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4755                                   VR128, memopv16i8, i128mem>;
4756   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4757                                   VR128, memopv16i8, i128mem>;
4758 }
4759
4760 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4761 let Predicates = [HasAVX] in {
4762 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4763                                     RegisterClass RC, X86MemOperand x86memop,
4764                                     PatFrag mem_frag, Intrinsic IntId> {
4765   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4766                   (ins RC:$src1, RC:$src2, RC:$src3),
4767                   !strconcat(OpcodeStr,
4768                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4769                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4770                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4771
4772   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4773                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4774                   !strconcat(OpcodeStr,
4775                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4776                   [(set RC:$dst,
4777                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4778                                RC:$src3))],
4779                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4780 }
4781 }
4782
4783 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4784                                            memopv16i8, int_x86_sse41_blendvpd>;
4785 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4786                                            memopv16i8, int_x86_sse41_blendvps>;
4787 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4788                                            memopv16i8, int_x86_sse41_pblendvb>;
4789 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4790                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4791 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4792                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4793
4794 /// SS41I_ternary_int - SSE 4.1 ternary operator
4795 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4796   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4797     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4798                     (ins VR128:$src1, VR128:$src2),
4799                     !strconcat(OpcodeStr,
4800                      "\t{$src2, $dst|$dst, $src2}"),
4801                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4802                     OpSize;
4803
4804     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4805                     (ins VR128:$src1, i128mem:$src2),
4806                     !strconcat(OpcodeStr,
4807                      "\t{$src2, $dst|$dst, $src2}"),
4808                     [(set VR128:$dst,
4809                       (IntId VR128:$src1,
4810                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4811   }
4812 }
4813
4814 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4815 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4816 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4817
4818 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
4819           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
4820
4821 let Predicates = [HasAVX] in
4822 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4823                        "vmovntdqa\t{$src, $dst|$dst, $src}",
4824                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4825                        OpSize, VEX;
4826 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4827                        "movntdqa\t{$src, $dst|$dst, $src}",
4828                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
4829                        OpSize;
4830
4831 //===----------------------------------------------------------------------===//
4832 // SSE4.2 - Compare Instructions
4833 //===----------------------------------------------------------------------===//
4834
4835 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
4836 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
4837                               Intrinsic IntId128, bit Is2Addr = 1> {
4838   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
4839        (ins VR128:$src1, VR128:$src2),
4840        !if(Is2Addr,
4841            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4842            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4843        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4844        OpSize;
4845   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
4846        (ins VR128:$src1, i128mem:$src2),
4847        !if(Is2Addr,
4848            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4849            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4850        [(set VR128:$dst,
4851          (IntId128 VR128:$src1,
4852           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4853 }
4854
4855 let Predicates = [HasAVX] in
4856   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
4857                                      0>, VEX_4V;
4858 let Constraints = "$src1 = $dst" in
4859   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
4860
4861 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
4862           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
4863 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
4864           (PCMPGTQrm VR128:$src1, addr:$src2)>;
4865
4866 //===----------------------------------------------------------------------===//
4867 // SSE4.2 - String/text Processing Instructions
4868 //===----------------------------------------------------------------------===//
4869
4870 // Packed Compare Implicit Length Strings, Return Mask
4871 multiclass pseudo_pcmpistrm<string asm> {
4872   def REG : PseudoI<(outs VR128:$dst),
4873                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4874     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
4875                                                   imm:$src3))]>;
4876   def MEM : PseudoI<(outs VR128:$dst),
4877                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4878     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
4879                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
4880 }
4881
4882 let Defs = [EFLAGS], usesCustomInserter = 1 in {
4883   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
4884   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
4885 }
4886
4887 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
4888   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4889       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4890       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4891   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4892       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4893       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
4894 }
4895
4896 let Defs = [XMM0, EFLAGS] in {
4897   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
4898       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4899       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4900   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
4901       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4902       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
4903 }
4904
4905 // Packed Compare Explicit Length Strings, Return Mask
4906 multiclass pseudo_pcmpestrm<string asm> {
4907   def REG : PseudoI<(outs VR128:$dst),
4908                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4909     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4910                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
4911   def MEM : PseudoI<(outs VR128:$dst),
4912                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4913     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
4914                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
4915 }
4916
4917 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
4918   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
4919   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
4920 }
4921
4922 let Predicates = [HasAVX],
4923     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4924   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4925       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4926       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4927   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4928       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4929       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
4930 }
4931
4932 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
4933   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
4934       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4935       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4936   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
4937       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4938       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
4939 }
4940
4941 // Packed Compare Implicit Length Strings, Return Index
4942 let Defs = [ECX, EFLAGS] in {
4943   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
4944     def rr : SS42AI<0x63, MRMSrcReg, (outs),
4945       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
4946       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4947       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
4948        (implicit EFLAGS)]>, OpSize;
4949     def rm : SS42AI<0x63, MRMSrcMem, (outs),
4950       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
4951       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
4952       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
4953        (implicit EFLAGS)]>, OpSize;
4954   }
4955 }
4956
4957 let Predicates = [HasAVX] in {
4958 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
4959                                     VEX;
4960 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
4961                                     VEX;
4962 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
4963                                     VEX;
4964 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
4965                                     VEX;
4966 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
4967                                     VEX;
4968 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
4969                                     VEX;
4970 }
4971
4972 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
4973 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
4974 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
4975 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
4976 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
4977 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
4978
4979 // Packed Compare Explicit Length Strings, Return Index
4980 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
4981   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
4982     def rr : SS42AI<0x61, MRMSrcReg, (outs),
4983       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
4984       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4985       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
4986        (implicit EFLAGS)]>, OpSize;
4987     def rm : SS42AI<0x61, MRMSrcMem, (outs),
4988       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
4989       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
4990        [(set ECX,
4991              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
4992         (implicit EFLAGS)]>, OpSize;
4993   }
4994 }
4995
4996 let Predicates = [HasAVX] in {
4997 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
4998                                     VEX;
4999 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5000                                     VEX;
5001 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5002                                     VEX;
5003 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5004                                     VEX;
5005 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5006                                     VEX;
5007 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5008                                     VEX;
5009 }
5010
5011 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5012 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5013 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5014 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5015 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5016 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5017
5018 //===----------------------------------------------------------------------===//
5019 // SSE4.2 - CRC Instructions
5020 //===----------------------------------------------------------------------===//
5021
5022 // No CRC instructions have AVX equivalents
5023
5024 // crc intrinsic instruction
5025 // This set of instructions are only rm, the only difference is the size
5026 // of r and m.
5027 let Constraints = "$src1 = $dst" in {
5028   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5029                       (ins GR32:$src1, i8mem:$src2),
5030                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5031                        [(set GR32:$dst,
5032                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5033                          (load addr:$src2)))]>;
5034   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5035                       (ins GR32:$src1, GR8:$src2),
5036                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5037                        [(set GR32:$dst,
5038                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5039   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5040                       (ins GR32:$src1, i16mem:$src2),
5041                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5042                        [(set GR32:$dst,
5043                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5044                          (load addr:$src2)))]>,
5045                          OpSize;
5046   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5047                       (ins GR32:$src1, GR16:$src2),
5048                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5049                        [(set GR32:$dst,
5050                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5051                          OpSize;
5052   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5053                       (ins GR32:$src1, i32mem:$src2),
5054                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5055                        [(set GR32:$dst,
5056                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5057                          (load addr:$src2)))]>;
5058   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5059                       (ins GR32:$src1, GR32:$src2),
5060                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5061                        [(set GR32:$dst,
5062                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5063   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5064                       (ins GR64:$src1, i8mem:$src2),
5065                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5066                        [(set GR64:$dst,
5067                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5068                          (load addr:$src2)))]>,
5069                          REX_W;
5070   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5071                       (ins GR64:$src1, GR8:$src2),
5072                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5073                        [(set GR64:$dst,
5074                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5075                          REX_W;
5076   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5077                       (ins GR64:$src1, i64mem:$src2),
5078                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5079                        [(set GR64:$dst,
5080                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5081                          (load addr:$src2)))]>,
5082                          REX_W;
5083   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5084                       (ins GR64:$src1, GR64:$src2),
5085                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5086                        [(set GR64:$dst,
5087                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5088                          REX_W;
5089 }
5090
5091 //===----------------------------------------------------------------------===//
5092 // AES-NI Instructions
5093 //===----------------------------------------------------------------------===//
5094
5095 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5096                               Intrinsic IntId128, bit Is2Addr = 1> {
5097   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5098        (ins VR128:$src1, VR128:$src2),
5099        !if(Is2Addr,
5100            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5101            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5102        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5103        OpSize;
5104   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5105        (ins VR128:$src1, i128mem:$src2),
5106        !if(Is2Addr,
5107            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5108            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5109        [(set VR128:$dst,
5110          (IntId128 VR128:$src1,
5111           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5112 }
5113
5114 // Perform One Round of an AES Encryption/Decryption Flow
5115 let Predicates = [HasAVX, HasAES] in {
5116   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5117                          int_x86_aesni_aesenc, 0>, VEX_4V;
5118   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5119                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5120   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5121                          int_x86_aesni_aesdec, 0>, VEX_4V;
5122   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5123                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5124 }
5125
5126 let Constraints = "$src1 = $dst" in {
5127   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5128                          int_x86_aesni_aesenc>;
5129   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5130                          int_x86_aesni_aesenclast>;
5131   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5132                          int_x86_aesni_aesdec>;
5133   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5134                          int_x86_aesni_aesdeclast>;
5135 }
5136
5137 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5138           (AESENCrr VR128:$src1, VR128:$src2)>;
5139 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5140           (AESENCrm VR128:$src1, addr:$src2)>;
5141 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5142           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5143 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5144           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5145 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5146           (AESDECrr VR128:$src1, VR128:$src2)>;
5147 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5148           (AESDECrm VR128:$src1, addr:$src2)>;
5149 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5150           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5151 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5152           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5153
5154 // Perform the AES InvMixColumn Transformation
5155 let Predicates = [HasAVX, HasAES] in {
5156   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5157       (ins VR128:$src1),
5158       "vaesimc\t{$src1, $dst|$dst, $src1}",
5159       [(set VR128:$dst,
5160         (int_x86_aesni_aesimc VR128:$src1))]>,
5161       OpSize, VEX;
5162   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5163       (ins i128mem:$src1),
5164       "vaesimc\t{$src1, $dst|$dst, $src1}",
5165       [(set VR128:$dst,
5166         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5167       OpSize, VEX;
5168 }
5169 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5170   (ins VR128:$src1),
5171   "aesimc\t{$src1, $dst|$dst, $src1}",
5172   [(set VR128:$dst,
5173     (int_x86_aesni_aesimc VR128:$src1))]>,
5174   OpSize;
5175 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5176   (ins i128mem:$src1),
5177   "aesimc\t{$src1, $dst|$dst, $src1}",
5178   [(set VR128:$dst,
5179     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5180   OpSize;
5181
5182 // AES Round Key Generation Assist
5183 let Predicates = [HasAVX, HasAES] in {
5184   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5185       (ins VR128:$src1, i8imm:$src2),
5186       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5187       [(set VR128:$dst,
5188         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5189       OpSize, VEX;
5190   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5191       (ins i128mem:$src1, i8imm:$src2),
5192       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5193       [(set VR128:$dst,
5194         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5195                                         imm:$src2))]>,
5196       OpSize, VEX;
5197 }
5198 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5199   (ins VR128:$src1, i8imm:$src2),
5200   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5201   [(set VR128:$dst,
5202     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5203   OpSize;
5204 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5205   (ins i128mem:$src1, i8imm:$src2),
5206   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5207   [(set VR128:$dst,
5208     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5209                                     imm:$src2))]>,
5210   OpSize;
5211
5212 //===----------------------------------------------------------------------===//
5213 // CLMUL Instructions
5214 //===----------------------------------------------------------------------===//
5215
5216 // Carry-less Multiplication instructions
5217 let Constraints = "$src1 = $dst" in {
5218 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5219            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5220            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5221            []>;
5222
5223 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5224            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5225            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5226            []>;
5227 }
5228
5229 // AVX carry-less Multiplication instructions
5230 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5231            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5232            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5233            []>;
5234
5235 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5236            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5237            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5238            []>;
5239
5240
5241 multiclass pclmul_alias<string asm, int immop> {
5242   def : InstAlias<!strconcat("pclmul", asm,
5243                            "dq {$src, $dst|$dst, $src}"),
5244                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5245
5246   def : InstAlias<!strconcat("pclmul", asm,
5247                              "dq {$src, $dst|$dst, $src}"),
5248                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5249
5250   def : InstAlias<!strconcat("vpclmul", asm,
5251                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5252                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5253
5254   def : InstAlias<!strconcat("vpclmul", asm,
5255                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5256                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5257 }
5258 defm : pclmul_alias<"hqhq", 0x11>;
5259 defm : pclmul_alias<"hqlq", 0x01>;
5260 defm : pclmul_alias<"lqhq", 0x10>;
5261 defm : pclmul_alias<"lqlq", 0x00>;
5262
5263 //===----------------------------------------------------------------------===//
5264 // AVX Instructions
5265 //===----------------------------------------------------------------------===//
5266
5267
5268 // Load from memory and broadcast to all elements of the destination operand
5269 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5270                     X86MemOperand x86memop, Intrinsic Int> :
5271   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5272         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5273         [(set RC:$dst, (Int addr:$src))]>, VEX;
5274
5275 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5276                                    int_x86_avx_vbroadcastss>;
5277 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5278                                    int_x86_avx_vbroadcastss_256>;
5279 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5280                                    int_x86_avx_vbroadcast_sd_256>;
5281 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5282                                    int_x86_avx_vbroadcastf128_pd_256>;
5283
5284 // Insert packed floating-point values
5285 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5286           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5287           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5288           []>, VEX_4V;
5289 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5290           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5291           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5292           []>, VEX_4V;
5293
5294 // Extract packed floating-point values
5295 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5296           (ins VR256:$src1, i8imm:$src2),
5297           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5298           []>, VEX;
5299 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5300           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5301           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5302           []>, VEX;
5303
5304 // Conditional SIMD Packed Loads and Stores
5305 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5306                           Intrinsic IntLd, Intrinsic IntLd256,
5307                           Intrinsic IntSt, Intrinsic IntSt256,
5308                           PatFrag pf128, PatFrag pf256> {
5309   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5310              (ins VR128:$src1, f128mem:$src2),
5311              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5312              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5313              VEX_4V;
5314   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5315              (ins VR256:$src1, f256mem:$src2),
5316              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5317              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5318              VEX_4V;
5319   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5320              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5321              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5322              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5323   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5324              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5325              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5326              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5327 }
5328
5329 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5330                                  int_x86_avx_maskload_ps,
5331                                  int_x86_avx_maskload_ps_256,
5332                                  int_x86_avx_maskstore_ps,
5333                                  int_x86_avx_maskstore_ps_256,
5334                                  memopv4f32, memopv8f32>;
5335 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5336                                  int_x86_avx_maskload_pd,
5337                                  int_x86_avx_maskload_pd_256,
5338                                  int_x86_avx_maskstore_pd,
5339                                  int_x86_avx_maskstore_pd_256,
5340                                  memopv2f64, memopv4f64>;
5341
5342 // Permute Floating-Point Values
5343 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5344                       RegisterClass RC, X86MemOperand x86memop_f,
5345                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5346                       Intrinsic IntVar, Intrinsic IntImm> {
5347   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5348              (ins RC:$src1, RC:$src2),
5349              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5350              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5351   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5352              (ins RC:$src1, x86memop_i:$src2),
5353              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5354              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5355
5356   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5357              (ins RC:$src1, i8imm:$src2),
5358              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5359              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5360   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5361              (ins x86memop_f:$src1, i8imm:$src2),
5362              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5363              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5364 }
5365
5366 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5367                              memopv4f32, memopv4i32,
5368                              int_x86_avx_vpermilvar_ps,
5369                              int_x86_avx_vpermil_ps>;
5370 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5371                              memopv8f32, memopv8i32,
5372                              int_x86_avx_vpermilvar_ps_256,
5373                              int_x86_avx_vpermil_ps_256>;
5374 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5375                              memopv2f64, memopv2i64,
5376                              int_x86_avx_vpermilvar_pd,
5377                              int_x86_avx_vpermil_pd>;
5378 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5379                              memopv4f64, memopv4i64,
5380                              int_x86_avx_vpermilvar_pd_256,
5381                              int_x86_avx_vpermil_pd_256>;
5382
5383 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5384           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5385           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5386           []>, VEX_4V;
5387 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5388           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5389           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5390           []>, VEX_4V;
5391
5392 // Zero All YMM registers
5393 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5394                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5395
5396 // Zero Upper bits of YMM registers
5397 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5398                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5399
5400 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5401           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5402 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5403           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5404 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5405           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5406
5407 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5408                                    (i32 imm)),
5409           (VINSERTF128rr VR256:$src1, VR128:$src2,
5410                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5411 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5412                                    (i32 imm)),
5413           (VINSERTF128rr VR256:$src1, VR128:$src2,
5414                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5415 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5416                                    (i32 imm)),
5417           (VINSERTF128rr VR256:$src1, VR128:$src2,
5418                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5419 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5420                                    (i32 imm)),
5421           (VINSERTF128rr VR256:$src1, VR128:$src2,
5422                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5423
5424 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5425           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5426 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5427           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5428 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5429           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5430
5431 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5432           (v4f32 (VEXTRACTF128rr
5433                     (v8f32 VR256:$src1),
5434                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5435 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5436           (v2f64 (VEXTRACTF128rr
5437                     (v4f64 VR256:$src1),
5438                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5439 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5440           (v4i32 (VEXTRACTF128rr
5441                     (v8i32 VR256:$src1),
5442                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5443 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5444           (v2i64 (VEXTRACTF128rr
5445                     (v4i64 VR256:$src1),
5446                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5447
5448 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5449           (VBROADCASTF128 addr:$src)>;
5450
5451 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5452           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5453 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5454           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5455 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5456           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5457
5458 def : Pat<(int_x86_avx_vperm2f128_ps_256
5459                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5460           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5461 def : Pat<(int_x86_avx_vperm2f128_pd_256
5462                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5463           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5464 def : Pat<(int_x86_avx_vperm2f128_si_256
5465                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5466           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5467
5468 //===----------------------------------------------------------------------===//
5469 // SSE Shuffle pattern fragments
5470 //===----------------------------------------------------------------------===//
5471
5472 // This is part of a "work in progress" refactoring. The idea is that all
5473 // vector shuffles are going to be translated into target specific nodes and
5474 // directly matched by the patterns below (which can be changed along the way)
5475 // The AVX version of some but not all of them are described here, and more
5476 // should come in a near future.
5477
5478 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5479 // SSE2 loads, which are always promoted to v2i64. The last one should match
5480 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5481 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5482 // we investigate further.
5483 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5484                                  (i8 imm:$imm))),
5485           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5486 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5487                                  (i8 imm:$imm))),
5488           (PSHUFDmi addr:$src1, imm:$imm)>;
5489 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5490                                  (i8 imm:$imm))),
5491           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5492
5493 // Shuffle with PSHUFD instruction.
5494 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5495           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5496 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5497           (PSHUFDri VR128:$src1, imm:$imm)>;
5498
5499 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5500           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5501 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5502           (PSHUFDri VR128:$src1, imm:$imm)>;
5503
5504 // Shuffle with SHUFPD instruction.
5505 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5506                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5507           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5508 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5509                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5510           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5511
5512 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5513           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5514 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5515           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5516
5517 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5518           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5519 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5520           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5521
5522 // Shuffle with SHUFPS instruction.
5523 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5524                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5525           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5526 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5527                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5528           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5529
5530 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5531           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5532 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5533           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5534
5535 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5536                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5537           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5538 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5539                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5540           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5541
5542 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5543           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5544 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5545           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5546
5547 // Shuffle with MOVHLPS instruction
5548 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5549           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5550 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5551           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5552
5553 // Shuffle with MOVDDUP instruction
5554 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5555           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5556 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5557           (MOVDDUPrm addr:$src)>;
5558
5559 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5560           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5561 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5562           (MOVDDUPrm addr:$src)>;
5563
5564 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5565           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5566 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5567           (MOVDDUPrm addr:$src)>;
5568
5569 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5570           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5571 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5572           (MOVDDUPrm addr:$src)>;
5573
5574 def : Pat<(X86Movddup (bc_v2f64
5575                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5576           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5577 def : Pat<(X86Movddup (bc_v2f64
5578                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5579           (MOVDDUPrm addr:$src)>;
5580
5581
5582 // Shuffle with UNPCKLPS
5583 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5584           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5585 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
5586           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5587 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5588           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5589
5590 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5591           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5592 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5593           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5594 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5595           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5596
5597 // Shuffle with UNPCKHPS
5598 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5599           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5600 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5601           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5602
5603 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5604           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5605 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5606           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5607
5608 // Shuffle with UNPCKLPD
5609 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5610           (VUNPCKLPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5611 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
5612           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5613 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5614           (UNPCKLPDrm VR128:$src1, addr:$src2)>;
5615
5616 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5617           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5618 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5619           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5620 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5621           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5622
5623 // Shuffle with UNPCKHPD
5624 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5625           (VUNPCKHPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5626 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5627           (UNPCKHPDrm VR128:$src1, addr:$src2)>;
5628
5629 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5630           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5631 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5632           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5633
5634 // Shuffle with PUNPCKLBW
5635 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1,
5636                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5637           (PUNPCKLBWrm VR128:$src1, addr:$src2)>;
5638 def : Pat<(v16i8 (X86Punpcklbw VR128:$src1, VR128:$src2)),
5639           (PUNPCKLBWrr VR128:$src1, VR128:$src2)>;
5640
5641 // Shuffle with PUNPCKLWD
5642 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1,
5643                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5644           (PUNPCKLWDrm VR128:$src1, addr:$src2)>;
5645 def : Pat<(v8i16 (X86Punpcklwd VR128:$src1, VR128:$src2)),
5646           (PUNPCKLWDrr VR128:$src1, VR128:$src2)>;
5647
5648 // Shuffle with PUNPCKLDQ
5649 def : Pat<(v4i32 (X86Punpckldq VR128:$src1,
5650                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5651           (PUNPCKLDQrm VR128:$src1, addr:$src2)>;
5652 def : Pat<(v4i32 (X86Punpckldq VR128:$src1, VR128:$src2)),
5653           (PUNPCKLDQrr VR128:$src1, VR128:$src2)>;
5654
5655 // Shuffle with PUNPCKLQDQ
5656 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, (memopv2i64 addr:$src2))),
5657           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>;
5658 def : Pat<(v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)),
5659           (PUNPCKLQDQrr VR128:$src1, VR128:$src2)>;
5660
5661 // Shuffle with PUNPCKHBW
5662 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1,
5663                                    (bc_v16i8 (memopv2i64 addr:$src2)))),
5664           (PUNPCKHBWrm VR128:$src1, addr:$src2)>;
5665 def : Pat<(v16i8 (X86Punpckhbw VR128:$src1, VR128:$src2)),
5666           (PUNPCKHBWrr VR128:$src1, VR128:$src2)>;
5667
5668 // Shuffle with PUNPCKHWD
5669 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1,
5670                                    (bc_v8i16 (memopv2i64 addr:$src2)))),
5671           (PUNPCKHWDrm VR128:$src1, addr:$src2)>;
5672 def : Pat<(v8i16 (X86Punpckhwd VR128:$src1, VR128:$src2)),
5673           (PUNPCKHWDrr VR128:$src1, VR128:$src2)>;
5674
5675 // Shuffle with PUNPCKHDQ
5676 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1,
5677                                    (bc_v4i32 (memopv2i64 addr:$src2)))),
5678           (PUNPCKHDQrm VR128:$src1, addr:$src2)>;
5679 def : Pat<(v4i32 (X86Punpckhdq VR128:$src1, VR128:$src2)),
5680           (PUNPCKHDQrr VR128:$src1, VR128:$src2)>;
5681
5682 // Shuffle with PUNPCKHQDQ
5683 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, (memopv2i64 addr:$src2))),
5684           (PUNPCKHQDQrm VR128:$src1, addr:$src2)>;
5685 def : Pat<(v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)),
5686           (PUNPCKHQDQrr VR128:$src1, VR128:$src2)>;
5687
5688 // Shuffle with MOVLHPS
5689 def : Pat<(X86Movlhps VR128:$src1,
5690                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5691           (MOVHPSrm VR128:$src1, addr:$src2)>;
5692 def : Pat<(X86Movlhps VR128:$src1,
5693                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5694           (MOVHPSrm VR128:$src1, addr:$src2)>;
5695 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5696           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5697 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5698           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5699 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5700           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5701
5702 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5703 // is during lowering, where it's not possible to recognize the load fold cause
5704 // it has two uses through a bitcast. One use disappears at isel time and the
5705 // fold opportunity reappears.
5706 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5707           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5708
5709 // Shuffle with MOVLHPD
5710 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5711                     (scalar_to_vector (loadf64 addr:$src2)))),
5712           (MOVHPDrm VR128:$src1, addr:$src2)>;
5713
5714 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5715 // is during lowering, where it's not possible to recognize the load fold cause
5716 // it has two uses through a bitcast. One use disappears at isel time and the
5717 // fold opportunity reappears.
5718 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5719                     (scalar_to_vector (loadf64 addr:$src2)))),
5720           (MOVHPDrm VR128:$src1, addr:$src2)>;
5721
5722 // Shuffle with MOVSS
5723 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5724           (MOVSSrr VR128:$src1, FR32:$src2)>;
5725 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5726           (MOVSSrr (v4i32 VR128:$src1),
5727                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5728 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5729           (MOVSSrr (v4f32 VR128:$src1),
5730                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5731 // FIXME: Instead of a X86Movss there should be a X86Movlps here, the problem
5732 // is during lowering, where it's not possible to recognize the load fold cause
5733 // it has two uses through a bitcast. One use disappears at isel time and the
5734 // fold opportunity reappears.
5735 def : Pat<(X86Movss VR128:$src1,
5736                     (bc_v4i32 (v2i64 (load addr:$src2)))),
5737           (MOVLPSrm VR128:$src1, addr:$src2)>;
5738
5739 // Shuffle with MOVSD
5740 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5741           (MOVSDrr VR128:$src1, FR64:$src2)>;
5742 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5743           (MOVSDrr (v2i64 VR128:$src1),
5744                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5745 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5746           (MOVSDrr (v2f64 VR128:$src1),
5747                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5748 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5749           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5750 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5751           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5752
5753 // Shuffle with MOVSHDUP
5754 def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5755           (MOVSHDUPrr VR128:$src)>;
5756 def : Pat<(X86Movshdup (bc_v4i32 (memopv2i64 addr:$src))),
5757           (MOVSHDUPrm addr:$src)>;
5758
5759 def : Pat<(v4f32 (X86Movshdup VR128:$src)),
5760           (MOVSHDUPrr VR128:$src)>;
5761 def : Pat<(X86Movshdup (memopv4f32 addr:$src)),
5762           (MOVSHDUPrm addr:$src)>;
5763
5764 // Shuffle with MOVSLDUP
5765 def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5766           (MOVSLDUPrr VR128:$src)>;
5767 def : Pat<(X86Movsldup (bc_v4i32 (memopv2i64 addr:$src))),
5768           (MOVSLDUPrm addr:$src)>;
5769
5770 def : Pat<(v4f32 (X86Movsldup VR128:$src)),
5771           (MOVSLDUPrr VR128:$src)>;
5772 def : Pat<(X86Movsldup (memopv4f32 addr:$src)),
5773           (MOVSLDUPrm addr:$src)>;
5774
5775 // Shuffle with PSHUFHW
5776 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5777           (PSHUFHWri VR128:$src, imm:$imm)>;
5778 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5779           (PSHUFHWmi addr:$src, imm:$imm)>;
5780
5781 // Shuffle with PSHUFLW
5782 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5783           (PSHUFLWri VR128:$src, imm:$imm)>;
5784 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5785           (PSHUFLWmi addr:$src, imm:$imm)>;
5786
5787 // Shuffle with PALIGN
5788 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5789           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5790 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5791           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5792 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5793           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5794 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5795           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5796
5797 // Shuffle with MOVLPS
5798 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5799           (MOVLPSrm VR128:$src1, addr:$src2)>;
5800 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
5801           (MOVLPSrm VR128:$src1, addr:$src2)>;
5802 def : Pat<(X86Movlps VR128:$src1,
5803                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5804           (MOVLPSrm VR128:$src1, addr:$src2)>;
5805 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
5806 // is during lowering, where it's not possible to recognize the load fold cause
5807 // it has two uses through a bitcast. One use disappears at isel time and the
5808 // fold opportunity reappears.
5809 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
5810           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5811
5812 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
5813           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5814
5815 // Shuffle with MOVLPD
5816 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5817           (MOVLPDrm VR128:$src1, addr:$src2)>;
5818 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
5819           (MOVLPDrm VR128:$src1, addr:$src2)>;
5820 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
5821                             (scalar_to_vector (loadf64 addr:$src2)))),
5822           (MOVLPDrm VR128:$src1, addr:$src2)>;
5823
5824 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
5825 def : Pat<(store (f64 (vector_extract
5826           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5827           (MOVHPSmr addr:$dst, VR128:$src)>;
5828 def : Pat<(store (f64 (vector_extract
5829           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
5830           (MOVHPDmr addr:$dst, VR128:$src)>;
5831
5832 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
5833           (MOVLPSmr addr:$src1, VR128:$src2)>;
5834 def : Pat<(store (v4i32 (X86Movlps
5835                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
5836           (MOVLPSmr addr:$src1, VR128:$src2)>;
5837
5838 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5839           (MOVLPDmr addr:$src1, VR128:$src2)>;
5840 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
5841           (MOVLPDmr addr:$src1, VR128:$src2)>;