lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 //===----------------------------------------------------------------------===//
  73 // SSE Complex Patterns
  74 //===----------------------------------------------------------------------===//
  75
  76 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  77 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  78 // forms.
  79 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  80                                   [SDNPHasChain, SDNPMayLoad]>;
  81 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  82                                   [SDNPHasChain, SDNPMayLoad]>;
  83
  84 def ssmem : Operand<v4f32> {
  85   let PrintMethod = "printf32mem";
  86   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm, i8imm);
  87 }
  88 def sdmem : Operand<v2f64> {
  89   let PrintMethod = "printf64mem";
  90   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm, i8imm);
  91 }
  92
  93 //===----------------------------------------------------------------------===//
  94 // SSE pattern fragments
  95 //===----------------------------------------------------------------------===//
  96
  97 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  98 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  99 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 100 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 101
 102 // Like 'store', but always requires vector alignment.
 103 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 104                            (store node:$val, node:$ptr), [{
 105   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 106 }]>;
 107
 108 // Like 'load', but always requires vector alignment.
 109 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 110   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 111 }]>;
 112
 113 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 114 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 115 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 116 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 117 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 118 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 119
 120 // Like 'load', but uses special alignment checks suitable for use in
 121 // memory operands in most SSE instructions, which are required to
 122 // be naturally aligned on some targets but not on others.
 123 // FIXME: Actually implement support for targets that don't require the
 124 //        alignment. This probably wants a subtarget predicate.
 125 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 126   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 127 }]>;
 128
 129 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 130 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 131 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 132 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 133 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 134 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 135 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 136
 137 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 138 // 16-byte boundary.
 139 // FIXME: 8 byte alignment for mmx reads is not required
 140 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 141   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 142 }]>;
 143
 144 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 145 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 146 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 147 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 148
 149 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 150 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 151 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 152 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 153 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 154 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 155
 156 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 157                            (bitconvert (v2i64 (X86vzmovl
 158                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 159 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 160                            (bitconvert (v4i32 (X86vzmovl
 161                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 162
 163 def vzload_v2i64 : PatFrag<(ops node:$src),
 164                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 165
 166
 167 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 168   return N->isExactlyValue(+0.0);
 169 }]>;
 170
 171 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 172   // Transformation function: imm >> 3
 173   return getI32Imm(N->getZExtValue() >> 3);
 174 }]>;
 175
 176 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 177 // SHUFP* etc. imm.
 178 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 179   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 180 }]>;
 181
 182 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 183 // PSHUFHW imm.
 184 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 185   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 186 }]>;
 187
 188 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 189 // PSHUFLW imm.
 190 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 191   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 192 }]>;
 193
 194 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 195                        (vector_shuffle node:$lhs, node:$rhs), [{
 196   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 197   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 198 }]>;
 199
 200 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 201                       (vector_shuffle node:$lhs, node:$rhs), [{
 202   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 203 }]>;
 204
 205 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 206                       (vector_shuffle node:$lhs, node:$rhs), [{
 207   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 208 }]>;
 209
 210 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 211                             (vector_shuffle node:$lhs, node:$rhs), [{
 212   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 213 }]>;
 214
 215 def movhp : PatFrag<(ops node:$lhs, node:$rhs),
 216                     (vector_shuffle node:$lhs, node:$rhs), [{
 217   return X86::isMOVHPMask(cast<ShuffleVectorSDNode>(N));
 218 }]>;
 219
 220 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 221                     (vector_shuffle node:$lhs, node:$rhs), [{
 222   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 223 }]>;
 224
 225 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 226                    (vector_shuffle node:$lhs, node:$rhs), [{
 227   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 228 }]>;
 229
 230 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 231                        (vector_shuffle node:$lhs, node:$rhs), [{
 232   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 233 }]>;
 234
 235 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 236                        (vector_shuffle node:$lhs, node:$rhs), [{
 237   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 238 }]>;
 239
 240 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 241                      (vector_shuffle node:$lhs, node:$rhs), [{
 242   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 243 }]>;
 244
 245 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 246                      (vector_shuffle node:$lhs, node:$rhs), [{
 247   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 248 }]>;
 249
 250 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 251                            (vector_shuffle node:$lhs, node:$rhs), [{
 252   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 253 }]>;
 254
 255 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 256                            (vector_shuffle node:$lhs, node:$rhs), [{
 257   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 258 }]>;
 259
 260 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 261                      (vector_shuffle node:$lhs, node:$rhs), [{
 262   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 263 }], SHUFFLE_get_shuf_imm>;
 264
 265 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 266                     (vector_shuffle node:$lhs, node:$rhs), [{
 267   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 268 }], SHUFFLE_get_shuf_imm>;
 269
 270 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 271                       (vector_shuffle node:$lhs, node:$rhs), [{
 272   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 273 }], SHUFFLE_get_pshufhw_imm>;
 274
 275 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 276                       (vector_shuffle node:$lhs, node:$rhs), [{
 277   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 278 }], SHUFFLE_get_pshuflw_imm>;
 279
 280 //===----------------------------------------------------------------------===//
 281 // SSE scalar FP Instructions
 282 //===----------------------------------------------------------------------===//
 283
 284 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 285 // scheduler into a branch sequence.
 286 // These are expanded by the scheduler.
 287 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 288   def CMOV_FR32 : I<0, Pseudo,
 289                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 290                     "#CMOV_FR32 PSEUDO!",
 291                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 292                                                   EFLAGS))]>;
 293   def CMOV_FR64 : I<0, Pseudo,
 294                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 295                     "#CMOV_FR64 PSEUDO!",
 296                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 297                                                   EFLAGS))]>;
 298   def CMOV_V4F32 : I<0, Pseudo,
 299                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 300                     "#CMOV_V4F32 PSEUDO!",
 301                     [(set VR128:$dst,
 302                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 303                                           EFLAGS)))]>;
 304   def CMOV_V2F64 : I<0, Pseudo,
 305                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 306                     "#CMOV_V2F64 PSEUDO!",
 307                     [(set VR128:$dst,
 308                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 309                                           EFLAGS)))]>;
 310   def CMOV_V2I64 : I<0, Pseudo,
 311                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 312                     "#CMOV_V2I64 PSEUDO!",
 313                     [(set VR128:$dst,
 314                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 315                                           EFLAGS)))]>;
 316 }
 317
 318 //===----------------------------------------------------------------------===//
 319 // SSE1 Instructions
 320 //===----------------------------------------------------------------------===//
 321
 322 // Move Instructions
 323 let neverHasSideEffects = 1 in
 324 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 325                   "movss\t{$src, $dst|$dst, $src}", []>;
 326 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 327 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 328                   "movss\t{$src, $dst|$dst, $src}",
 329                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 330 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 331                   "movss\t{$src, $dst|$dst, $src}",
 332                   [(store FR32:$src, addr:$dst)]>;
 333
 334 // Conversion instructions
 335 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 336                       "cvttss2si\t{$src, $dst|$dst, $src}",
 337                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 338 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 339                       "cvttss2si\t{$src, $dst|$dst, $src}",
 340                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 341 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 342                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 343                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 344 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 345                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 346                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 347
 348 // Match intrinsics which expect XMM operand(s).
 349 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 350                          "cvtss2si\t{$src, $dst|$dst, $src}",
 351                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 352 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 353                          "cvtss2si\t{$src, $dst|$dst, $src}",
 354                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 355                                            (load addr:$src)))]>;
 356
 357 // Match intrinisics which expect MM and XMM operand(s).
 358 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 359                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 360                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 361 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 362                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 363                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 364                                            (load addr:$src)))]>;
 365 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 366                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 367                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 368 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 369                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 370                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 371                                            (load addr:$src)))]>;
 372 let Constraints = "$src1 = $dst" in {
 373   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 374                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 375                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 376                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 377                                            VR64:$src2))]>;
 378   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 379                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 380                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 381                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 382                                             (load addr:$src2)))]>;
 383 }
 384
 385 // Aliases for intrinsics
 386 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 387                           "cvttss2si\t{$src, $dst|$dst, $src}",
 388                           [(set GR32:$dst,
 389                             (int_x86_sse_cvttss2si VR128:$src))]>;
 390 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 391                           "cvttss2si\t{$src, $dst|$dst, $src}",
 392                           [(set GR32:$dst,
 393                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 394
 395 let Constraints = "$src1 = $dst" in {
 396   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 397                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 398                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 399                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 400                                               GR32:$src2))]>;
 401   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 402                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 403                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 404                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 405                                               (loadi32 addr:$src2)))]>;
 406 }
 407
 408 // Comparison instructions
 409 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 410   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 411                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 412                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 413 let mayLoad = 1 in
 414   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 415                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 416                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 417 }
 418
 419 let Defs = [EFLAGS] in {
 420 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 421                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 422                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 423 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 424                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 425                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 426                     (implicit EFLAGS)]>;
 427 } // Defs = [EFLAGS]
 428
 429 // Aliases to match intrinsics which expect XMM operand(s).
 430 let Constraints = "$src1 = $dst" in {
 431   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 432                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 433                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 434                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 435                                            VR128:$src, imm:$cc))]>;
 436   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 437                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 438                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 439                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 440                                            (load addr:$src), imm:$cc))]>;
 441 }
 442
 443 let Defs = [EFLAGS] in {
 444 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 445                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 446                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 447                         (implicit EFLAGS)]>;
 448 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 449                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 450                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 451                         (implicit EFLAGS)]>;
 452
 453 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 454                       "comiss\t{$src2, $src1|$src1, $src2}",
 455                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 456                        (implicit EFLAGS)]>;
 457 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 458                       "comiss\t{$src2, $src1|$src1, $src2}",
 459                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 460                        (implicit EFLAGS)]>;
 461 } // Defs = [EFLAGS]
 462
 463 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 464 // start with 'Fs'.
 465
 466 // Alias instructions that map fld0 to pxor for sse.
 467 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 468 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 469                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 470                Requires<[HasSSE1]>, TB, OpSize;
 471
 472 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 473 // disregarded.
 474 let neverHasSideEffects = 1 in
 475 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 476                      "movaps\t{$src, $dst|$dst, $src}", []>;
 477
 478 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 479 // disregarded.
 480 let canFoldAsLoad = 1 in
 481 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 482                      "movaps\t{$src, $dst|$dst, $src}",
 483                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 484
 485 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 486 let Constraints = "$src1 = $dst" in {
 487 let isCommutable = 1 in {
 488   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst),
 489                                        (ins FR32:$src1, FR32:$src2),
 490                       "andps\t{$src2, $dst|$dst, $src2}",
 491                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 492   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst),
 493                                        (ins FR32:$src1, FR32:$src2),
 494                       "orps\t{$src2, $dst|$dst, $src2}",
 495                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 496   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst),
 497                                        (ins FR32:$src1, FR32:$src2),
 498                       "xorps\t{$src2, $dst|$dst, $src2}",
 499                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 500 }
 501
 502 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst),
 503                                      (ins FR32:$src1, f128mem:$src2),
 504                     "andps\t{$src2, $dst|$dst, $src2}",
 505                     [(set FR32:$dst, (X86fand FR32:$src1,
 506                                       (memopfsf32 addr:$src2)))]>;
 507 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst),
 508                                      (ins FR32:$src1, f128mem:$src2),
 509                     "orps\t{$src2, $dst|$dst, $src2}",
 510                     [(set FR32:$dst, (X86for FR32:$src1,
 511                                       (memopfsf32 addr:$src2)))]>;
 512 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst),
 513                                      (ins FR32:$src1, f128mem:$src2),
 514                     "xorps\t{$src2, $dst|$dst, $src2}",
 515                     [(set FR32:$dst, (X86fxor FR32:$src1,
 516                                       (memopfsf32 addr:$src2)))]>;
 517
 518 let neverHasSideEffects = 1 in {
 519 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 520                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 521                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 522 let mayLoad = 1 in
 523 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 524                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 525                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 526 }
 527 }
 528
 529 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 530 ///
 531 /// In addition, we also have a special variant of the scalar form here to
 532 /// represent the associated intrinsic operation.  This form is unlike the
 533 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 534 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 535 ///
 536 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 537 /// six "instructions".
 538 ///
 539 let Constraints = "$src1 = $dst" in {
 540 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 541                                   SDNode OpNode, Intrinsic F32Int,
 542                                   bit Commutable = 0> {
 543   // Scalar operation, reg+reg.
 544   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 545                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 546                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 547     let isCommutable = Commutable;
 548   }
 549
 550   // Scalar operation, reg+mem.
 551   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 552                                  (ins FR32:$src1, f32mem:$src2),
 553                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 554                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 555
 556   // Vector operation, reg+reg.
 557   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 558                                  (ins VR128:$src1, VR128:$src2),
 559                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 560                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 561     let isCommutable = Commutable;
 562   }
 563
 564   // Vector operation, reg+mem.
 565   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 566                                  (ins VR128:$src1, f128mem:$src2),
 567                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 568              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 569
 570   // Intrinsic operation, reg+reg.
 571   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 572                                      (ins VR128:$src1, VR128:$src2),
 573                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 574                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]>;
 575
 576   // Intrinsic operation, reg+mem.
 577   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 578                                      (ins VR128:$src1, ssmem:$src2),
 579                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 580                      [(set VR128:$dst, (F32Int VR128:$src1,
 581                                                sse_load_f32:$src2))]>;
 582 }
 583 }
 584
 585 // Arithmetic instructions
 586 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 587 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 588 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 589 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 590
 591 /// sse1_fp_binop_rm - Other SSE1 binops
 592 ///
 593 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 594 /// instructions for a full-vector intrinsic form.  Operations that map
 595 /// onto C operators don't use this form since they just use the plain
 596 /// vector form instead of having a separate vector intrinsic form.
 597 ///
 598 /// This provides a total of eight "instructions".
 599 ///
 600 let Constraints = "$src1 = $dst" in {
 601 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 602                             SDNode OpNode,
 603                             Intrinsic F32Int,
 604                             Intrinsic V4F32Int,
 605                             bit Commutable = 0> {
 606
 607   // Scalar operation, reg+reg.
 608   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 609                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 610                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 611     let isCommutable = Commutable;
 612   }
 613
 614   // Scalar operation, reg+mem.
 615   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 616                                  (ins FR32:$src1, f32mem:$src2),
 617                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 618                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 619
 620   // Vector operation, reg+reg.
 621   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 622                                  (ins VR128:$src1, VR128:$src2),
 623                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 624                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 625     let isCommutable = Commutable;
 626   }
 627
 628   // Vector operation, reg+mem.
 629   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 630                                  (ins VR128:$src1, f128mem:$src2),
 631                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 632              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 633
 634   // Intrinsic operation, reg+reg.
 635   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 636                                      (ins VR128:$src1, VR128:$src2),
 637                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 638                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 639     let isCommutable = Commutable;
 640   }
 641
 642   // Intrinsic operation, reg+mem.
 643   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 644                                      (ins VR128:$src1, ssmem:$src2),
 645                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 646                      [(set VR128:$dst, (F32Int VR128:$src1,
 647                                                sse_load_f32:$src2))]>;
 648
 649   // Vector intrinsic operation, reg+reg.
 650   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 651                                      (ins VR128:$src1, VR128:$src2),
 652                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 653                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 654     let isCommutable = Commutable;
 655   }
 656
 657   // Vector intrinsic operation, reg+mem.
 658   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 659                                      (ins VR128:$src1, f128mem:$src2),
 660                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 661            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 662 }
 663 }
 664
 665 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 666                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 667 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 668                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 669
 670 //===----------------------------------------------------------------------===//
 671 // SSE packed FP Instructions
 672
 673 // Move Instructions
 674 let neverHasSideEffects = 1 in
 675 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 676                    "movaps\t{$src, $dst|$dst, $src}", []>;
 677 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 678 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 679                    "movaps\t{$src, $dst|$dst, $src}",
 680                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 681
 682 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 683                    "movaps\t{$src, $dst|$dst, $src}",
 684                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 685
 686 let neverHasSideEffects = 1 in
 687 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 688                    "movups\t{$src, $dst|$dst, $src}", []>;
 689 let canFoldAsLoad = 1 in
 690 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 691                    "movups\t{$src, $dst|$dst, $src}",
 692                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 693 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 694                    "movups\t{$src, $dst|$dst, $src}",
 695                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 696
 697 // Intrinsic forms of MOVUPS load and store
 698 let canFoldAsLoad = 1 in
 699 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 700                        "movups\t{$src, $dst|$dst, $src}",
 701                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 702 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 703                        "movups\t{$src, $dst|$dst, $src}",
 704                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 705
 706 let Constraints = "$src1 = $dst" in {
 707   let AddedComplexity = 20 in {
 708     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 709                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 710                        "movlps\t{$src2, $dst|$dst, $src2}",
 711        [(set VR128:$dst,
 712          (movlp VR128:$src1,
 713                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 714     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 715                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 716                        "movhps\t{$src2, $dst|$dst, $src2}",
 717        [(set VR128:$dst,
 718          (movhp VR128:$src1,
 719                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 720   } // AddedComplexity
 721 } // Constraints = "$src1 = $dst"
 722
 723
 724 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 725                    "movlps\t{$src, $dst|$dst, $src}",
 726                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 727                                  (iPTR 0))), addr:$dst)]>;
 728
 729 // v2f64 extract element 1 is always custom lowered to unpack high to low
 730 // and extract element 0 so the non-store version isn't too horrible.
 731 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 732                    "movhps\t{$src, $dst|$dst, $src}",
 733                    [(store (f64 (vector_extract
 734                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 735                                          (undef)), (iPTR 0))), addr:$dst)]>;
 736
 737 let Constraints = "$src1 = $dst" in {
 738 let AddedComplexity = 20 in {
 739 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 740                     "movlhps\t{$src2, $dst|$dst, $src2}",
 741                     [(set VR128:$dst,
 742                       (v4f32 (movhp VR128:$src1, VR128:$src2)))]>;
 743
 744 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 745                     "movhlps\t{$src2, $dst|$dst, $src2}",
 746                     [(set VR128:$dst,
 747                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 748 } // AddedComplexity
 749 } // Constraints = "$src1 = $dst"
 750
 751 let AddedComplexity = 20 in
 752 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 753           (MOVLHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
 754
 755
 756
 757
 758 // Arithmetic
 759
 760 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 761 ///
 762 /// In addition, we also have a special variant of the scalar form here to
 763 /// represent the associated intrinsic operation.  This form is unlike the
 764 /// plain scalar form, in that it takes an entire vector (instead of a
 765 /// scalar) and leaves the top elements undefined.
 766 ///
 767 /// And, we have a special variant form for a full-vector intrinsic form.
 768 ///
 769 /// These four forms can each have a reg or a mem operand, so there are a
 770 /// total of eight "instructions".
 771 ///
 772 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 773                            SDNode OpNode,
 774                            Intrinsic F32Int,
 775                            Intrinsic V4F32Int,
 776                            bit Commutable = 0> {
 777   // Scalar operation, reg.
 778   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 779                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 780                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 781     let isCommutable = Commutable;
 782   }
 783
 784   // Scalar operation, mem.
 785   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 786                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 787                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 788
 789   // Vector operation, reg.
 790   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 791               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 792               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 793     let isCommutable = Commutable;
 794   }
 795
 796   // Vector operation, mem.
 797   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 798                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 799                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 800
 801   // Intrinsic operation, reg.
 802   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 803                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 804                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 805     let isCommutable = Commutable;
 806   }
 807
 808   // Intrinsic operation, mem.
 809   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 810                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 811                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 812
 813   // Vector intrinsic operation, reg
 814   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 815                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 816                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 817     let isCommutable = Commutable;
 818   }
 819
 820   // Vector intrinsic operation, mem
 821   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 822                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 823                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 824 }
 825
 826 // Square root.
 827 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 828                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 829
 830 // Reciprocal approximations. Note that these typically require refinement
 831 // in order to obtain suitable precision.
 832 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 833                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 834 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 835                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 836
 837 // Logical
 838 let Constraints = "$src1 = $dst" in {
 839   let isCommutable = 1 in {
 840     def ANDPSrr : PSI<0x54, MRMSrcReg,
 841                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 842                       "andps\t{$src2, $dst|$dst, $src2}",
 843                       [(set VR128:$dst, (v2i64
 844                                          (and VR128:$src1, VR128:$src2)))]>;
 845     def ORPSrr  : PSI<0x56, MRMSrcReg,
 846                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 847                       "orps\t{$src2, $dst|$dst, $src2}",
 848                       [(set VR128:$dst, (v2i64
 849                                          (or VR128:$src1, VR128:$src2)))]>;
 850     def XORPSrr : PSI<0x57, MRMSrcReg,
 851                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 852                       "xorps\t{$src2, $dst|$dst, $src2}",
 853                       [(set VR128:$dst, (v2i64
 854                                          (xor VR128:$src1, VR128:$src2)))]>;
 855   }
 856
 857   def ANDPSrm : PSI<0x54, MRMSrcMem,
 858                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 859                     "andps\t{$src2, $dst|$dst, $src2}",
 860                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 861                                        (memopv2i64 addr:$src2)))]>;
 862   def ORPSrm  : PSI<0x56, MRMSrcMem,
 863                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 864                     "orps\t{$src2, $dst|$dst, $src2}",
 865                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 866                                        (memopv2i64 addr:$src2)))]>;
 867   def XORPSrm : PSI<0x57, MRMSrcMem,
 868                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 869                     "xorps\t{$src2, $dst|$dst, $src2}",
 870                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 871                                        (memopv2i64 addr:$src2)))]>;
 872   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 873                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 874                      "andnps\t{$src2, $dst|$dst, $src2}",
 875                      [(set VR128:$dst,
 876                        (v2i64 (and (xor VR128:$src1,
 877                                     (bc_v2i64 (v4i32 immAllOnesV))),
 878                                VR128:$src2)))]>;
 879   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 880                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 881                      "andnps\t{$src2, $dst|$dst, $src2}",
 882                      [(set VR128:$dst,
 883                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 884                                     (bc_v2i64 (v4i32 immAllOnesV))),
 885                                (memopv2i64 addr:$src2))))]>;
 886 }
 887
 888 let Constraints = "$src1 = $dst" in {
 889   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 890                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 891                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 892                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 893                                                         VR128:$src, imm:$cc))]>;
 894   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 895                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 896                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 897                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 898                                             (memop addr:$src), imm:$cc))]>;
 899 }
 900 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
 901           (CMPPSrri VR128:$src1, VR128:$src2, imm:$cc)>;
 902 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
 903           (CMPPSrmi VR128:$src1, addr:$src2, imm:$cc)>;
 904
 905 // Shuffle and unpack instructions
 906 let Constraints = "$src1 = $dst" in {
 907   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 908     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 909                           (outs VR128:$dst), (ins VR128:$src1,
 910                            VR128:$src2, i8imm:$src3),
 911                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 912                           [(set VR128:$dst,
 913                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
 914   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 915                         (outs VR128:$dst), (ins VR128:$src1,
 916                          f128mem:$src2, i8imm:$src3),
 917                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 918                         [(set VR128:$dst,
 919                           (v4f32 (shufp:$src3
 920                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
 921
 922   let AddedComplexity = 10 in {
 923     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 924                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 925                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 926                          [(set VR128:$dst,
 927                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
 928     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 929                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 930                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 931                          [(set VR128:$dst,
 932                            (v4f32 (unpckh VR128:$src1,
 933                                           (memopv4f32 addr:$src2))))]>;
 934
 935     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 936                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 937                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 938                          [(set VR128:$dst,
 939                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
 940     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 941                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 942                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 943                          [(set VR128:$dst,
 944                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
 945   } // AddedComplexity
 946 } // Constraints = "$src1 = $dst"
 947
 948 // Mask creation
 949 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 950                      "movmskps\t{$src, $dst|$dst, $src}",
 951                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 952 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 953                      "movmskpd\t{$src, $dst|$dst, $src}",
 954                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 955
 956 // Prefetch intrinsic.
 957 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 958     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 959 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 960     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 961 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 962     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 963 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 964     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 965
 966 // Non-temporal stores
 967 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 968                     "movntps\t{$src, $dst|$dst, $src}",
 969                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 970
 971 // Load, store, and memory fence
 972 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 973
 974 // MXCSR register
 975 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 976                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 977 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 978                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 979
 980 // Alias instructions that map zero vector to pxor / xorp* for sse.
 981 // We set canFoldAsLoad because this can be converted to a constant-pool
 982 // load of an all-zeros value if folding it would be beneficial.
 983 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1 in
 984 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 985                  "xorps\t$dst, $dst",
 986                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 987
 988 let Predicates = [HasSSE1] in {
 989   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 990   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 991   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 992   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 993   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 994 }
 995
 996 // FR32 to 128-bit vector conversion.
 997 let isAsCheapAsAMove = 1 in
 998 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
 999                       "movss\t{$src, $dst|$dst, $src}",
1000                       [(set VR128:$dst,
1001                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1002 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1003                      "movss\t{$src, $dst|$dst, $src}",
1004                      [(set VR128:$dst,
1005                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1006
1007 // FIXME: may not be able to eliminate this movss with coalescing the src and
1008 // dest register classes are different. We really want to write this pattern
1009 // like this:
1010 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1011 //           (f32 FR32:$src)>;
1012 let isAsCheapAsAMove = 1 in
1013 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
1014                      "movss\t{$src, $dst|$dst, $src}",
1015                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1016                                        (iPTR 0)))]>;
1017 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
1018                      "movss\t{$src, $dst|$dst, $src}",
1019                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1020                                    (iPTR 0))), addr:$dst)]>;
1021
1022
1023 // Move to lower bits of a VR128, leaving upper bits alone.
1024 // Three operand (but two address) aliases.
1025 let Constraints = "$src1 = $dst" in {
1026 let neverHasSideEffects = 1 in
1027   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1028                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1029                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1030
1031   let AddedComplexity = 15 in
1032     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1033                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1034                        "movss\t{$src2, $dst|$dst, $src2}",
1035                        [(set VR128:$dst,
1036                          (v4f32 (movl VR128:$src1, VR128:$src2)))]>;
1037 }
1038
1039 // Move to lower bits of a VR128 and zeroing upper bits.
1040 // Loading from memory automatically zeroing upper bits.
1041 let AddedComplexity = 20 in
1042 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1043                       "movss\t{$src, $dst|$dst, $src}",
1044                    [(set VR128:$dst, (v4f32 (X86vzmovl (v4f32 (scalar_to_vector
1045                                                       (loadf32 addr:$src))))))]>;
1046
1047 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
1048           (MOVZSS2PSrm addr:$src)>;
1049
1050 //===----------------------------------------------------------------------===//
1051 // SSE2 Instructions
1052 //===----------------------------------------------------------------------===//
1053
1054 // Move Instructions
1055 let neverHasSideEffects = 1 in
1056 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1057                   "movsd\t{$src, $dst|$dst, $src}", []>;
1058 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1059 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1060                   "movsd\t{$src, $dst|$dst, $src}",
1061                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1062 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1063                   "movsd\t{$src, $dst|$dst, $src}",
1064                   [(store FR64:$src, addr:$dst)]>;
1065
1066 // Conversion instructions
1067 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1068                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1069                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1070 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1071                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1072                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1073 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1074                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1075                       [(set FR32:$dst, (fround FR64:$src))]>;
1076 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1077                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1078                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1079 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1080                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1081                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1082 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1083                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1084                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1085
1086 // SSE2 instructions with XS prefix
1087 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1088                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1089                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1090                  Requires<[HasSSE2]>;
1091 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1092                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1093                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1094                  Requires<[HasSSE2]>;
1095
1096 // Match intrinsics which expect XMM operand(s).
1097 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1098                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1099                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1100 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1101                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1102                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1103                                            (load addr:$src)))]>;
1104
1105 // Match intrinisics which expect MM and XMM operand(s).
1106 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1107                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1108                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1109 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1110                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1111                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1112                                            (memop addr:$src)))]>;
1113 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1114                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1115                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1116 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1117                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1118                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1119                                            (memop addr:$src)))]>;
1120 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1121                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1122                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1123 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1124                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1125                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1126                                             (load addr:$src)))]>;
1127
1128 // Aliases for intrinsics
1129 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1130                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1131                           [(set GR32:$dst,
1132                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1133 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1134                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1135                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1136                                             (load addr:$src)))]>;
1137
1138 // Comparison instructions
1139 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1140   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1141                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1142                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1143 let mayLoad = 1 in
1144   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1145                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1146                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1147 }
1148
1149 let Defs = [EFLAGS] in {
1150 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1151                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1152                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1153 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1154                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1155                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1156                     (implicit EFLAGS)]>;
1157 } // Defs = [EFLAGS]
1158
1159 // Aliases to match intrinsics which expect XMM operand(s).
1160 let Constraints = "$src1 = $dst" in {
1161   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1162                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1163                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1164                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1165                                            VR128:$src, imm:$cc))]>;
1166   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1167                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1168                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1169                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1170                                            (load addr:$src), imm:$cc))]>;
1171 }
1172
1173 let Defs = [EFLAGS] in {
1174 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1175                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1176                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1177                         (implicit EFLAGS)]>;
1178 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1179                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1180                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1181                         (implicit EFLAGS)]>;
1182
1183 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1184                       "comisd\t{$src2, $src1|$src1, $src2}",
1185                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1186                        (implicit EFLAGS)]>;
1187 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1188                       "comisd\t{$src2, $src1|$src1, $src2}",
1189                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1190                        (implicit EFLAGS)]>;
1191 } // Defs = [EFLAGS]
1192
1193 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1194 // start with 'Fs'.
1195
1196 // Alias instructions that map fld0 to pxor for sse.
1197 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1198 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1199                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1200                Requires<[HasSSE2]>, TB, OpSize;
1201
1202 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1203 // disregarded.
1204 let neverHasSideEffects = 1 in
1205 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1206                      "movapd\t{$src, $dst|$dst, $src}", []>;
1207
1208 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1209 // disregarded.
1210 let canFoldAsLoad = 1 in
1211 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1212                      "movapd\t{$src, $dst|$dst, $src}",
1213                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1214
1215 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1216 let Constraints = "$src1 = $dst" in {
1217 let isCommutable = 1 in {
1218   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1219                                        (ins FR64:$src1, FR64:$src2),
1220                       "andpd\t{$src2, $dst|$dst, $src2}",
1221                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1222   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1223                                        (ins FR64:$src1, FR64:$src2),
1224                       "orpd\t{$src2, $dst|$dst, $src2}",
1225                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1226   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1227                                        (ins FR64:$src1, FR64:$src2),
1228                       "xorpd\t{$src2, $dst|$dst, $src2}",
1229                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1230 }
1231
1232 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1233                                      (ins FR64:$src1, f128mem:$src2),
1234                     "andpd\t{$src2, $dst|$dst, $src2}",
1235                     [(set FR64:$dst, (X86fand FR64:$src1,
1236                                       (memopfsf64 addr:$src2)))]>;
1237 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1238                                      (ins FR64:$src1, f128mem:$src2),
1239                     "orpd\t{$src2, $dst|$dst, $src2}",
1240                     [(set FR64:$dst, (X86for FR64:$src1,
1241                                       (memopfsf64 addr:$src2)))]>;
1242 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1243                                      (ins FR64:$src1, f128mem:$src2),
1244                     "xorpd\t{$src2, $dst|$dst, $src2}",
1245                     [(set FR64:$dst, (X86fxor FR64:$src1,
1246                                       (memopfsf64 addr:$src2)))]>;
1247
1248 let neverHasSideEffects = 1 in {
1249 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1250                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1251                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1252 let mayLoad = 1 in
1253 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1254                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1255                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1256 }
1257 }
1258
1259 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1260 ///
1261 /// In addition, we also have a special variant of the scalar form here to
1262 /// represent the associated intrinsic operation.  This form is unlike the
1263 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1264 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1265 ///
1266 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1267 /// six "instructions".
1268 ///
1269 let Constraints = "$src1 = $dst" in {
1270 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1271                                   SDNode OpNode, Intrinsic F64Int,
1272                                   bit Commutable = 0> {
1273   // Scalar operation, reg+reg.
1274   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1275                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1276                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1277     let isCommutable = Commutable;
1278   }
1279
1280   // Scalar operation, reg+mem.
1281   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1282                                  (ins FR64:$src1, f64mem:$src2),
1283                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1284                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1285
1286   // Vector operation, reg+reg.
1287   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1288                                  (ins VR128:$src1, VR128:$src2),
1289                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1290                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1291     let isCommutable = Commutable;
1292   }
1293
1294   // Vector operation, reg+mem.
1295   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1296                                  (ins VR128:$src1, f128mem:$src2),
1297                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1298              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1299
1300   // Intrinsic operation, reg+reg.
1301   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1302                                      (ins VR128:$src1, VR128:$src2),
1303                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1304                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]>;
1305
1306   // Intrinsic operation, reg+mem.
1307   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1308                                      (ins VR128:$src1, sdmem:$src2),
1309                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1310                      [(set VR128:$dst, (F64Int VR128:$src1,
1311                                                sse_load_f64:$src2))]>;
1312 }
1313 }
1314
1315 // Arithmetic instructions
1316 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1317 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1318 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1319 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1320
1321 /// sse2_fp_binop_rm - Other SSE2 binops
1322 ///
1323 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1324 /// instructions for a full-vector intrinsic form.  Operations that map
1325 /// onto C operators don't use this form since they just use the plain
1326 /// vector form instead of having a separate vector intrinsic form.
1327 ///
1328 /// This provides a total of eight "instructions".
1329 ///
1330 let Constraints = "$src1 = $dst" in {
1331 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1332                             SDNode OpNode,
1333                             Intrinsic F64Int,
1334                             Intrinsic V2F64Int,
1335                             bit Commutable = 0> {
1336
1337   // Scalar operation, reg+reg.
1338   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1339                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1340                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1341     let isCommutable = Commutable;
1342   }
1343
1344   // Scalar operation, reg+mem.
1345   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1346                                  (ins FR64:$src1, f64mem:$src2),
1347                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1348                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1349
1350   // Vector operation, reg+reg.
1351   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1352                                  (ins VR128:$src1, VR128:$src2),
1353                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1354                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1355     let isCommutable = Commutable;
1356   }
1357
1358   // Vector operation, reg+mem.
1359   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1360                                  (ins VR128:$src1, f128mem:$src2),
1361                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1362              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1363
1364   // Intrinsic operation, reg+reg.
1365   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1366                                      (ins VR128:$src1, VR128:$src2),
1367                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1368                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1369     let isCommutable = Commutable;
1370   }
1371
1372   // Intrinsic operation, reg+mem.
1373   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1374                                      (ins VR128:$src1, sdmem:$src2),
1375                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1376                      [(set VR128:$dst, (F64Int VR128:$src1,
1377                                                sse_load_f64:$src2))]>;
1378
1379   // Vector intrinsic operation, reg+reg.
1380   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1381                                      (ins VR128:$src1, VR128:$src2),
1382                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1383                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1384     let isCommutable = Commutable;
1385   }
1386
1387   // Vector intrinsic operation, reg+mem.
1388   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1389                                      (ins VR128:$src1, f128mem:$src2),
1390                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1391                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1392                                                  (memopv2f64 addr:$src2)))]>;
1393 }
1394 }
1395
1396 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1397                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1398 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1399                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1400
1401 //===----------------------------------------------------------------------===//
1402 // SSE packed FP Instructions
1403
1404 // Move Instructions
1405 let neverHasSideEffects = 1 in
1406 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1407                    "movapd\t{$src, $dst|$dst, $src}", []>;
1408 let canFoldAsLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1409 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1410                    "movapd\t{$src, $dst|$dst, $src}",
1411                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1412
1413 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1414                    "movapd\t{$src, $dst|$dst, $src}",
1415                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1416
1417 let neverHasSideEffects = 1 in
1418 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1419                    "movupd\t{$src, $dst|$dst, $src}", []>;
1420 let canFoldAsLoad = 1 in
1421 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1422                    "movupd\t{$src, $dst|$dst, $src}",
1423                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1424 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1425                    "movupd\t{$src, $dst|$dst, $src}",
1426                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1427
1428 // Intrinsic forms of MOVUPD load and store
1429 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1430                        "movupd\t{$src, $dst|$dst, $src}",
1431                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1432 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1433                        "movupd\t{$src, $dst|$dst, $src}",
1434                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1435
1436 let Constraints = "$src1 = $dst" in {
1437   let AddedComplexity = 20 in {
1438     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1439                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1440                        "movlpd\t{$src2, $dst|$dst, $src2}",
1441                        [(set VR128:$dst,
1442                          (v2f64 (movlp VR128:$src1,
1443                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1444     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1445                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1446                        "movhpd\t{$src2, $dst|$dst, $src2}",
1447                        [(set VR128:$dst,
1448                          (v2f64 (movhp VR128:$src1,
1449                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1450   } // AddedComplexity
1451 } // Constraints = "$src1 = $dst"
1452
1453 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1454                    "movlpd\t{$src, $dst|$dst, $src}",
1455                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1456                                  (iPTR 0))), addr:$dst)]>;
1457
1458 // v2f64 extract element 1 is always custom lowered to unpack high to low
1459 // and extract element 0 so the non-store version isn't too horrible.
1460 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1461                    "movhpd\t{$src, $dst|$dst, $src}",
1462                    [(store (f64 (vector_extract
1463                                  (v2f64 (unpckh VR128:$src, (undef))),
1464                                  (iPTR 0))), addr:$dst)]>;
1465
1466 // SSE2 instructions without OpSize prefix
1467 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1468                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1469                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1470                      TB, Requires<[HasSSE2]>;
1471 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1472                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1473                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1474                                         (bitconvert (memopv2i64 addr:$src))))]>,
1475                      TB, Requires<[HasSSE2]>;
1476
1477 // SSE2 instructions with XS prefix
1478 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1479                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1480                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1481                      XS, Requires<[HasSSE2]>;
1482 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1483                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1484                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1485                                         (bitconvert (memopv2i64 addr:$src))))]>,
1486                      XS, Requires<[HasSSE2]>;
1487
1488 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1489                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1490                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1491 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1492                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1493                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1494                                             (memop addr:$src)))]>;
1495 // SSE2 packed instructions with XS prefix
1496 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1497                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1498                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1499                       XS, Requires<[HasSSE2]>;
1500 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1501                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1502                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1503                                            (memop addr:$src)))]>,
1504                       XS, Requires<[HasSSE2]>;
1505
1506 // SSE2 packed instructions with XD prefix
1507 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1508                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1509                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1510                      XD, Requires<[HasSSE2]>;
1511 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1512                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1513                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1514                                           (memop addr:$src)))]>,
1515                      XD, Requires<[HasSSE2]>;
1516
1517 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1518                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1519                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1520 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1521                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1522                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1523                                              (memop addr:$src)))]>;
1524
1525 // SSE2 instructions without OpSize prefix
1526 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1527                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1528                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1529                      TB, Requires<[HasSSE2]>;
1530 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1531                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1532                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1533                                           (load addr:$src)))]>,
1534                      TB, Requires<[HasSSE2]>;
1535
1536 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1537                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1538                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1539 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1540                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1541                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1542                                             (memop addr:$src)))]>;
1543
1544 // Match intrinsics which expect XMM operand(s).
1545 // Aliases for intrinsics
1546 let Constraints = "$src1 = $dst" in {
1547 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1548                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1549                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1550                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1551                                            GR32:$src2))]>;
1552 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1553                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1554                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1555                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1556                                            (loadi32 addr:$src2)))]>;
1557 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1558                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1559                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1560                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1561                                       VR128:$src2))]>;
1562 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1563                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1564                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1565                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1566                                       (load addr:$src2)))]>;
1567 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1568                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1569                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1570                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1571                                        VR128:$src2))]>, XS,
1572                     Requires<[HasSSE2]>;
1573 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1574                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1575                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1576                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1577                                        (load addr:$src2)))]>, XS,
1578                     Requires<[HasSSE2]>;
1579 }
1580
1581 // Arithmetic
1582
1583 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1584 ///
1585 /// In addition, we also have a special variant of the scalar form here to
1586 /// represent the associated intrinsic operation.  This form is unlike the
1587 /// plain scalar form, in that it takes an entire vector (instead of a
1588 /// scalar) and leaves the top elements undefined.
1589 ///
1590 /// And, we have a special variant form for a full-vector intrinsic form.
1591 ///
1592 /// These four forms can each have a reg or a mem operand, so there are a
1593 /// total of eight "instructions".
1594 ///
1595 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1596                            SDNode OpNode,
1597                            Intrinsic F64Int,
1598                            Intrinsic V2F64Int,
1599                            bit Commutable = 0> {
1600   // Scalar operation, reg.
1601   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1602                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1603                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1604     let isCommutable = Commutable;
1605   }
1606
1607   // Scalar operation, mem.
1608   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1609                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1610                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1611
1612   // Vector operation, reg.
1613   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1614               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1615               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1616     let isCommutable = Commutable;
1617   }
1618
1619   // Vector operation, mem.
1620   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1621                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1622                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1623
1624   // Intrinsic operation, reg.
1625   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1626                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1627                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1628     let isCommutable = Commutable;
1629   }
1630
1631   // Intrinsic operation, mem.
1632   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1633                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1634                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1635
1636   // Vector intrinsic operation, reg
1637   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1638                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1639                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1640     let isCommutable = Commutable;
1641   }
1642
1643   // Vector intrinsic operation, mem
1644   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1645                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1646                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1647 }
1648
1649 // Square root.
1650 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1651                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1652
1653 // There is no f64 version of the reciprocal approximation instructions.
1654
1655 // Logical
1656 let Constraints = "$src1 = $dst" in {
1657   let isCommutable = 1 in {
1658     def ANDPDrr : PDI<0x54, MRMSrcReg,
1659                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1660                       "andpd\t{$src2, $dst|$dst, $src2}",
1661                       [(set VR128:$dst,
1662                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1663                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1664     def ORPDrr  : PDI<0x56, MRMSrcReg,
1665                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1666                       "orpd\t{$src2, $dst|$dst, $src2}",
1667                       [(set VR128:$dst,
1668                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1669                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1670     def XORPDrr : PDI<0x57, MRMSrcReg,
1671                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1672                       "xorpd\t{$src2, $dst|$dst, $src2}",
1673                       [(set VR128:$dst,
1674                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1675                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1676   }
1677
1678   def ANDPDrm : PDI<0x54, MRMSrcMem,
1679                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1680                     "andpd\t{$src2, $dst|$dst, $src2}",
1681                     [(set VR128:$dst,
1682                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1683                        (memopv2i64 addr:$src2)))]>;
1684   def ORPDrm  : PDI<0x56, MRMSrcMem,
1685                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1686                     "orpd\t{$src2, $dst|$dst, $src2}",
1687                     [(set VR128:$dst,
1688                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1689                        (memopv2i64 addr:$src2)))]>;
1690   def XORPDrm : PDI<0x57, MRMSrcMem,
1691                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1692                     "xorpd\t{$src2, $dst|$dst, $src2}",
1693                     [(set VR128:$dst,
1694                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1695                        (memopv2i64 addr:$src2)))]>;
1696   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1697                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1698                      "andnpd\t{$src2, $dst|$dst, $src2}",
1699                      [(set VR128:$dst,
1700                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1701                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1702   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1703                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1704                      "andnpd\t{$src2, $dst|$dst, $src2}",
1705                      [(set VR128:$dst,
1706                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1707                         (memopv2i64 addr:$src2)))]>;
1708 }
1709
1710 let Constraints = "$src1 = $dst" in {
1711   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1712                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1713                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1714                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1715                                                         VR128:$src, imm:$cc))]>;
1716   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1717                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1718                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1719                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1720                                                  (memop addr:$src), imm:$cc))]>;
1721 }
1722 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1723           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1724 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1725           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1726
1727 // Shuffle and unpack instructions
1728 let Constraints = "$src1 = $dst" in {
1729   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1730                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1731                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1732                  [(set VR128:$dst,
1733                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1734   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1735                         (outs VR128:$dst), (ins VR128:$src1,
1736                          f128mem:$src2, i8imm:$src3),
1737                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1738                         [(set VR128:$dst,
1739                           (v2f64 (shufp:$src3
1740                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1741
1742   let AddedComplexity = 10 in {
1743     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1744                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1745                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1746                          [(set VR128:$dst,
1747                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1748     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1749                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1750                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1751                          [(set VR128:$dst,
1752                            (v2f64 (unpckh VR128:$src1,
1753                                           (memopv2f64 addr:$src2))))]>;
1754
1755     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1756                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1757                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1758                          [(set VR128:$dst,
1759                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1760     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1761                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1762                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1763                          [(set VR128:$dst,
1764                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1765   } // AddedComplexity
1766 } // Constraints = "$src1 = $dst"
1767
1768
1769 //===----------------------------------------------------------------------===//
1770 // SSE integer instructions
1771
1772 // Move Instructions
1773 let neverHasSideEffects = 1 in
1774 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1775                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1776 let canFoldAsLoad = 1, mayLoad = 1 in
1777 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1778                    "movdqa\t{$src, $dst|$dst, $src}",
1779                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1780 let mayStore = 1 in
1781 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1782                    "movdqa\t{$src, $dst|$dst, $src}",
1783                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1784 let canFoldAsLoad = 1, mayLoad = 1 in
1785 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1786                    "movdqu\t{$src, $dst|$dst, $src}",
1787                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1788                  XS, Requires<[HasSSE2]>;
1789 let mayStore = 1 in
1790 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1791                    "movdqu\t{$src, $dst|$dst, $src}",
1792                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1793                  XS, Requires<[HasSSE2]>;
1794
1795 // Intrinsic forms of MOVDQU load and store
1796 let canFoldAsLoad = 1 in
1797 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1798                        "movdqu\t{$src, $dst|$dst, $src}",
1799                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1800                  XS, Requires<[HasSSE2]>;
1801 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1802                        "movdqu\t{$src, $dst|$dst, $src}",
1803                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1804                      XS, Requires<[HasSSE2]>;
1805
1806 let Constraints = "$src1 = $dst" in {
1807
1808 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1809                             bit Commutable = 0> {
1810   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1811                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1812                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1813     let isCommutable = Commutable;
1814   }
1815   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1816                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1817                [(set VR128:$dst, (IntId VR128:$src1,
1818                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1819 }
1820
1821 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1822                              string OpcodeStr,
1823                              Intrinsic IntId, Intrinsic IntId2> {
1824   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1825                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1826                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1827   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1828                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1829                [(set VR128:$dst, (IntId VR128:$src1,
1830                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1831   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1832                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1833                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1834 }
1835
1836 /// PDI_binop_rm - Simple SSE2 binary operator.
1837 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1838                         ValueType OpVT, bit Commutable = 0> {
1839   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1840                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1841                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1842     let isCommutable = Commutable;
1843   }
1844   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1845                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1846                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1847                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1848 }
1849
1850 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1851 ///
1852 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1853 /// to collapse (bitconvert VT to VT) into its operand.
1854 ///
1855 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1856                               bit Commutable = 0> {
1857   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1858                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1859                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1860     let isCommutable = Commutable;
1861   }
1862   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1863                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1864                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1865 }
1866
1867 } // Constraints = "$src1 = $dst"
1868
1869 // 128-bit Integer Arithmetic
1870
1871 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1872 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1873 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1874 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1875
1876 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1877 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1878 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1879 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1880
1881 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1882 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1883 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1884 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1885
1886 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1887 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1888 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1889 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1890
1891 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1892
1893 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1894 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1895 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1896
1897 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1898
1899 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1900 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1901
1902
1903 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1904 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1905 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1906 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1907 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1908
1909
1910 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1911                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1912 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1913                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1914 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1915                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1916
1917 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1918                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1919 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1920                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1921 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
1922                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
1923
1924 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
1925                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
1926 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
1927                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
1928
1929 // 128-bit logical shifts.
1930 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1931   def PSLLDQri : PDIi8<0x73, MRM7r,
1932                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1933                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1934   def PSRLDQri : PDIi8<0x73, MRM3r,
1935                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1936                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1937   // PSRADQri doesn't exist in SSE[1-3].
1938 }
1939
1940 let Predicates = [HasSSE2] in {
1941   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1942             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1943   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1944             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1945   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
1946             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
1947   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
1948             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
1949   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1950             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1951
1952   // Shift up / down and insert zero's.
1953   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
1954             (v2i64 (PSLLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1955   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
1956             (v2i64 (PSRLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1957 }
1958
1959 // Logical
1960 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1961 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1962 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1963
1964 let Constraints = "$src1 = $dst" in {
1965   def PANDNrr : PDI<0xDF, MRMSrcReg,
1966                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1967                     "pandn\t{$src2, $dst|$dst, $src2}",
1968                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1969                                               VR128:$src2)))]>;
1970
1971   def PANDNrm : PDI<0xDF, MRMSrcMem,
1972                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1973                     "pandn\t{$src2, $dst|$dst, $src2}",
1974                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1975                                               (memopv2i64 addr:$src2))))]>;
1976 }
1977
1978 // SSE2 Integer comparison
1979 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1980 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1981 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1982 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1983 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1984 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1985
1986 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
1987           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
1988 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
1989           (PCMPEQBrm VR128:$src1, addr:$src2)>;
1990 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
1991           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
1992 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
1993           (PCMPEQWrm VR128:$src1, addr:$src2)>;
1994 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
1995           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
1996 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
1997           (PCMPEQDrm VR128:$src1, addr:$src2)>;
1998
1999 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2000           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2001 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2002           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2003 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2004           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2005 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2006           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2007 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2008           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2009 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2010           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2011
2012
2013 // Pack instructions
2014 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2015 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2016 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2017
2018 // Shuffle and unpack instructions
2019 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2020                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2021                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2022                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2023                                                VR128:$src1, (undef))))]>;
2024 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2025                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2026                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2027                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2028                                                (bc_v4i32(memopv2i64 addr:$src1)),
2029                                                (undef))))]>;
2030
2031 // SSE2 with ImmT == Imm8 and XS prefix.
2032 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2033                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2034                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2035                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2036                                                             (undef))))]>,
2037                 XS, Requires<[HasSSE2]>;
2038 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2039                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2040                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2041                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2042                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2043                                              (undef))))]>,
2044                 XS, Requires<[HasSSE2]>;
2045
2046 // SSE2 with ImmT == Imm8 and XD prefix.
2047 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2048                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2049                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2050                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2051                                                             (undef))))]>,
2052                 XD, Requires<[HasSSE2]>;
2053 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2054                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2055                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2056                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2057                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2058                                              (undef))))]>,
2059                 XD, Requires<[HasSSE2]>;
2060
2061
2062 let Constraints = "$src1 = $dst" in {
2063   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2064                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2065                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2066                         [(set VR128:$dst,
2067                           (v16i8 (unpckl VR128:$src1, VR128:$src2)))]>;
2068   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2069                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2070                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2071                         [(set VR128:$dst,
2072                           (unpckl VR128:$src1,
2073                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2074   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2075                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2076                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2077                         [(set VR128:$dst,
2078                           (v8i16 (unpckl VR128:$src1, VR128:$src2)))]>;
2079   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2080                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2081                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2082                         [(set VR128:$dst,
2083                           (unpckl VR128:$src1,
2084                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2085   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2086                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2087                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2088                         [(set VR128:$dst,
2089                           (v4i32 (unpckl VR128:$src1, VR128:$src2)))]>;
2090   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2091                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2092                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2093                         [(set VR128:$dst,
2094                           (unpckl VR128:$src1,
2095                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2096   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2097                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2098                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2099                         [(set VR128:$dst,
2100                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2101   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2102                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2103                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2104                         [(set VR128:$dst,
2105                           (v2i64 (unpckl VR128:$src1,
2106                                          (memopv2i64 addr:$src2))))]>;
2107
2108   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2109                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2110                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2111                         [(set VR128:$dst,
2112                           (v16i8 (unpckh VR128:$src1, VR128:$src2)))]>;
2113   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2114                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2115                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2116                         [(set VR128:$dst,
2117                           (unpckh VR128:$src1,
2118                                   (bc_v16i8 (memopv2i64 addr:$src2))))]>;
2119   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2120                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2121                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2122                         [(set VR128:$dst,
2123                           (v8i16 (unpckh VR128:$src1, VR128:$src2)))]>;
2124   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2125                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2126                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2127                         [(set VR128:$dst,
2128                           (unpckh VR128:$src1,
2129                                   (bc_v8i16 (memopv2i64 addr:$src2))))]>;
2130   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2131                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2132                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2133                         [(set VR128:$dst,
2134                           (v4i32 (unpckh VR128:$src1, VR128:$src2)))]>;
2135   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2136                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2137                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2138                         [(set VR128:$dst,
2139                           (unpckh VR128:$src1,
2140                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>;
2141   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2142                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2143                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2144                         [(set VR128:$dst,
2145                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2146   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2147                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2148                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2149                         [(set VR128:$dst,
2150                           (v2i64 (unpckh VR128:$src1,
2151                                          (memopv2i64 addr:$src2))))]>;
2152 }
2153
2154 // Extract / Insert
2155 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2156                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2157                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2158                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2159                                                 imm:$src2))]>;
2160 let Constraints = "$src1 = $dst" in {
2161   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2162                        (outs VR128:$dst), (ins VR128:$src1,
2163                         GR32:$src2, i32i8imm:$src3),
2164                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2165                        [(set VR128:$dst,
2166                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2167   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2168                        (outs VR128:$dst), (ins VR128:$src1,
2169                         i16mem:$src2, i32i8imm:$src3),
2170                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2171                        [(set VR128:$dst,
2172                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2173                                     imm:$src3))]>;
2174 }
2175
2176 // Mask creation
2177 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2178                      "pmovmskb\t{$src, $dst|$dst, $src}",
2179                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2180
2181 // Conditional store
2182 let Uses = [EDI] in
2183 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2184                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2185                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2186
2187 let Uses = [RDI] in
2188 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2189                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2190                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2191
2192 // Non-temporal stores
2193 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2194                     "movntpd\t{$src, $dst|$dst, $src}",
2195                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2196 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2197                     "movntdq\t{$src, $dst|$dst, $src}",
2198                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2199 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2200                     "movnti\t{$src, $dst|$dst, $src}",
2201                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2202                   TB, Requires<[HasSSE2]>;
2203
2204 // Flush cache
2205 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2206                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2207               TB, Requires<[HasSSE2]>;
2208
2209 // Load, store, and memory fence
2210 def LFENCE : I<0xAE, MRM5r, (outs), (ins),
2211                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2212 def MFENCE : I<0xAE, MRM6r, (outs), (ins),
2213                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2214
2215 //TODO: custom lower this so as to never even generate the noop
2216 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2217            (i8 0)), (NOOP)>;
2218 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2219 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2220 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2221            (i8 1)), (MFENCE)>;
2222
2223 // Alias instructions that map zero vector to pxor / xorp* for sse.
2224 // We set canFoldAsLoad because this can be converted to a constant-pool
2225 // load of an all-ones value if folding it would be beneficial.
2226 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1 in
2227   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2228                          "pcmpeqd\t$dst, $dst",
2229                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2230
2231 // FR64 to 128-bit vector conversion.
2232 let isAsCheapAsAMove = 1 in
2233 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2234                       "movsd\t{$src, $dst|$dst, $src}",
2235                       [(set VR128:$dst,
2236                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2237 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2238                      "movsd\t{$src, $dst|$dst, $src}",
2239                      [(set VR128:$dst,
2240                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2241
2242 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2243                       "movd\t{$src, $dst|$dst, $src}",
2244                       [(set VR128:$dst,
2245                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2246 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2247                       "movd\t{$src, $dst|$dst, $src}",
2248                       [(set VR128:$dst,
2249                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2250
2251 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2252                       "movd\t{$src, $dst|$dst, $src}",
2253                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2254
2255 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2256                       "movd\t{$src, $dst|$dst, $src}",
2257                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2258
2259 // SSE2 instructions with XS prefix
2260 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2261                     "movq\t{$src, $dst|$dst, $src}",
2262                     [(set VR128:$dst,
2263                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2264                   Requires<[HasSSE2]>;
2265 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2266                       "movq\t{$src, $dst|$dst, $src}",
2267                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2268                                     (iPTR 0))), addr:$dst)]>;
2269
2270 // FIXME: may not be able to eliminate this movss with coalescing the src and
2271 // dest register classes are different. We really want to write this pattern
2272 // like this:
2273 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2274 //           (f32 FR32:$src)>;
2275 let isAsCheapAsAMove = 1 in
2276 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2277                      "movsd\t{$src, $dst|$dst, $src}",
2278                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2279                                        (iPTR 0)))]>;
2280 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2281                      "movsd\t{$src, $dst|$dst, $src}",
2282                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2283                                    (iPTR 0))), addr:$dst)]>;
2284 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2285                        "movd\t{$src, $dst|$dst, $src}",
2286                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2287                                         (iPTR 0)))]>;
2288 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2289                        "movd\t{$src, $dst|$dst, $src}",
2290                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2291                                      (iPTR 0))), addr:$dst)]>;
2292
2293 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2294                       "movd\t{$src, $dst|$dst, $src}",
2295                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2296 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2297                       "movd\t{$src, $dst|$dst, $src}",
2298                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2299
2300
2301 // Move to lower bits of a VR128, leaving upper bits alone.
2302 // Three operand (but two address) aliases.
2303 let Constraints = "$src1 = $dst" in {
2304   let neverHasSideEffects = 1 in
2305   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2306                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2307                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2308
2309   let AddedComplexity = 15 in
2310     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2311                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2312                        "movsd\t{$src2, $dst|$dst, $src2}",
2313                        [(set VR128:$dst,
2314                          (v2f64 (movl VR128:$src1, VR128:$src2)))]>;
2315 }
2316
2317 // Store / copy lower 64-bits of a XMM register.
2318 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2319                      "movq\t{$src, $dst|$dst, $src}",
2320                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2321
2322 // Move to lower bits of a VR128 and zeroing upper bits.
2323 // Loading from memory automatically zeroing upper bits.
2324 let AddedComplexity = 20 in {
2325 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2326                       "movsd\t{$src, $dst|$dst, $src}",
2327                       [(set VR128:$dst,
2328                         (v2f64 (X86vzmovl (v2f64 (scalar_to_vector
2329                                                  (loadf64 addr:$src))))))]>;
2330
2331 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2332             (MOVZSD2PDrm addr:$src)>;
2333 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2334             (MOVZSD2PDrm addr:$src)>;
2335 def : Pat<(v2f64 (X86vzload addr:$src)), (MOVZSD2PDrm addr:$src)>;
2336 }
2337
2338 // movd / movq to XMM register zero-extends
2339 let AddedComplexity = 15 in {
2340 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2341                        "movd\t{$src, $dst|$dst, $src}",
2342                        [(set VR128:$dst, (v4i32 (X86vzmovl
2343                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2344 // This is X86-64 only.
2345 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2346                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2347                        [(set VR128:$dst, (v2i64 (X86vzmovl
2348                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2349 }
2350
2351 let AddedComplexity = 20 in {
2352 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2353                        "movd\t{$src, $dst|$dst, $src}",
2354                        [(set VR128:$dst,
2355                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2356                                                    (loadi32 addr:$src))))))]>;
2357
2358 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2359             (MOVZDI2PDIrm addr:$src)>;
2360 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2361             (MOVZDI2PDIrm addr:$src)>;
2362 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2363             (MOVZDI2PDIrm addr:$src)>;
2364
2365 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2366                      "movq\t{$src, $dst|$dst, $src}",
2367                      [(set VR128:$dst,
2368                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2369                                                  (loadi64 addr:$src))))))]>, XS,
2370                    Requires<[HasSSE2]>;
2371
2372 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2373             (MOVZQI2PQIrm addr:$src)>;
2374 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2375             (MOVZQI2PQIrm addr:$src)>;
2376 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2377 }
2378
2379 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2380 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2381 let AddedComplexity = 15 in
2382 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2383                         "movq\t{$src, $dst|$dst, $src}",
2384                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2385                       XS, Requires<[HasSSE2]>;
2386
2387 let AddedComplexity = 20 in {
2388 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2389                         "movq\t{$src, $dst|$dst, $src}",
2390                     [(set VR128:$dst, (v2i64 (X86vzmovl
2391                                              (loadv2i64 addr:$src))))]>,
2392                       XS, Requires<[HasSSE2]>;
2393
2394 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2395             (MOVZPQILo2PQIrm addr:$src)>;
2396 }
2397
2398 //===----------------------------------------------------------------------===//
2399 // SSE3 Instructions
2400 //===----------------------------------------------------------------------===//
2401
2402 // Move Instructions
2403 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2404                       "movshdup\t{$src, $dst|$dst, $src}",
2405                       [(set VR128:$dst, (v4f32 (movshdup
2406                                                 VR128:$src, (undef))))]>;
2407 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2408                       "movshdup\t{$src, $dst|$dst, $src}",
2409                       [(set VR128:$dst, (movshdup
2410                                          (memopv4f32 addr:$src), (undef)))]>;
2411
2412 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2413                       "movsldup\t{$src, $dst|$dst, $src}",
2414                       [(set VR128:$dst, (v4f32 (movsldup
2415                                                 VR128:$src, (undef))))]>;
2416 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2417                       "movsldup\t{$src, $dst|$dst, $src}",
2418                       [(set VR128:$dst, (movsldup
2419                                          (memopv4f32 addr:$src), (undef)))]>;
2420
2421 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2422                       "movddup\t{$src, $dst|$dst, $src}",
2423                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2424 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2425                       "movddup\t{$src, $dst|$dst, $src}",
2426                     [(set VR128:$dst,
2427                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2428                                       (undef))))]>;
2429
2430 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2431                    (undef)),
2432           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2433 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2434           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2435
2436
2437 // Arithmetic
2438 let Constraints = "$src1 = $dst" in {
2439   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2440                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2441                         "addsubps\t{$src2, $dst|$dst, $src2}",
2442                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2443                                            VR128:$src2))]>;
2444   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2445                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2446                         "addsubps\t{$src2, $dst|$dst, $src2}",
2447                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2448                                            (memop addr:$src2)))]>;
2449   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2450                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2451                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2452                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2453                                           VR128:$src2))]>;
2454   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2455                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2456                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2457                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2458                                           (memop addr:$src2)))]>;
2459 }
2460
2461 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2462                    "lddqu\t{$src, $dst|$dst, $src}",
2463                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2464
2465 // Horizontal ops
2466 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2467   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2468          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2469          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2470 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2471   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2472          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2473          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2474 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2475   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2476         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2477         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2478 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2479   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2480         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2481       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2482
2483 let Constraints = "$src1 = $dst" in {
2484   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2485   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2486   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2487   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2488   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2489   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2490   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2491   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2492 }
2493
2494 // Thread synchronization
2495 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2496                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2497 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2498                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2499
2500 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2501 let AddedComplexity = 15 in
2502 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2503           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2504 let AddedComplexity = 20 in
2505 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2506           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2507
2508 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2509 let AddedComplexity = 15 in
2510   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2511             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2512 let AddedComplexity = 20 in
2513   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2514             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2515
2516 //===----------------------------------------------------------------------===//
2517 // SSSE3 Instructions
2518 //===----------------------------------------------------------------------===//
2519
2520 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2521 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2522                               Intrinsic IntId64, Intrinsic IntId128> {
2523   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2524                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2525                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2526
2527   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2528                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2529                    [(set VR64:$dst,
2530                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2531
2532   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2533                     (ins VR128:$src),
2534                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2535                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2536                     OpSize;
2537
2538   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2539                     (ins i128mem:$src),
2540                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2541                     [(set VR128:$dst,
2542                       (IntId128
2543                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2544 }
2545
2546 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2547 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2548                                Intrinsic IntId64, Intrinsic IntId128> {
2549   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2550                    (ins VR64:$src),
2551                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2552                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2553
2554   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2555                    (ins i64mem:$src),
2556                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2557                    [(set VR64:$dst,
2558                      (IntId64
2559                       (bitconvert (memopv4i16 addr:$src))))]>;
2560
2561   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2562                     (ins VR128:$src),
2563                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2564                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2565                     OpSize;
2566
2567   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2568                     (ins i128mem:$src),
2569                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2570                     [(set VR128:$dst,
2571                       (IntId128
2572                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2573 }
2574
2575 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2576 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2577                                Intrinsic IntId64, Intrinsic IntId128> {
2578   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2579                    (ins VR64:$src),
2580                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2581                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2582
2583   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2584                    (ins i64mem:$src),
2585                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2586                    [(set VR64:$dst,
2587                      (IntId64
2588                       (bitconvert (memopv2i32 addr:$src))))]>;
2589
2590   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2591                     (ins VR128:$src),
2592                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2593                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2594                     OpSize;
2595
2596   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2597                     (ins i128mem:$src),
2598                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2599                     [(set VR128:$dst,
2600                       (IntId128
2601                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2602 }
2603
2604 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2605                                        int_x86_ssse3_pabs_b,
2606                                        int_x86_ssse3_pabs_b_128>;
2607 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2608                                        int_x86_ssse3_pabs_w,
2609                                        int_x86_ssse3_pabs_w_128>;
2610 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2611                                        int_x86_ssse3_pabs_d,
2612                                        int_x86_ssse3_pabs_d_128>;
2613
2614 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2615 let Constraints = "$src1 = $dst" in {
2616   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2617                                  Intrinsic IntId64, Intrinsic IntId128,
2618                                  bit Commutable = 0> {
2619     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2620                      (ins VR64:$src1, VR64:$src2),
2621                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2622                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2623       let isCommutable = Commutable;
2624     }
2625     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2626                      (ins VR64:$src1, i64mem:$src2),
2627                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2628                      [(set VR64:$dst,
2629                        (IntId64 VR64:$src1,
2630                         (bitconvert (memopv8i8 addr:$src2))))]>;
2631
2632     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2633                       (ins VR128:$src1, VR128:$src2),
2634                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2635                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2636                       OpSize {
2637       let isCommutable = Commutable;
2638     }
2639     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2640                       (ins VR128:$src1, i128mem:$src2),
2641                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2642                       [(set VR128:$dst,
2643                         (IntId128 VR128:$src1,
2644                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2645   }
2646 }
2647
2648 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2649 let Constraints = "$src1 = $dst" in {
2650   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2651                                   Intrinsic IntId64, Intrinsic IntId128,
2652                                   bit Commutable = 0> {
2653     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2654                      (ins VR64:$src1, VR64:$src2),
2655                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2656                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2657       let isCommutable = Commutable;
2658     }
2659     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2660                      (ins VR64:$src1, i64mem:$src2),
2661                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2662                      [(set VR64:$dst,
2663                        (IntId64 VR64:$src1,
2664                         (bitconvert (memopv4i16 addr:$src2))))]>;
2665
2666     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2667                       (ins VR128:$src1, VR128:$src2),
2668                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2669                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2670                       OpSize {
2671       let isCommutable = Commutable;
2672     }
2673     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2674                       (ins VR128:$src1, i128mem:$src2),
2675                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2676                       [(set VR128:$dst,
2677                         (IntId128 VR128:$src1,
2678                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2679   }
2680 }
2681
2682 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2683 let Constraints = "$src1 = $dst" in {
2684   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2685                                   Intrinsic IntId64, Intrinsic IntId128,
2686                                   bit Commutable = 0> {
2687     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2688                      (ins VR64:$src1, VR64:$src2),
2689                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2690                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2691       let isCommutable = Commutable;
2692     }
2693     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2694                      (ins VR64:$src1, i64mem:$src2),
2695                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2696                      [(set VR64:$dst,
2697                        (IntId64 VR64:$src1,
2698                         (bitconvert (memopv2i32 addr:$src2))))]>;
2699
2700     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2701                       (ins VR128:$src1, VR128:$src2),
2702                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2703                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2704                       OpSize {
2705       let isCommutable = Commutable;
2706     }
2707     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2708                       (ins VR128:$src1, i128mem:$src2),
2709                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2710                       [(set VR128:$dst,
2711                         (IntId128 VR128:$src1,
2712                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2713   }
2714 }
2715
2716 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2717                                         int_x86_ssse3_phadd_w,
2718                                         int_x86_ssse3_phadd_w_128>;
2719 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2720                                         int_x86_ssse3_phadd_d,
2721                                         int_x86_ssse3_phadd_d_128>;
2722 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2723                                         int_x86_ssse3_phadd_sw,
2724                                         int_x86_ssse3_phadd_sw_128>;
2725 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2726                                         int_x86_ssse3_phsub_w,
2727                                         int_x86_ssse3_phsub_w_128>;
2728 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2729                                         int_x86_ssse3_phsub_d,
2730                                         int_x86_ssse3_phsub_d_128>;
2731 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2732                                         int_x86_ssse3_phsub_sw,
2733                                         int_x86_ssse3_phsub_sw_128>;
2734 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2735                                         int_x86_ssse3_pmadd_ub_sw,
2736                                         int_x86_ssse3_pmadd_ub_sw_128>;
2737 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2738                                         int_x86_ssse3_pmul_hr_sw,
2739                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2740 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2741                                         int_x86_ssse3_pshuf_b,
2742                                         int_x86_ssse3_pshuf_b_128>;
2743 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2744                                         int_x86_ssse3_psign_b,
2745                                         int_x86_ssse3_psign_b_128>;
2746 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2747                                         int_x86_ssse3_psign_w,
2748                                         int_x86_ssse3_psign_w_128>;
2749 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2750                                         int_x86_ssse3_psign_d,
2751                                         int_x86_ssse3_psign_d_128>;
2752
2753 let Constraints = "$src1 = $dst" in {
2754   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2755                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2756                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2757                            [(set VR64:$dst,
2758                              (int_x86_ssse3_palign_r
2759                               VR64:$src1, VR64:$src2,
2760                               imm:$src3))]>;
2761   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2762                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2763                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2764                            [(set VR64:$dst,
2765                              (int_x86_ssse3_palign_r
2766                               VR64:$src1,
2767                               (bitconvert (memopv2i32 addr:$src2)),
2768                               imm:$src3))]>;
2769
2770   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2771                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2772                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2773                            [(set VR128:$dst,
2774                              (int_x86_ssse3_palign_r_128
2775                               VR128:$src1, VR128:$src2,
2776                               imm:$src3))]>, OpSize;
2777   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2778                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2779                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2780                            [(set VR128:$dst,
2781                              (int_x86_ssse3_palign_r_128
2782                               VR128:$src1,
2783                               (bitconvert (memopv4i32 addr:$src2)),
2784                               imm:$src3))]>, OpSize;
2785 }
2786
2787 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2788           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2789 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2790           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2791
2792 //===----------------------------------------------------------------------===//
2793 // Non-Instruction Patterns
2794 //===----------------------------------------------------------------------===//
2795
2796 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2797 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2798 // Since these loads aren't folded into the fextend, we have to match it
2799 // explicitly here.
2800 let Predicates = [HasSSE2] in
2801  def : Pat<(fextend (loadf32 addr:$src)),
2802            (CVTSS2SDrm addr:$src)>;
2803
2804 // bit_convert
2805 let Predicates = [HasSSE2] in {
2806   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2807   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2808   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2809   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2810   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2811   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2812   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2813   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2814   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2815   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2816   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2817   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2818   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2819   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2820   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2821   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2822   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2823   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2824   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2825   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2826   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2827   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2828   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2829   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2830   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2831   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2832   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2833   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2834   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2835   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2836 }
2837
2838 // Move scalar to XMM zero-extended
2839 // movd to XMM register zero-extends
2840 let AddedComplexity = 15 in {
2841 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2842 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2843           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2844 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2845           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE1]>;
2846 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2847           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE1]>;
2848 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2849           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE1]>;
2850 }
2851
2852 // Splat v2f64 / v2i64
2853 let AddedComplexity = 10 in {
2854 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2855           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2856 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2857           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2858 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2859           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2860 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2861           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2862 }
2863
2864 // Special unary SHUFPSrri case.
2865 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2866           (SHUFPSrri VR128:$src1, VR128:$src1,
2867                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2868       Requires<[HasSSE1]>;
2869 let AddedComplexity = 5 in
2870 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2871           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2872       Requires<[HasSSE2]>;
2873 // Special unary SHUFPDrri case.
2874 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2875           (SHUFPDrri VR128:$src1, VR128:$src1,
2876                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2877       Requires<[HasSSE2]>;
2878 // Special unary SHUFPDrri case.
2879 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2880           (SHUFPDrri VR128:$src1, VR128:$src1,
2881                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2882       Requires<[HasSSE2]>;
2883 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2884 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2885           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2886       Requires<[HasSSE2]>;
2887
2888 // Special binary v4i32 shuffle cases with SHUFPS.
2889 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2890           (SHUFPSrri VR128:$src1, VR128:$src2,
2891                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2892            Requires<[HasSSE2]>;
2893 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2894           (SHUFPSrmi VR128:$src1, addr:$src2,
2895                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2896            Requires<[HasSSE2]>;
2897 // Special binary v2i64 shuffle cases using SHUFPDrri.
2898 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2899           (SHUFPDrri VR128:$src1, VR128:$src2,
2900                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2901           Requires<[HasSSE2]>;
2902
2903 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2904 let AddedComplexity = 15 in {
2905 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2906           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2907           Requires<[OptForSpeed, HasSSE2]>;
2908 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2909           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2910           Requires<[OptForSpeed, HasSSE2]>;
2911 }
2912 let AddedComplexity = 10 in {
2913 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2914           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2915 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2916           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2917 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2918           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2919 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2920           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2921 }
2922
2923 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2924 let AddedComplexity = 15 in {
2925 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2926           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2927           Requires<[OptForSpeed, HasSSE2]>;
2928 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2929           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2930           Requires<[OptForSpeed, HasSSE2]>;
2931 }
2932 let AddedComplexity = 10 in {
2933 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
2934           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2935 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
2936           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2937 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
2938           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2939 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
2940           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2941 }
2942
2943 let AddedComplexity = 20 in {
2944 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2945 def : Pat<(v4i32 (movhp VR128:$src1, VR128:$src2)),
2946           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2947
2948 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2949 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
2950           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2951
2952 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2953 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
2954           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2955 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
2956           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2957 }
2958
2959 let AddedComplexity = 20 in {
2960 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2961 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2962 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
2963           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2964 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
2965           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2966 def : Pat<(v4f32 (movhp VR128:$src1, (load addr:$src2))),
2967           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2968 def : Pat<(v2f64 (movhp VR128:$src1, (load addr:$src2))),
2969           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2970
2971 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
2972           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2973 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
2974           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2975 def : Pat<(v4i32 (movhp VR128:$src1, (load addr:$src2))),
2976           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2977 def : Pat<(v2i64 (movhp VR128:$src1, (load addr:$src2))),
2978           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2979 }
2980
2981 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
2982 // (store (vector_shuffle (load addr), v2, <0, 1, 4, 5>), addr) using MOVHPS
2983 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
2984           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
2985 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
2986           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2987 def : Pat<(store (v4f32 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
2988           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
2989 def : Pat<(store (v2f64 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
2990           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2991
2992 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
2993                  addr:$src1),
2994           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
2995 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
2996           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2997 def : Pat<(store (v4i32 (movhp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
2998                  addr:$src1),
2999           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3000 def : Pat<(store (v2i64 (movhp (load addr:$src1), VR128:$src2)), addr:$src1),
3001           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3002
3003
3004 let AddedComplexity = 15 in {
3005 // Setting the lowest element in the vector.
3006 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3007           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3008 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3009           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3010
3011 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
3012 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3013           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3014 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3015           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3016 }
3017
3018 // Set lowest element and zero upper elements.
3019 let AddedComplexity = 15 in
3020 def : Pat<(v2f64 (movl immAllZerosV_bc, VR128:$src)),
3021           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3022 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3023           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3024
3025 // Some special case pandn patterns.
3026 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3027                   VR128:$src2)),
3028           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3029 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3030                   VR128:$src2)),
3031           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3032 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3033                   VR128:$src2)),
3034           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3035
3036 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3037                   (memop addr:$src2))),
3038           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3039 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3040                   (memop addr:$src2))),
3041           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3042 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3043                   (memop addr:$src2))),
3044           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3045
3046 // vector -> vector casts
3047 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3048           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3049 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3050           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3051 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3052           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3053 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3054           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3055
3056 // Use movaps / movups for SSE integer load / store (one byte shorter).
3057 def : Pat<(alignedloadv4i32 addr:$src),
3058           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3059 def : Pat<(loadv4i32 addr:$src),
3060           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3061 def : Pat<(alignedloadv2i64 addr:$src),
3062           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3063 def : Pat<(loadv2i64 addr:$src),
3064           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3065
3066 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3067           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3068 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3069           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3070 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3071           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3072 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3073           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3074 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3075           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3076 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3077           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3078 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3079           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3080 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3081           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3082
3083 //===----------------------------------------------------------------------===//
3084 // SSE4.1 Instructions
3085 //===----------------------------------------------------------------------===//
3086
3087 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3088                             string OpcodeStr,
3089                             Intrinsic V4F32Int,
3090                             Intrinsic V2F64Int> {
3091   // Intrinsic operation, reg.
3092   // Vector intrinsic operation, reg
3093   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3094                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3095                     !strconcat(OpcodeStr,
3096                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3097                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3098                     OpSize;
3099
3100   // Vector intrinsic operation, mem
3101   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3102                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3103                     !strconcat(OpcodeStr,
3104                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3105                     [(set VR128:$dst,
3106                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3107                     OpSize;
3108
3109   // Vector intrinsic operation, reg
3110   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3111                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3112                     !strconcat(OpcodeStr,
3113                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3114                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3115                     OpSize;
3116
3117   // Vector intrinsic operation, mem
3118   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3119                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3120                     !strconcat(OpcodeStr,
3121                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3122                     [(set VR128:$dst,
3123                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3124                     OpSize;
3125 }
3126
3127 let Constraints = "$src1 = $dst" in {
3128 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3129                             string OpcodeStr,
3130                             Intrinsic F32Int,
3131                             Intrinsic F64Int> {
3132   // Intrinsic operation, reg.
3133   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3134                     (outs VR128:$dst),
3135                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3136                     !strconcat(OpcodeStr,
3137                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3138                     [(set VR128:$dst,
3139                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3140                     OpSize;
3141
3142   // Intrinsic operation, mem.
3143   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3144                     (outs VR128:$dst),
3145                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3146                     !strconcat(OpcodeStr,
3147                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3148                     [(set VR128:$dst,
3149                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3150                     OpSize;
3151
3152   // Intrinsic operation, reg.
3153   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3154                     (outs VR128:$dst),
3155                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3156                     !strconcat(OpcodeStr,
3157                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3158                     [(set VR128:$dst,
3159                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3160                     OpSize;
3161
3162   // Intrinsic operation, mem.
3163   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3164                     (outs VR128:$dst),
3165                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3166                     !strconcat(OpcodeStr,
3167                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3168                     [(set VR128:$dst,
3169                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3170                     OpSize;
3171 }
3172 }
3173
3174 // FP round - roundss, roundps, roundsd, roundpd
3175 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3176                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3177 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3178                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3179
3180 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3181 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3182                                  Intrinsic IntId128> {
3183   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3184                     (ins VR128:$src),
3185                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3186                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3187   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3188                      (ins i128mem:$src),
3189                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3190                      [(set VR128:$dst,
3191                        (IntId128
3192                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3193 }
3194
3195 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3196                                          int_x86_sse41_phminposuw>;
3197
3198 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3199 let Constraints = "$src1 = $dst" in {
3200   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3201                                 Intrinsic IntId128, bit Commutable = 0> {
3202     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3203                    (ins VR128:$src1, VR128:$src2),
3204                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3205                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3206                    OpSize {
3207       let isCommutable = Commutable;
3208     }
3209     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3210                    (ins VR128:$src1, i128mem:$src2),
3211                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3212                    [(set VR128:$dst,
3213                      (IntId128 VR128:$src1,
3214                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3215   }
3216 }
3217
3218 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3219                                        int_x86_sse41_pcmpeqq, 1>;
3220 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3221                                        int_x86_sse41_packusdw, 0>;
3222 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3223                                        int_x86_sse41_pminsb, 1>;
3224 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3225                                        int_x86_sse41_pminsd, 1>;
3226 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3227                                        int_x86_sse41_pminud, 1>;
3228 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3229                                        int_x86_sse41_pminuw, 1>;
3230 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3231                                        int_x86_sse41_pmaxsb, 1>;
3232 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3233                                        int_x86_sse41_pmaxsd, 1>;
3234 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3235                                        int_x86_sse41_pmaxud, 1>;
3236 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3237                                        int_x86_sse41_pmaxuw, 1>;
3238
3239 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3240
3241 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3242           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3243 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3244           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3245
3246 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3247 let Constraints = "$src1 = $dst" in {
3248   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3249                                 SDNode OpNode, Intrinsic IntId128,
3250                                 bit Commutable = 0> {
3251     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3252                    (ins VR128:$src1, VR128:$src2),
3253                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3254                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3255                                                    VR128:$src2))]>, OpSize {
3256       let isCommutable = Commutable;
3257     }
3258     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3259                       (ins VR128:$src1, VR128:$src2),
3260                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3261                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3262                       OpSize {
3263       let isCommutable = Commutable;
3264     }
3265     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3266                    (ins VR128:$src1, i128mem:$src2),
3267                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3268                    [(set VR128:$dst,
3269                      (OpNode VR128:$src1, (memop addr:$src2)))]>, OpSize;
3270     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3271                        (ins VR128:$src1, i128mem:$src2),
3272                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3273                        [(set VR128:$dst,
3274                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3275                        OpSize;
3276   }
3277 }
3278 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3279                                        int_x86_sse41_pmulld, 1>;
3280
3281 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3282 let Constraints = "$src1 = $dst" in {
3283   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3284                                  Intrinsic IntId128, bit Commutable = 0> {
3285     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3286                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3287                     !strconcat(OpcodeStr,
3288                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3289                     [(set VR128:$dst,
3290                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3291                     OpSize {
3292       let isCommutable = Commutable;
3293     }
3294     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3295                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3296                     !strconcat(OpcodeStr,
3297                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3298                     [(set VR128:$dst,
3299                       (IntId128 VR128:$src1,
3300                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3301                     OpSize;
3302   }
3303 }
3304
3305 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3306                                         int_x86_sse41_blendps, 0>;
3307 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3308                                         int_x86_sse41_blendpd, 0>;
3309 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3310                                         int_x86_sse41_pblendw, 0>;
3311 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3312                                         int_x86_sse41_dpps, 1>;
3313 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3314                                         int_x86_sse41_dppd, 1>;
3315 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3316                                         int_x86_sse41_mpsadbw, 1>;
3317
3318
3319 /// SS41I_ternary_int - SSE 4.1 ternary operator
3320 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3321   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3322     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3323                     (ins VR128:$src1, VR128:$src2),
3324                     !strconcat(OpcodeStr,
3325                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3326                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3327                     OpSize;
3328
3329     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3330                     (ins VR128:$src1, i128mem:$src2),
3331                     !strconcat(OpcodeStr,
3332                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3333                     [(set VR128:$dst,
3334                       (IntId VR128:$src1,
3335                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3336   }
3337 }
3338
3339 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3340 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3341 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3342
3343
3344 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3345   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3346                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3347                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3348
3349   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3350                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3351        [(set VR128:$dst,
3352          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3353        OpSize;
3354 }
3355
3356 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3357 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3358 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3359 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3360 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3361 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3362
3363 // Common patterns involving scalar load.
3364 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3365           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3366 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3367           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3368
3369 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3370           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3371 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3372           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3373
3374 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3375           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3376 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3377           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3378
3379 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3380           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3381 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3382           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3383
3384 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3385           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3386 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3387           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3388
3389 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3390           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3391 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3392           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3393
3394
3395 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3396   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3397                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3398                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3399
3400   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3401                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3402        [(set VR128:$dst,
3403          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3404           OpSize;
3405 }
3406
3407 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3408 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3409 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3410 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3411
3412 // Common patterns involving scalar load
3413 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3414           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3415 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3416           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3417
3418 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3419           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3420 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3421           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3422
3423
3424 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3425   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3426                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3427                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3428
3429   // Expecting a i16 load any extended to i32 value.
3430   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3431                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3432                  [(set VR128:$dst, (IntId (bitconvert
3433                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3434                  OpSize;
3435 }
3436
3437 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3438 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3439
3440 // Common patterns involving scalar load
3441 def : Pat<(int_x86_sse41_pmovsxbq
3442             (bitconvert (v4i32 (X86vzmovl
3443                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3444           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3445
3446 def : Pat<(int_x86_sse41_pmovzxbq
3447             (bitconvert (v4i32 (X86vzmovl
3448                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3449           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3450
3451
3452 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3453 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3454   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3455                  (ins VR128:$src1, i32i8imm:$src2),
3456                  !strconcat(OpcodeStr,
3457                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3458                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3459                  OpSize;
3460   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3461                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3462                  !strconcat(OpcodeStr,
3463                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3464                  []>, OpSize;
3465 // FIXME:
3466 // There's an AssertZext in the way of writing the store pattern
3467 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3468 }
3469
3470 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3471
3472
3473 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3474 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3475   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3476                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3477                  !strconcat(OpcodeStr,
3478                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3479                  []>, OpSize;
3480 // FIXME:
3481 // There's an AssertZext in the way of writing the store pattern
3482 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3483 }
3484
3485 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3486
3487
3488 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3489 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3490   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3491                  (ins VR128:$src1, i32i8imm:$src2),
3492                  !strconcat(OpcodeStr,
3493                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3494                  [(set GR32:$dst,
3495                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3496   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3497                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3498                  !strconcat(OpcodeStr,
3499                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3500                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3501                           addr:$dst)]>, OpSize;
3502 }
3503
3504 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3505
3506
3507 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3508 /// destination
3509 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3510   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3511                  (ins VR128:$src1, i32i8imm:$src2),
3512                  !strconcat(OpcodeStr,
3513                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3514                  [(set GR32:$dst,
3515                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3516            OpSize;
3517   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3518                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3519                  !strconcat(OpcodeStr,
3520                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3521                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3522                           addr:$dst)]>, OpSize;
3523 }
3524
3525 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3526
3527 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3528 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3529                                               imm:$src2))),
3530                  addr:$dst),
3531           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3532          Requires<[HasSSE41]>;
3533
3534 let Constraints = "$src1 = $dst" in {
3535   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3536     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3537                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3538                    !strconcat(OpcodeStr,
3539                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3540                    [(set VR128:$dst,
3541                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3542     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3543                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3544                    !strconcat(OpcodeStr,
3545                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3546                    [(set VR128:$dst,
3547                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3548                                 imm:$src3))]>, OpSize;
3549   }
3550 }
3551
3552 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3553
3554 let Constraints = "$src1 = $dst" in {
3555   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3556     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3557                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3558                    !strconcat(OpcodeStr,
3559                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3560                    [(set VR128:$dst,
3561                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3562                    OpSize;
3563     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3564                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3565                    !strconcat(OpcodeStr,
3566                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3567                    [(set VR128:$dst,
3568                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3569                                        imm:$src3)))]>, OpSize;
3570   }
3571 }
3572
3573 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3574
3575 let Constraints = "$src1 = $dst" in {
3576   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3577     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3578                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3579                    !strconcat(OpcodeStr,
3580                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3581                    [(set VR128:$dst,
3582                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3583     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3584                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3585                    !strconcat(OpcodeStr,
3586                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3587                    [(set VR128:$dst,
3588                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3589                                  imm:$src3))]>, OpSize;
3590   }
3591 }
3592
3593 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3594
3595 let Defs = [EFLAGS] in {
3596 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3597                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3598 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3599                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3600 }
3601
3602 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3603                        "movntdqa\t{$src, $dst|$dst, $src}",
3604                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
3605
3606 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3607 let Constraints = "$src1 = $dst" in {
3608   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3609                                 Intrinsic IntId128, bit Commutable = 0> {
3610     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3611                    (ins VR128:$src1, VR128:$src2),
3612                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3613                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3614                    OpSize {
3615       let isCommutable = Commutable;
3616     }
3617     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3618                    (ins VR128:$src1, i128mem:$src2),
3619                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3620                    [(set VR128:$dst,
3621                      (IntId128 VR128:$src1,
3622                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3623   }
3624 }
3625
3626 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3627
3628 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3629           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3630 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3631           (PCMPGTQrm VR128:$src1, addr:$src2)>;