lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 def SSE_DPPD_ITINS : OpndItins<
 155   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 156 >;
 157
 158 def SSE_DPPS_ITINS : OpndItins<
 159   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 160 >;
 161
 162 def DEFAULT_ITINS : OpndItins<
 163   IIC_ALU_NONMEM, IIC_ALU_MEM
 164 >;
 165
 166 def SSE_EXTRACT_ITINS : OpndItins<
 167   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 168 >;
 169
 170 def SSE_INSERT_ITINS : OpndItins<
 171   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 172 >;
 173
 174 def SSE_MPSADBW_ITINS : OpndItins<
 175   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 176 >;
 177
 178 def SSE_PMULLD_ITINS : OpndItins<
 179   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 180 >;
 181
 182 //===----------------------------------------------------------------------===//
 183 // SSE 1 & 2 Instructions Classes
 184 //===----------------------------------------------------------------------===//
 185
 186 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 187 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 188                            RegisterClass RC, X86MemOperand x86memop,
 189                            OpndItins itins,
 190                            bit Is2Addr = 1> {
 191   let isCommutable = 1 in {
 192     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 193        !if(Is2Addr,
 194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 196        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 197        Sched<[itins.Sched]>;
 198   }
 199   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 200        !if(Is2Addr,
 201            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 202            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 203        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 204        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 205 }
 206
 207 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 208 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 209                              string asm, string SSEVer, string FPSizeStr,
 210                              Operand memopr, ComplexPattern mem_cpat,
 211                              OpndItins itins,
 212                              bit Is2Addr = 1> {
 213 let isCodeGenOnly = 1 in {
 214   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 215        !if(Is2Addr,
 216            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        [(set RC:$dst, (!cast<Intrinsic>(
 219                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 220              RC:$src1, RC:$src2))], itins.rr>,
 221        Sched<[itins.Sched]>;
 222   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 223        !if(Is2Addr,
 224            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 225            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 226        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 227                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 228              RC:$src1, mem_cpat:$src2))], itins.rm>,
 229        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 230 }
 231 }
 232
 233 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 234 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 235                            RegisterClass RC, ValueType vt,
 236                            X86MemOperand x86memop, PatFrag mem_frag,
 237                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 238   let isCommutable = 1 in
 239     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 240        !if(Is2Addr,
 241            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 242            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 243        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 244        Sched<[itins.Sched]>;
 245   let mayLoad = 1 in
 246     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 247        !if(Is2Addr,
 248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 250        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 251           itins.rm, d>,
 252        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 253 }
 254
 255 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 256 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 257                                       string OpcodeStr, X86MemOperand x86memop,
 258                                       list<dag> pat_rr, list<dag> pat_rm,
 259                                       bit Is2Addr = 1> {
 260   let isCommutable = 1, hasSideEffects = 0 in
 261     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 262        !if(Is2Addr,
 263            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 264            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 265        pat_rr, NoItinerary, d>,
 266        Sched<[WriteVecLogic]>;
 267   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 268        !if(Is2Addr,
 269            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 270            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 271        pat_rm, NoItinerary, d>,
 272        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 273 }
 274
 275 //===----------------------------------------------------------------------===//
 276 //  Non-instruction patterns
 277 //===----------------------------------------------------------------------===//
 278
 279 // A vector extract of the first f32/f64 position is a subregister copy
 280 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 281           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 282 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 283           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 284
 285 // A 128-bit subvector extract from the first 256-bit vector position
 286 // is a subregister copy that needs no instruction.
 287 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 288           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 289 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 290           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 291
 292 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 293           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 294 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 295           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 296
 297 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 298           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 299 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 300           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 301
 302 // A 128-bit subvector insert to the first 256-bit vector position
 303 // is a subregister copy that needs no instruction.
 304 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 305 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 306           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 307 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 308           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 309 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 310           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 311 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 312           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 313 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 314           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 315 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 316           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 317 }
 318
 319 // Implicitly promote a 32-bit scalar to a vector.
 320 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 321           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 322 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 323           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 324 // Implicitly promote a 64-bit scalar to a vector.
 325 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 326           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 327 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 328           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 329
 330 // Bitcasts between 128-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasSSE2] in {
 333   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 334   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 335   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 336   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 337   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 338   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 339   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 340   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 341   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 342   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 343   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 344   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 345   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 346   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 347   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 348   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 349   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 350   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 351   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 352   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 353   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 354   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 355   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 356   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 357   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 358   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 359   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 360   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 361   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 362   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 363 }
 364
 365 // Bitcasts between 256-bit vector types. Return the original type since
 366 // no instruction is needed for the conversion
 367 let Predicates = [HasAVX] in {
 368   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 369   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 370   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 371   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 372   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 373   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 374   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 375   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 376   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 377   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 378   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 379   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 380   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 381   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 382   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 383   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 384   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 385   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 386   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 387   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 388   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 389   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 390   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 391   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 392   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 393   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 394   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 395   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 396   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 397   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 398 }
 399
 400 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 401 // This is expanded by ExpandPostRAPseudos.
 402 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 403     isPseudo = 1, SchedRW = [WriteZero] in {
 404   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 405                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 406   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 407                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411 // AVX & SSE - Zero/One Vectors
 412 //===----------------------------------------------------------------------===//
 413
 414 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 415 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 416 // swizzled by ExecutionDepsFix to pxor.
 417 // We set canFoldAsLoad because this can be converted to a constant-pool
 418 // load of an all-zeros value if folding it would be beneficial.
 419 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 420     isPseudo = 1, SchedRW = [WriteZero] in {
 421 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 422                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 423 }
 424
 425 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 426 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 427 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 428 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 429 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 430
 431
 432 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 433 // and doesn't need it because on sandy bridge the register is set to zero
 434 // at the rename stage without using any execution unit, so SET0PSY
 435 // and SET0PDY can be used for vector int instructions without penalty
 436 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 437     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 438 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 439                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 440 }
 441
 442 let Predicates = [HasAVX] in
 443   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 444
 445 let Predicates = [HasAVX2] in {
 446   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 447   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 448   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 449   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 450 }
 451
 452 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 453 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 454 let Predicates = [HasAVX1Only] in {
 455 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 456 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 457           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 458
 459 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 460 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 461           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 462
 463 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 464 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 465           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 466
 467 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 468 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 469           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 470 }
 471
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-ones value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 478   let Predicates = [HasAVX2] in
 479   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 480                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 481 }
 482
 483
 484 //===----------------------------------------------------------------------===//
 485 // SSE 1 & 2 - Move FP Scalar Instructions
 486 //
 487 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 488 // register copies because it's a partial register update; Register-to-register
 489 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 490 // that the insert be implementable in terms of a copy, and just mentioned, we
 491 // don't use movss/movsd for copies.
 492 //===----------------------------------------------------------------------===//
 493
 494 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 495                          X86MemOperand x86memop, string base_opc,
 496                          string asm_opr> {
 497   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 498               (ins VR128:$src1, RC:$src2),
 499               !strconcat(base_opc, asm_opr),
 500               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 501                                  (scalar_to_vector RC:$src2))))],
 502               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 503
 504   // For the disassembler
 505   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 506   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 507                   (ins VR128:$src1, RC:$src2),
 508                   !strconcat(base_opc, asm_opr),
 509                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 510 }
 511
 512 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 513                       X86MemOperand x86memop, string OpcodeStr> {
 514   // AVX
 515   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 516                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 517                               VEX_4V, VEX_LIG;
 518
 519   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 520                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 521                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 522                      VEX, VEX_LIG, Sched<[WriteStore]>;
 523   // SSE1 & 2
 524   let Constraints = "$src1 = $dst" in {
 525     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 526                               "\t{$src2, $dst|$dst, $src2}">;
 527   }
 528
 529   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 530                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 531                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 532                   Sched<[WriteStore]>;
 533 }
 534
 535 // Loading from memory automatically zeroing upper bits.
 536 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 537                          PatFrag mem_pat, string OpcodeStr> {
 538   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 539                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 540                      [(set RC:$dst, (mem_pat addr:$src))],
 541                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 542   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 543                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 544                      [(set RC:$dst, (mem_pat addr:$src))],
 545                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 546 }
 547
 548 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 549 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 550
 551 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 552   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 553
 554   let AddedComplexity = 20 in
 555     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 556 }
 557
 558 // Patterns
 559 let Predicates = [UseAVX] in {
 560   let AddedComplexity = 15 in {
 561   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 562   // MOVS{S,D} to the lower bits.
 563   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 564             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 565   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 566             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 567   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 568             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 569   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 570             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 571
 572   // Move low f32 and clear high bits.
 573   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 574             (SUBREG_TO_REG (i32 0),
 575              (VMOVSSrr (v4f32 (V_SET0)),
 576                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 577   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 578             (SUBREG_TO_REG (i32 0),
 579              (VMOVSSrr (v4i32 (V_SET0)),
 580                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 581   }
 582
 583   let AddedComplexity = 20 in {
 584   // MOVSSrm zeros the high parts of the register; represent this
 585   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 586   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 587             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 588   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 590   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 591             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 592
 593   // MOVSDrm zeros the high parts of the register; represent this
 594   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 595   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 596             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 597   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 598             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 599   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 600             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 601   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 602             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 603   def : Pat<(v2f64 (X86vzload addr:$src)),
 604             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 605
 606   // Represent the same patterns above but in the form they appear for
 607   // 256-bit types
 608   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 609                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 610             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 611   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 612                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 613             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 614   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 615                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 616             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 617   }
 618   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 619                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 620             (SUBREG_TO_REG (i32 0),
 621                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 622                            sub_xmm)>;
 623   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 624                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 625             (SUBREG_TO_REG (i64 0),
 626                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 627                            sub_xmm)>;
 628   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 629                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 630             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 631
 632   // Move low f64 and clear high bits.
 633   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 634             (SUBREG_TO_REG (i32 0),
 635              (VMOVSDrr (v2f64 (V_SET0)),
 636                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 637
 638   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 639             (SUBREG_TO_REG (i32 0),
 640              (VMOVSDrr (v2i64 (V_SET0)),
 641                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 642
 643   // Extract and store.
 644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 645                    addr:$dst),
 646             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 647   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 648                    addr:$dst),
 649             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 650
 651   // Shuffle with VMOVSS
 652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (VMOVSSrr (v4i32 VR128:$src1),
 654                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (VMOVSSrr (v4f32 VR128:$src1),
 657                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 658
 659   // 256-bit variants
 660   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 661             (SUBREG_TO_REG (i32 0),
 662               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 663                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 664               sub_xmm)>;
 665   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 666             (SUBREG_TO_REG (i32 0),
 667               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 668                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 669               sub_xmm)>;
 670
 671   // Shuffle with VMOVSD
 672   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 678   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 679             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 680
 681   // 256-bit variants
 682   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 683             (SUBREG_TO_REG (i32 0),
 684               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 685                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 686               sub_xmm)>;
 687   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 690                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 691               sub_xmm)>;
 692
 693
 694   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 695   // is during lowering, where it's not possible to recognize the fold cause
 696   // it has two uses through a bitcast. One use disappears at isel time and the
 697   // fold opportunity reappears.
 698   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 700   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 702   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 703             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 704   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 705             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 706 }
 707
 708 let Predicates = [UseSSE1] in {
 709   let AddedComplexity = 15 in {
 710   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 711   // MOVSS to the lower bits.
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 713             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 714   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 715             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 716   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 717             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 718   }
 719
 720   let AddedComplexity = 20 in {
 721   // MOVSSrm already zeros the high parts of the register.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 723             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 724   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 726   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 727             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 728   }
 729
 730   // Extract and store.
 731   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 732                    addr:$dst),
 733             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 734
 735   // Shuffle with MOVSS
 736   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 737             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 738   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 739             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 740 }
 741
 742 let Predicates = [UseSSE2] in {
 743   let AddedComplexity = 15 in {
 744   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 745   // MOVSD to the lower bits.
 746   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 747             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 748   }
 749
 750   let AddedComplexity = 20 in {
 751   // MOVSDrm already zeros the high parts of the register.
 752   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 753             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 754   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 755             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 756   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 757             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 758   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 759             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 760   def : Pat<(v2f64 (X86vzload addr:$src)),
 761             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 762   }
 763
 764   // Extract and store.
 765   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 766                    addr:$dst),
 767             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 768
 769   // Shuffle with MOVSD
 770   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 771             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 772   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 777             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 778
 779   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 780   // is during lowering, where it's not possible to recognize the fold cause
 781   // it has two uses through a bitcast. One use disappears at isel time and the
 782   // fold opportunity reappears.
 783   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 784             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 785   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 786             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 787   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 788             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 789   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 790             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 791 }
 792
 793 //===----------------------------------------------------------------------===//
 794 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 795 //===----------------------------------------------------------------------===//
 796
 797 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 798                             X86MemOperand x86memop, PatFrag ld_frag,
 799                             string asm, Domain d,
 800                             OpndItins itins,
 801                             bit IsReMaterializable = 1> {
 802 let neverHasSideEffects = 1 in
 803   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 804               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 805            Sched<[WriteMove]>;
 806 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 807   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 808               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 809                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 810            Sched<[WriteLoad]>;
 811 }
 812
 813 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 814                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 815                               TB, VEX;
 816 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 817                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 818                               TB, OpSize, VEX;
 819 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 820                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 821                               TB, VEX;
 822 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 823                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 824                               TB, OpSize, VEX;
 825
 826 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 827                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 828                               TB, VEX, VEX_L;
 829 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 830                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 831                               TB, OpSize, VEX, VEX_L;
 832 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 833                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 834                               TB, VEX, VEX_L;
 835 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 836                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 837                               TB, OpSize, VEX, VEX_L;
 838 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 839                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 840                               TB;
 841 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 842                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 843                               TB, OpSize;
 844 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 845                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 846                               TB;
 847 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 848                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 849                               TB, OpSize;
 850
 851 let SchedRW = [WriteStore] in {
 852 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 853                    "movaps\t{$src, $dst|$dst, $src}",
 854                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 855                    IIC_SSE_MOVA_P_MR>, VEX;
 856 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movapd\t{$src, $dst|$dst, $src}",
 858                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 859                    IIC_SSE_MOVA_P_MR>, VEX;
 860 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 861                    "movups\t{$src, $dst|$dst, $src}",
 862                    [(store (v4f32 VR128:$src), addr:$dst)],
 863                    IIC_SSE_MOVU_P_MR>, VEX;
 864 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 865                    "movupd\t{$src, $dst|$dst, $src}",
 866                    [(store (v2f64 VR128:$src), addr:$dst)],
 867                    IIC_SSE_MOVU_P_MR>, VEX;
 868 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 869                    "movaps\t{$src, $dst|$dst, $src}",
 870                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 871                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 872 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 873                    "movapd\t{$src, $dst|$dst, $src}",
 874                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 875                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 876 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 877                    "movups\t{$src, $dst|$dst, $src}",
 878                    [(store (v8f32 VR256:$src), addr:$dst)],
 879                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 880 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 881                    "movupd\t{$src, $dst|$dst, $src}",
 882                    [(store (v4f64 VR256:$src), addr:$dst)],
 883                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 884 } // SchedRW
 885
 886 // For disassembler
 887 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 888     SchedRW = [WriteMove] in {
 889   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 890                           (ins VR128:$src),
 891                           "movaps\t{$src, $dst|$dst, $src}", [],
 892                           IIC_SSE_MOVA_P_RR>, VEX;
 893   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 894                            (ins VR128:$src),
 895                            "movapd\t{$src, $dst|$dst, $src}", [],
 896                            IIC_SSE_MOVA_P_RR>, VEX;
 897   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 898                            (ins VR128:$src),
 899                            "movups\t{$src, $dst|$dst, $src}", [],
 900                            IIC_SSE_MOVU_P_RR>, VEX;
 901   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 902                            (ins VR128:$src),
 903                            "movupd\t{$src, $dst|$dst, $src}", [],
 904                            IIC_SSE_MOVU_P_RR>, VEX;
 905   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 906                             (ins VR256:$src),
 907                             "movaps\t{$src, $dst|$dst, $src}", [],
 908                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 909   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 910                             (ins VR256:$src),
 911                             "movapd\t{$src, $dst|$dst, $src}", [],
 912                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 913   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 914                             (ins VR256:$src),
 915                             "movups\t{$src, $dst|$dst, $src}", [],
 916                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 917   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 918                             (ins VR256:$src),
 919                             "movupd\t{$src, $dst|$dst, $src}", [],
 920                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 921 }
 922
 923 let Predicates = [HasAVX] in {
 924 def : Pat<(v8i32 (X86vzmovl
 925                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v4i64 (X86vzmovl
 928                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 def : Pat<(v8f32 (X86vzmovl
 931                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 932           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 933 def : Pat<(v4f64 (X86vzmovl
 934                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 935           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 936 }
 937
 938
 939 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 940           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 941 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 942           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 943
 944 let SchedRW = [WriteStore] in {
 945 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 946                    "movaps\t{$src, $dst|$dst, $src}",
 947                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 948                    IIC_SSE_MOVA_P_MR>;
 949 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 950                    "movapd\t{$src, $dst|$dst, $src}",
 951                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 952                    IIC_SSE_MOVA_P_MR>;
 953 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 954                    "movups\t{$src, $dst|$dst, $src}",
 955                    [(store (v4f32 VR128:$src), addr:$dst)],
 956                    IIC_SSE_MOVU_P_MR>;
 957 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 958                    "movupd\t{$src, $dst|$dst, $src}",
 959                    [(store (v2f64 VR128:$src), addr:$dst)],
 960                    IIC_SSE_MOVU_P_MR>;
 961 } // SchedRW
 962
 963 // For disassembler
 964 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 965     SchedRW = [WriteMove] in {
 966   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 967                          "movaps\t{$src, $dst|$dst, $src}", [],
 968                          IIC_SSE_MOVA_P_RR>;
 969   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 970                          "movapd\t{$src, $dst|$dst, $src}", [],
 971                          IIC_SSE_MOVA_P_RR>;
 972   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 973                          "movups\t{$src, $dst|$dst, $src}", [],
 974                          IIC_SSE_MOVU_P_RR>;
 975   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 976                          "movupd\t{$src, $dst|$dst, $src}", [],
 977                          IIC_SSE_MOVU_P_RR>;
 978 }
 979
 980 let Predicates = [HasAVX] in {
 981   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 982             (VMOVUPSmr addr:$dst, VR128:$src)>;
 983   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 984             (VMOVUPDmr addr:$dst, VR128:$src)>;
 985 }
 986
 987 let Predicates = [UseSSE1] in
 988   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 989             (MOVUPSmr addr:$dst, VR128:$src)>;
 990 let Predicates = [UseSSE2] in
 991   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 992             (MOVUPDmr addr:$dst, VR128:$src)>;
 993
 994 // Use vmovaps/vmovups for AVX integer load/store.
 995 let Predicates = [HasAVX] in {
 996   // 128-bit load/store
 997   def : Pat<(alignedloadv2i64 addr:$src),
 998             (VMOVAPSrm addr:$src)>;
 999   def : Pat<(loadv2i64 addr:$src),
1000             (VMOVUPSrm addr:$src)>;
1001
1002   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1003             (VMOVAPSmr addr:$dst, VR128:$src)>;
1004   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1005             (VMOVAPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1007             (VMOVAPSmr addr:$dst, VR128:$src)>;
1008   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1009             (VMOVAPSmr addr:$dst, VR128:$src)>;
1010   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1011             (VMOVUPSmr addr:$dst, VR128:$src)>;
1012   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1013             (VMOVUPSmr addr:$dst, VR128:$src)>;
1014   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1015             (VMOVUPSmr addr:$dst, VR128:$src)>;
1016   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1017             (VMOVUPSmr addr:$dst, VR128:$src)>;
1018
1019   // 256-bit load/store
1020   def : Pat<(alignedloadv4i64 addr:$src),
1021             (VMOVAPSYrm addr:$src)>;
1022   def : Pat<(loadv4i64 addr:$src),
1023             (VMOVUPSYrm addr:$src)>;
1024   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1025             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1026   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1027             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1028   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1029             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1030   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1031             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1032   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1033             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1034   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1035             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1036   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1037             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1038   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1039             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1040
1041   // Special patterns for storing subvector extracts of lower 128-bits
1042   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1043   def : Pat<(alignedstore (v2f64 (extract_subvector
1044                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1045             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1046   def : Pat<(alignedstore (v4f32 (extract_subvector
1047                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1048             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1049   def : Pat<(alignedstore (v2i64 (extract_subvector
1050                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1051             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1052   def : Pat<(alignedstore (v4i32 (extract_subvector
1053                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1054             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1055   def : Pat<(alignedstore (v8i16 (extract_subvector
1056                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1057             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1058   def : Pat<(alignedstore (v16i8 (extract_subvector
1059                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061
1062   def : Pat<(store (v2f64 (extract_subvector
1063                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1064             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1065   def : Pat<(store (v4f32 (extract_subvector
1066                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1067             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1068   def : Pat<(store (v2i64 (extract_subvector
1069                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1070             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1071   def : Pat<(store (v4i32 (extract_subvector
1072                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1073             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1074   def : Pat<(store (v8i16 (extract_subvector
1075                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1076             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1077   def : Pat<(store (v16i8 (extract_subvector
1078                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1079             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1080 }
1081
1082 // Use movaps / movups for SSE integer load / store (one byte shorter).
1083 // The instructions selected below are then converted to MOVDQA/MOVDQU
1084 // during the SSE domain pass.
1085 let Predicates = [UseSSE1] in {
1086   def : Pat<(alignedloadv2i64 addr:$src),
1087             (MOVAPSrm addr:$src)>;
1088   def : Pat<(loadv2i64 addr:$src),
1089             (MOVUPSrm addr:$src)>;
1090
1091   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1092             (MOVAPSmr addr:$dst, VR128:$src)>;
1093   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1094             (MOVAPSmr addr:$dst, VR128:$src)>;
1095   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1096             (MOVAPSmr addr:$dst, VR128:$src)>;
1097   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1098             (MOVAPSmr addr:$dst, VR128:$src)>;
1099   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1100             (MOVUPSmr addr:$dst, VR128:$src)>;
1101   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1102             (MOVUPSmr addr:$dst, VR128:$src)>;
1103   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1104             (MOVUPSmr addr:$dst, VR128:$src)>;
1105   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1106             (MOVUPSmr addr:$dst, VR128:$src)>;
1107 }
1108
1109 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1110 // bits are disregarded. FIXME: Set encoding to pseudo!
1111 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1112 let isCodeGenOnly = 1 in {
1113   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1114                          "movaps\t{$src, $dst|$dst, $src}",
1115                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1116                          IIC_SSE_MOVA_P_RM>, VEX;
1117   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1118                          "movapd\t{$src, $dst|$dst, $src}",
1119                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1120                          IIC_SSE_MOVA_P_RM>, VEX;
1121   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1122                        "movaps\t{$src, $dst|$dst, $src}",
1123                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1124                        IIC_SSE_MOVA_P_RM>;
1125   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1126                        "movapd\t{$src, $dst|$dst, $src}",
1127                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1128                        IIC_SSE_MOVA_P_RM>;
1129 }
1130 }
1131
1132 //===----------------------------------------------------------------------===//
1133 // SSE 1 & 2 - Move Low packed FP Instructions
1134 //===----------------------------------------------------------------------===//
1135
1136 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1137                                       string base_opc, string asm_opr,
1138                                       InstrItinClass itin> {
1139   def PSrm : PI<opc, MRMSrcMem,
1140          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1141          !strconcat(base_opc, "s", asm_opr),
1142      [(set VR128:$dst,
1143        (psnode VR128:$src1,
1144               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1145               itin, SSEPackedSingle>, TB,
1146      Sched<[WriteShuffleLd, ReadAfterLd]>;
1147
1148   def PDrm : PI<opc, MRMSrcMem,
1149          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1150          !strconcat(base_opc, "d", asm_opr),
1151      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1152                               (scalar_to_vector (loadf64 addr:$src2)))))],
1153               itin, SSEPackedDouble>, TB, OpSize,
1154      Sched<[WriteShuffleLd, ReadAfterLd]>;
1155
1156 }
1157
1158 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1159                                  string base_opc, InstrItinClass itin> {
1160   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1161                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1162                                     itin>, VEX_4V;
1163
1164 let Constraints = "$src1 = $dst" in
1165   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1166                                     "\t{$src2, $dst|$dst, $src2}",
1167                                     itin>;
1168 }
1169
1170 let AddedComplexity = 20 in {
1171   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1172                                     IIC_SSE_MOV_LH>;
1173 }
1174
1175 let SchedRW = [WriteStore] in {
1176 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1177                    "movlps\t{$src, $dst|$dst, $src}",
1178                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1179                                  (iPTR 0))), addr:$dst)],
1180                                  IIC_SSE_MOV_LH>, VEX;
1181 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1182                    "movlpd\t{$src, $dst|$dst, $src}",
1183                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1184                                  (iPTR 0))), addr:$dst)],
1185                                  IIC_SSE_MOV_LH>, VEX;
1186 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1187                    "movlps\t{$src, $dst|$dst, $src}",
1188                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1189                                  (iPTR 0))), addr:$dst)],
1190                                  IIC_SSE_MOV_LH>;
1191 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1192                    "movlpd\t{$src, $dst|$dst, $src}",
1193                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1194                                  (iPTR 0))), addr:$dst)],
1195                                  IIC_SSE_MOV_LH>;
1196 } // SchedRW
1197
1198 let Predicates = [HasAVX] in {
1199   // Shuffle with VMOVLPS
1200   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1201             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1202   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1203             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1204
1205   // Shuffle with VMOVLPD
1206   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1207             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1208   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1209             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1210
1211   // Store patterns
1212   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1213                    addr:$src1),
1214             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1215   def : Pat<(store (v4i32 (X86Movlps
1216                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1217             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1218   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1219                    addr:$src1),
1220             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1221   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1222                    addr:$src1),
1223             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1224 }
1225
1226 let Predicates = [UseSSE1] in {
1227   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1228   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1229                                  (iPTR 0))), addr:$src1),
1230             (MOVLPSmr addr:$src1, VR128:$src2)>;
1231
1232   // Shuffle with MOVLPS
1233   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1234             (MOVLPSrm VR128:$src1, addr:$src2)>;
1235   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1236             (MOVLPSrm VR128:$src1, addr:$src2)>;
1237   def : Pat<(X86Movlps VR128:$src1,
1238                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1239             (MOVLPSrm VR128:$src1, addr:$src2)>;
1240
1241   // Store patterns
1242   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1243                                       addr:$src1),
1244             (MOVLPSmr addr:$src1, VR128:$src2)>;
1245   def : Pat<(store (v4i32 (X86Movlps
1246                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1247                               addr:$src1),
1248             (MOVLPSmr addr:$src1, VR128:$src2)>;
1249 }
1250
1251 let Predicates = [UseSSE2] in {
1252   // Shuffle with MOVLPD
1253   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1254             (MOVLPDrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1256             (MOVLPDrm VR128:$src1, addr:$src2)>;
1257
1258   // Store patterns
1259   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1260                            addr:$src1),
1261             (MOVLPDmr addr:$src1, VR128:$src2)>;
1262   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1263                            addr:$src1),
1264             (MOVLPDmr addr:$src1, VR128:$src2)>;
1265 }
1266
1267 //===----------------------------------------------------------------------===//
1268 // SSE 1 & 2 - Move Hi packed FP Instructions
1269 //===----------------------------------------------------------------------===//
1270
1271 let AddedComplexity = 20 in {
1272   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1273                                     IIC_SSE_MOV_LH>;
1274 }
1275
1276 let SchedRW = [WriteStore] in {
1277 // v2f64 extract element 1 is always custom lowered to unpack high to low
1278 // and extract element 0 so the non-store version isn't too horrible.
1279 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1280                    "movhps\t{$src, $dst|$dst, $src}",
1281                    [(store (f64 (vector_extract
1282                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1283                                             (bc_v2f64 (v4f32 VR128:$src))),
1284                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1285 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1286                    "movhpd\t{$src, $dst|$dst, $src}",
1287                    [(store (f64 (vector_extract
1288                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1289                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1290 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1291                    "movhps\t{$src, $dst|$dst, $src}",
1292                    [(store (f64 (vector_extract
1293                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1294                                             (bc_v2f64 (v4f32 VR128:$src))),
1295                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1296 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1297                    "movhpd\t{$src, $dst|$dst, $src}",
1298                    [(store (f64 (vector_extract
1299                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1300                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1301 } // SchedRW
1302
1303 let Predicates = [HasAVX] in {
1304   // VMOVHPS patterns
1305   def : Pat<(X86Movlhps VR128:$src1,
1306                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1307             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1308   def : Pat<(X86Movlhps VR128:$src1,
1309                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1310             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1311
1312   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1313   // is during lowering, where it's not possible to recognize the load fold
1314   // cause it has two uses through a bitcast. One use disappears at isel time
1315   // and the fold opportunity reappears.
1316   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1317                       (scalar_to_vector (loadf64 addr:$src2)))),
1318             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1319 }
1320
1321 let Predicates = [UseSSE1] in {
1322   // MOVHPS patterns
1323   def : Pat<(X86Movlhps VR128:$src1,
1324                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1325             (MOVHPSrm VR128:$src1, addr:$src2)>;
1326   def : Pat<(X86Movlhps VR128:$src1,
1327                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1328             (MOVHPSrm VR128:$src1, addr:$src2)>;
1329 }
1330
1331 let Predicates = [UseSSE2] in {
1332   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1333   // is during lowering, where it's not possible to recognize the load fold
1334   // cause it has two uses through a bitcast. One use disappears at isel time
1335   // and the fold opportunity reappears.
1336   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1337                       (scalar_to_vector (loadf64 addr:$src2)))),
1338             (MOVHPDrm VR128:$src1, addr:$src2)>;
1339 }
1340
1341 //===----------------------------------------------------------------------===//
1342 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1343 //===----------------------------------------------------------------------===//
1344
1345 let AddedComplexity = 20, Predicates = [UseAVX] in {
1346   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1347                                        (ins VR128:$src1, VR128:$src2),
1348                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1349                       [(set VR128:$dst,
1350                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1351                         IIC_SSE_MOV_LH>,
1352                       VEX_4V, Sched<[WriteShuffle]>;
1353   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1354                                        (ins VR128:$src1, VR128:$src2),
1355                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1356                       [(set VR128:$dst,
1357                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1358                         IIC_SSE_MOV_LH>,
1359                       VEX_4V, Sched<[WriteShuffle]>;
1360 }
1361 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1362   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1363                                        (ins VR128:$src1, VR128:$src2),
1364                       "movlhps\t{$src2, $dst|$dst, $src2}",
1365                       [(set VR128:$dst,
1366                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1367                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1368   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1369                                        (ins VR128:$src1, VR128:$src2),
1370                       "movhlps\t{$src2, $dst|$dst, $src2}",
1371                       [(set VR128:$dst,
1372                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1373                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1374 }
1375
1376 let Predicates = [UseAVX] in {
1377   // MOVLHPS patterns
1378   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1379             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1380   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1381             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1382
1383   // MOVHLPS patterns
1384   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1385             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1386 }
1387
1388 let Predicates = [UseSSE1] in {
1389   // MOVLHPS patterns
1390   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1391             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1392   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1393             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1394
1395   // MOVHLPS patterns
1396   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1397             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1398 }
1399
1400 //===----------------------------------------------------------------------===//
1401 // SSE 1 & 2 - Conversion Instructions
1402 //===----------------------------------------------------------------------===//
1403
1404 def SSE_CVT_PD : OpndItins<
1405   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1406 >;
1407
1408 let Sched = WriteCvtI2F in
1409 def SSE_CVT_PS : OpndItins<
1410   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1411 >;
1412
1413 let Sched = WriteCvtI2F in
1414 def SSE_CVT_Scalar : OpndItins<
1415   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1416 >;
1417
1418 let Sched = WriteCvtF2I in
1419 def SSE_CVT_SS2SI_32 : OpndItins<
1420   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1421 >;
1422
1423 let Sched = WriteCvtF2I in
1424 def SSE_CVT_SS2SI_64 : OpndItins<
1425   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1426 >;
1427
1428 let Sched = WriteCvtF2I in
1429 def SSE_CVT_SD2SI : OpndItins<
1430   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1431 >;
1432
1433 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1434                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1435                      string asm, OpndItins itins> {
1436   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1437                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1438                         itins.rr>, Sched<[itins.Sched]>;
1439   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1440                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1441                         itins.rm>, Sched<[itins.Sched.Folded]>;
1442 }
1443
1444 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1445                        X86MemOperand x86memop, string asm, Domain d,
1446                        OpndItins itins> {
1447 let neverHasSideEffects = 1 in {
1448   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1449              [], itins.rr, d>, Sched<[itins.Sched]>;
1450   let mayLoad = 1 in
1451   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1452              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1453 }
1454 }
1455
1456 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1457                           X86MemOperand x86memop, string asm> {
1458 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1459   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1460               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1461            Sched<[WriteCvtI2F]>;
1462   let mayLoad = 1 in
1463   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1464               (ins DstRC:$src1, x86memop:$src),
1465               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1466            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1467 } // neverHasSideEffects = 1
1468 }
1469
1470 let Predicates = [UseAVX] in {
1471 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1472                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1473                                 SSE_CVT_SS2SI_32>,
1474                                 XS, VEX, VEX_LIG;
1475 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1476                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1477                                 SSE_CVT_SS2SI_64>,
1478                                 XS, VEX, VEX_W, VEX_LIG;
1479 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1480                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1481                                 SSE_CVT_SD2SI>,
1482                                 XD, VEX, VEX_LIG;
1483 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1484                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1485                                 SSE_CVT_SD2SI>,
1486                                 XD, VEX, VEX_W, VEX_LIG;
1487
1488 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1489                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1490 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1491                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1492 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1493                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1494 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1495                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1496 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1497                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1498 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1499                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1500 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1501                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1502 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1503                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1504 }
1505 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1506 // register, but the same isn't true when only using memory operands,
1507 // provide other assembly "l" and "q" forms to address this explicitly
1508 // where appropriate to do so.
1509 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1510                                   XS, VEX_4V, VEX_LIG;
1511 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1512                                   XS, VEX_4V, VEX_W, VEX_LIG;
1513 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1514                                   XD, VEX_4V, VEX_LIG;
1515 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1516                                   XD, VEX_4V, VEX_W, VEX_LIG;
1517
1518 let Predicates = [UseAVX] in {
1519   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1520                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1521   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1522                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1523
1524   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1525             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1526   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1527             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1528   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1529             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1530   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1531             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1532
1533   def : Pat<(f32 (sint_to_fp GR32:$src)),
1534             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1535   def : Pat<(f32 (sint_to_fp GR64:$src)),
1536             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1537   def : Pat<(f64 (sint_to_fp GR32:$src)),
1538             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1539   def : Pat<(f64 (sint_to_fp GR64:$src)),
1540             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1541 }
1542
1543 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1544                       "cvttss2si\t{$src, $dst|$dst, $src}",
1545                       SSE_CVT_SS2SI_32>, XS;
1546 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1547                       "cvttss2si\t{$src, $dst|$dst, $src}",
1548                       SSE_CVT_SS2SI_64>, XS, REX_W;
1549 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1550                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1551                       SSE_CVT_SD2SI>, XD;
1552 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1553                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1554                       SSE_CVT_SD2SI>, XD, REX_W;
1555 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1556                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1557                       SSE_CVT_Scalar>, XS;
1558 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1559                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1560                       SSE_CVT_Scalar>, XS, REX_W;
1561 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1562                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1563                       SSE_CVT_Scalar>, XD;
1564 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1565                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1566                       SSE_CVT_Scalar>, XD, REX_W;
1567
1568 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1569                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1570 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1571                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1572 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1573                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1574 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1575                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1576 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1577                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1578 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1579                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1580 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1581                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1582 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1583                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1584
1585 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1586                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1587 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1588                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1589
1590 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1591 // and/or XMM operand(s).
1592
1593 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1594                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1595                          string asm, OpndItins itins> {
1596   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1598               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1599            Sched<[itins.Sched]>;
1600   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1601               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1602               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1603            Sched<[itins.Sched.Folded]>;
1604 }
1605
1606 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1607                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1608                     PatFrag ld_frag, string asm, OpndItins itins,
1609                     bit Is2Addr = 1> {
1610   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1611               !if(Is2Addr,
1612                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1613                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1614               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1615               itins.rr>, Sched<[itins.Sched]>;
1616   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1617               (ins DstRC:$src1, x86memop:$src2),
1618               !if(Is2Addr,
1619                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1620                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1621               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1622               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1623 }
1624
1625 let Predicates = [UseAVX] in {
1626 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1627                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1628                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1629 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1630                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1631                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1632 }
1633 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1634                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1635 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1636                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1637
1638
1639 let isCodeGenOnly = 1 in {
1640   let Predicates = [UseAVX] in {
1641   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1642             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1643             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1644   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1645             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1646             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1647             VEX_W;
1648   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1649             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1650             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1651   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1652             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1653             SSE_CVT_Scalar, 0>, XD,
1654             VEX_4V, VEX_W;
1655   }
1656   let Constraints = "$src1 = $dst" in {
1657     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1658                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1659                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1660     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1661                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1662                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1663     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1664                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1665                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1666     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1667                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1668                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1669   }
1670 } // isCodeGenOnly = 1
1671
1672 /// SSE 1 Only
1673
1674 // Aliases for intrinsics
1675 let isCodeGenOnly = 1 in {
1676 let Predicates = [UseAVX] in {
1677 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1678                                     ssmem, sse_load_f32, "cvttss2si",
1679                                     SSE_CVT_SS2SI_32>, XS, VEX;
1680 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1681                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1682                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1683                                    XS, VEX, VEX_W;
1684 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1685                                     sdmem, sse_load_f64, "cvttsd2si",
1686                                     SSE_CVT_SD2SI>, XD, VEX;
1687 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1688                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1689                                   "cvttsd2si", SSE_CVT_SD2SI>,
1690                                   XD, VEX, VEX_W;
1691 }
1692 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1693                                     ssmem, sse_load_f32, "cvttss2si",
1694                                     SSE_CVT_SS2SI_32>, XS;
1695 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1696                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1697                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1698 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1699                                     sdmem, sse_load_f64, "cvttsd2si",
1700                                     SSE_CVT_SD2SI>, XD;
1701 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1702                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1703                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1704 } // isCodeGenOnly = 1
1705
1706 let Predicates = [UseAVX] in {
1707 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1708                                   ssmem, sse_load_f32, "cvtss2si",
1709                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1710 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1711                                   ssmem, sse_load_f32, "cvtss2si",
1712                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1713 }
1714 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1715                                ssmem, sse_load_f32, "cvtss2si",
1716                                SSE_CVT_SS2SI_32>, XS;
1717 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1718                                  ssmem, sse_load_f32, "cvtss2si",
1719                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1720
1721 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1722                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1723                                SSEPackedSingle, SSE_CVT_PS>,
1724                                TB, VEX, Requires<[HasAVX]>;
1725 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1726                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1727                                SSEPackedSingle, SSE_CVT_PS>,
1728                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1729
1730 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1731                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1732                             SSEPackedSingle, SSE_CVT_PS>,
1733                             TB, Requires<[UseSSE2]>;
1734
1735 let Predicates = [UseAVX] in {
1736 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1737                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1738 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1739                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1740 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1741                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1742 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1743                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1744 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1745                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1746 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1747                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1748 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1749                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1750 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1751                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1752 }
1753
1754 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1755                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1756 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1757                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1758 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1759                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1760 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1761                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1762 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1763                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1764 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1765                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1766 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1767                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1768 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1769                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1770
1771 /// SSE 2 Only
1772
1773 // Convert scalar double to scalar single
1774 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1775 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1776                        (ins FR64:$src1, FR64:$src2),
1777                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1778                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1779                       Sched<[WriteCvtF2F]>;
1780 let mayLoad = 1 in
1781 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1782                        (ins FR64:$src1, f64mem:$src2),
1783                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1784                       [], IIC_SSE_CVT_Scalar_RM>,
1785                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1786                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1787 }
1788
1789 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1790           Requires<[UseAVX]>;
1791
1792 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1793                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1794                       [(set FR32:$dst, (fround FR64:$src))],
1795                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1796 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1797                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1798                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1799                       IIC_SSE_CVT_Scalar_RM>,
1800                       XD,
1801                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1802
1803 let isCodeGenOnly = 1 in {
1804 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1805                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1806                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1807                        [(set VR128:$dst,
1808                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1809                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1810                        Sched<[WriteCvtF2F]>;
1811 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1812                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1813                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1815                                           VR128:$src1, sse_load_f64:$src2))],
1816                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1817                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1818
1819 let Constraints = "$src1 = $dst" in {
1820 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1821                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1822                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1823                        [(set VR128:$dst,
1824                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1825                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1826                        Sched<[WriteCvtF2F]>;
1827 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1828                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1829                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1830                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1831                                           VR128:$src1, sse_load_f64:$src2))],
1832                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1833                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1834 }
1835 } // isCodeGenOnly = 1
1836
1837 // Convert scalar single to scalar double
1838 // SSE2 instructions with XS prefix
1839 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1840 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1841                     (ins FR32:$src1, FR32:$src2),
1842                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1843                     [], IIC_SSE_CVT_Scalar_RR>,
1844                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1845                     Sched<[WriteCvtF2F]>;
1846 let mayLoad = 1 in
1847 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1848                     (ins FR32:$src1, f32mem:$src2),
1849                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1850                     [], IIC_SSE_CVT_Scalar_RM>,
1851                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1852                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1853 }
1854
1855 def : Pat<(f64 (fextend FR32:$src)),
1856     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1857 def : Pat<(fextend (loadf32 addr:$src)),
1858     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1859
1860 def : Pat<(extloadf32 addr:$src),
1861     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1862     Requires<[UseAVX, OptForSize]>;
1863 def : Pat<(extloadf32 addr:$src),
1864     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1865     Requires<[UseAVX, OptForSpeed]>;
1866
1867 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1868                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1869                    [(set FR64:$dst, (fextend FR32:$src))],
1870                    IIC_SSE_CVT_Scalar_RR>, XS,
1871                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1872 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1873                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1874                    [(set FR64:$dst, (extloadf32 addr:$src))],
1875                    IIC_SSE_CVT_Scalar_RM>, XS,
1876                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1877
1878 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1879 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1880 // combine.
1881 // Since these loads aren't folded into the fextend, we have to match it
1882 // explicitly here.
1883 def : Pat<(fextend (loadf32 addr:$src)),
1884           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1885 def : Pat<(extloadf32 addr:$src),
1886           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1887
1888 let isCodeGenOnly = 1 in {
1889 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1890                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1891                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1892                     [(set VR128:$dst,
1893                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1894                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1895                     Sched<[WriteCvtF2F]>;
1896 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1897                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1898                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1899                     [(set VR128:$dst,
1900                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1901                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1902                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1903 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1904 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1905                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1906                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1907                     [(set VR128:$dst,
1908                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1909                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1910                     Sched<[WriteCvtF2F]>;
1911 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1912                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1913                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1914                     [(set VR128:$dst,
1915                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1916                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1917                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1918 }
1919 } // isCodeGenOnly = 1
1920
1921 // Convert packed single/double fp to doubleword
1922 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1923                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1924                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1925                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1926 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1927                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1928                        [(set VR128:$dst,
1929                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1930                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1931 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1932                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1933                         [(set VR256:$dst,
1934                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1935                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1936 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1937                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1938                         [(set VR256:$dst,
1939                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1940                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1941 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1942                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1943                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1944                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1945 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1946                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1947                      [(set VR128:$dst,
1948                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1949                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1950
1951
1952 // Convert Packed Double FP to Packed DW Integers
1953 let Predicates = [HasAVX] in {
1954 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1955 // register, but the same isn't true when using memory operands instead.
1956 // Provide other assembly rr and rm forms to address this explicitly.
1957 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1958                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1959                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1960                        VEX, Sched<[WriteCvtF2I]>;
1961
1962 // XMM only
1963 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1964                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1965 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1966                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1967                        [(set VR128:$dst,
1968                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
1969                        Sched<[WriteCvtF2ILd]>;
1970
1971 // YMM only
1972 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1973                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1974                        [(set VR128:$dst,
1975                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1976                        Sched<[WriteCvtF2I]>;
1977 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1978                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1979                        [(set VR128:$dst,
1980                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
1981                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1982 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1983                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1984 }
1985
1986 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1987                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1988                       [(set VR128:$dst,
1989                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1990                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1991 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1992                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1993                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1994                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1995
1996 // Convert with truncation packed single/double fp to doubleword
1997 // SSE2 packed instructions with XS prefix
1998 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2000                          [(set VR128:$dst,
2001                            (int_x86_sse2_cvttps2dq VR128:$src))],
2002                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2003 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2004                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2005                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2006                                             (loadv4f32 addr:$src)))],
2007                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2008 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2009                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2010                           [(set VR256:$dst,
2011                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2012                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2013 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2014                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2015                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2016                                              (loadv8f32 addr:$src)))],
2017                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2018                           Sched<[WriteCvtF2ILd]>;
2019
2020 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2021                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2022                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2023                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2024 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2025                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2026                        [(set VR128:$dst,
2027                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2028                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2029
2030 let Predicates = [HasAVX] in {
2031   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2032             (VCVTDQ2PSrr VR128:$src)>;
2033   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2034             (VCVTDQ2PSrm addr:$src)>;
2035
2036   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2037             (VCVTDQ2PSrr VR128:$src)>;
2038   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2039             (VCVTDQ2PSrm addr:$src)>;
2040
2041   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2042             (VCVTTPS2DQrr VR128:$src)>;
2043   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2044             (VCVTTPS2DQrm addr:$src)>;
2045
2046   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2047             (VCVTDQ2PSYrr VR256:$src)>;
2048   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2049             (VCVTDQ2PSYrm addr:$src)>;
2050
2051   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2052             (VCVTTPS2DQYrr VR256:$src)>;
2053   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2054             (VCVTTPS2DQYrm addr:$src)>;
2055 }
2056
2057 let Predicates = [UseSSE2] in {
2058   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2059             (CVTDQ2PSrr VR128:$src)>;
2060   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2061             (CVTDQ2PSrm addr:$src)>;
2062
2063   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2064             (CVTDQ2PSrr VR128:$src)>;
2065   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2066             (CVTDQ2PSrm addr:$src)>;
2067
2068   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2069             (CVTTPS2DQrr VR128:$src)>;
2070   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2071             (CVTTPS2DQrm addr:$src)>;
2072 }
2073
2074 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2075                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2076                         [(set VR128:$dst,
2077                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2078                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2079
2080 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2081 // register, but the same isn't true when using memory operands instead.
2082 // Provide other assembly rr and rm forms to address this explicitly.
2083
2084 // XMM only
2085 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2086                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2087 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2088                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2089                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2090                                             (loadv2f64 addr:$src)))],
2091                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2092
2093 // YMM only
2094 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2095                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2096                          [(set VR128:$dst,
2097                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2098                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2099 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2100                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2101                          [(set VR128:$dst,
2102                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2103                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2104 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2105                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2106
2107 let Predicates = [HasAVX] in {
2108   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2109             (VCVTTPD2DQYrr VR256:$src)>;
2110   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2111             (VCVTTPD2DQYrm addr:$src)>;
2112 } // Predicates = [HasAVX]
2113
2114 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2115                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2116                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2117                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2118 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2119                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2120                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2121                                         (memopv2f64 addr:$src)))],
2122                                         IIC_SSE_CVT_PD_RM>,
2123                       Sched<[WriteCvtF2ILd]>;
2124
2125 // Convert packed single to packed double
2126 let Predicates = [HasAVX] in {
2127                   // SSE2 instructions without OpSize prefix
2128 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2129                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2130                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2131                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2132 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2133                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2134                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2135                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2136 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2137                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2138                      [(set VR256:$dst,
2139                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2140                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2141 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2142                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2143                      [(set VR256:$dst,
2144                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2145                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2146 }
2147
2148 let Predicates = [UseSSE2] in {
2149 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2150                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2151                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2152                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2153 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2154                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2155                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2156                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2157 }
2158
2159 // Convert Packed DW Integers to Packed Double FP
2160 let Predicates = [HasAVX] in {
2161 let neverHasSideEffects = 1, mayLoad = 1 in
2162 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2163                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2164                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2165 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2166                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2167                      [(set VR128:$dst,
2168                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2169                    Sched<[WriteCvtI2F]>;
2170 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2171                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2172                      [(set VR256:$dst,
2173                        (int_x86_avx_cvtdq2_pd_256
2174                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2175                     Sched<[WriteCvtI2FLd]>;
2176 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2177                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2178                      [(set VR256:$dst,
2179                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2180                     Sched<[WriteCvtI2F]>;
2181 }
2182
2183 let neverHasSideEffects = 1, mayLoad = 1 in
2184 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2185                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2186                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2187 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2188                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2189                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2190                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2191
2192 // AVX 256-bit register conversion intrinsics
2193 let Predicates = [HasAVX] in {
2194   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2195             (VCVTDQ2PDYrr VR128:$src)>;
2196   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2197             (VCVTDQ2PDYrm addr:$src)>;
2198 } // Predicates = [HasAVX]
2199
2200 // Convert packed double to packed single
2201 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2202 // register, but the same isn't true when using memory operands instead.
2203 // Provide other assembly rr and rm forms to address this explicitly.
2204 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2205                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2206                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2207                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2208
2209 // XMM only
2210 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2211                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2212 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2213                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2214                         [(set VR128:$dst,
2215                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2216                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2217
2218 // YMM only
2219 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2220                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2221                         [(set VR128:$dst,
2222                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2223                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2224 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2225                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2226                         [(set VR128:$dst,
2227                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2228                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2229 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2230                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2231
2232 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2233                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2234                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2235                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2236 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2237                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2238                      [(set VR128:$dst,
2239                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2240                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2241
2242
2243 // AVX 256-bit register conversion intrinsics
2244 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2245 // whenever possible to avoid declaring two versions of each one.
2246 let Predicates = [HasAVX] in {
2247   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2248             (VCVTDQ2PSYrr VR256:$src)>;
2249   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2250             (VCVTDQ2PSYrm addr:$src)>;
2251
2252   // Match fround and fextend for 128/256-bit conversions
2253   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2254             (VCVTPD2PSrr VR128:$src)>;
2255   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2256             (VCVTPD2PSXrm addr:$src)>;
2257   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2258             (VCVTPD2PSYrr VR256:$src)>;
2259   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2260             (VCVTPD2PSYrm addr:$src)>;
2261
2262   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2263             (VCVTPS2PDrr VR128:$src)>;
2264   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2265             (VCVTPS2PDYrr VR128:$src)>;
2266   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2267             (VCVTPS2PDYrm addr:$src)>;
2268 }
2269
2270 let Predicates = [UseSSE2] in {
2271   // Match fround and fextend for 128 conversions
2272   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2273             (CVTPD2PSrr VR128:$src)>;
2274   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2275             (CVTPD2PSrm addr:$src)>;
2276
2277   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2278             (CVTPS2PDrr VR128:$src)>;
2279 }
2280
2281 //===----------------------------------------------------------------------===//
2282 // SSE 1 & 2 - Compare Instructions
2283 //===----------------------------------------------------------------------===//
2284
2285 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2286 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2287                             Operand CC, SDNode OpNode, ValueType VT,
2288                             PatFrag ld_frag, string asm, string asm_alt,
2289                             OpndItins itins> {
2290   def rr : SIi8<0xC2, MRMSrcReg,
2291                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2292                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2293                 itins.rr>, Sched<[itins.Sched]>;
2294   def rm : SIi8<0xC2, MRMSrcMem,
2295                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2296                 [(set RC:$dst, (OpNode (VT RC:$src1),
2297                                          (ld_frag addr:$src2), imm:$cc))],
2298                                          itins.rm>,
2299            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2300
2301   // Accept explicit immediate argument form instead of comparison code.
2302   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2303     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2304                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2305                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2306     let mayLoad = 1 in
2307     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2308                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2309                       IIC_SSE_ALU_F32S_RM>,
2310                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2311   }
2312 }
2313
2314 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2315                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2316                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2317                  SSE_ALU_F32S>,
2318                  XS, VEX_4V, VEX_LIG;
2319 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2320                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2321                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2322                  SSE_ALU_F32S>, // same latency as 32 bit compare
2323                  XD, VEX_4V, VEX_LIG;
2324
2325 let Constraints = "$src1 = $dst" in {
2326   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2327                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2328                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2329                   XS;
2330   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2331                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2332                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2333                   SSE_ALU_F64S>,
2334                   XD;
2335 }
2336
2337 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2338                          Intrinsic Int, string asm, OpndItins itins> {
2339   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2340                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2341                         [(set VR128:$dst, (Int VR128:$src1,
2342                                                VR128:$src, imm:$cc))],
2343                                                itins.rr>,
2344            Sched<[itins.Sched]>;
2345   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2346                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2347                         [(set VR128:$dst, (Int VR128:$src1,
2348                                                (load addr:$src), imm:$cc))],
2349                                                itins.rm>,
2350            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2351 }
2352
2353 let isCodeGenOnly = 1 in {
2354   // Aliases to match intrinsics which expect XMM operand(s).
2355   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2356                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2357                        SSE_ALU_F32S>,
2358                        XS, VEX_4V;
2359   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2360                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2361                        SSE_ALU_F32S>, // same latency as f32
2362                        XD, VEX_4V;
2363   let Constraints = "$src1 = $dst" in {
2364     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2365                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2366                          SSE_ALU_F32S>, XS;
2367     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2368                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2369                          SSE_ALU_F64S>,
2370                          XD;
2371 }
2372 }
2373
2374
2375 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2376 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2377                             ValueType vt, X86MemOperand x86memop,
2378                             PatFrag ld_frag, string OpcodeStr> {
2379   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2380                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2381                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2382                      IIC_SSE_COMIS_RR>,
2383           Sched<[WriteFAdd]>;
2384   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2385                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2386                      [(set EFLAGS, (OpNode (vt RC:$src1),
2387                                            (ld_frag addr:$src2)))],
2388                                            IIC_SSE_COMIS_RM>,
2389           Sched<[WriteFAddLd, ReadAfterLd]>;
2390 }
2391
2392 let Defs = [EFLAGS] in {
2393   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2394                                   "ucomiss">, TB, VEX, VEX_LIG;
2395   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2396                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2397   let Pattern = []<dag> in {
2398     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2399                                     "comiss">, TB, VEX, VEX_LIG;
2400     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2401                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2402   }
2403
2404   let isCodeGenOnly = 1 in {
2405     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2406                               load, "ucomiss">, TB, VEX;
2407     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2408                               load, "ucomisd">, TB, OpSize, VEX;
2409
2410     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2411                               load, "comiss">, TB, VEX;
2412     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2413                               load, "comisd">, TB, OpSize, VEX;
2414   }
2415   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2416                                   "ucomiss">, TB;
2417   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2418                                   "ucomisd">, TB, OpSize;
2419
2420   let Pattern = []<dag> in {
2421     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2422                                     "comiss">, TB;
2423     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2424                                     "comisd">, TB, OpSize;
2425   }
2426
2427   let isCodeGenOnly = 1 in {
2428     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2429                                 load, "ucomiss">, TB;
2430     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2431                                 load, "ucomisd">, TB, OpSize;
2432
2433     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2434                                     "comiss">, TB;
2435     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2436                                     "comisd">, TB, OpSize;
2437   }
2438 } // Defs = [EFLAGS]
2439
2440 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2441 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2442                             Operand CC, Intrinsic Int, string asm,
2443                             string asm_alt, Domain d,
2444                             OpndItins itins = SSE_ALU_F32P> {
2445   def rri : PIi8<0xC2, MRMSrcReg,
2446              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2447              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2448              itins.rr, d>,
2449             Sched<[WriteFAdd]>;
2450   def rmi : PIi8<0xC2, MRMSrcMem,
2451              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2452              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2453              itins.rm, d>,
2454             Sched<[WriteFAddLd, ReadAfterLd]>;
2455
2456   // Accept explicit immediate argument form instead of comparison code.
2457   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2458     def rri_alt : PIi8<0xC2, MRMSrcReg,
2459                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2460                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2461     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2462                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2463                asm_alt, [], itins.rm, d>,
2464                Sched<[WriteFAddLd, ReadAfterLd]>;
2465   }
2466 }
2467
2468 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2469                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2470                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2471                SSEPackedSingle>, TB, VEX_4V;
2472 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2473                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2474                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2475                SSEPackedDouble>, TB, OpSize, VEX_4V;
2476 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2477                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2478                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2479                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2480 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2481                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2482                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2483                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2484 let Constraints = "$src1 = $dst" in {
2485   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2486                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2487                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2488                  SSEPackedSingle, SSE_ALU_F32P>, TB;
2489   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2490                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2491                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2492                  SSEPackedDouble, SSE_ALU_F64P>, TB, OpSize;
2493 }
2494
2495 let Predicates = [HasAVX] in {
2496 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2497           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2498 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2499           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2500 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2501           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2502 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2503           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2504
2505 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2506           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2507 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2508           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2509 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2510           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2511 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2512           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2513 }
2514
2515 let Predicates = [UseSSE1] in {
2516 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2517           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2518 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2519           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2520 }
2521
2522 let Predicates = [UseSSE2] in {
2523 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2524           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2525 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2526           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2527 }
2528
2529 //===----------------------------------------------------------------------===//
2530 // SSE 1 & 2 - Shuffle Instructions
2531 //===----------------------------------------------------------------------===//
2532
2533 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2534 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2535                          ValueType vt, string asm, PatFrag mem_frag,
2536                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2537   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2538                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2539                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2540                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2541             Sched<[WriteShuffleLd, ReadAfterLd]>;
2542   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2543     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2544                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2545                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2546                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2547               Sched<[WriteShuffle]>;
2548 }
2549
2550 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2551            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2552            loadv4f32, SSEPackedSingle>, TB, VEX_4V;
2553 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2554            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2555            loadv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2556 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2557            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2558            loadv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2559 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2560            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2561            loadv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2562
2563 let Constraints = "$src1 = $dst" in {
2564   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2565                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2566                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2567                     TB;
2568   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2569                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2570                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2571                     TB, OpSize;
2572 }
2573
2574 let Predicates = [HasAVX] in {
2575   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2576                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2577             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2578   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2579             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2580
2581   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2582                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2583             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2584   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2585             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2586
2587   // 256-bit patterns
2588   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2589             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2590   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2591                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2592             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2593
2594   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2595             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2596   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2597                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2598             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2599 }
2600
2601 let Predicates = [UseSSE1] in {
2602   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2603                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2604             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2605   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2606             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2607 }
2608
2609 let Predicates = [UseSSE2] in {
2610   // Generic SHUFPD patterns
2611   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2612                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2613             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2614   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2615             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2616 }
2617
2618 //===----------------------------------------------------------------------===//
2619 // SSE 1 & 2 - Unpack Instructions
2620 //===----------------------------------------------------------------------===//
2621
2622 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2623 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2624                                    PatFrag mem_frag, RegisterClass RC,
2625                                    X86MemOperand x86memop, string asm,
2626                                    Domain d> {
2627     def rr : PI<opc, MRMSrcReg,
2628                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2629                 asm, [(set RC:$dst,
2630                            (vt (OpNode RC:$src1, RC:$src2)))],
2631                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2632     def rm : PI<opc, MRMSrcMem,
2633                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2634                 asm, [(set RC:$dst,
2635                            (vt (OpNode RC:$src1,
2636                                        (mem_frag addr:$src2))))],
2637                                        IIC_SSE_UNPCK, d>,
2638              Sched<[WriteShuffleLd, ReadAfterLd]>;
2639 }
2640
2641 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2642       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2643                      SSEPackedSingle>, TB, VEX_4V;
2644 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2645       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2646                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2647 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2648       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2649                      SSEPackedSingle>, TB, VEX_4V;
2650 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2651       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2652                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2653
2654 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2655       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2656                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2657 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2658       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2659                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2660 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2661       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2662                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2663 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2664       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2665                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2666
2667 let Constraints = "$src1 = $dst" in {
2668   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2669         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2670                        SSEPackedSingle>, TB;
2671   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2672         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2673                        SSEPackedDouble>, TB, OpSize;
2674   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2675         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2676                        SSEPackedSingle>, TB;
2677   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2678         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2679                        SSEPackedDouble>, TB, OpSize;
2680 } // Constraints = "$src1 = $dst"
2681
2682 let Predicates = [HasAVX1Only] in {
2683   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2684             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2685   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2686             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2687   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2688             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2689   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2690             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2691
2692   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2693             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2694   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2695             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2696   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2697             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2698   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2699             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2700 }
2701
2702 let Predicates = [HasAVX] in {
2703   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2704   // problem is during lowering, where it's not possible to recognize the load
2705   // fold cause it has two uses through a bitcast. One use disappears at isel
2706   // time and the fold opportunity reappears.
2707   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2708             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2709 }
2710
2711 let Predicates = [UseSSE2] in {
2712   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2713   // problem is during lowering, where it's not possible to recognize the load
2714   // fold cause it has two uses through a bitcast. One use disappears at isel
2715   // time and the fold opportunity reappears.
2716   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2717             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2718 }
2719
2720 //===----------------------------------------------------------------------===//
2721 // SSE 1 & 2 - Extract Floating-Point Sign mask
2722 //===----------------------------------------------------------------------===//
2723
2724 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2725 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2726                                 Domain d> {
2727   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2728               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2729               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2730               Sched<[WriteVecLogic]>;
2731 }
2732
2733 let Predicates = [HasAVX] in {
2734   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2735                                         "movmskps", SSEPackedSingle>, TB, VEX;
2736   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2737                                         "movmskpd", SSEPackedDouble>, TB,
2738                                         OpSize, VEX;
2739   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2740                                         "movmskps", SSEPackedSingle>, TB,
2741                                         VEX, VEX_L;
2742   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2743                                         "movmskpd", SSEPackedDouble>, TB,
2744                                         OpSize, VEX, VEX_L;
2745
2746   def : Pat<(i32 (X86fgetsign FR32:$src)),
2747             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2748   def : Pat<(i64 (X86fgetsign FR32:$src)),
2749             (SUBREG_TO_REG (i64 0),
2750              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2751   def : Pat<(i32 (X86fgetsign FR64:$src)),
2752             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2753   def : Pat<(i64 (X86fgetsign FR64:$src)),
2754             (SUBREG_TO_REG (i64 0),
2755              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2756 }
2757
2758 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2759                                      SSEPackedSingle>, TB;
2760 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2761                                      SSEPackedDouble>, TB, OpSize;
2762
2763 def : Pat<(i32 (X86fgetsign FR32:$src)),
2764           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2765       Requires<[UseSSE1]>;
2766 def : Pat<(i64 (X86fgetsign FR32:$src)),
2767           (SUBREG_TO_REG (i64 0),
2768            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2769       Requires<[UseSSE1]>;
2770 def : Pat<(i32 (X86fgetsign FR64:$src)),
2771           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2772       Requires<[UseSSE2]>;
2773 def : Pat<(i64 (X86fgetsign FR64:$src)),
2774           (SUBREG_TO_REG (i64 0),
2775            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2776       Requires<[UseSSE2]>;
2777
2778 //===---------------------------------------------------------------------===//
2779 // SSE2 - Packed Integer Logical Instructions
2780 //===---------------------------------------------------------------------===//
2781
2782 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2783
2784 /// PDI_binop_rm - Simple SSE2 binary operator.
2785 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2786                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2787                         X86MemOperand x86memop, OpndItins itins,
2788                         bit IsCommutable, bit Is2Addr> {
2789   let isCommutable = IsCommutable in
2790   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2791        (ins RC:$src1, RC:$src2),
2792        !if(Is2Addr,
2793            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2794            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2795        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2796        Sched<[itins.Sched]>;
2797   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2798        (ins RC:$src1, x86memop:$src2),
2799        !if(Is2Addr,
2800            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2801            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2802        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2803                                      (bitconvert (memop_frag addr:$src2)))))],
2804                                      itins.rm>,
2805        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2806 }
2807 } // ExeDomain = SSEPackedInt
2808
2809 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2810                          ValueType OpVT128, ValueType OpVT256,
2811                          OpndItins itins, bit IsCommutable = 0> {
2812 let Predicates = [HasAVX] in
2813   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2814                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2815
2816 let Constraints = "$src1 = $dst" in
2817   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2818                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2819
2820 let Predicates = [HasAVX2] in
2821   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2822                                OpVT256, VR256, loadv4i64, i256mem, itins,
2823                                IsCommutable, 0>, VEX_4V, VEX_L;
2824 }
2825
2826 // These are ordered here for pattern ordering requirements with the fp versions
2827
2828 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2829 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2830 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2831 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2832                            SSE_BIT_ITINS_P, 0>;
2833
2834 //===----------------------------------------------------------------------===//
2835 // SSE 1 & 2 - Logical Instructions
2836 //===----------------------------------------------------------------------===//
2837
2838 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2839 ///
2840 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2841                                        SDNode OpNode, OpndItins itins> {
2842   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2843               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2844               TB, VEX_4V;
2845
2846   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2847         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2848         TB, OpSize, VEX_4V;
2849
2850   let Constraints = "$src1 = $dst" in {
2851     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2852                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2853                 TB;
2854
2855     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2856                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2857                 TB, OpSize;
2858   }
2859 }
2860
2861 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2862 let isCodeGenOnly = 1 in {
2863   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2864                 SSE_BIT_ITINS_P>;
2865   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2866                 SSE_BIT_ITINS_P>;
2867   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2868                 SSE_BIT_ITINS_P>;
2869
2870   let isCommutable = 0 in
2871     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2872                   SSE_BIT_ITINS_P>;
2873 }
2874
2875 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2876 ///
2877 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2878                                    SDNode OpNode> {
2879   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2880         !strconcat(OpcodeStr, "ps"), f256mem,
2881         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2882         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2883                            (loadv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2884
2885   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2886         !strconcat(OpcodeStr, "pd"), f256mem,
2887         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2888                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2889         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2890                                   (loadv4i64 addr:$src2)))], 0>,
2891                                   TB, OpSize, VEX_4V, VEX_L;
2892
2893   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2894   // are all promoted to v2i64, and the patterns are covered by the int
2895   // version. This is needed in SSE only, because v2i64 isn't supported on
2896   // SSE1, but only on SSE2.
2897   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2898        !strconcat(OpcodeStr, "ps"), f128mem, [],
2899        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2900                                  (loadv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2901
2902   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2903        !strconcat(OpcodeStr, "pd"), f128mem,
2904        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2905                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2906        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2907                                  (loadv2i64 addr:$src2)))], 0>,
2908                                                  TB, OpSize, VEX_4V;
2909
2910   let Constraints = "$src1 = $dst" in {
2911     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2912          !strconcat(OpcodeStr, "ps"), f128mem,
2913          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2914          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2915                                    (memopv2i64 addr:$src2)))]>, TB;
2916
2917     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2918          !strconcat(OpcodeStr, "pd"), f128mem,
2919          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2920                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2921          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2922                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2923   }
2924 }
2925
2926 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2927 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2928 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2929 let isCommutable = 0 in
2930   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2931
2932 //===----------------------------------------------------------------------===//
2933 // SSE 1 & 2 - Arithmetic Instructions
2934 //===----------------------------------------------------------------------===//
2935
2936 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2937 /// vector forms.
2938 ///
2939 /// In addition, we also have a special variant of the scalar form here to
2940 /// represent the associated intrinsic operation.  This form is unlike the
2941 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2942 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2943 ///
2944 /// These three forms can each be reg+reg or reg+mem.
2945 ///
2946
2947 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2948 /// classes below
2949 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2950                                   SDNode OpNode, SizeItins itins> {
2951   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2952                                VR128, v4f32, f128mem, loadv4f32,
2953                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2954   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2955                                VR128, v2f64, f128mem, loadv2f64,
2956                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2957
2958   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2959                         OpNode, VR256, v8f32, f256mem, loadv8f32,
2960                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2961   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2962                         OpNode, VR256, v4f64, f256mem, loadv4f64,
2963                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2964
2965   let Constraints = "$src1 = $dst" in {
2966     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2967                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2968                               itins.s>, TB;
2969     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2970                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2971                               itins.d>, TB, OpSize;
2972   }
2973 }
2974
2975 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2976                                   SizeItins itins> {
2977   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2978                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2979   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2980                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2981
2982   let Constraints = "$src1 = $dst" in {
2983     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2984                               OpNode, FR32, f32mem, itins.s>, XS;
2985     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2986                               OpNode, FR64, f64mem, itins.d>, XD;
2987   }
2988 }
2989
2990 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2991                                       SizeItins itins> {
2992   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2993                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2994                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2995   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2996                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2997                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2998
2999   let Constraints = "$src1 = $dst" in {
3000     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3001                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3002                    itins.s>, XS;
3003     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3004                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3005                    itins.d>, XD;
3006   }
3007 }
3008
3009 // Binary Arithmetic instructions
3010 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3011            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3012            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3013 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3014            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3015            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3016 let isCommutable = 0 in {
3017   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3018              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3019              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3020   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3021              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3022              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3023   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3024              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3025              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3026   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3027              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3028              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3029 }
3030
3031 let isCodeGenOnly = 1 in {
3032   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3033              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3034   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3035              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3036 }
3037
3038 // Patterns used to select SSE scalar fp arithmetic instructions from
3039 // a scalar fp operation followed by a blend.
3040 //
3041 // These patterns know, for example, how to select an ADDSS from a
3042 // float add plus vector insert.
3043 //
3044 // The effect is that the backend no longer emits unnecessary vector
3045 // insert instructions immediately after SSE scalar fp instructions
3046 // like addss or mulss.
3047 //
3048 // For example, given the following code:
3049 //   __m128 foo(__m128 A, __m128 B) {
3050 //     A[0] += B[0];
3051 //     return A;
3052 //   }
3053 //
3054 // previously we generated:
3055 //   addss %xmm0, %xmm1
3056 //   movss %xmm1, %xmm0
3057 //
3058 // we now generate:
3059 //   addss %xmm1, %xmm0
3060
3061 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3062                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3063                     FR32:$src))))),
3064           (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3065 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3066                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3067                     FR32:$src))))),
3068           (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3069 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3070                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3071                     FR32:$src))))),
3072           (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3073 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3074                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3075                     FR32:$src))))),
3076           (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3077
3078 let Predicates = [HasSSE2] in {
3079   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3080
3081   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3082                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3083                       FR64:$src))))),
3084             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3085   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3086                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3087                       FR64:$src))))),
3088             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3089   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3090                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3091                       FR64:$src))))),
3092             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3093   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3094                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3095                       FR64:$src))))),
3096             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3097 }
3098
3099 let Predicates = [UseSSE41] in {
3100   // If the subtarget has SSE4.1 but not AVX, the vector insert
3101   // instruction is lowered into a X86insrtps rather than a X86Movss.
3102   // When selecting SSE scalar single-precision fp arithmetic instructions,
3103   // make sure that we correctly match the X86insrtps.
3104
3105   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3106                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3107                     FR32:$src))), (iPTR 0))),
3108             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3109   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3110                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3111                     FR32:$src))), (iPTR 0))),
3112             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3113   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3114                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3115                     FR32:$src))), (iPTR 0))),
3116             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3117   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3118                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3119                     FR32:$src))), (iPTR 0))),
3120             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3121 }
3122
3123 let AddedComplexity = 20, Predicates = [HasAVX] in {
3124   // The following patterns select AVX Scalar single/double precision fp
3125   // arithmetic instructions.
3126   // The 'AddedComplexity' is required to give them higher priority over
3127   // the equivalent SSE/SSE2 patterns.
3128
3129   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3130                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3131                       FR64:$src))))),
3132             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3133   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3134                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3135                       FR64:$src))))),
3136             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3137   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3138                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3139                       FR64:$src))))),
3140             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3141   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3142                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3143                       FR64:$src))))),
3144             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3145   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3146                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3147                        FR32:$src))), (iPTR 0))),
3148             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3149   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3150                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3151                        FR32:$src))), (iPTR 0))),
3152             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3153   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3154                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3155                        FR32:$src))), (iPTR 0))),
3156             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3157   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3158                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3159                        FR32:$src))), (iPTR 0))),
3160             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3161 }
3162
3163 // Patterns used to select SSE scalar fp arithmetic instructions from
3164 // a vector packed single/double fp operation followed by a vector insert.
3165 //
3166 // The effect is that the backend converts the packed fp instruction
3167 // followed by a vector insert into a single SSE scalar fp instruction.
3168 //
3169 // For example, given the following code:
3170 //   __m128 foo(__m128 A, __m128 B) {
3171 //     __m128 C = A + B;
3172 //     return (__m128) {c[0], a[1], a[2], a[3]};
3173 //   }
3174 //
3175 // previously we generated:
3176 //   addps %xmm0, %xmm1
3177 //   movss %xmm1, %xmm0
3178 //
3179 // we now generate:
3180 //   addss %xmm1, %xmm0
3181
3182 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3183                  (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3184           (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3185 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3186                  (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3187           (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3188 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3189                  (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3190           (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3191 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3192                  (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3193           (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3194
3195 let Predicates = [HasSSE2] in {
3196   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3197   // from a packed double-precision fp instruction plus movsd.
3198
3199   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3200                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3201             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3202   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3203                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3204             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3205   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3206                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3207             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3208   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3209                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3210             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3211 }
3212
3213 let AddedComplexity = 20, Predicates = [HasAVX] in {
3214   // The following patterns select AVX Scalar single/double precision fp
3215   // arithmetic instructions from a packed single precision fp instruction
3216   // plus movss/movsd.
3217   // The 'AddedComplexity' is required to give them higher priority over
3218   // the equivalent SSE/SSE2 patterns.
3219
3220   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3221                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3222             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3223   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3224                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3225             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3226   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3227                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3228             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3229   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3230                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3231             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3232   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3233                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3234             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3235   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3236                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3237             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3238   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3239                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3240             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3241   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3242                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3243             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3244 }
3245
3246 /// Unop Arithmetic
3247 /// In addition, we also have a special variant of the scalar form here to
3248 /// represent the associated intrinsic operation.  This form is unlike the
3249 /// plain scalar form, in that it takes an entire vector (instead of a
3250 /// scalar) and leaves the top elements undefined.
3251 ///
3252 /// And, we have a special variant form for a full-vector intrinsic form.
3253
3254 let Sched = WriteFSqrt in {
3255 def SSE_SQRTPS : OpndItins<
3256   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3257 >;
3258
3259 def SSE_SQRTSS : OpndItins<
3260   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3261 >;
3262
3263 def SSE_SQRTPD : OpndItins<
3264   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3265 >;
3266
3267 def SSE_SQRTSD : OpndItins<
3268   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3269 >;
3270 }
3271
3272 let Sched = WriteFRcp in {
3273 def SSE_RCPP : OpndItins<
3274   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3275 >;
3276
3277 def SSE_RCPS : OpndItins<
3278   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3279 >;
3280 }
3281
3282 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3283 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3284                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3285 let Predicates = [HasAVX], hasSideEffects = 0 in {
3286   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3287                       (ins FR32:$src1, FR32:$src2),
3288                       !strconcat("v", OpcodeStr,
3289                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3290                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3291   let mayLoad = 1 in {
3292   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3293                       (ins FR32:$src1,f32mem:$src2),
3294                       !strconcat("v", OpcodeStr,
3295                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3296                       []>, VEX_4V, VEX_LIG,
3297                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3298   let isCodeGenOnly = 1 in
3299   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3300                       (ins VR128:$src1, ssmem:$src2),
3301                       !strconcat("v", OpcodeStr,
3302                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3303                       []>, VEX_4V, VEX_LIG,
3304                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3305   }
3306 }
3307
3308   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3309                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3310                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3311   // For scalar unary operations, fold a load into the operation
3312   // only in OptForSize mode. It eliminates an instruction, but it also
3313   // eliminates a whole-register clobber (the load), so it introduces a
3314   // partial register update condition.
3315   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3316                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3317                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3318             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3319 let isCodeGenOnly = 1 in {
3320   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3321                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3322                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3323                 Sched<[itins.Sched]>;
3324   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3325                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3326                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3327                 Sched<[itins.Sched.Folded]>;
3328 }
3329 }
3330
3331 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3332 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3333                            OpndItins itins> {
3334 let Predicates = [HasAVX], hasSideEffects = 0 in {
3335   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3336                        (ins FR32:$src1, FR32:$src2),
3337                        !strconcat("v", OpcodeStr,
3338                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3339                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3340   let mayLoad = 1 in {
3341   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3342                       (ins FR32:$src1,f32mem:$src2),
3343                       !strconcat("v", OpcodeStr,
3344                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3345                       []>, VEX_4V, VEX_LIG,
3346                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3347   let isCodeGenOnly = 1 in
3348   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3349                       (ins VR128:$src1, ssmem:$src2),
3350                       !strconcat("v", OpcodeStr,
3351                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3352                       []>, VEX_4V, VEX_LIG,
3353                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3354   }
3355 }
3356
3357   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3358                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3359                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3360   // For scalar unary operations, fold a load into the operation
3361   // only in OptForSize mode. It eliminates an instruction, but it also
3362   // eliminates a whole-register clobber (the load), so it introduces a
3363   // partial register update condition.
3364   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3365                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3366                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3367             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3368   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3369     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3370                       (ins VR128:$src1, VR128:$src2),
3371                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3372                       [], itins.rr>, Sched<[itins.Sched]>;
3373     let mayLoad = 1, hasSideEffects = 0 in
3374     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3375                       (ins VR128:$src1, ssmem:$src2),
3376                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3377                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3378   }
3379 }
3380
3381 /// sse1_fp_unop_p - SSE1 unops in packed form.
3382 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3383                           OpndItins itins> {
3384 let Predicates = [HasAVX] in {
3385   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3386                        !strconcat("v", OpcodeStr,
3387                                   "ps\t{$src, $dst|$dst, $src}"),
3388                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3389                        itins.rr>, VEX, Sched<[itins.Sched]>;
3390   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3391                        !strconcat("v", OpcodeStr,
3392                                   "ps\t{$src, $dst|$dst, $src}"),
3393                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3394                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3395   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3396                         !strconcat("v", OpcodeStr,
3397                                    "ps\t{$src, $dst|$dst, $src}"),
3398                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3399                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3400   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3401                         !strconcat("v", OpcodeStr,
3402                                    "ps\t{$src, $dst|$dst, $src}"),
3403                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3404                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3405 }
3406
3407   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3408                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3409                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3410             Sched<[itins.Sched]>;
3411   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3412                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3413                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3414             Sched<[itins.Sched.Folded]>;
3415 }
3416
3417 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3418 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3419                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3420                               OpndItins itins> {
3421 let isCodeGenOnly = 1 in {
3422 let Predicates = [HasAVX] in {
3423   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3424                            !strconcat("v", OpcodeStr,
3425                                       "ps\t{$src, $dst|$dst, $src}"),
3426                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3427                            itins.rr>, VEX, Sched<[itins.Sched]>;
3428   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3429                           !strconcat("v", OpcodeStr,
3430                           "ps\t{$src, $dst|$dst, $src}"),
3431                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3432                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3433   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3434                             !strconcat("v", OpcodeStr,
3435                                        "ps\t{$src, $dst|$dst, $src}"),
3436                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3437                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3438   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3439                           (ins f256mem:$src),
3440                           !strconcat("v", OpcodeStr,
3441                                     "ps\t{$src, $dst|$dst, $src}"),
3442                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3443                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3444 }
3445
3446   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3447                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3448                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3449                     itins.rr>, Sched<[itins.Sched]>;
3450   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3451                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3452                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3453                     itins.rm>, Sched<[itins.Sched.Folded]>;
3454 } // isCodeGenOnly = 1
3455 }
3456
3457 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3458 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3459                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3460 let Predicates = [HasAVX], hasSideEffects = 0 in {
3461   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3462                       (ins FR64:$src1, FR64:$src2),
3463                       !strconcat("v", OpcodeStr,
3464                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3465                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3466   let mayLoad = 1 in {
3467   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3468                       (ins FR64:$src1,f64mem:$src2),
3469                       !strconcat("v", OpcodeStr,
3470                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3471                       []>, VEX_4V, VEX_LIG,
3472                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3473   let isCodeGenOnly = 1 in
3474   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3475                       (ins VR128:$src1, sdmem:$src2),
3476                       !strconcat("v", OpcodeStr,
3477                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3478                       []>, VEX_4V, VEX_LIG,
3479                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3480   }
3481 }
3482
3483   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3484                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3485                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3486             Sched<[itins.Sched]>;
3487   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3488   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3489                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3490                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3491             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3492 let isCodeGenOnly = 1 in {
3493   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3494                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3495                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3496                 Sched<[itins.Sched]>;
3497   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3498                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3499                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3500                 Sched<[itins.Sched.Folded]>;
3501 }
3502 }
3503
3504 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3505 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3506                           SDNode OpNode, OpndItins itins> {
3507 let Predicates = [HasAVX] in {
3508   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3509                        !strconcat("v", OpcodeStr,
3510                                   "pd\t{$src, $dst|$dst, $src}"),
3511                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3512                        itins.rr>, VEX, Sched<[itins.Sched]>;
3513   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3514                        !strconcat("v", OpcodeStr,
3515                                   "pd\t{$src, $dst|$dst, $src}"),
3516                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3517                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3518   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3519                         !strconcat("v", OpcodeStr,
3520                                    "pd\t{$src, $dst|$dst, $src}"),
3521                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3522                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3523   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3524                         !strconcat("v", OpcodeStr,
3525                                    "pd\t{$src, $dst|$dst, $src}"),
3526                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3527                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3528 }
3529
3530   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3531               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3532               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3533             Sched<[itins.Sched]>;
3534   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3535                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3536                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3537             Sched<[itins.Sched.Folded]>;
3538 }
3539
3540 // Square root.
3541 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3542                             SSE_SQRTSS>,
3543              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3544              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3545                             SSE_SQRTSD>,
3546              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3547
3548 // Reciprocal approximations. Note that these typically require refinement
3549 // in order to obtain suitable precision.
3550 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3551              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3552              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3553                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3554 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3555              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3556              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3557                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3558
3559 let Predicates = [UseAVX] in {
3560   def : Pat<(f32 (fsqrt FR32:$src)),
3561             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3562   def : Pat<(f32 (fsqrt (load addr:$src))),
3563             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3564             Requires<[HasAVX, OptForSize]>;
3565   def : Pat<(f64 (fsqrt FR64:$src)),
3566             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3567   def : Pat<(f64 (fsqrt (load addr:$src))),
3568             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3569             Requires<[HasAVX, OptForSize]>;
3570
3571   def : Pat<(f32 (X86frsqrt FR32:$src)),
3572             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3573   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3574             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3575             Requires<[HasAVX, OptForSize]>;
3576
3577   def : Pat<(f32 (X86frcp FR32:$src)),
3578             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3579   def : Pat<(f32 (X86frcp (load addr:$src))),
3580             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3581             Requires<[HasAVX, OptForSize]>;
3582 }
3583 let Predicates = [UseAVX] in {
3584   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3585             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3586                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3587                               VR128)>;
3588   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3589             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3590
3591   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3592             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3593                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3594                               VR128)>;
3595   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3596             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3597 }
3598
3599 let Predicates = [HasAVX] in {
3600   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3601             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3602                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3603                               VR128)>;
3604   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3605             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3606
3607   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3608             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3609                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3610                               VR128)>;
3611   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3612             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3613 }
3614
3615 // Reciprocal approximations. Note that these typically require refinement
3616 // in order to obtain suitable precision.
3617 let Predicates = [UseSSE1] in {
3618   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3619             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3620   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3621             (RCPSSr_Int VR128:$src, VR128:$src)>;
3622 }
3623
3624 // There is no f64 version of the reciprocal approximation instructions.
3625
3626 //===----------------------------------------------------------------------===//
3627 // SSE 1 & 2 - Non-temporal stores
3628 //===----------------------------------------------------------------------===//
3629
3630 let AddedComplexity = 400 in { // Prefer non-temporal versions
3631 let SchedRW = [WriteStore] in {
3632 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3633                      (ins f128mem:$dst, VR128:$src),
3634                      "movntps\t{$src, $dst|$dst, $src}",
3635                      [(alignednontemporalstore (v4f32 VR128:$src),
3636                                                addr:$dst)],
3637                                                IIC_SSE_MOVNT>, VEX;
3638 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3639                      (ins f128mem:$dst, VR128:$src),
3640                      "movntpd\t{$src, $dst|$dst, $src}",
3641                      [(alignednontemporalstore (v2f64 VR128:$src),
3642                                                addr:$dst)],
3643                                                IIC_SSE_MOVNT>, VEX;
3644
3645 let ExeDomain = SSEPackedInt in
3646 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3647                          (ins f128mem:$dst, VR128:$src),
3648                          "movntdq\t{$src, $dst|$dst, $src}",
3649                          [(alignednontemporalstore (v2i64 VR128:$src),
3650                                                    addr:$dst)],
3651                                                    IIC_SSE_MOVNT>, VEX;
3652
3653 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3654                      (ins f256mem:$dst, VR256:$src),
3655                      "movntps\t{$src, $dst|$dst, $src}",
3656                      [(alignednontemporalstore (v8f32 VR256:$src),
3657                                                addr:$dst)],
3658                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3659 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3660                      (ins f256mem:$dst, VR256:$src),
3661                      "movntpd\t{$src, $dst|$dst, $src}",
3662                      [(alignednontemporalstore (v4f64 VR256:$src),
3663                                                addr:$dst)],
3664                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3665 let ExeDomain = SSEPackedInt in
3666 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3667                     (ins f256mem:$dst, VR256:$src),
3668                     "movntdq\t{$src, $dst|$dst, $src}",
3669                     [(alignednontemporalstore (v4i64 VR256:$src),
3670                                               addr:$dst)],
3671                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3672
3673 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3674                     "movntps\t{$src, $dst|$dst, $src}",
3675                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3676                     IIC_SSE_MOVNT>;
3677 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3678                     "movntpd\t{$src, $dst|$dst, $src}",
3679                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3680                     IIC_SSE_MOVNT>;
3681
3682 let ExeDomain = SSEPackedInt in
3683 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3684                     "movntdq\t{$src, $dst|$dst, $src}",
3685                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3686                     IIC_SSE_MOVNT>;
3687
3688 // There is no AVX form for instructions below this point
3689 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3690                  "movnti{l}\t{$src, $dst|$dst, $src}",
3691                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3692                  IIC_SSE_MOVNT>,
3693                TB, Requires<[HasSSE2]>;
3694 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3695                      "movnti{q}\t{$src, $dst|$dst, $src}",
3696                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3697                      IIC_SSE_MOVNT>,
3698                   TB, Requires<[HasSSE2]>;
3699 } // SchedRW = [WriteStore]
3700
3701 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3702           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3703
3704 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3705           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3706 } // AddedComplexity
3707
3708 //===----------------------------------------------------------------------===//
3709 // SSE 1 & 2 - Prefetch and memory fence
3710 //===----------------------------------------------------------------------===//
3711
3712 // Prefetch intrinsic.
3713 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3714 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3715     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3716     IIC_SSE_PREFETCH>, TB;
3717 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3718     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3719     IIC_SSE_PREFETCH>, TB;
3720 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3721     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3722     IIC_SSE_PREFETCH>, TB;
3723 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3724     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3725     IIC_SSE_PREFETCH>, TB;
3726 }
3727
3728 // FIXME: How should these memory instructions be modeled?
3729 let SchedRW = [WriteLoad] in {
3730 // Flush cache
3731 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3732                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3733                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3734
3735 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3736 // was introduced with SSE2, it's backward compatible.
3737 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3738               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3739               REP, Requires<[HasSSE2]>;
3740
3741 // Load, store, and memory fence
3742 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3743                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3744                TB, Requires<[HasSSE1]>;
3745 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3746                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3747                TB, Requires<[HasSSE2]>;
3748 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3749                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3750                TB, Requires<[HasSSE2]>;
3751 } // SchedRW
3752
3753 def : Pat<(X86SFence), (SFENCE)>;
3754 def : Pat<(X86LFence), (LFENCE)>;
3755 def : Pat<(X86MFence), (MFENCE)>;
3756
3757 //===----------------------------------------------------------------------===//
3758 // SSE 1 & 2 - Load/Store XCSR register
3759 //===----------------------------------------------------------------------===//
3760
3761 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3762                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3763                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3764 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3765                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3766                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3767
3768 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3769                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3770                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3771 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3772                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3773                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3774
3775 //===---------------------------------------------------------------------===//
3776 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3777 //===---------------------------------------------------------------------===//
3778
3779 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3780
3781 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3782 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3783                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3784                     VEX;
3785 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3786                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3787                     VEX, VEX_L;
3788 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3789                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3790                     VEX;
3791 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3792                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3793                     VEX, VEX_L;
3794 }
3795
3796 // For Disassembler
3797 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3798     SchedRW = [WriteMove] in {
3799 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3800                         "movdqa\t{$src, $dst|$dst, $src}", [],
3801                         IIC_SSE_MOVA_P_RR>,
3802                         VEX;
3803 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3804                         "movdqa\t{$src, $dst|$dst, $src}", [],
3805                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3806 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3807                         "movdqu\t{$src, $dst|$dst, $src}", [],
3808                         IIC_SSE_MOVU_P_RR>,
3809                         VEX;
3810 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3811                         "movdqu\t{$src, $dst|$dst, $src}", [],
3812                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3813 }
3814
3815 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3816     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3817 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3818                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3819                    VEX;
3820 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3821                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3822                    VEX, VEX_L;
3823 let Predicates = [HasAVX] in {
3824   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3825                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3826                     XS, VEX;
3827   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3828                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3829                     XS, VEX, VEX_L;
3830 }
3831 }
3832
3833 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3834 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3835                      (ins i128mem:$dst, VR128:$src),
3836                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3837                      VEX;
3838 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3839                      (ins i256mem:$dst, VR256:$src),
3840                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3841                      VEX, VEX_L;
3842 let Predicates = [HasAVX] in {
3843 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3844                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3845                   XS, VEX;
3846 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3847                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3848                   XS, VEX, VEX_L;
3849 }
3850 }
3851
3852 let SchedRW = [WriteMove] in {
3853 let neverHasSideEffects = 1 in
3854 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3855                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3856
3857 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3858                    "movdqu\t{$src, $dst|$dst, $src}",
3859                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3860
3861 // For Disassembler
3862 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3863 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3864                        "movdqa\t{$src, $dst|$dst, $src}", [],
3865                        IIC_SSE_MOVA_P_RR>;
3866
3867 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3868                        "movdqu\t{$src, $dst|$dst, $src}",
3869                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3870 }
3871 } // SchedRW
3872
3873 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3874     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3875 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3876                    "movdqa\t{$src, $dst|$dst, $src}",
3877                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3878                    IIC_SSE_MOVA_P_RM>;
3879 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3880                    "movdqu\t{$src, $dst|$dst, $src}",
3881                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3882                    IIC_SSE_MOVU_P_RM>,
3883                  XS, Requires<[UseSSE2]>;
3884 }
3885
3886 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3887 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3888                    "movdqa\t{$src, $dst|$dst, $src}",
3889                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3890                    IIC_SSE_MOVA_P_MR>;
3891 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3892                    "movdqu\t{$src, $dst|$dst, $src}",
3893                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3894                    IIC_SSE_MOVU_P_MR>,
3895                  XS, Requires<[UseSSE2]>;
3896 }
3897
3898 } // ExeDomain = SSEPackedInt
3899
3900 let Predicates = [HasAVX] in {
3901   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3902             (VMOVDQUmr addr:$dst, VR128:$src)>;
3903   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3904             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3905 }
3906 let Predicates = [UseSSE2] in
3907 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3908           (MOVDQUmr addr:$dst, VR128:$src)>;
3909
3910 //===---------------------------------------------------------------------===//
3911 // SSE2 - Packed Integer Arithmetic Instructions
3912 //===---------------------------------------------------------------------===//
3913
3914 let Sched = WriteVecIMul in
3915 def SSE_PMADD : OpndItins<
3916   IIC_SSE_PMADD, IIC_SSE_PMADD
3917 >;
3918
3919 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3920
3921 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3922                             RegisterClass RC, PatFrag memop_frag,
3923                             X86MemOperand x86memop,
3924                             OpndItins itins,
3925                             bit IsCommutable = 0,
3926                             bit Is2Addr = 1> {
3927   let isCommutable = IsCommutable in
3928   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3929        (ins RC:$src1, RC:$src2),
3930        !if(Is2Addr,
3931            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3932            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3933        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3934       Sched<[itins.Sched]>;
3935   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3936        (ins RC:$src1, x86memop:$src2),
3937        !if(Is2Addr,
3938            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3939            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3940        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3941        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3942 }
3943
3944 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3945                              Intrinsic IntId256, OpndItins itins,
3946                              bit IsCommutable = 0> {
3947 let Predicates = [HasAVX] in
3948   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3949                                  VR128, loadv2i64, i128mem, itins,
3950                                  IsCommutable, 0>, VEX_4V;
3951
3952 let Constraints = "$src1 = $dst" in
3953   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3954                                i128mem, itins, IsCommutable, 1>;
3955
3956 let Predicates = [HasAVX2] in
3957   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3958                                    VR256, loadv4i64, i256mem, itins,
3959                                    IsCommutable, 0>, VEX_4V, VEX_L;
3960 }
3961
3962 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3963                          string OpcodeStr, SDNode OpNode,
3964                          SDNode OpNode2, RegisterClass RC,
3965                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3966                          ShiftOpndItins itins,
3967                          bit Is2Addr = 1> {
3968   // src2 is always 128-bit
3969   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3970        (ins RC:$src1, VR128:$src2),
3971        !if(Is2Addr,
3972            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3973            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3974        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3975         itins.rr>, Sched<[WriteVecShift]>;
3976   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3977        (ins RC:$src1, i128mem:$src2),
3978        !if(Is2Addr,
3979            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3980            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3981        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3982                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3983       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3984   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3985        (ins RC:$src1, i8imm:$src2),
3986        !if(Is2Addr,
3987            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3988            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3989        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3990        Sched<[WriteVecShift]>;
3991 }
3992
3993 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3994 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3995                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3996                          PatFrag memop_frag, X86MemOperand x86memop,
3997                          OpndItins itins,
3998                          bit IsCommutable = 0, bit Is2Addr = 1> {
3999   let isCommutable = IsCommutable in
4000   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4001        (ins RC:$src1, RC:$src2),
4002        !if(Is2Addr,
4003            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4004            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4005        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4006        Sched<[itins.Sched]>;
4007   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4008        (ins RC:$src1, x86memop:$src2),
4009        !if(Is2Addr,
4010            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4011            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4012        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4013                                      (bitconvert (memop_frag addr:$src2)))))]>,
4014        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4015 }
4016 } // ExeDomain = SSEPackedInt
4017
4018 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4019                              SSE_INTALU_ITINS_P, 1>;
4020 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4021                              SSE_INTALU_ITINS_P, 1>;
4022 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4023                              SSE_INTALU_ITINS_P, 1>;
4024 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4025                              SSE_INTALUQ_ITINS_P, 1>;
4026 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4027                              SSE_INTMUL_ITINS_P, 1>;
4028 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4029                              SSE_INTALU_ITINS_P, 0>;
4030 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4031                              SSE_INTALU_ITINS_P, 0>;
4032 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4033                              SSE_INTALU_ITINS_P, 0>;
4034 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4035                              SSE_INTALUQ_ITINS_P, 0>;
4036 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4037                              SSE_INTALU_ITINS_P, 0>;
4038 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4039                              SSE_INTALU_ITINS_P, 0>;
4040 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4041                              SSE_INTALU_ITINS_P, 1>;
4042 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4043                              SSE_INTALU_ITINS_P, 1>;
4044 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4045                              SSE_INTALU_ITINS_P, 1>;
4046 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4047                              SSE_INTALU_ITINS_P, 1>;
4048
4049 // Intrinsic forms
4050 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4051                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4052 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4053                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4054 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4055                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4056 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4057                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4058 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4059                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4060 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4061                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4062 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
4063                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
4064 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
4065                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
4066 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4067                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4068 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4069                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4070 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4071                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4072 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4073                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4074
4075 let Predicates = [HasAVX] in
4076 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4077                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4078                               VEX_4V;
4079 let Predicates = [HasAVX2] in
4080 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4081                                VR256, loadv4i64, i256mem,
4082                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4083 let Constraints = "$src1 = $dst" in
4084 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4085                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4086
4087 //===---------------------------------------------------------------------===//
4088 // SSE2 - Packed Integer Logical Instructions
4089 //===---------------------------------------------------------------------===//
4090
4091 let Predicates = [HasAVX] in {
4092 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4093                             VR128, v8i16, v8i16, bc_v8i16,
4094                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4095 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4096                             VR128, v4i32, v4i32, bc_v4i32,
4097                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4098 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4099                             VR128, v2i64, v2i64, bc_v2i64,
4100                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4101
4102 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4103                             VR128, v8i16, v8i16, bc_v8i16,
4104                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4105 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4106                             VR128, v4i32, v4i32, bc_v4i32,
4107                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4108 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4109                             VR128, v2i64, v2i64, bc_v2i64,
4110                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4111
4112 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4113                             VR128, v8i16, v8i16, bc_v8i16,
4114                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4115 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4116                             VR128, v4i32, v4i32, bc_v4i32,
4117                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4118
4119 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4120   // 128-bit logical shifts.
4121   def VPSLLDQri : PDIi8<0x73, MRM7r,
4122                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4123                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4124                     [(set VR128:$dst,
4125                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4126                     VEX_4V;
4127   def VPSRLDQri : PDIi8<0x73, MRM3r,
4128                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4129                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4130                     [(set VR128:$dst,
4131                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4132                     VEX_4V;
4133   // PSRADQri doesn't exist in SSE[1-3].
4134 }
4135 } // Predicates = [HasAVX]
4136
4137 let Predicates = [HasAVX2] in {
4138 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4139                              VR256, v16i16, v8i16, bc_v8i16,
4140                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4141 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4142                              VR256, v8i32, v4i32, bc_v4i32,
4143                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4144 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4145                              VR256, v4i64, v2i64, bc_v2i64,
4146                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4147
4148 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4149                              VR256, v16i16, v8i16, bc_v8i16,
4150                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4151 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4152                              VR256, v8i32, v4i32, bc_v4i32,
4153                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4154 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4155                              VR256, v4i64, v2i64, bc_v2i64,
4156                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4157
4158 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4159                              VR256, v16i16, v8i16, bc_v8i16,
4160                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4161 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4162                              VR256, v8i32, v4i32, bc_v4i32,
4163                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4164
4165 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4166   // 256-bit logical shifts.
4167   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4168                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4169                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4170                     [(set VR256:$dst,
4171                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4172                     VEX_4V, VEX_L;
4173   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4174                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4175                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4176                     [(set VR256:$dst,
4177                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4178                     VEX_4V, VEX_L;
4179   // PSRADQYri doesn't exist in SSE[1-3].
4180 }
4181 } // Predicates = [HasAVX2]
4182
4183 let Constraints = "$src1 = $dst" in {
4184 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4185                            VR128, v8i16, v8i16, bc_v8i16,
4186                            SSE_INTSHIFT_ITINS_P>;
4187 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4188                            VR128, v4i32, v4i32, bc_v4i32,
4189                            SSE_INTSHIFT_ITINS_P>;
4190 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4191                            VR128, v2i64, v2i64, bc_v2i64,
4192                            SSE_INTSHIFT_ITINS_P>;
4193
4194 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4195                            VR128, v8i16, v8i16, bc_v8i16,
4196                            SSE_INTSHIFT_ITINS_P>;
4197 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4198                            VR128, v4i32, v4i32, bc_v4i32,
4199                            SSE_INTSHIFT_ITINS_P>;
4200 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4201                            VR128, v2i64, v2i64, bc_v2i64,
4202                            SSE_INTSHIFT_ITINS_P>;
4203
4204 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4205                            VR128, v8i16, v8i16, bc_v8i16,
4206                            SSE_INTSHIFT_ITINS_P>;
4207 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4208                            VR128, v4i32, v4i32, bc_v4i32,
4209                            SSE_INTSHIFT_ITINS_P>;
4210
4211 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4212   // 128-bit logical shifts.
4213   def PSLLDQri : PDIi8<0x73, MRM7r,
4214                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4215                        "pslldq\t{$src2, $dst|$dst, $src2}",
4216                        [(set VR128:$dst,
4217                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4218                          IIC_SSE_INTSHDQ_P_RI>;
4219   def PSRLDQri : PDIi8<0x73, MRM3r,
4220                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4221                        "psrldq\t{$src2, $dst|$dst, $src2}",
4222                        [(set VR128:$dst,
4223                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4224                          IIC_SSE_INTSHDQ_P_RI>;
4225   // PSRADQri doesn't exist in SSE[1-3].
4226 }
4227 } // Constraints = "$src1 = $dst"
4228
4229 let Predicates = [HasAVX] in {
4230   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4231             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4232   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4233             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4234   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4235             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4236
4237   // Shift up / down and insert zero's.
4238   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4239             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4240   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4241             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4242 }
4243
4244 let Predicates = [HasAVX2] in {
4245   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4246             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4247   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4248             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4249 }
4250
4251 let Predicates = [UseSSE2] in {
4252   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4253             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4254   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4255             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4256   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4257             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4258
4259   // Shift up / down and insert zero's.
4260   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4261             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4262   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4263             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4264 }
4265
4266 //===---------------------------------------------------------------------===//
4267 // SSE2 - Packed Integer Comparison Instructions
4268 //===---------------------------------------------------------------------===//
4269
4270 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4271                              SSE_INTALU_ITINS_P, 1>;
4272 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4273                              SSE_INTALU_ITINS_P, 1>;
4274 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4275                              SSE_INTALU_ITINS_P, 1>;
4276 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4277                              SSE_INTALU_ITINS_P, 0>;
4278 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4279                              SSE_INTALU_ITINS_P, 0>;
4280 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4281                              SSE_INTALU_ITINS_P, 0>;
4282
4283 //===---------------------------------------------------------------------===//
4284 // SSE2 - Packed Integer Pack Instructions
4285 //===---------------------------------------------------------------------===//
4286
4287 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4288                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4289 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4290                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4291 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4292                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4293
4294 //===---------------------------------------------------------------------===//
4295 // SSE2 - Packed Integer Shuffle Instructions
4296 //===---------------------------------------------------------------------===//
4297
4298 let ExeDomain = SSEPackedInt in {
4299 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4300                          SDNode OpNode> {
4301 let Predicates = [HasAVX] in {
4302   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4303                       (ins VR128:$src1, i8imm:$src2),
4304                       !strconcat("v", OpcodeStr,
4305                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4306                       [(set VR128:$dst,
4307                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4308                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4309   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4310                       (ins i128mem:$src1, i8imm:$src2),
4311                       !strconcat("v", OpcodeStr,
4312                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4313                      [(set VR128:$dst,
4314                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4315                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4316                   Sched<[WriteShuffleLd]>;
4317 }
4318
4319 let Predicates = [HasAVX2] in {
4320   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4321                        (ins VR256:$src1, i8imm:$src2),
4322                        !strconcat("v", OpcodeStr,
4323                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4324                        [(set VR256:$dst,
4325                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4326                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4327   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4328                        (ins i256mem:$src1, i8imm:$src2),
4329                        !strconcat("v", OpcodeStr,
4330                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4331                       [(set VR256:$dst,
4332                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4333                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4334                    Sched<[WriteShuffleLd]>;
4335 }
4336
4337 let Predicates = [UseSSE2] in {
4338   def ri : Ii8<0x70, MRMSrcReg,
4339                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4340                !strconcat(OpcodeStr,
4341                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4342                 [(set VR128:$dst,
4343                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4344                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4345   def mi : Ii8<0x70, MRMSrcMem,
4346                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4347                !strconcat(OpcodeStr,
4348                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4349                 [(set VR128:$dst,
4350                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4351                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4352            Sched<[WriteShuffleLd]>;
4353 }
4354 }
4355 } // ExeDomain = SSEPackedInt
4356
4357 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4358 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4359 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4360
4361 let Predicates = [HasAVX] in {
4362   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4363             (VPSHUFDmi addr:$src1, imm:$imm)>;
4364   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4365             (VPSHUFDri VR128:$src1, imm:$imm)>;
4366 }
4367
4368 let Predicates = [UseSSE2] in {
4369   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4370             (PSHUFDmi addr:$src1, imm:$imm)>;
4371   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4372             (PSHUFDri VR128:$src1, imm:$imm)>;
4373 }
4374
4375 //===---------------------------------------------------------------------===//
4376 // SSE2 - Packed Integer Unpack Instructions
4377 //===---------------------------------------------------------------------===//
4378
4379 let ExeDomain = SSEPackedInt in {
4380 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4381                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4382   def rr : PDI<opc, MRMSrcReg,
4383       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4384       !if(Is2Addr,
4385           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4386           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4387       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4388       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4389   def rm : PDI<opc, MRMSrcMem,
4390       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4391       !if(Is2Addr,
4392           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4393           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4394       [(set VR128:$dst, (OpNode VR128:$src1,
4395                                   (bc_frag (memopv2i64
4396                                                addr:$src2))))],
4397                                                IIC_SSE_UNPCK>,
4398       Sched<[WriteShuffleLd, ReadAfterLd]>;
4399 }
4400
4401 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4402                          SDNode OpNode, PatFrag bc_frag> {
4403   def Yrr : PDI<opc, MRMSrcReg,
4404       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4405       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4406       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4407       Sched<[WriteShuffle]>;
4408   def Yrm : PDI<opc, MRMSrcMem,
4409       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4410       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4411       [(set VR256:$dst, (OpNode VR256:$src1,
4412                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4413       Sched<[WriteShuffleLd, ReadAfterLd]>;
4414 }
4415
4416 let Predicates = [HasAVX] in {
4417   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4418                                  bc_v16i8, 0>, VEX_4V;
4419   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4420                                  bc_v8i16, 0>, VEX_4V;
4421   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4422                                  bc_v4i32, 0>, VEX_4V;
4423   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4424                                  bc_v2i64, 0>, VEX_4V;
4425
4426   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4427                                  bc_v16i8, 0>, VEX_4V;
4428   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4429                                  bc_v8i16, 0>, VEX_4V;
4430   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4431                                  bc_v4i32, 0>, VEX_4V;
4432   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4433                                  bc_v2i64, 0>, VEX_4V;
4434 }
4435
4436 let Predicates = [HasAVX2] in {
4437   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4438                                    bc_v32i8>, VEX_4V, VEX_L;
4439   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4440                                    bc_v16i16>, VEX_4V, VEX_L;
4441   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4442                                    bc_v8i32>, VEX_4V, VEX_L;
4443   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4444                                    bc_v4i64>, VEX_4V, VEX_L;
4445
4446   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4447                                    bc_v32i8>, VEX_4V, VEX_L;
4448   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4449                                    bc_v16i16>, VEX_4V, VEX_L;
4450   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4451                                    bc_v8i32>, VEX_4V, VEX_L;
4452   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4453                                    bc_v4i64>, VEX_4V, VEX_L;
4454 }
4455
4456 let Constraints = "$src1 = $dst" in {
4457   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4458                                 bc_v16i8>;
4459   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4460                                 bc_v8i16>;
4461   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4462                                 bc_v4i32>;
4463   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4464                                 bc_v2i64>;
4465
4466   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4467                                 bc_v16i8>;
4468   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4469                                 bc_v8i16>;
4470   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4471                                 bc_v4i32>;
4472   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4473                                 bc_v2i64>;
4474 }
4475 } // ExeDomain = SSEPackedInt
4476
4477 //===---------------------------------------------------------------------===//
4478 // SSE2 - Packed Integer Extract and Insert
4479 //===---------------------------------------------------------------------===//
4480
4481 let ExeDomain = SSEPackedInt in {
4482 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4483   def rri : Ii8<0xC4, MRMSrcReg,
4484        (outs VR128:$dst), (ins VR128:$src1,
4485         GR32orGR64:$src2, i32i8imm:$src3),
4486        !if(Is2Addr,
4487            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4488            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4489        [(set VR128:$dst,
4490          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4491        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4492   def rmi : Ii8<0xC4, MRMSrcMem,
4493                        (outs VR128:$dst), (ins VR128:$src1,
4494                         i16mem:$src2, i32i8imm:$src3),
4495        !if(Is2Addr,
4496            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4497            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4498        [(set VR128:$dst,
4499          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4500                     imm:$src3))], IIC_SSE_PINSRW>,
4501        Sched<[WriteShuffleLd, ReadAfterLd]>;
4502 }
4503
4504 // Extract
4505 let Predicates = [HasAVX] in
4506 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4507                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4508                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4509                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4510                                             imm:$src2))]>, TB, OpSize, VEX,
4511                 Sched<[WriteShuffle]>;
4512 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4513                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4514                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4515                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4516                                             imm:$src2))], IIC_SSE_PEXTRW>,
4517                Sched<[WriteShuffleLd, ReadAfterLd]>;
4518
4519 // Insert
4520 let Predicates = [HasAVX] in
4521 defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4522
4523 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4524 defm PINSRW : sse2_pinsrw, TB, OpSize;
4525
4526 } // ExeDomain = SSEPackedInt
4527
4528 //===---------------------------------------------------------------------===//
4529 // SSE2 - Packed Mask Creation
4530 //===---------------------------------------------------------------------===//
4531
4532 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4533
4534 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4535            (ins VR128:$src),
4536            "pmovmskb\t{$src, $dst|$dst, $src}",
4537            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4538            IIC_SSE_MOVMSK>, VEX;
4539
4540 let Predicates = [HasAVX2] in {
4541 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4542            (ins VR256:$src),
4543            "pmovmskb\t{$src, $dst|$dst, $src}",
4544            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4545            VEX, VEX_L;
4546 }
4547
4548 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4549            "pmovmskb\t{$src, $dst|$dst, $src}",
4550            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4551            IIC_SSE_MOVMSK>;
4552
4553 } // ExeDomain = SSEPackedInt
4554
4555 //===---------------------------------------------------------------------===//
4556 // SSE2 - Conditional Store
4557 //===---------------------------------------------------------------------===//
4558
4559 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4560
4561 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4562 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4563            (ins VR128:$src, VR128:$mask),
4564            "maskmovdqu\t{$mask, $src|$src, $mask}",
4565            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4566            IIC_SSE_MASKMOV>, VEX;
4567 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4568 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4569            (ins VR128:$src, VR128:$mask),
4570            "maskmovdqu\t{$mask, $src|$src, $mask}",
4571            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4572            IIC_SSE_MASKMOV>, VEX;
4573
4574 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4575 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4576            "maskmovdqu\t{$mask, $src|$src, $mask}",
4577            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4578            IIC_SSE_MASKMOV>;
4579 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4580 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4581            "maskmovdqu\t{$mask, $src|$src, $mask}",
4582            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4583            IIC_SSE_MASKMOV>;
4584
4585 } // ExeDomain = SSEPackedInt
4586
4587 //===---------------------------------------------------------------------===//
4588 // SSE2 - Move Doubleword
4589 //===---------------------------------------------------------------------===//
4590
4591 //===---------------------------------------------------------------------===//
4592 // Move Int Doubleword to Packed Double Int
4593 //
4594 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4595                       "movd\t{$src, $dst|$dst, $src}",
4596                       [(set VR128:$dst,
4597                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4598                         VEX, Sched<[WriteMove]>;
4599 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4600                       "movd\t{$src, $dst|$dst, $src}",
4601                       [(set VR128:$dst,
4602                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4603                         IIC_SSE_MOVDQ>,
4604                       VEX, Sched<[WriteLoad]>;
4605 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4606                         "movq\t{$src, $dst|$dst, $src}",
4607                         [(set VR128:$dst,
4608                           (v2i64 (scalar_to_vector GR64:$src)))],
4609                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4610 let isCodeGenOnly = 1 in
4611 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4612                        "movq\t{$src, $dst|$dst, $src}",
4613                        [(set FR64:$dst, (bitconvert GR64:$src))],
4614                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4615
4616 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4617                       "movd\t{$src, $dst|$dst, $src}",
4618                       [(set VR128:$dst,
4619                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4620                   Sched<[WriteMove]>;
4621 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4622                       "movd\t{$src, $dst|$dst, $src}",
4623                       [(set VR128:$dst,
4624                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4625                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4626 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4627                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4628                         [(set VR128:$dst,
4629                           (v2i64 (scalar_to_vector GR64:$src)))],
4630                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4631 let isCodeGenOnly = 1 in
4632 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4633                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4634                        [(set FR64:$dst, (bitconvert GR64:$src))],
4635                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4636
4637 //===---------------------------------------------------------------------===//
4638 // Move Int Doubleword to Single Scalar
4639 //
4640 let isCodeGenOnly = 1 in {
4641   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4642                         "movd\t{$src, $dst|$dst, $src}",
4643                         [(set FR32:$dst, (bitconvert GR32:$src))],
4644                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4645
4646   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4647                         "movd\t{$src, $dst|$dst, $src}",
4648                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4649                         IIC_SSE_MOVDQ>,
4650                         VEX, Sched<[WriteLoad]>;
4651   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4652                         "movd\t{$src, $dst|$dst, $src}",
4653                         [(set FR32:$dst, (bitconvert GR32:$src))],
4654                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4655
4656   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4657                         "movd\t{$src, $dst|$dst, $src}",
4658                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4659                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4660 }
4661
4662 //===---------------------------------------------------------------------===//
4663 // Move Packed Doubleword Int to Packed Double Int
4664 //
4665 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4666                        "movd\t{$src, $dst|$dst, $src}",
4667                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4668                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4669                     Sched<[WriteMove]>;
4670 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4671                        (ins i32mem:$dst, VR128:$src),
4672                        "movd\t{$src, $dst|$dst, $src}",
4673                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4674                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4675                                      VEX, Sched<[WriteLoad]>;
4676 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4677                        "movd\t{$src, $dst|$dst, $src}",
4678                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4679                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4680                    Sched<[WriteMove]>;
4681 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4682                        "movd\t{$src, $dst|$dst, $src}",
4683                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4684                                      (iPTR 0))), addr:$dst)],
4685                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4686
4687 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4688         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4689
4690 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4691         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4692
4693 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4694         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4695
4696 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4697         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4698
4699 //===---------------------------------------------------------------------===//
4700 // Move Packed Doubleword Int first element to Doubleword Int
4701 //
4702 let SchedRW = [WriteMove] in {
4703 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4704                           "movq\t{$src, $dst|$dst, $src}",
4705                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4706                                                            (iPTR 0)))],
4707                                                            IIC_SSE_MOVD_ToGP>,
4708                       VEX;
4709
4710 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4711                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4712                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4713                                                          (iPTR 0)))],
4714                                                          IIC_SSE_MOVD_ToGP>;
4715 } //SchedRW
4716
4717 //===---------------------------------------------------------------------===//
4718 // Bitcast FR64 <-> GR64
4719 //
4720 let isCodeGenOnly = 1 in {
4721   let Predicates = [UseAVX] in
4722   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4723                           "movq\t{$src, $dst|$dst, $src}",
4724                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4725                           VEX, Sched<[WriteLoad]>;
4726   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4727                            "movq\t{$src, $dst|$dst, $src}",
4728                            [(set GR64:$dst, (bitconvert FR64:$src))],
4729                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4730   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4731                            "movq\t{$src, $dst|$dst, $src}",
4732                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4733                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4734
4735   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4736                          "movq\t{$src, $dst|$dst, $src}",
4737                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4738                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4739   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4740                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4741                          [(set GR64:$dst, (bitconvert FR64:$src))],
4742                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4743   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4744                          "movq\t{$src, $dst|$dst, $src}",
4745                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4746                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4747 }
4748
4749 //===---------------------------------------------------------------------===//
4750 // Move Scalar Single to Double Int
4751 //
4752 let isCodeGenOnly = 1 in {
4753   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4754                         "movd\t{$src, $dst|$dst, $src}",
4755                         [(set GR32:$dst, (bitconvert FR32:$src))],
4756                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4757   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4758                         "movd\t{$src, $dst|$dst, $src}",
4759                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4760                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4761   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4762                         "movd\t{$src, $dst|$dst, $src}",
4763                         [(set GR32:$dst, (bitconvert FR32:$src))],
4764                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4765   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4766                         "movd\t{$src, $dst|$dst, $src}",
4767                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4768                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4769 }
4770
4771 //===---------------------------------------------------------------------===//
4772 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4773 //
4774 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4775 let AddedComplexity = 15 in {
4776 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4777                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4778                        [(set VR128:$dst, (v2i64 (X86vzmovl
4779                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4780                                       IIC_SSE_MOVDQ>,
4781                                       VEX, VEX_W;
4782 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4783                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4784                        [(set VR128:$dst, (v2i64 (X86vzmovl
4785                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4786                                       IIC_SSE_MOVDQ>;
4787 }
4788 } // isCodeGenOnly, SchedRW
4789
4790 let Predicates = [UseAVX] in {
4791   let AddedComplexity = 15 in
4792     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4793               (VMOVDI2PDIrr GR32:$src)>;
4794
4795   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4796   let AddedComplexity = 20 in {
4797     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4798               (VMOVDI2PDIrm addr:$src)>;
4799     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4800               (VMOVDI2PDIrm addr:$src)>;
4801     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4802               (VMOVDI2PDIrm addr:$src)>;
4803   }
4804   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4805   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4806                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4807             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4808   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4809                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4810             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4811 }
4812
4813 let Predicates = [UseSSE2] in {
4814   let AddedComplexity = 15 in
4815     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4816               (MOVDI2PDIrr GR32:$src)>;
4817
4818   let AddedComplexity = 20 in {
4819     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4820               (MOVDI2PDIrm addr:$src)>;
4821     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4822               (MOVDI2PDIrm addr:$src)>;
4823     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4824               (MOVDI2PDIrm addr:$src)>;
4825   }
4826 }
4827
4828 // These are the correct encodings of the instructions so that we know how to
4829 // read correct assembly, even though we continue to emit the wrong ones for
4830 // compatibility with Darwin's buggy assembler.
4831 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4832                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4833 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4834                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4835 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4836 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4837                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4838 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4839                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4840
4841 //===---------------------------------------------------------------------===//
4842 // SSE2 - Move Quadword
4843 //===---------------------------------------------------------------------===//
4844
4845 //===---------------------------------------------------------------------===//
4846 // Move Quadword Int to Packed Quadword Int
4847 //
4848
4849 let SchedRW = [WriteLoad] in {
4850 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4851                     "vmovq\t{$src, $dst|$dst, $src}",
4852                     [(set VR128:$dst,
4853                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4854                     VEX, Requires<[UseAVX]>;
4855 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4856                     "movq\t{$src, $dst|$dst, $src}",
4857                     [(set VR128:$dst,
4858                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4859                       IIC_SSE_MOVDQ>, XS,
4860                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4861 } // SchedRW
4862
4863 //===---------------------------------------------------------------------===//
4864 // Move Packed Quadword Int to Quadword Int
4865 //
4866 let SchedRW = [WriteStore] in {
4867 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4868                       "movq\t{$src, $dst|$dst, $src}",
4869                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4870                                     (iPTR 0))), addr:$dst)],
4871                                     IIC_SSE_MOVDQ>, VEX;
4872 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4873                       "movq\t{$src, $dst|$dst, $src}",
4874                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4875                                     (iPTR 0))), addr:$dst)],
4876                                     IIC_SSE_MOVDQ>;
4877 } // SchedRW
4878
4879 //===---------------------------------------------------------------------===//
4880 // Store / copy lower 64-bits of a XMM register.
4881 //
4882 let Predicates = [UseAVX] in
4883 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
4884           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
4885 let Predicates = [UseSSE2] in
4886 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
4887           (MOVPQI2QImr addr:$dst, VR128:$src)>;
4888
4889 let isCodeGenOnly = 1, AddedComplexity = 20 in {
4890 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4891                      "vmovq\t{$src, $dst|$dst, $src}",
4892                      [(set VR128:$dst,
4893                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4894                                                  (loadi64 addr:$src))))))],
4895                                                  IIC_SSE_MOVDQ>,
4896                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4897
4898 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4899                      "movq\t{$src, $dst|$dst, $src}",
4900                      [(set VR128:$dst,
4901                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4902                                                  (loadi64 addr:$src))))))],
4903                                                  IIC_SSE_MOVDQ>,
4904                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4905 }
4906
4907 let Predicates = [UseAVX], AddedComplexity = 20 in {
4908   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4909             (VMOVZQI2PQIrm addr:$src)>;
4910   def : Pat<(v2i64 (X86vzload addr:$src)),
4911             (VMOVZQI2PQIrm addr:$src)>;
4912 }
4913
4914 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4915   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4916             (MOVZQI2PQIrm addr:$src)>;
4917   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4918 }
4919
4920 let Predicates = [HasAVX] in {
4921 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4922           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4923 def : Pat<(v4i64 (X86vzload addr:$src)),
4924           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4925 }
4926
4927 //===---------------------------------------------------------------------===//
4928 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4929 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4930 //
4931 let SchedRW = [WriteVecLogic] in {
4932 let AddedComplexity = 15 in
4933 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4934                         "vmovq\t{$src, $dst|$dst, $src}",
4935                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4936                     IIC_SSE_MOVQ_RR>,
4937                       XS, VEX, Requires<[UseAVX]>;
4938 let AddedComplexity = 15 in
4939 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4940                         "movq\t{$src, $dst|$dst, $src}",
4941                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4942                     IIC_SSE_MOVQ_RR>,
4943                       XS, Requires<[UseSSE2]>;
4944 } // SchedRW
4945
4946 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
4947 let AddedComplexity = 20 in
4948 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4949                         "vmovq\t{$src, $dst|$dst, $src}",
4950                     [(set VR128:$dst, (v2i64 (X86vzmovl
4951                                              (loadv2i64 addr:$src))))],
4952                                              IIC_SSE_MOVDQ>,
4953                       XS, VEX, Requires<[UseAVX]>;
4954 let AddedComplexity = 20 in {
4955 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4956                         "movq\t{$src, $dst|$dst, $src}",
4957                     [(set VR128:$dst, (v2i64 (X86vzmovl
4958                                              (loadv2i64 addr:$src))))],
4959                                              IIC_SSE_MOVDQ>,
4960                       XS, Requires<[UseSSE2]>;
4961 }
4962 } // isCodeGenOnly, SchedRW
4963
4964 let AddedComplexity = 20 in {
4965   let Predicates = [UseAVX] in {
4966     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4967               (VMOVZPQILo2PQIrr VR128:$src)>;
4968   }
4969   let Predicates = [UseSSE2] in {
4970     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4971               (MOVZPQILo2PQIrr VR128:$src)>;
4972   }
4973 }
4974
4975 //===---------------------------------------------------------------------===//
4976 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4977 //===---------------------------------------------------------------------===//
4978 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4979                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4980                               X86MemOperand x86memop> {
4981 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4982                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4983                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4984                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4985 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4986                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4987                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4988                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4989 }
4990
4991 let Predicates = [HasAVX] in {
4992   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4993                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
4994   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4995                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
4996   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4997                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
4998   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4999                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5000 }
5001 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5002                                    memopv4f32, f128mem>;
5003 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5004                                    memopv4f32, f128mem>;
5005
5006 let Predicates = [HasAVX] in {
5007   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5008             (VMOVSHDUPrr VR128:$src)>;
5009   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5010             (VMOVSHDUPrm addr:$src)>;
5011   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5012             (VMOVSLDUPrr VR128:$src)>;
5013   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5014             (VMOVSLDUPrm addr:$src)>;
5015   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5016             (VMOVSHDUPYrr VR256:$src)>;
5017   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5018             (VMOVSHDUPYrm addr:$src)>;
5019   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5020             (VMOVSLDUPYrr VR256:$src)>;
5021   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5022             (VMOVSLDUPYrm addr:$src)>;
5023 }
5024
5025 let Predicates = [UseSSE3] in {
5026   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5027             (MOVSHDUPrr VR128:$src)>;
5028   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5029             (MOVSHDUPrm addr:$src)>;
5030   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5031             (MOVSLDUPrr VR128:$src)>;
5032   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5033             (MOVSLDUPrm addr:$src)>;
5034 }
5035
5036 //===---------------------------------------------------------------------===//
5037 // SSE3 - Replicate Double FP - MOVDDUP
5038 //===---------------------------------------------------------------------===//
5039
5040 multiclass sse3_replicate_dfp<string OpcodeStr> {
5041 let neverHasSideEffects = 1 in
5042 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5043                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5044                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
5045 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5046                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5047                     [(set VR128:$dst,
5048                       (v2f64 (X86Movddup
5049                               (scalar_to_vector (loadf64 addr:$src)))))],
5050                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
5051 }
5052
5053 // FIXME: Merge with above classe when there're patterns for the ymm version
5054 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5055 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5056                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5057                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5058                     Sched<[WriteShuffle]>;
5059 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5060                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5061                     [(set VR256:$dst,
5062                       (v4f64 (X86Movddup
5063                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5064                     Sched<[WriteShuffleLd]>;
5065 }
5066
5067 let Predicates = [HasAVX] in {
5068   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5069   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5070 }
5071
5072 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5073
5074 let Predicates = [HasAVX] in {
5075   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5076             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5077   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5078             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5079   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5080             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5081   def : Pat<(X86Movddup (bc_v2f64
5082                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5083             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5084
5085   // 256-bit version
5086   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5087             (VMOVDDUPYrm addr:$src)>;
5088   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5089             (VMOVDDUPYrm addr:$src)>;
5090   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5091             (VMOVDDUPYrm addr:$src)>;
5092   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5093             (VMOVDDUPYrr VR256:$src)>;
5094 }
5095
5096 let Predicates = [UseSSE3] in {
5097   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5098             (MOVDDUPrm addr:$src)>;
5099   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5100             (MOVDDUPrm addr:$src)>;
5101   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5102             (MOVDDUPrm addr:$src)>;
5103   def : Pat<(X86Movddup (bc_v2f64
5104                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5105             (MOVDDUPrm addr:$src)>;
5106 }
5107
5108 //===---------------------------------------------------------------------===//
5109 // SSE3 - Move Unaligned Integer
5110 //===---------------------------------------------------------------------===//
5111
5112 let SchedRW = [WriteLoad] in {
5113 let Predicates = [HasAVX] in {
5114   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5115                    "vlddqu\t{$src, $dst|$dst, $src}",
5116                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5117   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5118                    "vlddqu\t{$src, $dst|$dst, $src}",
5119                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5120                    VEX, VEX_L;
5121 }
5122 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5123                    "lddqu\t{$src, $dst|$dst, $src}",
5124                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5125                    IIC_SSE_LDDQU>;
5126 }
5127
5128 //===---------------------------------------------------------------------===//
5129 // SSE3 - Arithmetic
5130 //===---------------------------------------------------------------------===//
5131
5132 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5133                        X86MemOperand x86memop, OpndItins itins,
5134                        bit Is2Addr = 1> {
5135   def rr : I<0xD0, MRMSrcReg,
5136        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5137        !if(Is2Addr,
5138            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5139            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5140        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5141        Sched<[itins.Sched]>;
5142   def rm : I<0xD0, MRMSrcMem,
5143        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5144        !if(Is2Addr,
5145            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5146            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5147        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5148        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5149 }
5150
5151 let Predicates = [HasAVX] in {
5152   let ExeDomain = SSEPackedSingle in {
5153     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5154                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5155     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5156                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
5157   }
5158   let ExeDomain = SSEPackedDouble in {
5159     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5160                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5161     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5162                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
5163   }
5164 }
5165 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5166   let ExeDomain = SSEPackedSingle in
5167   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5168                               f128mem, SSE_ALU_F32P>, TB, XD;
5169   let ExeDomain = SSEPackedDouble in
5170   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5171                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5172 }
5173
5174 //===---------------------------------------------------------------------===//
5175 // SSE3 Instructions
5176 //===---------------------------------------------------------------------===//
5177
5178 // Horizontal ops
5179 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5180                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5181   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5182        !if(Is2Addr,
5183          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5184          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5185       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5186       Sched<[WriteFAdd]>;
5187
5188   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5189        !if(Is2Addr,
5190          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5191          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5192       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5193         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5194 }
5195 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5196                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5197   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5198        !if(Is2Addr,
5199          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5200          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5201       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5202       Sched<[WriteFAdd]>;
5203
5204   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5205        !if(Is2Addr,
5206          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5207          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5208       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5209         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5210 }
5211
5212 let Predicates = [HasAVX] in {
5213   let ExeDomain = SSEPackedSingle in {
5214     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5215                             X86fhadd, 0>, VEX_4V;
5216     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5217                             X86fhsub, 0>, VEX_4V;
5218     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5219                             X86fhadd, 0>, VEX_4V, VEX_L;
5220     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5221                             X86fhsub, 0>, VEX_4V, VEX_L;
5222   }
5223   let ExeDomain = SSEPackedDouble in {
5224     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5225                             X86fhadd, 0>, VEX_4V;
5226     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5227                             X86fhsub, 0>, VEX_4V;
5228     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5229                             X86fhadd, 0>, VEX_4V, VEX_L;
5230     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5231                             X86fhsub, 0>, VEX_4V, VEX_L;
5232   }
5233 }
5234
5235 let Constraints = "$src1 = $dst" in {
5236   let ExeDomain = SSEPackedSingle in {
5237     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5238     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5239   }
5240   let ExeDomain = SSEPackedDouble in {
5241     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5242     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5243   }
5244 }
5245
5246 //===---------------------------------------------------------------------===//
5247 // SSSE3 - Packed Absolute Instructions
5248 //===---------------------------------------------------------------------===//
5249
5250
5251 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5252 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5253                             Intrinsic IntId128> {
5254   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5255                     (ins VR128:$src),
5256                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5257                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5258                     OpSize, Sched<[WriteVecALU]>;
5259
5260   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5261                     (ins i128mem:$src),
5262                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5263                     [(set VR128:$dst,
5264                       (IntId128
5265                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5266                     OpSize, Sched<[WriteVecALULd]>;
5267 }
5268
5269 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5270 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5271                               Intrinsic IntId256> {
5272   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5273                     (ins VR256:$src),
5274                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5275                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5276                     OpSize, Sched<[WriteVecALU]>;
5277
5278   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5279                     (ins i256mem:$src),
5280                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5281                     [(set VR256:$dst,
5282                       (IntId256
5283                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5284                     Sched<[WriteVecALULd]>;
5285 }
5286
5287 // Helper fragments to match sext vXi1 to vXiY.
5288 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5289                                                VR128:$src))>;
5290 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5291 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5292 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5293                                                VR256:$src))>;
5294 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5295 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5296
5297 let Predicates = [HasAVX] in {
5298   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5299                                   int_x86_ssse3_pabs_b_128>, VEX;
5300   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5301                                   int_x86_ssse3_pabs_w_128>, VEX;
5302   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5303                                   int_x86_ssse3_pabs_d_128>, VEX;
5304
5305   def : Pat<(xor
5306             (bc_v2i64 (v16i1sextv16i8)),
5307             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5308             (VPABSBrr128 VR128:$src)>;
5309   def : Pat<(xor
5310             (bc_v2i64 (v8i1sextv8i16)),
5311             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5312             (VPABSWrr128 VR128:$src)>;
5313   def : Pat<(xor
5314             (bc_v2i64 (v4i1sextv4i32)),
5315             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5316             (VPABSDrr128 VR128:$src)>;
5317 }
5318
5319 let Predicates = [HasAVX2] in {
5320   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5321                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5322   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5323                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5324   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5325                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5326
5327   def : Pat<(xor
5328             (bc_v4i64 (v32i1sextv32i8)),
5329             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5330             (VPABSBrr256 VR256:$src)>;
5331   def : Pat<(xor
5332             (bc_v4i64 (v16i1sextv16i16)),
5333             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5334             (VPABSWrr256 VR256:$src)>;
5335   def : Pat<(xor
5336             (bc_v4i64 (v8i1sextv8i32)),
5337             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5338             (VPABSDrr256 VR256:$src)>;
5339 }
5340
5341 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5342                               int_x86_ssse3_pabs_b_128>;
5343 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5344                               int_x86_ssse3_pabs_w_128>;
5345 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5346                               int_x86_ssse3_pabs_d_128>;
5347
5348 let Predicates = [HasSSSE3] in {
5349   def : Pat<(xor
5350             (bc_v2i64 (v16i1sextv16i8)),
5351             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5352             (PABSBrr128 VR128:$src)>;
5353   def : Pat<(xor
5354             (bc_v2i64 (v8i1sextv8i16)),
5355             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5356             (PABSWrr128 VR128:$src)>;
5357   def : Pat<(xor
5358             (bc_v2i64 (v4i1sextv4i32)),
5359             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5360             (PABSDrr128 VR128:$src)>;
5361 }
5362
5363 //===---------------------------------------------------------------------===//
5364 // SSSE3 - Packed Binary Operator Instructions
5365 //===---------------------------------------------------------------------===//
5366
5367 let Sched = WriteVecALU in {
5368 def SSE_PHADDSUBD : OpndItins<
5369   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5370 >;
5371 def SSE_PHADDSUBSW : OpndItins<
5372   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5373 >;
5374 def SSE_PHADDSUBW : OpndItins<
5375   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5376 >;
5377 }
5378 let Sched = WriteShuffle in
5379 def SSE_PSHUFB : OpndItins<
5380   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5381 >;
5382 let Sched = WriteVecALU in
5383 def SSE_PSIGN : OpndItins<
5384   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5385 >;
5386 let Sched = WriteVecIMul in
5387 def SSE_PMULHRSW : OpndItins<
5388   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5389 >;
5390
5391 /// SS3I_binop_rm - Simple SSSE3 bin op
5392 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5393                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5394                          X86MemOperand x86memop, OpndItins itins,
5395                          bit Is2Addr = 1> {
5396   let isCommutable = 1 in
5397   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5398        (ins RC:$src1, RC:$src2),
5399        !if(Is2Addr,
5400          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5401          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5402        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5403        OpSize, Sched<[itins.Sched]>;
5404   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5405        (ins RC:$src1, x86memop:$src2),
5406        !if(Is2Addr,
5407          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5408          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5409        [(set RC:$dst,
5410          (OpVT (OpNode RC:$src1,
5411           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5412        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5413 }
5414
5415 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5416 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5417                              Intrinsic IntId128, OpndItins itins,
5418                              bit Is2Addr = 1> {
5419   let isCommutable = 1 in
5420   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5421        (ins VR128:$src1, VR128:$src2),
5422        !if(Is2Addr,
5423          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5424          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5425        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5426        OpSize, Sched<[itins.Sched]>;
5427   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5428        (ins VR128:$src1, i128mem:$src2),
5429        !if(Is2Addr,
5430          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5431          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5432        [(set VR128:$dst,
5433          (IntId128 VR128:$src1,
5434           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5435        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5436 }
5437
5438 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5439                                Intrinsic IntId256> {
5440   let isCommutable = 1 in
5441   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5442        (ins VR256:$src1, VR256:$src2),
5443        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5444        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5445        OpSize;
5446   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5447        (ins VR256:$src1, i256mem:$src2),
5448        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5449        [(set VR256:$dst,
5450          (IntId256 VR256:$src1,
5451           (bitconvert (loadv4i64 addr:$src2))))]>, OpSize;
5452 }
5453
5454 let ImmT = NoImm, Predicates = [HasAVX] in {
5455 let isCommutable = 0 in {
5456   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5457                                   loadv2i64, i128mem,
5458                                   SSE_PHADDSUBW, 0>, VEX_4V;
5459   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5460                                   loadv2i64, i128mem,
5461                                   SSE_PHADDSUBD, 0>, VEX_4V;
5462   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5463                                   loadv2i64, i128mem,
5464                                   SSE_PHADDSUBW, 0>, VEX_4V;
5465   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5466                                   loadv2i64, i128mem,
5467                                   SSE_PHADDSUBD, 0>, VEX_4V;
5468   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5469                                   loadv2i64, i128mem,
5470                                   SSE_PSIGN, 0>, VEX_4V;
5471   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5472                                   loadv2i64, i128mem,
5473                                   SSE_PSIGN, 0>, VEX_4V;
5474   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5475                                   loadv2i64, i128mem,
5476                                   SSE_PSIGN, 0>, VEX_4V;
5477   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5478                                   loadv2i64, i128mem,
5479                                   SSE_PSHUFB, 0>, VEX_4V;
5480   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5481                                       int_x86_ssse3_phadd_sw_128,
5482                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5483   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5484                                       int_x86_ssse3_phsub_sw_128,
5485                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5486   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5487                                       int_x86_ssse3_pmadd_ub_sw_128,
5488                                       SSE_PMADD, 0>, VEX_4V;
5489 }
5490 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5491                                       int_x86_ssse3_pmul_hr_sw_128,
5492                                       SSE_PMULHRSW, 0>, VEX_4V;
5493 }
5494
5495 let ImmT = NoImm, Predicates = [HasAVX2] in {
5496 let isCommutable = 0 in {
5497   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5498                                   loadv4i64, i256mem,
5499                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5500   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5501                                   loadv4i64, i256mem,
5502                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5503   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5504                                   loadv4i64, i256mem,
5505                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5506   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5507                                   loadv4i64, i256mem,
5508                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5509   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5510                                   loadv4i64, i256mem,
5511                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5512   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5513                                   loadv4i64, i256mem,
5514                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5515   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5516                                   loadv4i64, i256mem,
5517                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5518   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5519                                   loadv4i64, i256mem,
5520                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5521   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5522                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5523   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5524                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5525   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5526                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5527 }
5528 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5529                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5530 }
5531
5532 // None of these have i8 immediate fields.
5533 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5534 let isCommutable = 0 in {
5535   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5536                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5537   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5538                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5539   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5540                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5541   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5542                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5543   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5544                                  memopv2i64, i128mem, SSE_PSIGN>;
5545   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5546                                  memopv2i64, i128mem, SSE_PSIGN>;
5547   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5548                                  memopv2i64, i128mem, SSE_PSIGN>;
5549   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5550                                  memopv2i64, i128mem, SSE_PSHUFB>;
5551   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5552                                      int_x86_ssse3_phadd_sw_128,
5553                                      SSE_PHADDSUBSW>;
5554   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5555                                      int_x86_ssse3_phsub_sw_128,
5556                                      SSE_PHADDSUBSW>;
5557   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5558                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5559 }
5560 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5561                                      int_x86_ssse3_pmul_hr_sw_128,
5562                                      SSE_PMULHRSW>;
5563 }
5564
5565 //===---------------------------------------------------------------------===//
5566 // SSSE3 - Packed Align Instruction Patterns
5567 //===---------------------------------------------------------------------===//
5568
5569 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5570   let neverHasSideEffects = 1 in {
5571   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5572       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5573       !if(Is2Addr,
5574         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5575         !strconcat(asm,
5576                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5577       [], IIC_SSE_PALIGNRR>, OpSize, Sched<[WriteShuffle]>;
5578   let mayLoad = 1 in
5579   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5580       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5581       !if(Is2Addr,
5582         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5583         !strconcat(asm,
5584                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5585       [], IIC_SSE_PALIGNRM>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5586   }
5587 }
5588
5589 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5590   let neverHasSideEffects = 1 in {
5591   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5592       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5593       !strconcat(asm,
5594                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5595       []>, OpSize, Sched<[WriteShuffle]>;
5596   let mayLoad = 1 in
5597   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5598       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5599       !strconcat(asm,
5600                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5601       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5602   }
5603 }
5604
5605 let Predicates = [HasAVX] in
5606   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5607 let Predicates = [HasAVX2] in
5608   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5609 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5610   defm PALIGN : ssse3_palignr<"palignr">;
5611
5612 let Predicates = [HasAVX2] in {
5613 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5614           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5615 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5616           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5617 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5618           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5619 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5620           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5621 }
5622
5623 let Predicates = [HasAVX] in {
5624 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5625           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5626 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5627           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5628 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5629           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5630 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5631           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5632 }
5633
5634 let Predicates = [UseSSSE3] in {
5635 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5636           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5637 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5638           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5639 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5640           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5641 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5642           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5643 }
5644
5645 //===---------------------------------------------------------------------===//
5646 // SSSE3 - Thread synchronization
5647 //===---------------------------------------------------------------------===//
5648
5649 let SchedRW = [WriteSystem] in {
5650 let usesCustomInserter = 1 in {
5651 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5652                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5653                 Requires<[HasSSE3]>;
5654 }
5655
5656 let Uses = [EAX, ECX, EDX] in
5657 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5658                  TB, Requires<[HasSSE3]>;
5659 let Uses = [ECX, EAX] in
5660 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5661                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5662                 TB, Requires<[HasSSE3]>;
5663 } // SchedRW
5664
5665 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5666 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5667
5668 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5669       Requires<[Not64BitMode]>;
5670 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5671       Requires<[In64BitMode]>;
5672
5673 //===----------------------------------------------------------------------===//
5674 // SSE4.1 - Packed Move with Sign/Zero Extend
5675 //===----------------------------------------------------------------------===//
5676
5677 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5678                                OpndItins itins = DEFAULT_ITINS> {
5679   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5680                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5681                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5682
5683   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5684                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5685        [(set VR128:$dst,
5686          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5687          itins.rm>, OpSize;
5688 }
5689
5690 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5691                                  Intrinsic IntId> {
5692   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5693                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5694                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5695
5696   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5697                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5698                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5699                   OpSize;
5700 }
5701
5702 let Predicates = [HasAVX] in {
5703 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5704                                      int_x86_sse41_pmovsxbw>, VEX;
5705 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5706                                      int_x86_sse41_pmovsxwd>, VEX;
5707 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5708                                      int_x86_sse41_pmovsxdq>, VEX;
5709 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5710                                      int_x86_sse41_pmovzxbw>, VEX;
5711 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5712                                      int_x86_sse41_pmovzxwd>, VEX;
5713 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5714                                      int_x86_sse41_pmovzxdq>, VEX;
5715 }
5716
5717 let Predicates = [HasAVX2] in {
5718 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5719                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5720 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5721                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5722 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5723                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5724 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5725                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5726 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5727                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5728 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5729                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5730 }
5731
5732 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,                                       SSE_INTALU_ITINS_P>;
5733 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,                                       SSE_INTALU_ITINS_P>;
5734 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,                                       SSE_INTALU_ITINS_P>;
5735 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,                                       SSE_INTALU_ITINS_P>;
5736 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,                                       SSE_INTALU_ITINS_P>;
5737 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,                                       SSE_INTALU_ITINS_P>;
5738
5739 let Predicates = [HasAVX] in {
5740   // Common patterns involving scalar load.
5741   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5742             (VPMOVSXBWrm addr:$src)>;
5743   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5744             (VPMOVSXBWrm addr:$src)>;
5745   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5746             (VPMOVSXBWrm addr:$src)>;
5747
5748   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5749             (VPMOVSXWDrm addr:$src)>;
5750   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5751             (VPMOVSXWDrm addr:$src)>;
5752   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5753             (VPMOVSXWDrm addr:$src)>;
5754
5755   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5756             (VPMOVSXDQrm addr:$src)>;
5757   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5758             (VPMOVSXDQrm addr:$src)>;
5759   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5760             (VPMOVSXDQrm addr:$src)>;
5761
5762   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5763             (VPMOVZXBWrm addr:$src)>;
5764   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5765             (VPMOVZXBWrm addr:$src)>;
5766   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5767             (VPMOVZXBWrm addr:$src)>;
5768
5769   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5770             (VPMOVZXWDrm addr:$src)>;
5771   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5772             (VPMOVZXWDrm addr:$src)>;
5773   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5774             (VPMOVZXWDrm addr:$src)>;
5775
5776   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5777             (VPMOVZXDQrm addr:$src)>;
5778   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5779             (VPMOVZXDQrm addr:$src)>;
5780   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5781             (VPMOVZXDQrm addr:$src)>;
5782 }
5783
5784 let Predicates = [UseSSE41] in {
5785   // Common patterns involving scalar load.
5786   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5787             (PMOVSXBWrm addr:$src)>;
5788   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5789             (PMOVSXBWrm addr:$src)>;
5790   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5791             (PMOVSXBWrm addr:$src)>;
5792
5793   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5794             (PMOVSXWDrm addr:$src)>;
5795   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5796             (PMOVSXWDrm addr:$src)>;
5797   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5798             (PMOVSXWDrm addr:$src)>;
5799
5800   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5801             (PMOVSXDQrm addr:$src)>;
5802   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5803             (PMOVSXDQrm addr:$src)>;
5804   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5805             (PMOVSXDQrm addr:$src)>;
5806
5807   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5808             (PMOVZXBWrm addr:$src)>;
5809   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5810             (PMOVZXBWrm addr:$src)>;
5811   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5812             (PMOVZXBWrm addr:$src)>;
5813
5814   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5815             (PMOVZXWDrm addr:$src)>;
5816   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5817             (PMOVZXWDrm addr:$src)>;
5818   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5819             (PMOVZXWDrm addr:$src)>;
5820
5821   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5822             (PMOVZXDQrm addr:$src)>;
5823   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5824             (PMOVZXDQrm addr:$src)>;
5825   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5826             (PMOVZXDQrm addr:$src)>;
5827 }
5828
5829 let Predicates = [HasAVX2] in {
5830   let AddedComplexity = 15 in {
5831     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5832               (VPMOVZXDQYrr VR128:$src)>;
5833     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5834               (VPMOVZXWDYrr VR128:$src)>;
5835     def : Pat<(v16i16 (X86vzmovly (v16i8 VR128:$src))),
5836               (VPMOVZXBWYrr VR128:$src)>;
5837   }
5838
5839   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5840   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5841   def : Pat<(v16i16 (X86vsmovl (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5842 }
5843
5844 let Predicates = [HasAVX] in {
5845   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5846   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5847   def : Pat<(v8i16 (X86vsmovl (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5848 }
5849
5850 let Predicates = [UseSSE41] in {
5851   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5852   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5853   def : Pat<(v8i16 (X86vsmovl (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5854 }
5855
5856
5857 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5858                                OpndItins itins = DEFAULT_ITINS> {
5859   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5860                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5861                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5862
5863   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5864                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5865        [(set VR128:$dst,
5866          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
5867          itins.rm>,
5868           OpSize;
5869 }
5870
5871 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5872                                  Intrinsic IntId> {
5873   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5874                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5875                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5876
5877   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5878                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5879        [(set VR256:$dst,
5880          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5881           OpSize;
5882 }
5883
5884 let Predicates = [HasAVX] in {
5885 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5886                                      VEX;
5887 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5888                                      VEX;
5889 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5890                                      VEX;
5891 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5892                                      VEX;
5893 }
5894
5895 let Predicates = [HasAVX2] in {
5896 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5897                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5898 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5899                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5900 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5901                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5902 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5903                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5904 }
5905
5906 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
5907                                       SSE_INTALU_ITINS_P>;
5908 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
5909                                       SSE_INTALU_ITINS_P>;
5910 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
5911                                       SSE_INTALU_ITINS_P>;
5912 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
5913                                       SSE_INTALU_ITINS_P>;
5914
5915 let Predicates = [HasAVX] in {
5916   // Common patterns involving scalar load
5917   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5918             (VPMOVSXBDrm addr:$src)>;
5919   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5920             (VPMOVSXWQrm addr:$src)>;
5921
5922   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5923             (VPMOVZXBDrm addr:$src)>;
5924   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5925             (VPMOVZXWQrm addr:$src)>;
5926 }
5927
5928 let Predicates = [UseSSE41] in {
5929   // Common patterns involving scalar load
5930   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5931             (PMOVSXBDrm addr:$src)>;
5932   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5933             (PMOVSXWQrm addr:$src)>;
5934
5935   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5936             (PMOVZXBDrm addr:$src)>;
5937   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5938             (PMOVZXWQrm addr:$src)>;
5939 }
5940
5941 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5942                                OpndItins itins = DEFAULT_ITINS> {
5943   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5944                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5945                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5946
5947   // Expecting a i16 load any extended to i32 value.
5948   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5949                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5950                  [(set VR128:$dst, (IntId (bitconvert
5951                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5952                  OpSize;
5953 }
5954
5955 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5956                                  Intrinsic IntId> {
5957   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5958                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5959                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5960
5961   // Expecting a i16 load any extended to i32 value.
5962   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5963                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5964                   [(set VR256:$dst, (IntId (bitconvert
5965                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5966                   OpSize;
5967 }
5968
5969 let Predicates = [HasAVX] in {
5970 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5971                                      VEX;
5972 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5973                                      VEX;
5974 }
5975 let Predicates = [HasAVX2] in {
5976 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5977                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5978 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5979                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5980 }
5981 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
5982                                       SSE_INTALU_ITINS_P>;
5983 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
5984                                       SSE_INTALU_ITINS_P>;
5985
5986 let Predicates = [HasAVX2] in {
5987   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5988   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5989   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5990
5991   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5992   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5993
5994   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5995
5996   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5997             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5998   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5999             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6000   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
6001             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6002
6003   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
6004             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6005   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
6006             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6007
6008   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
6009             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6010
6011   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
6012             (VPMOVSXWDYrm addr:$src)>;
6013   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
6014             (VPMOVSXDQYrm addr:$src)>;
6015
6016   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
6017                     (scalar_to_vector (loadi64 addr:$src))))))),
6018             (VPMOVSXBDYrm addr:$src)>;
6019   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
6020                     (scalar_to_vector (loadf64 addr:$src))))))),
6021             (VPMOVSXBDYrm addr:$src)>;
6022
6023   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
6024                     (scalar_to_vector (loadi64 addr:$src))))))),
6025             (VPMOVSXWQYrm addr:$src)>;
6026   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
6027                     (scalar_to_vector (loadf64 addr:$src))))))),
6028             (VPMOVSXWQYrm addr:$src)>;
6029
6030   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
6031                     (scalar_to_vector (loadi32 addr:$src))))))),
6032             (VPMOVSXBQYrm addr:$src)>;
6033 }
6034
6035 let Predicates = [HasAVX] in {
6036   // Common patterns involving scalar load
6037   def : Pat<(int_x86_sse41_pmovsxbq
6038               (bitconvert (v4i32 (X86vzmovl
6039                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6040             (VPMOVSXBQrm addr:$src)>;
6041
6042   def : Pat<(int_x86_sse41_pmovzxbq
6043               (bitconvert (v4i32 (X86vzmovl
6044                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6045             (VPMOVZXBQrm addr:$src)>;
6046 }
6047
6048 let Predicates = [UseSSE41] in {
6049   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
6050   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
6051   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
6052
6053   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
6054   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
6055
6056   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
6057
6058   // Common patterns involving scalar load
6059   def : Pat<(int_x86_sse41_pmovsxbq
6060               (bitconvert (v4i32 (X86vzmovl
6061                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6062             (PMOVSXBQrm addr:$src)>;
6063
6064   def : Pat<(int_x86_sse41_pmovzxbq
6065               (bitconvert (v4i32 (X86vzmovl
6066                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6067             (PMOVZXBQrm addr:$src)>;
6068
6069   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6070                     (scalar_to_vector (loadi64 addr:$src))))))),
6071             (PMOVSXWDrm addr:$src)>;
6072   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6073                     (scalar_to_vector (loadf64 addr:$src))))))),
6074             (PMOVSXWDrm addr:$src)>;
6075   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6076                     (scalar_to_vector (loadi32 addr:$src))))))),
6077             (PMOVSXBDrm addr:$src)>;
6078   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6079                     (scalar_to_vector (loadi32 addr:$src))))))),
6080             (PMOVSXWQrm addr:$src)>;
6081   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6082                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6083             (PMOVSXBQrm addr:$src)>;
6084   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6085                     (scalar_to_vector (loadi64 addr:$src))))))),
6086             (PMOVSXDQrm addr:$src)>;
6087   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6088                     (scalar_to_vector (loadf64 addr:$src))))))),
6089             (PMOVSXDQrm addr:$src)>;
6090   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6091                     (scalar_to_vector (loadi64 addr:$src))))))),
6092             (PMOVSXBWrm addr:$src)>;
6093   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6094                     (scalar_to_vector (loadf64 addr:$src))))))),
6095             (PMOVSXBWrm addr:$src)>;
6096 }
6097
6098 let Predicates = [HasAVX2] in {
6099   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
6100   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
6101   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
6102
6103   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
6104   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
6105
6106   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
6107
6108   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
6109             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6110   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
6111             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6112   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
6113             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6114
6115   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
6116             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6117   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
6118             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6119
6120   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
6121             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6122 }
6123
6124 let Predicates = [HasAVX] in {
6125   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
6126   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
6127   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
6128
6129   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
6130   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
6131
6132   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
6133
6134   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6135             (VPMOVZXBWrm addr:$src)>;
6136   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6137             (VPMOVZXBWrm addr:$src)>;
6138   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6139             (VPMOVZXBDrm addr:$src)>;
6140   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6141             (VPMOVZXBQrm addr:$src)>;
6142
6143   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6144             (VPMOVZXWDrm addr:$src)>;
6145   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6146             (VPMOVZXWDrm addr:$src)>;
6147   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6148             (VPMOVZXWQrm addr:$src)>;
6149
6150   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6151             (VPMOVZXDQrm addr:$src)>;
6152   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6153             (VPMOVZXDQrm addr:$src)>;
6154   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6155             (VPMOVZXDQrm addr:$src)>;
6156
6157   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
6158   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
6159   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
6160
6161   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
6162   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
6163
6164   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
6165
6166   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6167                     (scalar_to_vector (loadi64 addr:$src))))))),
6168             (VPMOVSXWDrm addr:$src)>;
6169   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6170                     (scalar_to_vector (loadi64 addr:$src))))))),
6171             (VPMOVSXDQrm addr:$src)>;
6172   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6173                     (scalar_to_vector (loadf64 addr:$src))))))),
6174             (VPMOVSXWDrm addr:$src)>;
6175   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6176                     (scalar_to_vector (loadf64 addr:$src))))))),
6177             (VPMOVSXDQrm addr:$src)>;
6178   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6179                     (scalar_to_vector (loadi64 addr:$src))))))),
6180             (VPMOVSXBWrm addr:$src)>;
6181   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6182                     (scalar_to_vector (loadf64 addr:$src))))))),
6183             (VPMOVSXBWrm addr:$src)>;
6184
6185   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6186                     (scalar_to_vector (loadi32 addr:$src))))))),
6187             (VPMOVSXBDrm addr:$src)>;
6188   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6189                     (scalar_to_vector (loadi32 addr:$src))))))),
6190             (VPMOVSXWQrm addr:$src)>;
6191   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6192                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6193             (VPMOVSXBQrm addr:$src)>;
6194 }
6195
6196 let Predicates = [UseSSE41] in {
6197   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
6198   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
6199   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
6200
6201   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
6202   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
6203
6204   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
6205
6206   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6207             (PMOVZXBWrm addr:$src)>;
6208   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6209             (PMOVZXBWrm addr:$src)>;
6210   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6211             (PMOVZXBDrm addr:$src)>;
6212   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6213             (PMOVZXBQrm addr:$src)>;
6214
6215   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6216             (PMOVZXWDrm addr:$src)>;
6217   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6218             (PMOVZXWDrm addr:$src)>;
6219   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6220             (PMOVZXWQrm addr:$src)>;
6221
6222   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6223             (PMOVZXDQrm addr:$src)>;
6224   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6225             (PMOVZXDQrm addr:$src)>;
6226   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6227             (PMOVZXDQrm addr:$src)>;
6228 }
6229
6230 //===----------------------------------------------------------------------===//
6231 // SSE4.1 - Extract Instructions
6232 //===----------------------------------------------------------------------===//
6233
6234 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6235 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6236   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6237                  (ins VR128:$src1, i32i8imm:$src2),
6238                  !strconcat(OpcodeStr,
6239                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6240                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6241                                          imm:$src2))]>,
6242                  OpSize;
6243   let neverHasSideEffects = 1, mayStore = 1 in
6244   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6245                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6246                  !strconcat(OpcodeStr,
6247                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6248                  []>, OpSize;
6249 // FIXME:
6250 // There's an AssertZext in the way of writing the store pattern
6251 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6252 }
6253
6254 let Predicates = [HasAVX] in
6255   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6256
6257 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6258
6259
6260 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6261 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6262   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6263   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6264                    (ins VR128:$src1, i32i8imm:$src2),
6265                    !strconcat(OpcodeStr,
6266                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6267                    []>, OpSize;
6268
6269   let neverHasSideEffects = 1, mayStore = 1 in
6270   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6271                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6272                  !strconcat(OpcodeStr,
6273                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6274                  []>, OpSize;
6275 // FIXME:
6276 // There's an AssertZext in the way of writing the store pattern
6277 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6278 }
6279
6280 let Predicates = [HasAVX] in
6281   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6282
6283 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6284
6285
6286 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6287 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6288   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6289                  (ins VR128:$src1, i32i8imm:$src2),
6290                  !strconcat(OpcodeStr,
6291                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6292                  [(set GR32:$dst,
6293                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6294   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6295                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6296                  !strconcat(OpcodeStr,
6297                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6298                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6299                           addr:$dst)]>, OpSize;
6300 }
6301
6302 let Predicates = [HasAVX] in
6303   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6304
6305 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6306
6307 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6308 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6309   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6310                  (ins VR128:$src1, i32i8imm:$src2),
6311                  !strconcat(OpcodeStr,
6312                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6313                  [(set GR64:$dst,
6314                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6315   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6316                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6317                  !strconcat(OpcodeStr,
6318                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6319                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6320                           addr:$dst)]>, OpSize, REX_W;
6321 }
6322
6323 let Predicates = [HasAVX] in
6324   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6325
6326 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6327
6328 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6329 /// destination
6330 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6331                             OpndItins itins = DEFAULT_ITINS> {
6332   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6333                  (ins VR128:$src1, i32i8imm:$src2),
6334                  !strconcat(OpcodeStr,
6335                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6336                  [(set GR32orGR64:$dst,
6337                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6338                     itins.rr>,
6339            OpSize;
6340   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6341                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6342                  !strconcat(OpcodeStr,
6343                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6344                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6345                           addr:$dst)], itins.rm>, OpSize;
6346 }
6347
6348 let ExeDomain = SSEPackedSingle in {
6349   let Predicates = [UseAVX] in
6350     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6351   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6352 }
6353
6354 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6355 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6356                                               imm:$src2))),
6357                  addr:$dst),
6358           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6359           Requires<[HasAVX]>;
6360 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6361                                               imm:$src2))),
6362                  addr:$dst),
6363           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6364           Requires<[UseSSE41]>;
6365
6366 //===----------------------------------------------------------------------===//
6367 // SSE4.1 - Insert Instructions
6368 //===----------------------------------------------------------------------===//
6369
6370 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6371   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6372       (ins VR128:$src1, GR32orGR64:$src2, i32i8imm:$src3),
6373       !if(Is2Addr,
6374         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6375         !strconcat(asm,
6376                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6377       [(set VR128:$dst,
6378         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>, OpSize;
6379   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6380       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6381       !if(Is2Addr,
6382         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6383         !strconcat(asm,
6384                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6385       [(set VR128:$dst,
6386         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6387                    imm:$src3))]>, OpSize;
6388 }
6389
6390 let Predicates = [HasAVX] in
6391   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6392 let Constraints = "$src1 = $dst" in
6393   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6394
6395 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6396   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6397       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6398       !if(Is2Addr,
6399         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6400         !strconcat(asm,
6401                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6402       [(set VR128:$dst,
6403         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6404       OpSize;
6405   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6406       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6407       !if(Is2Addr,
6408         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6409         !strconcat(asm,
6410                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6411       [(set VR128:$dst,
6412         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6413                           imm:$src3)))]>, OpSize;
6414 }
6415
6416 let Predicates = [HasAVX] in
6417   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6418 let Constraints = "$src1 = $dst" in
6419   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6420
6421 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6422   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6423       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6424       !if(Is2Addr,
6425         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6426         !strconcat(asm,
6427                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6428       [(set VR128:$dst,
6429         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6430       OpSize;
6431   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6432       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6433       !if(Is2Addr,
6434         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6435         !strconcat(asm,
6436                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6437       [(set VR128:$dst,
6438         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6439                           imm:$src3)))]>, OpSize;
6440 }
6441
6442 let Predicates = [HasAVX] in
6443   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6444 let Constraints = "$src1 = $dst" in
6445   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6446
6447 // insertps has a few different modes, there's the first two here below which
6448 // are optimized inserts that won't zero arbitrary elements in the destination
6449 // vector. The next one matches the intrinsic and could zero arbitrary elements
6450 // in the target vector.
6451 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6452                            OpndItins itins = DEFAULT_ITINS> {
6453   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6454       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6455       !if(Is2Addr,
6456         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6457         !strconcat(asm,
6458                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6459       [(set VR128:$dst,
6460         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6461       OpSize;
6462   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6463       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6464       !if(Is2Addr,
6465         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6466         !strconcat(asm,
6467                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6468       [(set VR128:$dst,
6469         (X86insrtps VR128:$src1,
6470                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6471                     imm:$src3))], itins.rm>, OpSize;
6472 }
6473
6474 let ExeDomain = SSEPackedSingle in {
6475   let Predicates = [UseAVX] in
6476     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6477   let Constraints = "$src1 = $dst" in
6478     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6479 }
6480
6481 //===----------------------------------------------------------------------===//
6482 // SSE4.1 - Round Instructions
6483 //===----------------------------------------------------------------------===//
6484
6485 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6486                             X86MemOperand x86memop, RegisterClass RC,
6487                             PatFrag mem_frag32, PatFrag mem_frag64,
6488                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6489 let ExeDomain = SSEPackedSingle in {
6490   // Intrinsic operation, reg.
6491   // Vector intrinsic operation, reg
6492   def PSr : SS4AIi8<opcps, MRMSrcReg,
6493                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6494                     !strconcat(OpcodeStr,
6495                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6496                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6497                     IIC_SSE_ROUNDPS_REG>,
6498                     OpSize;
6499
6500   // Vector intrinsic operation, mem
6501   def PSm : SS4AIi8<opcps, MRMSrcMem,
6502                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6503                     !strconcat(OpcodeStr,
6504                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6505                     [(set RC:$dst,
6506                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6507                           IIC_SSE_ROUNDPS_MEM>,
6508                     OpSize;
6509 } // ExeDomain = SSEPackedSingle
6510
6511 let ExeDomain = SSEPackedDouble in {
6512   // Vector intrinsic operation, reg
6513   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6514                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6515                     !strconcat(OpcodeStr,
6516                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6517                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6518                     IIC_SSE_ROUNDPS_REG>,
6519                     OpSize;
6520
6521   // Vector intrinsic operation, mem
6522   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6523                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6524                     !strconcat(OpcodeStr,
6525                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6526                     [(set RC:$dst,
6527                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6528                           IIC_SSE_ROUNDPS_REG>,
6529                     OpSize;
6530 } // ExeDomain = SSEPackedDouble
6531 }
6532
6533 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6534                             string OpcodeStr,
6535                             Intrinsic F32Int,
6536                             Intrinsic F64Int, bit Is2Addr = 1> {
6537 let ExeDomain = GenericDomain in {
6538   // Operation, reg.
6539   let hasSideEffects = 0 in
6540   def SSr : SS4AIi8<opcss, MRMSrcReg,
6541       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6542       !if(Is2Addr,
6543           !strconcat(OpcodeStr,
6544               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6545           !strconcat(OpcodeStr,
6546               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6547       []>, OpSize;
6548
6549   // Intrinsic operation, reg.
6550   let isCodeGenOnly = 1 in
6551   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6552         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6553         !if(Is2Addr,
6554             !strconcat(OpcodeStr,
6555                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6556             !strconcat(OpcodeStr,
6557                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6558         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6559         OpSize;
6560
6561   // Intrinsic operation, mem.
6562   def SSm : SS4AIi8<opcss, MRMSrcMem,
6563         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6564         !if(Is2Addr,
6565             !strconcat(OpcodeStr,
6566                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6567             !strconcat(OpcodeStr,
6568                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6569         [(set VR128:$dst,
6570              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6571         OpSize;
6572
6573   // Operation, reg.
6574   let hasSideEffects = 0 in
6575   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6576         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6577         !if(Is2Addr,
6578             !strconcat(OpcodeStr,
6579                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6580             !strconcat(OpcodeStr,
6581                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6582         []>, OpSize;
6583
6584   // Intrinsic operation, reg.
6585   let isCodeGenOnly = 1 in
6586   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6587         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6588         !if(Is2Addr,
6589             !strconcat(OpcodeStr,
6590                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6591             !strconcat(OpcodeStr,
6592                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6593         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6594         OpSize;
6595
6596   // Intrinsic operation, mem.
6597   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6598         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6599         !if(Is2Addr,
6600             !strconcat(OpcodeStr,
6601                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6602             !strconcat(OpcodeStr,
6603                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6604         [(set VR128:$dst,
6605               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6606         OpSize;
6607 } // ExeDomain = GenericDomain
6608 }
6609
6610 // FP round - roundss, roundps, roundsd, roundpd
6611 let Predicates = [HasAVX] in {
6612   // Intrinsic form
6613   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6614                                   loadv4f32, loadv2f64,
6615                                   int_x86_sse41_round_ps,
6616                                   int_x86_sse41_round_pd>, VEX;
6617   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6618                                   loadv8f32, loadv4f64,
6619                                   int_x86_avx_round_ps_256,
6620                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6621   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6622                                   int_x86_sse41_round_ss,
6623                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6624
6625   def : Pat<(ffloor FR32:$src),
6626             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6627   def : Pat<(f64 (ffloor FR64:$src)),
6628             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6629   def : Pat<(f32 (fnearbyint FR32:$src)),
6630             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6631   def : Pat<(f64 (fnearbyint FR64:$src)),
6632             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6633   def : Pat<(f32 (fceil FR32:$src)),
6634             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6635   def : Pat<(f64 (fceil FR64:$src)),
6636             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6637   def : Pat<(f32 (frint FR32:$src)),
6638             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6639   def : Pat<(f64 (frint FR64:$src)),
6640             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6641   def : Pat<(f32 (ftrunc FR32:$src)),
6642             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6643   def : Pat<(f64 (ftrunc FR64:$src)),
6644             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6645
6646   def : Pat<(v4f32 (ffloor VR128:$src)),
6647             (VROUNDPSr VR128:$src, (i32 0x1))>;
6648   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6649             (VROUNDPSr VR128:$src, (i32 0xC))>;
6650   def : Pat<(v4f32 (fceil VR128:$src)),
6651             (VROUNDPSr VR128:$src, (i32 0x2))>;
6652   def : Pat<(v4f32 (frint VR128:$src)),
6653             (VROUNDPSr VR128:$src, (i32 0x4))>;
6654   def : Pat<(v4f32 (ftrunc VR128:$src)),
6655             (VROUNDPSr VR128:$src, (i32 0x3))>;
6656
6657   def : Pat<(v2f64 (ffloor VR128:$src)),
6658             (VROUNDPDr VR128:$src, (i32 0x1))>;
6659   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6660             (VROUNDPDr VR128:$src, (i32 0xC))>;
6661   def : Pat<(v2f64 (fceil VR128:$src)),
6662             (VROUNDPDr VR128:$src, (i32 0x2))>;
6663   def : Pat<(v2f64 (frint VR128:$src)),
6664             (VROUNDPDr VR128:$src, (i32 0x4))>;
6665   def : Pat<(v2f64 (ftrunc VR128:$src)),
6666             (VROUNDPDr VR128:$src, (i32 0x3))>;
6667
6668   def : Pat<(v8f32 (ffloor VR256:$src)),
6669             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6670   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6671             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6672   def : Pat<(v8f32 (fceil VR256:$src)),
6673             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6674   def : Pat<(v8f32 (frint VR256:$src)),
6675             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6676   def : Pat<(v8f32 (ftrunc VR256:$src)),
6677             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6678
6679   def : Pat<(v4f64 (ffloor VR256:$src)),
6680             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6681   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6682             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6683   def : Pat<(v4f64 (fceil VR256:$src)),
6684             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6685   def : Pat<(v4f64 (frint VR256:$src)),
6686             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6687   def : Pat<(v4f64 (ftrunc VR256:$src)),
6688             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6689 }
6690
6691 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6692                                memopv4f32, memopv2f64,
6693                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6694 let Constraints = "$src1 = $dst" in
6695 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6696                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6697
6698 let Predicates = [UseSSE41] in {
6699   def : Pat<(ffloor FR32:$src),
6700             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6701   def : Pat<(f64 (ffloor FR64:$src)),
6702             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6703   def : Pat<(f32 (fnearbyint FR32:$src)),
6704             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6705   def : Pat<(f64 (fnearbyint FR64:$src)),
6706             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6707   def : Pat<(f32 (fceil FR32:$src)),
6708             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6709   def : Pat<(f64 (fceil FR64:$src)),
6710             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6711   def : Pat<(f32 (frint FR32:$src)),
6712             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6713   def : Pat<(f64 (frint FR64:$src)),
6714             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6715   def : Pat<(f32 (ftrunc FR32:$src)),
6716             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6717   def : Pat<(f64 (ftrunc FR64:$src)),
6718             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6719
6720   def : Pat<(v4f32 (ffloor VR128:$src)),
6721             (ROUNDPSr VR128:$src, (i32 0x1))>;
6722   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6723             (ROUNDPSr VR128:$src, (i32 0xC))>;
6724   def : Pat<(v4f32 (fceil VR128:$src)),
6725             (ROUNDPSr VR128:$src, (i32 0x2))>;
6726   def : Pat<(v4f32 (frint VR128:$src)),
6727             (ROUNDPSr VR128:$src, (i32 0x4))>;
6728   def : Pat<(v4f32 (ftrunc VR128:$src)),
6729             (ROUNDPSr VR128:$src, (i32 0x3))>;
6730
6731   def : Pat<(v2f64 (ffloor VR128:$src)),
6732             (ROUNDPDr VR128:$src, (i32 0x1))>;
6733   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6734             (ROUNDPDr VR128:$src, (i32 0xC))>;
6735   def : Pat<(v2f64 (fceil VR128:$src)),
6736             (ROUNDPDr VR128:$src, (i32 0x2))>;
6737   def : Pat<(v2f64 (frint VR128:$src)),
6738             (ROUNDPDr VR128:$src, (i32 0x4))>;
6739   def : Pat<(v2f64 (ftrunc VR128:$src)),
6740             (ROUNDPDr VR128:$src, (i32 0x3))>;
6741 }
6742
6743 //===----------------------------------------------------------------------===//
6744 // SSE4.1 - Packed Bit Test
6745 //===----------------------------------------------------------------------===//
6746
6747 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6748 // the intel intrinsic that corresponds to this.
6749 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6750 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6751                 "vptest\t{$src2, $src1|$src1, $src2}",
6752                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6753                 OpSize, VEX;
6754 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6755                 "vptest\t{$src2, $src1|$src1, $src2}",
6756                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6757                 OpSize, VEX;
6758
6759 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6760                 "vptest\t{$src2, $src1|$src1, $src2}",
6761                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6762                 OpSize, VEX, VEX_L;
6763 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6764                 "vptest\t{$src2, $src1|$src1, $src2}",
6765                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6766                 OpSize, VEX, VEX_L;
6767 }
6768
6769 let Defs = [EFLAGS] in {
6770 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6771               "ptest\t{$src2, $src1|$src1, $src2}",
6772               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6773               OpSize;
6774 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6775               "ptest\t{$src2, $src1|$src1, $src2}",
6776               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6777               OpSize;
6778 }
6779
6780 // The bit test instructions below are AVX only
6781 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6782                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6783   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6784             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6785             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6786   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6787             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6788             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6789             OpSize, VEX;
6790 }
6791
6792 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6793 let ExeDomain = SSEPackedSingle in {
6794 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6795 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6796                             VEX_L;
6797 }
6798 let ExeDomain = SSEPackedDouble in {
6799 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6800 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6801                             VEX_L;
6802 }
6803 }
6804
6805 //===----------------------------------------------------------------------===//
6806 // SSE4.1 - Misc Instructions
6807 //===----------------------------------------------------------------------===//
6808
6809 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6810   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6811                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6812                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6813                      IIC_SSE_POPCNT_RR>,
6814                      OpSize, XS;
6815   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6816                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6817                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6818                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, OpSize, XS;
6819
6820   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6821                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6822                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6823                      IIC_SSE_POPCNT_RR>,
6824                      XS;
6825   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6826                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6827                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6828                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6829
6830   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6831                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6832                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6833                       IIC_SSE_POPCNT_RR>,
6834                       XS;
6835   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6836                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6837                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6838                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6839 }
6840
6841
6842
6843 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6844 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6845                                  Intrinsic IntId128> {
6846   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6847                     (ins VR128:$src),
6848                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6849                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6850   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6851                      (ins i128mem:$src),
6852                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6853                      [(set VR128:$dst,
6854                        (IntId128
6855                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6856 }
6857
6858 let Predicates = [HasAVX] in
6859 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6860                                          int_x86_sse41_phminposuw>, VEX;
6861 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6862                                          int_x86_sse41_phminposuw>;
6863
6864 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6865 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6866                               Intrinsic IntId128, bit Is2Addr = 1,
6867                               OpndItins itins = DEFAULT_ITINS> {
6868   let isCommutable = 1 in
6869   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6870        (ins VR128:$src1, VR128:$src2),
6871        !if(Is2Addr,
6872            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6873            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6874        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6875         itins.rr>, OpSize;
6876   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6877        (ins VR128:$src1, i128mem:$src2),
6878        !if(Is2Addr,
6879            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6880            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6881        [(set VR128:$dst,
6882          (IntId128 VR128:$src1,
6883           (bitconvert (memopv2i64 addr:$src2))))],
6884           itins.rm>, OpSize;
6885 }
6886
6887 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6888 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6889                                 Intrinsic IntId256> {
6890   let isCommutable = 1 in
6891   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6892        (ins VR256:$src1, VR256:$src2),
6893        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6894        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6895   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6896        (ins VR256:$src1, i256mem:$src2),
6897        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6898        [(set VR256:$dst,
6899          (IntId256 VR256:$src1,
6900           (bitconvert (loadv4i64 addr:$src2))))]>, OpSize;
6901 }
6902
6903
6904 /// SS48I_binop_rm - Simple SSE41 binary operator.
6905 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6906                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6907                           X86MemOperand x86memop, bit Is2Addr = 1,
6908                           OpndItins itins = DEFAULT_ITINS> {
6909   let isCommutable = 1 in
6910   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6911        (ins RC:$src1, RC:$src2),
6912        !if(Is2Addr,
6913            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6914            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6915        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6916   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6917        (ins RC:$src1, x86memop:$src2),
6918        !if(Is2Addr,
6919            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6920            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6921        [(set RC:$dst,
6922          (OpVT (OpNode RC:$src1,
6923           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6924 }
6925
6926 let Predicates = [HasAVX] in {
6927   let isCommutable = 0 in
6928   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6929                                                          0>, VEX_4V;
6930   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6931                                   loadv2i64, i128mem, 0>, VEX_4V;
6932   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6933                                   loadv2i64, i128mem, 0>, VEX_4V;
6934   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6935                                   loadv2i64, i128mem, 0>, VEX_4V;
6936   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6937                                   loadv2i64, i128mem, 0>, VEX_4V;
6938   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6939                                   loadv2i64, i128mem, 0>, VEX_4V;
6940   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6941                                   loadv2i64, i128mem, 0>, VEX_4V;
6942   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6943                                   loadv2i64, i128mem, 0>, VEX_4V;
6944   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6945                                   loadv2i64, i128mem, 0>, VEX_4V;
6946   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6947                                                          0>, VEX_4V;
6948 }
6949
6950 let Predicates = [HasAVX2] in {
6951   let isCommutable = 0 in
6952   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6953                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6954   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6955                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6956   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6957                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6958   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6959                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6960   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6961                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6962   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6963                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6964   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6965                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6966   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6967                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6968   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6969                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6970   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6971                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6972 }
6973
6974 let Constraints = "$src1 = $dst" in {
6975   let isCommutable = 0 in
6976   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6977   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6978                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6979   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6980                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6981   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6982                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6983   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6984                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6985   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6986                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6987   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6988                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6989   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6990                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6991   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6992                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6993   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq,
6994                                      1, SSE_INTMUL_ITINS_P>;
6995 }
6996
6997 let Predicates = [HasAVX] in {
6998   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6999                                 memopv2i64, i128mem, 0>, VEX_4V;
7000   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7001                                  memopv2i64, i128mem, 0>, VEX_4V;
7002 }
7003 let Predicates = [HasAVX2] in {
7004   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7005                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7006   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7007                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7008 }
7009
7010 let Constraints = "$src1 = $dst" in {
7011   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7012                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7013   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7014                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7015 }
7016
7017 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7018 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7019                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7020                  X86MemOperand x86memop, bit Is2Addr = 1,
7021                  OpndItins itins = DEFAULT_ITINS> {
7022   let isCommutable = 1 in
7023   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7024         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7025         !if(Is2Addr,
7026             !strconcat(OpcodeStr,
7027                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7028             !strconcat(OpcodeStr,
7029                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7030         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7031         OpSize;
7032   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7033         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7034         !if(Is2Addr,
7035             !strconcat(OpcodeStr,
7036                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7037             !strconcat(OpcodeStr,
7038                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7039         [(set RC:$dst,
7040           (IntId RC:$src1,
7041            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7042         OpSize;
7043 }
7044
7045 let Predicates = [HasAVX] in {
7046   let isCommutable = 0 in {
7047     let ExeDomain = SSEPackedSingle in {
7048     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7049                                         VR128, loadv4f32, f128mem, 0>, VEX_4V;
7050     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7051                                     int_x86_avx_blend_ps_256, VR256, loadv8f32,
7052                                     f256mem, 0>, VEX_4V, VEX_L;
7053     }
7054     let ExeDomain = SSEPackedDouble in {
7055     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7056                                         VR128, loadv2f64, f128mem, 0>, VEX_4V;
7057     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7058                                      int_x86_avx_blend_pd_256,VR256, loadv4f64,
7059                                      f256mem, 0>, VEX_4V, VEX_L;
7060     }
7061   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7062                                       VR128, loadv2i64, i128mem, 0>, VEX_4V;
7063   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7064                                       VR128, loadv2i64, i128mem, 0>, VEX_4V;
7065   }
7066   let ExeDomain = SSEPackedSingle in
7067   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7068                                    VR128, loadv4f32, f128mem, 0>, VEX_4V;
7069   let ExeDomain = SSEPackedDouble in
7070   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7071                                    VR128, loadv2f64, f128mem, 0>, VEX_4V;
7072   let ExeDomain = SSEPackedSingle in
7073   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7074                                   VR256, loadv8f32, i256mem, 0>, VEX_4V, VEX_L;
7075 }
7076
7077 let Predicates = [HasAVX2] in {
7078   let isCommutable = 0 in {
7079   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7080                                   VR256, loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7081   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7082                                   VR256, loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7083   }
7084 }
7085
7086 let Constraints = "$src1 = $dst" in {
7087   let isCommutable = 0 in {
7088   let ExeDomain = SSEPackedSingle in
7089   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7090                                      VR128, memopv4f32, f128mem,
7091                                      1, SSE_INTALU_ITINS_P>;
7092   let ExeDomain = SSEPackedDouble in
7093   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7094                                      VR128, memopv2f64, f128mem,
7095                                      1, SSE_INTALU_ITINS_P>;
7096   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7097                                      VR128, memopv2i64, i128mem,
7098                                      1, SSE_INTALU_ITINS_P>;
7099   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7100                                      VR128, memopv2i64, i128mem,
7101                                      1, SSE_INTMUL_ITINS_P>;
7102   }
7103   let ExeDomain = SSEPackedSingle in
7104   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7105                                   VR128, memopv4f32, f128mem, 1,
7106                                   SSE_DPPS_ITINS>;
7107   let ExeDomain = SSEPackedDouble in
7108   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7109                                   VR128, memopv2f64, f128mem, 1,
7110                                   SSE_DPPD_ITINS>;
7111 }
7112
7113 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7114 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7115                                     RegisterClass RC, X86MemOperand x86memop,
7116                                     PatFrag mem_frag, Intrinsic IntId> {
7117   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7118                   (ins RC:$src1, RC:$src2, RC:$src3),
7119                   !strconcat(OpcodeStr,
7120                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7121                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7122                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
7123
7124   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7125                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7126                   !strconcat(OpcodeStr,
7127                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7128                   [(set RC:$dst,
7129                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7130                                RC:$src3))],
7131                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
7132 }
7133
7134 let Predicates = [HasAVX] in {
7135 let ExeDomain = SSEPackedDouble in {
7136 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7137                                            loadv2f64, int_x86_sse41_blendvpd>;
7138 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7139                                   loadv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
7140 } // ExeDomain = SSEPackedDouble
7141 let ExeDomain = SSEPackedSingle in {
7142 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7143                                            loadv4f32, int_x86_sse41_blendvps>;
7144 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7145                                   loadv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
7146 } // ExeDomain = SSEPackedSingle
7147 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7148                                            loadv2i64, int_x86_sse41_pblendvb>;
7149 }
7150
7151 let Predicates = [HasAVX2] in {
7152 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7153                                       loadv4i64, int_x86_avx2_pblendvb>, VEX_L;
7154 }
7155
7156 let Predicates = [HasAVX] in {
7157   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7158                             (v16i8 VR128:$src2))),
7159             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7160   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7161                             (v4i32 VR128:$src2))),
7162             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7163   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7164                             (v4f32 VR128:$src2))),
7165             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7166   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7167                             (v2i64 VR128:$src2))),
7168             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7169   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7170                             (v2f64 VR128:$src2))),
7171             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7172   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7173                             (v8i32 VR256:$src2))),
7174             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7175   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7176                             (v8f32 VR256:$src2))),
7177             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7178   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7179                             (v4i64 VR256:$src2))),
7180             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7181   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7182                             (v4f64 VR256:$src2))),
7183             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7184
7185   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7186                                (imm:$mask))),
7187             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7188   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7189                                (imm:$mask))),
7190             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7191
7192   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7193                                (imm:$mask))),
7194             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7195   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7196                                (imm:$mask))),
7197             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7198   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7199                                (imm:$mask))),
7200             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7201 }
7202
7203 let Predicates = [HasAVX2] in {
7204   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7205                             (v32i8 VR256:$src2))),
7206             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7207   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7208                                (imm:$mask))),
7209             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7210 }
7211
7212 /// SS41I_ternary_int - SSE 4.1 ternary operator
7213 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7214   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7215                                X86MemOperand x86memop, Intrinsic IntId,
7216                                OpndItins itins = DEFAULT_ITINS> {
7217     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7218                     (ins VR128:$src1, VR128:$src2),
7219                     !strconcat(OpcodeStr,
7220                      "\t{$src2, $dst|$dst, $src2}"),
7221                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7222                     itins.rr>, OpSize;
7223
7224     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7225                     (ins VR128:$src1, x86memop:$src2),
7226                     !strconcat(OpcodeStr,
7227                      "\t{$src2, $dst|$dst, $src2}"),
7228                     [(set VR128:$dst,
7229                       (IntId VR128:$src1,
7230                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7231                        itins.rm>, OpSize;
7232   }
7233 }
7234
7235 let ExeDomain = SSEPackedDouble in
7236 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7237                                   int_x86_sse41_blendvpd>;
7238 let ExeDomain = SSEPackedSingle in
7239 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7240                                   int_x86_sse41_blendvps>;
7241 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7242                                   int_x86_sse41_pblendvb>;
7243
7244 // Aliases with the implicit xmm0 argument
7245 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7246                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7247 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7248                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7249 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7250                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7251 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7252                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7253 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7254                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7255 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7256                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7257
7258 let Predicates = [UseSSE41] in {
7259   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7260                             (v16i8 VR128:$src2))),
7261             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7262   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7263                             (v4i32 VR128:$src2))),
7264             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7265   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7266                             (v4f32 VR128:$src2))),
7267             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7268   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7269                             (v2i64 VR128:$src2))),
7270             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7271   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7272                             (v2f64 VR128:$src2))),
7273             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7274
7275   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7276                                (imm:$mask))),
7277             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7278   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7279                                (imm:$mask))),
7280             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7281   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7282                                (imm:$mask))),
7283             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7284
7285 }
7286
7287 let Predicates = [HasAVX] in
7288 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7289                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7290                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7291                        OpSize, VEX;
7292 let Predicates = [HasAVX2] in
7293 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7294                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7295                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7296                          OpSize, VEX, VEX_L;
7297 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7298                        "movntdqa\t{$src, $dst|$dst, $src}",
7299                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7300                        OpSize;
7301
7302 //===----------------------------------------------------------------------===//
7303 // SSE4.2 - Compare Instructions
7304 //===----------------------------------------------------------------------===//
7305
7306 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7307 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7308                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7309                           X86MemOperand x86memop, bit Is2Addr = 1> {
7310   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7311        (ins RC:$src1, RC:$src2),
7312        !if(Is2Addr,
7313            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7314            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7315        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7316        OpSize;
7317   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7318        (ins RC:$src1, x86memop:$src2),
7319        !if(Is2Addr,
7320            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7321            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7322        [(set RC:$dst,
7323          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7324 }
7325
7326 let Predicates = [HasAVX] in
7327   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7328                                  loadv2i64, i128mem, 0>, VEX_4V;
7329
7330 let Predicates = [HasAVX2] in
7331   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7332                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7333
7334 let Constraints = "$src1 = $dst" in
7335   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7336                                 memopv2i64, i128mem>;
7337
7338 //===----------------------------------------------------------------------===//
7339 // SSE4.2 - String/text Processing Instructions
7340 //===----------------------------------------------------------------------===//
7341
7342 // Packed Compare Implicit Length Strings, Return Mask
7343 multiclass pseudo_pcmpistrm<string asm> {
7344   def REG : PseudoI<(outs VR128:$dst),
7345                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7346     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7347                                                   imm:$src3))]>;
7348   def MEM : PseudoI<(outs VR128:$dst),
7349                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7350     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7351                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7352 }
7353
7354 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7355   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7356   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7357 }
7358
7359 multiclass pcmpistrm_SS42AI<string asm> {
7360   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7361     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7362     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7363     []>, OpSize;
7364   let mayLoad = 1 in
7365   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7366     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7367     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7368     []>, OpSize;
7369 }
7370
7371 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7372   let Predicates = [HasAVX] in
7373   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7374   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7375 }
7376
7377 // Packed Compare Explicit Length Strings, Return Mask
7378 multiclass pseudo_pcmpestrm<string asm> {
7379   def REG : PseudoI<(outs VR128:$dst),
7380                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7381     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7382                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7383   def MEM : PseudoI<(outs VR128:$dst),
7384                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7385     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7386                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7387 }
7388
7389 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7390   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7391   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7392 }
7393
7394 multiclass SS42AI_pcmpestrm<string asm> {
7395   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7396     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7397     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7398     []>, OpSize;
7399   let mayLoad = 1 in
7400   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7401     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7402     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7403     []>, OpSize;
7404 }
7405
7406 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7407   let Predicates = [HasAVX] in
7408   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7409   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7410 }
7411
7412 // Packed Compare Implicit Length Strings, Return Index
7413 multiclass pseudo_pcmpistri<string asm> {
7414   def REG : PseudoI<(outs GR32:$dst),
7415                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7416     [(set GR32:$dst, EFLAGS,
7417       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7418   def MEM : PseudoI<(outs GR32:$dst),
7419                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7420     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7421                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7422 }
7423
7424 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7425   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7426   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7427 }
7428
7429 multiclass SS42AI_pcmpistri<string asm> {
7430   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7431     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7432     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7433     []>, OpSize;
7434   let mayLoad = 1 in
7435   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7436     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7437     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7438     []>, OpSize;
7439 }
7440
7441 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7442   let Predicates = [HasAVX] in
7443   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7444   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7445 }
7446
7447 // Packed Compare Explicit Length Strings, Return Index
7448 multiclass pseudo_pcmpestri<string asm> {
7449   def REG : PseudoI<(outs GR32:$dst),
7450                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7451     [(set GR32:$dst, EFLAGS,
7452       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7453   def MEM : PseudoI<(outs GR32:$dst),
7454                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7455     [(set GR32:$dst, EFLAGS,
7456       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7457        imm:$src5))]>;
7458 }
7459
7460 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7461   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7462   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7463 }
7464
7465 multiclass SS42AI_pcmpestri<string asm> {
7466   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7467     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7468     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7469     []>, OpSize;
7470   let mayLoad = 1 in
7471   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7472     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7473     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7474     []>, OpSize;
7475 }
7476
7477 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7478   let Predicates = [HasAVX] in
7479   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7480   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7481 }
7482
7483 //===----------------------------------------------------------------------===//
7484 // SSE4.2 - CRC Instructions
7485 //===----------------------------------------------------------------------===//
7486
7487 // No CRC instructions have AVX equivalents
7488
7489 // crc intrinsic instruction
7490 // This set of instructions are only rm, the only difference is the size
7491 // of r and m.
7492 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7493                    RegisterClass RCIn, SDPatternOperator Int> :
7494   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7495          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7496          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>;
7497
7498 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7499                    X86MemOperand x86memop, SDPatternOperator Int> :
7500   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7501          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7502          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7503          IIC_CRC32_MEM>;
7504
7505 let Constraints = "$src1 = $dst" in {
7506   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7507                                  int_x86_sse42_crc32_32_8>;
7508   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7509                                  int_x86_sse42_crc32_32_8>;
7510   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7511                                  int_x86_sse42_crc32_32_16>, OpSize;
7512   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7513                                  int_x86_sse42_crc32_32_16>, OpSize;
7514   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7515                                  int_x86_sse42_crc32_32_32>;
7516   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7517                                  int_x86_sse42_crc32_32_32>;
7518   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7519                                  int_x86_sse42_crc32_64_64>, REX_W;
7520   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7521                                  int_x86_sse42_crc32_64_64>, REX_W;
7522   let hasSideEffects = 0 in {
7523     let mayLoad = 1 in
7524     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7525                                    null_frag>, REX_W;
7526     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7527                                    null_frag>, REX_W;
7528   }
7529 }
7530
7531 //===----------------------------------------------------------------------===//
7532 // SHA-NI Instructions
7533 //===----------------------------------------------------------------------===//
7534
7535 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7536                       bit UsesXMM0 = 0> {
7537   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7538              (ins VR128:$src1, VR128:$src2),
7539              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7540              [!if(UsesXMM0,
7541                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7542                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7543
7544   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7545              (ins VR128:$src1, i128mem:$src2),
7546              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7547              [!if(UsesXMM0,
7548                   (set VR128:$dst, (IntId VR128:$src1,
7549                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7550                   (set VR128:$dst, (IntId VR128:$src1,
7551                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7552 }
7553
7554 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7555   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7556                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7557                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7558                          [(set VR128:$dst,
7559                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7560                             (i8 imm:$src3)))]>, TA;
7561   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7562                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7563                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7564                          [(set VR128:$dst,
7565                            (int_x86_sha1rnds4 VR128:$src1,
7566                             (bc_v4i32 (memopv2i64 addr:$src2)),
7567                             (i8 imm:$src3)))]>, TA;
7568
7569   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7570   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7571   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7572
7573   let Uses=[XMM0] in
7574   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7575
7576   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7577   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7578 }
7579
7580 // Aliases with explicit %xmm0
7581 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7582                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7583 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7584                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7585
7586 //===----------------------------------------------------------------------===//
7587 // AES-NI Instructions
7588 //===----------------------------------------------------------------------===//
7589
7590 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7591                               Intrinsic IntId128, bit Is2Addr = 1> {
7592   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7593        (ins VR128:$src1, VR128:$src2),
7594        !if(Is2Addr,
7595            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7596            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7597        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7598        OpSize;
7599   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7600        (ins VR128:$src1, i128mem:$src2),
7601        !if(Is2Addr,
7602            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7603            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7604        [(set VR128:$dst,
7605          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7606 }
7607
7608 // Perform One Round of an AES Encryption/Decryption Flow
7609 let Predicates = [HasAVX, HasAES] in {
7610   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7611                          int_x86_aesni_aesenc, 0>, VEX_4V;
7612   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7613                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7614   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7615                          int_x86_aesni_aesdec, 0>, VEX_4V;
7616   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7617                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7618 }
7619
7620 let Constraints = "$src1 = $dst" in {
7621   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7622                          int_x86_aesni_aesenc>;
7623   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7624                          int_x86_aesni_aesenclast>;
7625   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7626                          int_x86_aesni_aesdec>;
7627   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7628                          int_x86_aesni_aesdeclast>;
7629 }
7630
7631 // Perform the AES InvMixColumn Transformation
7632 let Predicates = [HasAVX, HasAES] in {
7633   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7634       (ins VR128:$src1),
7635       "vaesimc\t{$src1, $dst|$dst, $src1}",
7636       [(set VR128:$dst,
7637         (int_x86_aesni_aesimc VR128:$src1))]>,
7638       OpSize, VEX;
7639   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7640       (ins i128mem:$src1),
7641       "vaesimc\t{$src1, $dst|$dst, $src1}",
7642       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7643       OpSize, VEX;
7644 }
7645 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7646   (ins VR128:$src1),
7647   "aesimc\t{$src1, $dst|$dst, $src1}",
7648   [(set VR128:$dst,
7649     (int_x86_aesni_aesimc VR128:$src1))]>,
7650   OpSize;
7651 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7652   (ins i128mem:$src1),
7653   "aesimc\t{$src1, $dst|$dst, $src1}",
7654   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7655   OpSize;
7656
7657 // AES Round Key Generation Assist
7658 let Predicates = [HasAVX, HasAES] in {
7659   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7660       (ins VR128:$src1, i8imm:$src2),
7661       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7662       [(set VR128:$dst,
7663         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7664       OpSize, VEX;
7665   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7666       (ins i128mem:$src1, i8imm:$src2),
7667       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7668       [(set VR128:$dst,
7669         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7670       OpSize, VEX;
7671 }
7672 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7673   (ins VR128:$src1, i8imm:$src2),
7674   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7675   [(set VR128:$dst,
7676     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7677   OpSize;
7678 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7679   (ins i128mem:$src1, i8imm:$src2),
7680   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7681   [(set VR128:$dst,
7682     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7683   OpSize;
7684
7685 //===----------------------------------------------------------------------===//
7686 // PCLMUL Instructions
7687 //===----------------------------------------------------------------------===//
7688
7689 // AVX carry-less Multiplication instructions
7690 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7691            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7692            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7693            [(set VR128:$dst,
7694              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7695
7696 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7697            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7698            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7699            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7700                               (loadv2i64 addr:$src2), imm:$src3))]>;
7701
7702 // Carry-less Multiplication instructions
7703 let Constraints = "$src1 = $dst" in {
7704 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7705            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7706            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7707            [(set VR128:$dst,
7708              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7709              IIC_SSE_PCLMULQDQ_RR>;
7710
7711 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7712            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7713            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7714            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7715                               (memopv2i64 addr:$src2), imm:$src3))],
7716                               IIC_SSE_PCLMULQDQ_RM>;
7717 } // Constraints = "$src1 = $dst"
7718
7719
7720 multiclass pclmul_alias<string asm, int immop> {
7721   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7722                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7723
7724   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7725                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7726
7727   def : InstAlias<!strconcat("vpclmul", asm,
7728                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7729                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7730
7731   def : InstAlias<!strconcat("vpclmul", asm,
7732                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7733                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7734 }
7735 defm : pclmul_alias<"hqhq", 0x11>;
7736 defm : pclmul_alias<"hqlq", 0x01>;
7737 defm : pclmul_alias<"lqhq", 0x10>;
7738 defm : pclmul_alias<"lqlq", 0x00>;
7739
7740 //===----------------------------------------------------------------------===//
7741 // SSE4A Instructions
7742 //===----------------------------------------------------------------------===//
7743
7744 let Predicates = [HasSSE4A] in {
7745
7746 let Constraints = "$src = $dst" in {
7747 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7748                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7749                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7750                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7751                                     imm:$idx))]>, TB, OpSize;
7752 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7753               (ins VR128:$src, VR128:$mask),
7754               "extrq\t{$mask, $src|$src, $mask}",
7755               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7756                                  VR128:$mask))]>, TB, OpSize;
7757
7758 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7759                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7760                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7761                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7762                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7763 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7764                  (ins VR128:$src, VR128:$mask),
7765                  "insertq\t{$mask, $src|$src, $mask}",
7766                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7767                                     VR128:$mask))]>, XD;
7768 }
7769
7770 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7771                 "movntss\t{$src, $dst|$dst, $src}",
7772                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7773
7774 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7775                 "movntsd\t{$src, $dst|$dst, $src}",
7776                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7777 }
7778
7779 //===----------------------------------------------------------------------===//
7780 // AVX Instructions
7781 //===----------------------------------------------------------------------===//
7782
7783 //===----------------------------------------------------------------------===//
7784 // VBROADCAST - Load from memory and broadcast to all elements of the
7785 //              destination operand
7786 //
7787 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7788                     X86MemOperand x86memop, Intrinsic Int> :
7789   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7790         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7791         [(set RC:$dst, (Int addr:$src))]>, VEX;
7792
7793 // AVX2 adds register forms
7794 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7795                          Intrinsic Int> :
7796   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7797          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7798          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7799
7800 let ExeDomain = SSEPackedSingle in {
7801   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7802                                       int_x86_avx_vbroadcast_ss>;
7803   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7804                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7805 }
7806 let ExeDomain = SSEPackedDouble in
7807 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7808                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7809 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7810                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7811
7812 let ExeDomain = SSEPackedSingle in {
7813   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7814                                            int_x86_avx2_vbroadcast_ss_ps>;
7815   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7816                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7817 }
7818 let ExeDomain = SSEPackedDouble in
7819 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7820                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7821
7822 let Predicates = [HasAVX2] in
7823 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7824                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7825
7826 let Predicates = [HasAVX] in
7827 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7828           (VBROADCASTF128 addr:$src)>;
7829
7830
7831 //===----------------------------------------------------------------------===//
7832 // VINSERTF128 - Insert packed floating-point values
7833 //
7834 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7835 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7836           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7837           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7838           []>, VEX_4V, VEX_L;
7839 let mayLoad = 1 in
7840 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7841           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7842           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7843           []>, VEX_4V, VEX_L;
7844 }
7845
7846 let Predicates = [HasAVX] in {
7847 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7848                                    (iPTR imm)),
7849           (VINSERTF128rr VR256:$src1, VR128:$src2,
7850                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7851 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7852                                    (iPTR imm)),
7853           (VINSERTF128rr VR256:$src1, VR128:$src2,
7854                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7855
7856 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7857                                    (iPTR imm)),
7858           (VINSERTF128rm VR256:$src1, addr:$src2,
7859                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7860 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7861                                    (iPTR imm)),
7862           (VINSERTF128rm VR256:$src1, addr:$src2,
7863                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7864 }
7865
7866 let Predicates = [HasAVX1Only] in {
7867 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7868                                    (iPTR imm)),
7869           (VINSERTF128rr VR256:$src1, VR128:$src2,
7870                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7871 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7872                                    (iPTR imm)),
7873           (VINSERTF128rr VR256:$src1, VR128:$src2,
7874                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7875 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7876                                    (iPTR imm)),
7877           (VINSERTF128rr VR256:$src1, VR128:$src2,
7878                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7879 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7880                                    (iPTR imm)),
7881           (VINSERTF128rr VR256:$src1, VR128:$src2,
7882                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7883
7884 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7885                                    (iPTR imm)),
7886           (VINSERTF128rm VR256:$src1, addr:$src2,
7887                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7888 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7889                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7890                                    (iPTR imm)),
7891           (VINSERTF128rm VR256:$src1, addr:$src2,
7892                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7893 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7894                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7895                                    (iPTR imm)),
7896           (VINSERTF128rm VR256:$src1, addr:$src2,
7897                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7898 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7899                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7900                                    (iPTR imm)),
7901           (VINSERTF128rm VR256:$src1, addr:$src2,
7902                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7903 }
7904
7905 //===----------------------------------------------------------------------===//
7906 // VEXTRACTF128 - Extract packed floating-point values
7907 //
7908 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7909 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7910           (ins VR256:$src1, i8imm:$src2),
7911           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7912           []>, VEX, VEX_L;
7913 let mayStore = 1 in
7914 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7915           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7916           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7917           []>, VEX, VEX_L;
7918 }
7919
7920 // AVX1 patterns
7921 let Predicates = [HasAVX] in {
7922 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7923           (v4f32 (VEXTRACTF128rr
7924                     (v8f32 VR256:$src1),
7925                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7926 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7927           (v2f64 (VEXTRACTF128rr
7928                     (v4f64 VR256:$src1),
7929                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7930
7931 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7932                          (iPTR imm))), addr:$dst),
7933           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7934            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7935 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7936                          (iPTR imm))), addr:$dst),
7937           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7938            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7939 }
7940
7941 let Predicates = [HasAVX1Only] in {
7942 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7943           (v2i64 (VEXTRACTF128rr
7944                   (v4i64 VR256:$src1),
7945                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7946 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7947           (v4i32 (VEXTRACTF128rr
7948                   (v8i32 VR256:$src1),
7949                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7950 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7951           (v8i16 (VEXTRACTF128rr
7952                   (v16i16 VR256:$src1),
7953                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7954 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7955           (v16i8 (VEXTRACTF128rr
7956                   (v32i8 VR256:$src1),
7957                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7958
7959 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7960                                 (iPTR imm))), addr:$dst),
7961           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7962            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7963 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7964                                 (iPTR imm))), addr:$dst),
7965           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7966            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7967 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7968                                 (iPTR imm))), addr:$dst),
7969           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7970            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7971 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7972                                 (iPTR imm))), addr:$dst),
7973           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7974            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7975 }
7976
7977 //===----------------------------------------------------------------------===//
7978 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7979 //
7980 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7981                           Intrinsic IntLd, Intrinsic IntLd256,
7982                           Intrinsic IntSt, Intrinsic IntSt256> {
7983   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7984              (ins VR128:$src1, f128mem:$src2),
7985              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7986              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7987              VEX_4V;
7988   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7989              (ins VR256:$src1, f256mem:$src2),
7990              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7991              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7992              VEX_4V, VEX_L;
7993   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7994              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7995              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7996              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7997   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7998              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7999              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8000              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8001 }
8002
8003 let ExeDomain = SSEPackedSingle in
8004 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8005                                  int_x86_avx_maskload_ps,
8006                                  int_x86_avx_maskload_ps_256,
8007                                  int_x86_avx_maskstore_ps,
8008                                  int_x86_avx_maskstore_ps_256>;
8009 let ExeDomain = SSEPackedDouble in
8010 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8011                                  int_x86_avx_maskload_pd,
8012                                  int_x86_avx_maskload_pd_256,
8013                                  int_x86_avx_maskstore_pd,
8014                                  int_x86_avx_maskstore_pd_256>;
8015
8016 //===----------------------------------------------------------------------===//
8017 // VPERMIL - Permute Single and Double Floating-Point Values
8018 //
8019 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8020                       RegisterClass RC, X86MemOperand x86memop_f,
8021                       X86MemOperand x86memop_i, PatFrag i_frag,
8022                       Intrinsic IntVar, ValueType vt> {
8023   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8024              (ins RC:$src1, RC:$src2),
8025              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8026              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
8027   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8028              (ins RC:$src1, x86memop_i:$src2),
8029              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8030              [(set RC:$dst, (IntVar RC:$src1,
8031                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
8032
8033   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8034              (ins RC:$src1, i8imm:$src2),
8035              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8036              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
8037   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8038              (ins x86memop_f:$src1, i8imm:$src2),
8039              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8040              [(set RC:$dst,
8041                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
8042 }
8043
8044 let ExeDomain = SSEPackedSingle in {
8045   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8046                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8047   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8048                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8049 }
8050 let ExeDomain = SSEPackedDouble in {
8051   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8052                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8053   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8054                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8055 }
8056
8057 let Predicates = [HasAVX] in {
8058 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
8059           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8060 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
8061           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8062 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (loadv4i64 addr:$src1)),
8063                                (i8 imm:$imm))),
8064           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8065 def : Pat<(v4i64 (X86VPermilp (loadv4i64 addr:$src1), (i8 imm:$imm))),
8066           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8067
8068 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
8069           (VPERMILPDri VR128:$src1, imm:$imm)>;
8070 def : Pat<(v2i64 (X86VPermilp (loadv2i64 addr:$src1), (i8 imm:$imm))),
8071           (VPERMILPDmi addr:$src1, imm:$imm)>;
8072 }
8073
8074 //===----------------------------------------------------------------------===//
8075 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8076 //
8077 let ExeDomain = SSEPackedSingle in {
8078 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8079           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8080           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8081           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8082                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8083 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8084           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8085           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8086           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8087                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8088 }
8089
8090 let Predicates = [HasAVX] in {
8091 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8092           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8093 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8094                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8095           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8096 }
8097
8098 let Predicates = [HasAVX1Only] in {
8099 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8100           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8101 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8102           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8103 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8104           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8105 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8106           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8107
8108 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8109                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8110           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8111 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8112                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8113           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8114 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8115                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8116           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8117 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8118                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8119           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8120 }
8121
8122 //===----------------------------------------------------------------------===//
8123 // VZERO - Zero YMM registers
8124 //
8125 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8126             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8127   // Zero All YMM registers
8128   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8129                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
8130
8131   // Zero Upper bits of YMM registers
8132   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8133                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
8134 }
8135
8136 //===----------------------------------------------------------------------===//
8137 // Half precision conversion instructions
8138 //===----------------------------------------------------------------------===//
8139 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8140   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8141              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8142              [(set RC:$dst, (Int VR128:$src))]>,
8143              T8, OpSize, VEX;
8144   let neverHasSideEffects = 1, mayLoad = 1 in
8145   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8146              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
8147 }
8148
8149 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8150   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8151                (ins RC:$src1, i32i8imm:$src2),
8152                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8153                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8154                TA, OpSize, VEX;
8155   let neverHasSideEffects = 1, mayStore = 1 in
8156   def mr : Ii8<0x1D, MRMDestMem, (outs),
8157                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8158                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8159                TA, OpSize, VEX;
8160 }
8161
8162 let Predicates = [HasF16C] in {
8163   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8164   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8165   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8166   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8167 }
8168
8169 //===----------------------------------------------------------------------===//
8170 // AVX2 Instructions
8171 //===----------------------------------------------------------------------===//
8172
8173 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8174 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8175                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8176                  X86MemOperand x86memop> {
8177   let isCommutable = 1 in
8178   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8179         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
8180         !strconcat(OpcodeStr,
8181             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8182         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8183         VEX_4V;
8184   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8185         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
8186         !strconcat(OpcodeStr,
8187             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8188         [(set RC:$dst,
8189           (IntId RC:$src1,
8190            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8191         VEX_4V;
8192 }
8193
8194 let isCommutable = 0 in {
8195 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8196                                    VR128, loadv2i64, i128mem>;
8197 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8198                                     VR256, loadv4i64, i256mem>, VEX_L;
8199 }
8200
8201 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8202                   imm:$mask)),
8203           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8204 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8205                   imm:$mask)),
8206           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8207
8208 //===----------------------------------------------------------------------===//
8209 // VPBROADCAST - Load from memory and broadcast to all elements of the
8210 //               destination operand
8211 //
8212 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8213                           X86MemOperand x86memop, PatFrag ld_frag,
8214                           Intrinsic Int128, Intrinsic Int256> {
8215   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8216                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8217                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
8218   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8219                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8220                   [(set VR128:$dst,
8221                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
8222   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8223                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8224                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
8225   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8226                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8227                    [(set VR256:$dst,
8228                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8229                    VEX, VEX_L;
8230 }
8231
8232 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8233                                     int_x86_avx2_pbroadcastb_128,
8234                                     int_x86_avx2_pbroadcastb_256>;
8235 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8236                                     int_x86_avx2_pbroadcastw_128,
8237                                     int_x86_avx2_pbroadcastw_256>;
8238 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8239                                     int_x86_avx2_pbroadcastd_128,
8240                                     int_x86_avx2_pbroadcastd_256>;
8241 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8242                                     int_x86_avx2_pbroadcastq_128,
8243                                     int_x86_avx2_pbroadcastq_256>;
8244
8245 let Predicates = [HasAVX2] in {
8246   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8247           (VPBROADCASTBrm addr:$src)>;
8248   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8249           (VPBROADCASTBYrm addr:$src)>;
8250   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8251           (VPBROADCASTWrm addr:$src)>;
8252   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8253           (VPBROADCASTWYrm addr:$src)>;
8254   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8255           (VPBROADCASTDrm addr:$src)>;
8256   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8257           (VPBROADCASTDYrm addr:$src)>;
8258   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8259           (VPBROADCASTQrm addr:$src)>;
8260   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8261           (VPBROADCASTQYrm addr:$src)>;
8262
8263   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8264           (VPBROADCASTBrr VR128:$src)>;
8265   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8266           (VPBROADCASTBYrr VR128:$src)>;
8267   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8268           (VPBROADCASTWrr VR128:$src)>;
8269   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8270           (VPBROADCASTWYrr VR128:$src)>;
8271   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8272           (VPBROADCASTDrr VR128:$src)>;
8273   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8274           (VPBROADCASTDYrr VR128:$src)>;
8275   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8276           (VPBROADCASTQrr VR128:$src)>;
8277   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8278           (VPBROADCASTQYrr VR128:$src)>;
8279   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8280           (VBROADCASTSSrr VR128:$src)>;
8281   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8282           (VBROADCASTSSYrr VR128:$src)>;
8283   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8284           (VPBROADCASTQrr VR128:$src)>;
8285   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8286           (VBROADCASTSDYrr VR128:$src)>;
8287
8288   // Provide fallback in case the load node that is used in the patterns above
8289   // is used by additional users, which prevents the pattern selection.
8290   let AddedComplexity = 20 in {
8291     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8292               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8293     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8294               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8295     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8296               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8297
8298     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8299               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8300     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8301               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8302     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8303               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8304   }
8305 }
8306
8307 // AVX1 broadcast patterns
8308 let Predicates = [HasAVX1Only] in {
8309 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8310           (VBROADCASTSSYrm addr:$src)>;
8311 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8312           (VBROADCASTSDYrm addr:$src)>;
8313 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8314           (VBROADCASTSSrm addr:$src)>;
8315 }
8316
8317 let Predicates = [HasAVX] in {
8318 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8319           (VBROADCASTSSYrm addr:$src)>;
8320 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8321           (VBROADCASTSDYrm addr:$src)>;
8322 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8323           (VBROADCASTSSrm addr:$src)>;
8324
8325   // Provide fallback in case the load node that is used in the patterns above
8326   // is used by additional users, which prevents the pattern selection.
8327   let AddedComplexity = 20 in {
8328   // 128bit broadcasts:
8329   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8330             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8331   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8332             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8333               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8334               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8335   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8336             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8337               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8338               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8339
8340   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8341             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8342   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8343             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8344               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8345               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8346   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8347             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8348               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8349               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8350   }
8351 }
8352
8353 //===----------------------------------------------------------------------===//
8354 // VPERM - Permute instructions
8355 //
8356
8357 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8358                      ValueType OpVT> {
8359   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8360                    (ins VR256:$src1, VR256:$src2),
8361                    !strconcat(OpcodeStr,
8362                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8363                    [(set VR256:$dst,
8364                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8365                    VEX_4V, VEX_L;
8366   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8367                    (ins VR256:$src1, i256mem:$src2),
8368                    !strconcat(OpcodeStr,
8369                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8370                    [(set VR256:$dst,
8371                      (OpVT (X86VPermv VR256:$src1,
8372                             (bitconvert (mem_frag addr:$src2)))))]>,
8373                    VEX_4V, VEX_L;
8374 }
8375
8376 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32>;
8377 let ExeDomain = SSEPackedSingle in
8378 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32>;
8379
8380 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8381                          ValueType OpVT> {
8382   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8383                      (ins VR256:$src1, i8imm:$src2),
8384                      !strconcat(OpcodeStr,
8385                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8386                      [(set VR256:$dst,
8387                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8388                      VEX, VEX_L;
8389   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8390                      (ins i256mem:$src1, i8imm:$src2),
8391                      !strconcat(OpcodeStr,
8392                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8393                      [(set VR256:$dst,
8394                        (OpVT (X86VPermi (mem_frag addr:$src1),
8395                               (i8 imm:$src2))))]>, VEX, VEX_L;
8396 }
8397
8398 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64>, VEX_W;
8399 let ExeDomain = SSEPackedDouble in
8400 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64>, VEX_W;
8401
8402 //===----------------------------------------------------------------------===//
8403 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8404 //
8405 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8406           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8407           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8408           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8409                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8410 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8411           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8412           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8413           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8414                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8415
8416 let Predicates = [HasAVX2] in {
8417 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8418           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8419 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8420           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8421 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8422           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8423
8424 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8425                   (i8 imm:$imm))),
8426           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8427 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8428                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8429           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8430 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8431                   (i8 imm:$imm))),
8432           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8433 }
8434
8435
8436 //===----------------------------------------------------------------------===//
8437 // VINSERTI128 - Insert packed integer values
8438 //
8439 let neverHasSideEffects = 1 in {
8440 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8441           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8442           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8443           []>, VEX_4V, VEX_L;
8444 let mayLoad = 1 in
8445 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8446           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8447           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8448           []>, VEX_4V, VEX_L;
8449 }
8450
8451 let Predicates = [HasAVX2] in {
8452 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8453                                    (iPTR imm)),
8454           (VINSERTI128rr VR256:$src1, VR128:$src2,
8455                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8456 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8457                                    (iPTR imm)),
8458           (VINSERTI128rr VR256:$src1, VR128:$src2,
8459                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8460 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8461                                    (iPTR imm)),
8462           (VINSERTI128rr VR256:$src1, VR128:$src2,
8463                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8464 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8465                                    (iPTR imm)),
8466           (VINSERTI128rr VR256:$src1, VR128:$src2,
8467                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8468
8469 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8470                                    (iPTR imm)),
8471           (VINSERTI128rm VR256:$src1, addr:$src2,
8472                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8473 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8474                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8475                                    (iPTR imm)),
8476           (VINSERTI128rm VR256:$src1, addr:$src2,
8477                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8478 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8479                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8480                                    (iPTR imm)),
8481           (VINSERTI128rm VR256:$src1, addr:$src2,
8482                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8483 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8484                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8485                                    (iPTR imm)),
8486           (VINSERTI128rm VR256:$src1, addr:$src2,
8487                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8488 }
8489
8490 //===----------------------------------------------------------------------===//
8491 // VEXTRACTI128 - Extract packed integer values
8492 //
8493 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8494           (ins VR256:$src1, i8imm:$src2),
8495           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8496           [(set VR128:$dst,
8497             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8498           VEX, VEX_L;
8499 let neverHasSideEffects = 1, mayStore = 1 in
8500 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8501           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8502           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8503           VEX, VEX_L;
8504
8505 let Predicates = [HasAVX2] in {
8506 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8507           (v2i64 (VEXTRACTI128rr
8508                     (v4i64 VR256:$src1),
8509                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8510 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8511           (v4i32 (VEXTRACTI128rr
8512                     (v8i32 VR256:$src1),
8513                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8514 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8515           (v8i16 (VEXTRACTI128rr
8516                     (v16i16 VR256:$src1),
8517                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8518 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8519           (v16i8 (VEXTRACTI128rr
8520                     (v32i8 VR256:$src1),
8521                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8522
8523 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8524                          (iPTR imm))), addr:$dst),
8525           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8526            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8527 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8528                          (iPTR imm))), addr:$dst),
8529           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8530            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8531 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8532                          (iPTR imm))), addr:$dst),
8533           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8534            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8535 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8536                          (iPTR imm))), addr:$dst),
8537           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8538            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8539 }
8540
8541 //===----------------------------------------------------------------------===//
8542 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8543 //
8544 multiclass avx2_pmovmask<string OpcodeStr,
8545                          Intrinsic IntLd128, Intrinsic IntLd256,
8546                          Intrinsic IntSt128, Intrinsic IntSt256> {
8547   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8548              (ins VR128:$src1, i128mem:$src2),
8549              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8550              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8551   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8552              (ins VR256:$src1, i256mem:$src2),
8553              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8554              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8555              VEX_4V, VEX_L;
8556   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8557              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8558              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8559              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8560   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8561              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8562              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8563              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8564 }
8565
8566 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8567                                 int_x86_avx2_maskload_d,
8568                                 int_x86_avx2_maskload_d_256,
8569                                 int_x86_avx2_maskstore_d,
8570                                 int_x86_avx2_maskstore_d_256>;
8571 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8572                                 int_x86_avx2_maskload_q,
8573                                 int_x86_avx2_maskload_q_256,
8574                                 int_x86_avx2_maskstore_q,
8575                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8576
8577
8578 //===----------------------------------------------------------------------===//
8579 // Variable Bit Shifts
8580 //
8581 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8582                           ValueType vt128, ValueType vt256> {
8583   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8584              (ins VR128:$src1, VR128:$src2),
8585              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8586              [(set VR128:$dst,
8587                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8588              VEX_4V;
8589   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8590              (ins VR128:$src1, i128mem:$src2),
8591              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8592              [(set VR128:$dst,
8593                (vt128 (OpNode VR128:$src1,
8594                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8595              VEX_4V;
8596   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8597              (ins VR256:$src1, VR256:$src2),
8598              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8599              [(set VR256:$dst,
8600                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8601              VEX_4V, VEX_L;
8602   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8603              (ins VR256:$src1, i256mem:$src2),
8604              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8605              [(set VR256:$dst,
8606                (vt256 (OpNode VR256:$src1,
8607                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8608              VEX_4V, VEX_L;
8609 }
8610
8611 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8612 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8613 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8614 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8615 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8616
8617 //===----------------------------------------------------------------------===//
8618 // VGATHER - GATHER Operations
8619 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8620                        X86MemOperand memop128, X86MemOperand memop256> {
8621   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8622             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8623             !strconcat(OpcodeStr,
8624               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8625             []>, VEX_4VOp3;
8626   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8627             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8628             !strconcat(OpcodeStr,
8629               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8630             []>, VEX_4VOp3, VEX_L;
8631 }
8632
8633 let mayLoad = 1, Constraints
8634   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8635   in {
8636   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8637   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8638   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8639   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8640   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8641   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8642   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8643   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8644 }