lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the Evan Cheng and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // SSE specific DAG Nodes.
  18 //===----------------------------------------------------------------------===//
  19
  20 def X86loadp   : SDNode<"X86ISD::LOAD_PACK", SDTLoad,
  21                         [SDNPHasChain]>;
  22 def X86loadu   : SDNode<"X86ISD::LOAD_UA",   SDTLoad,
  23                         [SDNPHasChain]>;
  24 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  25                         [SDNPCommutative, SDNPAssociative]>;
  26 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest,
  29                         [SDNPHasChain, SDNPOutFlag]>;
  30 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest,
  31                         [SDNPHasChain, SDNPOutFlag]>;
  32 def X86s2vec   : SDNode<"X86ISD::S2VEC",
  33                         SDTypeProfile<1, 1, []>, []>;
  34 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  35                         SDTypeProfile<1, 2, []>, []>;
  36 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  37                         SDTypeProfile<1, 3, []>, []>;
  38
  39 //===----------------------------------------------------------------------===//
  40 // SSE pattern fragments
  41 //===----------------------------------------------------------------------===//
  42
  43 def X86loadpf32  : PatFrag<(ops node:$ptr), (f32   (X86loadp node:$ptr))>;
  44 def X86loadpf64  : PatFrag<(ops node:$ptr), (f64   (X86loadp node:$ptr))>;
  45
  46 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  47 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  48 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  49
  50 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
  51 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
  52 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
  53 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
  54 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
  55 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
  56
  57 def fp32imm0 : PatLeaf<(f32 fpimm), [{
  58   return N->isExactlyValue(+0.0);
  59 }]>;
  60
  61 def PSxLDQ_imm  : SDNodeXForm<imm, [{
  62   // Transformation function: imm >> 3
  63   return getI32Imm(N->getValue() >> 3);
  64 }]>;
  65
  66 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
  67 // SHUFP* etc. imm.
  68 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
  69   return getI8Imm(X86::getShuffleSHUFImmediate(N));
  70 }]>;
  71
  72 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
  73 // PSHUFHW imm.
  74 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
  75   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
  76 }]>;
  77
  78 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
  79 // PSHUFLW imm.
  80 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
  81   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
  82 }]>;
  83
  84 def SSE_splat_mask : PatLeaf<(build_vector), [{
  85   return X86::isSplatMask(N);
  86 }], SHUFFLE_get_shuf_imm>;
  87
  88 def SSE_splat_v2_mask : PatLeaf<(build_vector), [{
  89   return X86::isSplatMask(N);
  90 }]>;
  91
  92 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
  93   return X86::isMOVHLPSMask(N);
  94 }]>;
  95
  96 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
  97   return X86::isMOVHPMask(N);
  98 }]>;
  99
 100 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 101   return X86::isMOVLPMask(N);
 102 }]>;
 103
 104 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 105   return X86::isMOVLMask(N);
 106 }]>;
 107
 108 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 109   return X86::isMOVSHDUPMask(N);
 110 }]>;
 111
 112 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 113   return X86::isMOVSLDUPMask(N);
 114 }]>;
 115
 116 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 117   return X86::isUNPCKLMask(N);
 118 }]>;
 119
 120 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 121   return X86::isUNPCKHMask(N);
 122 }]>;
 123
 124 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 125   return X86::isUNPCKL_v_undef_Mask(N);
 126 }]>;
 127
 128 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 129   return X86::isPSHUFDMask(N);
 130 }], SHUFFLE_get_shuf_imm>;
 131
 132 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 133   return X86::isPSHUFHWMask(N);
 134 }], SHUFFLE_get_pshufhw_imm>;
 135
 136 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 137   return X86::isPSHUFLWMask(N);
 138 }], SHUFFLE_get_pshuflw_imm>;
 139
 140 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 141   return X86::isPSHUFDMask(N);
 142 }], SHUFFLE_get_shuf_imm>;
 143
 144 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 145   return X86::isSHUFPMask(N);
 146 }], SHUFFLE_get_shuf_imm>;
 147
 148 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 149   return X86::isSHUFPMask(N);
 150 }], SHUFFLE_get_shuf_imm>;
 151
 152 //===----------------------------------------------------------------------===//
 153 // SSE scalar FP Instructions
 154 //===----------------------------------------------------------------------===//
 155
 156 // Instruction templates
 157 // SSI - SSE1 instructions with XS prefix.
 158 // SDI - SSE2 instructions with XD prefix.
 159 // PSI - SSE1 instructions with TB prefix.
 160 // PDI - SSE2 instructions with TB and OpSize prefixes.
 161 // PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 162 // PDIi8 - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 163 // S3I - SSE3 instructions with TB and OpSize prefixes.
 164 // S3SI - SSE3 instructions with XS prefix.
 165 // S3DI - SSE3 instructions with XD prefix.
 166 class SSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 167       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE1]>;
 168 class SDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 169       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE2]>;
 170 class PSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 171       : I<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 172 class PDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 173       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 174 class PSIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 175       : Ii8<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 176 class PDIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 177       : Ii8<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 178
 179 class S3SI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 180       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE3]>;
 181 class S3DI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 182       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE3]>;
 183 class S3I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 184       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE3]>;
 185
 186 //===----------------------------------------------------------------------===//
 187 // Helpers for defining instructions that directly correspond to intrinsics.
 188
 189 multiclass SS_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 190   def r : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 191               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 192               [(set VR128:$dst, (v4f32 (IntId VR128:$src)))]>;
 193   def m : SSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 194               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 195               [(set VR128:$dst, (v4f32 (IntId (load addr:$src))))]>;
 196 }
 197
 198 multiclass SD_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 199   def r : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 200               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 201               [(set VR128:$dst, (v2f64 (IntId VR128:$src)))]>;
 202   def m : SDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 203               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 204               [(set VR128:$dst, (v2f64 (IntId (load addr:$src))))]>;
 205 }
 206
 207 class SS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 208   : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 209         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 210         [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
 211 class SS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 212   : SSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 213         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 214         [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
 215 class SD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 216   : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 217         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 218         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
 219 class SD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 220   : SDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 221         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 222         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
 223
 224 class PS_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 225   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 226         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 227         [(set VR128:$dst, (IntId VR128:$src))]>;
 228 class PS_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 229   : PSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 230         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 231         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 232 class PD_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 233   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 234         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 235         [(set VR128:$dst, (IntId VR128:$src))]>;
 236 class PD_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 237   : PDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 238         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 239         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 240
 241 class PS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 242   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 243         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 244         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 245 class PS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 246   : PSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 247         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 248         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 249 class PD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 250   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 251         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 252         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 253 class PD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 254   : PDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 255         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 256         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 257
 258 // Some 'special' instructions
 259 def IMPLICIT_DEF_FR32 : I<0, Pseudo, (ops FR32:$dst),
 260                          "#IMPLICIT_DEF $dst",
 261                          [(set FR32:$dst, (undef))]>, Requires<[HasSSE2]>;
 262 def IMPLICIT_DEF_FR64 : I<0, Pseudo, (ops FR64:$dst),
 263                          "#IMPLICIT_DEF $dst",
 264                          [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
 265
 266 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 267 // scheduler into a branch sequence.
 268 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 269   def CMOV_FR32 : I<0, Pseudo,
 270                     (ops FR32:$dst, FR32:$t, FR32:$f, i8imm:$cond),
 271                     "#CMOV_FR32 PSEUDO!",
 272                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond))]>;
 273   def CMOV_FR64 : I<0, Pseudo,
 274                     (ops FR64:$dst, FR64:$t, FR64:$f, i8imm:$cond),
 275                     "#CMOV_FR64 PSEUDO!",
 276                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond))]>;
 277   def CMOV_V4F32 : I<0, Pseudo,
 278                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 279                     "#CMOV_V4F32 PSEUDO!",
 280                     [(set VR128:$dst,
 281                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 282   def CMOV_V2F64 : I<0, Pseudo,
 283                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 284                     "#CMOV_V2F64 PSEUDO!",
 285                     [(set VR128:$dst,
 286                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 287   def CMOV_V2I64 : I<0, Pseudo,
 288                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 289                     "#CMOV_V2I64 PSEUDO!",
 290                     [(set VR128:$dst,
 291                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 292 }
 293
 294 // Move Instructions
 295 def MOVSSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 296                 "movss {$src, $dst|$dst, $src}", []>;
 297 def MOVSSrm : SSI<0x10, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 298                 "movss {$src, $dst|$dst, $src}",
 299                 [(set FR32:$dst, (loadf32 addr:$src))]>;
 300 def MOVSDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 301                 "movsd {$src, $dst|$dst, $src}", []>;
 302 def MOVSDrm : SDI<0x10, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 303                 "movsd {$src, $dst|$dst, $src}",
 304                 [(set FR64:$dst, (loadf64 addr:$src))]>;
 305
 306 def MOVSSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, FR32:$src),
 307                 "movss {$src, $dst|$dst, $src}",
 308                 [(store FR32:$src, addr:$dst)]>;
 309 def MOVSDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, FR64:$src),
 310                 "movsd {$src, $dst|$dst, $src}",
 311                 [(store FR64:$src, addr:$dst)]>;
 312
 313 // Arithmetic instructions
 314 let isTwoAddress = 1 in {
 315 let isCommutable = 1 in {
 316 def ADDSSrr : SSI<0x58, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 317                 "addss {$src2, $dst|$dst, $src2}",
 318                 [(set FR32:$dst, (fadd FR32:$src1, FR32:$src2))]>;
 319 def ADDSDrr : SDI<0x58, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 320                 "addsd {$src2, $dst|$dst, $src2}",
 321                 [(set FR64:$dst, (fadd FR64:$src1, FR64:$src2))]>;
 322 def MULSSrr : SSI<0x59, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 323                 "mulss {$src2, $dst|$dst, $src2}",
 324                 [(set FR32:$dst, (fmul FR32:$src1, FR32:$src2))]>;
 325 def MULSDrr : SDI<0x59, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 326                 "mulsd {$src2, $dst|$dst, $src2}",
 327                 [(set FR64:$dst, (fmul FR64:$src1, FR64:$src2))]>;
 328 }
 329
 330 def ADDSSrm : SSI<0x58, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 331                 "addss {$src2, $dst|$dst, $src2}",
 332                 [(set FR32:$dst, (fadd FR32:$src1, (loadf32 addr:$src2)))]>;
 333 def ADDSDrm : SDI<0x58, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 334                 "addsd {$src2, $dst|$dst, $src2}",
 335                 [(set FR64:$dst, (fadd FR64:$src1, (loadf64 addr:$src2)))]>;
 336 def MULSSrm : SSI<0x59, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 337                 "mulss {$src2, $dst|$dst, $src2}",
 338                 [(set FR32:$dst, (fmul FR32:$src1, (loadf32 addr:$src2)))]>;
 339 def MULSDrm : SDI<0x59, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 340                 "mulsd {$src2, $dst|$dst, $src2}",
 341                 [(set FR64:$dst, (fmul FR64:$src1, (loadf64 addr:$src2)))]>;
 342
 343 def DIVSSrr : SSI<0x5E, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 344                 "divss {$src2, $dst|$dst, $src2}",
 345                 [(set FR32:$dst, (fdiv FR32:$src1, FR32:$src2))]>;
 346 def DIVSSrm : SSI<0x5E, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 347                 "divss {$src2, $dst|$dst, $src2}",
 348                 [(set FR32:$dst, (fdiv FR32:$src1, (loadf32 addr:$src2)))]>;
 349 def DIVSDrr : SDI<0x5E, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 350                 "divsd {$src2, $dst|$dst, $src2}",
 351                 [(set FR64:$dst, (fdiv FR64:$src1, FR64:$src2))]>;
 352 def DIVSDrm : SDI<0x5E, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 353                 "divsd {$src2, $dst|$dst, $src2}",
 354                 [(set FR64:$dst, (fdiv FR64:$src1, (loadf64 addr:$src2)))]>;
 355
 356 def SUBSSrr : SSI<0x5C, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 357                 "subss {$src2, $dst|$dst, $src2}",
 358                 [(set FR32:$dst, (fsub FR32:$src1, FR32:$src2))]>;
 359 def SUBSSrm : SSI<0x5C, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 360                 "subss {$src2, $dst|$dst, $src2}",
 361                 [(set FR32:$dst, (fsub FR32:$src1, (loadf32 addr:$src2)))]>;
 362 def SUBSDrr : SDI<0x5C, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 363                 "subsd {$src2, $dst|$dst, $src2}",
 364                 [(set FR64:$dst, (fsub FR64:$src1, FR64:$src2))]>;
 365 def SUBSDrm : SDI<0x5C, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 366                 "subsd {$src2, $dst|$dst, $src2}",
 367                 [(set FR64:$dst, (fsub FR64:$src1, (loadf64 addr:$src2)))]>;
 368 }
 369
 370 def SQRTSSr : SSI<0x51, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 371                 "sqrtss {$src, $dst|$dst, $src}",
 372                 [(set FR32:$dst, (fsqrt FR32:$src))]>;
 373 def SQRTSSm : SSI<0x51, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 374                  "sqrtss {$src, $dst|$dst, $src}",
 375                  [(set FR32:$dst, (fsqrt (loadf32 addr:$src)))]>;
 376 def SQRTSDr : SDI<0x51, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 377                  "sqrtsd {$src, $dst|$dst, $src}",
 378                  [(set FR64:$dst, (fsqrt FR64:$src))]>;
 379 def SQRTSDm : SDI<0x51, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 380                  "sqrtsd {$src, $dst|$dst, $src}",
 381                  [(set FR64:$dst, (fsqrt (loadf64 addr:$src)))]>;
 382
 383 // Aliases to match intrinsics which expect XMM operand(s).
 384 let isTwoAddress = 1 in {
 385 let isCommutable = 1 in {
 386 def Int_ADDSSrr : SS_Intrr<0x58, "addss", int_x86_sse_add_ss>;
 387 def Int_ADDSDrr : SD_Intrr<0x58, "addsd", int_x86_sse2_add_sd>;
 388 def Int_MULSSrr : SS_Intrr<0x59, "mulss", int_x86_sse_mul_ss>;
 389 def Int_MULSDrr : SD_Intrr<0x59, "mulsd", int_x86_sse2_mul_sd>;
 390 }
 391
 392 def Int_ADDSSrm : SS_Intrm<0x58, "addss", int_x86_sse_add_ss>;
 393 def Int_ADDSDrm : SD_Intrm<0x58, "addsd", int_x86_sse2_add_sd>;
 394 def Int_MULSSrm : SS_Intrm<0x59, "mulss", int_x86_sse_mul_ss>;
 395 def Int_MULSDrm : SD_Intrm<0x59, "mulsd", int_x86_sse2_mul_sd>;
 396
 397 def Int_DIVSSrr : SS_Intrr<0x5E, "divss", int_x86_sse_div_ss>;
 398 def Int_DIVSSrm : SS_Intrm<0x5E, "divss", int_x86_sse_div_ss>;
 399 def Int_DIVSDrr : SD_Intrr<0x5E, "divsd", int_x86_sse2_div_sd>;
 400 def Int_DIVSDrm : SD_Intrm<0x5E, "divsd", int_x86_sse2_div_sd>;
 401
 402 def Int_SUBSSrr : SS_Intrr<0x5C, "subss", int_x86_sse_sub_ss>;
 403 def Int_SUBSSrm : SS_Intrm<0x5C, "subss", int_x86_sse_sub_ss>;
 404 def Int_SUBSDrr : SD_Intrr<0x5C, "subsd", int_x86_sse2_sub_sd>;
 405 def Int_SUBSDrm : SD_Intrm<0x5C, "subsd", int_x86_sse2_sub_sd>;
 406 }
 407
 408 defm Int_SQRTSS  : SS_IntUnary<0x51, "sqrtss" , int_x86_sse_sqrt_ss>;
 409 defm Int_SQRTSD  : SD_IntUnary<0x51, "sqrtsd" , int_x86_sse2_sqrt_sd>;
 410 defm Int_RSQRTSS : SS_IntUnary<0x52, "rsqrtss", int_x86_sse_rsqrt_ss>;
 411 defm Int_RCPSS   : SS_IntUnary<0x53, "rcpss"  , int_x86_sse_rcp_ss>;
 412
 413 let isTwoAddress = 1 in {
 414 let isCommutable = 1 in {
 415 def Int_MAXSSrr : SS_Intrr<0x5F, "maxss", int_x86_sse_max_ss>;
 416 def Int_MAXSDrr : SD_Intrr<0x5F, "maxsd", int_x86_sse2_max_sd>;
 417 def Int_MINSSrr : SS_Intrr<0x5D, "minss", int_x86_sse_min_ss>;
 418 def Int_MINSDrr : SD_Intrr<0x5D, "minsd", int_x86_sse2_min_sd>;
 419 }
 420 def Int_MAXSSrm : SS_Intrm<0x5F, "maxss", int_x86_sse_max_ss>;
 421 def Int_MAXSDrm : SD_Intrm<0x5F, "maxsd", int_x86_sse2_max_sd>;
 422 def Int_MINSSrm : SS_Intrm<0x5D, "minss", int_x86_sse_min_ss>;
 423 def Int_MINSDrm : SD_Intrm<0x5D, "minsd", int_x86_sse2_min_sd>;
 424 }
 425
 426 // Conversion instructions
 427 def CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, FR32:$src),
 428                     "cvttss2si {$src, $dst|$dst, $src}",
 429                     [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 430 def CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 431                     "cvttss2si {$src, $dst|$dst, $src}",
 432                     [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 433 def CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, FR64:$src),
 434                     "cvttsd2si {$src, $dst|$dst, $src}",
 435                     [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
 436 def CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f64mem:$src),
 437                     "cvttsd2si {$src, $dst|$dst, $src}",
 438                     [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
 439 def CVTSD2SSrr: SDI<0x5A, MRMSrcReg, (ops FR32:$dst, FR64:$src),
 440                    "cvtsd2ss {$src, $dst|$dst, $src}",
 441                    [(set FR32:$dst, (fround FR64:$src))]>;
 442 def CVTSD2SSrm: SDI<0x5A, MRMSrcMem, (ops FR32:$dst, f64mem:$src),
 443                    "cvtsd2ss {$src, $dst|$dst, $src}",
 444                    [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
 445 def CVTSI2SSrr: SSI<0x2A, MRMSrcReg, (ops FR32:$dst, GR32:$src),
 446                   "cvtsi2ss {$src, $dst|$dst, $src}",
 447                   [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 448 def CVTSI2SSrm: SSI<0x2A, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
 449                    "cvtsi2ss {$src, $dst|$dst, $src}",
 450                    [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 451 def CVTSI2SDrr: SDI<0x2A, MRMSrcReg, (ops FR64:$dst, GR32:$src),
 452                    "cvtsi2sd {$src, $dst|$dst, $src}",
 453                    [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
 454 def CVTSI2SDrm: SDI<0x2A, MRMSrcMem, (ops FR64:$dst, i32mem:$src),
 455                    "cvtsi2sd {$src, $dst|$dst, $src}",
 456                    [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 457
 458 // SSE2 instructions with XS prefix
 459 def CVTSS2SDrr: I<0x5A, MRMSrcReg, (ops FR64:$dst, FR32:$src),
 460                  "cvtss2sd {$src, $dst|$dst, $src}",
 461                  [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 462                 Requires<[HasSSE2]>;
 463 def CVTSS2SDrm: I<0x5A, MRMSrcMem, (ops FR64:$dst, f32mem:$src),
 464                  "cvtss2sd {$src, $dst|$dst, $src}",
 465                  [(set FR64:$dst, (extload addr:$src, f32))]>, XS,
 466                 Requires<[HasSSE2]>;
 467
 468 // Match intrinsics which expect XMM operand(s).
 469 def Int_CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 470                         "cvtss2si {$src, $dst|$dst, $src}",
 471                         [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 472 def Int_CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 473                         "cvtss2si {$src, $dst|$dst, $src}",
 474                         [(set GR32:$dst, (int_x86_sse_cvtss2si
 475                                           (load addr:$src)))]>;
 476 def Int_CVTSD2SIrr: SDI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 477                         "cvtsd2si {$src, $dst|$dst, $src}",
 478                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
 479 def Int_CVTSD2SIrm: SDI<0x2D, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 480                         "cvtsd2si {$src, $dst|$dst, $src}",
 481                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si
 482                                           (load addr:$src)))]>;
 483
 484 // Aliases for intrinsics
 485 def Int_CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 486                     "cvttss2si {$src, $dst|$dst, $src}",
 487                     [(set GR32:$dst, (int_x86_sse_cvttss2si VR128:$src))]>;
 488 def Int_CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 489                     "cvttss2si {$src, $dst|$dst, $src}",
 490                     [(set GR32:$dst, (int_x86_sse_cvttss2si(load addr:$src)))]>;
 491 def Int_CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 492                          "cvttsd2si {$src, $dst|$dst, $src}",
 493                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si VR128:$src))]>;
 494 def Int_CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 495                          "cvttsd2si {$src, $dst|$dst, $src}",
 496                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si
 497                                           (load addr:$src)))]>;
 498
 499 let isTwoAddress = 1 in {
 500 def Int_CVTSI2SSrr: SSI<0x2A, MRMSrcReg,
 501                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 502                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 503                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 504                                            GR32:$src2))]>;
 505 def Int_CVTSI2SSrm: SSI<0x2A, MRMSrcMem,
 506                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 507                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 508                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 509                                            (loadi32 addr:$src2)))]>;
 510 }
 511
 512 // Comparison instructions
 513 let isTwoAddress = 1 in {
 514 def CMPSSrr : SSI<0xC2, MRMSrcReg,
 515                 (ops FR32:$dst, FR32:$src1, FR32:$src, SSECC:$cc),
 516                 "cmp${cc}ss {$src, $dst|$dst, $src}",
 517                  []>;
 518 def CMPSSrm : SSI<0xC2, MRMSrcMem,
 519                 (ops FR32:$dst, FR32:$src1, f32mem:$src, SSECC:$cc),
 520                 "cmp${cc}ss {$src, $dst|$dst, $src}", []>;
 521 def CMPSDrr : SDI<0xC2, MRMSrcReg,
 522                 (ops FR64:$dst, FR64:$src1, FR64:$src, SSECC:$cc),
 523                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 524 def CMPSDrm : SDI<0xC2, MRMSrcMem,
 525                 (ops FR64:$dst, FR64:$src1, f64mem:$src, SSECC:$cc),
 526                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 527 }
 528
 529 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops FR32:$src1, FR32:$src2),
 530                  "ucomiss {$src2, $src1|$src1, $src2}",
 531                  [(X86cmp FR32:$src1, FR32:$src2)]>;
 532 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops FR32:$src1, f32mem:$src2),
 533                  "ucomiss {$src2, $src1|$src1, $src2}",
 534                  [(X86cmp FR32:$src1, (loadf32 addr:$src2))]>;
 535 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops FR64:$src1, FR64:$src2),
 536                  "ucomisd {$src2, $src1|$src1, $src2}",
 537                  [(X86cmp FR64:$src1, FR64:$src2)]>;
 538 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops FR64:$src1, f64mem:$src2),
 539                  "ucomisd {$src2, $src1|$src1, $src2}",
 540                  [(X86cmp FR64:$src1, (loadf64 addr:$src2))]>;
 541
 542 // Aliases to match intrinsics which expect XMM operand(s).
 543 let isTwoAddress = 1 in {
 544 def Int_CMPSSrr : SSI<0xC2, MRMSrcReg,
 545                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 546                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 547                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 548                                          VR128:$src, imm:$cc))]>;
 549 def Int_CMPSSrm : SSI<0xC2, MRMSrcMem,
 550                       (ops VR128:$dst, VR128:$src1, f32mem:$src, SSECC:$cc),
 551                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 552                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 553                                          (load addr:$src), imm:$cc))]>;
 554 def Int_CMPSDrr : SDI<0xC2, MRMSrcReg,
 555                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 556                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 557 def Int_CMPSDrm : SDI<0xC2, MRMSrcMem,
 558                       (ops VR128:$dst, VR128:$src1, f64mem:$src, SSECC:$cc),
 559                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 560 }
 561
 562 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 563                        "ucomiss {$src2, $src1|$src1, $src2}",
 564                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2)]>;
 565 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 566                        "ucomiss {$src2, $src1|$src1, $src2}",
 567                       [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2))]>;
 568 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 569                        "ucomisd {$src2, $src1|$src1, $src2}",
 570                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 571 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 572                        "ucomisd {$src2, $src1|$src1, $src2}",
 573                       [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2))]>;
 574
 575 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 576                       "comiss {$src2, $src1|$src1, $src2}",
 577                       [(X86comi (v4f32 VR128:$src1), VR128:$src2)]>;
 578 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 579                       "comiss {$src2, $src1|$src1, $src2}",
 580                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2))]>;
 581 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 582                       "comisd {$src2, $src1|$src1, $src2}",
 583                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 584 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 585                       "comisd {$src2, $src1|$src1, $src2}",
 586                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2))]>;
 587
 588 // Aliases of packed instructions for scalar use. These all have names that
 589 // start with 'Fs'.
 590
 591 // Alias instructions that map fld0 to pxor for sse.
 592 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 593 def FsFLD0SS : I<0xEF, MRMInitReg, (ops FR32:$dst),
 594                  "pxor $dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 595                Requires<[HasSSE1]>, TB, OpSize;
 596 def FsFLD0SD : I<0xEF, MRMInitReg, (ops FR64:$dst),
 597                  "pxor $dst, $dst", [(set FR64:$dst, fp64imm0)]>,
 598                Requires<[HasSSE2]>, TB, OpSize;
 599
 600 // Alias instructions to do FR32 / FR64 reg-to-reg copy using movaps / movapd.
 601 // Upper bits are disregarded.
 602 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 603                    "movaps {$src, $dst|$dst, $src}", []>;
 604 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 605                    "movapd {$src, $dst|$dst, $src}", []>;
 606
 607 // Alias instructions to load FR32 / FR64 from f128mem using movaps / movapd.
 608 // Upper bits are disregarded.
 609 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (ops FR32:$dst, f128mem:$src),
 610                    "movaps {$src, $dst|$dst, $src}",
 611                    [(set FR32:$dst, (X86loadpf32 addr:$src))]>;
 612 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (ops FR64:$dst, f128mem:$src),
 613                   "movapd {$src, $dst|$dst, $src}",
 614                   [(set FR64:$dst, (X86loadpf64 addr:$src))]>;
 615
 616 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 617 let isTwoAddress = 1 in {
 618 let isCommutable = 1 in {
 619 def FsANDPSrr : PSI<0x54, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 620                   "andps {$src2, $dst|$dst, $src2}",
 621                   [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 622 def FsANDPDrr : PDI<0x54, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 623                   "andpd {$src2, $dst|$dst, $src2}",
 624                   [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
 625 def FsORPSrr  : PSI<0x56, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 626                   "orps {$src2, $dst|$dst, $src2}", []>;
 627 def FsORPDrr  : PDI<0x56, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 628                   "orpd {$src2, $dst|$dst, $src2}", []>;
 629 def FsXORPSrr : PSI<0x57, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 630                   "xorps {$src2, $dst|$dst, $src2}",
 631                   [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 632 def FsXORPDrr : PDI<0x57, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 633                   "xorpd {$src2, $dst|$dst, $src2}",
 634                   [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
 635 }
 636 def FsANDPSrm : PSI<0x54, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 637                   "andps {$src2, $dst|$dst, $src2}",
 638                   [(set FR32:$dst, (X86fand FR32:$src1,
 639                                     (X86loadpf32 addr:$src2)))]>;
 640 def FsANDPDrm : PDI<0x54, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 641                   "andpd {$src2, $dst|$dst, $src2}",
 642                   [(set FR64:$dst, (X86fand FR64:$src1,
 643                                     (X86loadpf64 addr:$src2)))]>;
 644 def FsORPSrm  : PSI<0x56, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 645                   "orps {$src2, $dst|$dst, $src2}", []>;
 646 def FsORPDrm  : PDI<0x56, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 647                   "orpd {$src2, $dst|$dst, $src2}", []>;
 648 def FsXORPSrm : PSI<0x57, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 649                   "xorps {$src2, $dst|$dst, $src2}",
 650                   [(set FR32:$dst, (X86fxor FR32:$src1,
 651                                     (X86loadpf32 addr:$src2)))]>;
 652 def FsXORPDrm : PDI<0x57, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 653                   "xorpd {$src2, $dst|$dst, $src2}",
 654                   [(set FR64:$dst, (X86fxor FR64:$src1,
 655                                     (X86loadpf64 addr:$src2)))]>;
 656
 657 def FsANDNPSrr : PSI<0x55, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 658                    "andnps {$src2, $dst|$dst, $src2}", []>;
 659 def FsANDNPSrm : PSI<0x55, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 660                    "andnps {$src2, $dst|$dst, $src2}", []>;
 661 def FsANDNPDrr : PDI<0x55, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 662                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 663 def FsANDNPDrm : PDI<0x55, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 664                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 665 }
 666
 667 //===----------------------------------------------------------------------===//
 668 // SSE packed FP Instructions
 669 //===----------------------------------------------------------------------===//
 670
 671 // Some 'special' instructions
 672 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (ops VR128:$dst),
 673                            "#IMPLICIT_DEF $dst",
 674                            [(set VR128:$dst, (v4f32 (undef)))]>,
 675                          Requires<[HasSSE1]>;
 676
 677 // Move Instructions
 678 def MOVAPSrr : PSI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 679                    "movaps {$src, $dst|$dst, $src}", []>;
 680 def MOVAPSrm : PSI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 681                    "movaps {$src, $dst|$dst, $src}",
 682                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 683 def MOVAPDrr : PDI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 684                    "movapd {$src, $dst|$dst, $src}", []>;
 685 def MOVAPDrm : PDI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 686                    "movapd {$src, $dst|$dst, $src}",
 687                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
 688
 689 def MOVAPSmr : PSI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 690                    "movaps {$src, $dst|$dst, $src}",
 691                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 692 def MOVAPDmr : PDI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 693                    "movapd {$src, $dst|$dst, $src}",
 694                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 695
 696 def MOVUPSrr : PSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 697                    "movups {$src, $dst|$dst, $src}", []>;
 698 def MOVUPSrm : PSI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 699                    "movups {$src, $dst|$dst, $src}",
 700                    [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 701 def MOVUPSmr : PSI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 702                    "movups {$src, $dst|$dst, $src}",
 703                    [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 704 def MOVUPDrr : PDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 705                    "movupd {$src, $dst|$dst, $src}", []>;
 706 def MOVUPDrm : PDI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 707                    "movupd {$src, $dst|$dst, $src}",
 708                    [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 709 def MOVUPDmr : PDI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 710                    "movupd {$src, $dst|$dst, $src}",
 711                    [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 712
 713 let isTwoAddress = 1 in {
 714 let AddedComplexity = 20 in {
 715 def MOVLPSrm : PSI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 716                    "movlps {$src2, $dst|$dst, $src2}",
 717                    [(set VR128:$dst,
 718                      (v4f32 (vector_shuffle VR128:$src1,
 719                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 720                              MOVLP_shuffle_mask)))]>;
 721 def MOVLPDrm : PDI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 722                    "movlpd {$src2, $dst|$dst, $src2}",
 723                    [(set VR128:$dst,
 724                      (v2f64 (vector_shuffle VR128:$src1,
 725                              (scalar_to_vector (loadf64 addr:$src2)),
 726                              MOVLP_shuffle_mask)))]>;
 727 def MOVHPSrm : PSI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 728                    "movhps {$src2, $dst|$dst, $src2}",
 729                    [(set VR128:$dst,
 730                      (v4f32 (vector_shuffle VR128:$src1,
 731                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 732                              MOVHP_shuffle_mask)))]>;
 733 def MOVHPDrm : PDI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 734                    "movhpd {$src2, $dst|$dst, $src2}",
 735                    [(set VR128:$dst,
 736                      (v2f64 (vector_shuffle VR128:$src1,
 737                              (scalar_to_vector (loadf64 addr:$src2)),
 738                              MOVHP_shuffle_mask)))]>;
 739 } // AddedComplexity
 740 }
 741
 742 def MOVLPSmr : PSI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 743                    "movlps {$src, $dst|$dst, $src}",
 744                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 745                                  (iPTR 0))), addr:$dst)]>;
 746 def MOVLPDmr : PDI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 747                    "movlpd {$src, $dst|$dst, $src}",
 748                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 749                                  (iPTR 0))), addr:$dst)]>;
 750
 751 // v2f64 extract element 1 is always custom lowered to unpack high to low
 752 // and extract element 0 so the non-store version isn't too horrible.
 753 def MOVHPSmr : PSI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 754                    "movhps {$src, $dst|$dst, $src}",
 755                    [(store (f64 (vector_extract
 756                                  (v2f64 (vector_shuffle
 757                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 758                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 759                      addr:$dst)]>;
 760 def MOVHPDmr : PDI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 761                    "movhpd {$src, $dst|$dst, $src}",
 762                    [(store (f64 (vector_extract
 763                                  (v2f64 (vector_shuffle VR128:$src, (undef),
 764                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 765                      addr:$dst)]>;
 766
 767 let isTwoAddress = 1 in {
 768 let AddedComplexity = 20 in {
 769 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 770                     "movlhps {$src2, $dst|$dst, $src2}",
 771                     [(set VR128:$dst,
 772                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 773                               MOVHP_shuffle_mask)))]>;
 774
 775 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 776                     "movhlps {$src2, $dst|$dst, $src2}",
 777                     [(set VR128:$dst,
 778                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 779                               MOVHLPS_shuffle_mask)))]>;
 780 } // AddedComplexity
 781 }
 782
 783 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 784                       "movshdup {$src, $dst|$dst, $src}",
 785                       [(set VR128:$dst, (v4f32 (vector_shuffle
 786                                                 VR128:$src, (undef),
 787                                                 MOVSHDUP_shuffle_mask)))]>;
 788 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 789                       "movshdup {$src, $dst|$dst, $src}",
 790                       [(set VR128:$dst, (v4f32 (vector_shuffle
 791                                                 (loadv4f32 addr:$src), (undef),
 792                                                 MOVSHDUP_shuffle_mask)))]>;
 793
 794 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 795                       "movsldup {$src, $dst|$dst, $src}",
 796                       [(set VR128:$dst, (v4f32 (vector_shuffle
 797                                                 VR128:$src, (undef),
 798                                                 MOVSLDUP_shuffle_mask)))]>;
 799 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 800                       "movsldup {$src, $dst|$dst, $src}",
 801                       [(set VR128:$dst, (v4f32 (vector_shuffle
 802                                                 (loadv4f32 addr:$src), (undef),
 803                                                 MOVSLDUP_shuffle_mask)))]>;
 804
 805 def MOVDDUPrr : S3DI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 806                       "movddup {$src, $dst|$dst, $src}",
 807                   [(set VR128:$dst, (v2f64 (vector_shuffle
 808                                             VR128:$src, (undef),
 809                                             SSE_splat_v2_mask)))]>;
 810 def MOVDDUPrm : S3DI<0x12, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 811                   "movddup {$src, $dst|$dst, $src}",
 812                   [(set VR128:$dst, (v2f64 (vector_shuffle
 813                                          (scalar_to_vector (loadf64 addr:$src)),
 814                                              (undef),
 815                                             SSE_splat_v2_mask)))]>;
 816
 817 // SSE2 instructions without OpSize prefix
 818 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 819                        "cvtdq2ps {$src, $dst|$dst, $src}",
 820                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 821                      TB, Requires<[HasSSE2]>;
 822 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
 823                        "cvtdq2ps {$src, $dst|$dst, $src}",
 824                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 825                                          (bitconvert (loadv2i64 addr:$src))))]>,
 826                      TB, Requires<[HasSSE2]>;
 827
 828 // SSE2 instructions with XS prefix
 829 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 830                        "cvtdq2pd {$src, $dst|$dst, $src}",
 831                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 832                      XS, Requires<[HasSSE2]>;
 833 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
 834                        "cvtdq2pd {$src, $dst|$dst, $src}",
 835                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 836                                           (bitconvert (loadv2i64 addr:$src))))]>,
 837                      XS, Requires<[HasSSE2]>;
 838
 839 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 840                          "cvtps2dq {$src, $dst|$dst, $src}",
 841                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 842 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 843                          "cvtps2dq {$src, $dst|$dst, $src}",
 844                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 845                                             (load addr:$src)))]>;
 846 // SSE2 packed instructions with XS prefix
 847 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 848                         "cvttps2dq {$src, $dst|$dst, $src}",
 849                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
 850                       XS, Requires<[HasSSE2]>;
 851 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 852                         "cvttps2dq {$src, $dst|$dst, $src}",
 853                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 854                                            (load addr:$src)))]>,
 855                       XS, Requires<[HasSSE2]>;
 856
 857 // SSE2 packed instructions with XD prefix
 858 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 859                        "cvtpd2dq {$src, $dst|$dst, $src}",
 860                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 861                      XD, Requires<[HasSSE2]>;
 862 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 863                        "cvtpd2dq {$src, $dst|$dst, $src}",
 864                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 865                                           (load addr:$src)))]>,
 866                      XD, Requires<[HasSSE2]>;
 867 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 868                           "cvttpd2dq {$src, $dst|$dst, $src}",
 869                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 870 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 871                           "cvttpd2dq {$src, $dst|$dst, $src}",
 872                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 873                                              (load addr:$src)))]>;
 874
 875 // SSE2 instructions without OpSize prefix
 876 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 877                        "cvtps2pd {$src, $dst|$dst, $src}",
 878                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 879                      TB, Requires<[HasSSE2]>;
 880 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (ops VR128:$dst, f64mem:$src),
 881                        "cvtps2pd {$src, $dst|$dst, $src}",
 882                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 883                                           (load addr:$src)))]>,
 884                      TB, Requires<[HasSSE2]>;
 885
 886 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 887                          "cvtpd2ps {$src, $dst|$dst, $src}",
 888                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 889 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, f128mem:$src),
 890                          "cvtpd2ps {$src, $dst|$dst, $src}",
 891                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 892                                             (load addr:$src)))]>;
 893
 894 // Match intrinsics which expect XMM operand(s).
 895 // Aliases for intrinsics
 896 let isTwoAddress = 1 in {
 897 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
 898                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 899                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 900                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 901                                            GR32:$src2))]>;
 902 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
 903                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 904                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 905                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 906                                            (loadi32 addr:$src2)))]>;
 907 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
 908                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
 909                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 910                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 911                                       VR128:$src2))]>;
 912 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
 913                         (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 914                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 915                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 916                                       (load addr:$src2)))]>;
 917 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 918                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 919                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 920                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 921                                        VR128:$src2))]>, XS,
 922                     Requires<[HasSSE2]>;
 923 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 924                       (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 925                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 926                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 927                                        (load addr:$src2)))]>, XS,
 928                     Requires<[HasSSE2]>;
 929 }
 930
 931 // Arithmetic
 932 let isTwoAddress = 1 in {
 933 let isCommutable = 1 in {
 934 def ADDPSrr : PSI<0x58, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 935                   "addps {$src2, $dst|$dst, $src2}",
 936                   [(set VR128:$dst, (v4f32 (fadd VR128:$src1, VR128:$src2)))]>;
 937 def ADDPDrr : PDI<0x58, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 938                   "addpd {$src2, $dst|$dst, $src2}",
 939                   [(set VR128:$dst, (v2f64 (fadd VR128:$src1, VR128:$src2)))]>;
 940 def MULPSrr : PSI<0x59, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 941                   "mulps {$src2, $dst|$dst, $src2}",
 942                   [(set VR128:$dst, (v4f32 (fmul VR128:$src1, VR128:$src2)))]>;
 943 def MULPDrr : PDI<0x59, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 944                   "mulpd {$src2, $dst|$dst, $src2}",
 945                   [(set VR128:$dst, (v2f64 (fmul VR128:$src1, VR128:$src2)))]>;
 946 }
 947
 948 def ADDPSrm : PSI<0x58, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 949                   "addps {$src2, $dst|$dst, $src2}",
 950                   [(set VR128:$dst, (v4f32 (fadd VR128:$src1,
 951                                             (load addr:$src2))))]>;
 952 def ADDPDrm : PDI<0x58, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 953                   "addpd {$src2, $dst|$dst, $src2}",
 954                   [(set VR128:$dst, (v2f64 (fadd VR128:$src1,
 955                                             (load addr:$src2))))]>;
 956 def MULPSrm : PSI<0x59, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 957                   "mulps {$src2, $dst|$dst, $src2}",
 958                   [(set VR128:$dst, (v4f32 (fmul VR128:$src1,
 959                                             (load addr:$src2))))]>;
 960 def MULPDrm : PDI<0x59, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 961                   "mulpd {$src2, $dst|$dst, $src2}",
 962                   [(set VR128:$dst, (v2f64 (fmul VR128:$src1,
 963                                             (load addr:$src2))))]>;
 964
 965 def DIVPSrr : PSI<0x5E, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 966                   "divps {$src2, $dst|$dst, $src2}",
 967                   [(set VR128:$dst, (v4f32 (fdiv VR128:$src1, VR128:$src2)))]>;
 968 def DIVPSrm : PSI<0x5E, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 969                   "divps {$src2, $dst|$dst, $src2}",
 970                   [(set VR128:$dst, (v4f32 (fdiv VR128:$src1,
 971                                             (load addr:$src2))))]>;
 972 def DIVPDrr : PDI<0x5E, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 973                 "divpd {$src2, $dst|$dst, $src2}",
 974                   [(set VR128:$dst, (v2f64 (fdiv VR128:$src1, VR128:$src2)))]>;
 975 def DIVPDrm : PDI<0x5E, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 976                 "divpd {$src2, $dst|$dst, $src2}",
 977                   [(set VR128:$dst, (v2f64 (fdiv VR128:$src1,
 978                                             (load addr:$src2))))]>;
 979
 980 def SUBPSrr : PSI<0x5C, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 981                   "subps {$src2, $dst|$dst, $src2}",
 982                   [(set VR128:$dst, (v4f32 (fsub VR128:$src1, VR128:$src2)))]>;
 983 def SUBPSrm : PSI<0x5C, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 984                   "subps {$src2, $dst|$dst, $src2}",
 985                   [(set VR128:$dst, (v4f32 (fsub VR128:$src1,
 986                                             (load addr:$src2))))]>;
 987 def SUBPDrr : PDI<0x5C, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 988                   "subpd {$src2, $dst|$dst, $src2}",
 989                   [(set VR128:$dst, (v2f64 (fsub VR128:$src1, VR128:$src2)))]>;
 990 def SUBPDrm : PDI<0x5C, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 991                   "subpd {$src2, $dst|$dst, $src2}",
 992                   [(set VR128:$dst, (v2f64 (fsub VR128:$src1,
 993                                             (load addr:$src2))))]>;
 994
 995 def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
 996                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 997                       "addsubps {$src2, $dst|$dst, $src2}",
 998                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 999                                          VR128:$src2))]>;
1000 def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
1001                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1002                       "addsubps {$src2, $dst|$dst, $src2}",
1003                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
1004                                          (load addr:$src2)))]>;
1005 def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
1006                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1007                       "addsubpd {$src2, $dst|$dst, $src2}",
1008                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
1009                                          VR128:$src2))]>;
1010 def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
1011                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1012                       "addsubpd {$src2, $dst|$dst, $src2}",
1013                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
1014                                          (load addr:$src2)))]>;
1015 }
1016
1017 def SQRTPSr  : PS_Intr<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
1018 def SQRTPSm  : PS_Intm<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
1019 def SQRTPDr  : PD_Intr<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1020 def SQRTPDm  : PD_Intm<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1021
1022 def RSQRTPSr : PS_Intr<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
1023 def RSQRTPSm : PS_Intm<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
1024 def RCPPSr   : PS_Intr<0x53, "rcpps", int_x86_sse_rcp_ps>;
1025 def RCPPSm   : PS_Intm<0x53, "rcpps", int_x86_sse_rcp_ps>;
1026
1027 let isTwoAddress = 1 in {
1028 let isCommutable = 1 in {
1029 def MAXPSrr  : PS_Intrr<0x5F, "maxps", int_x86_sse_max_ps>;
1030 def MAXPDrr  : PD_Intrr<0x5F, "maxpd", int_x86_sse2_max_pd>;
1031 def MINPSrr  : PS_Intrr<0x5D, "minps", int_x86_sse_min_ps>;
1032 def MINPDrr  : PD_Intrr<0x5D, "minpd", int_x86_sse2_min_pd>;
1033 }
1034 def MAXPSrm  : PS_Intrm<0x5F, "maxps", int_x86_sse_max_ps>;
1035 def MAXPDrm  : PD_Intrm<0x5F, "maxpd", int_x86_sse2_max_pd>;
1036 def MINPSrm  : PS_Intrm<0x5D, "minps", int_x86_sse_min_ps>;
1037 def MINPDrm  : PD_Intrm<0x5D, "minpd", int_x86_sse2_min_pd>;
1038 }
1039
1040 // Logical
1041 let isTwoAddress = 1 in {
1042 let isCommutable = 1 in {
1043 def ANDPSrr : PSI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1044                   "andps {$src2, $dst|$dst, $src2}",
1045                   [(set VR128:$dst, (v2i64 (and VR128:$src1, VR128:$src2)))]>;
1046 def ANDPDrr : PDI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1047                 "andpd {$src2, $dst|$dst, $src2}",
1048                   [(set VR128:$dst,
1049                     (and (bc_v2i64 (v2f64 VR128:$src1)),
1050                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1051 def ORPSrr  : PSI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1052                   "orps {$src2, $dst|$dst, $src2}",
1053                   [(set VR128:$dst, (v2i64 (or VR128:$src1, VR128:$src2)))]>;
1054 def ORPDrr  : PDI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1055                   "orpd {$src2, $dst|$dst, $src2}",
1056                   [(set VR128:$dst,
1057                     (or (bc_v2i64 (v2f64 VR128:$src1)),
1058                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1059 def XORPSrr : PSI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1060                   "xorps {$src2, $dst|$dst, $src2}",
1061                   [(set VR128:$dst, (v2i64 (xor VR128:$src1, VR128:$src2)))]>;
1062 def XORPDrr : PDI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1063                   "xorpd {$src2, $dst|$dst, $src2}",
1064                   [(set VR128:$dst,
1065                     (xor (bc_v2i64 (v2f64 VR128:$src1)),
1066                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1067 }
1068 def ANDPSrm : PSI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1069                   "andps {$src2, $dst|$dst, $src2}",
1070                   [(set VR128:$dst, (and VR128:$src1,
1071                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1072 def ANDPDrm : PDI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1073                   "andpd {$src2, $dst|$dst, $src2}",
1074                 [(set VR128:$dst,
1075                   (and (bc_v2i64 (v2f64 VR128:$src1)),
1076                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1077 def ORPSrm  : PSI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1078                   "orps {$src2, $dst|$dst, $src2}",
1079                   [(set VR128:$dst, (or VR128:$src1,
1080                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1081 def ORPDrm  : PDI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1082                 "orpd {$src2, $dst|$dst, $src2}",
1083                  [(set VR128:$dst,
1084                    (or (bc_v2i64 (v2f64 VR128:$src1)),
1085                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1086 def XORPSrm : PSI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1087                   "xorps {$src2, $dst|$dst, $src2}",
1088                   [(set VR128:$dst, (xor VR128:$src1,
1089                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1090 def XORPDrm : PDI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1091                   "xorpd {$src2, $dst|$dst, $src2}",
1092                 [(set VR128:$dst,
1093                   (xor (bc_v2i64 (v2f64 VR128:$src1)),
1094                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1095 def ANDNPSrr : PSI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1096                   "andnps {$src2, $dst|$dst, $src2}",
1097                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1098                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1099                                             VR128:$src2)))]>;
1100 def ANDNPSrm : PSI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1101                   "andnps {$src2, $dst|$dst, $src2}",
1102                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1103                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1104                                          (bc_v2i64 (loadv4f32 addr:$src2)))))]>;
1105 def ANDNPDrr : PDI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1106                   "andnpd {$src2, $dst|$dst, $src2}",
1107                 [(set VR128:$dst,
1108                   (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1109                        (bc_v2i64 (v2f64 VR128:$src2))))]>;
1110 def ANDNPDrm : PDI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1111                   "andnpd {$src2, $dst|$dst, $src2}",
1112                   [(set VR128:$dst,
1113                     (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1114                          (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1115 }
1116
1117 let isTwoAddress = 1 in {
1118 def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1119                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1120                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1121                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1122                                        VR128:$src, imm:$cc))]>;
1123 def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1124                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1125                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1126                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1127                                        (load addr:$src), imm:$cc))]>;
1128 def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1129                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1130                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1131                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1132                                        VR128:$src, imm:$cc))]>;
1133 def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1134                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1135                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1136                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1137                                        (load addr:$src), imm:$cc))]>;
1138 }
1139
1140 // Shuffle and unpack instructions
1141 let isTwoAddress = 1 in {
1142 let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1143 def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1144                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i32i8imm:$src3),
1145                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1146                      [(set VR128:$dst, (v4f32 (vector_shuffle
1147                                                VR128:$src1, VR128:$src2,
1148                                                SHUFP_shuffle_mask:$src3)))]>;
1149 def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1150                    (ops VR128:$dst, VR128:$src1, f128mem:$src2, i32i8imm:$src3),
1151                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1152                      [(set VR128:$dst, (v4f32 (vector_shuffle
1153                                                VR128:$src1, (load addr:$src2),
1154                                                SHUFP_shuffle_mask:$src3)))]>;
1155 def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1156                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i8imm:$src3),
1157                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1158                      [(set VR128:$dst, (v2f64 (vector_shuffle
1159                                                VR128:$src1, VR128:$src2,
1160                                                SHUFP_shuffle_mask:$src3)))]>;
1161 def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1162                      (ops VR128:$dst, VR128:$src1, f128mem:$src2, i8imm:$src3),
1163                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1164                      [(set VR128:$dst, (v2f64 (vector_shuffle
1165                                                VR128:$src1, (load addr:$src2),
1166                                                SHUFP_shuffle_mask:$src3)))]>;
1167
1168 let AddedComplexity = 10 in {
1169 def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1170                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1171                     "unpckhps {$src2, $dst|$dst, $src2}",
1172                     [(set VR128:$dst, (v4f32 (vector_shuffle
1173                                               VR128:$src1, VR128:$src2,
1174                                               UNPCKH_shuffle_mask)))]>;
1175 def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1176                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1177                     "unpckhps {$src2, $dst|$dst, $src2}",
1178                     [(set VR128:$dst, (v4f32 (vector_shuffle
1179                                               VR128:$src1, (load addr:$src2),
1180                                               UNPCKH_shuffle_mask)))]>;
1181 def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1182                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1183                     "unpckhpd {$src2, $dst|$dst, $src2}",
1184                     [(set VR128:$dst, (v2f64 (vector_shuffle
1185                                               VR128:$src1, VR128:$src2,
1186                                               UNPCKH_shuffle_mask)))]>;
1187 def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1188                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1189                     "unpckhpd {$src2, $dst|$dst, $src2}",
1190                     [(set VR128:$dst, (v2f64 (vector_shuffle
1191                                               VR128:$src1, (load addr:$src2),
1192                                               UNPCKH_shuffle_mask)))]>;
1193
1194 def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1195                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1196                     "unpcklps {$src2, $dst|$dst, $src2}",
1197                     [(set VR128:$dst, (v4f32 (vector_shuffle
1198                                               VR128:$src1, VR128:$src2,
1199                                               UNPCKL_shuffle_mask)))]>;
1200 def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1201                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1202                     "unpcklps {$src2, $dst|$dst, $src2}",
1203                     [(set VR128:$dst, (v4f32 (vector_shuffle
1204                                               VR128:$src1, (load addr:$src2),
1205                                               UNPCKL_shuffle_mask)))]>;
1206 def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1207                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1208                     "unpcklpd {$src2, $dst|$dst, $src2}",
1209                     [(set VR128:$dst, (v2f64 (vector_shuffle
1210                                               VR128:$src1, VR128:$src2,
1211                                               UNPCKL_shuffle_mask)))]>;
1212 def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1213                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1214                     "unpcklpd {$src2, $dst|$dst, $src2}",
1215                     [(set VR128:$dst, (v2f64 (vector_shuffle
1216                                               VR128:$src1, (load addr:$src2),
1217                                               UNPCKL_shuffle_mask)))]>;
1218 } // AddedComplexity
1219 }
1220
1221 // Horizontal ops
1222
1223 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1224   : S3DI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1225          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1226          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
1227 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1228   : S3DI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1229          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1230          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
1231 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1232   : S3I<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1233          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1234          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
1235 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1236   : S3I<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1237          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1238          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
1239
1240 let isTwoAddress = 1 in {
1241 def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1242 def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1243 def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1244 def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1245 def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1246 def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1247 def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1248 def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1249 }
1250
1251 //===----------------------------------------------------------------------===//
1252 // SSE integer instructions
1253 //===----------------------------------------------------------------------===//
1254
1255 // Move Instructions
1256 def MOVDQArr : PDI<0x6F, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1257                    "movdqa {$src, $dst|$dst, $src}", []>;
1258 def MOVDQArm : PDI<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1259                    "movdqa {$src, $dst|$dst, $src}",
1260                    [(set VR128:$dst, (loadv2i64 addr:$src))]>;
1261 def MOVDQAmr : PDI<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1262                    "movdqa {$src, $dst|$dst, $src}",
1263                    [(store (v2i64 VR128:$src), addr:$dst)]>;
1264 def MOVDQUrm :   I<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1265                    "movdqu {$src, $dst|$dst, $src}",
1266                    [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1267                  XS, Requires<[HasSSE2]>;
1268 def MOVDQUmr :   I<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1269                    "movdqu {$src, $dst|$dst, $src}",
1270                    [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1271                  XS, Requires<[HasSSE2]>;
1272 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1273                    "lddqu {$src, $dst|$dst, $src}",
1274                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
1275
1276
1277 let isTwoAddress = 1 in {
1278 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1279                             bit Commutable = 0> {
1280   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1281                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1282                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1283     let isCommutable = Commutable;
1284   }
1285   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1286                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1287                [(set VR128:$dst, (IntId VR128:$src1,
1288                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1289 }
1290 }
1291
1292 let isTwoAddress = 1 in {
1293 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1294                              string OpcodeStr, Intrinsic IntId> {
1295   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1296                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1297                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1298   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1299                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1300                [(set VR128:$dst, (IntId VR128:$src1,
1301                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1302   def ri : PDIi8<opc2, ImmForm, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1303                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1304                [(set VR128:$dst, (IntId VR128:$src1,
1305                                         (scalar_to_vector (i32 imm:$src2))))]>;
1306 }
1307 }
1308
1309
1310 let isTwoAddress = 1 in {
1311 /// PDI_binop_rm - Simple SSE2 binary operator.
1312 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1313                         ValueType OpVT, bit Commutable = 0> {
1314   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1315                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1316                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1317     let isCommutable = Commutable;
1318   }
1319   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1320                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1321                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1322                                        (bitconvert (loadv2i64 addr:$src2)))))]>;
1323 }
1324
1325 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1326 ///
1327 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1328 /// to collapse (bitconvert VT to VT) into its operand.
1329 ///
1330 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1331                               bit Commutable = 0> {
1332   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1333                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1334                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1335     let isCommutable = Commutable;
1336   }
1337   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1338                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1339                [(set VR128:$dst, (OpNode VR128:$src1,(loadv2i64 addr:$src2)))]>;
1340 }
1341 }
1342
1343
1344 // 128-bit Integer Arithmetic
1345
1346 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1347 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1348 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1349 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1350
1351 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1352 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1353 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1354 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1355
1356 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1357 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1358 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1359 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1360
1361 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1362 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1363 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1364 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1365
1366 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1367
1368 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1369 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1370 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1371
1372 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1373
1374 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1375 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1376
1377
1378 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1379 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1380 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1381 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1382 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1383
1384
1385 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw", int_x86_sse2_psll_w>;
1386 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld", int_x86_sse2_psll_d>;
1387 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq", int_x86_sse2_psll_q>;
1388
1389 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw", int_x86_sse2_psrl_w>;
1390 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld", int_x86_sse2_psrl_d>;
1391 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq", int_x86_sse2_psrl_q>;
1392
1393 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw", int_x86_sse2_psra_w>;
1394 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad", int_x86_sse2_psra_d>;
1395 // PSRAQ doesn't exist in SSE[1-3].
1396
1397 let isTwoAddress = 1 in {
1398 def PSLLDQri : PDIi8<0x73, MRM7r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1399                      "pslldq {$src2, $dst|$dst, $src2}", []>;
1400 def PSRLDQri : PDIi8<0x73, MRM3r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1401                      "psrldq {$src2, $dst|$dst, $src2}", []>;
1402 // PSRADQri doesn't exist in SSE[1-3].
1403 }
1404
1405 // Logical
1406 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1407 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1408 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1409
1410 let isTwoAddress = 1 in {
1411 def PANDNrr : PDI<0xDF, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1412                   "pandn {$src2, $dst|$dst, $src2}",
1413                   [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1414                                             VR128:$src2)))]>;
1415
1416 def PANDNrm : PDI<0xDF, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1417                  "pandn {$src2, $dst|$dst, $src2}",
1418                  [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1419                                            (load addr:$src2))))]>;
1420 }
1421
1422 // SSE2 Integer comparison
1423 defm PCMPEQB : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1424 defm PCMPEQW : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1425 defm PCMPEQD : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1426 defm PCMPGTB : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1427 defm PCMPGTW : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1428 defm PCMPGTD : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1429
1430 // Pack instructions
1431 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1432 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1433 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1434
1435 // Shuffle and unpack instructions
1436 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1437                      (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1438                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1439                      [(set VR128:$dst, (v4i32 (vector_shuffle
1440                                                VR128:$src1, (undef),
1441                                                PSHUFD_shuffle_mask:$src2)))]>;
1442 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1443                      (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1444                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1445                      [(set VR128:$dst, (v4i32 (vector_shuffle
1446                                                (bc_v4i32(loadv2i64 addr:$src1)),
1447                                                (undef),
1448                                                PSHUFD_shuffle_mask:$src2)))]>;
1449
1450 // SSE2 with ImmT == Imm8 and XS prefix.
1451 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1452                     (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1453                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1454                     [(set VR128:$dst, (v8i16 (vector_shuffle
1455                                               VR128:$src1, (undef),
1456                                               PSHUFHW_shuffle_mask:$src2)))]>,
1457                 XS, Requires<[HasSSE2]>;
1458 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1459                     (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1460                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1461                     [(set VR128:$dst, (v8i16 (vector_shuffle
1462                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1463                                               (undef),
1464                                               PSHUFHW_shuffle_mask:$src2)))]>,
1465                 XS, Requires<[HasSSE2]>;
1466
1467 // SSE2 with ImmT == Imm8 and XD prefix.
1468 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1469                     (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1470                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1471                     [(set VR128:$dst, (v8i16 (vector_shuffle
1472                                               VR128:$src1, (undef),
1473                                               PSHUFLW_shuffle_mask:$src2)))]>,
1474                 XD, Requires<[HasSSE2]>;
1475 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1476                     (ops VR128:$dst, i128mem:$src1, i32i8imm:$src2),
1477                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1478                     [(set VR128:$dst, (v8i16 (vector_shuffle
1479                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1480                                               (undef),
1481                                               PSHUFLW_shuffle_mask:$src2)))]>,
1482                 XD, Requires<[HasSSE2]>;
1483
1484 let isTwoAddress = 1 in {
1485 def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1486                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1487                       "punpcklbw {$src2, $dst|$dst, $src2}",
1488                       [(set VR128:$dst,
1489                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1490                                 UNPCKL_shuffle_mask)))]>;
1491 def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
1492                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1493                       "punpcklbw {$src2, $dst|$dst, $src2}",
1494                       [(set VR128:$dst,
1495                         (v16i8 (vector_shuffle VR128:$src1,
1496                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1497                                 UNPCKL_shuffle_mask)))]>;
1498 def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
1499                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1500                       "punpcklwd {$src2, $dst|$dst, $src2}",
1501                       [(set VR128:$dst,
1502                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1503                                 UNPCKL_shuffle_mask)))]>;
1504 def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
1505                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1506                       "punpcklwd {$src2, $dst|$dst, $src2}",
1507                       [(set VR128:$dst,
1508                         (v8i16 (vector_shuffle VR128:$src1,
1509                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1510                                 UNPCKL_shuffle_mask)))]>;
1511 def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
1512                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1513                       "punpckldq {$src2, $dst|$dst, $src2}",
1514                       [(set VR128:$dst,
1515                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1516                                 UNPCKL_shuffle_mask)))]>;
1517 def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
1518                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1519                       "punpckldq {$src2, $dst|$dst, $src2}",
1520                       [(set VR128:$dst,
1521                         (v4i32 (vector_shuffle VR128:$src1,
1522                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1523                                 UNPCKL_shuffle_mask)))]>;
1524 def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
1525                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1526                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1527                       [(set VR128:$dst,
1528                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1529                                 UNPCKL_shuffle_mask)))]>;
1530 def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
1531                        (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1532                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1533                       [(set VR128:$dst,
1534                         (v2i64 (vector_shuffle VR128:$src1,
1535                                 (loadv2i64 addr:$src2),
1536                                 UNPCKL_shuffle_mask)))]>;
1537
1538 def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
1539                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1540                       "punpckhbw {$src2, $dst|$dst, $src2}",
1541                       [(set VR128:$dst,
1542                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1543                                 UNPCKH_shuffle_mask)))]>;
1544 def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
1545                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1546                       "punpckhbw {$src2, $dst|$dst, $src2}",
1547                       [(set VR128:$dst,
1548                         (v16i8 (vector_shuffle VR128:$src1,
1549                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1550                                 UNPCKH_shuffle_mask)))]>;
1551 def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
1552                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1553                       "punpckhwd {$src2, $dst|$dst, $src2}",
1554                       [(set VR128:$dst,
1555                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1556                                 UNPCKH_shuffle_mask)))]>;
1557 def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
1558                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1559                       "punpckhwd {$src2, $dst|$dst, $src2}",
1560                       [(set VR128:$dst,
1561                         (v8i16 (vector_shuffle VR128:$src1,
1562                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1563                                 UNPCKH_shuffle_mask)))]>;
1564 def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
1565                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1566                       "punpckhdq {$src2, $dst|$dst, $src2}",
1567                       [(set VR128:$dst,
1568                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1569                                 UNPCKH_shuffle_mask)))]>;
1570 def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
1571                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1572                       "punpckhdq {$src2, $dst|$dst, $src2}",
1573                       [(set VR128:$dst,
1574                         (v4i32 (vector_shuffle VR128:$src1,
1575                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1576                                 UNPCKH_shuffle_mask)))]>;
1577 def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
1578                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1579                        "punpckhqdq {$src2, $dst|$dst, $src2}",
1580                       [(set VR128:$dst,
1581                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1582                                 UNPCKH_shuffle_mask)))]>;
1583 def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
1584                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1585                       "punpckhqdq {$src2, $dst|$dst, $src2}",
1586                       [(set VR128:$dst,
1587                         (v2i64 (vector_shuffle VR128:$src1,
1588                                 (loadv2i64 addr:$src2),
1589                                 UNPCKH_shuffle_mask)))]>;
1590 }
1591
1592 // Extract / Insert
1593 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
1594                     (ops GR32:$dst, VR128:$src1, i32i8imm:$src2),
1595                     "pextrw {$src2, $src1, $dst|$dst, $src1, $src2}",
1596                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
1597                                      (i32 imm:$src2)))]>;
1598 let isTwoAddress = 1 in {
1599 def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
1600                      (ops VR128:$dst, VR128:$src1, GR32:$src2, i32i8imm:$src3),
1601                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1602                      [(set VR128:$dst, (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1603                                                GR32:$src2, (iPTR imm:$src3))))]>;
1604 def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
1605                      (ops VR128:$dst, VR128:$src1, i16mem:$src2, i32i8imm:$src3),
1606                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1607                      [(set VR128:$dst,
1608                        (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1609                                (i32 (anyext (loadi16 addr:$src2))),
1610                                (iPTR imm:$src3))))]>;
1611 }
1612
1613 //===----------------------------------------------------------------------===//
1614 // Miscellaneous Instructions
1615 //===----------------------------------------------------------------------===//
1616
1617 // Mask creation
1618 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1619                      "movmskps {$src, $dst|$dst, $src}",
1620                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1621 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1622                      "movmskpd {$src, $dst|$dst, $src}",
1623                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1624
1625 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1626                      "pmovmskb {$src, $dst|$dst, $src}",
1627                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
1628
1629 // Conditional store
1630 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (ops VR128:$src, VR128:$mask),
1631                      "maskmovdqu {$mask, $src|$src, $mask}",
1632                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>,
1633                  Imp<[EDI],[]>;
1634
1635 // Prefetching loads
1636 def PREFETCHT0   : PSI<0x18, MRM1m, (ops i8mem:$src),
1637                        "prefetcht0 $src", []>;
1638 def PREFETCHT1   : PSI<0x18, MRM2m, (ops i8mem:$src),
1639                        "prefetcht1 $src", []>;
1640 def PREFETCHT2   : PSI<0x18, MRM3m, (ops i8mem:$src),
1641                        "prefetcht2 $src", []>;
1642 def PREFETCHTNTA : PSI<0x18, MRM0m, (ops i8mem:$src),
1643                        "prefetchtnta $src", []>;
1644
1645 // Non-temporal stores
1646 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1647                     "movntps {$src, $dst|$dst, $src}",
1648                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1649 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1650                     "movntpd {$src, $dst|$dst, $src}",
1651                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1652 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1653                     "movntdq {$src, $dst|$dst, $src}",
1654                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1655 def MOVNTImr  :   I<0xC3, MRMDestMem, (ops i32mem:$dst, GR32:$src),
1656                     "movnti {$src, $dst|$dst, $src}",
1657                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1658                   TB, Requires<[HasSSE2]>;
1659
1660 // Flush cache
1661 def CLFLUSH : I<0xAE, MRM7m, (ops i8mem:$src),
1662                "clflush $src", [(int_x86_sse2_clflush addr:$src)]>,
1663               TB, Requires<[HasSSE2]>;
1664
1665 // Load, store, and memory fence
1666 def SFENCE : I<0xAE, MRM7m, (ops),
1667                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
1668 def LFENCE : I<0xAE, MRM5m, (ops),
1669                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
1670 def MFENCE : I<0xAE, MRM6m, (ops),
1671                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
1672
1673 // MXCSR register
1674 def LDMXCSR : I<0xAE, MRM5m, (ops i32mem:$src),
1675                 "ldmxcsr $src",
1676                 [(int_x86_sse_ldmxcsr addr:$src)]>, TB, Requires<[HasSSE1]>;
1677 def STMXCSR : I<0xAE, MRM3m, (ops i32mem:$dst),
1678                 "stmxcsr $dst",
1679                 [(int_x86_sse_stmxcsr addr:$dst)]>, TB, Requires<[HasSSE1]>;
1680
1681 // Thread synchronization
1682 def MONITOR : I<0xC8, RawFrm, (ops), "monitor",
1683                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,
1684               TB, Requires<[HasSSE3]>;
1685 def MWAIT : I<0xC9, RawFrm, (ops), "mwait",
1686                 [(int_x86_sse3_mwait ECX, EAX)]>,
1687               TB, Requires<[HasSSE3]>;
1688
1689 //===----------------------------------------------------------------------===//
1690 // Alias Instructions
1691 //===----------------------------------------------------------------------===//
1692
1693 // Alias instructions that map zero vector to pxor / xorp* for sse.
1694 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
1695 def V_SET0 : PSI<0x57, MRMInitReg, (ops VR128:$dst),
1696                  "xorps $dst, $dst",
1697                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1698
1699 def V_SETALLONES : PDI<0x76, MRMInitReg, (ops VR128:$dst),
1700                        "pcmpeqd $dst, $dst",
1701                        [(set VR128:$dst, (v2f64 immAllOnesV))]>;
1702
1703 // FR32 / FR64 to 128-bit vector conversion.
1704 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, FR32:$src),
1705                       "movss {$src, $dst|$dst, $src}",
1706                       [(set VR128:$dst,
1707                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1708 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1709                      "movss {$src, $dst|$dst, $src}",
1710                      [(set VR128:$dst,
1711                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1712 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, FR64:$src),
1713                       "movsd {$src, $dst|$dst, $src}",
1714                       [(set VR128:$dst,
1715                         (v2f64 (scalar_to_vector FR64:$src)))]>;
1716 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1717                      "movsd {$src, $dst|$dst, $src}",
1718                      [(set VR128:$dst,
1719                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
1720
1721 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1722                       "movd {$src, $dst|$dst, $src}",
1723                       [(set VR128:$dst,
1724                         (v4i32 (scalar_to_vector GR32:$src)))]>;
1725 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1726                       "movd {$src, $dst|$dst, $src}",
1727                       [(set VR128:$dst,
1728                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
1729 // SSE2 instructions with XS prefix
1730 def MOVQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR64:$src),
1731                     "movq {$src, $dst|$dst, $src}",
1732                     [(set VR128:$dst,
1733                       (v2i64 (scalar_to_vector VR64:$src)))]>, XS,
1734                   Requires<[HasSSE2]>;
1735 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1736                     "movq {$src, $dst|$dst, $src}",
1737                     [(set VR128:$dst,
1738                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
1739                   Requires<[HasSSE2]>;
1740 // FIXME: may not be able to eliminate this movss with coalescing the src and
1741 // dest register classes are different. We really want to write this pattern
1742 // like this:
1743 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1744 //           (f32 FR32:$src)>;
1745 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, VR128:$src),
1746                      "movss {$src, $dst|$dst, $src}",
1747                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1748                                        (iPTR 0)))]>;
1749 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, VR128:$src),
1750                      "movss {$src, $dst|$dst, $src}",
1751                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1752                                    (iPTR 0))), addr:$dst)]>;
1753 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, VR128:$src),
1754                      "movsd {$src, $dst|$dst, $src}",
1755                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
1756                                        (iPTR 0)))]>;
1757 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1758                      "movsd {$src, $dst|$dst, $src}",
1759                      [(store (f64 (vector_extract (v2f64 VR128:$src),
1760                                    (iPTR 0))), addr:$dst)]>;
1761 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, VR128:$src),
1762                        "movd {$src, $dst|$dst, $src}",
1763                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
1764                                         (iPTR 0)))]>;
1765 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, VR128:$src),
1766                        "movd {$src, $dst|$dst, $src}",
1767                        [(store (i32 (vector_extract (v4i32 VR128:$src),
1768                                      (iPTR 0))), addr:$dst)]>;
1769
1770 // Move to lower bits of a VR128, leaving upper bits alone.
1771 // Three operand (but two address) aliases.
1772 let isTwoAddress = 1 in {
1773 def MOVLSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR32:$src2),
1774                       "movss {$src2, $dst|$dst, $src2}", []>;
1775 def MOVLSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR64:$src2),
1776                       "movsd {$src2, $dst|$dst, $src2}", []>;
1777
1778 let AddedComplexity = 20 in {
1779 def MOVLPSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1780                       "movss {$src2, $dst|$dst, $src2}",
1781                    [(set VR128:$dst,
1782                      (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1783                              MOVL_shuffle_mask)))]>;
1784 def MOVLPDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1785                       "movsd {$src2, $dst|$dst, $src2}",
1786                    [(set VR128:$dst,
1787                      (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
1788                              MOVL_shuffle_mask)))]>;
1789 }
1790 }
1791
1792 // Store / copy lower 64-bits of a XMM register.
1793 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1794                      "movq {$src, $dst|$dst, $src}",
1795                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
1796
1797 // Move to lower bits of a VR128 and zeroing upper bits.
1798 // Loading from memory automatically zeroing upper bits.
1799 let AddedComplexity = 20 in {
1800 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1801                       "movss {$src, $dst|$dst, $src}",
1802                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV,
1803                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1804                                                 MOVL_shuffle_mask)))]>;
1805 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1806                       "movsd {$src, $dst|$dst, $src}",
1807                       [(set VR128:$dst, (v2f64 (vector_shuffle immAllZerosV,
1808                                  (v2f64 (scalar_to_vector (loadf64 addr:$src))),
1809                                                 MOVL_shuffle_mask)))]>;
1810 // movd / movq to XMM register zero-extends
1811 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1812                        "movd {$src, $dst|$dst, $src}",
1813                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1814                                            (v4i32 (scalar_to_vector GR32:$src)),
1815                                                 MOVL_shuffle_mask)))]>;
1816 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1817                        "movd {$src, $dst|$dst, $src}",
1818                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1819                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
1820                                                 MOVL_shuffle_mask)))]>;
1821 // Moving from XMM to XMM but still clear upper 64 bits.
1822 def MOVZQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1823                      "movq {$src, $dst|$dst, $src}",
1824                      [(set VR128:$dst, (int_x86_sse2_movl_dq VR128:$src))]>,
1825                    XS, Requires<[HasSSE2]>;
1826 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1827                      "movq {$src, $dst|$dst, $src}",
1828                    [(set VR128:$dst, (int_x86_sse2_movl_dq
1829                                       (bitconvert (loadv2i64 addr:$src))))]>,
1830                    XS, Requires<[HasSSE2]>;
1831 }
1832
1833 //===----------------------------------------------------------------------===//
1834 // Non-Instruction Patterns
1835 //===----------------------------------------------------------------------===//
1836
1837 // 128-bit vector undef's.
1838 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1839 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1840 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1841 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1842 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1843
1844 // 128-bit vector all zero's.
1845 def : Pat<(v16i8 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1846 def : Pat<(v8i16 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1847 def : Pat<(v4i32 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1848 def : Pat<(v2i64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1849 def : Pat<(v2f64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1850
1851 // 128-bit vector all one's.
1852 def : Pat<(v16i8 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1853 def : Pat<(v8i16 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1854 def : Pat<(v4i32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1855 def : Pat<(v2i64 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1856 def : Pat<(v4f32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE1]>;
1857
1858 // Store 128-bit integer vector values.
1859 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1860           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1861 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1862           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1863 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1864           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1865
1866 // Scalar to v8i16 / v16i8. The source may be a GR32, but only the lower 8 or
1867 // 16-bits matter.
1868 def : Pat<(v8i16 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1869       Requires<[HasSSE2]>;
1870 def : Pat<(v16i8 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1871       Requires<[HasSSE2]>;
1872
1873 // bit_convert
1874 let Predicates = [HasSSE2] in {
1875   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
1876   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
1877   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
1878   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
1879   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
1880   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
1881   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
1882   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
1883   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
1884   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
1885   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
1886   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
1887   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
1888   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
1889   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
1890   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
1891   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
1892   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
1893   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
1894   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
1895   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
1896   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
1897   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
1898   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
1899   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
1900   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
1901   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
1902   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
1903   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
1904   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
1905 }
1906
1907 // Move scalar to XMM zero-extended
1908 // movd to XMM register zero-extends
1909 let AddedComplexity = 20 in {
1910 def : Pat<(v8i16 (vector_shuffle immAllZerosV,
1911                   (v8i16 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1912           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1913 def : Pat<(v16i8 (vector_shuffle immAllZerosV,
1914                   (v16i8 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1915           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1916 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
1917 def : Pat<(v2f64 (vector_shuffle immAllZerosV,
1918                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
1919           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
1920 def : Pat<(v4f32 (vector_shuffle immAllZerosV,
1921                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
1922           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
1923 }
1924
1925 // Splat v2f64 / v2i64
1926 let AddedComplexity = 10 in {
1927 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_v2_mask:$sm),
1928           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
1929 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_v2_mask:$sm),
1930           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1931 }
1932
1933 // Splat v4f32
1934 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
1935           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
1936       Requires<[HasSSE1]>;
1937
1938 // Special unary SHUFPSrri case.
1939 // FIXME: when we want non two-address code, then we should use PSHUFD?
1940 def : Pat<(vector_shuffle (v4f32 VR128:$src1), (undef),
1941            SHUFP_unary_shuffle_mask:$sm),
1942           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1943       Requires<[HasSSE1]>;
1944 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
1945 def : Pat<(vector_shuffle (loadv4f32 addr:$src1), (undef),
1946            SHUFP_unary_shuffle_mask:$sm),
1947           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1948       Requires<[HasSSE2]>;
1949 // Special binary v4i32 shuffle cases with SHUFPS.
1950 def : Pat<(vector_shuffle (v4i32 VR128:$src1), (v4i32 VR128:$src2),
1951            PSHUFD_binary_shuffle_mask:$sm),
1952           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1953            Requires<[HasSSE2]>;
1954 def : Pat<(vector_shuffle (v4i32 VR128:$src1),
1955            (bc_v4i32 (loadv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm),
1956           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1957            Requires<[HasSSE2]>;
1958
1959 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
1960 let AddedComplexity = 10 in {
1961 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
1962                   UNPCKL_v_undef_shuffle_mask)),
1963           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1964 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
1965                   UNPCKL_v_undef_shuffle_mask)),
1966           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1967 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
1968                   UNPCKL_v_undef_shuffle_mask)),
1969           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1970 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1971                   UNPCKL_v_undef_shuffle_mask)),
1972           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
1973 }
1974
1975 let AddedComplexity = 20 in {
1976 // vector_shuffle v1, <undef> <1, 1, 3, 3>
1977 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1978                   MOVSHDUP_shuffle_mask)),
1979           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1980 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1981                   MOVSHDUP_shuffle_mask)),
1982           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
1983
1984 // vector_shuffle v1, <undef> <0, 0, 2, 2>
1985 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1986                   MOVSLDUP_shuffle_mask)),
1987           (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1988 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1989                   MOVSLDUP_shuffle_mask)),
1990           (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
1991 }
1992
1993 let AddedComplexity = 20 in {
1994 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1995 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1996                   MOVHP_shuffle_mask)),
1997           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1998
1999 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2000 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2001                   MOVHLPS_shuffle_mask)),
2002           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2003
2004 // vector_shuffle v1, undef <2, 3, ?, ?> using MOVHLPS
2005 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2006                   UNPCKH_shuffle_mask)),
2007           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2008 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2009                   UNPCKH_shuffle_mask)),
2010           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2011
2012 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2013 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2014 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2015                   MOVLP_shuffle_mask)),
2016           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2017 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2018                   MOVLP_shuffle_mask)),
2019           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2020 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2021                   MOVHP_shuffle_mask)),
2022           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2023 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2024                   MOVHP_shuffle_mask)),
2025           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2026
2027 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2028                   MOVLP_shuffle_mask)),
2029           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2030 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2031                   MOVLP_shuffle_mask)),
2032           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2033 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2034                   MOVHP_shuffle_mask)),
2035           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2036 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2037                   MOVLP_shuffle_mask)),
2038           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2039
2040 // Setting the lowest element in the vector.
2041 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2042                   MOVL_shuffle_mask)),
2043           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2044 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2045                   MOVL_shuffle_mask)),
2046           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2047
2048 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2049 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2050                   MOVLP_shuffle_mask)),
2051           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2052 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2053                   MOVLP_shuffle_mask)),
2054           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2055
2056 // Set lowest element and zero upper elements.
2057 def : Pat<(bc_v2i64 (vector_shuffle immAllZerosV,
2058                      (v2f64 (scalar_to_vector (loadf64 addr:$src))),
2059                      MOVL_shuffle_mask)),
2060           (MOVZQI2PQIrm addr:$src)>, Requires<[HasSSE2]>;
2061 }
2062
2063 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2064 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2065           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2066 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2067           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2068 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2069           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2070 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2071           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2072       Requires<[HasSSE2]>;
2073 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2074           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2075       Requires<[HasSSE2]>;
2076 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2077           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2078 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2079           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2080 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2081           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2082 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2083           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2084 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2085           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2086 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2087           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2088 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2089           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2090 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2091           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2092
2093 // 128-bit logical shifts
2094 def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2095           (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>,
2096       Requires<[HasSSE2]>;
2097 def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2098           (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>,
2099       Requires<[HasSSE2]>;
2100
2101 // Some special case pandn patterns.
2102 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2103                   VR128:$src2)),
2104           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2105 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2106                   VR128:$src2)),
2107           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2108 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2109                   VR128:$src2)),
2110           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2111
2112 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2113                   (load addr:$src2))),
2114           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2115 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2116                   (load addr:$src2))),
2117           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2118 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2119                   (load addr:$src2))),
2120           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2121
2122 // Unaligned load
2123 def : Pat<(v4f32 (X86loadu addr:$src)), (MOVUPSrm addr:$src)>,
2124       Requires<[HasSSE1]>;