lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the Evan Cheng and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86loadp   : SDNode<"X86ISD::LOAD_PACK", SDTLoad, [SDNPHasChain]>;
  25 def X86loadu   : SDNode<"X86ISD::LOAD_UA",   SDTLoad, [SDNPHasChain]>;
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest,
  36                         [SDNPHasChain, SDNPOutFlag]>;
  37 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest,
  38                         [SDNPHasChain, SDNPOutFlag]>;
  39 def X86s2vec   : SDNode<"X86ISD::S2VEC",  SDTypeProfile<1, 1, []>, []>;
  40 def X86pextrw  : SDNode<"X86ISD::PEXTRW", SDTypeProfile<1, 2, []>, []>;
  41 def X86pinsrw  : SDNode<"X86ISD::PINSRW", SDTypeProfile<1, 3, []>, []>;
  42
  43 //===----------------------------------------------------------------------===//
  44 // SSE Complex Patterns
  45 //===----------------------------------------------------------------------===//
  46
  47 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  48 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  49 // forms.
  50 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  51                                   [SDNPHasChain]>;
  52 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  53                                   [SDNPHasChain]>;
  54
  55 def ssmem : Operand<v4f32> {
  56   let PrintMethod = "printf32mem";
  57   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  58 }
  59 def sdmem : Operand<v2f64> {
  60   let PrintMethod = "printf64mem";
  61   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  62 }
  63
  64 //===----------------------------------------------------------------------===//
  65 // SSE pattern fragments
  66 //===----------------------------------------------------------------------===//
  67
  68 def X86loadpf32  : PatFrag<(ops node:$ptr), (f32   (X86loadp node:$ptr))>;
  69 def X86loadpf64  : PatFrag<(ops node:$ptr), (f64   (X86loadp node:$ptr))>;
  70
  71 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  72 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  73 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  74
  75 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
  76 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
  77 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
  78 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
  79 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
  80 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
  81
  82 def fp32imm0 : PatLeaf<(f32 fpimm), [{
  83   return N->isExactlyValue(+0.0);
  84 }]>;
  85
  86 def PSxLDQ_imm  : SDNodeXForm<imm, [{
  87   // Transformation function: imm >> 3
  88   return getI32Imm(N->getValue() >> 3);
  89 }]>;
  90
  91 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
  92 // SHUFP* etc. imm.
  93 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
  94   return getI8Imm(X86::getShuffleSHUFImmediate(N));
  95 }]>;
  96
  97 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
  98 // PSHUFHW imm.
  99 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 100   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 101 }]>;
 102
 103 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 104 // PSHUFLW imm.
 105 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 106   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 107 }]>;
 108
 109 def SSE_splat_mask : PatLeaf<(build_vector), [{
 110   return X86::isSplatMask(N);
 111 }], SHUFFLE_get_shuf_imm>;
 112
 113 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 114   return X86::isSplatLoMask(N);
 115 }]>;
 116
 117 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 118   return X86::isMOVHLPSMask(N);
 119 }]>;
 120
 121 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 122   return X86::isMOVHLPS_v_undef_Mask(N);
 123 }]>;
 124
 125 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 126   return X86::isMOVHPMask(N);
 127 }]>;
 128
 129 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 130   return X86::isMOVLPMask(N);
 131 }]>;
 132
 133 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 134   return X86::isMOVLMask(N);
 135 }]>;
 136
 137 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 138   return X86::isMOVSHDUPMask(N);
 139 }]>;
 140
 141 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 142   return X86::isMOVSLDUPMask(N);
 143 }]>;
 144
 145 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 146   return X86::isUNPCKLMask(N);
 147 }]>;
 148
 149 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 150   return X86::isUNPCKHMask(N);
 151 }]>;
 152
 153 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 154   return X86::isUNPCKL_v_undef_Mask(N);
 155 }]>;
 156
 157 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 158   return X86::isPSHUFDMask(N);
 159 }], SHUFFLE_get_shuf_imm>;
 160
 161 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 162   return X86::isPSHUFHWMask(N);
 163 }], SHUFFLE_get_pshufhw_imm>;
 164
 165 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 166   return X86::isPSHUFLWMask(N);
 167 }], SHUFFLE_get_pshuflw_imm>;
 168
 169 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 170   return X86::isPSHUFDMask(N);
 171 }], SHUFFLE_get_shuf_imm>;
 172
 173 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 174   return X86::isSHUFPMask(N);
 175 }], SHUFFLE_get_shuf_imm>;
 176
 177 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 178   return X86::isSHUFPMask(N);
 179 }], SHUFFLE_get_shuf_imm>;
 180
 181 //===----------------------------------------------------------------------===//
 182 // SSE scalar FP Instructions
 183 //===----------------------------------------------------------------------===//
 184
 185 // Instruction templates
 186 // SSI - SSE1 instructions with XS prefix.
 187 // SDI - SSE2 instructions with XD prefix.
 188 // PSI - SSE1 instructions with TB prefix.
 189 // PDI - SSE2 instructions with TB and OpSize prefixes.
 190 // PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 191 // PDIi8 - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 192 // S3I - SSE3 instructions with TB and OpSize prefixes.
 193 // S3SI - SSE3 instructions with XS prefix.
 194 // S3DI - SSE3 instructions with XD prefix.
 195 class SSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 196       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE1]>;
 197 class SDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 198       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE2]>;
 199 class PSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 200       : I<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 201 class PDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 202       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 203 class PSIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 204       : Ii8<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 205 class PDIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 206       : Ii8<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 207
 208 class S3SI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 209       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE3]>;
 210 class S3DI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 211       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE3]>;
 212 class S3I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 213       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE3]>;
 214
 215 //===----------------------------------------------------------------------===//
 216 // Helpers for defining instructions that directly correspond to intrinsics.
 217
 218 multiclass SS_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 219   def r : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 220               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 221               [(set VR128:$dst, (v4f32 (IntId VR128:$src)))]>;
 222   def m : SSI<o, MRMSrcMem, (ops VR128:$dst, ssmem:$src),
 223               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 224               [(set VR128:$dst, (v4f32 (IntId sse_load_f32:$src)))]>;
 225 }
 226
 227 multiclass SD_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 228   def r : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 229               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 230               [(set VR128:$dst, (v2f64 (IntId VR128:$src)))]>;
 231   def m : SDI<o, MRMSrcMem, (ops VR128:$dst, sdmem:$src),
 232               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 233               [(set VR128:$dst, (v2f64 (IntId sse_load_f64:$src)))]>;
 234 }
 235
 236 class PS_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 237   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 238         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 239         [(set VR128:$dst, (IntId VR128:$src))]>;
 240 class PS_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 241   : PSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 242         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 243         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 244 class PD_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 245   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 246         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 247         [(set VR128:$dst, (IntId VR128:$src))]>;
 248 class PD_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 249   : PDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 250         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 251         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 252
 253 class PS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 254   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 255         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 256         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 257 class PS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 258   : PSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 259         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 260         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 261 class PD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 262   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 263         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 264         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 265 class PD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 266   : PDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 267         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 268         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 269
 270 // Some 'special' instructions
 271 def IMPLICIT_DEF_FR32 : I<0, Pseudo, (ops FR32:$dst),
 272                          "#IMPLICIT_DEF $dst",
 273                          [(set FR32:$dst, (undef))]>, Requires<[HasSSE2]>;
 274 def IMPLICIT_DEF_FR64 : I<0, Pseudo, (ops FR64:$dst),
 275                          "#IMPLICIT_DEF $dst",
 276                          [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
 277
 278 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 279 // scheduler into a branch sequence.
 280 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 281   def CMOV_FR32 : I<0, Pseudo,
 282                     (ops FR32:$dst, FR32:$t, FR32:$f, i8imm:$cond),
 283                     "#CMOV_FR32 PSEUDO!",
 284                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond))]>;
 285   def CMOV_FR64 : I<0, Pseudo,
 286                     (ops FR64:$dst, FR64:$t, FR64:$f, i8imm:$cond),
 287                     "#CMOV_FR64 PSEUDO!",
 288                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond))]>;
 289   def CMOV_V4F32 : I<0, Pseudo,
 290                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 291                     "#CMOV_V4F32 PSEUDO!",
 292                     [(set VR128:$dst,
 293                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 294   def CMOV_V2F64 : I<0, Pseudo,
 295                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 296                     "#CMOV_V2F64 PSEUDO!",
 297                     [(set VR128:$dst,
 298                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 299   def CMOV_V2I64 : I<0, Pseudo,
 300                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 301                     "#CMOV_V2I64 PSEUDO!",
 302                     [(set VR128:$dst,
 303                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 304 }
 305
 306 // Move Instructions
 307 def MOVSSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 308                 "movss {$src, $dst|$dst, $src}", []>;
 309 def MOVSSrm : SSI<0x10, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 310                 "movss {$src, $dst|$dst, $src}",
 311                 [(set FR32:$dst, (loadf32 addr:$src))]>;
 312 def MOVSDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 313                 "movsd {$src, $dst|$dst, $src}", []>;
 314 def MOVSDrm : SDI<0x10, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 315                 "movsd {$src, $dst|$dst, $src}",
 316                 [(set FR64:$dst, (loadf64 addr:$src))]>;
 317
 318 def MOVSSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, FR32:$src),
 319                 "movss {$src, $dst|$dst, $src}",
 320                 [(store FR32:$src, addr:$dst)]>;
 321 def MOVSDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, FR64:$src),
 322                 "movsd {$src, $dst|$dst, $src}",
 323                 [(store FR64:$src, addr:$dst)]>;
 324
 325 /// scalar_sse12_fp_binop_rm - Scalar SSE binops come in four basic forms:
 326 ///  1. f32 vs f64 - These come in SSE1/SSE2 forms for float/doubles.
 327 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 328 ///
 329 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
 330 /// normal form, in that they take an entire vector (instead of a scalar) and
 331 /// leave the top elements undefined.  This adds another two variants of the
 332 /// above permutations, giving us 8 forms for 'instruction'.
 333 ///
 334 let isTwoAddress = 1 in {
 335 multiclass scalar_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 336                                     SDNode OpNode, Intrinsic F32Int,
 337                                     Intrinsic F64Int, bit Commutable = 0> {
 338   // Scalar operation, reg+reg.
 339   def SSrr : SSI<opc, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 340                !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 341                [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 342     let isCommutable = Commutable;
 343   }
 344   def SDrr : SDI<opc, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 345                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 346                [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 347     let isCommutable = Commutable;
 348   }
 349   // Scalar operation, reg+mem.
 350   def SSrm : SSI<opc, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 351                  !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 352                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 353   def SDrm : SDI<opc, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 354                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 355                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
 356
 357   // Vector intrinsic operation, reg+reg.
 358   def SSrr_Int : SSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 359                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 360                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 361     let isCommutable = Commutable;
 362   }
 363   def SDrr_Int : SDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 364                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 365                [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
 366     let isCommutable = Commutable;
 367   }
 368   // Vector intrinsic operation, reg+mem.
 369   def SSrm_Int : SSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, ssmem:$src2),
 370                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 371                      [(set VR128:$dst, (F32Int VR128:$src1,
 372                                                sse_load_f32:$src2))]>;
 373   def SDrm_Int : SDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, sdmem:$src2),
 374                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 375                      [(set VR128:$dst, (F64Int VR128:$src1,
 376                                                sse_load_f64:$src2))]>;
 377 }
 378 }
 379
 380 // Arithmetic instructions
 381
 382 defm ADD : scalar_sse12_fp_binop_rm<0x58, "add", fadd,
 383                                     int_x86_sse_add_ss, int_x86_sse2_add_sd, 1>;
 384 defm MUL : scalar_sse12_fp_binop_rm<0x59, "mul", fmul,
 385                                     int_x86_sse_mul_ss, int_x86_sse2_mul_sd, 1>;
 386 defm SUB : scalar_sse12_fp_binop_rm<0x5C, "sub", fsub,
 387                                     int_x86_sse_sub_ss, int_x86_sse2_sub_sd>;
 388 defm DIV : scalar_sse12_fp_binop_rm<0x5E, "div", fdiv,
 389                                     int_x86_sse_div_ss, int_x86_sse2_div_sd>;
 390
 391 defm MAX : scalar_sse12_fp_binop_rm<0x5F, "max", X86fmax,
 392                                     int_x86_sse_max_ss, int_x86_sse2_max_sd>;
 393 defm MIN : scalar_sse12_fp_binop_rm<0x5D, "min", X86fmin,
 394                                     int_x86_sse_min_ss, int_x86_sse2_min_sd>;
 395
 396
 397 def SQRTSSr : SSI<0x51, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 398                 "sqrtss {$src, $dst|$dst, $src}",
 399                 [(set FR32:$dst, (fsqrt FR32:$src))]>;
 400 def SQRTSSm : SSI<0x51, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 401                  "sqrtss {$src, $dst|$dst, $src}",
 402                  [(set FR32:$dst, (fsqrt (loadf32 addr:$src)))]>;
 403 def SQRTSDr : SDI<0x51, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 404                  "sqrtsd {$src, $dst|$dst, $src}",
 405                  [(set FR64:$dst, (fsqrt FR64:$src))]>;
 406 def SQRTSDm : SDI<0x51, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 407                  "sqrtsd {$src, $dst|$dst, $src}",
 408                  [(set FR64:$dst, (fsqrt (loadf64 addr:$src)))]>;
 409
 410 // Aliases to match intrinsics which expect XMM operand(s).
 411
 412 defm SQRTSS_Int  : SS_IntUnary<0x51, "sqrtss" , int_x86_sse_sqrt_ss>;
 413 defm SQRTSD_Int  : SD_IntUnary<0x51, "sqrtsd" , int_x86_sse2_sqrt_sd>;
 414 defm RSQRTSS_Int : SS_IntUnary<0x52, "rsqrtss", int_x86_sse_rsqrt_ss>;
 415 defm RCPSS_Int   : SS_IntUnary<0x53, "rcpss"  , int_x86_sse_rcp_ss>;
 416
 417 // Conversion instructions
 418 def CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, FR32:$src),
 419                     "cvttss2si {$src, $dst|$dst, $src}",
 420                     [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 421 def CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 422                     "cvttss2si {$src, $dst|$dst, $src}",
 423                     [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 424 def CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, FR64:$src),
 425                     "cvttsd2si {$src, $dst|$dst, $src}",
 426                     [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
 427 def CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f64mem:$src),
 428                     "cvttsd2si {$src, $dst|$dst, $src}",
 429                     [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
 430 def CVTSD2SSrr: SDI<0x5A, MRMSrcReg, (ops FR32:$dst, FR64:$src),
 431                    "cvtsd2ss {$src, $dst|$dst, $src}",
 432                    [(set FR32:$dst, (fround FR64:$src))]>;
 433 def CVTSD2SSrm: SDI<0x5A, MRMSrcMem, (ops FR32:$dst, f64mem:$src),
 434                    "cvtsd2ss {$src, $dst|$dst, $src}",
 435                    [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
 436 def CVTSI2SSrr: SSI<0x2A, MRMSrcReg, (ops FR32:$dst, GR32:$src),
 437                   "cvtsi2ss {$src, $dst|$dst, $src}",
 438                   [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 439 def CVTSI2SSrm: SSI<0x2A, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
 440                    "cvtsi2ss {$src, $dst|$dst, $src}",
 441                    [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 442 def CVTSI2SDrr: SDI<0x2A, MRMSrcReg, (ops FR64:$dst, GR32:$src),
 443                    "cvtsi2sd {$src, $dst|$dst, $src}",
 444                    [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
 445 def CVTSI2SDrm: SDI<0x2A, MRMSrcMem, (ops FR64:$dst, i32mem:$src),
 446                    "cvtsi2sd {$src, $dst|$dst, $src}",
 447                    [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 448
 449 // SSE2 instructions with XS prefix
 450 def CVTSS2SDrr: I<0x5A, MRMSrcReg, (ops FR64:$dst, FR32:$src),
 451                  "cvtss2sd {$src, $dst|$dst, $src}",
 452                  [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 453                 Requires<[HasSSE2]>;
 454 def CVTSS2SDrm: I<0x5A, MRMSrcMem, (ops FR64:$dst, f32mem:$src),
 455                  "cvtss2sd {$src, $dst|$dst, $src}",
 456                  [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 457                 Requires<[HasSSE2]>;
 458
 459 // Match intrinsics which expect XMM operand(s).
 460 def Int_CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 461                         "cvtss2si {$src, $dst|$dst, $src}",
 462                         [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 463 def Int_CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 464                         "cvtss2si {$src, $dst|$dst, $src}",
 465                         [(set GR32:$dst, (int_x86_sse_cvtss2si
 466                                           (load addr:$src)))]>;
 467 def Int_CVTSD2SIrr: SDI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 468                         "cvtsd2si {$src, $dst|$dst, $src}",
 469                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
 470 def Int_CVTSD2SIrm: SDI<0x2D, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 471                         "cvtsd2si {$src, $dst|$dst, $src}",
 472                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si
 473                                           (load addr:$src)))]>;
 474
 475 // Aliases for intrinsics
 476 def Int_CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 477                     "cvttss2si {$src, $dst|$dst, $src}",
 478                     [(set GR32:$dst, (int_x86_sse_cvttss2si VR128:$src))]>;
 479 def Int_CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 480                     "cvttss2si {$src, $dst|$dst, $src}",
 481                     [(set GR32:$dst, (int_x86_sse_cvttss2si(load addr:$src)))]>;
 482 def Int_CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 483                          "cvttsd2si {$src, $dst|$dst, $src}",
 484                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si VR128:$src))]>;
 485 def Int_CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 486                          "cvttsd2si {$src, $dst|$dst, $src}",
 487                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si
 488                                           (load addr:$src)))]>;
 489
 490 let isTwoAddress = 1 in {
 491 def Int_CVTSI2SSrr: SSI<0x2A, MRMSrcReg,
 492                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 493                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 494                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 495                                            GR32:$src2))]>;
 496 def Int_CVTSI2SSrm: SSI<0x2A, MRMSrcMem,
 497                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 498                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 499                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 500                                            (loadi32 addr:$src2)))]>;
 501 }
 502
 503 // Comparison instructions
 504 let isTwoAddress = 1 in {
 505 def CMPSSrr : SSI<0xC2, MRMSrcReg,
 506                 (ops FR32:$dst, FR32:$src1, FR32:$src, SSECC:$cc),
 507                 "cmp${cc}ss {$src, $dst|$dst, $src}",
 508                  []>;
 509 def CMPSSrm : SSI<0xC2, MRMSrcMem,
 510                 (ops FR32:$dst, FR32:$src1, f32mem:$src, SSECC:$cc),
 511                 "cmp${cc}ss {$src, $dst|$dst, $src}", []>;
 512 def CMPSDrr : SDI<0xC2, MRMSrcReg,
 513                 (ops FR64:$dst, FR64:$src1, FR64:$src, SSECC:$cc),
 514                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 515 def CMPSDrm : SDI<0xC2, MRMSrcMem,
 516                 (ops FR64:$dst, FR64:$src1, f64mem:$src, SSECC:$cc),
 517                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 518 }
 519
 520 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops FR32:$src1, FR32:$src2),
 521                  "ucomiss {$src2, $src1|$src1, $src2}",
 522                  [(X86cmp FR32:$src1, FR32:$src2)]>;
 523 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops FR32:$src1, f32mem:$src2),
 524                  "ucomiss {$src2, $src1|$src1, $src2}",
 525                  [(X86cmp FR32:$src1, (loadf32 addr:$src2))]>;
 526 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops FR64:$src1, FR64:$src2),
 527                  "ucomisd {$src2, $src1|$src1, $src2}",
 528                  [(X86cmp FR64:$src1, FR64:$src2)]>;
 529 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops FR64:$src1, f64mem:$src2),
 530                  "ucomisd {$src2, $src1|$src1, $src2}",
 531                  [(X86cmp FR64:$src1, (loadf64 addr:$src2))]>;
 532
 533 // Aliases to match intrinsics which expect XMM operand(s).
 534 let isTwoAddress = 1 in {
 535 def Int_CMPSSrr : SSI<0xC2, MRMSrcReg,
 536                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 537                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 538                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 539                                          VR128:$src, imm:$cc))]>;
 540 def Int_CMPSSrm : SSI<0xC2, MRMSrcMem,
 541                       (ops VR128:$dst, VR128:$src1, f32mem:$src, SSECC:$cc),
 542                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 543                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 544                                          (load addr:$src), imm:$cc))]>;
 545 def Int_CMPSDrr : SDI<0xC2, MRMSrcReg,
 546                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 547                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 548 def Int_CMPSDrm : SDI<0xC2, MRMSrcMem,
 549                       (ops VR128:$dst, VR128:$src1, f64mem:$src, SSECC:$cc),
 550                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 551 }
 552
 553 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 554                        "ucomiss {$src2, $src1|$src1, $src2}",
 555                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2)]>;
 556 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 557                        "ucomiss {$src2, $src1|$src1, $src2}",
 558                       [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2))]>;
 559 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 560                        "ucomisd {$src2, $src1|$src1, $src2}",
 561                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 562 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 563                        "ucomisd {$src2, $src1|$src1, $src2}",
 564                       [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2))]>;
 565
 566 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 567                       "comiss {$src2, $src1|$src1, $src2}",
 568                       [(X86comi (v4f32 VR128:$src1), VR128:$src2)]>;
 569 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 570                       "comiss {$src2, $src1|$src1, $src2}",
 571                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2))]>;
 572 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 573                       "comisd {$src2, $src1|$src1, $src2}",
 574                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 575 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 576                       "comisd {$src2, $src1|$src1, $src2}",
 577                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2))]>;
 578
 579 // Aliases of packed instructions for scalar use. These all have names that
 580 // start with 'Fs'.
 581
 582 // Alias instructions that map fld0 to pxor for sse.
 583 def FsFLD0SS : I<0xEF, MRMInitReg, (ops FR32:$dst),
 584                  "pxor $dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 585                Requires<[HasSSE1]>, TB, OpSize;
 586 def FsFLD0SD : I<0xEF, MRMInitReg, (ops FR64:$dst),
 587                  "pxor $dst, $dst", [(set FR64:$dst, fp64imm0)]>,
 588                Requires<[HasSSE2]>, TB, OpSize;
 589
 590 // Alias instructions to do FR32 / FR64 reg-to-reg copy using movaps / movapd.
 591 // Upper bits are disregarded.
 592 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 593                    "movaps {$src, $dst|$dst, $src}", []>;
 594 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 595                    "movapd {$src, $dst|$dst, $src}", []>;
 596
 597 // Alias instructions to load FR32 / FR64 from f128mem using movaps / movapd.
 598 // Upper bits are disregarded.
 599 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (ops FR32:$dst, f128mem:$src),
 600                    "movaps {$src, $dst|$dst, $src}",
 601                    [(set FR32:$dst, (X86loadpf32 addr:$src))]>;
 602 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (ops FR64:$dst, f128mem:$src),
 603                   "movapd {$src, $dst|$dst, $src}",
 604                   [(set FR64:$dst, (X86loadpf64 addr:$src))]>;
 605
 606 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 607 let isTwoAddress = 1 in {
 608 let isCommutable = 1 in {
 609 def FsANDPSrr : PSI<0x54, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 610                   "andps {$src2, $dst|$dst, $src2}",
 611                   [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 612 def FsANDPDrr : PDI<0x54, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 613                   "andpd {$src2, $dst|$dst, $src2}",
 614                   [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
 615 def FsORPSrr  : PSI<0x56, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 616                   "orps {$src2, $dst|$dst, $src2}",
 617                   [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 618 def FsORPDrr  : PDI<0x56, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 619                   "orpd {$src2, $dst|$dst, $src2}",
 620                   [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
 621 def FsXORPSrr : PSI<0x57, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 622                   "xorps {$src2, $dst|$dst, $src2}",
 623                   [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 624 def FsXORPDrr : PDI<0x57, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 625                   "xorpd {$src2, $dst|$dst, $src2}",
 626                   [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
 627 }
 628 def FsANDPSrm : PSI<0x54, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 629                   "andps {$src2, $dst|$dst, $src2}",
 630                   [(set FR32:$dst, (X86fand FR32:$src1,
 631                                     (X86loadpf32 addr:$src2)))]>;
 632 def FsANDPDrm : PDI<0x54, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 633                   "andpd {$src2, $dst|$dst, $src2}",
 634                   [(set FR64:$dst, (X86fand FR64:$src1,
 635                                     (X86loadpf64 addr:$src2)))]>;
 636 def FsORPSrm  : PSI<0x56, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 637                   "orps {$src2, $dst|$dst, $src2}",
 638                   [(set FR32:$dst, (X86for FR32:$src1,
 639                                     (X86loadpf32 addr:$src2)))]>;
 640 def FsORPDrm  : PDI<0x56, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 641                   "orpd {$src2, $dst|$dst, $src2}",
 642                   [(set FR64:$dst, (X86for FR64:$src1,
 643                                     (X86loadpf64 addr:$src2)))]>;
 644 def FsXORPSrm : PSI<0x57, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 645                   "xorps {$src2, $dst|$dst, $src2}",
 646                   [(set FR32:$dst, (X86fxor FR32:$src1,
 647                                     (X86loadpf32 addr:$src2)))]>;
 648 def FsXORPDrm : PDI<0x57, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 649                   "xorpd {$src2, $dst|$dst, $src2}",
 650                   [(set FR64:$dst, (X86fxor FR64:$src1,
 651                                     (X86loadpf64 addr:$src2)))]>;
 652
 653 def FsANDNPSrr : PSI<0x55, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 654                    "andnps {$src2, $dst|$dst, $src2}", []>;
 655 def FsANDNPSrm : PSI<0x55, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 656                    "andnps {$src2, $dst|$dst, $src2}", []>;
 657 def FsANDNPDrr : PDI<0x55, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 658                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 659 def FsANDNPDrm : PDI<0x55, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 660                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 661 }
 662
 663 //===----------------------------------------------------------------------===//
 664 // SSE packed FP Instructions
 665 //===----------------------------------------------------------------------===//
 666
 667 // Some 'special' instructions
 668 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (ops VR128:$dst),
 669                            "#IMPLICIT_DEF $dst",
 670                            [(set VR128:$dst, (v4f32 (undef)))]>,
 671                          Requires<[HasSSE1]>;
 672
 673 // Move Instructions
 674 def MOVAPSrr : PSI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 675                    "movaps {$src, $dst|$dst, $src}", []>;
 676 def MOVAPSrm : PSI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 677                    "movaps {$src, $dst|$dst, $src}",
 678                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 679 def MOVAPDrr : PDI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 680                    "movapd {$src, $dst|$dst, $src}", []>;
 681 def MOVAPDrm : PDI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 682                    "movapd {$src, $dst|$dst, $src}",
 683                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
 684
 685 def MOVAPSmr : PSI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 686                    "movaps {$src, $dst|$dst, $src}",
 687                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 688 def MOVAPDmr : PDI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 689                    "movapd {$src, $dst|$dst, $src}",
 690                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 691
 692 def MOVUPSrr : PSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 693                    "movups {$src, $dst|$dst, $src}", []>;
 694 def MOVUPSrm : PSI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 695                    "movups {$src, $dst|$dst, $src}",
 696                    [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 697 def MOVUPSmr : PSI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 698                    "movups {$src, $dst|$dst, $src}",
 699                    [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 700 def MOVUPDrr : PDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 701                    "movupd {$src, $dst|$dst, $src}", []>;
 702 def MOVUPDrm : PDI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 703                    "movupd {$src, $dst|$dst, $src}",
 704                    [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 705 def MOVUPDmr : PDI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 706                    "movupd {$src, $dst|$dst, $src}",
 707                    [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 708
 709 let isTwoAddress = 1 in {
 710 let AddedComplexity = 20 in {
 711 def MOVLPSrm : PSI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 712                    "movlps {$src2, $dst|$dst, $src2}",
 713                    [(set VR128:$dst,
 714                      (v4f32 (vector_shuffle VR128:$src1,
 715                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 716                              MOVLP_shuffle_mask)))]>;
 717 def MOVLPDrm : PDI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 718                    "movlpd {$src2, $dst|$dst, $src2}",
 719                    [(set VR128:$dst,
 720                      (v2f64 (vector_shuffle VR128:$src1,
 721                              (scalar_to_vector (loadf64 addr:$src2)),
 722                              MOVLP_shuffle_mask)))]>;
 723 def MOVHPSrm : PSI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 724                    "movhps {$src2, $dst|$dst, $src2}",
 725                    [(set VR128:$dst,
 726                      (v4f32 (vector_shuffle VR128:$src1,
 727                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 728                              MOVHP_shuffle_mask)))]>;
 729 def MOVHPDrm : PDI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 730                    "movhpd {$src2, $dst|$dst, $src2}",
 731                    [(set VR128:$dst,
 732                      (v2f64 (vector_shuffle VR128:$src1,
 733                              (scalar_to_vector (loadf64 addr:$src2)),
 734                              MOVHP_shuffle_mask)))]>;
 735 } // AddedComplexity
 736 }
 737
 738 def MOVLPSmr : PSI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 739                    "movlps {$src, $dst|$dst, $src}",
 740                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 741                                  (iPTR 0))), addr:$dst)]>;
 742 def MOVLPDmr : PDI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 743                    "movlpd {$src, $dst|$dst, $src}",
 744                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 745                                  (iPTR 0))), addr:$dst)]>;
 746
 747 // v2f64 extract element 1 is always custom lowered to unpack high to low
 748 // and extract element 0 so the non-store version isn't too horrible.
 749 def MOVHPSmr : PSI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 750                    "movhps {$src, $dst|$dst, $src}",
 751                    [(store (f64 (vector_extract
 752                                  (v2f64 (vector_shuffle
 753                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 754                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 755                      addr:$dst)]>;
 756 def MOVHPDmr : PDI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 757                    "movhpd {$src, $dst|$dst, $src}",
 758                    [(store (f64 (vector_extract
 759                                  (v2f64 (vector_shuffle VR128:$src, (undef),
 760                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 761                      addr:$dst)]>;
 762
 763 let isTwoAddress = 1 in {
 764 let AddedComplexity = 15 in {
 765 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 766                     "movlhps {$src2, $dst|$dst, $src2}",
 767                     [(set VR128:$dst,
 768                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 769                               MOVHP_shuffle_mask)))]>;
 770
 771 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 772                     "movhlps {$src2, $dst|$dst, $src2}",
 773                     [(set VR128:$dst,
 774                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 775                               MOVHLPS_shuffle_mask)))]>;
 776 } // AddedComplexity
 777 }
 778
 779 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 780                       "movshdup {$src, $dst|$dst, $src}",
 781                       [(set VR128:$dst, (v4f32 (vector_shuffle
 782                                                 VR128:$src, (undef),
 783                                                 MOVSHDUP_shuffle_mask)))]>;
 784 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 785                       "movshdup {$src, $dst|$dst, $src}",
 786                       [(set VR128:$dst, (v4f32 (vector_shuffle
 787                                                 (loadv4f32 addr:$src), (undef),
 788                                                 MOVSHDUP_shuffle_mask)))]>;
 789
 790 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 791                       "movsldup {$src, $dst|$dst, $src}",
 792                       [(set VR128:$dst, (v4f32 (vector_shuffle
 793                                                 VR128:$src, (undef),
 794                                                 MOVSLDUP_shuffle_mask)))]>;
 795 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 796                       "movsldup {$src, $dst|$dst, $src}",
 797                       [(set VR128:$dst, (v4f32 (vector_shuffle
 798                                                 (loadv4f32 addr:$src), (undef),
 799                                                 MOVSLDUP_shuffle_mask)))]>;
 800
 801 def MOVDDUPrr : S3DI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 802                       "movddup {$src, $dst|$dst, $src}",
 803                   [(set VR128:$dst, (v2f64 (vector_shuffle
 804                                             VR128:$src, (undef),
 805                                             SSE_splat_lo_mask)))]>;
 806 def MOVDDUPrm : S3DI<0x12, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 807                   "movddup {$src, $dst|$dst, $src}",
 808                   [(set VR128:$dst, (v2f64 (vector_shuffle
 809                                          (scalar_to_vector (loadf64 addr:$src)),
 810                                              (undef),
 811                                             SSE_splat_lo_mask)))]>;
 812
 813 // SSE2 instructions without OpSize prefix
 814 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 815                        "cvtdq2ps {$src, $dst|$dst, $src}",
 816                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 817                      TB, Requires<[HasSSE2]>;
 818 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
 819                        "cvtdq2ps {$src, $dst|$dst, $src}",
 820                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 821                                          (bitconvert (loadv2i64 addr:$src))))]>,
 822                      TB, Requires<[HasSSE2]>;
 823
 824 // SSE2 instructions with XS prefix
 825 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 826                        "cvtdq2pd {$src, $dst|$dst, $src}",
 827                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 828                      XS, Requires<[HasSSE2]>;
 829 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
 830                        "cvtdq2pd {$src, $dst|$dst, $src}",
 831                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 832                                           (bitconvert (loadv2i64 addr:$src))))]>,
 833                      XS, Requires<[HasSSE2]>;
 834
 835 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 836                          "cvtps2dq {$src, $dst|$dst, $src}",
 837                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 838 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 839                          "cvtps2dq {$src, $dst|$dst, $src}",
 840                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 841                                             (load addr:$src)))]>;
 842 // SSE2 packed instructions with XS prefix
 843 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 844                         "cvttps2dq {$src, $dst|$dst, $src}",
 845                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
 846                       XS, Requires<[HasSSE2]>;
 847 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 848                         "cvttps2dq {$src, $dst|$dst, $src}",
 849                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 850                                            (load addr:$src)))]>,
 851                       XS, Requires<[HasSSE2]>;
 852
 853 // SSE2 packed instructions with XD prefix
 854 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 855                        "cvtpd2dq {$src, $dst|$dst, $src}",
 856                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 857                      XD, Requires<[HasSSE2]>;
 858 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 859                        "cvtpd2dq {$src, $dst|$dst, $src}",
 860                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 861                                           (load addr:$src)))]>,
 862                      XD, Requires<[HasSSE2]>;
 863 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 864                           "cvttpd2dq {$src, $dst|$dst, $src}",
 865                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 866 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 867                           "cvttpd2dq {$src, $dst|$dst, $src}",
 868                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 869                                              (load addr:$src)))]>;
 870
 871 // SSE2 instructions without OpSize prefix
 872 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 873                        "cvtps2pd {$src, $dst|$dst, $src}",
 874                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 875                      TB, Requires<[HasSSE2]>;
 876 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (ops VR128:$dst, f64mem:$src),
 877                        "cvtps2pd {$src, $dst|$dst, $src}",
 878                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 879                                           (load addr:$src)))]>,
 880                      TB, Requires<[HasSSE2]>;
 881
 882 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 883                          "cvtpd2ps {$src, $dst|$dst, $src}",
 884                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 885 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, f128mem:$src),
 886                          "cvtpd2ps {$src, $dst|$dst, $src}",
 887                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 888                                             (load addr:$src)))]>;
 889
 890 // Match intrinsics which expect XMM operand(s).
 891 // Aliases for intrinsics
 892 let isTwoAddress = 1 in {
 893 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
 894                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 895                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 896                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 897                                            GR32:$src2))]>;
 898 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
 899                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 900                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 901                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 902                                            (loadi32 addr:$src2)))]>;
 903 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
 904                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
 905                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 906                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 907                                       VR128:$src2))]>;
 908 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
 909                         (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 910                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 911                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 912                                       (load addr:$src2)))]>;
 913 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 914                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 915                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 916                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 917                                        VR128:$src2))]>, XS,
 918                     Requires<[HasSSE2]>;
 919 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 920                       (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 921                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 922                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 923                                        (load addr:$src2)))]>, XS,
 924                     Requires<[HasSSE2]>;
 925 }
 926
 927 /// packed_sse12_fp_binop_rm - Packed SSE binops come in four basic forms:
 928 ///  1. v4f32 vs v2f64 - These come in SSE1/SSE2 forms for float/doubles.
 929 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 930 ///
 931 let isTwoAddress = 1 in {
 932 multiclass packed_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 933                                     SDNode OpNode, bit Commutable = 0> {
 934   // Packed operation, reg+reg.
 935   def PSrr : PSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 936                !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2"),
 937                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 938     let isCommutable = Commutable;
 939   }
 940   def PDrr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 941                !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2"),
 942                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
 943     let isCommutable = Commutable;
 944   }
 945   // Packed operation, reg+mem.
 946   def PSrm : PSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 947                  !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2"),
 948                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv4f32 addr:$src2)))]>;
 949   def PDrm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 950                  !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2"),
 951                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv2f64 addr:$src2)))]>;
 952 }
 953 }
 954
 955 defm ADD : packed_sse12_fp_binop_rm<0x58, "add", fadd, 1>;
 956 defm MUL : packed_sse12_fp_binop_rm<0x59, "mul", fmul, 1>;
 957 defm DIV : packed_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 958 defm SUB : packed_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 959
 960 // Arithmetic
 961 let isTwoAddress = 1 in {
 962 def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
 963                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 964                       "addsubps {$src2, $dst|$dst, $src2}",
 965                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 966                                          VR128:$src2))]>;
 967 def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
 968                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 969                       "addsubps {$src2, $dst|$dst, $src2}",
 970                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 971                                          (load addr:$src2)))]>;
 972 def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
 973                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 974                       "addsubpd {$src2, $dst|$dst, $src2}",
 975                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 976                                          VR128:$src2))]>;
 977 def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
 978                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 979                       "addsubpd {$src2, $dst|$dst, $src2}",
 980                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 981                                          (load addr:$src2)))]>;
 982 }
 983
 984 def SQRTPSr  : PS_Intr<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 985 def SQRTPSm  : PS_Intm<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 986 def SQRTPDr  : PD_Intr<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
 987 def SQRTPDm  : PD_Intm<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
 988
 989 def RSQRTPSr : PS_Intr<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 990 def RSQRTPSm : PS_Intm<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 991 def RCPPSr   : PS_Intr<0x53, "rcpps", int_x86_sse_rcp_ps>;
 992 def RCPPSm   : PS_Intm<0x53, "rcpps", int_x86_sse_rcp_ps>;
 993
 994 let isTwoAddress = 1 in {
 995 let isCommutable = 1 in {
 996 def MAXPSrr  : PS_Intrr<0x5F, "maxps", int_x86_sse_max_ps>;
 997 def MAXPDrr  : PD_Intrr<0x5F, "maxpd", int_x86_sse2_max_pd>;
 998 def MINPSrr  : PS_Intrr<0x5D, "minps", int_x86_sse_min_ps>;
 999 def MINPDrr  : PD_Intrr<0x5D, "minpd", int_x86_sse2_min_pd>;
1000 }
1001 def MAXPSrm  : PS_Intrm<0x5F, "maxps", int_x86_sse_max_ps>;
1002 def MAXPDrm  : PD_Intrm<0x5F, "maxpd", int_x86_sse2_max_pd>;
1003 def MINPSrm  : PS_Intrm<0x5D, "minps", int_x86_sse_min_ps>;
1004 def MINPDrm  : PD_Intrm<0x5D, "minpd", int_x86_sse2_min_pd>;
1005 }
1006
1007 // Logical
1008 let isTwoAddress = 1 in {
1009 let isCommutable = 1 in {
1010 def ANDPSrr : PSI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1011                   "andps {$src2, $dst|$dst, $src2}",
1012                   [(set VR128:$dst, (v2i64 (and VR128:$src1, VR128:$src2)))]>;
1013 def ANDPDrr : PDI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1014                 "andpd {$src2, $dst|$dst, $src2}",
1015                   [(set VR128:$dst,
1016                     (and (bc_v2i64 (v2f64 VR128:$src1)),
1017                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1018 def ORPSrr  : PSI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1019                   "orps {$src2, $dst|$dst, $src2}",
1020                   [(set VR128:$dst, (v2i64 (or VR128:$src1, VR128:$src2)))]>;
1021 def ORPDrr  : PDI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1022                   "orpd {$src2, $dst|$dst, $src2}",
1023                   [(set VR128:$dst,
1024                     (or (bc_v2i64 (v2f64 VR128:$src1)),
1025                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1026 def XORPSrr : PSI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1027                   "xorps {$src2, $dst|$dst, $src2}",
1028                   [(set VR128:$dst, (v2i64 (xor VR128:$src1, VR128:$src2)))]>;
1029 def XORPDrr : PDI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1030                   "xorpd {$src2, $dst|$dst, $src2}",
1031                   [(set VR128:$dst,
1032                     (xor (bc_v2i64 (v2f64 VR128:$src1)),
1033                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1034 }
1035 def ANDPSrm : PSI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1036                   "andps {$src2, $dst|$dst, $src2}",
1037                   [(set VR128:$dst, (and VR128:$src1,
1038                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1039 def ANDPDrm : PDI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1040                   "andpd {$src2, $dst|$dst, $src2}",
1041                 [(set VR128:$dst,
1042                   (and (bc_v2i64 (v2f64 VR128:$src1)),
1043                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1044 def ORPSrm  : PSI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1045                   "orps {$src2, $dst|$dst, $src2}",
1046                   [(set VR128:$dst, (or VR128:$src1,
1047                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1048 def ORPDrm  : PDI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1049                 "orpd {$src2, $dst|$dst, $src2}",
1050                  [(set VR128:$dst,
1051                    (or (bc_v2i64 (v2f64 VR128:$src1)),
1052                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1053 def XORPSrm : PSI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1054                   "xorps {$src2, $dst|$dst, $src2}",
1055                   [(set VR128:$dst, (xor VR128:$src1,
1056                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1057 def XORPDrm : PDI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1058                   "xorpd {$src2, $dst|$dst, $src2}",
1059                 [(set VR128:$dst,
1060                   (xor (bc_v2i64 (v2f64 VR128:$src1)),
1061                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1062 def ANDNPSrr : PSI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1063                   "andnps {$src2, $dst|$dst, $src2}",
1064                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1065                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1066                                             VR128:$src2)))]>;
1067 def ANDNPSrm : PSI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1068                   "andnps {$src2, $dst|$dst, $src2}",
1069                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1070                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1071                                          (bc_v2i64 (loadv4f32 addr:$src2)))))]>;
1072 def ANDNPDrr : PDI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1073                   "andnpd {$src2, $dst|$dst, $src2}",
1074                 [(set VR128:$dst,
1075                   (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1076                        (bc_v2i64 (v2f64 VR128:$src2))))]>;
1077 def ANDNPDrm : PDI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1078                   "andnpd {$src2, $dst|$dst, $src2}",
1079                   [(set VR128:$dst,
1080                     (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1081                          (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1082 }
1083
1084 let isTwoAddress = 1 in {
1085 def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1086                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1087                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1088                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1089                                        VR128:$src, imm:$cc))]>;
1090 def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1091                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1092                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1093                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1094                                        (load addr:$src), imm:$cc))]>;
1095 def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1096                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1097                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1098                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1099                                        VR128:$src, imm:$cc))]>;
1100 def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1101                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1102                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1103                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1104                                        (load addr:$src), imm:$cc))]>;
1105 }
1106
1107 // Shuffle and unpack instructions
1108 let isTwoAddress = 1 in {
1109 let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1110 def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1111                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i32i8imm:$src3),
1112                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1113                      [(set VR128:$dst, (v4f32 (vector_shuffle
1114                                                VR128:$src1, VR128:$src2,
1115                                                SHUFP_shuffle_mask:$src3)))]>;
1116 def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1117                    (ops VR128:$dst, VR128:$src1, f128mem:$src2, i32i8imm:$src3),
1118                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1119                      [(set VR128:$dst, (v4f32 (vector_shuffle
1120                                                VR128:$src1, (load addr:$src2),
1121                                                SHUFP_shuffle_mask:$src3)))]>;
1122 def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1123                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i8imm:$src3),
1124                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1125                      [(set VR128:$dst, (v2f64 (vector_shuffle
1126                                                VR128:$src1, VR128:$src2,
1127                                                SHUFP_shuffle_mask:$src3)))]>;
1128 def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1129                      (ops VR128:$dst, VR128:$src1, f128mem:$src2, i8imm:$src3),
1130                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1131                      [(set VR128:$dst, (v2f64 (vector_shuffle
1132                                                VR128:$src1, (load addr:$src2),
1133                                                SHUFP_shuffle_mask:$src3)))]>;
1134
1135 let AddedComplexity = 10 in {
1136 def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1137                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1138                     "unpckhps {$src2, $dst|$dst, $src2}",
1139                     [(set VR128:$dst, (v4f32 (vector_shuffle
1140                                               VR128:$src1, VR128:$src2,
1141                                               UNPCKH_shuffle_mask)))]>;
1142 def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1143                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1144                     "unpckhps {$src2, $dst|$dst, $src2}",
1145                     [(set VR128:$dst, (v4f32 (vector_shuffle
1146                                               VR128:$src1, (load addr:$src2),
1147                                               UNPCKH_shuffle_mask)))]>;
1148 def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1149                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1150                     "unpckhpd {$src2, $dst|$dst, $src2}",
1151                     [(set VR128:$dst, (v2f64 (vector_shuffle
1152                                               VR128:$src1, VR128:$src2,
1153                                               UNPCKH_shuffle_mask)))]>;
1154 def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1155                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1156                     "unpckhpd {$src2, $dst|$dst, $src2}",
1157                     [(set VR128:$dst, (v2f64 (vector_shuffle
1158                                               VR128:$src1, (load addr:$src2),
1159                                               UNPCKH_shuffle_mask)))]>;
1160
1161 def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1162                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1163                     "unpcklps {$src2, $dst|$dst, $src2}",
1164                     [(set VR128:$dst, (v4f32 (vector_shuffle
1165                                               VR128:$src1, VR128:$src2,
1166                                               UNPCKL_shuffle_mask)))]>;
1167 def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1168                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1169                     "unpcklps {$src2, $dst|$dst, $src2}",
1170                     [(set VR128:$dst, (v4f32 (vector_shuffle
1171                                               VR128:$src1, (load addr:$src2),
1172                                               UNPCKL_shuffle_mask)))]>;
1173 def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1174                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1175                     "unpcklpd {$src2, $dst|$dst, $src2}",
1176                     [(set VR128:$dst, (v2f64 (vector_shuffle
1177                                               VR128:$src1, VR128:$src2,
1178                                               UNPCKL_shuffle_mask)))]>;
1179 def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1180                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1181                     "unpcklpd {$src2, $dst|$dst, $src2}",
1182                     [(set VR128:$dst, (v2f64 (vector_shuffle
1183                                               VR128:$src1, (load addr:$src2),
1184                                               UNPCKL_shuffle_mask)))]>;
1185 } // AddedComplexity
1186 }
1187
1188 // Horizontal ops
1189
1190 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1191   : S3DI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1192          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1193          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
1194 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1195   : S3DI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1196          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1197          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
1198 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1199   : S3I<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1200          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1201          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
1202 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1203   : S3I<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1204          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1205          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
1206
1207 let isTwoAddress = 1 in {
1208 def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1209 def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1210 def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1211 def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1212 def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1213 def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1214 def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1215 def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1216 }
1217
1218 //===----------------------------------------------------------------------===//
1219 // SSE integer instructions
1220 //===----------------------------------------------------------------------===//
1221
1222 // Move Instructions
1223 def MOVDQArr : PDI<0x6F, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1224                    "movdqa {$src, $dst|$dst, $src}", []>;
1225 def MOVDQArm : PDI<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1226                    "movdqa {$src, $dst|$dst, $src}",
1227                    [(set VR128:$dst, (loadv2i64 addr:$src))]>;
1228 def MOVDQAmr : PDI<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1229                    "movdqa {$src, $dst|$dst, $src}",
1230                    [(store (v2i64 VR128:$src), addr:$dst)]>;
1231 def MOVDQUrm :   I<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1232                    "movdqu {$src, $dst|$dst, $src}",
1233                    [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1234                  XS, Requires<[HasSSE2]>;
1235 def MOVDQUmr :   I<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1236                    "movdqu {$src, $dst|$dst, $src}",
1237                    [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1238                  XS, Requires<[HasSSE2]>;
1239 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1240                    "lddqu {$src, $dst|$dst, $src}",
1241                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
1242
1243
1244 let isTwoAddress = 1 in {
1245 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1246                             bit Commutable = 0> {
1247   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1248                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1249                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1250     let isCommutable = Commutable;
1251   }
1252   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1253                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1254                [(set VR128:$dst, (IntId VR128:$src1,
1255                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1256 }
1257 }
1258
1259 let isTwoAddress = 1 in {
1260 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1261                              string OpcodeStr, Intrinsic IntId> {
1262   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1263                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1264                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1265   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1266                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1267                [(set VR128:$dst, (IntId VR128:$src1,
1268                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1269   def ri : PDIi8<opc2, ImmForm, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1270                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1271                [(set VR128:$dst, (IntId VR128:$src1,
1272                                         (scalar_to_vector (i32 imm:$src2))))]>;
1273 }
1274 }
1275
1276
1277 let isTwoAddress = 1 in {
1278 /// PDI_binop_rm - Simple SSE2 binary operator.
1279 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1280                         ValueType OpVT, bit Commutable = 0> {
1281   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1282                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1283                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1284     let isCommutable = Commutable;
1285   }
1286   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1287                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1288                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1289                                        (bitconvert (loadv2i64 addr:$src2)))))]>;
1290 }
1291
1292 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1293 ///
1294 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1295 /// to collapse (bitconvert VT to VT) into its operand.
1296 ///
1297 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1298                               bit Commutable = 0> {
1299   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1300                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1301                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1302     let isCommutable = Commutable;
1303   }
1304   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1305                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1306                [(set VR128:$dst, (OpNode VR128:$src1,(loadv2i64 addr:$src2)))]>;
1307 }
1308 }
1309
1310
1311 // 128-bit Integer Arithmetic
1312
1313 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1314 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1315 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1316 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1317
1318 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1319 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1320 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1321 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1322
1323 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1324 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1325 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1326 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1327
1328 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1329 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1330 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1331 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1332
1333 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1334
1335 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1336 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1337 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1338
1339 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1340
1341 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1342 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1343
1344
1345 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1346 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1347 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1348 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1349 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1350
1351
1352 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw", int_x86_sse2_psll_w>;
1353 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld", int_x86_sse2_psll_d>;
1354 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq", int_x86_sse2_psll_q>;
1355
1356 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw", int_x86_sse2_psrl_w>;
1357 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld", int_x86_sse2_psrl_d>;
1358 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq", int_x86_sse2_psrl_q>;
1359
1360 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw", int_x86_sse2_psra_w>;
1361 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad", int_x86_sse2_psra_d>;
1362 // PSRAQ doesn't exist in SSE[1-3].
1363
1364
1365 // 128-bit logical shifts.
1366 let isTwoAddress = 1 in {
1367 def PSLLDQri : PDIi8<0x73, MRM7r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1368                      "pslldq {$src2, $dst|$dst, $src2}", []>;
1369 def PSRLDQri : PDIi8<0x73, MRM3r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1370                      "psrldq {$src2, $dst|$dst, $src2}", []>;
1371 // PSRADQri doesn't exist in SSE[1-3].
1372 }
1373
1374 let Predicates = [HasSSE2] in {
1375   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1376             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1377   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1378             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1379   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1380             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1381 }
1382
1383 // Logical
1384 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1385 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1386 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1387
1388 let isTwoAddress = 1 in {
1389 def PANDNrr : PDI<0xDF, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1390                   "pandn {$src2, $dst|$dst, $src2}",
1391                   [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1392                                             VR128:$src2)))]>;
1393
1394 def PANDNrm : PDI<0xDF, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1395                  "pandn {$src2, $dst|$dst, $src2}",
1396                  [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1397                                            (load addr:$src2))))]>;
1398 }
1399
1400 // SSE2 Integer comparison
1401 defm PCMPEQB : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1402 defm PCMPEQW : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1403 defm PCMPEQD : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1404 defm PCMPGTB : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1405 defm PCMPGTW : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1406 defm PCMPGTD : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1407
1408 // Pack instructions
1409 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1410 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1411 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1412
1413 // Shuffle and unpack instructions
1414 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1415                      (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1416                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1417                      [(set VR128:$dst, (v4i32 (vector_shuffle
1418                                                VR128:$src1, (undef),
1419                                                PSHUFD_shuffle_mask:$src2)))]>;
1420 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1421                      (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1422                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1423                      [(set VR128:$dst, (v4i32 (vector_shuffle
1424                                                (bc_v4i32(loadv2i64 addr:$src1)),
1425                                                (undef),
1426                                                PSHUFD_shuffle_mask:$src2)))]>;
1427
1428 // SSE2 with ImmT == Imm8 and XS prefix.
1429 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1430                     (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1431                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1432                     [(set VR128:$dst, (v8i16 (vector_shuffle
1433                                               VR128:$src1, (undef),
1434                                               PSHUFHW_shuffle_mask:$src2)))]>,
1435                 XS, Requires<[HasSSE2]>;
1436 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1437                     (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1438                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1439                     [(set VR128:$dst, (v8i16 (vector_shuffle
1440                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1441                                               (undef),
1442                                               PSHUFHW_shuffle_mask:$src2)))]>,
1443                 XS, Requires<[HasSSE2]>;
1444
1445 // SSE2 with ImmT == Imm8 and XD prefix.
1446 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1447                     (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1448                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1449                     [(set VR128:$dst, (v8i16 (vector_shuffle
1450                                               VR128:$src1, (undef),
1451                                               PSHUFLW_shuffle_mask:$src2)))]>,
1452                 XD, Requires<[HasSSE2]>;
1453 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1454                     (ops VR128:$dst, i128mem:$src1, i32i8imm:$src2),
1455                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1456                     [(set VR128:$dst, (v8i16 (vector_shuffle
1457                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1458                                               (undef),
1459                                               PSHUFLW_shuffle_mask:$src2)))]>,
1460                 XD, Requires<[HasSSE2]>;
1461
1462 let isTwoAddress = 1 in {
1463 def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1464                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1465                       "punpcklbw {$src2, $dst|$dst, $src2}",
1466                       [(set VR128:$dst,
1467                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1468                                 UNPCKL_shuffle_mask)))]>;
1469 def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
1470                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1471                       "punpcklbw {$src2, $dst|$dst, $src2}",
1472                       [(set VR128:$dst,
1473                         (v16i8 (vector_shuffle VR128:$src1,
1474                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1475                                 UNPCKL_shuffle_mask)))]>;
1476 def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
1477                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1478                       "punpcklwd {$src2, $dst|$dst, $src2}",
1479                       [(set VR128:$dst,
1480                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1481                                 UNPCKL_shuffle_mask)))]>;
1482 def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
1483                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1484                       "punpcklwd {$src2, $dst|$dst, $src2}",
1485                       [(set VR128:$dst,
1486                         (v8i16 (vector_shuffle VR128:$src1,
1487                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1488                                 UNPCKL_shuffle_mask)))]>;
1489 def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
1490                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1491                       "punpckldq {$src2, $dst|$dst, $src2}",
1492                       [(set VR128:$dst,
1493                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1494                                 UNPCKL_shuffle_mask)))]>;
1495 def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
1496                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1497                       "punpckldq {$src2, $dst|$dst, $src2}",
1498                       [(set VR128:$dst,
1499                         (v4i32 (vector_shuffle VR128:$src1,
1500                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1501                                 UNPCKL_shuffle_mask)))]>;
1502 def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
1503                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1504                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1505                       [(set VR128:$dst,
1506                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1507                                 UNPCKL_shuffle_mask)))]>;
1508 def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
1509                        (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1510                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1511                       [(set VR128:$dst,
1512                         (v2i64 (vector_shuffle VR128:$src1,
1513                                 (loadv2i64 addr:$src2),
1514                                 UNPCKL_shuffle_mask)))]>;
1515
1516 def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
1517                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1518                       "punpckhbw {$src2, $dst|$dst, $src2}",
1519                       [(set VR128:$dst,
1520                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1521                                 UNPCKH_shuffle_mask)))]>;
1522 def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
1523                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1524                       "punpckhbw {$src2, $dst|$dst, $src2}",
1525                       [(set VR128:$dst,
1526                         (v16i8 (vector_shuffle VR128:$src1,
1527                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1528                                 UNPCKH_shuffle_mask)))]>;
1529 def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
1530                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1531                       "punpckhwd {$src2, $dst|$dst, $src2}",
1532                       [(set VR128:$dst,
1533                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1534                                 UNPCKH_shuffle_mask)))]>;
1535 def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
1536                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1537                       "punpckhwd {$src2, $dst|$dst, $src2}",
1538                       [(set VR128:$dst,
1539                         (v8i16 (vector_shuffle VR128:$src1,
1540                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1541                                 UNPCKH_shuffle_mask)))]>;
1542 def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
1543                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1544                       "punpckhdq {$src2, $dst|$dst, $src2}",
1545                       [(set VR128:$dst,
1546                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1547                                 UNPCKH_shuffle_mask)))]>;
1548 def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
1549                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1550                       "punpckhdq {$src2, $dst|$dst, $src2}",
1551                       [(set VR128:$dst,
1552                         (v4i32 (vector_shuffle VR128:$src1,
1553                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1554                                 UNPCKH_shuffle_mask)))]>;
1555 def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
1556                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1557                        "punpckhqdq {$src2, $dst|$dst, $src2}",
1558                       [(set VR128:$dst,
1559                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1560                                 UNPCKH_shuffle_mask)))]>;
1561 def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
1562                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1563                       "punpckhqdq {$src2, $dst|$dst, $src2}",
1564                       [(set VR128:$dst,
1565                         (v2i64 (vector_shuffle VR128:$src1,
1566                                 (loadv2i64 addr:$src2),
1567                                 UNPCKH_shuffle_mask)))]>;
1568 }
1569
1570 // Extract / Insert
1571 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
1572                     (ops GR32:$dst, VR128:$src1, i32i8imm:$src2),
1573                     "pextrw {$src2, $src1, $dst|$dst, $src1, $src2}",
1574                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
1575                                      (iPTR imm:$src2)))]>;
1576 let isTwoAddress = 1 in {
1577 def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
1578                      (ops VR128:$dst, VR128:$src1, GR32:$src2, i32i8imm:$src3),
1579                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1580                      [(set VR128:$dst, (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1581                                                GR32:$src2, (iPTR imm:$src3))))]>;
1582 def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
1583                      (ops VR128:$dst, VR128:$src1, i16mem:$src2, i32i8imm:$src3),
1584                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1585                      [(set VR128:$dst,
1586                        (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1587                                (i32 (anyext (loadi16 addr:$src2))),
1588                                (iPTR imm:$src3))))]>;
1589 }
1590
1591 //===----------------------------------------------------------------------===//
1592 // Miscellaneous Instructions
1593 //===----------------------------------------------------------------------===//
1594
1595 // Mask creation
1596 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1597                      "movmskps {$src, $dst|$dst, $src}",
1598                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1599 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1600                      "movmskpd {$src, $dst|$dst, $src}",
1601                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1602
1603 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1604                      "pmovmskb {$src, $dst|$dst, $src}",
1605                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
1606
1607 // Conditional store
1608 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (ops VR128:$src, VR128:$mask),
1609                      "maskmovdqu {$mask, $src|$src, $mask}",
1610                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>,
1611                  Imp<[EDI],[]>;
1612
1613 // Prefetching loads.
1614 // TODO: no intrinsics for these?
1615 def PREFETCHT0   : PSI<0x18, MRM1m, (ops i8mem:$src), "prefetcht0 $src", []>;
1616 def PREFETCHT1   : PSI<0x18, MRM2m, (ops i8mem:$src), "prefetcht1 $src", []>;
1617 def PREFETCHT2   : PSI<0x18, MRM3m, (ops i8mem:$src), "prefetcht2 $src", []>;
1618 def PREFETCHTNTA : PSI<0x18, MRM0m, (ops i8mem:$src), "prefetchtnta $src", []>;
1619
1620 // Non-temporal stores
1621 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1622                     "movntps {$src, $dst|$dst, $src}",
1623                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1624 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1625                     "movntpd {$src, $dst|$dst, $src}",
1626                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1627 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1628                     "movntdq {$src, $dst|$dst, $src}",
1629                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1630 def MOVNTImr  :   I<0xC3, MRMDestMem, (ops i32mem:$dst, GR32:$src),
1631                     "movnti {$src, $dst|$dst, $src}",
1632                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1633                   TB, Requires<[HasSSE2]>;
1634
1635 // Flush cache
1636 def CLFLUSH : I<0xAE, MRM7m, (ops i8mem:$src),
1637                "clflush $src", [(int_x86_sse2_clflush addr:$src)]>,
1638               TB, Requires<[HasSSE2]>;
1639
1640 // Load, store, and memory fence
1641 def SFENCE : PSI<0xAE, MRM7m, (ops), "sfence", [(int_x86_sse_sfence)]>;
1642 def LFENCE : I<0xAE, MRM5m, (ops),
1643                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
1644 def MFENCE : I<0xAE, MRM6m, (ops),
1645                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
1646
1647 // MXCSR register
1648 def LDMXCSR : PSI<0xAE, MRM2m, (ops i32mem:$src),
1649                   "ldmxcsr $src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1650 def STMXCSR : PSI<0xAE, MRM3m, (ops i32mem:$dst),
1651                   "stmxcsr $dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1652
1653 // Thread synchronization
1654 def MONITOR : I<0xC8, RawFrm, (ops), "monitor",
1655                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
1656 def MWAIT   : I<0xC9, RawFrm, (ops), "mwait",
1657                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
1658
1659 //===----------------------------------------------------------------------===//
1660 // Alias Instructions
1661 //===----------------------------------------------------------------------===//
1662
1663 // Alias instructions that map zero vector to pxor / xorp* for sse.
1664 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
1665 def V_SET0 : PSI<0x57, MRMInitReg, (ops VR128:$dst),
1666                  "xorps $dst, $dst",
1667                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1668
1669 def V_SETALLONES : PDI<0x76, MRMInitReg, (ops VR128:$dst),
1670                        "pcmpeqd $dst, $dst",
1671                        [(set VR128:$dst, (v2f64 immAllOnesV))]>;
1672
1673 // FR32 / FR64 to 128-bit vector conversion.
1674 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, FR32:$src),
1675                       "movss {$src, $dst|$dst, $src}",
1676                       [(set VR128:$dst,
1677                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1678 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1679                      "movss {$src, $dst|$dst, $src}",
1680                      [(set VR128:$dst,
1681                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1682 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, FR64:$src),
1683                       "movsd {$src, $dst|$dst, $src}",
1684                       [(set VR128:$dst,
1685                         (v2f64 (scalar_to_vector FR64:$src)))]>;
1686 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1687                      "movsd {$src, $dst|$dst, $src}",
1688                      [(set VR128:$dst,
1689                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
1690
1691 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1692                       "movd {$src, $dst|$dst, $src}",
1693                       [(set VR128:$dst,
1694                         (v4i32 (scalar_to_vector GR32:$src)))]>;
1695 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1696                       "movd {$src, $dst|$dst, $src}",
1697                       [(set VR128:$dst,
1698                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
1699
1700 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (ops FR32:$dst, GR32:$src),
1701                       "movd {$src, $dst|$dst, $src}",
1702                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
1703
1704 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
1705                       "movd {$src, $dst|$dst, $src}",
1706                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
1707
1708 // SSE2 instructions with XS prefix
1709 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1710                     "movq {$src, $dst|$dst, $src}",
1711                     [(set VR128:$dst,
1712                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
1713                   Requires<[HasSSE2]>;
1714 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1715                       "movq {$src, $dst|$dst, $src}",
1716                       [(store (i64 (vector_extract (v2i64 VR128:$src),
1717                                     (iPTR 0))), addr:$dst)]>;
1718
1719 // FIXME: may not be able to eliminate this movss with coalescing the src and
1720 // dest register classes are different. We really want to write this pattern
1721 // like this:
1722 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1723 //           (f32 FR32:$src)>;
1724 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, VR128:$src),
1725                      "movss {$src, $dst|$dst, $src}",
1726                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1727                                        (iPTR 0)))]>;
1728 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, VR128:$src),
1729                      "movss {$src, $dst|$dst, $src}",
1730                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1731                                    (iPTR 0))), addr:$dst)]>;
1732 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, VR128:$src),
1733                      "movsd {$src, $dst|$dst, $src}",
1734                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
1735                                        (iPTR 0)))]>;
1736 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1737                      "movsd {$src, $dst|$dst, $src}",
1738                      [(store (f64 (vector_extract (v2f64 VR128:$src),
1739                                    (iPTR 0))), addr:$dst)]>;
1740 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, VR128:$src),
1741                        "movd {$src, $dst|$dst, $src}",
1742                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
1743                                         (iPTR 0)))]>;
1744 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, VR128:$src),
1745                        "movd {$src, $dst|$dst, $src}",
1746                        [(store (i32 (vector_extract (v4i32 VR128:$src),
1747                                      (iPTR 0))), addr:$dst)]>;
1748
1749 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, FR32:$src),
1750                       "movd {$src, $dst|$dst, $src}",
1751                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
1752 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, FR32:$src),
1753                       "movd {$src, $dst|$dst, $src}",
1754                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
1755
1756
1757 // Move to lower bits of a VR128, leaving upper bits alone.
1758 // Three operand (but two address) aliases.
1759 let isTwoAddress = 1 in {
1760 def MOVLSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR32:$src2),
1761                       "movss {$src2, $dst|$dst, $src2}", []>;
1762 def MOVLSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR64:$src2),
1763                       "movsd {$src2, $dst|$dst, $src2}", []>;
1764
1765 let AddedComplexity = 15 in {
1766 def MOVLPSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1767                       "movss {$src2, $dst|$dst, $src2}",
1768                    [(set VR128:$dst,
1769                      (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1770                              MOVL_shuffle_mask)))]>;
1771 def MOVLPDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1772                       "movsd {$src2, $dst|$dst, $src2}",
1773                    [(set VR128:$dst,
1774                      (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
1775                              MOVL_shuffle_mask)))]>;
1776 }
1777 }
1778
1779 // Store / copy lower 64-bits of a XMM register.
1780 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1781                      "movq {$src, $dst|$dst, $src}",
1782                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
1783
1784 // Move to lower bits of a VR128 and zeroing upper bits.
1785 // Loading from memory automatically zeroing upper bits.
1786 let AddedComplexity = 20 in {
1787 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1788                       "movss {$src, $dst|$dst, $src}",
1789                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV,
1790                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1791                                                 MOVL_shuffle_mask)))]>;
1792 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1793                       "movsd {$src, $dst|$dst, $src}",
1794                       [(set VR128:$dst, (v2f64 (vector_shuffle immAllZerosV,
1795                                  (v2f64 (scalar_to_vector (loadf64 addr:$src))),
1796                                                 MOVL_shuffle_mask)))]>;
1797 }
1798 let AddedComplexity = 15 in
1799 // movd / movq to XMM register zero-extends
1800 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1801                        "movd {$src, $dst|$dst, $src}",
1802                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1803                                            (v4i32 (scalar_to_vector GR32:$src)),
1804                                                 MOVL_shuffle_mask)))]>;
1805 let AddedComplexity = 20 in
1806 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1807                        "movd {$src, $dst|$dst, $src}",
1808                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1809                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
1810                                                 MOVL_shuffle_mask)))]>;
1811 // Moving from XMM to XMM but still clear upper 64 bits.
1812 let AddedComplexity = 15 in
1813 def MOVZQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1814                      "movq {$src, $dst|$dst, $src}",
1815                      [(set VR128:$dst, (int_x86_sse2_movl_dq VR128:$src))]>,
1816                    XS, Requires<[HasSSE2]>;
1817 let AddedComplexity = 20 in
1818 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1819                      "movq {$src, $dst|$dst, $src}",
1820                    [(set VR128:$dst, (int_x86_sse2_movl_dq
1821                                       (bitconvert (loadv2i64 addr:$src))))]>,
1822                    XS, Requires<[HasSSE2]>;
1823
1824 //===----------------------------------------------------------------------===//
1825 // Non-Instruction Patterns
1826 //===----------------------------------------------------------------------===//
1827
1828 // 128-bit vector undef's.
1829 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1830 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1831 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1832 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1833 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1834
1835 // 128-bit vector all zero's.
1836 def : Pat<(v16i8 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1837 def : Pat<(v8i16 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1838 def : Pat<(v4i32 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1839 def : Pat<(v2i64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1840 def : Pat<(v2f64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1841
1842 // 128-bit vector all one's.
1843 def : Pat<(v16i8 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1844 def : Pat<(v8i16 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1845 def : Pat<(v4i32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1846 def : Pat<(v2i64 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1847 def : Pat<(v4f32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE1]>;
1848
1849 // Store 128-bit integer vector values.
1850 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1851           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1852 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1853           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1854 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1855           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1856
1857 // Scalar to v8i16 / v16i8. The source may be a GR32, but only the lower 8 or
1858 // 16-bits matter.
1859 def : Pat<(v8i16 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1860       Requires<[HasSSE2]>;
1861 def : Pat<(v16i8 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1862       Requires<[HasSSE2]>;
1863
1864 // bit_convert
1865 let Predicates = [HasSSE2] in {
1866   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
1867   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
1868   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
1869   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
1870   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
1871   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
1872   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
1873   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
1874   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
1875   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
1876   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
1877   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
1878   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
1879   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
1880   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
1881   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
1882   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
1883   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
1884   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
1885   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
1886   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
1887   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
1888   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
1889   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
1890   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
1891   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
1892   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
1893   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
1894   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
1895   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
1896 }
1897
1898 // Move scalar to XMM zero-extended
1899 // movd to XMM register zero-extends
1900 let AddedComplexity = 15 in {
1901 def : Pat<(v8i16 (vector_shuffle immAllZerosV,
1902                   (v8i16 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1903           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1904 def : Pat<(v16i8 (vector_shuffle immAllZerosV,
1905                   (v16i8 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1906           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1907 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
1908 def : Pat<(v2f64 (vector_shuffle immAllZerosV,
1909                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
1910           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
1911 def : Pat<(v4f32 (vector_shuffle immAllZerosV,
1912                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
1913           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
1914 }
1915
1916 // Splat v2f64 / v2i64
1917 let AddedComplexity = 10 in {
1918 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
1919           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
1920 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
1921           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
1922 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
1923           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1924 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
1925           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1926 }
1927
1928 // Splat v4f32
1929 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
1930           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
1931       Requires<[HasSSE1]>;
1932
1933 // Special unary SHUFPSrri case.
1934 // FIXME: when we want non two-address code, then we should use PSHUFD?
1935 def : Pat<(vector_shuffle (v4f32 VR128:$src1), (undef),
1936            SHUFP_unary_shuffle_mask:$sm),
1937           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1938       Requires<[HasSSE1]>;
1939 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
1940 def : Pat<(vector_shuffle (loadv4f32 addr:$src1), (undef),
1941            SHUFP_unary_shuffle_mask:$sm),
1942           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1943       Requires<[HasSSE2]>;
1944 // Special binary v4i32 shuffle cases with SHUFPS.
1945 def : Pat<(vector_shuffle (v4i32 VR128:$src1), (v4i32 VR128:$src2),
1946            PSHUFD_binary_shuffle_mask:$sm),
1947           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1948            Requires<[HasSSE2]>;
1949 def : Pat<(vector_shuffle (v4i32 VR128:$src1),
1950            (bc_v4i32 (loadv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm),
1951           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1952            Requires<[HasSSE2]>;
1953
1954 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
1955 let AddedComplexity = 10 in {
1956 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
1957                   UNPCKL_v_undef_shuffle_mask)),
1958           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1959 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
1960                   UNPCKL_v_undef_shuffle_mask)),
1961           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1962 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
1963                   UNPCKL_v_undef_shuffle_mask)),
1964           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1965 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1966                   UNPCKL_v_undef_shuffle_mask)),
1967           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
1968 }
1969
1970 let AddedComplexity = 15 in
1971 // vector_shuffle v1, <undef> <1, 1, 3, 3>
1972 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1973                   MOVSHDUP_shuffle_mask)),
1974           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1975 let AddedComplexity = 20 in
1976 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1977                   MOVSHDUP_shuffle_mask)),
1978           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
1979
1980 // vector_shuffle v1, <undef> <0, 0, 2, 2>
1981 let AddedComplexity = 15 in
1982 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1983                   MOVSLDUP_shuffle_mask)),
1984           (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1985 let AddedComplexity = 20 in
1986 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1987                   MOVSLDUP_shuffle_mask)),
1988           (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
1989
1990 let AddedComplexity = 15 in {
1991 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1992 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1993                   MOVHP_shuffle_mask)),
1994           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1995
1996 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1997 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1998                   MOVHLPS_shuffle_mask)),
1999           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2000
2001 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2002 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2003                   MOVHLPS_v_undef_shuffle_mask)),
2004           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2005 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2006                   MOVHLPS_v_undef_shuffle_mask)),
2007           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2008 }
2009
2010 let AddedComplexity = 20 in {
2011 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2012 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2013 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2014                   MOVLP_shuffle_mask)),
2015           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2016 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2017                   MOVLP_shuffle_mask)),
2018           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2019 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2020                   MOVHP_shuffle_mask)),
2021           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2022 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2023                   MOVHP_shuffle_mask)),
2024           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2025
2026 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2027                   MOVLP_shuffle_mask)),
2028           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2029 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2030                   MOVLP_shuffle_mask)),
2031           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2032 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2033                   MOVHP_shuffle_mask)),
2034           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2035 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2036                   MOVLP_shuffle_mask)),
2037           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2038 }
2039
2040 let AddedComplexity = 15 in {
2041 // Setting the lowest element in the vector.
2042 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2043                   MOVL_shuffle_mask)),
2044           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2045 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2046                   MOVL_shuffle_mask)),
2047           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2048
2049 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2050 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2051                   MOVLP_shuffle_mask)),
2052           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2053 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2054                   MOVLP_shuffle_mask)),
2055           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2056 }
2057
2058 // Set lowest element and zero upper elements.
2059 let AddedComplexity = 20 in
2060 def : Pat<(bc_v2i64 (vector_shuffle immAllZerosV,
2061                      (v2f64 (scalar_to_vector (loadf64 addr:$src))),
2062                      MOVL_shuffle_mask)),
2063           (MOVZQI2PQIrm addr:$src)>, Requires<[HasSSE2]>;
2064
2065 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2066 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2067           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2068 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2069           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2070 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2071           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2072 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2073           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2074       Requires<[HasSSE2]>;
2075 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2076           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2077       Requires<[HasSSE2]>;
2078 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2079           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2080 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2081           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2082 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2083           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2084 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2085           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2086 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2087           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2088 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2089           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2090 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2091           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2092 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2093           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2094
2095 // Some special case pandn patterns.
2096 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2097                   VR128:$src2)),
2098           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2099 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2100                   VR128:$src2)),
2101           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2102 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2103                   VR128:$src2)),
2104           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2105
2106 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2107                   (load addr:$src2))),
2108           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2109 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2110                   (load addr:$src2))),
2111           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2112 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2113                   (load addr:$src2))),
2114           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2115
2116 // Unaligned load
2117 def : Pat<(v4f32 (X86loadu addr:$src)), (MOVUPSrm addr:$src)>,
2118       Requires<[HasSSE1]>;