lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  42                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  43 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  44                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  45                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  46 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  52 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  53                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  54 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  55                         [SDNPHasChain, SDNPMayLoad]>;
  56 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  57 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  58 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  59 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  60 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  61 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  62 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  63 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  65 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  66 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  67 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  68
  69 //===----------------------------------------------------------------------===//
  70 // SSE Complex Patterns
  71 //===----------------------------------------------------------------------===//
  72
  73 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  74 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  75 // forms.
  76 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  77                                   [SDNPHasChain, SDNPMayLoad]>;
  78 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  79                                   [SDNPHasChain, SDNPMayLoad]>;
  80
  81 def ssmem : Operand<v4f32> {
  82   let PrintMethod = "printf32mem";
  83   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  84 }
  85 def sdmem : Operand<v2f64> {
  86   let PrintMethod = "printf64mem";
  87   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  88 }
  89
  90 //===----------------------------------------------------------------------===//
  91 // SSE pattern fragments
  92 //===----------------------------------------------------------------------===//
  93
  94 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  95 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  96 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  97 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  98
  99 // Like 'store', but always requires vector alignment.
 100 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 101                            (st node:$val, node:$ptr), [{
 102   StoreSDNode *ST = cast<StoreSDNode>(N);
 103   return !ST->isTruncatingStore() &&
 104          ST->getAddressingMode() == ISD::UNINDEXED &&
 105          ST->getAlignment() >= 16;
 106 }]>;
 107
 108 // Like 'load', but always requires vector alignment.
 109 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 110   LoadSDNode *LD = cast<LoadSDNode>(N);
 111   return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 112          LD->getAddressingMode() == ISD::UNINDEXED &&
 113          LD->getAlignment() >= 16;
 114 }]>;
 115
 116 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 117 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 118 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 119 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 120 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 121 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 122
 123 // Like 'load', but uses special alignment checks suitable for use in
 124 // memory operands in most SSE instructions, which are required to
 125 // be naturally aligned on some targets but not on others.
 126 // FIXME: Actually implement support for targets that don't require the
 127 //        alignment. This probably wants a subtarget predicate.
 128 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 129   LoadSDNode *LD = cast<LoadSDNode>(N);
 130   return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 131          LD->getAddressingMode() == ISD::UNINDEXED &&
 132          LD->getAlignment() >= 16;
 133 }]>;
 134
 135 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 136 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 137 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 138 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 139 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 140 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 141 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 142
 143 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 144 // 16-byte boundary.
 145 // FIXME: 8 byte alignment for mmx reads is not required
 146 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 147   LoadSDNode *LD = cast<LoadSDNode>(N);
 148   return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 149          LD->getAddressingMode() == ISD::UNINDEXED &&
 150          LD->getAlignment() >= 8;
 151 }]>;
 152
 153 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 154 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 155 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 156 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 157
 158 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 159 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 160 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 161 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 162 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 163 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 164
 165 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 166                            (bitconvert (v2i64 (X86vzmovl
 167                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 168 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 169                            (bitconvert (v4i32 (X86vzmovl
 170                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 171
 172 def vzload_v2i64 : PatFrag<(ops node:$src),
 173                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 174
 175
 176 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 177   return N->isExactlyValue(+0.0);
 178 }]>;
 179
 180 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 181   // Transformation function: imm >> 3
 182   return getI32Imm(N->getZExtValue() >> 3);
 183 }]>;
 184
 185 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 186 // SHUFP* etc. imm.
 187 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 188   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 189 }]>;
 190
 191 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 192 // PSHUFHW imm.
 193 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 194   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 195 }]>;
 196
 197 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 198 // PSHUFLW imm.
 199 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 200   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 201 }]>;
 202
 203 def SSE_splat_mask : PatLeaf<(build_vector), [{
 204   return X86::isSplatMask(N);
 205 }], SHUFFLE_get_shuf_imm>;
 206
 207 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 208   return X86::isSplatLoMask(N);
 209 }]>;
 210
 211 def MOVDDUP_shuffle_mask : PatLeaf<(build_vector), [{
 212   return X86::isMOVDDUPMask(N);
 213 }]>;
 214
 215 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 216   return X86::isMOVHLPSMask(N);
 217 }]>;
 218
 219 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 220   return X86::isMOVHLPS_v_undef_Mask(N);
 221 }]>;
 222
 223 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 224   return X86::isMOVHPMask(N);
 225 }]>;
 226
 227 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 228   return X86::isMOVLPMask(N);
 229 }]>;
 230
 231 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 232   return X86::isMOVLMask(N);
 233 }]>;
 234
 235 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 236   return X86::isMOVSHDUPMask(N);
 237 }]>;
 238
 239 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 240   return X86::isMOVSLDUPMask(N);
 241 }]>;
 242
 243 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 244   return X86::isUNPCKLMask(N);
 245 }]>;
 246
 247 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 248   return X86::isUNPCKHMask(N);
 249 }]>;
 250
 251 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 252   return X86::isUNPCKL_v_undef_Mask(N);
 253 }]>;
 254
 255 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 256   return X86::isUNPCKH_v_undef_Mask(N);
 257 }]>;
 258
 259 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 260   return X86::isPSHUFDMask(N);
 261 }], SHUFFLE_get_shuf_imm>;
 262
 263 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 264   return X86::isPSHUFHWMask(N);
 265 }], SHUFFLE_get_pshufhw_imm>;
 266
 267 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 268   return X86::isPSHUFLWMask(N);
 269 }], SHUFFLE_get_pshuflw_imm>;
 270
 271 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 272   return X86::isPSHUFDMask(N);
 273 }], SHUFFLE_get_shuf_imm>;
 274
 275 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 276   return X86::isSHUFPMask(N);
 277 }], SHUFFLE_get_shuf_imm>;
 278
 279 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 280   return X86::isSHUFPMask(N);
 281 }], SHUFFLE_get_shuf_imm>;
 282
 283
 284 //===----------------------------------------------------------------------===//
 285 // SSE scalar FP Instructions
 286 //===----------------------------------------------------------------------===//
 287
 288 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 289 // scheduler into a branch sequence.
 290 // These are expanded by the scheduler.
 291 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 292   def CMOV_FR32 : I<0, Pseudo,
 293                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 294                     "#CMOV_FR32 PSEUDO!",
 295                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 296                                                   EFLAGS))]>;
 297   def CMOV_FR64 : I<0, Pseudo,
 298                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 299                     "#CMOV_FR64 PSEUDO!",
 300                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 301                                                   EFLAGS))]>;
 302   def CMOV_V4F32 : I<0, Pseudo,
 303                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 304                     "#CMOV_V4F32 PSEUDO!",
 305                     [(set VR128:$dst,
 306                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 307                                           EFLAGS)))]>;
 308   def CMOV_V2F64 : I<0, Pseudo,
 309                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 310                     "#CMOV_V2F64 PSEUDO!",
 311                     [(set VR128:$dst,
 312                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 313                                           EFLAGS)))]>;
 314   def CMOV_V2I64 : I<0, Pseudo,
 315                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 316                     "#CMOV_V2I64 PSEUDO!",
 317                     [(set VR128:$dst,
 318                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 319                                           EFLAGS)))]>;
 320 }
 321
 322 //===----------------------------------------------------------------------===//
 323 // SSE1 Instructions
 324 //===----------------------------------------------------------------------===//
 325
 326 // Move Instructions
 327 let neverHasSideEffects = 1 in
 328 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 329                   "movss\t{$src, $dst|$dst, $src}", []>;
 330 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 331 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 332                   "movss\t{$src, $dst|$dst, $src}",
 333                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 334 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 335                   "movss\t{$src, $dst|$dst, $src}",
 336                   [(store FR32:$src, addr:$dst)]>;
 337
 338 // Conversion instructions
 339 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 340                       "cvttss2si\t{$src, $dst|$dst, $src}",
 341                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 342 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 343                       "cvttss2si\t{$src, $dst|$dst, $src}",
 344                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 345 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 346                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 347                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 348 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 349                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 350                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 351
 352 // Match intrinsics which expect XMM operand(s).
 353 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 354                          "cvtss2si\t{$src, $dst|$dst, $src}",
 355                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 356 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 357                          "cvtss2si\t{$src, $dst|$dst, $src}",
 358                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 359                                            (load addr:$src)))]>;
 360
 361 // Match intrinisics which expect MM and XMM operand(s).
 362 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 363                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 364                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 365 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 366                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 367                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 368                                            (load addr:$src)))]>;
 369 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 370                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 371                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 372 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 373                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 374                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 375                                            (load addr:$src)))]>;
 376 let Constraints = "$src1 = $dst" in {
 377   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 378                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 379                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 380                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 381                                            VR64:$src2))]>;
 382   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 383                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 384                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 385                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 386                                             (load addr:$src2)))]>;
 387 }
 388
 389 // Aliases for intrinsics
 390 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 391                           "cvttss2si\t{$src, $dst|$dst, $src}",
 392                           [(set GR32:$dst,
 393                             (int_x86_sse_cvttss2si VR128:$src))]>;
 394 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 395                           "cvttss2si\t{$src, $dst|$dst, $src}",
 396                           [(set GR32:$dst,
 397                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 398
 399 let Constraints = "$src1 = $dst" in {
 400   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 401                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 402                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 403                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 404                                               GR32:$src2))]>;
 405   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 406                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 407                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 408                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 409                                               (loadi32 addr:$src2)))]>;
 410 }
 411
 412 // Comparison instructions
 413 let Constraints = "$src1 = $dst" in {
 414 let neverHasSideEffects = 1 in
 415   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 416                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 417                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 418 let neverHasSideEffects = 1, mayLoad = 1 in
 419   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 420                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 421                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 422 }
 423
 424 let Defs = [EFLAGS] in {
 425 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 426                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 427                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 428 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 429                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 430                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 431                     (implicit EFLAGS)]>;
 432 } // Defs = [EFLAGS]
 433
 434 // Aliases to match intrinsics which expect XMM operand(s).
 435 let Constraints = "$src1 = $dst" in {
 436   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 437                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 438                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 439                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 440                                            VR128:$src, imm:$cc))]>;
 441   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 442                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 443                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 444                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 445                                            (load addr:$src), imm:$cc))]>;
 446 }
 447
 448 let Defs = [EFLAGS] in {
 449 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 450                                             (ins VR128:$src1, VR128:$src2),
 451                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 452                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 453                         (implicit EFLAGS)]>;
 454 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 455                                             (ins VR128:$src1, f128mem:$src2),
 456                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 457                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 458                         (implicit EFLAGS)]>;
 459
 460 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 461                                            (ins VR128:$src1, VR128:$src2),
 462                       "comiss\t{$src2, $src1|$src1, $src2}",
 463                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 464                        (implicit EFLAGS)]>;
 465 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 466                                            (ins VR128:$src1, f128mem:$src2),
 467                       "comiss\t{$src2, $src1|$src1, $src2}",
 468                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 469                        (implicit EFLAGS)]>;
 470 } // Defs = [EFLAGS]
 471
 472 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 473 // start with 'Fs'.
 474
 475 // Alias instructions that map fld0 to pxor for sse.
 476 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 477 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 478                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 479                Requires<[HasSSE1]>, TB, OpSize;
 480
 481 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 482 // disregarded.
 483 let neverHasSideEffects = 1 in
 484 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 485                      "movaps\t{$src, $dst|$dst, $src}", []>;
 486
 487 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 488 // disregarded.
 489 let isSimpleLoad = 1 in
 490 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 491                      "movaps\t{$src, $dst|$dst, $src}",
 492                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 493
 494 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 495 let Constraints = "$src1 = $dst" in {
 496 let isCommutable = 1 in {
 497   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 498                       "andps\t{$src2, $dst|$dst, $src2}",
 499                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 500   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 501                       "orps\t{$src2, $dst|$dst, $src2}",
 502                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 503   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 504                       "xorps\t{$src2, $dst|$dst, $src2}",
 505                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 506 }
 507
 508 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 509                     "andps\t{$src2, $dst|$dst, $src2}",
 510                     [(set FR32:$dst, (X86fand FR32:$src1,
 511                                       (memopfsf32 addr:$src2)))]>;
 512 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 513                     "orps\t{$src2, $dst|$dst, $src2}",
 514                     [(set FR32:$dst, (X86for FR32:$src1,
 515                                       (memopfsf32 addr:$src2)))]>;
 516 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 517                     "xorps\t{$src2, $dst|$dst, $src2}",
 518                     [(set FR32:$dst, (X86fxor FR32:$src1,
 519                                       (memopfsf32 addr:$src2)))]>;
 520 let neverHasSideEffects = 1 in {
 521 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 522                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 523                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 524
 525 let mayLoad = 1 in
 526 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 527                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 528                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 529 }
 530 }
 531
 532 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 533 ///
 534 /// In addition, we also have a special variant of the scalar form here to
 535 /// represent the associated intrinsic operation.  This form is unlike the
 536 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 537 /// and leaves the top elements undefined.
 538 ///
 539 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 540 /// six "instructions".
 541 ///
 542 let Constraints = "$src1 = $dst" in {
 543 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 544                                   SDNode OpNode, Intrinsic F32Int,
 545                                   bit Commutable = 0> {
 546   // Scalar operation, reg+reg.
 547   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 548                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 549                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 550     let isCommutable = Commutable;
 551   }
 552
 553   // Scalar operation, reg+mem.
 554   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 555                                  (ins FR32:$src1, f32mem:$src2),
 556                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 557                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 558
 559   // Vector operation, reg+reg.
 560   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 561                                  (ins VR128:$src1, VR128:$src2),
 562                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 563                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 564     let isCommutable = Commutable;
 565   }
 566
 567   // Vector operation, reg+mem.
 568   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 569                                  (ins VR128:$src1, f128mem:$src2),
 570                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 571              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 572
 573   // Intrinsic operation, reg+reg.
 574   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 575                                      (ins VR128:$src1, VR128:$src2),
 576                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 577                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 578     let isCommutable = Commutable;
 579   }
 580
 581   // Intrinsic operation, reg+mem.
 582   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 583                                      (ins VR128:$src1, ssmem:$src2),
 584                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 585                      [(set VR128:$dst, (F32Int VR128:$src1,
 586                                                sse_load_f32:$src2))]>;
 587 }
 588 }
 589
 590 // Arithmetic instructions
 591 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 592 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 593 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 594 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 595
 596 /// sse1_fp_binop_rm - Other SSE1 binops
 597 ///
 598 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 599 /// instructions for a full-vector intrinsic form.  Operations that map
 600 /// onto C operators don't use this form since they just use the plain
 601 /// vector form instead of having a separate vector intrinsic form.
 602 ///
 603 /// This provides a total of eight "instructions".
 604 ///
 605 let Constraints = "$src1 = $dst" in {
 606 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 607                             SDNode OpNode,
 608                             Intrinsic F32Int,
 609                             Intrinsic V4F32Int,
 610                             bit Commutable = 0> {
 611
 612   // Scalar operation, reg+reg.
 613   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 614                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 615                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 616     let isCommutable = Commutable;
 617   }
 618
 619   // Scalar operation, reg+mem.
 620   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
 621                                  (ins FR32:$src1, f32mem:$src2),
 622                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 623                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 624
 625   // Vector operation, reg+reg.
 626   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 627                                  (ins VR128:$src1, VR128:$src2),
 628                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 629                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 630     let isCommutable = Commutable;
 631   }
 632
 633   // Vector operation, reg+mem.
 634   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 635                                  (ins VR128:$src1, f128mem:$src2),
 636                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 637              [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 638
 639   // Intrinsic operation, reg+reg.
 640   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
 641                                      (ins VR128:$src1, VR128:$src2),
 642                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 643                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 644     let isCommutable = Commutable;
 645   }
 646
 647   // Intrinsic operation, reg+mem.
 648   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
 649                                      (ins VR128:$src1, ssmem:$src2),
 650                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 651                      [(set VR128:$dst, (F32Int VR128:$src1,
 652                                                sse_load_f32:$src2))]>;
 653
 654   // Vector intrinsic operation, reg+reg.
 655   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 656                                      (ins VR128:$src1, VR128:$src2),
 657                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 658                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 659     let isCommutable = Commutable;
 660   }
 661
 662   // Vector intrinsic operation, reg+mem.
 663   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 664                                      (ins VR128:$src1, f128mem:$src2),
 665                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 666            [(set VR128:$dst, (V4F32Int VR128:$src1, (memopv4f32 addr:$src2)))]>;
 667 }
 668 }
 669
 670 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 671                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 672 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 673                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 674
 675 //===----------------------------------------------------------------------===//
 676 // SSE packed FP Instructions
 677
 678 // Move Instructions
 679 let neverHasSideEffects = 1 in
 680 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 681                    "movaps\t{$src, $dst|$dst, $src}", []>;
 682 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 683 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 684                    "movaps\t{$src, $dst|$dst, $src}",
 685                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 686
 687 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 688                    "movaps\t{$src, $dst|$dst, $src}",
 689                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 690
 691 let neverHasSideEffects = 1 in
 692 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 693                    "movups\t{$src, $dst|$dst, $src}", []>;
 694 let isSimpleLoad = 1 in
 695 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 696                    "movups\t{$src, $dst|$dst, $src}",
 697                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 698 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 699                    "movups\t{$src, $dst|$dst, $src}",
 700                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 701
 702 // Intrinsic forms of MOVUPS load and store
 703 let isSimpleLoad = 1 in
 704 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 705                        "movups\t{$src, $dst|$dst, $src}",
 706                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 707 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 708                        "movups\t{$src, $dst|$dst, $src}",
 709                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 710
 711 let Constraints = "$src1 = $dst" in {
 712   let AddedComplexity = 20 in {
 713     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 714                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 715                        "movlps\t{$src2, $dst|$dst, $src2}",
 716        [(set VR128:$dst,
 717              (v4f32 (vector_shuffle VR128:$src1,
 718                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 719                      MOVLP_shuffle_mask)))]>;
 720     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 721                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 722                        "movhps\t{$src2, $dst|$dst, $src2}",
 723        [(set VR128:$dst,
 724              (v4f32 (vector_shuffle VR128:$src1,
 725                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 726                      MOVHP_shuffle_mask)))]>;
 727   } // AddedComplexity
 728 } // Constraints = "$src1 = $dst"
 729
 730
 731 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 732                    "movlps\t{$src, $dst|$dst, $src}",
 733                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 734                                  (iPTR 0))), addr:$dst)]>;
 735
 736 // v2f64 extract element 1 is always custom lowered to unpack high to low
 737 // and extract element 0 so the non-store version isn't too horrible.
 738 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 739                    "movhps\t{$src, $dst|$dst, $src}",
 740                    [(store (f64 (vector_extract
 741                                  (v2f64 (vector_shuffle
 742                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 743                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 744                      addr:$dst)]>;
 745
 746 let Constraints = "$src1 = $dst" in {
 747 let AddedComplexity = 20 in {
 748 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 749                     "movlhps\t{$src2, $dst|$dst, $src2}",
 750                     [(set VR128:$dst,
 751                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 752                               MOVHP_shuffle_mask)))]>;
 753
 754 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 755                     "movhlps\t{$src2, $dst|$dst, $src2}",
 756                     [(set VR128:$dst,
 757                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 758                               MOVHLPS_shuffle_mask)))]>;
 759 } // AddedComplexity
 760 } // Constraints = "$src1 = $dst"
 761
 762 let AddedComplexity = 20 in
 763 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef), MOVDDUP_shuffle_mask)),
 764           (MOVLHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
 765
 766
 767
 768
 769 // Arithmetic
 770
 771 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 772 ///
 773 /// In addition, we also have a special variant of the scalar form here to
 774 /// represent the associated intrinsic operation.  This form is unlike the
 775 /// plain scalar form, in that it takes an entire vector (instead of a
 776 /// scalar) and leaves the top elements undefined.
 777 ///
 778 /// And, we have a special variant form for a full-vector intrinsic form.
 779 ///
 780 /// These four forms can each have a reg or a mem operand, so there are a
 781 /// total of eight "instructions".
 782 ///
 783 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 784                            SDNode OpNode,
 785                            Intrinsic F32Int,
 786                            Intrinsic V4F32Int,
 787                            bit Commutable = 0> {
 788   // Scalar operation, reg.
 789   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 790                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 791                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 792     let isCommutable = Commutable;
 793   }
 794
 795   // Scalar operation, mem.
 796   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 797                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 798                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 799
 800   // Vector operation, reg.
 801   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 802               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 803               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 804     let isCommutable = Commutable;
 805   }
 806
 807   // Vector operation, mem.
 808   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 809                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 810                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 811
 812   // Intrinsic operation, reg.
 813   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 814                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 815                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 816     let isCommutable = Commutable;
 817   }
 818
 819   // Intrinsic operation, mem.
 820   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 821                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 822                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 823
 824   // Vector intrinsic operation, reg
 825   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 826                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 827                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 828     let isCommutable = Commutable;
 829   }
 830
 831   // Vector intrinsic operation, mem
 832   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 833                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 834                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
 835 }
 836
 837 // Square root.
 838 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 839                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 840
 841 // Reciprocal approximations. Note that these typically require refinement
 842 // in order to obtain suitable precision.
 843 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 844                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 845 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 846                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 847
 848 // Logical
 849 let Constraints = "$src1 = $dst" in {
 850   let isCommutable = 1 in {
 851     def ANDPSrr : PSI<0x54, MRMSrcReg,
 852                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 853                       "andps\t{$src2, $dst|$dst, $src2}",
 854                       [(set VR128:$dst, (v2i64
 855                                          (and VR128:$src1, VR128:$src2)))]>;
 856     def ORPSrr  : PSI<0x56, MRMSrcReg,
 857                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 858                       "orps\t{$src2, $dst|$dst, $src2}",
 859                       [(set VR128:$dst, (v2i64
 860                                          (or VR128:$src1, VR128:$src2)))]>;
 861     def XORPSrr : PSI<0x57, MRMSrcReg,
 862                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 863                       "xorps\t{$src2, $dst|$dst, $src2}",
 864                       [(set VR128:$dst, (v2i64
 865                                          (xor VR128:$src1, VR128:$src2)))]>;
 866   }
 867
 868   def ANDPSrm : PSI<0x54, MRMSrcMem,
 869                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 870                     "andps\t{$src2, $dst|$dst, $src2}",
 871                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 872                                        (memopv2i64 addr:$src2)))]>;
 873   def ORPSrm  : PSI<0x56, MRMSrcMem,
 874                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 875                     "orps\t{$src2, $dst|$dst, $src2}",
 876                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 877                                        (memopv2i64 addr:$src2)))]>;
 878   def XORPSrm : PSI<0x57, MRMSrcMem,
 879                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 880                     "xorps\t{$src2, $dst|$dst, $src2}",
 881                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 882                                        (memopv2i64 addr:$src2)))]>;
 883   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 884                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 885                      "andnps\t{$src2, $dst|$dst, $src2}",
 886                      [(set VR128:$dst,
 887                        (v2i64 (and (xor VR128:$src1,
 888                                     (bc_v2i64 (v4i32 immAllOnesV))),
 889                                VR128:$src2)))]>;
 890   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 891                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 892                      "andnps\t{$src2, $dst|$dst, $src2}",
 893                      [(set VR128:$dst,
 894                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 895                                     (bc_v2i64 (v4i32 immAllOnesV))),
 896                                (memopv2i64 addr:$src2))))]>;
 897 }
 898
 899 let Constraints = "$src1 = $dst" in {
 900   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 901                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 902                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 903                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 904                                                         VR128:$src, imm:$cc))]>;
 905   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 906                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 907                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 908                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 909                                             (memop addr:$src), imm:$cc))]>;
 910 }
 911 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
 912           (CMPPSrri VR128:$src1, VR128:$src2, imm:$cc)>;
 913 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
 914           (CMPPSrmi VR128:$src1, addr:$src2, imm:$cc)>;
 915
 916 // Shuffle and unpack instructions
 917 let Constraints = "$src1 = $dst" in {
 918   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 919     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 920                           (outs VR128:$dst), (ins VR128:$src1,
 921                            VR128:$src2, i32i8imm:$src3),
 922                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 923                           [(set VR128:$dst,
 924                             (v4f32 (vector_shuffle
 925                                     VR128:$src1, VR128:$src2,
 926                                     SHUFP_shuffle_mask:$src3)))]>;
 927   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 928                         (outs VR128:$dst), (ins VR128:$src1,
 929                          f128mem:$src2, i32i8imm:$src3),
 930                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 931                         [(set VR128:$dst,
 932                           (v4f32 (vector_shuffle
 933                                   VR128:$src1, (memopv4f32 addr:$src2),
 934                                   SHUFP_shuffle_mask:$src3)))]>;
 935
 936   let AddedComplexity = 10 in {
 937     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 938                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 939                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 940                          [(set VR128:$dst,
 941                            (v4f32 (vector_shuffle
 942                                    VR128:$src1, VR128:$src2,
 943                                    UNPCKH_shuffle_mask)))]>;
 944     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 945                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 946                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 947                          [(set VR128:$dst,
 948                            (v4f32 (vector_shuffle
 949                                    VR128:$src1, (memopv4f32 addr:$src2),
 950                                    UNPCKH_shuffle_mask)))]>;
 951
 952     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 953                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 954                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 955                          [(set VR128:$dst,
 956                            (v4f32 (vector_shuffle
 957                                    VR128:$src1, VR128:$src2,
 958                                    UNPCKL_shuffle_mask)))]>;
 959     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 960                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 961                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 962                          [(set VR128:$dst,
 963                            (v4f32 (vector_shuffle
 964                                    VR128:$src1, (memopv4f32 addr:$src2),
 965                                    UNPCKL_shuffle_mask)))]>;
 966   } // AddedComplexity
 967 } // Constraints = "$src1 = $dst"
 968
 969 // Mask creation
 970 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 971                      "movmskps\t{$src, $dst|$dst, $src}",
 972                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 973 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 974                      "movmskpd\t{$src, $dst|$dst, $src}",
 975                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 976
 977 // Prefetch intrinsic.
 978 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 979     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 980 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 981     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 982 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 983     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 984 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 985     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 986
 987 // Non-temporal stores
 988 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 989                     "movntps\t{$src, $dst|$dst, $src}",
 990                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 991
 992 // Load, store, and memory fence
 993 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 994
 995 // MXCSR register
 996 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 997                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 998 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 999                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1000
1001 // Alias instructions that map zero vector to pxor / xorp* for sse.
1002 let isReMaterializable = 1 in
1003 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
1004                  "xorps\t$dst, $dst",
1005                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1006
1007 let Predicates = [HasSSE1] in {
1008   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
1009   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
1010   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
1011   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
1012   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
1013 }
1014
1015 // FR32 to 128-bit vector conversion.
1016 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
1017                       "movss\t{$src, $dst|$dst, $src}",
1018                       [(set VR128:$dst,
1019                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1020 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1021                      "movss\t{$src, $dst|$dst, $src}",
1022                      [(set VR128:$dst,
1023                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1024
1025 // FIXME: may not be able to eliminate this movss with coalescing the src and
1026 // dest register classes are different. We really want to write this pattern
1027 // like this:
1028 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1029 //           (f32 FR32:$src)>;
1030 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
1031                      "movss\t{$src, $dst|$dst, $src}",
1032                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1033                                        (iPTR 0)))]>;
1034 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
1035                      "movss\t{$src, $dst|$dst, $src}",
1036                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1037                                    (iPTR 0))), addr:$dst)]>;
1038
1039
1040 // Move to lower bits of a VR128, leaving upper bits alone.
1041 // Three operand (but two address) aliases.
1042 let Constraints = "$src1 = $dst" in {
1043 let neverHasSideEffects = 1 in
1044   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
1045                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
1046                         "movss\t{$src2, $dst|$dst, $src2}", []>;
1047
1048   let AddedComplexity = 15 in
1049     def MOVLPSrr : SSI<0x10, MRMSrcReg,
1050                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1051                        "movss\t{$src2, $dst|$dst, $src2}",
1052                        [(set VR128:$dst,
1053                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1054                                  MOVL_shuffle_mask)))]>;
1055 }
1056
1057 // Move to lower bits of a VR128 and zeroing upper bits.
1058 // Loading from memory automatically zeroing upper bits.
1059 let AddedComplexity = 20 in
1060 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1061                       "movss\t{$src, $dst|$dst, $src}",
1062                    [(set VR128:$dst, (v4f32 (X86vzmovl (v4f32 (scalar_to_vector
1063                                                       (loadf32 addr:$src))))))]>;
1064
1065 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
1066           (MOVZSS2PSrm addr:$src)>;
1067
1068 //===----------------------------------------------------------------------===//
1069 // SSE2 Instructions
1070 //===----------------------------------------------------------------------===//
1071
1072 // Move Instructions
1073 let neverHasSideEffects = 1 in
1074 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1075                   "movsd\t{$src, $dst|$dst, $src}", []>;
1076 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1077 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1078                   "movsd\t{$src, $dst|$dst, $src}",
1079                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1080 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1081                   "movsd\t{$src, $dst|$dst, $src}",
1082                   [(store FR64:$src, addr:$dst)]>;
1083
1084 // Conversion instructions
1085 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1086                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1087                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1088 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1089                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1090                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1091 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1092                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1093                       [(set FR32:$dst, (fround FR64:$src))]>;
1094 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1095                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1096                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1097 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1098                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1099                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1100 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1101                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1102                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1103
1104 // SSE2 instructions with XS prefix
1105 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1106                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1107                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1108                  Requires<[HasSSE2]>;
1109 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1110                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1111                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1112                  Requires<[HasSSE2]>;
1113
1114 // Match intrinsics which expect XMM operand(s).
1115 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1116                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1117                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1118 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1119                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1120                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1121                                            (load addr:$src)))]>;
1122
1123 // Match intrinisics which expect MM and XMM operand(s).
1124 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1125                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1126                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1127 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1128                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1129                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1130                                            (memop addr:$src)))]>;
1131 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1132                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1133                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1134 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1135                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1136                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1137                                            (memop addr:$src)))]>;
1138 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1139                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1140                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1141 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1142                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1143                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1144                                             (load addr:$src)))]>;
1145
1146 // Aliases for intrinsics
1147 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1148                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1149                           [(set GR32:$dst,
1150                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1151 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1152                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1153                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1154                                             (load addr:$src)))]>;
1155
1156 // Comparison instructions
1157 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1158   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1159                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1160                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1161 let mayLoad = 1 in
1162   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1163                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1164                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1165 }
1166
1167 let Defs = [EFLAGS] in {
1168 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1169                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1170                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1171 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1172                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1173                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1174                     (implicit EFLAGS)]>;
1175 }
1176
1177 // Aliases to match intrinsics which expect XMM operand(s).
1178 let Constraints = "$src1 = $dst" in {
1179   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1180                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1181                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1182                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1183                                            VR128:$src, imm:$cc))]>;
1184   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1185                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1186                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1187                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1188                                            (load addr:$src), imm:$cc))]>;
1189 }
1190
1191 let Defs = [EFLAGS] in {
1192 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1193                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1194                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1195                         (implicit EFLAGS)]>;
1196 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1197                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1198                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1199                         (implicit EFLAGS)]>;
1200
1201 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1202                       "comisd\t{$src2, $src1|$src1, $src2}",
1203                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1204                        (implicit EFLAGS)]>;
1205 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1206                       "comisd\t{$src2, $src1|$src1, $src2}",
1207                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1208                        (implicit EFLAGS)]>;
1209 } // Defs = EFLAGS]
1210
1211 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1212 // start with 'Fs'.
1213
1214 // Alias instructions that map fld0 to pxor for sse.
1215 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1216 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1217                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1218                Requires<[HasSSE2]>, TB, OpSize;
1219
1220 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1221 // disregarded.
1222 let neverHasSideEffects = 1 in
1223 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1224                      "movapd\t{$src, $dst|$dst, $src}", []>;
1225
1226 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1227 // disregarded.
1228 let isSimpleLoad = 1 in
1229 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1230                      "movapd\t{$src, $dst|$dst, $src}",
1231                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1232
1233 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1234 let Constraints = "$src1 = $dst" in {
1235 let isCommutable = 1 in {
1236   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst),
1237                                        (ins FR64:$src1, FR64:$src2),
1238                       "andpd\t{$src2, $dst|$dst, $src2}",
1239                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1240   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst),
1241                                        (ins FR64:$src1, FR64:$src2),
1242                       "orpd\t{$src2, $dst|$dst, $src2}",
1243                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1244   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst),
1245                                        (ins FR64:$src1, FR64:$src2),
1246                       "xorpd\t{$src2, $dst|$dst, $src2}",
1247                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1248 }
1249
1250 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst),
1251                                      (ins FR64:$src1, f128mem:$src2),
1252                     "andpd\t{$src2, $dst|$dst, $src2}",
1253                     [(set FR64:$dst, (X86fand FR64:$src1,
1254                                       (memopfsf64 addr:$src2)))]>;
1255 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst),
1256                                      (ins FR64:$src1, f128mem:$src2),
1257                     "orpd\t{$src2, $dst|$dst, $src2}",
1258                     [(set FR64:$dst, (X86for FR64:$src1,
1259                                       (memopfsf64 addr:$src2)))]>;
1260 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst),
1261                                      (ins FR64:$src1, f128mem:$src2),
1262                     "xorpd\t{$src2, $dst|$dst, $src2}",
1263                     [(set FR64:$dst, (X86fxor FR64:$src1,
1264                                       (memopfsf64 addr:$src2)))]>;
1265
1266 let neverHasSideEffects = 1 in {
1267 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1268                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1269                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1270 let mayLoad = 1 in
1271 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1272                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1273                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1274 }
1275 }
1276
1277 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1278 ///
1279 /// In addition, we also have a special variant of the scalar form here to
1280 /// represent the associated intrinsic operation.  This form is unlike the
1281 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1282 /// and leaves the top elements undefined.
1283 ///
1284 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1285 /// six "instructions".
1286 ///
1287 let Constraints = "$src1 = $dst" in {
1288 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1289                                   SDNode OpNode, Intrinsic F64Int,
1290                                   bit Commutable = 0> {
1291   // Scalar operation, reg+reg.
1292   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1293                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1294                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1295     let isCommutable = Commutable;
1296   }
1297
1298   // Scalar operation, reg+mem.
1299   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1300                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1301                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1302
1303   // Vector operation, reg+reg.
1304   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1305                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1306                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1307     let isCommutable = Commutable;
1308   }
1309
1310   // Vector operation, reg+mem.
1311   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1312                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1313                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1314
1315   // Intrinsic operation, reg+reg.
1316   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1317                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1318                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1319     let isCommutable = Commutable;
1320   }
1321
1322   // Intrinsic operation, reg+mem.
1323   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1324                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1325                      [(set VR128:$dst, (F64Int VR128:$src1,
1326                                                sse_load_f64:$src2))]>;
1327 }
1328 }
1329
1330 // Arithmetic instructions
1331 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1332 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1333 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1334 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1335
1336 /// sse2_fp_binop_rm - Other SSE2 binops
1337 ///
1338 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1339 /// instructions for a full-vector intrinsic form.  Operations that map
1340 /// onto C operators don't use this form since they just use the plain
1341 /// vector form instead of having a separate vector intrinsic form.
1342 ///
1343 /// This provides a total of eight "instructions".
1344 ///
1345 let Constraints = "$src1 = $dst" in {
1346 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1347                             SDNode OpNode,
1348                             Intrinsic F64Int,
1349                             Intrinsic V2F64Int,
1350                             bit Commutable = 0> {
1351
1352   // Scalar operation, reg+reg.
1353   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1354                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1355                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1356     let isCommutable = Commutable;
1357   }
1358
1359   // Scalar operation, reg+mem.
1360   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1361                                  (ins FR64:$src1, f64mem:$src2),
1362                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1363                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1364
1365   // Vector operation, reg+reg.
1366   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1367                                  (ins VR128:$src1, VR128:$src2),
1368                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1369                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1370     let isCommutable = Commutable;
1371   }
1372
1373   // Vector operation, reg+mem.
1374   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1375                                  (ins VR128:$src1, f128mem:$src2),
1376                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1377              [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1378
1379   // Intrinsic operation, reg+reg.
1380   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst),
1381                                      (ins VR128:$src1, VR128:$src2),
1382                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1383                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1384     let isCommutable = Commutable;
1385   }
1386
1387   // Intrinsic operation, reg+mem.
1388   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
1389                                      (ins VR128:$src1, sdmem:$src2),
1390                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1391                      [(set VR128:$dst, (F64Int VR128:$src1,
1392                                                sse_load_f64:$src2))]>;
1393
1394   // Vector intrinsic operation, reg+reg.
1395   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1396                                      (ins VR128:$src1, VR128:$src2),
1397                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1398                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1399     let isCommutable = Commutable;
1400   }
1401
1402   // Vector intrinsic operation, reg+mem.
1403   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1404                                      (ins VR128:$src1, f128mem:$src2),
1405                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1406                      [(set VR128:$dst, (V2F64Int VR128:$src1,
1407                                                  (memopv2f64 addr:$src2)))]>;
1408 }
1409 }
1410
1411 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1412                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1413 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1414                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1415
1416 //===----------------------------------------------------------------------===//
1417 // SSE packed FP Instructions
1418
1419 // Move Instructions
1420 let neverHasSideEffects = 1 in
1421 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1422                    "movapd\t{$src, $dst|$dst, $src}", []>;
1423 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1424 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1425                    "movapd\t{$src, $dst|$dst, $src}",
1426                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1427
1428 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1429                    "movapd\t{$src, $dst|$dst, $src}",
1430                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1431
1432 let neverHasSideEffects = 1 in
1433 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1434                    "movupd\t{$src, $dst|$dst, $src}", []>;
1435 let isSimpleLoad = 1 in
1436 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1437                    "movupd\t{$src, $dst|$dst, $src}",
1438                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1439 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1440                    "movupd\t{$src, $dst|$dst, $src}",
1441                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1442
1443 // Intrinsic forms of MOVUPD load and store
1444 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1445                        "movupd\t{$src, $dst|$dst, $src}",
1446                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1447 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1448                        "movupd\t{$src, $dst|$dst, $src}",
1449                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1450
1451 let Constraints = "$src1 = $dst" in {
1452   let AddedComplexity = 20 in {
1453     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1454                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1455                        "movlpd\t{$src2, $dst|$dst, $src2}",
1456                        [(set VR128:$dst,
1457                          (v2f64 (vector_shuffle VR128:$src1,
1458                                  (scalar_to_vector (loadf64 addr:$src2)),
1459                                  MOVLP_shuffle_mask)))]>;
1460     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1461                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1462                        "movhpd\t{$src2, $dst|$dst, $src2}",
1463                        [(set VR128:$dst,
1464                          (v2f64 (vector_shuffle VR128:$src1,
1465                                  (scalar_to_vector (loadf64 addr:$src2)),
1466                                  MOVHP_shuffle_mask)))]>;
1467   } // AddedComplexity
1468 } // Constraints = "$src1 = $dst"
1469
1470 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1471                    "movlpd\t{$src, $dst|$dst, $src}",
1472                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1473                                  (iPTR 0))), addr:$dst)]>;
1474
1475 // v2f64 extract element 1 is always custom lowered to unpack high to low
1476 // and extract element 0 so the non-store version isn't too horrible.
1477 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1478                    "movhpd\t{$src, $dst|$dst, $src}",
1479                    [(store (f64 (vector_extract
1480                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1481                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1482                      addr:$dst)]>;
1483
1484 // SSE2 instructions without OpSize prefix
1485 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1486                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1487                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1488                      TB, Requires<[HasSSE2]>;
1489 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1490                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1491                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1492                                         (bitconvert (memopv2i64 addr:$src))))]>,
1493                      TB, Requires<[HasSSE2]>;
1494
1495 // SSE2 instructions with XS prefix
1496 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1497                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1498                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1499                      XS, Requires<[HasSSE2]>;
1500 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1501                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1502                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1503                                         (bitconvert (memopv2i64 addr:$src))))]>,
1504                      XS, Requires<[HasSSE2]>;
1505
1506 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1507                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1508                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1509 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1510                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1511                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1512                                             (memop addr:$src)))]>;
1513 // SSE2 packed instructions with XS prefix
1514 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1515                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1516                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1517                       XS, Requires<[HasSSE2]>;
1518 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1519                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1520                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1521                                            (memop addr:$src)))]>,
1522                       XS, Requires<[HasSSE2]>;
1523
1524 // SSE2 packed instructions with XD prefix
1525 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1526                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1527                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1528                      XD, Requires<[HasSSE2]>;
1529 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1530                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1531                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1532                                           (memop addr:$src)))]>,
1533                      XD, Requires<[HasSSE2]>;
1534
1535 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1536                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1537                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1538 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1539                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1540                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1541                                              (memop addr:$src)))]>;
1542
1543 // SSE2 instructions without OpSize prefix
1544 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1545                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1546                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1547                      TB, Requires<[HasSSE2]>;
1548 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1549                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1550                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1551                                           (load addr:$src)))]>,
1552                      TB, Requires<[HasSSE2]>;
1553
1554 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1555                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1556                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1557 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1558                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1559                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1560                                             (memop addr:$src)))]>;
1561
1562 // Match intrinsics which expect XMM operand(s).
1563 // Aliases for intrinsics
1564 let Constraints = "$src1 = $dst" in {
1565 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1566                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1567                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1568                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1569                                            GR32:$src2))]>;
1570 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1571                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1572                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1573                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1574                                            (loadi32 addr:$src2)))]>;
1575 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1576                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1577                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1578                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1579                                       VR128:$src2))]>;
1580 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1581                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1582                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1583                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1584                                       (load addr:$src2)))]>;
1585 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1586                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1587                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1588                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1589                                        VR128:$src2))]>, XS,
1590                     Requires<[HasSSE2]>;
1591 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1592                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1593                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1594                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1595                                        (load addr:$src2)))]>, XS,
1596                     Requires<[HasSSE2]>;
1597 }
1598
1599 // Arithmetic
1600
1601 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1602 ///
1603 /// In addition, we also have a special variant of the scalar form here to
1604 /// represent the associated intrinsic operation.  This form is unlike the
1605 /// plain scalar form, in that it takes an entire vector (instead of a
1606 /// scalar) and leaves the top elements undefined.
1607 ///
1608 /// And, we have a special variant form for a full-vector intrinsic form.
1609 ///
1610 /// These four forms can each have a reg or a mem operand, so there are a
1611 /// total of eight "instructions".
1612 ///
1613 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1614                            SDNode OpNode,
1615                            Intrinsic F64Int,
1616                            Intrinsic V2F64Int,
1617                            bit Commutable = 0> {
1618   // Scalar operation, reg.
1619   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1620                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1621                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1622     let isCommutable = Commutable;
1623   }
1624
1625   // Scalar operation, mem.
1626   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1627                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1628                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1629
1630   // Vector operation, reg.
1631   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1632               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1633               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1634     let isCommutable = Commutable;
1635   }
1636
1637   // Vector operation, mem.
1638   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1639                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1640                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1641
1642   // Intrinsic operation, reg.
1643   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1644                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1645                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1646     let isCommutable = Commutable;
1647   }
1648
1649   // Intrinsic operation, mem.
1650   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1651                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1652                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1653
1654   // Vector intrinsic operation, reg
1655   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1656                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1657                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1658     let isCommutable = Commutable;
1659   }
1660
1661   // Vector intrinsic operation, mem
1662   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1663                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1664                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1665 }
1666
1667 // Square root.
1668 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1669                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1670
1671 // There is no f64 version of the reciprocal approximation instructions.
1672
1673 // Logical
1674 let Constraints = "$src1 = $dst" in {
1675   let isCommutable = 1 in {
1676     def ANDPDrr : PDI<0x54, MRMSrcReg,
1677                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1678                       "andpd\t{$src2, $dst|$dst, $src2}",
1679                       [(set VR128:$dst,
1680                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1681                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1682     def ORPDrr  : PDI<0x56, MRMSrcReg,
1683                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1684                       "orpd\t{$src2, $dst|$dst, $src2}",
1685                       [(set VR128:$dst,
1686                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1687                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1688     def XORPDrr : PDI<0x57, MRMSrcReg,
1689                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1690                       "xorpd\t{$src2, $dst|$dst, $src2}",
1691                       [(set VR128:$dst,
1692                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1693                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1694   }
1695
1696   def ANDPDrm : PDI<0x54, MRMSrcMem,
1697                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1698                     "andpd\t{$src2, $dst|$dst, $src2}",
1699                     [(set VR128:$dst,
1700                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1701                        (memopv2i64 addr:$src2)))]>;
1702   def ORPDrm  : PDI<0x56, MRMSrcMem,
1703                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1704                     "orpd\t{$src2, $dst|$dst, $src2}",
1705                     [(set VR128:$dst,
1706                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1707                        (memopv2i64 addr:$src2)))]>;
1708   def XORPDrm : PDI<0x57, MRMSrcMem,
1709                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1710                     "xorpd\t{$src2, $dst|$dst, $src2}",
1711                     [(set VR128:$dst,
1712                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1713                        (memopv2i64 addr:$src2)))]>;
1714   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1715                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1716                      "andnpd\t{$src2, $dst|$dst, $src2}",
1717                      [(set VR128:$dst,
1718                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1719                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1720   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1721                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1722                      "andnpd\t{$src2, $dst|$dst, $src2}",
1723                      [(set VR128:$dst,
1724                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1725                         (memopv2i64 addr:$src2)))]>;
1726 }
1727
1728 let Constraints = "$src1 = $dst" in {
1729   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1730                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1731                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1732                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1733                                                         VR128:$src, imm:$cc))]>;
1734   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1735                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1736                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1737                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1738                                                  (memop addr:$src), imm:$cc))]>;
1739 }
1740 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1741           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1742 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1743           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1744
1745 // Shuffle and unpack instructions
1746 let Constraints = "$src1 = $dst" in {
1747   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1748                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1749                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1750                  [(set VR128:$dst, (v2f64 (vector_shuffle
1751                                            VR128:$src1, VR128:$src2,
1752                                            SHUFP_shuffle_mask:$src3)))]>;
1753   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1754                         (outs VR128:$dst), (ins VR128:$src1,
1755                          f128mem:$src2, i8imm:$src3),
1756                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1757                         [(set VR128:$dst,
1758                           (v2f64 (vector_shuffle
1759                                   VR128:$src1, (memopv2f64 addr:$src2),
1760                                   SHUFP_shuffle_mask:$src3)))]>;
1761
1762   let AddedComplexity = 10 in {
1763     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1764                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1765                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1766                          [(set VR128:$dst,
1767                            (v2f64 (vector_shuffle
1768                                    VR128:$src1, VR128:$src2,
1769                                    UNPCKH_shuffle_mask)))]>;
1770     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1771                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1772                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1773                          [(set VR128:$dst,
1774                            (v2f64 (vector_shuffle
1775                                    VR128:$src1, (memopv2f64 addr:$src2),
1776                                    UNPCKH_shuffle_mask)))]>;
1777
1778     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1779                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1780                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1781                          [(set VR128:$dst,
1782                            (v2f64 (vector_shuffle
1783                                    VR128:$src1, VR128:$src2,
1784                                    UNPCKL_shuffle_mask)))]>;
1785     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1786                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1787                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1788                          [(set VR128:$dst,
1789                            (v2f64 (vector_shuffle
1790                                    VR128:$src1, (memopv2f64 addr:$src2),
1791                                    UNPCKL_shuffle_mask)))]>;
1792   } // AddedComplexity
1793 } // Constraints = "$src1 = $dst"
1794
1795
1796 //===----------------------------------------------------------------------===//
1797 // SSE integer instructions
1798
1799 // Move Instructions
1800 let neverHasSideEffects = 1 in
1801 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1802                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1803 let isSimpleLoad = 1, mayLoad = 1 in
1804 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1805                    "movdqa\t{$src, $dst|$dst, $src}",
1806                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1807 let mayStore = 1 in
1808 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1809                    "movdqa\t{$src, $dst|$dst, $src}",
1810                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1811 let isSimpleLoad = 1, mayLoad = 1 in
1812 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1813                    "movdqu\t{$src, $dst|$dst, $src}",
1814                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1815                  XS, Requires<[HasSSE2]>;
1816 let mayStore = 1 in
1817 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1818                    "movdqu\t{$src, $dst|$dst, $src}",
1819                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1820                  XS, Requires<[HasSSE2]>;
1821
1822 // Intrinsic forms of MOVDQU load and store
1823 let isSimpleLoad = 1 in
1824 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1825                        "movdqu\t{$src, $dst|$dst, $src}",
1826                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1827                  XS, Requires<[HasSSE2]>;
1828 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1829                        "movdqu\t{$src, $dst|$dst, $src}",
1830                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1831                      XS, Requires<[HasSSE2]>;
1832
1833 let Constraints = "$src1 = $dst" in {
1834
1835 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1836                             bit Commutable = 0> {
1837   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1838                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1839                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1840     let isCommutable = Commutable;
1841   }
1842   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1843                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1844                [(set VR128:$dst, (IntId VR128:$src1,
1845                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1846 }
1847
1848 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1849                              string OpcodeStr,
1850                              Intrinsic IntId, Intrinsic IntId2> {
1851   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1852                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1853                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1854   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1855                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1856                [(set VR128:$dst, (IntId VR128:$src1,
1857                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1858   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1859                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1860                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1861 }
1862
1863 /// PDI_binop_rm - Simple SSE2 binary operator.
1864 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1865                         ValueType OpVT, bit Commutable = 0> {
1866   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1867                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1868                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1869     let isCommutable = Commutable;
1870   }
1871   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1872                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1873                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1874                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1875 }
1876
1877 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1878 ///
1879 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1880 /// to collapse (bitconvert VT to VT) into its operand.
1881 ///
1882 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1883                               bit Commutable = 0> {
1884   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1885                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1886                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1887     let isCommutable = Commutable;
1888   }
1889   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1890                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1891                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1892 }
1893
1894 } // Constraints = "$src1 = $dst"
1895
1896 // 128-bit Integer Arithmetic
1897
1898 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1899 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1900 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1901 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1902
1903 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1904 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1905 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1906 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1907
1908 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1909 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1910 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1911 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1912
1913 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1914 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1915 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1916 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1917
1918 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1919
1920 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1921 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1922 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1923
1924 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1925
1926 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1927 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1928
1929
1930 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1931 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1932 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1933 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1934 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1935
1936
1937 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1938                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1939 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1940                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1941 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1942                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1943
1944 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1945                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1946 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1947                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1948 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
1949                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
1950
1951 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
1952                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
1953 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
1954                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
1955
1956 // 128-bit logical shifts.
1957 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1958   def PSLLDQri : PDIi8<0x73, MRM7r,
1959                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1960                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1961   def PSRLDQri : PDIi8<0x73, MRM3r,
1962                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1963                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1964   // PSRADQri doesn't exist in SSE[1-3].
1965 }
1966
1967 let Predicates = [HasSSE2] in {
1968   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1969             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1970   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1971             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1972   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
1973             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
1974   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
1975             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
1976   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1977             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1978
1979   // Shift up / down and insert zero's.
1980   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
1981             (v2i64 (PSLLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1982   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
1983             (v2i64 (PSRLDQri VR128:$src, (PSxLDQ_imm imm:$amt)))>;
1984 }
1985
1986 // Logical
1987 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1988 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1989 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1990
1991 let Constraints = "$src1 = $dst" in {
1992   def PANDNrr : PDI<0xDF, MRMSrcReg,
1993                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1994                     "pandn\t{$src2, $dst|$dst, $src2}",
1995                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1996                                               VR128:$src2)))]>;
1997
1998   def PANDNrm : PDI<0xDF, MRMSrcMem,
1999                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2000                     "pandn\t{$src2, $dst|$dst, $src2}",
2001                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2002                                               (memopv2i64 addr:$src2))))]>;
2003 }
2004
2005 // SSE2 Integer comparison
2006 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2007 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2008 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2009 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2010 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2011 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2012
2013 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2014           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2015 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2016           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2017 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2018           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2019 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2020           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2021 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2022           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2023 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2024           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2025
2026 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2027           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2028 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2029           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2030 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2031           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2032 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2033           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2034 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2035           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2036 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2037           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2038
2039
2040 // Pack instructions
2041 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2042 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2043 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2044
2045 // Shuffle and unpack instructions
2046 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2047                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2048                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2049                      [(set VR128:$dst, (v4i32 (vector_shuffle
2050                                                VR128:$src1, (undef),
2051                                                PSHUFD_shuffle_mask:$src2)))]>;
2052 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2053                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2054                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2055                      [(set VR128:$dst, (v4i32 (vector_shuffle
2056                                                (bc_v4i32(memopv2i64 addr:$src1)),
2057                                                (undef),
2058                                                PSHUFD_shuffle_mask:$src2)))]>;
2059
2060 // SSE2 with ImmT == Imm8 and XS prefix.
2061 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2062                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2063                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2064                     [(set VR128:$dst, (v8i16 (vector_shuffle
2065                                               VR128:$src1, (undef),
2066                                               PSHUFHW_shuffle_mask:$src2)))]>,
2067                 XS, Requires<[HasSSE2]>;
2068 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2069                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2070                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2071                     [(set VR128:$dst, (v8i16 (vector_shuffle
2072                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2073                                               (undef),
2074                                               PSHUFHW_shuffle_mask:$src2)))]>,
2075                 XS, Requires<[HasSSE2]>;
2076
2077 // SSE2 with ImmT == Imm8 and XD prefix.
2078 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2079                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2080                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2081                     [(set VR128:$dst, (v8i16 (vector_shuffle
2082                                               VR128:$src1, (undef),
2083                                               PSHUFLW_shuffle_mask:$src2)))]>,
2084                 XD, Requires<[HasSSE2]>;
2085 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2086                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
2087                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2088                     [(set VR128:$dst, (v8i16 (vector_shuffle
2089                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2090                                               (undef),
2091                                               PSHUFLW_shuffle_mask:$src2)))]>,
2092                 XD, Requires<[HasSSE2]>;
2093
2094
2095 let Constraints = "$src1 = $dst" in {
2096   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2097                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2098                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2099                         [(set VR128:$dst,
2100                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2101                                   UNPCKL_shuffle_mask)))]>;
2102   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2103                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2104                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2105                         [(set VR128:$dst,
2106                           (v16i8 (vector_shuffle VR128:$src1,
2107                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2108                                   UNPCKL_shuffle_mask)))]>;
2109   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2110                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2111                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2112                         [(set VR128:$dst,
2113                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2114                                   UNPCKL_shuffle_mask)))]>;
2115   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2116                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2117                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2118                         [(set VR128:$dst,
2119                           (v8i16 (vector_shuffle VR128:$src1,
2120                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2121                                   UNPCKL_shuffle_mask)))]>;
2122   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2123                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2124                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2125                         [(set VR128:$dst,
2126                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2127                                   UNPCKL_shuffle_mask)))]>;
2128   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2129                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2130                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2131                         [(set VR128:$dst,
2132                           (v4i32 (vector_shuffle VR128:$src1,
2133                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2134                                   UNPCKL_shuffle_mask)))]>;
2135   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2136                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2137                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2138                         [(set VR128:$dst,
2139                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2140                                   UNPCKL_shuffle_mask)))]>;
2141   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2142                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2143                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2144                         [(set VR128:$dst,
2145                           (v2i64 (vector_shuffle VR128:$src1,
2146                                   (memopv2i64 addr:$src2),
2147                                   UNPCKL_shuffle_mask)))]>;
2148
2149   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2150                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2151                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2152                         [(set VR128:$dst,
2153                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2154                                   UNPCKH_shuffle_mask)))]>;
2155   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2156                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2157                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2158                         [(set VR128:$dst,
2159                           (v16i8 (vector_shuffle VR128:$src1,
2160                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2161                                   UNPCKH_shuffle_mask)))]>;
2162   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2163                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2164                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2165                         [(set VR128:$dst,
2166                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2167                                   UNPCKH_shuffle_mask)))]>;
2168   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2169                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2170                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2171                         [(set VR128:$dst,
2172                           (v8i16 (vector_shuffle VR128:$src1,
2173                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2174                                   UNPCKH_shuffle_mask)))]>;
2175   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2176                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2177                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2178                         [(set VR128:$dst,
2179                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2180                                   UNPCKH_shuffle_mask)))]>;
2181   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2182                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2183                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2184                         [(set VR128:$dst,
2185                           (v4i32 (vector_shuffle VR128:$src1,
2186                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2187                                   UNPCKH_shuffle_mask)))]>;
2188   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2189                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2190                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2191                         [(set VR128:$dst,
2192                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2193                                   UNPCKH_shuffle_mask)))]>;
2194   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2195                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2196                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2197                         [(set VR128:$dst,
2198                           (v2i64 (vector_shuffle VR128:$src1,
2199                                   (memopv2i64 addr:$src2),
2200                                   UNPCKH_shuffle_mask)))]>;
2201 }
2202
2203 // Extract / Insert
2204 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2205                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2206                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2207                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2208                                                 imm:$src2))]>;
2209 let Constraints = "$src1 = $dst" in {
2210   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2211                        (outs VR128:$dst), (ins VR128:$src1,
2212                         GR32:$src2, i32i8imm:$src3),
2213                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2214                        [(set VR128:$dst,
2215                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2216   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2217                        (outs VR128:$dst), (ins VR128:$src1,
2218                         i16mem:$src2, i32i8imm:$src3),
2219                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2220                        [(set VR128:$dst,
2221                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2222                                     imm:$src3))]>;
2223 }
2224
2225 // Mask creation
2226 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2227                      "pmovmskb\t{$src, $dst|$dst, $src}",
2228                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2229
2230 // Conditional store
2231 let Uses = [EDI] in
2232 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2233                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2234                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2235
2236 // Non-temporal stores
2237 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2238                     "movntpd\t{$src, $dst|$dst, $src}",
2239                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2240 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2241                     "movntdq\t{$src, $dst|$dst, $src}",
2242                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2243 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2244                     "movnti\t{$src, $dst|$dst, $src}",
2245                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2246                   TB, Requires<[HasSSE2]>;
2247
2248 // Flush cache
2249 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2250                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2251               TB, Requires<[HasSSE2]>;
2252
2253 // Load, store, and memory fence
2254 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2255                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2256 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2257                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2258
2259 //TODO: custom lower this so as to never even generate the noop
2260 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2261            (i8 0)), (NOOP)>;
2262 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2263 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2264 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2265            (i8 1)), (MFENCE)>;
2266
2267 // Alias instructions that map zero vector to pxor / xorp* for sse.
2268 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
2269   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2270                          "pcmpeqd\t$dst, $dst",
2271                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2272
2273 // FR64 to 128-bit vector conversion.
2274 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2275                       "movsd\t{$src, $dst|$dst, $src}",
2276                       [(set VR128:$dst,
2277                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2278 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2279                      "movsd\t{$src, $dst|$dst, $src}",
2280                      [(set VR128:$dst,
2281                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2282
2283 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2284                       "movd\t{$src, $dst|$dst, $src}",
2285                       [(set VR128:$dst,
2286                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2287 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2288                       "movd\t{$src, $dst|$dst, $src}",
2289                       [(set VR128:$dst,
2290                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2291
2292 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2293                       "movd\t{$src, $dst|$dst, $src}",
2294                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2295
2296 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2297                       "movd\t{$src, $dst|$dst, $src}",
2298                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2299
2300 // SSE2 instructions with XS prefix
2301 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2302                     "movq\t{$src, $dst|$dst, $src}",
2303                     [(set VR128:$dst,
2304                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2305                   Requires<[HasSSE2]>;
2306 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2307                       "movq\t{$src, $dst|$dst, $src}",
2308                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2309                                     (iPTR 0))), addr:$dst)]>;
2310
2311 // FIXME: may not be able to eliminate this movss with coalescing the src and
2312 // dest register classes are different. We really want to write this pattern
2313 // like this:
2314 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2315 //           (f32 FR32:$src)>;
2316 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2317                      "movsd\t{$src, $dst|$dst, $src}",
2318                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2319                                        (iPTR 0)))]>;
2320 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2321                      "movsd\t{$src, $dst|$dst, $src}",
2322                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2323                                    (iPTR 0))), addr:$dst)]>;
2324 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2325                        "movd\t{$src, $dst|$dst, $src}",
2326                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2327                                         (iPTR 0)))]>;
2328 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2329                        "movd\t{$src, $dst|$dst, $src}",
2330                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2331                                      (iPTR 0))), addr:$dst)]>;
2332
2333 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2334                       "movd\t{$src, $dst|$dst, $src}",
2335                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2336 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2337                       "movd\t{$src, $dst|$dst, $src}",
2338                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2339
2340
2341 // Move to lower bits of a VR128, leaving upper bits alone.
2342 // Three operand (but two address) aliases.
2343 let Constraints = "$src1 = $dst" in {
2344   let neverHasSideEffects = 1 in
2345   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2346                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2347                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2348
2349   let AddedComplexity = 15 in
2350     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2351                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2352                        "movsd\t{$src2, $dst|$dst, $src2}",
2353                        [(set VR128:$dst,
2354                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2355                                  MOVL_shuffle_mask)))]>;
2356 }
2357
2358 // Store / copy lower 64-bits of a XMM register.
2359 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2360                      "movq\t{$src, $dst|$dst, $src}",
2361                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2362
2363 // Move to lower bits of a VR128 and zeroing upper bits.
2364 // Loading from memory automatically zeroing upper bits.
2365 let AddedComplexity = 20 in {
2366 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2367                       "movsd\t{$src, $dst|$dst, $src}",
2368                       [(set VR128:$dst,
2369                         (v2f64 (X86vzmovl (v2f64 (scalar_to_vector
2370                                                  (loadf64 addr:$src))))))]>;
2371
2372 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2373             (MOVZSD2PDrm addr:$src)>;
2374 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2375             (MOVZSD2PDrm addr:$src)>;
2376 def : Pat<(v2f64 (X86vzload addr:$src)), (MOVZSD2PDrm addr:$src)>;
2377 }
2378
2379 // movd / movq to XMM register zero-extends
2380 let AddedComplexity = 15 in {
2381 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2382                        "movd\t{$src, $dst|$dst, $src}",
2383                        [(set VR128:$dst, (v4i32 (X86vzmovl
2384                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2385 // This is X86-64 only.
2386 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2387                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2388                        [(set VR128:$dst, (v2i64 (X86vzmovl
2389                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2390 }
2391
2392 let AddedComplexity = 20 in {
2393 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2394                        "movd\t{$src, $dst|$dst, $src}",
2395                        [(set VR128:$dst,
2396                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2397                                                    (loadi32 addr:$src))))))]>;
2398
2399 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2400             (MOVZDI2PDIrm addr:$src)>;
2401 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2402             (MOVZDI2PDIrm addr:$src)>;
2403 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2404             (MOVZDI2PDIrm addr:$src)>;
2405
2406 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2407                      "movq\t{$src, $dst|$dst, $src}",
2408                      [(set VR128:$dst,
2409                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2410                                                  (loadi64 addr:$src))))))]>, XS,
2411                    Requires<[HasSSE2]>;
2412
2413 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2414             (MOVZQI2PQIrm addr:$src)>;
2415 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2416             (MOVZQI2PQIrm addr:$src)>;
2417 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2418 }
2419
2420 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2421 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2422 let AddedComplexity = 15 in
2423 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2424                         "movq\t{$src, $dst|$dst, $src}",
2425                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2426                       XS, Requires<[HasSSE2]>;
2427
2428 let AddedComplexity = 20 in {
2429 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2430                         "movq\t{$src, $dst|$dst, $src}",
2431                     [(set VR128:$dst, (v2i64 (X86vzmovl
2432                                              (loadv2i64 addr:$src))))]>,
2433                       XS, Requires<[HasSSE2]>;
2434
2435 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2436             (MOVZPQILo2PQIrm addr:$src)>;
2437 }
2438
2439 //===----------------------------------------------------------------------===//
2440 // SSE3 Instructions
2441 //===----------------------------------------------------------------------===//
2442
2443 // Move Instructions
2444 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2445                       "movshdup\t{$src, $dst|$dst, $src}",
2446                       [(set VR128:$dst, (v4f32 (vector_shuffle
2447                                                 VR128:$src, (undef),
2448                                                 MOVSHDUP_shuffle_mask)))]>;
2449 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2450                       "movshdup\t{$src, $dst|$dst, $src}",
2451                       [(set VR128:$dst, (v4f32 (vector_shuffle
2452                                                 (memopv4f32 addr:$src), (undef),
2453                                                 MOVSHDUP_shuffle_mask)))]>;
2454
2455 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2456                       "movsldup\t{$src, $dst|$dst, $src}",
2457                       [(set VR128:$dst, (v4f32 (vector_shuffle
2458                                                 VR128:$src, (undef),
2459                                                 MOVSLDUP_shuffle_mask)))]>;
2460 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2461                       "movsldup\t{$src, $dst|$dst, $src}",
2462                       [(set VR128:$dst, (v4f32 (vector_shuffle
2463                                                 (memopv4f32 addr:$src), (undef),
2464                                                 MOVSLDUP_shuffle_mask)))]>;
2465
2466 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2467                       "movddup\t{$src, $dst|$dst, $src}",
2468                       [(set VR128:$dst,
2469                          (v2f64 (vector_shuffle VR128:$src, (undef),
2470                                                 MOVDDUP_shuffle_mask)))]>;
2471 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2472                       "movddup\t{$src, $dst|$dst, $src}",
2473                     [(set VR128:$dst,
2474                       (v2f64 (vector_shuffle
2475                               (scalar_to_vector (loadf64 addr:$src)),
2476                               (undef), MOVDDUP_shuffle_mask)))]>;
2477
2478 def : Pat<(vector_shuffle
2479              (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2480              (undef), MOVDDUP_shuffle_mask),
2481           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2482 def : Pat<(vector_shuffle
2483             (memopv2f64 addr:$src), (undef), MOVDDUP_shuffle_mask),
2484           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2485
2486
2487 // Arithmetic
2488 let Constraints = "$src1 = $dst" in {
2489   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2490                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2491                         "addsubps\t{$src2, $dst|$dst, $src2}",
2492                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2493                                            VR128:$src2))]>;
2494   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2495                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2496                         "addsubps\t{$src2, $dst|$dst, $src2}",
2497                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2498                                            (memop addr:$src2)))]>;
2499   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2500                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2501                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2502                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2503                                           VR128:$src2))]>;
2504   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2505                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2506                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2507                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2508                                           (memop addr:$src2)))]>;
2509 }
2510
2511 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2512                    "lddqu\t{$src, $dst|$dst, $src}",
2513                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2514
2515 // Horizontal ops
2516 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2517   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2518          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2519          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2520 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2521   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2522          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2523          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2524 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2525   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2526         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2527         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2528 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2529   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2530         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2531       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2532
2533 let Constraints = "$src1 = $dst" in {
2534   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2535   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2536   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2537   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2538   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2539   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2540   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2541   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2542 }
2543
2544 // Thread synchronization
2545 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2546                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2547 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2548                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2549
2550 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2551 let AddedComplexity = 15 in
2552 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2553                   MOVSHDUP_shuffle_mask)),
2554           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2555 let AddedComplexity = 20 in
2556 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2557                   MOVSHDUP_shuffle_mask)),
2558           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2559
2560 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2561 let AddedComplexity = 15 in
2562   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2563                     MOVSLDUP_shuffle_mask)),
2564             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2565 let AddedComplexity = 20 in
2566   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2567                     MOVSLDUP_shuffle_mask)),
2568             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2569
2570 //===----------------------------------------------------------------------===//
2571 // SSSE3 Instructions
2572 //===----------------------------------------------------------------------===//
2573
2574 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2575 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2576                               Intrinsic IntId64, Intrinsic IntId128> {
2577   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2578                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2579                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2580
2581   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2582                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2583                    [(set VR64:$dst,
2584                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2585
2586   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2587                     (ins VR128:$src),
2588                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2589                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2590                     OpSize;
2591
2592   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2593                     (ins i128mem:$src),
2594                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2595                     [(set VR128:$dst,
2596                       (IntId128
2597                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2598 }
2599
2600 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2601 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2602                                Intrinsic IntId64, Intrinsic IntId128> {
2603   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2604                    (ins VR64:$src),
2605                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2606                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2607
2608   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2609                    (ins i64mem:$src),
2610                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2611                    [(set VR64:$dst,
2612                      (IntId64
2613                       (bitconvert (memopv4i16 addr:$src))))]>;
2614
2615   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2616                     (ins VR128:$src),
2617                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2618                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2619                     OpSize;
2620
2621   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2622                     (ins i128mem:$src),
2623                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2624                     [(set VR128:$dst,
2625                       (IntId128
2626                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2627 }
2628
2629 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2630 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2631                                Intrinsic IntId64, Intrinsic IntId128> {
2632   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2633                    (ins VR64:$src),
2634                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2635                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2636
2637   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2638                    (ins i64mem:$src),
2639                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2640                    [(set VR64:$dst,
2641                      (IntId64
2642                       (bitconvert (memopv2i32 addr:$src))))]>;
2643
2644   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2645                     (ins VR128:$src),
2646                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2647                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2648                     OpSize;
2649
2650   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2651                     (ins i128mem:$src),
2652                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2653                     [(set VR128:$dst,
2654                       (IntId128
2655                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2656 }
2657
2658 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2659                                        int_x86_ssse3_pabs_b,
2660                                        int_x86_ssse3_pabs_b_128>;
2661 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2662                                        int_x86_ssse3_pabs_w,
2663                                        int_x86_ssse3_pabs_w_128>;
2664 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2665                                        int_x86_ssse3_pabs_d,
2666                                        int_x86_ssse3_pabs_d_128>;
2667
2668 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2669 let Constraints = "$src1 = $dst" in {
2670   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2671                                  Intrinsic IntId64, Intrinsic IntId128,
2672                                  bit Commutable = 0> {
2673     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2674                      (ins VR64:$src1, VR64:$src2),
2675                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2676                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2677       let isCommutable = Commutable;
2678     }
2679     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2680                      (ins VR64:$src1, i64mem:$src2),
2681                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2682                      [(set VR64:$dst,
2683                        (IntId64 VR64:$src1,
2684                         (bitconvert (memopv8i8 addr:$src2))))]>;
2685
2686     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2687                       (ins VR128:$src1, VR128:$src2),
2688                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2689                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2690                       OpSize {
2691       let isCommutable = Commutable;
2692     }
2693     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2694                       (ins VR128:$src1, i128mem:$src2),
2695                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2696                       [(set VR128:$dst,
2697                         (IntId128 VR128:$src1,
2698                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2699   }
2700 }
2701
2702 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2703 let Constraints = "$src1 = $dst" in {
2704   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2705                                   Intrinsic IntId64, Intrinsic IntId128,
2706                                   bit Commutable = 0> {
2707     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2708                      (ins VR64:$src1, VR64:$src2),
2709                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2710                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2711       let isCommutable = Commutable;
2712     }
2713     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2714                      (ins VR64:$src1, i64mem:$src2),
2715                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2716                      [(set VR64:$dst,
2717                        (IntId64 VR64:$src1,
2718                         (bitconvert (memopv4i16 addr:$src2))))]>;
2719
2720     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2721                       (ins VR128:$src1, VR128:$src2),
2722                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2723                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2724                       OpSize {
2725       let isCommutable = Commutable;
2726     }
2727     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2728                       (ins VR128:$src1, i128mem:$src2),
2729                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2730                       [(set VR128:$dst,
2731                         (IntId128 VR128:$src1,
2732                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2733   }
2734 }
2735
2736 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2737 let Constraints = "$src1 = $dst" in {
2738   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2739                                   Intrinsic IntId64, Intrinsic IntId128,
2740                                   bit Commutable = 0> {
2741     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2742                      (ins VR64:$src1, VR64:$src2),
2743                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2744                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2745       let isCommutable = Commutable;
2746     }
2747     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2748                      (ins VR64:$src1, i64mem:$src2),
2749                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2750                      [(set VR64:$dst,
2751                        (IntId64 VR64:$src1,
2752                         (bitconvert (memopv2i32 addr:$src2))))]>;
2753
2754     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2755                       (ins VR128:$src1, VR128:$src2),
2756                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2757                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2758                       OpSize {
2759       let isCommutable = Commutable;
2760     }
2761     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2762                       (ins VR128:$src1, i128mem:$src2),
2763                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2764                       [(set VR128:$dst,
2765                         (IntId128 VR128:$src1,
2766                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2767   }
2768 }
2769
2770 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2771                                         int_x86_ssse3_phadd_w,
2772                                         int_x86_ssse3_phadd_w_128>;
2773 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2774                                         int_x86_ssse3_phadd_d,
2775                                         int_x86_ssse3_phadd_d_128>;
2776 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2777                                         int_x86_ssse3_phadd_sw,
2778                                         int_x86_ssse3_phadd_sw_128>;
2779 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2780                                         int_x86_ssse3_phsub_w,
2781                                         int_x86_ssse3_phsub_w_128>;
2782 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2783                                         int_x86_ssse3_phsub_d,
2784                                         int_x86_ssse3_phsub_d_128>;
2785 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2786                                         int_x86_ssse3_phsub_sw,
2787                                         int_x86_ssse3_phsub_sw_128>;
2788 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2789                                         int_x86_ssse3_pmadd_ub_sw,
2790                                         int_x86_ssse3_pmadd_ub_sw_128>;
2791 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2792                                         int_x86_ssse3_pmul_hr_sw,
2793                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2794 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2795                                         int_x86_ssse3_pshuf_b,
2796                                         int_x86_ssse3_pshuf_b_128>;
2797 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2798                                         int_x86_ssse3_psign_b,
2799                                         int_x86_ssse3_psign_b_128>;
2800 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2801                                         int_x86_ssse3_psign_w,
2802                                         int_x86_ssse3_psign_w_128>;
2803 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2804                                         int_x86_ssse3_psign_d,
2805                                         int_x86_ssse3_psign_d_128>;
2806
2807 let Constraints = "$src1 = $dst" in {
2808   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2809                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2810                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2811                            [(set VR64:$dst,
2812                              (int_x86_ssse3_palign_r
2813                               VR64:$src1, VR64:$src2,
2814                               imm:$src3))]>;
2815   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2816                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2817                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2818                            [(set VR64:$dst,
2819                              (int_x86_ssse3_palign_r
2820                               VR64:$src1,
2821                               (bitconvert (memopv2i32 addr:$src2)),
2822                               imm:$src3))]>;
2823
2824   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2825                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2826                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2827                            [(set VR128:$dst,
2828                              (int_x86_ssse3_palign_r_128
2829                               VR128:$src1, VR128:$src2,
2830                               imm:$src3))]>, OpSize;
2831   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2832                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2833                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2834                            [(set VR128:$dst,
2835                              (int_x86_ssse3_palign_r_128
2836                               VR128:$src1,
2837                               (bitconvert (memopv4i32 addr:$src2)),
2838                               imm:$src3))]>, OpSize;
2839 }
2840
2841 //===----------------------------------------------------------------------===//
2842 // Non-Instruction Patterns
2843 //===----------------------------------------------------------------------===//
2844
2845 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2846 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2847 // Since these loads aren't folded into the fextend, we have to match it
2848 // explicitly here.
2849 let Predicates = [HasSSE2] in
2850  def : Pat<(fextend (loadf32 addr:$src)),
2851            (CVTSS2SDrm addr:$src)>;
2852
2853 // bit_convert
2854 let Predicates = [HasSSE2] in {
2855   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2856   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2857   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2858   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2859   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2860   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2861   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2862   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2863   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2864   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2865   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2866   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2867   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2868   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2869   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2870   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2871   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2872   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2873   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2874   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2875   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2876   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2877   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2878   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2879   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2880   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2881   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2882   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2883   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2884   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2885 }
2886
2887 // Move scalar to XMM zero-extended
2888 // movd to XMM register zero-extends
2889 let AddedComplexity = 15 in {
2890 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2891 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2892           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2893 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2894           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2895 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2896           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE2]>;
2897 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2898           (MOVLPSrr (V_SET0), VR128:$src)>, Requires<[HasSSE2]>;
2899 }
2900
2901 // Splat v2f64 / v2i64
2902 let AddedComplexity = 10 in {
2903 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2904           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2905 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2906           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2907 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2908           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2909 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2910           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2911 }
2912
2913 // Special unary SHUFPSrri case.
2914 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2915            SHUFP_unary_shuffle_mask:$sm)),
2916           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2917       Requires<[HasSSE1]>;
2918 // Special unary SHUFPDrri case.
2919 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2920            SHUFP_unary_shuffle_mask:$sm)),
2921           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2922       Requires<[HasSSE2]>;
2923 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2924 def : Pat<(vector_shuffle (bc_v4i32 (memopv4f32 addr:$src1)), (undef),
2925            SHUFP_unary_shuffle_mask:$sm),
2926           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2927       Requires<[HasSSE2]>;
2928
2929 // Special binary v4i32 shuffle cases with SHUFPS.
2930 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2931            PSHUFD_binary_shuffle_mask:$sm)),
2932           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2933            Requires<[HasSSE2]>;
2934 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2935            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2936           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2937            Requires<[HasSSE2]>;
2938 // Special binary v2i64 shuffle cases using SHUFPDrri.
2939 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2940                  SHUFP_shuffle_mask:$sm)),
2941           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2942           Requires<[HasSSE2]>;
2943 // Special unary SHUFPDrri case.
2944 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2945                   SHUFP_unary_shuffle_mask:$sm)),
2946           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2947       Requires<[HasSSE2]>;
2948
2949 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2950 let AddedComplexity = 15 in {
2951 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2952                                  UNPCKL_v_undef_shuffle_mask:$sm)),
2953           (PSHUFDri VR128:$src, PSHUFD_shuffle_mask:$sm)>,
2954           Requires<[OptForSpeed, HasSSE2]>;
2955 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2956                                  UNPCKL_v_undef_shuffle_mask:$sm)),
2957           (PSHUFDri VR128:$src, PSHUFD_shuffle_mask:$sm)>,
2958           Requires<[OptForSpeed, HasSSE2]>;
2959 }
2960 let AddedComplexity = 10 in {
2961 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2962                   UNPCKL_v_undef_shuffle_mask)),
2963           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2964 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2965                   UNPCKL_v_undef_shuffle_mask)),
2966           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2967 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2968                   UNPCKL_v_undef_shuffle_mask)),
2969           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2970 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2971                   UNPCKL_v_undef_shuffle_mask)),
2972           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2973 }
2974
2975 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2976 let AddedComplexity = 15 in {
2977 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2978                  UNPCKH_v_undef_shuffle_mask:$sm)),
2979           (PSHUFDri VR128:$src, PSHUFD_shuffle_mask:$sm)>,
2980           Requires<[OptForSpeed, HasSSE2]>;
2981 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2982                  UNPCKH_v_undef_shuffle_mask:$sm)),
2983           (PSHUFDri VR128:$src, PSHUFD_shuffle_mask:$sm)>,
2984           Requires<[OptForSpeed, HasSSE2]>;
2985 }
2986 let AddedComplexity = 10 in {
2987 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2988                   UNPCKH_v_undef_shuffle_mask)),
2989           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2990 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2991                   UNPCKH_v_undef_shuffle_mask)),
2992           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2993 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2994                   UNPCKH_v_undef_shuffle_mask)),
2995           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2996 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2997                   UNPCKH_v_undef_shuffle_mask)),
2998           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2999 }
3000
3001 let AddedComplexity = 20 in {
3002 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3003 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
3004                   MOVHP_shuffle_mask)),
3005           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3006
3007 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3008 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
3009                   MOVHLPS_shuffle_mask)),
3010           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3011
3012 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3013 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
3014                   MOVHLPS_v_undef_shuffle_mask)),
3015           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3016 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
3017                   MOVHLPS_v_undef_shuffle_mask)),
3018           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3019 }
3020
3021 let AddedComplexity = 20 in {
3022 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3023 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
3024 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memop addr:$src2),
3025                   MOVLP_shuffle_mask)),
3026           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
3027 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memop addr:$src2),
3028                   MOVLP_shuffle_mask)),
3029           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3030 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memop addr:$src2),
3031                   MOVHP_shuffle_mask)),
3032           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
3033 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memop addr:$src2),
3034                   MOVHP_shuffle_mask)),
3035           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3036
3037 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
3038                                  (bc_v4i32 (memopv2i64 addr:$src2)),
3039                   MOVLP_shuffle_mask)),
3040           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3041 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memop addr:$src2),
3042                   MOVLP_shuffle_mask)),
3043           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3044 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
3045                                  (bc_v4i32 (memopv2i64 addr:$src2)),
3046                   MOVHP_shuffle_mask)),
3047           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
3048 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memop addr:$src2),
3049                   MOVHP_shuffle_mask)),
3050           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3051 }
3052
3053 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3054 // (store (vector_shuffle (load addr), v2, <0, 1, 4, 5>), addr) using MOVHPS
3055 def : Pat<(store (v4f32 (vector_shuffle (memop addr:$src1), VR128:$src2,
3056                          MOVLP_shuffle_mask)), addr:$src1),
3057           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3058 def : Pat<(store (v2f64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3059                          MOVLP_shuffle_mask)), addr:$src1),
3060           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3061 def : Pat<(store (v4f32 (vector_shuffle (memop addr:$src1), VR128:$src2,
3062                          MOVHP_shuffle_mask)), addr:$src1),
3063           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3064 def : Pat<(store (v2f64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3065                          MOVHP_shuffle_mask)), addr:$src1),
3066           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3067
3068 def : Pat<(store (v4i32 (vector_shuffle
3069                          (bc_v4i32 (memopv2i64 addr:$src1)), VR128:$src2,
3070                          MOVLP_shuffle_mask)), addr:$src1),
3071           (MOVLPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3072 def : Pat<(store (v2i64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3073                          MOVLP_shuffle_mask)), addr:$src1),
3074           (MOVLPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3075 def : Pat<(store (v4i32 (vector_shuffle
3076                          (bc_v4i32 (memopv2i64 addr:$src1)), VR128:$src2,
3077                          MOVHP_shuffle_mask)), addr:$src1),
3078           (MOVHPSmr addr:$src1, VR128:$src2)>, Requires<[HasSSE1]>;
3079 def : Pat<(store (v2i64 (vector_shuffle (memop addr:$src1), VR128:$src2,
3080                          MOVHP_shuffle_mask)), addr:$src1),
3081           (MOVHPDmr addr:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3082
3083
3084 let AddedComplexity = 15 in {
3085 // Setting the lowest element in the vector.
3086 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
3087                   MOVL_shuffle_mask)),
3088           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3089 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
3090                   MOVL_shuffle_mask)),
3091           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3092
3093 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
3094 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
3095                   MOVLP_shuffle_mask)),
3096           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3097 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
3098                   MOVLP_shuffle_mask)),
3099           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3100 }
3101
3102 // Set lowest element and zero upper elements.
3103 let AddedComplexity = 15 in
3104 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
3105            MOVL_shuffle_mask)),
3106           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3107 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3108           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3109
3110 // Some special case pandn patterns.
3111 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3112                   VR128:$src2)),
3113           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3114 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3115                   VR128:$src2)),
3116           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3117 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3118                   VR128:$src2)),
3119           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3120
3121 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3122                   (memop addr:$src2))),
3123           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3124 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3125                   (memop addr:$src2))),
3126           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3127 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3128                   (memop addr:$src2))),
3129           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3130
3131 // vector -> vector casts
3132 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3133           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3134 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3135           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3136 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3137           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3138 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3139           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3140
3141 // Use movaps / movups for SSE integer load / store (one byte shorter).
3142 def : Pat<(alignedloadv4i32 addr:$src),
3143           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3144 def : Pat<(loadv4i32 addr:$src),
3145           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3146 def : Pat<(alignedloadv2i64 addr:$src),
3147           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3148 def : Pat<(loadv2i64 addr:$src),
3149           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3150
3151 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3152           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3153 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3154           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3155 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3156           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3157 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3158           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3159 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3160           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3161 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3162           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3163 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3164           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3165 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3166           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3167
3168 //===----------------------------------------------------------------------===//
3169 // SSE4.1 Instructions
3170 //===----------------------------------------------------------------------===//
3171
3172 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3173                             bits<8> opcsd, bits<8> opcpd,
3174                             string OpcodeStr,
3175                             Intrinsic F32Int,
3176                             Intrinsic V4F32Int,
3177                             Intrinsic F64Int,
3178                             Intrinsic V2F64Int> {
3179   // Intrinsic operation, reg.
3180   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3181                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3182                     !strconcat(OpcodeStr,
3183                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3184                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3185                     OpSize;
3186
3187   // Intrinsic operation, mem.
3188   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3189                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3190                     !strconcat(OpcodeStr,
3191                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3192                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3193                     OpSize;
3194
3195   // Vector intrinsic operation, reg
3196   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3197                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3198                     !strconcat(OpcodeStr,
3199                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3200                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3201                     OpSize;
3202
3203   // Vector intrinsic operation, mem
3204   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3205                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3206                     !strconcat(OpcodeStr,
3207                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3208                     [(set VR128:$dst,
3209                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3210                     OpSize;
3211
3212   // Intrinsic operation, reg.
3213   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3214                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3215                     !strconcat(OpcodeStr,
3216                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3217                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3218                     OpSize;
3219
3220   // Intrinsic operation, mem.
3221   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3222                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3223                     !strconcat(OpcodeStr,
3224                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3225                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3226                     OpSize;
3227
3228   // Vector intrinsic operation, reg
3229   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3230                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3231                     !strconcat(OpcodeStr,
3232                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3233                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3234                     OpSize;
3235
3236   // Vector intrinsic operation, mem
3237   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3238                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3239                     !strconcat(OpcodeStr,
3240                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3241                     [(set VR128:$dst,
3242                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3243                     OpSize;
3244 }
3245
3246 // FP round - roundss, roundps, roundsd, roundpd
3247 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3248                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3249                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3250
3251 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3252 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3253                                  Intrinsic IntId128> {
3254   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3255                     (ins VR128:$src),
3256                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3257                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3258   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3259                      (ins i128mem:$src),
3260                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3261                      [(set VR128:$dst,
3262                        (IntId128
3263                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3264 }
3265
3266 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3267                                          int_x86_sse41_phminposuw>;
3268
3269 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3270 let Constraints = "$src1 = $dst" in {
3271   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3272                                 Intrinsic IntId128, bit Commutable = 0> {
3273     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3274                    (ins VR128:$src1, VR128:$src2),
3275                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3276                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3277                    OpSize {
3278       let isCommutable = Commutable;
3279     }
3280     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3281                    (ins VR128:$src1, i128mem:$src2),
3282                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3283                    [(set VR128:$dst,
3284                      (IntId128 VR128:$src1,
3285                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3286   }
3287 }
3288
3289 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3290                                        int_x86_sse41_pcmpeqq, 1>;
3291 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3292                                        int_x86_sse41_packusdw, 0>;
3293 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3294                                        int_x86_sse41_pminsb, 1>;
3295 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3296                                        int_x86_sse41_pminsd, 1>;
3297 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3298                                        int_x86_sse41_pminud, 1>;
3299 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3300                                        int_x86_sse41_pminuw, 1>;
3301 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3302                                        int_x86_sse41_pmaxsb, 1>;
3303 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3304                                        int_x86_sse41_pmaxsd, 1>;
3305 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3306                                        int_x86_sse41_pmaxud, 1>;
3307 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3308                                        int_x86_sse41_pmaxuw, 1>;
3309
3310 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3311           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3312 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3313           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3314
3315
3316 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3317 let Constraints = "$src1 = $dst" in {
3318   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3319                                 SDNode OpNode, Intrinsic IntId128,
3320                                 bit Commutable = 0> {
3321     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3322                    (ins VR128:$src1, VR128:$src2),
3323                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3324                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3325                                                    VR128:$src2))]>, OpSize {
3326       let isCommutable = Commutable;
3327     }
3328     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3329                       (ins VR128:$src1, VR128:$src2),
3330                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3331                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3332                       OpSize {
3333       let isCommutable = Commutable;
3334     }
3335     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3336                    (ins VR128:$src1, i128mem:$src2),
3337                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3338                    [(set VR128:$dst,
3339                      (OpNode VR128:$src1, (memop addr:$src2)))]>, OpSize;
3340     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3341                        (ins VR128:$src1, i128mem:$src2),
3342                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3343                        [(set VR128:$dst,
3344                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3345                        OpSize;
3346   }
3347 }
3348 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", v4i32, mul,
3349                                        int_x86_sse41_pmulld, 1>;
3350 defm PMULDQ       : SS41I_binop_patint<0x28, "pmuldq", v2i64, mul,
3351                                        int_x86_sse41_pmuldq, 1>;
3352
3353
3354 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3355 let Constraints = "$src1 = $dst" in {
3356   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3357                                  Intrinsic IntId128, bit Commutable = 0> {
3358     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3359                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3360                     !strconcat(OpcodeStr,
3361                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3362                     [(set VR128:$dst,
3363                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3364                     OpSize {
3365       let isCommutable = Commutable;
3366     }
3367     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3368                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3369                     !strconcat(OpcodeStr,
3370                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3371                     [(set VR128:$dst,
3372                       (IntId128 VR128:$src1,
3373                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3374                     OpSize;
3375   }
3376 }
3377
3378 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3379                                         int_x86_sse41_blendps, 0>;
3380 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3381                                         int_x86_sse41_blendpd, 0>;
3382 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3383                                         int_x86_sse41_pblendw, 0>;
3384 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3385                                         int_x86_sse41_dpps, 1>;
3386 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3387                                         int_x86_sse41_dppd, 1>;
3388 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3389                                         int_x86_sse41_mpsadbw, 1>;
3390
3391
3392 /// SS41I_ternary_int - SSE 4.1 ternary operator
3393 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3394   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3395     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3396                     (ins VR128:$src1, VR128:$src2),
3397                     !strconcat(OpcodeStr,
3398                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3399                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3400                     OpSize;
3401
3402     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3403                     (ins VR128:$src1, i128mem:$src2),
3404                     !strconcat(OpcodeStr,
3405                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3406                     [(set VR128:$dst,
3407                       (IntId VR128:$src1,
3408                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3409   }
3410 }
3411
3412 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3413 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3414 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3415
3416
3417 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3418   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3419                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3420                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3421
3422   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3423                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3424        [(set VR128:$dst,
3425          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3426        OpSize;
3427 }
3428
3429 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3430 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3431 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3432 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3433 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3434 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3435
3436 // Common patterns involving scalar load.
3437 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3438           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3439 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3440           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3441
3442 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3443           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3444 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3445           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3446
3447 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3448           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3449 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3450           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3451
3452 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3453           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3454 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3455           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3456
3457 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3458           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3459 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3460           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3461
3462 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3463           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3464 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3465           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3466
3467
3468 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3469   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3470                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3471                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3472
3473   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3474                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3475        [(set VR128:$dst,
3476          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3477           OpSize;
3478 }
3479
3480 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3481 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3482 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3483 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3484
3485 // Common patterns involving scalar load
3486 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3487           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3488 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3489           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3490
3491 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3492           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3493 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3494           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3495
3496
3497 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3498   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3499                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3500                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3501
3502   // Expecting a i16 load any extended to i32 value.
3503   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3504                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3505                  [(set VR128:$dst, (IntId (bitconvert
3506                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3507                  OpSize;
3508 }
3509
3510 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3511 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3512
3513 // Common patterns involving scalar load
3514 def : Pat<(int_x86_sse41_pmovsxbq
3515             (bitconvert (v4i32 (X86vzmovl
3516                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3517           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3518
3519 def : Pat<(int_x86_sse41_pmovzxbq
3520             (bitconvert (v4i32 (X86vzmovl
3521                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3522           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3523
3524
3525 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3526 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3527   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3528                  (ins VR128:$src1, i32i8imm:$src2),
3529                  !strconcat(OpcodeStr,
3530                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3531                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3532                  OpSize;
3533   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3534                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3535                  !strconcat(OpcodeStr,
3536                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3537                  []>, OpSize;
3538 // FIXME:
3539 // There's an AssertZext in the way of writing the store pattern
3540 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3541 }
3542
3543 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3544
3545
3546 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3547 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3548   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3549                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3550                  !strconcat(OpcodeStr,
3551                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3552                  []>, OpSize;
3553 // FIXME:
3554 // There's an AssertZext in the way of writing the store pattern
3555 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3556 }
3557
3558 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3559
3560
3561 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3562 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3563   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3564                  (ins VR128:$src1, i32i8imm:$src2),
3565                  !strconcat(OpcodeStr,
3566                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3567                  [(set GR32:$dst,
3568                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3569   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3570                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3571                  !strconcat(OpcodeStr,
3572                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3573                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3574                           addr:$dst)]>, OpSize;
3575 }
3576
3577 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3578
3579
3580 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3581 /// destination
3582 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3583   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3584                  (ins VR128:$src1, i32i8imm:$src2),
3585                  !strconcat(OpcodeStr,
3586                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3587                  [(set GR32:$dst,
3588                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3589            OpSize;
3590   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3591                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3592                  !strconcat(OpcodeStr,
3593                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3594                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3595                           addr:$dst)]>, OpSize;
3596 }
3597
3598 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3599
3600 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3601 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3602                                               imm:$src2))),
3603                  addr:$dst),
3604           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3605          Requires<[HasSSE41]>;
3606
3607 let Constraints = "$src1 = $dst" in {
3608   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3609     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3610                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3611                    !strconcat(OpcodeStr,
3612                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3613                    [(set VR128:$dst,
3614                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3615     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3616                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3617                    !strconcat(OpcodeStr,
3618                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3619                    [(set VR128:$dst,
3620                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3621                                 imm:$src3))]>, OpSize;
3622   }
3623 }
3624
3625 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3626
3627 let Constraints = "$src1 = $dst" in {
3628   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3629     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3630                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3631                    !strconcat(OpcodeStr,
3632                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3633                    [(set VR128:$dst,
3634                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3635                    OpSize;
3636     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3637                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3638                    !strconcat(OpcodeStr,
3639                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3640                    [(set VR128:$dst,
3641                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3642                                        imm:$src3)))]>, OpSize;
3643   }
3644 }
3645
3646 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3647
3648 let Constraints = "$src1 = $dst" in {
3649   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3650     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3651                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3652                    !strconcat(OpcodeStr,
3653                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3654                    [(set VR128:$dst,
3655                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3656     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3657                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3658                    !strconcat(OpcodeStr,
3659                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3660                    [(set VR128:$dst,
3661                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3662                                  imm:$src3))]>, OpSize;
3663   }
3664 }
3665
3666 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3667
3668 let Defs = [EFLAGS] in {
3669 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3670                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3671 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3672                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3673 }
3674
3675 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3676                        "movntdqa\t{$src, $dst|$dst, $src}",
3677                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
3678
3679 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3680 let Constraints = "$src1 = $dst" in {
3681   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3682                                 Intrinsic IntId128, bit Commutable = 0> {
3683     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3684                    (ins VR128:$src1, VR128:$src2),
3685                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3686                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3687                    OpSize {
3688       let isCommutable = Commutable;
3689     }
3690     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3691                    (ins VR128:$src1, i128mem:$src2),
3692                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3693                    [(set VR128:$dst,
3694                      (IntId128 VR128:$src1,
3695                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3696   }
3697 }
3698
3699 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3700
3701 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3702           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3703 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3704           (PCMPGTQrm VR128:$src1, addr:$src2)>;