lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 def SSE_DPPD_ITINS : OpndItins<
 155   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 156 >;
 157
 158 def SSE_DPPS_ITINS : OpndItins<
 159   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 160 >;
 161
 162 def DEFAULT_ITINS : OpndItins<
 163   IIC_ALU_NONMEM, IIC_ALU_MEM
 164 >;
 165
 166 def SSE_EXTRACT_ITINS : OpndItins<
 167   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 168 >;
 169
 170 def SSE_INSERT_ITINS : OpndItins<
 171   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 172 >;
 173
 174 def SSE_MPSADBW_ITINS : OpndItins<
 175   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 176 >;
 177
 178 def SSE_PMULLD_ITINS : OpndItins<
 179   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 180 >;
 181
 182 //===----------------------------------------------------------------------===//
 183 // SSE 1 & 2 Instructions Classes
 184 //===----------------------------------------------------------------------===//
 185
 186 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 187 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 188                            RegisterClass RC, X86MemOperand x86memop,
 189                            OpndItins itins,
 190                            bit Is2Addr = 1> {
 191   let isCommutable = 1 in {
 192     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 193        !if(Is2Addr,
 194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 196        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 197        Sched<[itins.Sched]>;
 198   }
 199   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 200        !if(Is2Addr,
 201            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 202            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 203        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 204        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 205 }
 206
 207 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 208 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 209                              string asm, string SSEVer, string FPSizeStr,
 210                              Operand memopr, ComplexPattern mem_cpat,
 211                              OpndItins itins,
 212                              bit Is2Addr = 1> {
 213 let isCodeGenOnly = 1 in {
 214   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 215        !if(Is2Addr,
 216            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        [(set RC:$dst, (!cast<Intrinsic>(
 219                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 220              RC:$src1, RC:$src2))], itins.rr>,
 221        Sched<[itins.Sched]>;
 222   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 223        !if(Is2Addr,
 224            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 225            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 226        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 227                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 228              RC:$src1, mem_cpat:$src2))], itins.rm>,
 229        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 230 }
 231 }
 232
 233 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 234 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 235                            RegisterClass RC, ValueType vt,
 236                            X86MemOperand x86memop, PatFrag mem_frag,
 237                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 238   let isCommutable = 1 in
 239     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 240        !if(Is2Addr,
 241            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 242            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 243        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 244        Sched<[itins.Sched]>;
 245   let mayLoad = 1 in
 246     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 247        !if(Is2Addr,
 248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 250        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 251           itins.rm, d>,
 252        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 253 }
 254
 255 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 256 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 257                                       string OpcodeStr, X86MemOperand x86memop,
 258                                       list<dag> pat_rr, list<dag> pat_rm,
 259                                       bit Is2Addr = 1> {
 260   let isCommutable = 1, hasSideEffects = 0 in
 261     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 262        !if(Is2Addr,
 263            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 264            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 265        pat_rr, NoItinerary, d>,
 266        Sched<[WriteVecLogic]>;
 267   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 268        !if(Is2Addr,
 269            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 270            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 271        pat_rm, NoItinerary, d>,
 272        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 273 }
 274
 275 //===----------------------------------------------------------------------===//
 276 //  Non-instruction patterns
 277 //===----------------------------------------------------------------------===//
 278
 279 // A vector extract of the first f32/f64 position is a subregister copy
 280 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 281           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 282 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 283           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 284
 285 // A 128-bit subvector extract from the first 256-bit vector position
 286 // is a subregister copy that needs no instruction.
 287 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 288           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 289 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 290           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 291
 292 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 293           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 294 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 295           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 296
 297 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 298           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 299 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 300           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 301
 302 // A 128-bit subvector insert to the first 256-bit vector position
 303 // is a subregister copy that needs no instruction.
 304 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 305 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 306           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 307 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 308           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 309 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 310           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 311 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 312           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 313 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 314           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 315 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 316           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 317 }
 318
 319 // Implicitly promote a 32-bit scalar to a vector.
 320 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 321           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 322 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 323           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 324 // Implicitly promote a 64-bit scalar to a vector.
 325 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 326           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 327 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 328           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 329
 330 // Bitcasts between 128-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasSSE2] in {
 333   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 334   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 335   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 336   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 337   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 338   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 339   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 340   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 341   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 342   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 343   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 344   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 345   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 346   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 347   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 348   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 349   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 350   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 351   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 352   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 353   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 354   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 355   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 356   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 357   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 358   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 359   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 360   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 361   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 362   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 363 }
 364
 365 // Bitcasts between 256-bit vector types. Return the original type since
 366 // no instruction is needed for the conversion
 367 let Predicates = [HasAVX] in {
 368   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 369   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 370   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 371   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 372   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 373   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 374   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 375   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 376   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 377   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 378   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 379   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 380   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 381   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 382   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 383   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 384   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 385   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 386   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 387   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 388   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 389   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 390   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 391   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 392   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 393   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 394   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 395   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 396   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 397   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 398 }
 399
 400 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 401 // This is expanded by ExpandPostRAPseudos.
 402 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 403     isPseudo = 1, SchedRW = [WriteZero] in {
 404   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 405                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 406   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 407                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411 // AVX & SSE - Zero/One Vectors
 412 //===----------------------------------------------------------------------===//
 413
 414 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 415 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 416 // swizzled by ExecutionDepsFix to pxor.
 417 // We set canFoldAsLoad because this can be converted to a constant-pool
 418 // load of an all-zeros value if folding it would be beneficial.
 419 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 420     isPseudo = 1, SchedRW = [WriteZero] in {
 421 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 422                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 423 }
 424
 425 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 426 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 427 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 428 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 429 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 430
 431
 432 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 433 // and doesn't need it because on sandy bridge the register is set to zero
 434 // at the rename stage without using any execution unit, so SET0PSY
 435 // and SET0PDY can be used for vector int instructions without penalty
 436 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 437     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 438 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 439                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 440 }
 441
 442 let Predicates = [HasAVX] in
 443   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 444
 445 let Predicates = [HasAVX2] in {
 446   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 447   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 448   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 449   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 450 }
 451
 452 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 453 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 454 let Predicates = [HasAVX1Only] in {
 455 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 456 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 457           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 458
 459 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 460 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 461           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 462
 463 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 464 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 465           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 466
 467 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 468 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 469           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 470 }
 471
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-ones value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 478   let Predicates = [HasAVX2] in
 479   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 480                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 481 }
 482
 483
 484 //===----------------------------------------------------------------------===//
 485 // SSE 1 & 2 - Move FP Scalar Instructions
 486 //
 487 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 488 // register copies because it's a partial register update; Register-to-register
 489 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 490 // that the insert be implementable in terms of a copy, and just mentioned, we
 491 // don't use movss/movsd for copies.
 492 //===----------------------------------------------------------------------===//
 493
 494 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 495                          X86MemOperand x86memop, string base_opc,
 496                          string asm_opr> {
 497   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 498               (ins VR128:$src1, RC:$src2),
 499               !strconcat(base_opc, asm_opr),
 500               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 501                                  (scalar_to_vector RC:$src2))))],
 502               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 503
 504   // For the disassembler
 505   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 506   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 507                   (ins VR128:$src1, RC:$src2),
 508                   !strconcat(base_opc, asm_opr),
 509                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 510 }
 511
 512 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 513                       X86MemOperand x86memop, string OpcodeStr> {
 514   // AVX
 515   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 516                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 517                               VEX_4V, VEX_LIG;
 518
 519   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 520                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 521                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 522                      VEX, VEX_LIG, Sched<[WriteStore]>;
 523   // SSE1 & 2
 524   let Constraints = "$src1 = $dst" in {
 525     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 526                               "\t{$src2, $dst|$dst, $src2}">;
 527   }
 528
 529   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 530                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 531                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 532                   Sched<[WriteStore]>;
 533 }
 534
 535 // Loading from memory automatically zeroing upper bits.
 536 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 537                          PatFrag mem_pat, string OpcodeStr> {
 538   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 539                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 540                      [(set RC:$dst, (mem_pat addr:$src))],
 541                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 542   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 543                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 544                      [(set RC:$dst, (mem_pat addr:$src))],
 545                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 546 }
 547
 548 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 549 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 550
 551 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 552   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 553
 554   let AddedComplexity = 20 in
 555     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 556 }
 557
 558 // Patterns
 559 let Predicates = [UseAVX] in {
 560   let AddedComplexity = 15 in {
 561   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 562   // MOVS{S,D} to the lower bits.
 563   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 564             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 565   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 566             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 567   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 568             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 569   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 570             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 571
 572   // Move low f32 and clear high bits.
 573   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 574             (SUBREG_TO_REG (i32 0),
 575              (VMOVSSrr (v4f32 (V_SET0)),
 576                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 577   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 578             (SUBREG_TO_REG (i32 0),
 579              (VMOVSSrr (v4i32 (V_SET0)),
 580                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 581   }
 582
 583   let AddedComplexity = 20 in {
 584   // MOVSSrm zeros the high parts of the register; represent this
 585   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 586   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 587             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 588   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 590   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 591             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 592
 593   // MOVSDrm zeros the high parts of the register; represent this
 594   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 595   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 596             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 597   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 598             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 599   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 600             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 601   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 602             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 603   def : Pat<(v2f64 (X86vzload addr:$src)),
 604             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 605
 606   // Represent the same patterns above but in the form they appear for
 607   // 256-bit types
 608   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 609                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 610             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 611   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 612                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 613             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 614   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 615                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 616             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 617   }
 618   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 619                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 620             (SUBREG_TO_REG (i32 0),
 621                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 622                            sub_xmm)>;
 623   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 624                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 625             (SUBREG_TO_REG (i64 0),
 626                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 627                            sub_xmm)>;
 628   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 629                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 630             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 631
 632   // Move low f64 and clear high bits.
 633   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 634             (SUBREG_TO_REG (i32 0),
 635              (VMOVSDrr (v2f64 (V_SET0)),
 636                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 637
 638   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 639             (SUBREG_TO_REG (i32 0),
 640              (VMOVSDrr (v2i64 (V_SET0)),
 641                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 642
 643   // Extract and store.
 644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 645                    addr:$dst),
 646             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 647   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 648                    addr:$dst),
 649             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 650
 651   // Shuffle with VMOVSS
 652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (VMOVSSrr (v4i32 VR128:$src1),
 654                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (VMOVSSrr (v4f32 VR128:$src1),
 657                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 658
 659   // 256-bit variants
 660   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 661             (SUBREG_TO_REG (i32 0),
 662               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 663                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 664               sub_xmm)>;
 665   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 666             (SUBREG_TO_REG (i32 0),
 667               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 668                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 669               sub_xmm)>;
 670
 671   // Shuffle with VMOVSD
 672   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 678   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 679             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 680
 681   // 256-bit variants
 682   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 683             (SUBREG_TO_REG (i32 0),
 684               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 685                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 686               sub_xmm)>;
 687   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 690                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 691               sub_xmm)>;
 692
 693
 694   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 695   // is during lowering, where it's not possible to recognize the fold cause
 696   // it has two uses through a bitcast. One use disappears at isel time and the
 697   // fold opportunity reappears.
 698   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 700   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 702   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 703             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 704   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 705             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 706 }
 707
 708 let Predicates = [UseSSE1] in {
 709   let AddedComplexity = 15 in {
 710   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 711   // MOVSS to the lower bits.
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 713             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 714   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 715             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 716   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 717             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 718   }
 719
 720   let AddedComplexity = 20 in {
 721   // MOVSSrm already zeros the high parts of the register.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 723             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 724   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 726   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 727             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 728   }
 729
 730   // Extract and store.
 731   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 732                    addr:$dst),
 733             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 734
 735   // Shuffle with MOVSS
 736   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 737             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 738   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 739             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 740 }
 741
 742 let Predicates = [UseSSE2] in {
 743   let AddedComplexity = 15 in {
 744   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 745   // MOVSD to the lower bits.
 746   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 747             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 748   }
 749
 750   let AddedComplexity = 20 in {
 751   // MOVSDrm already zeros the high parts of the register.
 752   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 753             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 754   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 755             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 756   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 757             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 758   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 759             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 760   def : Pat<(v2f64 (X86vzload addr:$src)),
 761             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 762   }
 763
 764   // Extract and store.
 765   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 766                    addr:$dst),
 767             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 768
 769   // Shuffle with MOVSD
 770   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 771             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 772   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 777             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 778
 779   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 780   // is during lowering, where it's not possible to recognize the fold cause
 781   // it has two uses through a bitcast. One use disappears at isel time and the
 782   // fold opportunity reappears.
 783   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 784             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 785   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 786             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 787   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 788             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 789   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 790             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 791 }
 792
 793 //===----------------------------------------------------------------------===//
 794 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 795 //===----------------------------------------------------------------------===//
 796
 797 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 798                             X86MemOperand x86memop, PatFrag ld_frag,
 799                             string asm, Domain d,
 800                             OpndItins itins,
 801                             bit IsReMaterializable = 1> {
 802 let neverHasSideEffects = 1 in
 803   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 804               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 805            Sched<[WriteMove]>;
 806 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 807   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 808               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 809                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 810            Sched<[WriteLoad]>;
 811 }
 812
 813 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 814                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 815                               TB, VEX;
 816 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 817                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 818                               PD, VEX;
 819 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 820                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 821                               TB, VEX;
 822 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 823                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 824                               PD, VEX;
 825
 826 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 827                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 828                               TB, VEX, VEX_L;
 829 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 830                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 831                               PD, VEX, VEX_L;
 832 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 833                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 834                               TB, VEX, VEX_L;
 835 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 836                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 837                               PD, VEX, VEX_L;
 838 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 839                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 840                               TB;
 841 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 842                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 843                               PD;
 844 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 845                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 846                               TB;
 847 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 848                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 849                               PD;
 850
 851 let SchedRW = [WriteStore] in {
 852 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 853                    "movaps\t{$src, $dst|$dst, $src}",
 854                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 855                    IIC_SSE_MOVA_P_MR>, VEX;
 856 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movapd\t{$src, $dst|$dst, $src}",
 858                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 859                    IIC_SSE_MOVA_P_MR>, VEX;
 860 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 861                    "movups\t{$src, $dst|$dst, $src}",
 862                    [(store (v4f32 VR128:$src), addr:$dst)],
 863                    IIC_SSE_MOVU_P_MR>, VEX;
 864 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 865                    "movupd\t{$src, $dst|$dst, $src}",
 866                    [(store (v2f64 VR128:$src), addr:$dst)],
 867                    IIC_SSE_MOVU_P_MR>, VEX;
 868 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 869                    "movaps\t{$src, $dst|$dst, $src}",
 870                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 871                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 872 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 873                    "movapd\t{$src, $dst|$dst, $src}",
 874                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 875                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 876 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 877                    "movups\t{$src, $dst|$dst, $src}",
 878                    [(store (v8f32 VR256:$src), addr:$dst)],
 879                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 880 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 881                    "movupd\t{$src, $dst|$dst, $src}",
 882                    [(store (v4f64 VR256:$src), addr:$dst)],
 883                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 884 } // SchedRW
 885
 886 // For disassembler
 887 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 888     SchedRW = [WriteMove] in {
 889   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 890                           (ins VR128:$src),
 891                           "movaps\t{$src, $dst|$dst, $src}", [],
 892                           IIC_SSE_MOVA_P_RR>, VEX;
 893   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 894                            (ins VR128:$src),
 895                            "movapd\t{$src, $dst|$dst, $src}", [],
 896                            IIC_SSE_MOVA_P_RR>, VEX;
 897   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 898                            (ins VR128:$src),
 899                            "movups\t{$src, $dst|$dst, $src}", [],
 900                            IIC_SSE_MOVU_P_RR>, VEX;
 901   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 902                            (ins VR128:$src),
 903                            "movupd\t{$src, $dst|$dst, $src}", [],
 904                            IIC_SSE_MOVU_P_RR>, VEX;
 905   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 906                             (ins VR256:$src),
 907                             "movaps\t{$src, $dst|$dst, $src}", [],
 908                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 909   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 910                             (ins VR256:$src),
 911                             "movapd\t{$src, $dst|$dst, $src}", [],
 912                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 913   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 914                             (ins VR256:$src),
 915                             "movups\t{$src, $dst|$dst, $src}", [],
 916                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 917   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 918                             (ins VR256:$src),
 919                             "movupd\t{$src, $dst|$dst, $src}", [],
 920                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 921 }
 922
 923 let Predicates = [HasAVX] in {
 924 def : Pat<(v8i32 (X86vzmovl
 925                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v4i64 (X86vzmovl
 928                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 def : Pat<(v8f32 (X86vzmovl
 931                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 932           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 933 def : Pat<(v4f64 (X86vzmovl
 934                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 935           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 936 }
 937
 938
 939 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 940           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 941 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 942           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 943
 944 let SchedRW = [WriteStore] in {
 945 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 946                    "movaps\t{$src, $dst|$dst, $src}",
 947                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 948                    IIC_SSE_MOVA_P_MR>;
 949 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 950                    "movapd\t{$src, $dst|$dst, $src}",
 951                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 952                    IIC_SSE_MOVA_P_MR>;
 953 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 954                    "movups\t{$src, $dst|$dst, $src}",
 955                    [(store (v4f32 VR128:$src), addr:$dst)],
 956                    IIC_SSE_MOVU_P_MR>;
 957 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 958                    "movupd\t{$src, $dst|$dst, $src}",
 959                    [(store (v2f64 VR128:$src), addr:$dst)],
 960                    IIC_SSE_MOVU_P_MR>;
 961 } // SchedRW
 962
 963 // For disassembler
 964 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 965     SchedRW = [WriteMove] in {
 966   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 967                          "movaps\t{$src, $dst|$dst, $src}", [],
 968                          IIC_SSE_MOVA_P_RR>;
 969   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 970                          "movapd\t{$src, $dst|$dst, $src}", [],
 971                          IIC_SSE_MOVA_P_RR>;
 972   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 973                          "movups\t{$src, $dst|$dst, $src}", [],
 974                          IIC_SSE_MOVU_P_RR>;
 975   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 976                          "movupd\t{$src, $dst|$dst, $src}", [],
 977                          IIC_SSE_MOVU_P_RR>;
 978 }
 979
 980 let Predicates = [HasAVX] in {
 981   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 982             (VMOVUPSmr addr:$dst, VR128:$src)>;
 983   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 984             (VMOVUPDmr addr:$dst, VR128:$src)>;
 985 }
 986
 987 let Predicates = [UseSSE1] in
 988   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 989             (MOVUPSmr addr:$dst, VR128:$src)>;
 990 let Predicates = [UseSSE2] in
 991   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 992             (MOVUPDmr addr:$dst, VR128:$src)>;
 993
 994 // Use vmovaps/vmovups for AVX integer load/store.
 995 let Predicates = [HasAVX] in {
 996   // 128-bit load/store
 997   def : Pat<(alignedloadv2i64 addr:$src),
 998             (VMOVAPSrm addr:$src)>;
 999   def : Pat<(loadv2i64 addr:$src),
1000             (VMOVUPSrm addr:$src)>;
1001
1002   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1003             (VMOVAPSmr addr:$dst, VR128:$src)>;
1004   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1005             (VMOVAPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1007             (VMOVAPSmr addr:$dst, VR128:$src)>;
1008   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1009             (VMOVAPSmr addr:$dst, VR128:$src)>;
1010   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1011             (VMOVUPSmr addr:$dst, VR128:$src)>;
1012   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1013             (VMOVUPSmr addr:$dst, VR128:$src)>;
1014   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1015             (VMOVUPSmr addr:$dst, VR128:$src)>;
1016   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1017             (VMOVUPSmr addr:$dst, VR128:$src)>;
1018
1019   // 256-bit load/store
1020   def : Pat<(alignedloadv4i64 addr:$src),
1021             (VMOVAPSYrm addr:$src)>;
1022   def : Pat<(loadv4i64 addr:$src),
1023             (VMOVUPSYrm addr:$src)>;
1024   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1025             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1026   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1027             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1028   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1029             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1030   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1031             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1032   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1033             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1034   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1035             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1036   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1037             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1038   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1039             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1040
1041   // Special patterns for storing subvector extracts of lower 128-bits
1042   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1043   def : Pat<(alignedstore (v2f64 (extract_subvector
1044                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1045             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1046   def : Pat<(alignedstore (v4f32 (extract_subvector
1047                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1048             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1049   def : Pat<(alignedstore (v2i64 (extract_subvector
1050                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1051             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1052   def : Pat<(alignedstore (v4i32 (extract_subvector
1053                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1054             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1055   def : Pat<(alignedstore (v8i16 (extract_subvector
1056                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1057             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1058   def : Pat<(alignedstore (v16i8 (extract_subvector
1059                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061
1062   def : Pat<(store (v2f64 (extract_subvector
1063                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1064             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1065   def : Pat<(store (v4f32 (extract_subvector
1066                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1067             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1068   def : Pat<(store (v2i64 (extract_subvector
1069                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1070             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1071   def : Pat<(store (v4i32 (extract_subvector
1072                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1073             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1074   def : Pat<(store (v8i16 (extract_subvector
1075                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1076             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1077   def : Pat<(store (v16i8 (extract_subvector
1078                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1079             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1080 }
1081
1082 // Use movaps / movups for SSE integer load / store (one byte shorter).
1083 // The instructions selected below are then converted to MOVDQA/MOVDQU
1084 // during the SSE domain pass.
1085 let Predicates = [UseSSE1] in {
1086   def : Pat<(alignedloadv2i64 addr:$src),
1087             (MOVAPSrm addr:$src)>;
1088   def : Pat<(loadv2i64 addr:$src),
1089             (MOVUPSrm addr:$src)>;
1090
1091   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1092             (MOVAPSmr addr:$dst, VR128:$src)>;
1093   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1094             (MOVAPSmr addr:$dst, VR128:$src)>;
1095   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1096             (MOVAPSmr addr:$dst, VR128:$src)>;
1097   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1098             (MOVAPSmr addr:$dst, VR128:$src)>;
1099   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1100             (MOVUPSmr addr:$dst, VR128:$src)>;
1101   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1102             (MOVUPSmr addr:$dst, VR128:$src)>;
1103   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1104             (MOVUPSmr addr:$dst, VR128:$src)>;
1105   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1106             (MOVUPSmr addr:$dst, VR128:$src)>;
1107 }
1108
1109 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1110 // bits are disregarded. FIXME: Set encoding to pseudo!
1111 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1112 let isCodeGenOnly = 1 in {
1113   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1114                          "movaps\t{$src, $dst|$dst, $src}",
1115                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1116                          IIC_SSE_MOVA_P_RM>, VEX;
1117   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1118                          "movapd\t{$src, $dst|$dst, $src}",
1119                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1120                          IIC_SSE_MOVA_P_RM>, VEX;
1121   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1122                        "movaps\t{$src, $dst|$dst, $src}",
1123                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1124                        IIC_SSE_MOVA_P_RM>;
1125   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1126                        "movapd\t{$src, $dst|$dst, $src}",
1127                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1128                        IIC_SSE_MOVA_P_RM>;
1129 }
1130 }
1131
1132 //===----------------------------------------------------------------------===//
1133 // SSE 1 & 2 - Move Low packed FP Instructions
1134 //===----------------------------------------------------------------------===//
1135
1136 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1137                                       string base_opc, string asm_opr,
1138                                       InstrItinClass itin> {
1139   def PSrm : PI<opc, MRMSrcMem,
1140          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1141          !strconcat(base_opc, "s", asm_opr),
1142      [(set VR128:$dst,
1143        (psnode VR128:$src1,
1144               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1145               itin, SSEPackedSingle>, TB,
1146      Sched<[WriteShuffleLd, ReadAfterLd]>;
1147
1148   def PDrm : PI<opc, MRMSrcMem,
1149          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1150          !strconcat(base_opc, "d", asm_opr),
1151      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1152                               (scalar_to_vector (loadf64 addr:$src2)))))],
1153               itin, SSEPackedDouble>, PD,
1154      Sched<[WriteShuffleLd, ReadAfterLd]>;
1155
1156 }
1157
1158 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1159                                  string base_opc, InstrItinClass itin> {
1160   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1161                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1162                                     itin>, VEX_4V;
1163
1164 let Constraints = "$src1 = $dst" in
1165   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1166                                     "\t{$src2, $dst|$dst, $src2}",
1167                                     itin>;
1168 }
1169
1170 let AddedComplexity = 20 in {
1171   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1172                                     IIC_SSE_MOV_LH>;
1173 }
1174
1175 let SchedRW = [WriteStore] in {
1176 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1177                    "movlps\t{$src, $dst|$dst, $src}",
1178                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1179                                  (iPTR 0))), addr:$dst)],
1180                                  IIC_SSE_MOV_LH>, VEX;
1181 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1182                    "movlpd\t{$src, $dst|$dst, $src}",
1183                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1184                                  (iPTR 0))), addr:$dst)],
1185                                  IIC_SSE_MOV_LH>, VEX;
1186 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1187                    "movlps\t{$src, $dst|$dst, $src}",
1188                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1189                                  (iPTR 0))), addr:$dst)],
1190                                  IIC_SSE_MOV_LH>;
1191 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1192                    "movlpd\t{$src, $dst|$dst, $src}",
1193                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1194                                  (iPTR 0))), addr:$dst)],
1195                                  IIC_SSE_MOV_LH>;
1196 } // SchedRW
1197
1198 let Predicates = [HasAVX] in {
1199   // Shuffle with VMOVLPS
1200   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1201             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1202   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1203             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1204
1205   // Shuffle with VMOVLPD
1206   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1207             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1208   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1209             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1210
1211   // Store patterns
1212   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1213                    addr:$src1),
1214             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1215   def : Pat<(store (v4i32 (X86Movlps
1216                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1217             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1218   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1219                    addr:$src1),
1220             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1221   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1222                    addr:$src1),
1223             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1224 }
1225
1226 let Predicates = [UseSSE1] in {
1227   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1228   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1229                                  (iPTR 0))), addr:$src1),
1230             (MOVLPSmr addr:$src1, VR128:$src2)>;
1231
1232   // Shuffle with MOVLPS
1233   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1234             (MOVLPSrm VR128:$src1, addr:$src2)>;
1235   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1236             (MOVLPSrm VR128:$src1, addr:$src2)>;
1237   def : Pat<(X86Movlps VR128:$src1,
1238                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1239             (MOVLPSrm VR128:$src1, addr:$src2)>;
1240
1241   // Store patterns
1242   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1243                                       addr:$src1),
1244             (MOVLPSmr addr:$src1, VR128:$src2)>;
1245   def : Pat<(store (v4i32 (X86Movlps
1246                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1247                               addr:$src1),
1248             (MOVLPSmr addr:$src1, VR128:$src2)>;
1249 }
1250
1251 let Predicates = [UseSSE2] in {
1252   // Shuffle with MOVLPD
1253   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1254             (MOVLPDrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1256             (MOVLPDrm VR128:$src1, addr:$src2)>;
1257
1258   // Store patterns
1259   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1260                            addr:$src1),
1261             (MOVLPDmr addr:$src1, VR128:$src2)>;
1262   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1263                            addr:$src1),
1264             (MOVLPDmr addr:$src1, VR128:$src2)>;
1265 }
1266
1267 //===----------------------------------------------------------------------===//
1268 // SSE 1 & 2 - Move Hi packed FP Instructions
1269 //===----------------------------------------------------------------------===//
1270
1271 let AddedComplexity = 20 in {
1272   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1273                                     IIC_SSE_MOV_LH>;
1274 }
1275
1276 let SchedRW = [WriteStore] in {
1277 // v2f64 extract element 1 is always custom lowered to unpack high to low
1278 // and extract element 0 so the non-store version isn't too horrible.
1279 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1280                    "movhps\t{$src, $dst|$dst, $src}",
1281                    [(store (f64 (vector_extract
1282                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1283                                             (bc_v2f64 (v4f32 VR128:$src))),
1284                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1285 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1286                    "movhpd\t{$src, $dst|$dst, $src}",
1287                    [(store (f64 (vector_extract
1288                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1289                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1290 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1291                    "movhps\t{$src, $dst|$dst, $src}",
1292                    [(store (f64 (vector_extract
1293                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1294                                             (bc_v2f64 (v4f32 VR128:$src))),
1295                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1296 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1297                    "movhpd\t{$src, $dst|$dst, $src}",
1298                    [(store (f64 (vector_extract
1299                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1300                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1301 } // SchedRW
1302
1303 let Predicates = [HasAVX] in {
1304   // VMOVHPS patterns
1305   def : Pat<(X86Movlhps VR128:$src1,
1306                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1307             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1308   def : Pat<(X86Movlhps VR128:$src1,
1309                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1310             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1311
1312   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1313   // is during lowering, where it's not possible to recognize the load fold
1314   // cause it has two uses through a bitcast. One use disappears at isel time
1315   // and the fold opportunity reappears.
1316   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1317                       (scalar_to_vector (loadf64 addr:$src2)))),
1318             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1319 }
1320
1321 let Predicates = [UseSSE1] in {
1322   // MOVHPS patterns
1323   def : Pat<(X86Movlhps VR128:$src1,
1324                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1325             (MOVHPSrm VR128:$src1, addr:$src2)>;
1326   def : Pat<(X86Movlhps VR128:$src1,
1327                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1328             (MOVHPSrm VR128:$src1, addr:$src2)>;
1329 }
1330
1331 let Predicates = [UseSSE2] in {
1332   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1333   // is during lowering, where it's not possible to recognize the load fold
1334   // cause it has two uses through a bitcast. One use disappears at isel time
1335   // and the fold opportunity reappears.
1336   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1337                       (scalar_to_vector (loadf64 addr:$src2)))),
1338             (MOVHPDrm VR128:$src1, addr:$src2)>;
1339 }
1340
1341 //===----------------------------------------------------------------------===//
1342 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1343 //===----------------------------------------------------------------------===//
1344
1345 let AddedComplexity = 20, Predicates = [UseAVX] in {
1346   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1347                                        (ins VR128:$src1, VR128:$src2),
1348                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1349                       [(set VR128:$dst,
1350                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1351                         IIC_SSE_MOV_LH>,
1352                       VEX_4V, Sched<[WriteShuffle]>;
1353   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1354                                        (ins VR128:$src1, VR128:$src2),
1355                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1356                       [(set VR128:$dst,
1357                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1358                         IIC_SSE_MOV_LH>,
1359                       VEX_4V, Sched<[WriteShuffle]>;
1360 }
1361 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1362   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1363                                        (ins VR128:$src1, VR128:$src2),
1364                       "movlhps\t{$src2, $dst|$dst, $src2}",
1365                       [(set VR128:$dst,
1366                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1367                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1368   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1369                                        (ins VR128:$src1, VR128:$src2),
1370                       "movhlps\t{$src2, $dst|$dst, $src2}",
1371                       [(set VR128:$dst,
1372                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1373                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1374 }
1375
1376 let Predicates = [UseAVX] in {
1377   // MOVLHPS patterns
1378   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1379             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1380   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1381             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1382
1383   // MOVHLPS patterns
1384   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1385             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1386 }
1387
1388 let Predicates = [UseSSE1] in {
1389   // MOVLHPS patterns
1390   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1391             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1392   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1393             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1394
1395   // MOVHLPS patterns
1396   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1397             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1398 }
1399
1400 //===----------------------------------------------------------------------===//
1401 // SSE 1 & 2 - Conversion Instructions
1402 //===----------------------------------------------------------------------===//
1403
1404 def SSE_CVT_PD : OpndItins<
1405   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1406 >;
1407
1408 let Sched = WriteCvtI2F in
1409 def SSE_CVT_PS : OpndItins<
1410   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1411 >;
1412
1413 let Sched = WriteCvtI2F in
1414 def SSE_CVT_Scalar : OpndItins<
1415   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1416 >;
1417
1418 let Sched = WriteCvtF2I in
1419 def SSE_CVT_SS2SI_32 : OpndItins<
1420   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1421 >;
1422
1423 let Sched = WriteCvtF2I in
1424 def SSE_CVT_SS2SI_64 : OpndItins<
1425   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1426 >;
1427
1428 let Sched = WriteCvtF2I in
1429 def SSE_CVT_SD2SI : OpndItins<
1430   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1431 >;
1432
1433 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1434                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1435                      string asm, OpndItins itins> {
1436   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1437                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1438                         itins.rr>, Sched<[itins.Sched]>;
1439   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1440                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1441                         itins.rm>, Sched<[itins.Sched.Folded]>;
1442 }
1443
1444 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1445                        X86MemOperand x86memop, string asm, Domain d,
1446                        OpndItins itins> {
1447 let neverHasSideEffects = 1 in {
1448   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1449              [], itins.rr, d>, Sched<[itins.Sched]>;
1450   let mayLoad = 1 in
1451   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1452              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1453 }
1454 }
1455
1456 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1457                           X86MemOperand x86memop, string asm> {
1458 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1459   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1460               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1461            Sched<[WriteCvtI2F]>;
1462   let mayLoad = 1 in
1463   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1464               (ins DstRC:$src1, x86memop:$src),
1465               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1466            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1467 } // neverHasSideEffects = 1
1468 }
1469
1470 let Predicates = [UseAVX] in {
1471 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1472                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1473                                 SSE_CVT_SS2SI_32>,
1474                                 XS, VEX, VEX_LIG;
1475 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1476                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1477                                 SSE_CVT_SS2SI_64>,
1478                                 XS, VEX, VEX_W, VEX_LIG;
1479 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1480                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1481                                 SSE_CVT_SD2SI>,
1482                                 XD, VEX, VEX_LIG;
1483 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1484                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1485                                 SSE_CVT_SD2SI>,
1486                                 XD, VEX, VEX_W, VEX_LIG;
1487
1488 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1489                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1490 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1491                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1492 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1493                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1494 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1495                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1496 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1497                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1498 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1499                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1500 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1501                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1502 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1503                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1504 }
1505 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1506 // register, but the same isn't true when only using memory operands,
1507 // provide other assembly "l" and "q" forms to address this explicitly
1508 // where appropriate to do so.
1509 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1510                                   XS, VEX_4V, VEX_LIG;
1511 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1512                                   XS, VEX_4V, VEX_W, VEX_LIG;
1513 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1514                                   XD, VEX_4V, VEX_LIG;
1515 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1516                                   XD, VEX_4V, VEX_W, VEX_LIG;
1517
1518 let Predicates = [UseAVX] in {
1519   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1520                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1521   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1522                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1523
1524   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1525             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1526   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1527             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1528   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1529             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1530   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1531             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1532
1533   def : Pat<(f32 (sint_to_fp GR32:$src)),
1534             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1535   def : Pat<(f32 (sint_to_fp GR64:$src)),
1536             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1537   def : Pat<(f64 (sint_to_fp GR32:$src)),
1538             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1539   def : Pat<(f64 (sint_to_fp GR64:$src)),
1540             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1541 }
1542
1543 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1544                       "cvttss2si\t{$src, $dst|$dst, $src}",
1545                       SSE_CVT_SS2SI_32>, XS;
1546 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1547                       "cvttss2si\t{$src, $dst|$dst, $src}",
1548                       SSE_CVT_SS2SI_64>, XS, REX_W;
1549 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1550                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1551                       SSE_CVT_SD2SI>, XD;
1552 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1553                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1554                       SSE_CVT_SD2SI>, XD, REX_W;
1555 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1556                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1557                       SSE_CVT_Scalar>, XS;
1558 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1559                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1560                       SSE_CVT_Scalar>, XS, REX_W;
1561 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1562                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1563                       SSE_CVT_Scalar>, XD;
1564 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1565                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1566                       SSE_CVT_Scalar>, XD, REX_W;
1567
1568 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1569                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1570 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1571                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1572 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1573                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1574 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1575                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1576 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1577                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1578 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1579                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1580 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1581                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1582 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1583                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1584
1585 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1586                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1587 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1588                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1589
1590 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1591 // and/or XMM operand(s).
1592
1593 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1594                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1595                          string asm, OpndItins itins> {
1596   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1598               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1599            Sched<[itins.Sched]>;
1600   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1601               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1602               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1603            Sched<[itins.Sched.Folded]>;
1604 }
1605
1606 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1607                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1608                     PatFrag ld_frag, string asm, OpndItins itins,
1609                     bit Is2Addr = 1> {
1610   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1611               !if(Is2Addr,
1612                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1613                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1614               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1615               itins.rr>, Sched<[itins.Sched]>;
1616   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1617               (ins DstRC:$src1, x86memop:$src2),
1618               !if(Is2Addr,
1619                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1620                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1621               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1622               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1623 }
1624
1625 let Predicates = [UseAVX] in {
1626 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1627                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1628                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1629 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1630                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1631                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1632 }
1633 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1634                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1635 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1636                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1637
1638
1639 let isCodeGenOnly = 1 in {
1640   let Predicates = [UseAVX] in {
1641   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1642             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1643             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1644   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1645             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1646             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1647             VEX_W;
1648   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1649             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1650             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1651   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1652             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1653             SSE_CVT_Scalar, 0>, XD,
1654             VEX_4V, VEX_W;
1655   }
1656   let Constraints = "$src1 = $dst" in {
1657     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1658                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1659                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1660     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1661                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1662                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1663     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1664                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1665                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1666     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1667                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1668                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1669   }
1670 } // isCodeGenOnly = 1
1671
1672 /// SSE 1 Only
1673
1674 // Aliases for intrinsics
1675 let isCodeGenOnly = 1 in {
1676 let Predicates = [UseAVX] in {
1677 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1678                                     ssmem, sse_load_f32, "cvttss2si",
1679                                     SSE_CVT_SS2SI_32>, XS, VEX;
1680 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1681                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1682                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1683                                    XS, VEX, VEX_W;
1684 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1685                                     sdmem, sse_load_f64, "cvttsd2si",
1686                                     SSE_CVT_SD2SI>, XD, VEX;
1687 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1688                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1689                                   "cvttsd2si", SSE_CVT_SD2SI>,
1690                                   XD, VEX, VEX_W;
1691 }
1692 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1693                                     ssmem, sse_load_f32, "cvttss2si",
1694                                     SSE_CVT_SS2SI_32>, XS;
1695 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1696                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1697                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1698 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1699                                     sdmem, sse_load_f64, "cvttsd2si",
1700                                     SSE_CVT_SD2SI>, XD;
1701 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1702                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1703                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1704 } // isCodeGenOnly = 1
1705
1706 let Predicates = [UseAVX] in {
1707 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1708                                   ssmem, sse_load_f32, "cvtss2si",
1709                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1710 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1711                                   ssmem, sse_load_f32, "cvtss2si",
1712                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1713 }
1714 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1715                                ssmem, sse_load_f32, "cvtss2si",
1716                                SSE_CVT_SS2SI_32>, XS;
1717 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1718                                  ssmem, sse_load_f32, "cvtss2si",
1719                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1720
1721 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1722                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1723                                SSEPackedSingle, SSE_CVT_PS>,
1724                                TB, VEX, Requires<[HasAVX]>;
1725 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1726                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1727                                SSEPackedSingle, SSE_CVT_PS>,
1728                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1729
1730 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1731                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1732                             SSEPackedSingle, SSE_CVT_PS>,
1733                             TB, Requires<[UseSSE2]>;
1734
1735 let Predicates = [UseAVX] in {
1736 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1737                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1738 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1739                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1740 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1741                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1742 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1743                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1744 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1745                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1746 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1747                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1748 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1749                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1750 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1751                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1752 }
1753
1754 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1755                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1756 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1757                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1758 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1759                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1760 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1761                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1762 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1763                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1764 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1765                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1766 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1767                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1768 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1769                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1770
1771 /// SSE 2 Only
1772
1773 // Convert scalar double to scalar single
1774 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1775 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1776                        (ins FR64:$src1, FR64:$src2),
1777                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1778                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1779                       Sched<[WriteCvtF2F]>;
1780 let mayLoad = 1 in
1781 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1782                        (ins FR64:$src1, f64mem:$src2),
1783                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1784                       [], IIC_SSE_CVT_Scalar_RM>,
1785                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1786                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1787 }
1788
1789 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1790           Requires<[UseAVX]>;
1791
1792 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1793                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1794                       [(set FR32:$dst, (fround FR64:$src))],
1795                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1796 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1797                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1798                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1799                       IIC_SSE_CVT_Scalar_RM>,
1800                       XD,
1801                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1802
1803 let isCodeGenOnly = 1 in {
1804 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1805                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1806                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1807                        [(set VR128:$dst,
1808                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1809                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1810                        Sched<[WriteCvtF2F]>;
1811 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1812                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1813                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1815                                           VR128:$src1, sse_load_f64:$src2))],
1816                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1817                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1818
1819 let Constraints = "$src1 = $dst" in {
1820 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1821                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1822                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1823                        [(set VR128:$dst,
1824                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1825                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1826                        Sched<[WriteCvtF2F]>;
1827 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1828                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1829                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1830                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1831                                           VR128:$src1, sse_load_f64:$src2))],
1832                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1833                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1834 }
1835 } // isCodeGenOnly = 1
1836
1837 // Convert scalar single to scalar double
1838 // SSE2 instructions with XS prefix
1839 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1840 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1841                     (ins FR32:$src1, FR32:$src2),
1842                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1843                     [], IIC_SSE_CVT_Scalar_RR>,
1844                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1845                     Sched<[WriteCvtF2F]>;
1846 let mayLoad = 1 in
1847 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1848                     (ins FR32:$src1, f32mem:$src2),
1849                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1850                     [], IIC_SSE_CVT_Scalar_RM>,
1851                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1852                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1853 }
1854
1855 def : Pat<(f64 (fextend FR32:$src)),
1856     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1857 def : Pat<(fextend (loadf32 addr:$src)),
1858     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1859
1860 def : Pat<(extloadf32 addr:$src),
1861     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1862     Requires<[UseAVX, OptForSize]>;
1863 def : Pat<(extloadf32 addr:$src),
1864     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1865     Requires<[UseAVX, OptForSpeed]>;
1866
1867 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1868                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1869                    [(set FR64:$dst, (fextend FR32:$src))],
1870                    IIC_SSE_CVT_Scalar_RR>, XS,
1871                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1872 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1873                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1874                    [(set FR64:$dst, (extloadf32 addr:$src))],
1875                    IIC_SSE_CVT_Scalar_RM>, XS,
1876                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1877
1878 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1879 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1880 // combine.
1881 // Since these loads aren't folded into the fextend, we have to match it
1882 // explicitly here.
1883 def : Pat<(fextend (loadf32 addr:$src)),
1884           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1885 def : Pat<(extloadf32 addr:$src),
1886           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1887
1888 let isCodeGenOnly = 1 in {
1889 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1890                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1891                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1892                     [(set VR128:$dst,
1893                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1894                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1895                     Sched<[WriteCvtF2F]>;
1896 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1897                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1898                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1899                     [(set VR128:$dst,
1900                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1901                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1902                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1903 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1904 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1905                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1906                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1907                     [(set VR128:$dst,
1908                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1909                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1910                     Sched<[WriteCvtF2F]>;
1911 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1912                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1913                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1914                     [(set VR128:$dst,
1915                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1916                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1917                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1918 }
1919 } // isCodeGenOnly = 1
1920
1921 // Convert packed single/double fp to doubleword
1922 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1923                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1924                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1925                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1926 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1927                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1928                        [(set VR128:$dst,
1929                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1930                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1931 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1932                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1933                         [(set VR256:$dst,
1934                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1935                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1936 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1937                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1938                         [(set VR256:$dst,
1939                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1940                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1941 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1942                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1943                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1944                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1945 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1946                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1947                      [(set VR128:$dst,
1948                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1949                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1950
1951
1952 // Convert Packed Double FP to Packed DW Integers
1953 let Predicates = [HasAVX] in {
1954 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1955 // register, but the same isn't true when using memory operands instead.
1956 // Provide other assembly rr and rm forms to address this explicitly.
1957 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1958                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1959                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1960                        VEX, Sched<[WriteCvtF2I]>;
1961
1962 // XMM only
1963 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1964                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1965 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1966                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1967                        [(set VR128:$dst,
1968                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
1969                        Sched<[WriteCvtF2ILd]>;
1970
1971 // YMM only
1972 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1973                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1974                        [(set VR128:$dst,
1975                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1976                        Sched<[WriteCvtF2I]>;
1977 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1978                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1979                        [(set VR128:$dst,
1980                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
1981                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1982 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1983                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1984 }
1985
1986 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1987                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1988                       [(set VR128:$dst,
1989                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1990                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1991 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1992                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1993                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1994                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1995
1996 // Convert with truncation packed single/double fp to doubleword
1997 // SSE2 packed instructions with XS prefix
1998 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2000                          [(set VR128:$dst,
2001                            (int_x86_sse2_cvttps2dq VR128:$src))],
2002                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2003 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2004                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2005                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2006                                             (loadv4f32 addr:$src)))],
2007                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2008 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2009                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2010                           [(set VR256:$dst,
2011                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2012                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2013 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2014                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2015                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2016                                              (loadv8f32 addr:$src)))],
2017                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2018                           Sched<[WriteCvtF2ILd]>;
2019
2020 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2021                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2022                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2023                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2024 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2025                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2026                        [(set VR128:$dst,
2027                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2028                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2029
2030 let Predicates = [HasAVX] in {
2031   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2032             (VCVTDQ2PSrr VR128:$src)>;
2033   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2034             (VCVTDQ2PSrm addr:$src)>;
2035
2036   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2037             (VCVTDQ2PSrr VR128:$src)>;
2038   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2039             (VCVTDQ2PSrm addr:$src)>;
2040
2041   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2042             (VCVTTPS2DQrr VR128:$src)>;
2043   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2044             (VCVTTPS2DQrm addr:$src)>;
2045
2046   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2047             (VCVTDQ2PSYrr VR256:$src)>;
2048   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2049             (VCVTDQ2PSYrm addr:$src)>;
2050
2051   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2052             (VCVTTPS2DQYrr VR256:$src)>;
2053   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2054             (VCVTTPS2DQYrm addr:$src)>;
2055 }
2056
2057 let Predicates = [UseSSE2] in {
2058   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2059             (CVTDQ2PSrr VR128:$src)>;
2060   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2061             (CVTDQ2PSrm addr:$src)>;
2062
2063   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2064             (CVTDQ2PSrr VR128:$src)>;
2065   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2066             (CVTDQ2PSrm addr:$src)>;
2067
2068   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2069             (CVTTPS2DQrr VR128:$src)>;
2070   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2071             (CVTTPS2DQrm addr:$src)>;
2072 }
2073
2074 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2075                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2076                         [(set VR128:$dst,
2077                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2078                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2079
2080 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2081 // register, but the same isn't true when using memory operands instead.
2082 // Provide other assembly rr and rm forms to address this explicitly.
2083
2084 // XMM only
2085 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2086                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2087 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2088                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2089                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2090                                             (loadv2f64 addr:$src)))],
2091                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2092
2093 // YMM only
2094 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2095                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2096                          [(set VR128:$dst,
2097                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2098                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2099 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2100                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2101                          [(set VR128:$dst,
2102                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2103                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2104 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2105                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2106
2107 let Predicates = [HasAVX] in {
2108   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2109             (VCVTTPD2DQYrr VR256:$src)>;
2110   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2111             (VCVTTPD2DQYrm addr:$src)>;
2112 } // Predicates = [HasAVX]
2113
2114 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2115                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2116                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2117                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2118 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2119                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2120                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2121                                         (memopv2f64 addr:$src)))],
2122                                         IIC_SSE_CVT_PD_RM>,
2123                       Sched<[WriteCvtF2ILd]>;
2124
2125 // Convert packed single to packed double
2126 let Predicates = [HasAVX] in {
2127                   // SSE2 instructions without OpSize prefix
2128 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2129                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2130                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2131                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2132 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2133                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2134                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2135                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2136 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2137                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2138                      [(set VR256:$dst,
2139                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2140                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2141 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2142                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2143                      [(set VR256:$dst,
2144                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2145                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2146 }
2147
2148 let Predicates = [UseSSE2] in {
2149 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2150                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2151                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2152                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2153 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2154                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2155                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2156                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2157 }
2158
2159 // Convert Packed DW Integers to Packed Double FP
2160 let Predicates = [HasAVX] in {
2161 let neverHasSideEffects = 1, mayLoad = 1 in
2162 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2163                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2164                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2165 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2166                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2167                      [(set VR128:$dst,
2168                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2169                    Sched<[WriteCvtI2F]>;
2170 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2171                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2172                      [(set VR256:$dst,
2173                        (int_x86_avx_cvtdq2_pd_256
2174                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2175                     Sched<[WriteCvtI2FLd]>;
2176 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2177                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2178                      [(set VR256:$dst,
2179                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2180                     Sched<[WriteCvtI2F]>;
2181 }
2182
2183 let neverHasSideEffects = 1, mayLoad = 1 in
2184 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2185                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2186                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2187 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2188                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2189                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2190                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2191
2192 // AVX 256-bit register conversion intrinsics
2193 let Predicates = [HasAVX] in {
2194   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2195             (VCVTDQ2PDYrr VR128:$src)>;
2196   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2197             (VCVTDQ2PDYrm addr:$src)>;
2198 } // Predicates = [HasAVX]
2199
2200 // Convert packed double to packed single
2201 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2202 // register, but the same isn't true when using memory operands instead.
2203 // Provide other assembly rr and rm forms to address this explicitly.
2204 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2205                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2206                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2207                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2208
2209 // XMM only
2210 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2211                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2212 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2213                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2214                         [(set VR128:$dst,
2215                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2216                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2217
2218 // YMM only
2219 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2220                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2221                         [(set VR128:$dst,
2222                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2223                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2224 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2225                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2226                         [(set VR128:$dst,
2227                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2228                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2229 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2230                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2231
2232 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2233                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2234                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2235                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2236 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2237                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2238                      [(set VR128:$dst,
2239                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2240                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2241
2242
2243 // AVX 256-bit register conversion intrinsics
2244 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2245 // whenever possible to avoid declaring two versions of each one.
2246 let Predicates = [HasAVX] in {
2247   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2248             (VCVTDQ2PSYrr VR256:$src)>;
2249   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2250             (VCVTDQ2PSYrm addr:$src)>;
2251
2252   // Match fround and fextend for 128/256-bit conversions
2253   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2254             (VCVTPD2PSrr VR128:$src)>;
2255   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2256             (VCVTPD2PSXrm addr:$src)>;
2257   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2258             (VCVTPD2PSYrr VR256:$src)>;
2259   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2260             (VCVTPD2PSYrm addr:$src)>;
2261
2262   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2263             (VCVTPS2PDrr VR128:$src)>;
2264   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2265             (VCVTPS2PDYrr VR128:$src)>;
2266   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2267             (VCVTPS2PDYrm addr:$src)>;
2268 }
2269
2270 let Predicates = [UseSSE2] in {
2271   // Match fround and fextend for 128 conversions
2272   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2273             (CVTPD2PSrr VR128:$src)>;
2274   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2275             (CVTPD2PSrm addr:$src)>;
2276
2277   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2278             (CVTPS2PDrr VR128:$src)>;
2279 }
2280
2281 //===----------------------------------------------------------------------===//
2282 // SSE 1 & 2 - Compare Instructions
2283 //===----------------------------------------------------------------------===//
2284
2285 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2286 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2287                             Operand CC, SDNode OpNode, ValueType VT,
2288                             PatFrag ld_frag, string asm, string asm_alt,
2289                             OpndItins itins> {
2290   def rr : SIi8<0xC2, MRMSrcReg,
2291                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2292                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2293                 itins.rr>, Sched<[itins.Sched]>;
2294   def rm : SIi8<0xC2, MRMSrcMem,
2295                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2296                 [(set RC:$dst, (OpNode (VT RC:$src1),
2297                                          (ld_frag addr:$src2), imm:$cc))],
2298                                          itins.rm>,
2299            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2300
2301   // Accept explicit immediate argument form instead of comparison code.
2302   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2303     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2304                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2305                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2306     let mayLoad = 1 in
2307     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2308                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2309                       IIC_SSE_ALU_F32S_RM>,
2310                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2311   }
2312 }
2313
2314 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2315                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2316                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2317                  SSE_ALU_F32S>,
2318                  XS, VEX_4V, VEX_LIG;
2319 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2320                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2321                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2322                  SSE_ALU_F32S>, // same latency as 32 bit compare
2323                  XD, VEX_4V, VEX_LIG;
2324
2325 let Constraints = "$src1 = $dst" in {
2326   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2327                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2328                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2329                   XS;
2330   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2331                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2332                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2333                   SSE_ALU_F64S>,
2334                   XD;
2335 }
2336
2337 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2338                          Intrinsic Int, string asm, OpndItins itins> {
2339   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2340                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2341                         [(set VR128:$dst, (Int VR128:$src1,
2342                                                VR128:$src, imm:$cc))],
2343                                                itins.rr>,
2344            Sched<[itins.Sched]>;
2345   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2346                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2347                         [(set VR128:$dst, (Int VR128:$src1,
2348                                                (load addr:$src), imm:$cc))],
2349                                                itins.rm>,
2350            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2351 }
2352
2353 let isCodeGenOnly = 1 in {
2354   // Aliases to match intrinsics which expect XMM operand(s).
2355   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2356                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2357                        SSE_ALU_F32S>,
2358                        XS, VEX_4V;
2359   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2360                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2361                        SSE_ALU_F32S>, // same latency as f32
2362                        XD, VEX_4V;
2363   let Constraints = "$src1 = $dst" in {
2364     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2365                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2366                          SSE_ALU_F32S>, XS;
2367     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2368                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2369                          SSE_ALU_F64S>,
2370                          XD;
2371 }
2372 }
2373
2374
2375 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2376 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2377                             ValueType vt, X86MemOperand x86memop,
2378                             PatFrag ld_frag, string OpcodeStr> {
2379   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2380                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2381                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2382                      IIC_SSE_COMIS_RR>,
2383           Sched<[WriteFAdd]>;
2384   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2385                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2386                      [(set EFLAGS, (OpNode (vt RC:$src1),
2387                                            (ld_frag addr:$src2)))],
2388                                            IIC_SSE_COMIS_RM>,
2389           Sched<[WriteFAddLd, ReadAfterLd]>;
2390 }
2391
2392 let Defs = [EFLAGS] in {
2393   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2394                                   "ucomiss">, TB, VEX, VEX_LIG;
2395   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2396                                   "ucomisd">, PD, VEX, VEX_LIG;
2397   let Pattern = []<dag> in {
2398     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2399                                     "comiss">, TB, VEX, VEX_LIG;
2400     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2401                                     "comisd">, PD, VEX, VEX_LIG;
2402   }
2403
2404   let isCodeGenOnly = 1 in {
2405     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2406                               load, "ucomiss">, TB, VEX;
2407     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2408                               load, "ucomisd">, PD, VEX;
2409
2410     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2411                               load, "comiss">, TB, VEX;
2412     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2413                               load, "comisd">, PD, VEX;
2414   }
2415   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2416                                   "ucomiss">, TB;
2417   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2418                                   "ucomisd">, PD;
2419
2420   let Pattern = []<dag> in {
2421     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2422                                     "comiss">, TB;
2423     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2424                                     "comisd">, PD;
2425   }
2426
2427   let isCodeGenOnly = 1 in {
2428     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2429                                 load, "ucomiss">, TB;
2430     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2431                                 load, "ucomisd">, PD;
2432
2433     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2434                                     "comiss">, TB;
2435     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2436                                     "comisd">, PD;
2437   }
2438 } // Defs = [EFLAGS]
2439
2440 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2441 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2442                             Operand CC, Intrinsic Int, string asm,
2443                             string asm_alt, Domain d,
2444                             OpndItins itins = SSE_ALU_F32P> {
2445   def rri : PIi8<0xC2, MRMSrcReg,
2446              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2447              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2448              itins.rr, d>,
2449             Sched<[WriteFAdd]>;
2450   def rmi : PIi8<0xC2, MRMSrcMem,
2451              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2452              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2453              itins.rm, d>,
2454             Sched<[WriteFAddLd, ReadAfterLd]>;
2455
2456   // Accept explicit immediate argument form instead of comparison code.
2457   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2458     def rri_alt : PIi8<0xC2, MRMSrcReg,
2459                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2460                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2461     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2462                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2463                asm_alt, [], itins.rm, d>,
2464                Sched<[WriteFAddLd, ReadAfterLd]>;
2465   }
2466 }
2467
2468 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2469                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2470                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2471                SSEPackedSingle>, TB, VEX_4V;
2472 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2473                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2474                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2475                SSEPackedDouble>, PD, VEX_4V;
2476 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2477                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2478                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2479                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2480 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2481                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2482                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2483                SSEPackedDouble>, PD, VEX_4V, VEX_L;
2484 let Constraints = "$src1 = $dst" in {
2485   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2486                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2487                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2488                  SSEPackedSingle, SSE_ALU_F32P>, TB;
2489   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2490                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2491                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2492                  SSEPackedDouble, SSE_ALU_F64P>, PD;
2493 }
2494
2495 let Predicates = [HasAVX] in {
2496 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2497           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2498 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2499           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2500 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2501           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2502 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2503           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2504
2505 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2506           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2507 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2508           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2509 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2510           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2511 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2512           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2513 }
2514
2515 let Predicates = [UseSSE1] in {
2516 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2517           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2518 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2519           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2520 }
2521
2522 let Predicates = [UseSSE2] in {
2523 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2524           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2525 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2526           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2527 }
2528
2529 //===----------------------------------------------------------------------===//
2530 // SSE 1 & 2 - Shuffle Instructions
2531 //===----------------------------------------------------------------------===//
2532
2533 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2534 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2535                          ValueType vt, string asm, PatFrag mem_frag,
2536                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2537   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2538                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2539                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2540                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2541             Sched<[WriteShuffleLd, ReadAfterLd]>;
2542   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2543     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2544                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2545                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2546                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2547               Sched<[WriteShuffle]>;
2548 }
2549
2550 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2551            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2552            loadv4f32, SSEPackedSingle>, TB, VEX_4V;
2553 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2554            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2555            loadv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2556 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2557            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2558            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2559 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2560            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2561            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2562
2563 let Constraints = "$src1 = $dst" in {
2564   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2565                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2566                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>, TB;
2567   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2568                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2569                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>, PD;
2570 }
2571
2572 let Predicates = [HasAVX] in {
2573   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2574                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2575             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2576   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2577             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2578
2579   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2580                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2581             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2582   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2583             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2584
2585   // 256-bit patterns
2586   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2587             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2588   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2589                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2590             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2591
2592   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2593             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2594   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2595                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2596             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2597 }
2598
2599 let Predicates = [UseSSE1] in {
2600   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2601                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2602             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2603   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2604             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2605 }
2606
2607 let Predicates = [UseSSE2] in {
2608   // Generic SHUFPD patterns
2609   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2610                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2611             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2612   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2613             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2614 }
2615
2616 //===----------------------------------------------------------------------===//
2617 // SSE 1 & 2 - Unpack Instructions
2618 //===----------------------------------------------------------------------===//
2619
2620 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2621 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2622                                    PatFrag mem_frag, RegisterClass RC,
2623                                    X86MemOperand x86memop, string asm,
2624                                    Domain d> {
2625     def rr : PI<opc, MRMSrcReg,
2626                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2627                 asm, [(set RC:$dst,
2628                            (vt (OpNode RC:$src1, RC:$src2)))],
2629                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2630     def rm : PI<opc, MRMSrcMem,
2631                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2632                 asm, [(set RC:$dst,
2633                            (vt (OpNode RC:$src1,
2634                                        (mem_frag addr:$src2))))],
2635                                        IIC_SSE_UNPCK, d>,
2636              Sched<[WriteShuffleLd, ReadAfterLd]>;
2637 }
2638
2639 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2640       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2641                      SSEPackedSingle>, TB, VEX_4V;
2642 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2643       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2644                      SSEPackedDouble>, PD, VEX_4V;
2645 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2646       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                      SSEPackedSingle>, TB, VEX_4V;
2648 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2649       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2650                      SSEPackedDouble>, PD, VEX_4V;
2651
2652 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2653       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2654                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2655 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2656       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2657                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2658 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2659       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2660                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2661 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2662       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2663                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2664
2665 let Constraints = "$src1 = $dst" in {
2666   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2667         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2668                        SSEPackedSingle>, TB;
2669   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2670         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2671                        SSEPackedDouble>, PD;
2672   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2673         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2674                        SSEPackedSingle>, TB;
2675   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2676         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2677                        SSEPackedDouble>, PD;
2678 } // Constraints = "$src1 = $dst"
2679
2680 let Predicates = [HasAVX1Only] in {
2681   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2682             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2683   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2684             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2685   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2686             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2687   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2688             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2689
2690   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2691             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2692   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2693             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2694   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2695             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2696   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2697             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2698 }
2699
2700 let Predicates = [HasAVX] in {
2701   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2702   // problem is during lowering, where it's not possible to recognize the load
2703   // fold cause it has two uses through a bitcast. One use disappears at isel
2704   // time and the fold opportunity reappears.
2705   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2706             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2707 }
2708
2709 let Predicates = [UseSSE2] in {
2710   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2711   // problem is during lowering, where it's not possible to recognize the load
2712   // fold cause it has two uses through a bitcast. One use disappears at isel
2713   // time and the fold opportunity reappears.
2714   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2715             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2716 }
2717
2718 //===----------------------------------------------------------------------===//
2719 // SSE 1 & 2 - Extract Floating-Point Sign mask
2720 //===----------------------------------------------------------------------===//
2721
2722 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2723 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2724                                 Domain d> {
2725   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2726               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2727               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2728               Sched<[WriteVecLogic]>;
2729 }
2730
2731 let Predicates = [HasAVX] in {
2732   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2733                                         "movmskps", SSEPackedSingle>, TB, VEX;
2734   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2735                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2736   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2737                                         "movmskps", SSEPackedSingle>, TB,
2738                                         VEX, VEX_L;
2739   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2740                                         "movmskpd", SSEPackedDouble>, PD,
2741                                         VEX, VEX_L;
2742
2743   def : Pat<(i32 (X86fgetsign FR32:$src)),
2744             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2745   def : Pat<(i64 (X86fgetsign FR32:$src)),
2746             (SUBREG_TO_REG (i64 0),
2747              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2748   def : Pat<(i32 (X86fgetsign FR64:$src)),
2749             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2750   def : Pat<(i64 (X86fgetsign FR64:$src)),
2751             (SUBREG_TO_REG (i64 0),
2752              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2753 }
2754
2755 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2756                                      SSEPackedSingle>, TB;
2757 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2758                                      SSEPackedDouble>, PD;
2759
2760 def : Pat<(i32 (X86fgetsign FR32:$src)),
2761           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2762       Requires<[UseSSE1]>;
2763 def : Pat<(i64 (X86fgetsign FR32:$src)),
2764           (SUBREG_TO_REG (i64 0),
2765            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2766       Requires<[UseSSE1]>;
2767 def : Pat<(i32 (X86fgetsign FR64:$src)),
2768           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2769       Requires<[UseSSE2]>;
2770 def : Pat<(i64 (X86fgetsign FR64:$src)),
2771           (SUBREG_TO_REG (i64 0),
2772            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2773       Requires<[UseSSE2]>;
2774
2775 //===---------------------------------------------------------------------===//
2776 // SSE2 - Packed Integer Logical Instructions
2777 //===---------------------------------------------------------------------===//
2778
2779 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2780
2781 /// PDI_binop_rm - Simple SSE2 binary operator.
2782 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2783                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2784                         X86MemOperand x86memop, OpndItins itins,
2785                         bit IsCommutable, bit Is2Addr> {
2786   let isCommutable = IsCommutable in
2787   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2788        (ins RC:$src1, RC:$src2),
2789        !if(Is2Addr,
2790            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2791            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2792        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2793        Sched<[itins.Sched]>;
2794   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2795        (ins RC:$src1, x86memop:$src2),
2796        !if(Is2Addr,
2797            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2798            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2799        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2800                                      (bitconvert (memop_frag addr:$src2)))))],
2801                                      itins.rm>,
2802        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2803 }
2804 } // ExeDomain = SSEPackedInt
2805
2806 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2807                          ValueType OpVT128, ValueType OpVT256,
2808                          OpndItins itins, bit IsCommutable = 0> {
2809 let Predicates = [HasAVX] in
2810   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2811                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2812
2813 let Constraints = "$src1 = $dst" in
2814   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2815                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2816
2817 let Predicates = [HasAVX2] in
2818   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2819                                OpVT256, VR256, loadv4i64, i256mem, itins,
2820                                IsCommutable, 0>, VEX_4V, VEX_L;
2821 }
2822
2823 // These are ordered here for pattern ordering requirements with the fp versions
2824
2825 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2826 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2827 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2828 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2829                            SSE_BIT_ITINS_P, 0>;
2830
2831 //===----------------------------------------------------------------------===//
2832 // SSE 1 & 2 - Logical Instructions
2833 //===----------------------------------------------------------------------===//
2834
2835 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2836 ///
2837 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2838                                        SDNode OpNode, OpndItins itins> {
2839   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2840               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2841               TB, VEX_4V;
2842
2843   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2844         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2845         PD, VEX_4V;
2846
2847   let Constraints = "$src1 = $dst" in {
2848     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2849                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2850                 TB;
2851
2852     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2853                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2854                 PD;
2855   }
2856 }
2857
2858 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2859 let isCodeGenOnly = 1 in {
2860   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2861                 SSE_BIT_ITINS_P>;
2862   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2863                 SSE_BIT_ITINS_P>;
2864   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2865                 SSE_BIT_ITINS_P>;
2866
2867   let isCommutable = 0 in
2868     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2869                   SSE_BIT_ITINS_P>;
2870 }
2871
2872 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2873 ///
2874 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2875                                    SDNode OpNode> {
2876   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2877         !strconcat(OpcodeStr, "ps"), f256mem,
2878         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2879         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2880                            (loadv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2881
2882   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2883         !strconcat(OpcodeStr, "pd"), f256mem,
2884         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2885                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2886         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2887                                   (loadv4i64 addr:$src2)))], 0>,
2888                                   PD, VEX_4V, VEX_L;
2889
2890   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2891   // are all promoted to v2i64, and the patterns are covered by the int
2892   // version. This is needed in SSE only, because v2i64 isn't supported on
2893   // SSE1, but only on SSE2.
2894   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2895        !strconcat(OpcodeStr, "ps"), f128mem, [],
2896        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2897                                  (loadv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2898
2899   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2900        !strconcat(OpcodeStr, "pd"), f128mem,
2901        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2902                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2903        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2904                                  (loadv2i64 addr:$src2)))], 0>,
2905                                                  PD, VEX_4V;
2906
2907   let Constraints = "$src1 = $dst" in {
2908     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2909          !strconcat(OpcodeStr, "ps"), f128mem,
2910          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2911          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2912                                    (memopv2i64 addr:$src2)))]>, TB;
2913
2914     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2915          !strconcat(OpcodeStr, "pd"), f128mem,
2916          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2917                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2918          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2919                                    (memopv2i64 addr:$src2)))]>, PD;
2920   }
2921 }
2922
2923 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2924 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2925 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2926 let isCommutable = 0 in
2927   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2928
2929 //===----------------------------------------------------------------------===//
2930 // SSE 1 & 2 - Arithmetic Instructions
2931 //===----------------------------------------------------------------------===//
2932
2933 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2934 /// vector forms.
2935 ///
2936 /// In addition, we also have a special variant of the scalar form here to
2937 /// represent the associated intrinsic operation.  This form is unlike the
2938 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2939 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2940 ///
2941 /// These three forms can each be reg+reg or reg+mem.
2942 ///
2943
2944 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2945 /// classes below
2946 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2947                                   SDNode OpNode, SizeItins itins> {
2948   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2949                                VR128, v4f32, f128mem, loadv4f32,
2950                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2951   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2952                                VR128, v2f64, f128mem, loadv2f64,
2953                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
2954
2955   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2956                         OpNode, VR256, v8f32, f256mem, loadv8f32,
2957                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2958   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2959                         OpNode, VR256, v4f64, f256mem, loadv4f64,
2960                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
2961
2962   let Constraints = "$src1 = $dst" in {
2963     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2964                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2965                               itins.s>, TB;
2966     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2967                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2968                               itins.d>, PD;
2969   }
2970 }
2971
2972 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2973                                   SizeItins itins> {
2974   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2975                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2976   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2977                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2978
2979   let Constraints = "$src1 = $dst" in {
2980     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2981                               OpNode, FR32, f32mem, itins.s>, XS;
2982     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2983                               OpNode, FR64, f64mem, itins.d>, XD;
2984   }
2985 }
2986
2987 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2988                                       SizeItins itins> {
2989   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2990                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2991                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2992   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2993                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2994                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2995
2996   let Constraints = "$src1 = $dst" in {
2997     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2998                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2999                    itins.s>, XS;
3000     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3001                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3002                    itins.d>, XD;
3003   }
3004 }
3005
3006 // Binary Arithmetic instructions
3007 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3008            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3009            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3010 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3011            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3012            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3013 let isCommutable = 0 in {
3014   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3015              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3016              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3017   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3018              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3019              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3020   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3021              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3022              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3023   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3024              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3025              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3026 }
3027
3028 let isCodeGenOnly = 1 in {
3029   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3030              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3031   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3032              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3033 }
3034
3035 // Patterns used to select SSE scalar fp arithmetic instructions from
3036 // a scalar fp operation followed by a blend.
3037 //
3038 // These patterns know, for example, how to select an ADDSS from a
3039 // float add plus vector insert.
3040 //
3041 // The effect is that the backend no longer emits unnecessary vector
3042 // insert instructions immediately after SSE scalar fp instructions
3043 // like addss or mulss.
3044 //
3045 // For example, given the following code:
3046 //   __m128 foo(__m128 A, __m128 B) {
3047 //     A[0] += B[0];
3048 //     return A;
3049 //   }
3050 //
3051 // previously we generated:
3052 //   addss %xmm0, %xmm1
3053 //   movss %xmm1, %xmm0
3054 //
3055 // we now generate:
3056 //   addss %xmm1, %xmm0
3057
3058 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3059                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3060                     FR32:$src))))),
3061           (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3062 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3063                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3064                     FR32:$src))))),
3065           (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3066 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3067                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3068                     FR32:$src))))),
3069           (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3070 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3071                     (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3072                     FR32:$src))))),
3073           (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3074
3075 let Predicates = [HasSSE2] in {
3076   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3077
3078   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3079                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3080                       FR64:$src))))),
3081             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3082   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3083                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3084                       FR64:$src))))),
3085             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3086   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3087                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3088                       FR64:$src))))),
3089             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3090   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3091                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3092                       FR64:$src))))),
3093             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3094 }
3095
3096 let Predicates = [UseSSE41] in {
3097   // If the subtarget has SSE4.1 but not AVX, the vector insert
3098   // instruction is lowered into a X86insrtps rather than a X86Movss.
3099   // When selecting SSE scalar single-precision fp arithmetic instructions,
3100   // make sure that we correctly match the X86insrtps.
3101
3102   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3103                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3104                     FR32:$src))), (iPTR 0))),
3105             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3106   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3107                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3108                     FR32:$src))), (iPTR 0))),
3109             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3110   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3111                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3112                     FR32:$src))), (iPTR 0))),
3113             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3114   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3115                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3116                     FR32:$src))), (iPTR 0))),
3117             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3118 }
3119
3120 let AddedComplexity = 20, Predicates = [HasAVX] in {
3121   // The following patterns select AVX Scalar single/double precision fp
3122   // arithmetic instructions.
3123   // The 'AddedComplexity' is required to give them higher priority over
3124   // the equivalent SSE/SSE2 patterns.
3125
3126   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3127                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3128                       FR64:$src))))),
3129             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3130   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3131                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3132                       FR64:$src))))),
3133             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3134   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3135                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3136                       FR64:$src))))),
3137             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3138   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3139                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3140                       FR64:$src))))),
3141             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3142   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3143                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3144                        FR32:$src))), (iPTR 0))),
3145             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3146   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3147                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3148                        FR32:$src))), (iPTR 0))),
3149             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3150   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3151                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3152                        FR32:$src))), (iPTR 0))),
3153             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3154   def : Pat<(v4f32 (X86insrtps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3155                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3156                        FR32:$src))), (iPTR 0))),
3157             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3158 }
3159
3160 // Patterns used to select SSE scalar fp arithmetic instructions from
3161 // a vector packed single/double fp operation followed by a vector insert.
3162 //
3163 // The effect is that the backend converts the packed fp instruction
3164 // followed by a vector insert into a single SSE scalar fp instruction.
3165 //
3166 // For example, given the following code:
3167 //   __m128 foo(__m128 A, __m128 B) {
3168 //     __m128 C = A + B;
3169 //     return (__m128) {c[0], a[1], a[2], a[3]};
3170 //   }
3171 //
3172 // previously we generated:
3173 //   addps %xmm0, %xmm1
3174 //   movss %xmm1, %xmm0
3175 //
3176 // we now generate:
3177 //   addss %xmm1, %xmm0
3178
3179 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3180                  (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3181           (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3182 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3183                  (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3184           (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3185 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3186                  (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3187           (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3188 def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3189                  (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3190           (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3191
3192 let Predicates = [HasSSE2] in {
3193   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3194   // from a packed double-precision fp instruction plus movsd.
3195
3196   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3197                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3198             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3199   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3200                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3201             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3202   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3203                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3204             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3205   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3206                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3207             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3208 }
3209
3210 let AddedComplexity = 20, Predicates = [HasAVX] in {
3211   // The following patterns select AVX Scalar single/double precision fp
3212   // arithmetic instructions from a packed single precision fp instruction
3213   // plus movss/movsd.
3214   // The 'AddedComplexity' is required to give them higher priority over
3215   // the equivalent SSE/SSE2 patterns.
3216
3217   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3218                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3219             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3220   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3221                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3222             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3223   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3224                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3225             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3226   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3227                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3228             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3229   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3230                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3231             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3232   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3233                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3234             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3235   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3236                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3237             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3238   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3239                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3240             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3241 }
3242
3243 /// Unop Arithmetic
3244 /// In addition, we also have a special variant of the scalar form here to
3245 /// represent the associated intrinsic operation.  This form is unlike the
3246 /// plain scalar form, in that it takes an entire vector (instead of a
3247 /// scalar) and leaves the top elements undefined.
3248 ///
3249 /// And, we have a special variant form for a full-vector intrinsic form.
3250
3251 let Sched = WriteFSqrt in {
3252 def SSE_SQRTPS : OpndItins<
3253   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3254 >;
3255
3256 def SSE_SQRTSS : OpndItins<
3257   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3258 >;
3259
3260 def SSE_SQRTPD : OpndItins<
3261   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3262 >;
3263
3264 def SSE_SQRTSD : OpndItins<
3265   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3266 >;
3267 }
3268
3269 let Sched = WriteFRcp in {
3270 def SSE_RCPP : OpndItins<
3271   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3272 >;
3273
3274 def SSE_RCPS : OpndItins<
3275   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3276 >;
3277 }
3278
3279 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3280 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3281                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3282 let Predicates = [HasAVX], hasSideEffects = 0 in {
3283   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3284                       (ins FR32:$src1, FR32:$src2),
3285                       !strconcat("v", OpcodeStr,
3286                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3287                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3288   let mayLoad = 1 in {
3289   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3290                       (ins FR32:$src1,f32mem:$src2),
3291                       !strconcat("v", OpcodeStr,
3292                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3293                       []>, VEX_4V, VEX_LIG,
3294                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3295   let isCodeGenOnly = 1 in
3296   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3297                       (ins VR128:$src1, ssmem:$src2),
3298                       !strconcat("v", OpcodeStr,
3299                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3300                       []>, VEX_4V, VEX_LIG,
3301                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3302   }
3303 }
3304
3305   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3306                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3307                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3308   // For scalar unary operations, fold a load into the operation
3309   // only in OptForSize mode. It eliminates an instruction, but it also
3310   // eliminates a whole-register clobber (the load), so it introduces a
3311   // partial register update condition.
3312   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3313                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3314                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3315             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3316 let isCodeGenOnly = 1 in {
3317   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3318                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3319                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3320                 Sched<[itins.Sched]>;
3321   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3322                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3323                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3324                 Sched<[itins.Sched.Folded]>;
3325 }
3326 }
3327
3328 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3329 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3330                            OpndItins itins> {
3331 let Predicates = [HasAVX], hasSideEffects = 0 in {
3332   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3333                        (ins FR32:$src1, FR32:$src2),
3334                        !strconcat("v", OpcodeStr,
3335                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3336                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3337   let mayLoad = 1 in {
3338   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3339                       (ins FR32:$src1,f32mem:$src2),
3340                       !strconcat("v", OpcodeStr,
3341                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3342                       []>, VEX_4V, VEX_LIG,
3343                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3344   let isCodeGenOnly = 1 in
3345   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3346                       (ins VR128:$src1, ssmem:$src2),
3347                       !strconcat("v", OpcodeStr,
3348                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3349                       []>, VEX_4V, VEX_LIG,
3350                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3351   }
3352 }
3353
3354   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3355                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3356                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3357   // For scalar unary operations, fold a load into the operation
3358   // only in OptForSize mode. It eliminates an instruction, but it also
3359   // eliminates a whole-register clobber (the load), so it introduces a
3360   // partial register update condition.
3361   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3362                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3363                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3364             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3365   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3366     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3367                       (ins VR128:$src1, VR128:$src2),
3368                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3369                       [], itins.rr>, Sched<[itins.Sched]>;
3370     let mayLoad = 1, hasSideEffects = 0 in
3371     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3372                       (ins VR128:$src1, ssmem:$src2),
3373                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3374                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3375   }
3376 }
3377
3378 /// sse1_fp_unop_p - SSE1 unops in packed form.
3379 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3380                           OpndItins itins> {
3381 let Predicates = [HasAVX] in {
3382   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3383                        !strconcat("v", OpcodeStr,
3384                                   "ps\t{$src, $dst|$dst, $src}"),
3385                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3386                        itins.rr>, VEX, Sched<[itins.Sched]>;
3387   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3388                        !strconcat("v", OpcodeStr,
3389                                   "ps\t{$src, $dst|$dst, $src}"),
3390                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3391                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3392   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3393                         !strconcat("v", OpcodeStr,
3394                                    "ps\t{$src, $dst|$dst, $src}"),
3395                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3396                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3397   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3398                         !strconcat("v", OpcodeStr,
3399                                    "ps\t{$src, $dst|$dst, $src}"),
3400                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3401                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3402 }
3403
3404   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3405                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3406                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3407             Sched<[itins.Sched]>;
3408   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3409                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3410                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3411             Sched<[itins.Sched.Folded]>;
3412 }
3413
3414 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3415 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3416                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3417                               OpndItins itins> {
3418 let isCodeGenOnly = 1 in {
3419 let Predicates = [HasAVX] in {
3420   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3421                            !strconcat("v", OpcodeStr,
3422                                       "ps\t{$src, $dst|$dst, $src}"),
3423                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3424                            itins.rr>, VEX, Sched<[itins.Sched]>;
3425   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3426                           !strconcat("v", OpcodeStr,
3427                           "ps\t{$src, $dst|$dst, $src}"),
3428                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3429                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3430   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3431                             !strconcat("v", OpcodeStr,
3432                                        "ps\t{$src, $dst|$dst, $src}"),
3433                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3434                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3435   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3436                           (ins f256mem:$src),
3437                           !strconcat("v", OpcodeStr,
3438                                     "ps\t{$src, $dst|$dst, $src}"),
3439                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3440                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3441 }
3442
3443   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3444                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3445                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3446                     itins.rr>, Sched<[itins.Sched]>;
3447   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3448                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3449                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3450                     itins.rm>, Sched<[itins.Sched.Folded]>;
3451 } // isCodeGenOnly = 1
3452 }
3453
3454 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3455 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3456                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3457 let Predicates = [HasAVX], hasSideEffects = 0 in {
3458   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3459                       (ins FR64:$src1, FR64:$src2),
3460                       !strconcat("v", OpcodeStr,
3461                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3462                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3463   let mayLoad = 1 in {
3464   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3465                       (ins FR64:$src1,f64mem:$src2),
3466                       !strconcat("v", OpcodeStr,
3467                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3468                       []>, VEX_4V, VEX_LIG,
3469                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3470   let isCodeGenOnly = 1 in
3471   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3472                       (ins VR128:$src1, sdmem:$src2),
3473                       !strconcat("v", OpcodeStr,
3474                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3475                       []>, VEX_4V, VEX_LIG,
3476                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3477   }
3478 }
3479
3480   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3481                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3482                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3483             Sched<[itins.Sched]>;
3484   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3485   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3486                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3487                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3488             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3489 let isCodeGenOnly = 1 in {
3490   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3491                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3492                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3493                 Sched<[itins.Sched]>;
3494   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3495                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3496                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3497                 Sched<[itins.Sched.Folded]>;
3498 }
3499 }
3500
3501 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3502 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3503                           SDNode OpNode, OpndItins itins> {
3504 let Predicates = [HasAVX] in {
3505   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3506                        !strconcat("v", OpcodeStr,
3507                                   "pd\t{$src, $dst|$dst, $src}"),
3508                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3509                        itins.rr>, VEX, Sched<[itins.Sched]>;
3510   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3511                        !strconcat("v", OpcodeStr,
3512                                   "pd\t{$src, $dst|$dst, $src}"),
3513                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3514                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3515   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3516                         !strconcat("v", OpcodeStr,
3517                                    "pd\t{$src, $dst|$dst, $src}"),
3518                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3519                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3520   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3521                         !strconcat("v", OpcodeStr,
3522                                    "pd\t{$src, $dst|$dst, $src}"),
3523                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3524                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3525 }
3526
3527   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3528               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3529               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3530             Sched<[itins.Sched]>;
3531   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3532                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3533                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3534             Sched<[itins.Sched.Folded]>;
3535 }
3536
3537 // Square root.
3538 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3539                             SSE_SQRTSS>,
3540              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3541              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3542                             SSE_SQRTSD>,
3543              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3544
3545 // Reciprocal approximations. Note that these typically require refinement
3546 // in order to obtain suitable precision.
3547 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3548              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3549              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3550                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3551 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3552              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3553              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3554                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3555
3556 let Predicates = [UseAVX] in {
3557   def : Pat<(f32 (fsqrt FR32:$src)),
3558             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3559   def : Pat<(f32 (fsqrt (load addr:$src))),
3560             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3561             Requires<[HasAVX, OptForSize]>;
3562   def : Pat<(f64 (fsqrt FR64:$src)),
3563             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3564   def : Pat<(f64 (fsqrt (load addr:$src))),
3565             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3566             Requires<[HasAVX, OptForSize]>;
3567
3568   def : Pat<(f32 (X86frsqrt FR32:$src)),
3569             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3570   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3571             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3572             Requires<[HasAVX, OptForSize]>;
3573
3574   def : Pat<(f32 (X86frcp FR32:$src)),
3575             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3576   def : Pat<(f32 (X86frcp (load addr:$src))),
3577             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3578             Requires<[HasAVX, OptForSize]>;
3579 }
3580 let Predicates = [UseAVX] in {
3581   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3582             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3583                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3584                               VR128)>;
3585   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3586             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3587
3588   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3589             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3590                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3591                               VR128)>;
3592   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3593             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3594 }
3595
3596 let Predicates = [HasAVX] in {
3597   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3598             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3599                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3600                               VR128)>;
3601   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3602             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3603
3604   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3605             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3606                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3607                               VR128)>;
3608   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3609             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3610 }
3611
3612 // Reciprocal approximations. Note that these typically require refinement
3613 // in order to obtain suitable precision.
3614 let Predicates = [UseSSE1] in {
3615   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3616             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3617   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3618             (RCPSSr_Int VR128:$src, VR128:$src)>;
3619 }
3620
3621 // There is no f64 version of the reciprocal approximation instructions.
3622
3623 //===----------------------------------------------------------------------===//
3624 // SSE 1 & 2 - Non-temporal stores
3625 //===----------------------------------------------------------------------===//
3626
3627 let AddedComplexity = 400 in { // Prefer non-temporal versions
3628 let SchedRW = [WriteStore] in {
3629 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3630                      (ins f128mem:$dst, VR128:$src),
3631                      "movntps\t{$src, $dst|$dst, $src}",
3632                      [(alignednontemporalstore (v4f32 VR128:$src),
3633                                                addr:$dst)],
3634                                                IIC_SSE_MOVNT>, VEX;
3635 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3636                      (ins f128mem:$dst, VR128:$src),
3637                      "movntpd\t{$src, $dst|$dst, $src}",
3638                      [(alignednontemporalstore (v2f64 VR128:$src),
3639                                                addr:$dst)],
3640                                                IIC_SSE_MOVNT>, VEX;
3641
3642 let ExeDomain = SSEPackedInt in
3643 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3644                          (ins f128mem:$dst, VR128:$src),
3645                          "movntdq\t{$src, $dst|$dst, $src}",
3646                          [(alignednontemporalstore (v2i64 VR128:$src),
3647                                                    addr:$dst)],
3648                                                    IIC_SSE_MOVNT>, VEX;
3649
3650 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3651                      (ins f256mem:$dst, VR256:$src),
3652                      "movntps\t{$src, $dst|$dst, $src}",
3653                      [(alignednontemporalstore (v8f32 VR256:$src),
3654                                                addr:$dst)],
3655                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3656 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3657                      (ins f256mem:$dst, VR256:$src),
3658                      "movntpd\t{$src, $dst|$dst, $src}",
3659                      [(alignednontemporalstore (v4f64 VR256:$src),
3660                                                addr:$dst)],
3661                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3662 let ExeDomain = SSEPackedInt in
3663 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3664                     (ins f256mem:$dst, VR256:$src),
3665                     "movntdq\t{$src, $dst|$dst, $src}",
3666                     [(alignednontemporalstore (v4i64 VR256:$src),
3667                                               addr:$dst)],
3668                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3669
3670 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3671                     "movntps\t{$src, $dst|$dst, $src}",
3672                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3673                     IIC_SSE_MOVNT>;
3674 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3675                     "movntpd\t{$src, $dst|$dst, $src}",
3676                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3677                     IIC_SSE_MOVNT>;
3678
3679 let ExeDomain = SSEPackedInt in
3680 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3681                     "movntdq\t{$src, $dst|$dst, $src}",
3682                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3683                     IIC_SSE_MOVNT>;
3684
3685 // There is no AVX form for instructions below this point
3686 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3687                  "movnti{l}\t{$src, $dst|$dst, $src}",
3688                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3689                  IIC_SSE_MOVNT>,
3690                TB, Requires<[HasSSE2]>;
3691 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3692                      "movnti{q}\t{$src, $dst|$dst, $src}",
3693                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3694                      IIC_SSE_MOVNT>,
3695                   TB, Requires<[HasSSE2]>;
3696 } // SchedRW = [WriteStore]
3697
3698 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3699           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3700
3701 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3702           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3703 } // AddedComplexity
3704
3705 //===----------------------------------------------------------------------===//
3706 // SSE 1 & 2 - Prefetch and memory fence
3707 //===----------------------------------------------------------------------===//
3708
3709 // Prefetch intrinsic.
3710 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3711 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3712     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3713     IIC_SSE_PREFETCH>, TB;
3714 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3715     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3716     IIC_SSE_PREFETCH>, TB;
3717 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3718     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3719     IIC_SSE_PREFETCH>, TB;
3720 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3721     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3722     IIC_SSE_PREFETCH>, TB;
3723 }
3724
3725 // FIXME: How should these memory instructions be modeled?
3726 let SchedRW = [WriteLoad] in {
3727 // Flush cache
3728 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3729                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3730                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3731
3732 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3733 // was introduced with SSE2, it's backward compatible.
3734 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3735               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3736               REP, Requires<[HasSSE2]>;
3737
3738 // Load, store, and memory fence
3739 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3740                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3741                TB, Requires<[HasSSE1]>;
3742 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3743                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3744                TB, Requires<[HasSSE2]>;
3745 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3746                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3747                TB, Requires<[HasSSE2]>;
3748 } // SchedRW
3749
3750 def : Pat<(X86SFence), (SFENCE)>;
3751 def : Pat<(X86LFence), (LFENCE)>;
3752 def : Pat<(X86MFence), (MFENCE)>;
3753
3754 //===----------------------------------------------------------------------===//
3755 // SSE 1 & 2 - Load/Store XCSR register
3756 //===----------------------------------------------------------------------===//
3757
3758 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3759                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3760                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3761 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3762                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3763                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3764
3765 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3766                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3767                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3768 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3769                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3770                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3771
3772 //===---------------------------------------------------------------------===//
3773 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3774 //===---------------------------------------------------------------------===//
3775
3776 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3777
3778 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3779 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3780                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3781                     VEX;
3782 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3783                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3784                     VEX, VEX_L;
3785 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3786                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3787                     VEX;
3788 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3789                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3790                     VEX, VEX_L;
3791 }
3792
3793 // For Disassembler
3794 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3795     SchedRW = [WriteMove] in {
3796 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3797                         "movdqa\t{$src, $dst|$dst, $src}", [],
3798                         IIC_SSE_MOVA_P_RR>,
3799                         VEX;
3800 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3801                         "movdqa\t{$src, $dst|$dst, $src}", [],
3802                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3803 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3804                         "movdqu\t{$src, $dst|$dst, $src}", [],
3805                         IIC_SSE_MOVU_P_RR>,
3806                         VEX;
3807 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3808                         "movdqu\t{$src, $dst|$dst, $src}", [],
3809                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3810 }
3811
3812 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3813     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3814 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3815                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3816                    VEX;
3817 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3818                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3819                    VEX, VEX_L;
3820 let Predicates = [HasAVX] in {
3821   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3822                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3823                     XS, VEX;
3824   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3825                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3826                     XS, VEX, VEX_L;
3827 }
3828 }
3829
3830 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3831 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3832                      (ins i128mem:$dst, VR128:$src),
3833                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3834                      VEX;
3835 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3836                      (ins i256mem:$dst, VR256:$src),
3837                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3838                      VEX, VEX_L;
3839 let Predicates = [HasAVX] in {
3840 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3841                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3842                   XS, VEX;
3843 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3844                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3845                   XS, VEX, VEX_L;
3846 }
3847 }
3848
3849 let SchedRW = [WriteMove] in {
3850 let neverHasSideEffects = 1 in
3851 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3852                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3853
3854 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3855                    "movdqu\t{$src, $dst|$dst, $src}",
3856                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3857
3858 // For Disassembler
3859 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3860 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3861                        "movdqa\t{$src, $dst|$dst, $src}", [],
3862                        IIC_SSE_MOVA_P_RR>;
3863
3864 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3865                        "movdqu\t{$src, $dst|$dst, $src}",
3866                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3867 }
3868 } // SchedRW
3869
3870 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3871     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3872 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3873                    "movdqa\t{$src, $dst|$dst, $src}",
3874                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3875                    IIC_SSE_MOVA_P_RM>;
3876 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3877                    "movdqu\t{$src, $dst|$dst, $src}",
3878                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3879                    IIC_SSE_MOVU_P_RM>,
3880                  XS, Requires<[UseSSE2]>;
3881 }
3882
3883 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3884 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3885                    "movdqa\t{$src, $dst|$dst, $src}",
3886                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3887                    IIC_SSE_MOVA_P_MR>;
3888 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3889                    "movdqu\t{$src, $dst|$dst, $src}",
3890                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3891                    IIC_SSE_MOVU_P_MR>,
3892                  XS, Requires<[UseSSE2]>;
3893 }
3894
3895 } // ExeDomain = SSEPackedInt
3896
3897 let Predicates = [HasAVX] in {
3898   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3899             (VMOVDQUmr addr:$dst, VR128:$src)>;
3900   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3901             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3902 }
3903 let Predicates = [UseSSE2] in
3904 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3905           (MOVDQUmr addr:$dst, VR128:$src)>;
3906
3907 //===---------------------------------------------------------------------===//
3908 // SSE2 - Packed Integer Arithmetic Instructions
3909 //===---------------------------------------------------------------------===//
3910
3911 let Sched = WriteVecIMul in
3912 def SSE_PMADD : OpndItins<
3913   IIC_SSE_PMADD, IIC_SSE_PMADD
3914 >;
3915
3916 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3917
3918 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3919                             RegisterClass RC, PatFrag memop_frag,
3920                             X86MemOperand x86memop,
3921                             OpndItins itins,
3922                             bit IsCommutable = 0,
3923                             bit Is2Addr = 1> {
3924   let isCommutable = IsCommutable in
3925   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3926        (ins RC:$src1, RC:$src2),
3927        !if(Is2Addr,
3928            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3929            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3930        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3931       Sched<[itins.Sched]>;
3932   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3933        (ins RC:$src1, x86memop:$src2),
3934        !if(Is2Addr,
3935            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3936            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3937        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3938        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3939 }
3940
3941 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3942                              Intrinsic IntId256, OpndItins itins,
3943                              bit IsCommutable = 0> {
3944 let Predicates = [HasAVX] in
3945   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3946                                  VR128, loadv2i64, i128mem, itins,
3947                                  IsCommutable, 0>, VEX_4V;
3948
3949 let Constraints = "$src1 = $dst" in
3950   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3951                                i128mem, itins, IsCommutable, 1>;
3952
3953 let Predicates = [HasAVX2] in
3954   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3955                                    VR256, loadv4i64, i256mem, itins,
3956                                    IsCommutable, 0>, VEX_4V, VEX_L;
3957 }
3958
3959 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3960                          string OpcodeStr, SDNode OpNode,
3961                          SDNode OpNode2, RegisterClass RC,
3962                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3963                          ShiftOpndItins itins,
3964                          bit Is2Addr = 1> {
3965   // src2 is always 128-bit
3966   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3967        (ins RC:$src1, VR128:$src2),
3968        !if(Is2Addr,
3969            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3970            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3971        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3972         itins.rr>, Sched<[WriteVecShift]>;
3973   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3974        (ins RC:$src1, i128mem:$src2),
3975        !if(Is2Addr,
3976            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3977            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3978        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3979                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3980       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3981   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3982        (ins RC:$src1, i8imm:$src2),
3983        !if(Is2Addr,
3984            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3985            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3986        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3987        Sched<[WriteVecShift]>;
3988 }
3989
3990 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3991 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3992                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3993                          PatFrag memop_frag, X86MemOperand x86memop,
3994                          OpndItins itins,
3995                          bit IsCommutable = 0, bit Is2Addr = 1> {
3996   let isCommutable = IsCommutable in
3997   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3998        (ins RC:$src1, RC:$src2),
3999        !if(Is2Addr,
4000            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4001            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4002        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4003        Sched<[itins.Sched]>;
4004   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4005        (ins RC:$src1, x86memop:$src2),
4006        !if(Is2Addr,
4007            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4008            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4009        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4010                                      (bitconvert (memop_frag addr:$src2)))))]>,
4011        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4012 }
4013 } // ExeDomain = SSEPackedInt
4014
4015 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4016                              SSE_INTALU_ITINS_P, 1>;
4017 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4018                              SSE_INTALU_ITINS_P, 1>;
4019 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4020                              SSE_INTALU_ITINS_P, 1>;
4021 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4022                              SSE_INTALUQ_ITINS_P, 1>;
4023 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4024                              SSE_INTMUL_ITINS_P, 1>;
4025 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4026                              SSE_INTALU_ITINS_P, 0>;
4027 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4028                              SSE_INTALU_ITINS_P, 0>;
4029 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4030                              SSE_INTALU_ITINS_P, 0>;
4031 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4032                              SSE_INTALUQ_ITINS_P, 0>;
4033 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4034                              SSE_INTALU_ITINS_P, 0>;
4035 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4036                              SSE_INTALU_ITINS_P, 0>;
4037 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4038                              SSE_INTALU_ITINS_P, 1>;
4039 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4040                              SSE_INTALU_ITINS_P, 1>;
4041 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4042                              SSE_INTALU_ITINS_P, 1>;
4043 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4044                              SSE_INTALU_ITINS_P, 1>;
4045
4046 // Intrinsic forms
4047 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4048                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4049 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4050                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4051 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4052                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4053 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4054                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4055 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4056                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4057 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4058                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4059 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
4060                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
4061 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
4062                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
4063 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4064                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4065 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4066                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4067 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4068                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4069 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4070                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4071
4072 let Predicates = [HasAVX] in
4073 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4074                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4075                               VEX_4V;
4076 let Predicates = [HasAVX2] in
4077 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4078                                VR256, loadv4i64, i256mem,
4079                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4080 let Constraints = "$src1 = $dst" in
4081 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4082                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4083
4084 //===---------------------------------------------------------------------===//
4085 // SSE2 - Packed Integer Logical Instructions
4086 //===---------------------------------------------------------------------===//
4087
4088 let Predicates = [HasAVX] in {
4089 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4090                             VR128, v8i16, v8i16, bc_v8i16,
4091                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4092 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4093                             VR128, v4i32, v4i32, bc_v4i32,
4094                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4095 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4096                             VR128, v2i64, v2i64, bc_v2i64,
4097                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4098
4099 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4100                             VR128, v8i16, v8i16, bc_v8i16,
4101                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4102 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4103                             VR128, v4i32, v4i32, bc_v4i32,
4104                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4105 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4106                             VR128, v2i64, v2i64, bc_v2i64,
4107                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4108
4109 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4110                             VR128, v8i16, v8i16, bc_v8i16,
4111                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4112 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4113                             VR128, v4i32, v4i32, bc_v4i32,
4114                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4115
4116 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4117   // 128-bit logical shifts.
4118   def VPSLLDQri : PDIi8<0x73, MRM7r,
4119                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4120                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4121                     [(set VR128:$dst,
4122                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4123                     VEX_4V;
4124   def VPSRLDQri : PDIi8<0x73, MRM3r,
4125                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4126                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4127                     [(set VR128:$dst,
4128                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4129                     VEX_4V;
4130   // PSRADQri doesn't exist in SSE[1-3].
4131 }
4132 } // Predicates = [HasAVX]
4133
4134 let Predicates = [HasAVX2] in {
4135 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4136                              VR256, v16i16, v8i16, bc_v8i16,
4137                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4138 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4139                              VR256, v8i32, v4i32, bc_v4i32,
4140                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4141 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4142                              VR256, v4i64, v2i64, bc_v2i64,
4143                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4144
4145 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4146                              VR256, v16i16, v8i16, bc_v8i16,
4147                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4148 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4149                              VR256, v8i32, v4i32, bc_v4i32,
4150                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4151 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4152                              VR256, v4i64, v2i64, bc_v2i64,
4153                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4154
4155 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4156                              VR256, v16i16, v8i16, bc_v8i16,
4157                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4158 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4159                              VR256, v8i32, v4i32, bc_v4i32,
4160                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4161
4162 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4163   // 256-bit logical shifts.
4164   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4165                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4166                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4167                     [(set VR256:$dst,
4168                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4169                     VEX_4V, VEX_L;
4170   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4171                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4172                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4173                     [(set VR256:$dst,
4174                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4175                     VEX_4V, VEX_L;
4176   // PSRADQYri doesn't exist in SSE[1-3].
4177 }
4178 } // Predicates = [HasAVX2]
4179
4180 let Constraints = "$src1 = $dst" in {
4181 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4182                            VR128, v8i16, v8i16, bc_v8i16,
4183                            SSE_INTSHIFT_ITINS_P>;
4184 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4185                            VR128, v4i32, v4i32, bc_v4i32,
4186                            SSE_INTSHIFT_ITINS_P>;
4187 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4188                            VR128, v2i64, v2i64, bc_v2i64,
4189                            SSE_INTSHIFT_ITINS_P>;
4190
4191 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4192                            VR128, v8i16, v8i16, bc_v8i16,
4193                            SSE_INTSHIFT_ITINS_P>;
4194 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4195                            VR128, v4i32, v4i32, bc_v4i32,
4196                            SSE_INTSHIFT_ITINS_P>;
4197 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4198                            VR128, v2i64, v2i64, bc_v2i64,
4199                            SSE_INTSHIFT_ITINS_P>;
4200
4201 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4202                            VR128, v8i16, v8i16, bc_v8i16,
4203                            SSE_INTSHIFT_ITINS_P>;
4204 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4205                            VR128, v4i32, v4i32, bc_v4i32,
4206                            SSE_INTSHIFT_ITINS_P>;
4207
4208 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4209   // 128-bit logical shifts.
4210   def PSLLDQri : PDIi8<0x73, MRM7r,
4211                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4212                        "pslldq\t{$src2, $dst|$dst, $src2}",
4213                        [(set VR128:$dst,
4214                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4215                          IIC_SSE_INTSHDQ_P_RI>;
4216   def PSRLDQri : PDIi8<0x73, MRM3r,
4217                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4218                        "psrldq\t{$src2, $dst|$dst, $src2}",
4219                        [(set VR128:$dst,
4220                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4221                          IIC_SSE_INTSHDQ_P_RI>;
4222   // PSRADQri doesn't exist in SSE[1-3].
4223 }
4224 } // Constraints = "$src1 = $dst"
4225
4226 let Predicates = [HasAVX] in {
4227   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4228             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4229   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4230             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4231   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4232             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4233
4234   // Shift up / down and insert zero's.
4235   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4236             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4237   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4238             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4239 }
4240
4241 let Predicates = [HasAVX2] in {
4242   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4243             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4244   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4245             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4246 }
4247
4248 let Predicates = [UseSSE2] in {
4249   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4250             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4251   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4252             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4253   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4254             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4255
4256   // Shift up / down and insert zero's.
4257   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4258             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4259   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4260             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4261 }
4262
4263 //===---------------------------------------------------------------------===//
4264 // SSE2 - Packed Integer Comparison Instructions
4265 //===---------------------------------------------------------------------===//
4266
4267 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4268                              SSE_INTALU_ITINS_P, 1>;
4269 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4270                              SSE_INTALU_ITINS_P, 1>;
4271 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4272                              SSE_INTALU_ITINS_P, 1>;
4273 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4274                              SSE_INTALU_ITINS_P, 0>;
4275 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4276                              SSE_INTALU_ITINS_P, 0>;
4277 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4278                              SSE_INTALU_ITINS_P, 0>;
4279
4280 //===---------------------------------------------------------------------===//
4281 // SSE2 - Packed Integer Pack Instructions
4282 //===---------------------------------------------------------------------===//
4283
4284 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4285                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4286 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4287                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4288 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4289                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4290
4291 //===---------------------------------------------------------------------===//
4292 // SSE2 - Packed Integer Shuffle Instructions
4293 //===---------------------------------------------------------------------===//
4294
4295 let ExeDomain = SSEPackedInt in {
4296 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4297                          SDNode OpNode> {
4298 let Predicates = [HasAVX] in {
4299   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4300                       (ins VR128:$src1, i8imm:$src2),
4301                       !strconcat("v", OpcodeStr,
4302                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4303                       [(set VR128:$dst,
4304                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4305                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4306   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4307                       (ins i128mem:$src1, i8imm:$src2),
4308                       !strconcat("v", OpcodeStr,
4309                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4310                      [(set VR128:$dst,
4311                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4312                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4313                   Sched<[WriteShuffleLd]>;
4314 }
4315
4316 let Predicates = [HasAVX2] in {
4317   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4318                        (ins VR256:$src1, i8imm:$src2),
4319                        !strconcat("v", OpcodeStr,
4320                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4321                        [(set VR256:$dst,
4322                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4323                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4324   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4325                        (ins i256mem:$src1, i8imm:$src2),
4326                        !strconcat("v", OpcodeStr,
4327                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4328                       [(set VR256:$dst,
4329                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4330                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4331                    Sched<[WriteShuffleLd]>;
4332 }
4333
4334 let Predicates = [UseSSE2] in {
4335   def ri : Ii8<0x70, MRMSrcReg,
4336                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4337                !strconcat(OpcodeStr,
4338                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4339                 [(set VR128:$dst,
4340                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4341                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4342   def mi : Ii8<0x70, MRMSrcMem,
4343                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4344                !strconcat(OpcodeStr,
4345                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4346                 [(set VR128:$dst,
4347                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4348                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4349            Sched<[WriteShuffleLd]>;
4350 }
4351 }
4352 } // ExeDomain = SSEPackedInt
4353
4354 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4355 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4356 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4357
4358 let Predicates = [HasAVX] in {
4359   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4360             (VPSHUFDmi addr:$src1, imm:$imm)>;
4361   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4362             (VPSHUFDri VR128:$src1, imm:$imm)>;
4363 }
4364
4365 let Predicates = [UseSSE2] in {
4366   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4367             (PSHUFDmi addr:$src1, imm:$imm)>;
4368   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4369             (PSHUFDri VR128:$src1, imm:$imm)>;
4370 }
4371
4372 //===---------------------------------------------------------------------===//
4373 // SSE2 - Packed Integer Unpack Instructions
4374 //===---------------------------------------------------------------------===//
4375
4376 let ExeDomain = SSEPackedInt in {
4377 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4378                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4379   def rr : PDI<opc, MRMSrcReg,
4380       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4381       !if(Is2Addr,
4382           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4383           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4384       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4385       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4386   def rm : PDI<opc, MRMSrcMem,
4387       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4388       !if(Is2Addr,
4389           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4390           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4391       [(set VR128:$dst, (OpNode VR128:$src1,
4392                                   (bc_frag (memopv2i64
4393                                                addr:$src2))))],
4394                                                IIC_SSE_UNPCK>,
4395       Sched<[WriteShuffleLd, ReadAfterLd]>;
4396 }
4397
4398 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4399                          SDNode OpNode, PatFrag bc_frag> {
4400   def Yrr : PDI<opc, MRMSrcReg,
4401       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4402       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4403       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4404       Sched<[WriteShuffle]>;
4405   def Yrm : PDI<opc, MRMSrcMem,
4406       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4407       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4408       [(set VR256:$dst, (OpNode VR256:$src1,
4409                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4410       Sched<[WriteShuffleLd, ReadAfterLd]>;
4411 }
4412
4413 let Predicates = [HasAVX] in {
4414   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4415                                  bc_v16i8, 0>, VEX_4V;
4416   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4417                                  bc_v8i16, 0>, VEX_4V;
4418   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4419                                  bc_v4i32, 0>, VEX_4V;
4420   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4421                                  bc_v2i64, 0>, VEX_4V;
4422
4423   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4424                                  bc_v16i8, 0>, VEX_4V;
4425   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4426                                  bc_v8i16, 0>, VEX_4V;
4427   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4428                                  bc_v4i32, 0>, VEX_4V;
4429   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4430                                  bc_v2i64, 0>, VEX_4V;
4431 }
4432
4433 let Predicates = [HasAVX2] in {
4434   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4435                                    bc_v32i8>, VEX_4V, VEX_L;
4436   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4437                                    bc_v16i16>, VEX_4V, VEX_L;
4438   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4439                                    bc_v8i32>, VEX_4V, VEX_L;
4440   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4441                                    bc_v4i64>, VEX_4V, VEX_L;
4442
4443   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4444                                    bc_v32i8>, VEX_4V, VEX_L;
4445   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4446                                    bc_v16i16>, VEX_4V, VEX_L;
4447   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4448                                    bc_v8i32>, VEX_4V, VEX_L;
4449   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4450                                    bc_v4i64>, VEX_4V, VEX_L;
4451 }
4452
4453 let Constraints = "$src1 = $dst" in {
4454   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4455                                 bc_v16i8>;
4456   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4457                                 bc_v8i16>;
4458   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4459                                 bc_v4i32>;
4460   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4461                                 bc_v2i64>;
4462
4463   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4464                                 bc_v16i8>;
4465   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4466                                 bc_v8i16>;
4467   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4468                                 bc_v4i32>;
4469   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4470                                 bc_v2i64>;
4471 }
4472 } // ExeDomain = SSEPackedInt
4473
4474 //===---------------------------------------------------------------------===//
4475 // SSE2 - Packed Integer Extract and Insert
4476 //===---------------------------------------------------------------------===//
4477
4478 let ExeDomain = SSEPackedInt in {
4479 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4480   def rri : Ii8<0xC4, MRMSrcReg,
4481        (outs VR128:$dst), (ins VR128:$src1,
4482         GR32orGR64:$src2, i32i8imm:$src3),
4483        !if(Is2Addr,
4484            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4485            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4486        [(set VR128:$dst,
4487          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4488        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4489   def rmi : Ii8<0xC4, MRMSrcMem,
4490                        (outs VR128:$dst), (ins VR128:$src1,
4491                         i16mem:$src2, i32i8imm:$src3),
4492        !if(Is2Addr,
4493            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4494            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4495        [(set VR128:$dst,
4496          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4497                     imm:$src3))], IIC_SSE_PINSRW>,
4498        Sched<[WriteShuffleLd, ReadAfterLd]>;
4499 }
4500
4501 // Extract
4502 let Predicates = [HasAVX] in
4503 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4504                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4505                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4506                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4507                                             imm:$src2))]>, PD, VEX,
4508                 Sched<[WriteShuffle]>;
4509 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4510                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4511                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4512                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4513                                             imm:$src2))], IIC_SSE_PEXTRW>,
4514                Sched<[WriteShuffleLd, ReadAfterLd]>;
4515
4516 // Insert
4517 let Predicates = [HasAVX] in
4518 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4519
4520 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4521 defm PINSRW : sse2_pinsrw, PD;
4522
4523 } // ExeDomain = SSEPackedInt
4524
4525 //===---------------------------------------------------------------------===//
4526 // SSE2 - Packed Mask Creation
4527 //===---------------------------------------------------------------------===//
4528
4529 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4530
4531 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4532            (ins VR128:$src),
4533            "pmovmskb\t{$src, $dst|$dst, $src}",
4534            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4535            IIC_SSE_MOVMSK>, VEX;
4536
4537 let Predicates = [HasAVX2] in {
4538 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4539            (ins VR256:$src),
4540            "pmovmskb\t{$src, $dst|$dst, $src}",
4541            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4542            VEX, VEX_L;
4543 }
4544
4545 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4546            "pmovmskb\t{$src, $dst|$dst, $src}",
4547            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4548            IIC_SSE_MOVMSK>;
4549
4550 } // ExeDomain = SSEPackedInt
4551
4552 //===---------------------------------------------------------------------===//
4553 // SSE2 - Conditional Store
4554 //===---------------------------------------------------------------------===//
4555
4556 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4557
4558 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4559 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4560            (ins VR128:$src, VR128:$mask),
4561            "maskmovdqu\t{$mask, $src|$src, $mask}",
4562            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4563            IIC_SSE_MASKMOV>, VEX;
4564 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4565 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4566            (ins VR128:$src, VR128:$mask),
4567            "maskmovdqu\t{$mask, $src|$src, $mask}",
4568            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4569            IIC_SSE_MASKMOV>, VEX;
4570
4571 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4572 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4573            "maskmovdqu\t{$mask, $src|$src, $mask}",
4574            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4575            IIC_SSE_MASKMOV>;
4576 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4577 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4578            "maskmovdqu\t{$mask, $src|$src, $mask}",
4579            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4580            IIC_SSE_MASKMOV>;
4581
4582 } // ExeDomain = SSEPackedInt
4583
4584 //===---------------------------------------------------------------------===//
4585 // SSE2 - Move Doubleword
4586 //===---------------------------------------------------------------------===//
4587
4588 //===---------------------------------------------------------------------===//
4589 // Move Int Doubleword to Packed Double Int
4590 //
4591 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4592                       "movd\t{$src, $dst|$dst, $src}",
4593                       [(set VR128:$dst,
4594                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4595                         VEX, Sched<[WriteMove]>;
4596 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4597                       "movd\t{$src, $dst|$dst, $src}",
4598                       [(set VR128:$dst,
4599                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4600                         IIC_SSE_MOVDQ>,
4601                       VEX, Sched<[WriteLoad]>;
4602 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4603                         "movq\t{$src, $dst|$dst, $src}",
4604                         [(set VR128:$dst,
4605                           (v2i64 (scalar_to_vector GR64:$src)))],
4606                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4607 let isCodeGenOnly = 1 in
4608 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4609                        "movq\t{$src, $dst|$dst, $src}",
4610                        [(set FR64:$dst, (bitconvert GR64:$src))],
4611                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4612
4613 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4614                       "movd\t{$src, $dst|$dst, $src}",
4615                       [(set VR128:$dst,
4616                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4617                   Sched<[WriteMove]>;
4618 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4619                       "movd\t{$src, $dst|$dst, $src}",
4620                       [(set VR128:$dst,
4621                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4622                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4623 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4624                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4625                         [(set VR128:$dst,
4626                           (v2i64 (scalar_to_vector GR64:$src)))],
4627                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4628 let isCodeGenOnly = 1 in
4629 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4630                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4631                        [(set FR64:$dst, (bitconvert GR64:$src))],
4632                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4633
4634 //===---------------------------------------------------------------------===//
4635 // Move Int Doubleword to Single Scalar
4636 //
4637 let isCodeGenOnly = 1 in {
4638   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4639                         "movd\t{$src, $dst|$dst, $src}",
4640                         [(set FR32:$dst, (bitconvert GR32:$src))],
4641                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4642
4643   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4644                         "movd\t{$src, $dst|$dst, $src}",
4645                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4646                         IIC_SSE_MOVDQ>,
4647                         VEX, Sched<[WriteLoad]>;
4648   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4649                         "movd\t{$src, $dst|$dst, $src}",
4650                         [(set FR32:$dst, (bitconvert GR32:$src))],
4651                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4652
4653   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4654                         "movd\t{$src, $dst|$dst, $src}",
4655                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4656                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4657 }
4658
4659 //===---------------------------------------------------------------------===//
4660 // Move Packed Doubleword Int to Packed Double Int
4661 //
4662 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4663                        "movd\t{$src, $dst|$dst, $src}",
4664                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4665                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4666                     Sched<[WriteMove]>;
4667 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4668                        (ins i32mem:$dst, VR128:$src),
4669                        "movd\t{$src, $dst|$dst, $src}",
4670                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4671                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4672                                      VEX, Sched<[WriteLoad]>;
4673 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4674                        "movd\t{$src, $dst|$dst, $src}",
4675                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4676                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4677                    Sched<[WriteMove]>;
4678 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4679                        "movd\t{$src, $dst|$dst, $src}",
4680                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4681                                      (iPTR 0))), addr:$dst)],
4682                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4683
4684 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4685         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4686
4687 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4688         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4689
4690 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4691         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4692
4693 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4694         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4695
4696 //===---------------------------------------------------------------------===//
4697 // Move Packed Doubleword Int first element to Doubleword Int
4698 //
4699 let SchedRW = [WriteMove] in {
4700 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4701                           "movq\t{$src, $dst|$dst, $src}",
4702                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4703                                                            (iPTR 0)))],
4704                                                            IIC_SSE_MOVD_ToGP>,
4705                       VEX;
4706
4707 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4708                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4709                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4710                                                          (iPTR 0)))],
4711                                                          IIC_SSE_MOVD_ToGP>;
4712 } //SchedRW
4713
4714 //===---------------------------------------------------------------------===//
4715 // Bitcast FR64 <-> GR64
4716 //
4717 let isCodeGenOnly = 1 in {
4718   let Predicates = [UseAVX] in
4719   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4720                           "movq\t{$src, $dst|$dst, $src}",
4721                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4722                           VEX, Sched<[WriteLoad]>;
4723   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4724                            "movq\t{$src, $dst|$dst, $src}",
4725                            [(set GR64:$dst, (bitconvert FR64:$src))],
4726                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4727   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4728                            "movq\t{$src, $dst|$dst, $src}",
4729                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4730                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4731
4732   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4733                          "movq\t{$src, $dst|$dst, $src}",
4734                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4735                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4736   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4737                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4738                          [(set GR64:$dst, (bitconvert FR64:$src))],
4739                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4740   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4741                          "movq\t{$src, $dst|$dst, $src}",
4742                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4743                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4744 }
4745
4746 //===---------------------------------------------------------------------===//
4747 // Move Scalar Single to Double Int
4748 //
4749 let isCodeGenOnly = 1 in {
4750   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4751                         "movd\t{$src, $dst|$dst, $src}",
4752                         [(set GR32:$dst, (bitconvert FR32:$src))],
4753                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4754   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4755                         "movd\t{$src, $dst|$dst, $src}",
4756                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4757                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4758   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4759                         "movd\t{$src, $dst|$dst, $src}",
4760                         [(set GR32:$dst, (bitconvert FR32:$src))],
4761                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4762   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4763                         "movd\t{$src, $dst|$dst, $src}",
4764                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4765                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4766 }
4767
4768 //===---------------------------------------------------------------------===//
4769 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4770 //
4771 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4772 let AddedComplexity = 15 in {
4773 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4774                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4775                        [(set VR128:$dst, (v2i64 (X86vzmovl
4776                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4777                                       IIC_SSE_MOVDQ>,
4778                                       VEX, VEX_W;
4779 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4780                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4781                        [(set VR128:$dst, (v2i64 (X86vzmovl
4782                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4783                                       IIC_SSE_MOVDQ>;
4784 }
4785 } // isCodeGenOnly, SchedRW
4786
4787 let Predicates = [UseAVX] in {
4788   let AddedComplexity = 15 in
4789     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4790               (VMOVDI2PDIrr GR32:$src)>;
4791
4792   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4793   let AddedComplexity = 20 in {
4794     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4795               (VMOVDI2PDIrm addr:$src)>;
4796     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4797               (VMOVDI2PDIrm addr:$src)>;
4798     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4799               (VMOVDI2PDIrm addr:$src)>;
4800   }
4801   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4802   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4803                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4804             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4805   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4806                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4807             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4808 }
4809
4810 let Predicates = [UseSSE2] in {
4811   let AddedComplexity = 15 in
4812     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4813               (MOVDI2PDIrr GR32:$src)>;
4814
4815   let AddedComplexity = 20 in {
4816     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4817               (MOVDI2PDIrm addr:$src)>;
4818     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4819               (MOVDI2PDIrm addr:$src)>;
4820     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4821               (MOVDI2PDIrm addr:$src)>;
4822   }
4823 }
4824
4825 // These are the correct encodings of the instructions so that we know how to
4826 // read correct assembly, even though we continue to emit the wrong ones for
4827 // compatibility with Darwin's buggy assembler.
4828 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4829                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4830 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4831                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4832 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4833 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4834                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4835 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4836                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4837
4838 //===---------------------------------------------------------------------===//
4839 // SSE2 - Move Quadword
4840 //===---------------------------------------------------------------------===//
4841
4842 //===---------------------------------------------------------------------===//
4843 // Move Quadword Int to Packed Quadword Int
4844 //
4845
4846 let SchedRW = [WriteLoad] in {
4847 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4848                     "vmovq\t{$src, $dst|$dst, $src}",
4849                     [(set VR128:$dst,
4850                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4851                     VEX, Requires<[UseAVX]>;
4852 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4853                     "movq\t{$src, $dst|$dst, $src}",
4854                     [(set VR128:$dst,
4855                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4856                       IIC_SSE_MOVDQ>, XS,
4857                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4858 } // SchedRW
4859
4860 //===---------------------------------------------------------------------===//
4861 // Move Packed Quadword Int to Quadword Int
4862 //
4863 let SchedRW = [WriteStore] in {
4864 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4865                       "movq\t{$src, $dst|$dst, $src}",
4866                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4867                                     (iPTR 0))), addr:$dst)],
4868                                     IIC_SSE_MOVDQ>, VEX;
4869 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4870                       "movq\t{$src, $dst|$dst, $src}",
4871                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4872                                     (iPTR 0))), addr:$dst)],
4873                                     IIC_SSE_MOVDQ>;
4874 } // SchedRW
4875
4876 // For disassembler only
4877 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4878     SchedRW = [WriteVecLogic] in {
4879 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4880                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
4881 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4882                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
4883 }
4884
4885 //===---------------------------------------------------------------------===//
4886 // Store / copy lower 64-bits of a XMM register.
4887 //
4888 let Predicates = [UseAVX] in
4889 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
4890           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
4891 let Predicates = [UseSSE2] in
4892 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
4893           (MOVPQI2QImr addr:$dst, VR128:$src)>;
4894
4895 let isCodeGenOnly = 1, AddedComplexity = 20 in {
4896 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4897                      "vmovq\t{$src, $dst|$dst, $src}",
4898                      [(set VR128:$dst,
4899                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4900                                                  (loadi64 addr:$src))))))],
4901                                                  IIC_SSE_MOVDQ>,
4902                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4903
4904 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4905                      "movq\t{$src, $dst|$dst, $src}",
4906                      [(set VR128:$dst,
4907                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4908                                                  (loadi64 addr:$src))))))],
4909                                                  IIC_SSE_MOVDQ>,
4910                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4911 }
4912
4913 let Predicates = [UseAVX], AddedComplexity = 20 in {
4914   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4915             (VMOVZQI2PQIrm addr:$src)>;
4916   def : Pat<(v2i64 (X86vzload addr:$src)),
4917             (VMOVZQI2PQIrm addr:$src)>;
4918 }
4919
4920 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4921   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4922             (MOVZQI2PQIrm addr:$src)>;
4923   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4924 }
4925
4926 let Predicates = [HasAVX] in {
4927 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4928           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4929 def : Pat<(v4i64 (X86vzload addr:$src)),
4930           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4931 }
4932
4933 //===---------------------------------------------------------------------===//
4934 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4935 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4936 //
4937 let SchedRW = [WriteVecLogic] in {
4938 let AddedComplexity = 15 in
4939 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4940                         "vmovq\t{$src, $dst|$dst, $src}",
4941                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4942                     IIC_SSE_MOVQ_RR>,
4943                       XS, VEX, Requires<[UseAVX]>;
4944 let AddedComplexity = 15 in
4945 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4946                         "movq\t{$src, $dst|$dst, $src}",
4947                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4948                     IIC_SSE_MOVQ_RR>,
4949                       XS, Requires<[UseSSE2]>;
4950 } // SchedRW
4951
4952 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
4953 let AddedComplexity = 20 in
4954 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4955                         "vmovq\t{$src, $dst|$dst, $src}",
4956                     [(set VR128:$dst, (v2i64 (X86vzmovl
4957                                              (loadv2i64 addr:$src))))],
4958                                              IIC_SSE_MOVDQ>,
4959                       XS, VEX, Requires<[UseAVX]>;
4960 let AddedComplexity = 20 in {
4961 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4962                         "movq\t{$src, $dst|$dst, $src}",
4963                     [(set VR128:$dst, (v2i64 (X86vzmovl
4964                                              (loadv2i64 addr:$src))))],
4965                                              IIC_SSE_MOVDQ>,
4966                       XS, Requires<[UseSSE2]>;
4967 }
4968 } // isCodeGenOnly, SchedRW
4969
4970 let AddedComplexity = 20 in {
4971   let Predicates = [UseAVX] in {
4972     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4973               (VMOVZPQILo2PQIrr VR128:$src)>;
4974   }
4975   let Predicates = [UseSSE2] in {
4976     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4977               (MOVZPQILo2PQIrr VR128:$src)>;
4978   }
4979 }
4980
4981 //===---------------------------------------------------------------------===//
4982 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4983 //===---------------------------------------------------------------------===//
4984 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4985                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4986                               X86MemOperand x86memop> {
4987 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4988                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4989                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4990                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4991 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4992                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4993                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4994                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4995 }
4996
4997 let Predicates = [HasAVX] in {
4998   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4999                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5000   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5001                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5002   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5003                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5004   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5005                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5006 }
5007 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5008                                    memopv4f32, f128mem>;
5009 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5010                                    memopv4f32, f128mem>;
5011
5012 let Predicates = [HasAVX] in {
5013   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5014             (VMOVSHDUPrr VR128:$src)>;
5015   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5016             (VMOVSHDUPrm addr:$src)>;
5017   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5018             (VMOVSLDUPrr VR128:$src)>;
5019   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5020             (VMOVSLDUPrm addr:$src)>;
5021   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5022             (VMOVSHDUPYrr VR256:$src)>;
5023   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5024             (VMOVSHDUPYrm addr:$src)>;
5025   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5026             (VMOVSLDUPYrr VR256:$src)>;
5027   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5028             (VMOVSLDUPYrm addr:$src)>;
5029 }
5030
5031 let Predicates = [UseSSE3] in {
5032   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5033             (MOVSHDUPrr VR128:$src)>;
5034   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5035             (MOVSHDUPrm addr:$src)>;
5036   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5037             (MOVSLDUPrr VR128:$src)>;
5038   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5039             (MOVSLDUPrm addr:$src)>;
5040 }
5041
5042 //===---------------------------------------------------------------------===//
5043 // SSE3 - Replicate Double FP - MOVDDUP
5044 //===---------------------------------------------------------------------===//
5045
5046 multiclass sse3_replicate_dfp<string OpcodeStr> {
5047 let neverHasSideEffects = 1 in
5048 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5049                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5050                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
5051 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5052                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5053                     [(set VR128:$dst,
5054                       (v2f64 (X86Movddup
5055                               (scalar_to_vector (loadf64 addr:$src)))))],
5056                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
5057 }
5058
5059 // FIXME: Merge with above classe when there're patterns for the ymm version
5060 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5061 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5062                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5063                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5064                     Sched<[WriteShuffle]>;
5065 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5066                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5067                     [(set VR256:$dst,
5068                       (v4f64 (X86Movddup
5069                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5070                     Sched<[WriteShuffleLd]>;
5071 }
5072
5073 let Predicates = [HasAVX] in {
5074   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5075   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5076 }
5077
5078 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5079
5080 let Predicates = [HasAVX] in {
5081   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5082             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5083   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5084             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5085   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5086             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5087   def : Pat<(X86Movddup (bc_v2f64
5088                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5089             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5090
5091   // 256-bit version
5092   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5093             (VMOVDDUPYrm addr:$src)>;
5094   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5095             (VMOVDDUPYrm addr:$src)>;
5096   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5097             (VMOVDDUPYrm addr:$src)>;
5098   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5099             (VMOVDDUPYrr VR256:$src)>;
5100 }
5101
5102 let Predicates = [UseSSE3] in {
5103   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5104             (MOVDDUPrm addr:$src)>;
5105   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5106             (MOVDDUPrm addr:$src)>;
5107   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5108             (MOVDDUPrm addr:$src)>;
5109   def : Pat<(X86Movddup (bc_v2f64
5110                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5111             (MOVDDUPrm addr:$src)>;
5112 }
5113
5114 //===---------------------------------------------------------------------===//
5115 // SSE3 - Move Unaligned Integer
5116 //===---------------------------------------------------------------------===//
5117
5118 let SchedRW = [WriteLoad] in {
5119 let Predicates = [HasAVX] in {
5120   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5121                    "vlddqu\t{$src, $dst|$dst, $src}",
5122                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5123   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5124                    "vlddqu\t{$src, $dst|$dst, $src}",
5125                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5126                    VEX, VEX_L;
5127 }
5128 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5129                    "lddqu\t{$src, $dst|$dst, $src}",
5130                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5131                    IIC_SSE_LDDQU>;
5132 }
5133
5134 //===---------------------------------------------------------------------===//
5135 // SSE3 - Arithmetic
5136 //===---------------------------------------------------------------------===//
5137
5138 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5139                        X86MemOperand x86memop, OpndItins itins,
5140                        bit Is2Addr = 1> {
5141   def rr : I<0xD0, MRMSrcReg,
5142        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5143        !if(Is2Addr,
5144            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5145            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5146        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5147        Sched<[itins.Sched]>;
5148   def rm : I<0xD0, MRMSrcMem,
5149        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5150        !if(Is2Addr,
5151            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5152            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5153        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5154        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5155 }
5156
5157 let Predicates = [HasAVX] in {
5158   let ExeDomain = SSEPackedSingle in {
5159     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5160                                  f128mem, SSE_ALU_F32P, 0>, XD, VEX_4V;
5161     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5162                                f256mem, SSE_ALU_F32P, 0>, XD, VEX_4V, VEX_L;
5163   }
5164   let ExeDomain = SSEPackedDouble in {
5165     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5166                                  f128mem, SSE_ALU_F64P, 0>, PD, VEX_4V;
5167     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5168                            f256mem, SSE_ALU_F64P, 0>, PD, VEX_4V, VEX_L;
5169   }
5170 }
5171 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5172   let ExeDomain = SSEPackedSingle in
5173   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5174                               f128mem, SSE_ALU_F32P>, XD;
5175   let ExeDomain = SSEPackedDouble in
5176   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5177                               f128mem, SSE_ALU_F64P>, PD;
5178 }
5179
5180 //===---------------------------------------------------------------------===//
5181 // SSE3 Instructions
5182 //===---------------------------------------------------------------------===//
5183
5184 // Horizontal ops
5185 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5186                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5187   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5188        !if(Is2Addr,
5189          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5190          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5191       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5192       Sched<[WriteFAdd]>;
5193
5194   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5195        !if(Is2Addr,
5196          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5197          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5198       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5199         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5200 }
5201 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5202                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5203   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5204        !if(Is2Addr,
5205          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5206          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5207       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5208       Sched<[WriteFAdd]>;
5209
5210   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5211        !if(Is2Addr,
5212          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5213          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5214       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5215         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5216 }
5217
5218 let Predicates = [HasAVX] in {
5219   let ExeDomain = SSEPackedSingle in {
5220     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5221                             X86fhadd, 0>, VEX_4V;
5222     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5223                             X86fhsub, 0>, VEX_4V;
5224     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5225                             X86fhadd, 0>, VEX_4V, VEX_L;
5226     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5227                             X86fhsub, 0>, VEX_4V, VEX_L;
5228   }
5229   let ExeDomain = SSEPackedDouble in {
5230     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5231                             X86fhadd, 0>, VEX_4V;
5232     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5233                             X86fhsub, 0>, VEX_4V;
5234     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5235                             X86fhadd, 0>, VEX_4V, VEX_L;
5236     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5237                             X86fhsub, 0>, VEX_4V, VEX_L;
5238   }
5239 }
5240
5241 let Constraints = "$src1 = $dst" in {
5242   let ExeDomain = SSEPackedSingle in {
5243     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5244     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5245   }
5246   let ExeDomain = SSEPackedDouble in {
5247     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5248     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5249   }
5250 }
5251
5252 //===---------------------------------------------------------------------===//
5253 // SSSE3 - Packed Absolute Instructions
5254 //===---------------------------------------------------------------------===//
5255
5256
5257 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5258 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5259                             Intrinsic IntId128> {
5260   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5261                     (ins VR128:$src),
5262                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5263                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5264                     Sched<[WriteVecALU]>;
5265
5266   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5267                     (ins i128mem:$src),
5268                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5269                     [(set VR128:$dst,
5270                       (IntId128
5271                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5272                     Sched<[WriteVecALULd]>;
5273 }
5274
5275 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5276 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5277                               Intrinsic IntId256> {
5278   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5279                     (ins VR256:$src),
5280                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5281                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5282                     Sched<[WriteVecALU]>;
5283
5284   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5285                     (ins i256mem:$src),
5286                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5287                     [(set VR256:$dst,
5288                       (IntId256
5289                        (bitconvert (memopv4i64 addr:$src))))]>,
5290                     Sched<[WriteVecALULd]>;
5291 }
5292
5293 // Helper fragments to match sext vXi1 to vXiY.
5294 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5295                                                VR128:$src))>;
5296 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5297 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5298 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5299                                                VR256:$src))>;
5300 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5301 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5302
5303 let Predicates = [HasAVX] in {
5304   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5305                                   int_x86_ssse3_pabs_b_128>, VEX;
5306   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5307                                   int_x86_ssse3_pabs_w_128>, VEX;
5308   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5309                                   int_x86_ssse3_pabs_d_128>, VEX;
5310
5311   def : Pat<(xor
5312             (bc_v2i64 (v16i1sextv16i8)),
5313             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5314             (VPABSBrr128 VR128:$src)>;
5315   def : Pat<(xor
5316             (bc_v2i64 (v8i1sextv8i16)),
5317             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5318             (VPABSWrr128 VR128:$src)>;
5319   def : Pat<(xor
5320             (bc_v2i64 (v4i1sextv4i32)),
5321             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5322             (VPABSDrr128 VR128:$src)>;
5323 }
5324
5325 let Predicates = [HasAVX2] in {
5326   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5327                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5328   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5329                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5330   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5331                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5332
5333   def : Pat<(xor
5334             (bc_v4i64 (v32i1sextv32i8)),
5335             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5336             (VPABSBrr256 VR256:$src)>;
5337   def : Pat<(xor
5338             (bc_v4i64 (v16i1sextv16i16)),
5339             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5340             (VPABSWrr256 VR256:$src)>;
5341   def : Pat<(xor
5342             (bc_v4i64 (v8i1sextv8i32)),
5343             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5344             (VPABSDrr256 VR256:$src)>;
5345 }
5346
5347 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5348                               int_x86_ssse3_pabs_b_128>;
5349 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5350                               int_x86_ssse3_pabs_w_128>;
5351 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5352                               int_x86_ssse3_pabs_d_128>;
5353
5354 let Predicates = [HasSSSE3] in {
5355   def : Pat<(xor
5356             (bc_v2i64 (v16i1sextv16i8)),
5357             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5358             (PABSBrr128 VR128:$src)>;
5359   def : Pat<(xor
5360             (bc_v2i64 (v8i1sextv8i16)),
5361             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5362             (PABSWrr128 VR128:$src)>;
5363   def : Pat<(xor
5364             (bc_v2i64 (v4i1sextv4i32)),
5365             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5366             (PABSDrr128 VR128:$src)>;
5367 }
5368
5369 //===---------------------------------------------------------------------===//
5370 // SSSE3 - Packed Binary Operator Instructions
5371 //===---------------------------------------------------------------------===//
5372
5373 let Sched = WriteVecALU in {
5374 def SSE_PHADDSUBD : OpndItins<
5375   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5376 >;
5377 def SSE_PHADDSUBSW : OpndItins<
5378   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5379 >;
5380 def SSE_PHADDSUBW : OpndItins<
5381   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5382 >;
5383 }
5384 let Sched = WriteShuffle in
5385 def SSE_PSHUFB : OpndItins<
5386   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5387 >;
5388 let Sched = WriteVecALU in
5389 def SSE_PSIGN : OpndItins<
5390   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5391 >;
5392 let Sched = WriteVecIMul in
5393 def SSE_PMULHRSW : OpndItins<
5394   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5395 >;
5396
5397 /// SS3I_binop_rm - Simple SSSE3 bin op
5398 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5399                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5400                          X86MemOperand x86memop, OpndItins itins,
5401                          bit Is2Addr = 1> {
5402   let isCommutable = 1 in
5403   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5404        (ins RC:$src1, RC:$src2),
5405        !if(Is2Addr,
5406          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5407          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5408        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5409        Sched<[itins.Sched]>;
5410   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5411        (ins RC:$src1, x86memop:$src2),
5412        !if(Is2Addr,
5413          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5414          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5415        [(set RC:$dst,
5416          (OpVT (OpNode RC:$src1,
5417           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5418        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5419 }
5420
5421 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5422 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5423                              Intrinsic IntId128, OpndItins itins,
5424                              bit Is2Addr = 1> {
5425   let isCommutable = 1 in
5426   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5427        (ins VR128:$src1, VR128:$src2),
5428        !if(Is2Addr,
5429          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5430          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5431        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5432        Sched<[itins.Sched]>;
5433   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5434        (ins VR128:$src1, i128mem:$src2),
5435        !if(Is2Addr,
5436          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5437          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5438        [(set VR128:$dst,
5439          (IntId128 VR128:$src1,
5440           (bitconvert (memopv2i64 addr:$src2))))]>,
5441        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5442 }
5443
5444 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5445                                Intrinsic IntId256> {
5446   let isCommutable = 1 in
5447   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5448        (ins VR256:$src1, VR256:$src2),
5449        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5450        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>;
5451   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5452        (ins VR256:$src1, i256mem:$src2),
5453        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5454        [(set VR256:$dst,
5455          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>;
5456 }
5457
5458 let ImmT = NoImm, Predicates = [HasAVX] in {
5459 let isCommutable = 0 in {
5460   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5461                                   loadv2i64, i128mem,
5462                                   SSE_PHADDSUBW, 0>, VEX_4V;
5463   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5464                                   loadv2i64, i128mem,
5465                                   SSE_PHADDSUBD, 0>, VEX_4V;
5466   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5467                                   loadv2i64, i128mem,
5468                                   SSE_PHADDSUBW, 0>, VEX_4V;
5469   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5470                                   loadv2i64, i128mem,
5471                                   SSE_PHADDSUBD, 0>, VEX_4V;
5472   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5473                                   loadv2i64, i128mem,
5474                                   SSE_PSIGN, 0>, VEX_4V;
5475   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5476                                   loadv2i64, i128mem,
5477                                   SSE_PSIGN, 0>, VEX_4V;
5478   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5479                                   loadv2i64, i128mem,
5480                                   SSE_PSIGN, 0>, VEX_4V;
5481   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5482                                   loadv2i64, i128mem,
5483                                   SSE_PSHUFB, 0>, VEX_4V;
5484   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5485                                       int_x86_ssse3_phadd_sw_128,
5486                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5487   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5488                                       int_x86_ssse3_phsub_sw_128,
5489                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5490   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5491                                       int_x86_ssse3_pmadd_ub_sw_128,
5492                                       SSE_PMADD, 0>, VEX_4V;
5493 }
5494 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5495                                       int_x86_ssse3_pmul_hr_sw_128,
5496                                       SSE_PMULHRSW, 0>, VEX_4V;
5497 }
5498
5499 let ImmT = NoImm, Predicates = [HasAVX2] in {
5500 let isCommutable = 0 in {
5501   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5502                                   loadv4i64, i256mem,
5503                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5504   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5505                                   loadv4i64, i256mem,
5506                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5507   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5508                                   loadv4i64, i256mem,
5509                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5510   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5511                                   loadv4i64, i256mem,
5512                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5513   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5514                                   loadv4i64, i256mem,
5515                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5516   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5517                                   loadv4i64, i256mem,
5518                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5519   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5520                                   loadv4i64, i256mem,
5521                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5522   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5523                                   loadv4i64, i256mem,
5524                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5525   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5526                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5527   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5528                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5529   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5530                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5531 }
5532 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5533                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5534 }
5535
5536 // None of these have i8 immediate fields.
5537 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5538 let isCommutable = 0 in {
5539   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5540                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5541   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5542                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5543   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5544                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5545   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5546                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5547   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5548                                  memopv2i64, i128mem, SSE_PSIGN>;
5549   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5550                                  memopv2i64, i128mem, SSE_PSIGN>;
5551   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5552                                  memopv2i64, i128mem, SSE_PSIGN>;
5553   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5554                                  memopv2i64, i128mem, SSE_PSHUFB>;
5555   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5556                                      int_x86_ssse3_phadd_sw_128,
5557                                      SSE_PHADDSUBSW>;
5558   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5559                                      int_x86_ssse3_phsub_sw_128,
5560                                      SSE_PHADDSUBSW>;
5561   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5562                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5563 }
5564 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5565                                      int_x86_ssse3_pmul_hr_sw_128,
5566                                      SSE_PMULHRSW>;
5567 }
5568
5569 //===---------------------------------------------------------------------===//
5570 // SSSE3 - Packed Align Instruction Patterns
5571 //===---------------------------------------------------------------------===//
5572
5573 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5574   let neverHasSideEffects = 1 in {
5575   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5576       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5577       !if(Is2Addr,
5578         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5579         !strconcat(asm,
5580                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5581       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5582   let mayLoad = 1 in
5583   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5584       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5585       !if(Is2Addr,
5586         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5587         !strconcat(asm,
5588                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5589       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5590   }
5591 }
5592
5593 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5594   let neverHasSideEffects = 1 in {
5595   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5596       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5597       !strconcat(asm,
5598                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5599       []>, Sched<[WriteShuffle]>;
5600   let mayLoad = 1 in
5601   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5602       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5603       !strconcat(asm,
5604                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5605       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5606   }
5607 }
5608
5609 let Predicates = [HasAVX] in
5610   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5611 let Predicates = [HasAVX2] in
5612   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5613 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5614   defm PALIGN : ssse3_palignr<"palignr">;
5615
5616 let Predicates = [HasAVX2] in {
5617 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5618           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5619 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5620           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5621 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5622           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5623 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5624           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5625 }
5626
5627 let Predicates = [HasAVX] in {
5628 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5629           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5630 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5631           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5632 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5633           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5634 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5635           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5636 }
5637
5638 let Predicates = [UseSSSE3] in {
5639 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5640           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5641 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5642           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5643 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5644           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5645 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5646           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5647 }
5648
5649 //===---------------------------------------------------------------------===//
5650 // SSSE3 - Thread synchronization
5651 //===---------------------------------------------------------------------===//
5652
5653 let SchedRW = [WriteSystem] in {
5654 let usesCustomInserter = 1 in {
5655 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5656                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5657                 Requires<[HasSSE3]>;
5658 }
5659
5660 let Uses = [EAX, ECX, EDX] in
5661 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5662                  TB, Requires<[HasSSE3]>;
5663 let Uses = [ECX, EAX] in
5664 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5665                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5666                 TB, Requires<[HasSSE3]>;
5667 } // SchedRW
5668
5669 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5670 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5671
5672 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5673       Requires<[Not64BitMode]>;
5674 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5675       Requires<[In64BitMode]>;
5676
5677 //===----------------------------------------------------------------------===//
5678 // SSE4.1 - Packed Move with Sign/Zero Extend
5679 //===----------------------------------------------------------------------===//
5680
5681 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5682                                OpndItins itins = DEFAULT_ITINS> {
5683   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5684                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5685                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>;
5686
5687   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5688                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5689        [(set VR128:$dst,
5690          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5691          itins.rm>;
5692 }
5693
5694 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5695                                  Intrinsic IntId> {
5696   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5697                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5698                   [(set VR256:$dst, (IntId VR128:$src))]>;
5699
5700   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5701                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5702                   [(set VR256:$dst, (IntId (load addr:$src)))]>;
5703 }
5704
5705 let Predicates = [HasAVX] in {
5706 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5707                                      int_x86_sse41_pmovsxbw>, VEX;
5708 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5709                                      int_x86_sse41_pmovsxwd>, VEX;
5710 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5711                                      int_x86_sse41_pmovsxdq>, VEX;
5712 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5713                                      int_x86_sse41_pmovzxbw>, VEX;
5714 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5715                                      int_x86_sse41_pmovzxwd>, VEX;
5716 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5717                                      int_x86_sse41_pmovzxdq>, VEX;
5718 }
5719
5720 let Predicates = [HasAVX2] in {
5721 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5722                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5723 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5724                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5725 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5726                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5727 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5728                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5729 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5730                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5731 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5732                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5733 }
5734
5735 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,                                       SSE_INTALU_ITINS_P>;
5736 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,                                       SSE_INTALU_ITINS_P>;
5737 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,                                       SSE_INTALU_ITINS_P>;
5738 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,                                       SSE_INTALU_ITINS_P>;
5739 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,                                       SSE_INTALU_ITINS_P>;
5740 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,                                       SSE_INTALU_ITINS_P>;
5741
5742 let Predicates = [HasAVX] in {
5743   // Common patterns involving scalar load.
5744   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5745             (VPMOVSXBWrm addr:$src)>;
5746   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5747             (VPMOVSXBWrm addr:$src)>;
5748   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5749             (VPMOVSXBWrm addr:$src)>;
5750
5751   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5752             (VPMOVSXWDrm addr:$src)>;
5753   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5754             (VPMOVSXWDrm addr:$src)>;
5755   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5756             (VPMOVSXWDrm addr:$src)>;
5757
5758   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5759             (VPMOVSXDQrm addr:$src)>;
5760   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5761             (VPMOVSXDQrm addr:$src)>;
5762   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5763             (VPMOVSXDQrm addr:$src)>;
5764
5765   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5766             (VPMOVZXBWrm addr:$src)>;
5767   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5768             (VPMOVZXBWrm addr:$src)>;
5769   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5770             (VPMOVZXBWrm addr:$src)>;
5771
5772   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5773             (VPMOVZXWDrm addr:$src)>;
5774   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5775             (VPMOVZXWDrm addr:$src)>;
5776   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5777             (VPMOVZXWDrm addr:$src)>;
5778
5779   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5780             (VPMOVZXDQrm addr:$src)>;
5781   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5782             (VPMOVZXDQrm addr:$src)>;
5783   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5784             (VPMOVZXDQrm addr:$src)>;
5785 }
5786
5787 let Predicates = [UseSSE41] in {
5788   // Common patterns involving scalar load.
5789   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5790             (PMOVSXBWrm addr:$src)>;
5791   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5792             (PMOVSXBWrm addr:$src)>;
5793   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5794             (PMOVSXBWrm addr:$src)>;
5795
5796   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5797             (PMOVSXWDrm addr:$src)>;
5798   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5799             (PMOVSXWDrm addr:$src)>;
5800   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5801             (PMOVSXWDrm addr:$src)>;
5802
5803   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5804             (PMOVSXDQrm addr:$src)>;
5805   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5806             (PMOVSXDQrm addr:$src)>;
5807   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5808             (PMOVSXDQrm addr:$src)>;
5809
5810   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5811             (PMOVZXBWrm addr:$src)>;
5812   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5813             (PMOVZXBWrm addr:$src)>;
5814   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5815             (PMOVZXBWrm addr:$src)>;
5816
5817   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5818             (PMOVZXWDrm addr:$src)>;
5819   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5820             (PMOVZXWDrm addr:$src)>;
5821   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5822             (PMOVZXWDrm addr:$src)>;
5823
5824   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5825             (PMOVZXDQrm addr:$src)>;
5826   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5827             (PMOVZXDQrm addr:$src)>;
5828   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5829             (PMOVZXDQrm addr:$src)>;
5830 }
5831
5832 let Predicates = [HasAVX2] in {
5833   let AddedComplexity = 15 in {
5834     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5835               (VPMOVZXDQYrr VR128:$src)>;
5836     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5837               (VPMOVZXWDYrr VR128:$src)>;
5838     def : Pat<(v16i16 (X86vzmovly (v16i8 VR128:$src))),
5839               (VPMOVZXBWYrr VR128:$src)>;
5840   }
5841
5842   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5843   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5844   def : Pat<(v16i16 (X86vsmovl (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5845 }
5846
5847 let Predicates = [HasAVX] in {
5848   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5849   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5850   def : Pat<(v8i16 (X86vsmovl (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5851 }
5852
5853 let Predicates = [UseSSE41] in {
5854   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5855   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5856   def : Pat<(v8i16 (X86vsmovl (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5857 }
5858
5859
5860 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5861                                OpndItins itins = DEFAULT_ITINS> {
5862   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5863                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5864                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>;
5865
5866   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5867                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5868        [(set VR128:$dst,
5869          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
5870          itins.rm>;
5871 }
5872
5873 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5874                                  Intrinsic IntId> {
5875   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5876                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5877                   [(set VR256:$dst, (IntId VR128:$src))]>;
5878
5879   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5880                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5881        [(set VR256:$dst,
5882          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>;
5883 }
5884
5885 let Predicates = [HasAVX] in {
5886 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5887                                      VEX;
5888 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5889                                      VEX;
5890 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5891                                      VEX;
5892 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5893                                      VEX;
5894 }
5895
5896 let Predicates = [HasAVX2] in {
5897 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5898                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5899 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5900                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5901 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5902                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5903 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5904                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5905 }
5906
5907 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
5908                                       SSE_INTALU_ITINS_P>;
5909 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
5910                                       SSE_INTALU_ITINS_P>;
5911 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
5912                                       SSE_INTALU_ITINS_P>;
5913 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
5914                                       SSE_INTALU_ITINS_P>;
5915
5916 let Predicates = [HasAVX] in {
5917   // Common patterns involving scalar load
5918   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5919             (VPMOVSXBDrm addr:$src)>;
5920   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5921             (VPMOVSXWQrm addr:$src)>;
5922
5923   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5924             (VPMOVZXBDrm addr:$src)>;
5925   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5926             (VPMOVZXWQrm addr:$src)>;
5927 }
5928
5929 let Predicates = [UseSSE41] in {
5930   // Common patterns involving scalar load
5931   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5932             (PMOVSXBDrm addr:$src)>;
5933   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5934             (PMOVSXWQrm addr:$src)>;
5935
5936   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5937             (PMOVZXBDrm addr:$src)>;
5938   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5939             (PMOVZXWQrm addr:$src)>;
5940 }
5941
5942 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5943                                OpndItins itins = DEFAULT_ITINS> {
5944   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5945                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5946                  [(set VR128:$dst, (IntId VR128:$src))]>;
5947
5948   // Expecting a i16 load any extended to i32 value.
5949   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5950                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5951                  [(set VR128:$dst, (IntId (bitconvert
5952                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>;
5953 }
5954
5955 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5956                                  Intrinsic IntId> {
5957   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5958                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5959                  [(set VR256:$dst, (IntId VR128:$src))]>;
5960
5961   // Expecting a i16 load any extended to i32 value.
5962   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5963                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5964                   [(set VR256:$dst, (IntId (bitconvert
5965                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>;
5966 }
5967
5968 let Predicates = [HasAVX] in {
5969 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5970                                      VEX;
5971 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5972                                      VEX;
5973 }
5974 let Predicates = [HasAVX2] in {
5975 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5976                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5977 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5978                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5979 }
5980 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
5981                                       SSE_INTALU_ITINS_P>;
5982 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
5983                                       SSE_INTALU_ITINS_P>;
5984
5985 let Predicates = [HasAVX2] in {
5986   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5987   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5988   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5989
5990   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5991   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5992
5993   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5994
5995   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5996             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5997   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5998             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5999   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
6000             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6001
6002   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
6003             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6004   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
6005             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6006
6007   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
6008             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6009
6010   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
6011             (VPMOVSXWDYrm addr:$src)>;
6012   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
6013             (VPMOVSXDQYrm addr:$src)>;
6014
6015   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
6016                     (scalar_to_vector (loadi64 addr:$src))))))),
6017             (VPMOVSXBDYrm addr:$src)>;
6018   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
6019                     (scalar_to_vector (loadf64 addr:$src))))))),
6020             (VPMOVSXBDYrm addr:$src)>;
6021
6022   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
6023                     (scalar_to_vector (loadi64 addr:$src))))))),
6024             (VPMOVSXWQYrm addr:$src)>;
6025   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
6026                     (scalar_to_vector (loadf64 addr:$src))))))),
6027             (VPMOVSXWQYrm addr:$src)>;
6028
6029   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
6030                     (scalar_to_vector (loadi32 addr:$src))))))),
6031             (VPMOVSXBQYrm addr:$src)>;
6032 }
6033
6034 let Predicates = [HasAVX] in {
6035   // Common patterns involving scalar load
6036   def : Pat<(int_x86_sse41_pmovsxbq
6037               (bitconvert (v4i32 (X86vzmovl
6038                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6039             (VPMOVSXBQrm addr:$src)>;
6040
6041   def : Pat<(int_x86_sse41_pmovzxbq
6042               (bitconvert (v4i32 (X86vzmovl
6043                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6044             (VPMOVZXBQrm addr:$src)>;
6045 }
6046
6047 let Predicates = [UseSSE41] in {
6048   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
6049   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
6050   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
6051
6052   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
6053   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
6054
6055   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
6056
6057   // Common patterns involving scalar load
6058   def : Pat<(int_x86_sse41_pmovsxbq
6059               (bitconvert (v4i32 (X86vzmovl
6060                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6061             (PMOVSXBQrm addr:$src)>;
6062
6063   def : Pat<(int_x86_sse41_pmovzxbq
6064               (bitconvert (v4i32 (X86vzmovl
6065                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6066             (PMOVZXBQrm addr:$src)>;
6067
6068   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6069                     (scalar_to_vector (loadi64 addr:$src))))))),
6070             (PMOVSXWDrm addr:$src)>;
6071   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6072                     (scalar_to_vector (loadf64 addr:$src))))))),
6073             (PMOVSXWDrm addr:$src)>;
6074   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6075                     (scalar_to_vector (loadi32 addr:$src))))))),
6076             (PMOVSXBDrm addr:$src)>;
6077   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6078                     (scalar_to_vector (loadi32 addr:$src))))))),
6079             (PMOVSXWQrm addr:$src)>;
6080   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6081                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6082             (PMOVSXBQrm addr:$src)>;
6083   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6084                     (scalar_to_vector (loadi64 addr:$src))))))),
6085             (PMOVSXDQrm addr:$src)>;
6086   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6087                     (scalar_to_vector (loadf64 addr:$src))))))),
6088             (PMOVSXDQrm addr:$src)>;
6089   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6090                     (scalar_to_vector (loadi64 addr:$src))))))),
6091             (PMOVSXBWrm addr:$src)>;
6092   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6093                     (scalar_to_vector (loadf64 addr:$src))))))),
6094             (PMOVSXBWrm addr:$src)>;
6095 }
6096
6097 let Predicates = [HasAVX2] in {
6098   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
6099   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
6100   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
6101
6102   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
6103   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
6104
6105   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
6106
6107   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
6108             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6109   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
6110             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6111   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
6112             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6113
6114   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
6115             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6116   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
6117             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6118
6119   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
6120             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6121 }
6122
6123 let Predicates = [HasAVX] in {
6124   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
6125   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
6126   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
6127
6128   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
6129   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
6130
6131   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
6132
6133   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6134             (VPMOVZXBWrm addr:$src)>;
6135   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6136             (VPMOVZXBWrm addr:$src)>;
6137   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6138             (VPMOVZXBDrm addr:$src)>;
6139   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6140             (VPMOVZXBQrm addr:$src)>;
6141
6142   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6143             (VPMOVZXWDrm addr:$src)>;
6144   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6145             (VPMOVZXWDrm addr:$src)>;
6146   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6147             (VPMOVZXWQrm addr:$src)>;
6148
6149   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6150             (VPMOVZXDQrm addr:$src)>;
6151   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6152             (VPMOVZXDQrm addr:$src)>;
6153   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6154             (VPMOVZXDQrm addr:$src)>;
6155
6156   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
6157   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
6158   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
6159
6160   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
6161   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
6162
6163   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
6164
6165   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6166                     (scalar_to_vector (loadi64 addr:$src))))))),
6167             (VPMOVSXWDrm addr:$src)>;
6168   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6169                     (scalar_to_vector (loadi64 addr:$src))))))),
6170             (VPMOVSXDQrm addr:$src)>;
6171   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6172                     (scalar_to_vector (loadf64 addr:$src))))))),
6173             (VPMOVSXWDrm addr:$src)>;
6174   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6175                     (scalar_to_vector (loadf64 addr:$src))))))),
6176             (VPMOVSXDQrm addr:$src)>;
6177   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6178                     (scalar_to_vector (loadi64 addr:$src))))))),
6179             (VPMOVSXBWrm addr:$src)>;
6180   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6181                     (scalar_to_vector (loadf64 addr:$src))))))),
6182             (VPMOVSXBWrm addr:$src)>;
6183
6184   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6185                     (scalar_to_vector (loadi32 addr:$src))))))),
6186             (VPMOVSXBDrm addr:$src)>;
6187   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6188                     (scalar_to_vector (loadi32 addr:$src))))))),
6189             (VPMOVSXWQrm addr:$src)>;
6190   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6191                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6192             (VPMOVSXBQrm addr:$src)>;
6193 }
6194
6195 let Predicates = [UseSSE41] in {
6196   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
6197   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
6198   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
6199
6200   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
6201   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
6202
6203   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
6204
6205   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6206             (PMOVZXBWrm addr:$src)>;
6207   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6208             (PMOVZXBWrm addr:$src)>;
6209   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6210             (PMOVZXBDrm addr:$src)>;
6211   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6212             (PMOVZXBQrm addr:$src)>;
6213
6214   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6215             (PMOVZXWDrm addr:$src)>;
6216   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6217             (PMOVZXWDrm addr:$src)>;
6218   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6219             (PMOVZXWQrm addr:$src)>;
6220
6221   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6222             (PMOVZXDQrm addr:$src)>;
6223   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6224             (PMOVZXDQrm addr:$src)>;
6225   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6226             (PMOVZXDQrm addr:$src)>;
6227 }
6228
6229 //===----------------------------------------------------------------------===//
6230 // SSE4.1 - Extract Instructions
6231 //===----------------------------------------------------------------------===//
6232
6233 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6234 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6235   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6236                  (ins VR128:$src1, i32i8imm:$src2),
6237                  !strconcat(OpcodeStr,
6238                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6239                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6240                                          imm:$src2))]>;
6241   let neverHasSideEffects = 1, mayStore = 1 in
6242   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6243                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6244                  !strconcat(OpcodeStr,
6245                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6246                  []>;
6247 // FIXME:
6248 // There's an AssertZext in the way of writing the store pattern
6249 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6250 }
6251
6252 let Predicates = [HasAVX] in
6253   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6254
6255 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6256
6257
6258 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6259 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6260   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6261   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6262                    (ins VR128:$src1, i32i8imm:$src2),
6263                    !strconcat(OpcodeStr,
6264                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6265                    []>;
6266
6267   let neverHasSideEffects = 1, mayStore = 1 in
6268   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6269                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6270                  !strconcat(OpcodeStr,
6271                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6272                  []>;
6273 // FIXME:
6274 // There's an AssertZext in the way of writing the store pattern
6275 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6276 }
6277
6278 let Predicates = [HasAVX] in
6279   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6280
6281 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6282
6283
6284 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6285 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6286   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6287                  (ins VR128:$src1, i32i8imm:$src2),
6288                  !strconcat(OpcodeStr,
6289                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6290                  [(set GR32:$dst,
6291                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>;
6292   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6293                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6294                  !strconcat(OpcodeStr,
6295                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6296                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6297                           addr:$dst)]>;
6298 }
6299
6300 let Predicates = [HasAVX] in
6301   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6302
6303 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6304
6305 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6306 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6307   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6308                  (ins VR128:$src1, i32i8imm:$src2),
6309                  !strconcat(OpcodeStr,
6310                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6311                  [(set GR64:$dst,
6312                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, REX_W;
6313   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6314                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6315                  !strconcat(OpcodeStr,
6316                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6317                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6318                           addr:$dst)]>, REX_W;
6319 }
6320
6321 let Predicates = [HasAVX] in
6322   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6323
6324 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6325
6326 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6327 /// destination
6328 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6329                             OpndItins itins = DEFAULT_ITINS> {
6330   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6331                  (ins VR128:$src1, i32i8imm:$src2),
6332                  !strconcat(OpcodeStr,
6333                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6334                  [(set GR32orGR64:$dst,
6335                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6336                     itins.rr>;
6337   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6338                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6339                  !strconcat(OpcodeStr,
6340                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6341                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6342                           addr:$dst)], itins.rm>;
6343 }
6344
6345 let ExeDomain = SSEPackedSingle in {
6346   let Predicates = [UseAVX] in
6347     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6348   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6349 }
6350
6351 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6352 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6353                                               imm:$src2))),
6354                  addr:$dst),
6355           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6356           Requires<[HasAVX]>;
6357 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6358                                               imm:$src2))),
6359                  addr:$dst),
6360           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6361           Requires<[UseSSE41]>;
6362
6363 //===----------------------------------------------------------------------===//
6364 // SSE4.1 - Insert Instructions
6365 //===----------------------------------------------------------------------===//
6366
6367 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6368   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6369       (ins VR128:$src1, GR32orGR64:$src2, i32i8imm:$src3),
6370       !if(Is2Addr,
6371         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6372         !strconcat(asm,
6373                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6374       [(set VR128:$dst,
6375         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>;
6376   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6377       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6378       !if(Is2Addr,
6379         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6380         !strconcat(asm,
6381                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6382       [(set VR128:$dst,
6383         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6384                    imm:$src3))]>;
6385 }
6386
6387 let Predicates = [HasAVX] in
6388   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6389 let Constraints = "$src1 = $dst" in
6390   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6391
6392 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6393   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6394       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6395       !if(Is2Addr,
6396         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6397         !strconcat(asm,
6398                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6399       [(set VR128:$dst,
6400         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>;
6401   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6402       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6403       !if(Is2Addr,
6404         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6405         !strconcat(asm,
6406                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6407       [(set VR128:$dst,
6408         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6409                           imm:$src3)))]>;
6410 }
6411
6412 let Predicates = [HasAVX] in
6413   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6414 let Constraints = "$src1 = $dst" in
6415   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6416
6417 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6418   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6419       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6420       !if(Is2Addr,
6421         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6422         !strconcat(asm,
6423                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6424       [(set VR128:$dst,
6425         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>;
6426   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6427       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6428       !if(Is2Addr,
6429         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6430         !strconcat(asm,
6431                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6432       [(set VR128:$dst,
6433         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6434                           imm:$src3)))]>;
6435 }
6436
6437 let Predicates = [HasAVX] in
6438   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6439 let Constraints = "$src1 = $dst" in
6440   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6441
6442 // insertps has a few different modes, there's the first two here below which
6443 // are optimized inserts that won't zero arbitrary elements in the destination
6444 // vector. The next one matches the intrinsic and could zero arbitrary elements
6445 // in the target vector.
6446 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6447                            OpndItins itins = DEFAULT_ITINS> {
6448   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6449       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6450       !if(Is2Addr,
6451         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6452         !strconcat(asm,
6453                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6454       [(set VR128:$dst,
6455         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>;
6456   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6457       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6458       !if(Is2Addr,
6459         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6460         !strconcat(asm,
6461                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6462       [(set VR128:$dst,
6463         (X86insrtps VR128:$src1,
6464                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6465                     imm:$src3))], itins.rm>;
6466 }
6467
6468 let ExeDomain = SSEPackedSingle in {
6469   let Predicates = [UseAVX] in
6470     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6471   let Constraints = "$src1 = $dst" in
6472     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6473 }
6474
6475 //===----------------------------------------------------------------------===//
6476 // SSE4.1 - Round Instructions
6477 //===----------------------------------------------------------------------===//
6478
6479 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6480                             X86MemOperand x86memop, RegisterClass RC,
6481                             PatFrag mem_frag32, PatFrag mem_frag64,
6482                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6483 let ExeDomain = SSEPackedSingle in {
6484   // Intrinsic operation, reg.
6485   // Vector intrinsic operation, reg
6486   def PSr : SS4AIi8<opcps, MRMSrcReg,
6487                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6488                     !strconcat(OpcodeStr,
6489                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6490                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6491                     IIC_SSE_ROUNDPS_REG>;
6492
6493   // Vector intrinsic operation, mem
6494   def PSm : SS4AIi8<opcps, MRMSrcMem,
6495                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6496                     !strconcat(OpcodeStr,
6497                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6498                     [(set RC:$dst,
6499                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6500                           IIC_SSE_ROUNDPS_MEM>;
6501 } // ExeDomain = SSEPackedSingle
6502
6503 let ExeDomain = SSEPackedDouble in {
6504   // Vector intrinsic operation, reg
6505   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6506                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6507                     !strconcat(OpcodeStr,
6508                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6509                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6510                     IIC_SSE_ROUNDPS_REG>;
6511
6512   // Vector intrinsic operation, mem
6513   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6514                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6515                     !strconcat(OpcodeStr,
6516                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6517                     [(set RC:$dst,
6518                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6519                           IIC_SSE_ROUNDPS_REG>;
6520 } // ExeDomain = SSEPackedDouble
6521 }
6522
6523 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6524                             string OpcodeStr,
6525                             Intrinsic F32Int,
6526                             Intrinsic F64Int, bit Is2Addr = 1> {
6527 let ExeDomain = GenericDomain in {
6528   // Operation, reg.
6529   let hasSideEffects = 0 in
6530   def SSr : SS4AIi8<opcss, MRMSrcReg,
6531       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6532       !if(Is2Addr,
6533           !strconcat(OpcodeStr,
6534               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6535           !strconcat(OpcodeStr,
6536               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6537       []>;
6538
6539   // Intrinsic operation, reg.
6540   let isCodeGenOnly = 1 in
6541   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6542         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6543         !if(Is2Addr,
6544             !strconcat(OpcodeStr,
6545                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6546             !strconcat(OpcodeStr,
6547                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6548         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>;
6549
6550   // Intrinsic operation, mem.
6551   def SSm : SS4AIi8<opcss, MRMSrcMem,
6552         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6553         !if(Is2Addr,
6554             !strconcat(OpcodeStr,
6555                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6556             !strconcat(OpcodeStr,
6557                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6558         [(set VR128:$dst,
6559              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>;
6560
6561   // Operation, reg.
6562   let hasSideEffects = 0 in
6563   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6564         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6565         !if(Is2Addr,
6566             !strconcat(OpcodeStr,
6567                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6568             !strconcat(OpcodeStr,
6569                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6570         []>;
6571
6572   // Intrinsic operation, reg.
6573   let isCodeGenOnly = 1 in
6574   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6575         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6576         !if(Is2Addr,
6577             !strconcat(OpcodeStr,
6578                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6579             !strconcat(OpcodeStr,
6580                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6581         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>;
6582
6583   // Intrinsic operation, mem.
6584   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6585         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6586         !if(Is2Addr,
6587             !strconcat(OpcodeStr,
6588                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6589             !strconcat(OpcodeStr,
6590                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6591         [(set VR128:$dst,
6592               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>;
6593 } // ExeDomain = GenericDomain
6594 }
6595
6596 // FP round - roundss, roundps, roundsd, roundpd
6597 let Predicates = [HasAVX] in {
6598   // Intrinsic form
6599   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6600                                   loadv4f32, loadv2f64,
6601                                   int_x86_sse41_round_ps,
6602                                   int_x86_sse41_round_pd>, VEX;
6603   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6604                                   loadv8f32, loadv4f64,
6605                                   int_x86_avx_round_ps_256,
6606                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6607   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6608                                   int_x86_sse41_round_ss,
6609                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6610
6611   def : Pat<(ffloor FR32:$src),
6612             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6613   def : Pat<(f64 (ffloor FR64:$src)),
6614             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6615   def : Pat<(f32 (fnearbyint FR32:$src)),
6616             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6617   def : Pat<(f64 (fnearbyint FR64:$src)),
6618             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6619   def : Pat<(f32 (fceil FR32:$src)),
6620             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6621   def : Pat<(f64 (fceil FR64:$src)),
6622             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6623   def : Pat<(f32 (frint FR32:$src)),
6624             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6625   def : Pat<(f64 (frint FR64:$src)),
6626             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6627   def : Pat<(f32 (ftrunc FR32:$src)),
6628             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6629   def : Pat<(f64 (ftrunc FR64:$src)),
6630             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6631
6632   def : Pat<(v4f32 (ffloor VR128:$src)),
6633             (VROUNDPSr VR128:$src, (i32 0x1))>;
6634   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6635             (VROUNDPSr VR128:$src, (i32 0xC))>;
6636   def : Pat<(v4f32 (fceil VR128:$src)),
6637             (VROUNDPSr VR128:$src, (i32 0x2))>;
6638   def : Pat<(v4f32 (frint VR128:$src)),
6639             (VROUNDPSr VR128:$src, (i32 0x4))>;
6640   def : Pat<(v4f32 (ftrunc VR128:$src)),
6641             (VROUNDPSr VR128:$src, (i32 0x3))>;
6642
6643   def : Pat<(v2f64 (ffloor VR128:$src)),
6644             (VROUNDPDr VR128:$src, (i32 0x1))>;
6645   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6646             (VROUNDPDr VR128:$src, (i32 0xC))>;
6647   def : Pat<(v2f64 (fceil VR128:$src)),
6648             (VROUNDPDr VR128:$src, (i32 0x2))>;
6649   def : Pat<(v2f64 (frint VR128:$src)),
6650             (VROUNDPDr VR128:$src, (i32 0x4))>;
6651   def : Pat<(v2f64 (ftrunc VR128:$src)),
6652             (VROUNDPDr VR128:$src, (i32 0x3))>;
6653
6654   def : Pat<(v8f32 (ffloor VR256:$src)),
6655             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6656   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6657             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6658   def : Pat<(v8f32 (fceil VR256:$src)),
6659             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6660   def : Pat<(v8f32 (frint VR256:$src)),
6661             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6662   def : Pat<(v8f32 (ftrunc VR256:$src)),
6663             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6664
6665   def : Pat<(v4f64 (ffloor VR256:$src)),
6666             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6667   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6668             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6669   def : Pat<(v4f64 (fceil VR256:$src)),
6670             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6671   def : Pat<(v4f64 (frint VR256:$src)),
6672             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6673   def : Pat<(v4f64 (ftrunc VR256:$src)),
6674             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6675 }
6676
6677 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6678                                memopv4f32, memopv2f64,
6679                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6680 let Constraints = "$src1 = $dst" in
6681 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6682                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6683
6684 let Predicates = [UseSSE41] in {
6685   def : Pat<(ffloor FR32:$src),
6686             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6687   def : Pat<(f64 (ffloor FR64:$src)),
6688             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6689   def : Pat<(f32 (fnearbyint FR32:$src)),
6690             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6691   def : Pat<(f64 (fnearbyint FR64:$src)),
6692             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6693   def : Pat<(f32 (fceil FR32:$src)),
6694             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6695   def : Pat<(f64 (fceil FR64:$src)),
6696             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6697   def : Pat<(f32 (frint FR32:$src)),
6698             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6699   def : Pat<(f64 (frint FR64:$src)),
6700             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6701   def : Pat<(f32 (ftrunc FR32:$src)),
6702             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6703   def : Pat<(f64 (ftrunc FR64:$src)),
6704             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6705
6706   def : Pat<(v4f32 (ffloor VR128:$src)),
6707             (ROUNDPSr VR128:$src, (i32 0x1))>;
6708   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6709             (ROUNDPSr VR128:$src, (i32 0xC))>;
6710   def : Pat<(v4f32 (fceil VR128:$src)),
6711             (ROUNDPSr VR128:$src, (i32 0x2))>;
6712   def : Pat<(v4f32 (frint VR128:$src)),
6713             (ROUNDPSr VR128:$src, (i32 0x4))>;
6714   def : Pat<(v4f32 (ftrunc VR128:$src)),
6715             (ROUNDPSr VR128:$src, (i32 0x3))>;
6716
6717   def : Pat<(v2f64 (ffloor VR128:$src)),
6718             (ROUNDPDr VR128:$src, (i32 0x1))>;
6719   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6720             (ROUNDPDr VR128:$src, (i32 0xC))>;
6721   def : Pat<(v2f64 (fceil VR128:$src)),
6722             (ROUNDPDr VR128:$src, (i32 0x2))>;
6723   def : Pat<(v2f64 (frint VR128:$src)),
6724             (ROUNDPDr VR128:$src, (i32 0x4))>;
6725   def : Pat<(v2f64 (ftrunc VR128:$src)),
6726             (ROUNDPDr VR128:$src, (i32 0x3))>;
6727 }
6728
6729 //===----------------------------------------------------------------------===//
6730 // SSE4.1 - Packed Bit Test
6731 //===----------------------------------------------------------------------===//
6732
6733 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6734 // the intel intrinsic that corresponds to this.
6735 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6736 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6737                 "vptest\t{$src2, $src1|$src1, $src2}",
6738                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6739                 VEX;
6740 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6741                 "vptest\t{$src2, $src1|$src1, $src2}",
6742                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6743                 VEX;
6744
6745 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6746                 "vptest\t{$src2, $src1|$src1, $src2}",
6747                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6748                 VEX, VEX_L;
6749 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6750                 "vptest\t{$src2, $src1|$src1, $src2}",
6751                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6752                 VEX, VEX_L;
6753 }
6754
6755 let Defs = [EFLAGS] in {
6756 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6757               "ptest\t{$src2, $src1|$src1, $src2}",
6758               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>;
6759 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6760               "ptest\t{$src2, $src1|$src1, $src2}",
6761               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>;
6762 }
6763
6764 // The bit test instructions below are AVX only
6765 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6766                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6767   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6768             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6769             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, VEX;
6770   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6771             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6772             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>, VEX;
6773 }
6774
6775 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6776 let ExeDomain = SSEPackedSingle in {
6777 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6778 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6779                             VEX_L;
6780 }
6781 let ExeDomain = SSEPackedDouble in {
6782 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6783 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6784                             VEX_L;
6785 }
6786 }
6787
6788 //===----------------------------------------------------------------------===//
6789 // SSE4.1 - Misc Instructions
6790 //===----------------------------------------------------------------------===//
6791
6792 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6793   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6794                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6795                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6796                      IIC_SSE_POPCNT_RR>,
6797                      OpSize, XS;
6798   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6799                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6800                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6801                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, OpSize, XS;
6802
6803   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6804                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6805                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6806                      IIC_SSE_POPCNT_RR>,
6807                      XS;
6808   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6809                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6810                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6811                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6812
6813   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6814                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6815                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6816                       IIC_SSE_POPCNT_RR>,
6817                       XS;
6818   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6819                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6820                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6821                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6822 }
6823
6824
6825
6826 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6827 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6828                                  Intrinsic IntId128> {
6829   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6830                     (ins VR128:$src),
6831                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6832                     [(set VR128:$dst, (IntId128 VR128:$src))]>;
6833   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6834                      (ins i128mem:$src),
6835                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6836                      [(set VR128:$dst,
6837                        (IntId128 (bitconvert (memopv2i64 addr:$src))))]>;
6838 }
6839
6840 let Predicates = [HasAVX] in
6841 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6842                                          int_x86_sse41_phminposuw>, VEX;
6843 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6844                                          int_x86_sse41_phminposuw>;
6845
6846 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6847 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6848                               Intrinsic IntId128, bit Is2Addr = 1,
6849                               OpndItins itins = DEFAULT_ITINS> {
6850   let isCommutable = 1 in
6851   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6852        (ins VR128:$src1, VR128:$src2),
6853        !if(Is2Addr,
6854            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6855            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6856        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6857        itins.rr>;
6858   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6859        (ins VR128:$src1, i128mem:$src2),
6860        !if(Is2Addr,
6861            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6862            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6863        [(set VR128:$dst,
6864          (IntId128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))],
6865        itins.rm>;
6866 }
6867
6868 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6869 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6870                                 Intrinsic IntId256> {
6871   let isCommutable = 1 in
6872   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6873        (ins VR256:$src1, VR256:$src2),
6874        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6875        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>;
6876   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6877        (ins VR256:$src1, i256mem:$src2),
6878        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6879        [(set VR256:$dst,
6880          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>;
6881 }
6882
6883
6884 /// SS48I_binop_rm - Simple SSE41 binary operator.
6885 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6886                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6887                           X86MemOperand x86memop, bit Is2Addr = 1,
6888                           OpndItins itins = DEFAULT_ITINS> {
6889   let isCommutable = 1 in
6890   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6891        (ins RC:$src1, RC:$src2),
6892        !if(Is2Addr,
6893            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6894            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6895        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
6896   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6897        (ins RC:$src1, x86memop:$src2),
6898        !if(Is2Addr,
6899            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6900            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6901        [(set RC:$dst,
6902          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>;
6903 }
6904
6905 let Predicates = [HasAVX] in {
6906   let isCommutable = 0 in
6907   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6908                                                          0>, VEX_4V;
6909   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6910                                   loadv2i64, i128mem, 0>, VEX_4V;
6911   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6912                                   loadv2i64, i128mem, 0>, VEX_4V;
6913   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6914                                   loadv2i64, i128mem, 0>, VEX_4V;
6915   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6916                                   loadv2i64, i128mem, 0>, VEX_4V;
6917   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6918                                   loadv2i64, i128mem, 0>, VEX_4V;
6919   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6920                                   loadv2i64, i128mem, 0>, VEX_4V;
6921   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6922                                   loadv2i64, i128mem, 0>, VEX_4V;
6923   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6924                                   loadv2i64, i128mem, 0>, VEX_4V;
6925   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6926                                                          0>, VEX_4V;
6927 }
6928
6929 let Predicates = [HasAVX2] in {
6930   let isCommutable = 0 in
6931   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6932                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6933   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6934                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6935   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6936                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6937   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6938                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6939   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6940                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6941   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6942                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6943   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6944                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6945   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6946                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6947   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6948                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
6949   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6950                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6951 }
6952
6953 let Constraints = "$src1 = $dst" in {
6954   let isCommutable = 0 in
6955   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6956   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6957                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6958   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6959                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6960   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6961                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6962   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6963                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6964   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6965                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6966   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6967                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6968   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6969                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6970   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6971                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6972   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq,
6973                                      1, SSE_INTMUL_ITINS_P>;
6974 }
6975
6976 let Predicates = [HasAVX] in {
6977   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6978                                 memopv2i64, i128mem, 0>, VEX_4V;
6979   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6980                                  memopv2i64, i128mem, 0>, VEX_4V;
6981 }
6982 let Predicates = [HasAVX2] in {
6983   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6984                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6985   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6986                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6987 }
6988
6989 let Constraints = "$src1 = $dst" in {
6990   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6991                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6992   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6993                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6994 }
6995
6996 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6997 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6998                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6999                  X86MemOperand x86memop, bit Is2Addr = 1,
7000                  OpndItins itins = DEFAULT_ITINS> {
7001   let isCommutable = 1 in
7002   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7003         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7004         !if(Is2Addr,
7005             !strconcat(OpcodeStr,
7006                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7007             !strconcat(OpcodeStr,
7008                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7009         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>;
7010   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7011         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7012         !if(Is2Addr,
7013             !strconcat(OpcodeStr,
7014                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7015             !strconcat(OpcodeStr,
7016                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7017         [(set RC:$dst,
7018           (IntId RC:$src1,
7019            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>;
7020 }
7021
7022 let Predicates = [HasAVX] in {
7023   let isCommutable = 0 in {
7024     let ExeDomain = SSEPackedSingle in {
7025     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7026                                         VR128, loadv4f32, f128mem, 0>, VEX_4V;
7027     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7028                                     int_x86_avx_blend_ps_256, VR256, loadv8f32,
7029                                     f256mem, 0>, VEX_4V, VEX_L;
7030     }
7031     let ExeDomain = SSEPackedDouble in {
7032     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7033                                         VR128, loadv2f64, f128mem, 0>, VEX_4V;
7034     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7035                                      int_x86_avx_blend_pd_256,VR256, loadv4f64,
7036                                      f256mem, 0>, VEX_4V, VEX_L;
7037     }
7038   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7039                                       VR128, loadv2i64, i128mem, 0>, VEX_4V;
7040   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7041                                       VR128, loadv2i64, i128mem, 0>, VEX_4V;
7042   }
7043   let ExeDomain = SSEPackedSingle in
7044   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7045                                    VR128, loadv4f32, f128mem, 0>, VEX_4V;
7046   let ExeDomain = SSEPackedDouble in
7047   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7048                                    VR128, loadv2f64, f128mem, 0>, VEX_4V;
7049   let ExeDomain = SSEPackedSingle in
7050   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7051                                   VR256, loadv8f32, i256mem, 0>, VEX_4V, VEX_L;
7052 }
7053
7054 let Predicates = [HasAVX2] in {
7055   let isCommutable = 0 in {
7056   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7057                                   VR256, loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7058   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7059                                   VR256, loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7060   }
7061 }
7062
7063 let Constraints = "$src1 = $dst" in {
7064   let isCommutable = 0 in {
7065   let ExeDomain = SSEPackedSingle in
7066   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7067                                      VR128, memopv4f32, f128mem,
7068                                      1, SSE_INTALU_ITINS_P>;
7069   let ExeDomain = SSEPackedDouble in
7070   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7071                                      VR128, memopv2f64, f128mem,
7072                                      1, SSE_INTALU_ITINS_P>;
7073   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7074                                      VR128, memopv2i64, i128mem,
7075                                      1, SSE_INTALU_ITINS_P>;
7076   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7077                                      VR128, memopv2i64, i128mem,
7078                                      1, SSE_INTMUL_ITINS_P>;
7079   }
7080   let ExeDomain = SSEPackedSingle in
7081   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7082                                   VR128, memopv4f32, f128mem, 1,
7083                                   SSE_DPPS_ITINS>;
7084   let ExeDomain = SSEPackedDouble in
7085   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7086                                   VR128, memopv2f64, f128mem, 1,
7087                                   SSE_DPPD_ITINS>;
7088 }
7089
7090 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7091 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7092                                     RegisterClass RC, X86MemOperand x86memop,
7093                                     PatFrag mem_frag, Intrinsic IntId> {
7094   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7095                   (ins RC:$src1, RC:$src2, RC:$src3),
7096                   !strconcat(OpcodeStr,
7097                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7098                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7099                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM;
7100
7101   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7102                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7103                   !strconcat(OpcodeStr,
7104                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7105                   [(set RC:$dst,
7106                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7107                                RC:$src3))],
7108                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM;
7109 }
7110
7111 let Predicates = [HasAVX] in {
7112 let ExeDomain = SSEPackedDouble in {
7113 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7114                                            loadv2f64, int_x86_sse41_blendvpd>;
7115 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7116                                   loadv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
7117 } // ExeDomain = SSEPackedDouble
7118 let ExeDomain = SSEPackedSingle in {
7119 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7120                                            loadv4f32, int_x86_sse41_blendvps>;
7121 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7122                                   loadv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
7123 } // ExeDomain = SSEPackedSingle
7124 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7125                                            loadv2i64, int_x86_sse41_pblendvb>;
7126 }
7127
7128 let Predicates = [HasAVX2] in {
7129 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7130                                       loadv4i64, int_x86_avx2_pblendvb>, VEX_L;
7131 }
7132
7133 let Predicates = [HasAVX] in {
7134   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7135                             (v16i8 VR128:$src2))),
7136             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7137   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7138                             (v4i32 VR128:$src2))),
7139             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7140   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7141                             (v4f32 VR128:$src2))),
7142             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7143   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7144                             (v2i64 VR128:$src2))),
7145             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7146   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7147                             (v2f64 VR128:$src2))),
7148             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7149   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7150                             (v8i32 VR256:$src2))),
7151             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7152   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7153                             (v8f32 VR256:$src2))),
7154             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7155   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7156                             (v4i64 VR256:$src2))),
7157             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7158   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7159                             (v4f64 VR256:$src2))),
7160             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7161
7162   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7163                                (imm:$mask))),
7164             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7165   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7166                                (imm:$mask))),
7167             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7168
7169   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7170                                (imm:$mask))),
7171             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7172   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7173                                (imm:$mask))),
7174             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7175   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7176                                (imm:$mask))),
7177             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7178 }
7179
7180 let Predicates = [HasAVX2] in {
7181   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7182                             (v32i8 VR256:$src2))),
7183             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7184   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7185                                (imm:$mask))),
7186             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7187 }
7188
7189 /// SS41I_ternary_int - SSE 4.1 ternary operator
7190 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7191   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7192                                X86MemOperand x86memop, Intrinsic IntId,
7193                                OpndItins itins = DEFAULT_ITINS> {
7194     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7195                     (ins VR128:$src1, VR128:$src2),
7196                     !strconcat(OpcodeStr,
7197                      "\t{$src2, $dst|$dst, $src2}"),
7198                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7199                     itins.rr>;
7200
7201     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7202                     (ins VR128:$src1, x86memop:$src2),
7203                     !strconcat(OpcodeStr,
7204                      "\t{$src2, $dst|$dst, $src2}"),
7205                     [(set VR128:$dst,
7206                       (IntId VR128:$src1,
7207                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7208                        itins.rm>;
7209   }
7210 }
7211
7212 let ExeDomain = SSEPackedDouble in
7213 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7214                                   int_x86_sse41_blendvpd>;
7215 let ExeDomain = SSEPackedSingle in
7216 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7217                                   int_x86_sse41_blendvps>;
7218 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7219                                   int_x86_sse41_pblendvb>;
7220
7221 // Aliases with the implicit xmm0 argument
7222 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7223                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7224 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7225                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7226 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7227                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7228 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7229                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7230 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7231                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7232 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7233                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7234
7235 let Predicates = [UseSSE41] in {
7236   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7237                             (v16i8 VR128:$src2))),
7238             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7239   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7240                             (v4i32 VR128:$src2))),
7241             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7242   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7243                             (v4f32 VR128:$src2))),
7244             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7245   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7246                             (v2i64 VR128:$src2))),
7247             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7248   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7249                             (v2f64 VR128:$src2))),
7250             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7251
7252   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7253                                (imm:$mask))),
7254             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7255   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7256                                (imm:$mask))),
7257             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7258   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7259                                (imm:$mask))),
7260             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7261
7262 }
7263
7264 let Predicates = [HasAVX] in
7265 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7266                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7267                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7268                        VEX;
7269 let Predicates = [HasAVX2] in
7270 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7271                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7272                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7273                          VEX, VEX_L;
7274 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7275                        "movntdqa\t{$src, $dst|$dst, $src}",
7276                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7277
7278 //===----------------------------------------------------------------------===//
7279 // SSE4.2 - Compare Instructions
7280 //===----------------------------------------------------------------------===//
7281
7282 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7283 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7284                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7285                           X86MemOperand x86memop, bit Is2Addr = 1> {
7286   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7287        (ins RC:$src1, RC:$src2),
7288        !if(Is2Addr,
7289            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7290            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7291        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7292   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7293        (ins RC:$src1, x86memop:$src2),
7294        !if(Is2Addr,
7295            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7296            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7297        [(set RC:$dst,
7298          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7299 }
7300
7301 let Predicates = [HasAVX] in
7302   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7303                                  loadv2i64, i128mem, 0>, VEX_4V;
7304
7305 let Predicates = [HasAVX2] in
7306   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7307                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7308
7309 let Constraints = "$src1 = $dst" in
7310   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7311                                 memopv2i64, i128mem>;
7312
7313 //===----------------------------------------------------------------------===//
7314 // SSE4.2 - String/text Processing Instructions
7315 //===----------------------------------------------------------------------===//
7316
7317 // Packed Compare Implicit Length Strings, Return Mask
7318 multiclass pseudo_pcmpistrm<string asm> {
7319   def REG : PseudoI<(outs VR128:$dst),
7320                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7321     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7322                                                   imm:$src3))]>;
7323   def MEM : PseudoI<(outs VR128:$dst),
7324                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7325     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7326                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7327 }
7328
7329 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7330   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7331   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7332 }
7333
7334 multiclass pcmpistrm_SS42AI<string asm> {
7335   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7336     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7337     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7338     []>;
7339   let mayLoad = 1 in
7340   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7341     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7342     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7343     []>;
7344 }
7345
7346 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7347   let Predicates = [HasAVX] in
7348   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7349   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7350 }
7351
7352 // Packed Compare Explicit Length Strings, Return Mask
7353 multiclass pseudo_pcmpestrm<string asm> {
7354   def REG : PseudoI<(outs VR128:$dst),
7355                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7356     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7357                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7358   def MEM : PseudoI<(outs VR128:$dst),
7359                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7360     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7361                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7362 }
7363
7364 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7365   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7366   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7367 }
7368
7369 multiclass SS42AI_pcmpestrm<string asm> {
7370   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7371     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7372     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7373     []>;
7374   let mayLoad = 1 in
7375   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7376     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7377     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7378     []>;
7379 }
7380
7381 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7382   let Predicates = [HasAVX] in
7383   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7384   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7385 }
7386
7387 // Packed Compare Implicit Length Strings, Return Index
7388 multiclass pseudo_pcmpistri<string asm> {
7389   def REG : PseudoI<(outs GR32:$dst),
7390                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7391     [(set GR32:$dst, EFLAGS,
7392       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7393   def MEM : PseudoI<(outs GR32:$dst),
7394                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7395     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7396                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7397 }
7398
7399 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7400   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7401   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7402 }
7403
7404 multiclass SS42AI_pcmpistri<string asm> {
7405   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7406     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7407     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7408     []>;
7409   let mayLoad = 1 in
7410   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7411     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7412     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7413     []>;
7414 }
7415
7416 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7417   let Predicates = [HasAVX] in
7418   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7419   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7420 }
7421
7422 // Packed Compare Explicit Length Strings, Return Index
7423 multiclass pseudo_pcmpestri<string asm> {
7424   def REG : PseudoI<(outs GR32:$dst),
7425                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7426     [(set GR32:$dst, EFLAGS,
7427       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7428   def MEM : PseudoI<(outs GR32:$dst),
7429                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7430     [(set GR32:$dst, EFLAGS,
7431       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7432        imm:$src5))]>;
7433 }
7434
7435 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7436   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7437   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7438 }
7439
7440 multiclass SS42AI_pcmpestri<string asm> {
7441   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7442     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7443     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7444     []>;
7445   let mayLoad = 1 in
7446   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7447     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7448     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7449     []>;
7450 }
7451
7452 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7453   let Predicates = [HasAVX] in
7454   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7455   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7456 }
7457
7458 //===----------------------------------------------------------------------===//
7459 // SSE4.2 - CRC Instructions
7460 //===----------------------------------------------------------------------===//
7461
7462 // No CRC instructions have AVX equivalents
7463
7464 // crc intrinsic instruction
7465 // This set of instructions are only rm, the only difference is the size
7466 // of r and m.
7467 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7468                    RegisterClass RCIn, SDPatternOperator Int> :
7469   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7470          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7471          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>;
7472
7473 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7474                    X86MemOperand x86memop, SDPatternOperator Int> :
7475   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7476          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7477          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7478          IIC_CRC32_MEM>;
7479
7480 let Constraints = "$src1 = $dst" in {
7481   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7482                                  int_x86_sse42_crc32_32_8>;
7483   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7484                                  int_x86_sse42_crc32_32_8>;
7485   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7486                                  int_x86_sse42_crc32_32_16>, OpSize;
7487   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7488                                  int_x86_sse42_crc32_32_16>, OpSize;
7489   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7490                                  int_x86_sse42_crc32_32_32>;
7491   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7492                                  int_x86_sse42_crc32_32_32>;
7493   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7494                                  int_x86_sse42_crc32_64_64>, REX_W;
7495   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7496                                  int_x86_sse42_crc32_64_64>, REX_W;
7497   let hasSideEffects = 0 in {
7498     let mayLoad = 1 in
7499     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7500                                    null_frag>, REX_W;
7501     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7502                                    null_frag>, REX_W;
7503   }
7504 }
7505
7506 //===----------------------------------------------------------------------===//
7507 // SHA-NI Instructions
7508 //===----------------------------------------------------------------------===//
7509
7510 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7511                       bit UsesXMM0 = 0> {
7512   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7513              (ins VR128:$src1, VR128:$src2),
7514              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7515              [!if(UsesXMM0,
7516                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7517                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7518
7519   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7520              (ins VR128:$src1, i128mem:$src2),
7521              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7522              [!if(UsesXMM0,
7523                   (set VR128:$dst, (IntId VR128:$src1,
7524                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7525                   (set VR128:$dst, (IntId VR128:$src1,
7526                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7527 }
7528
7529 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7530   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7531                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7532                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7533                          [(set VR128:$dst,
7534                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7535                             (i8 imm:$src3)))]>, TA;
7536   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7537                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7538                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7539                          [(set VR128:$dst,
7540                            (int_x86_sha1rnds4 VR128:$src1,
7541                             (bc_v4i32 (memopv2i64 addr:$src2)),
7542                             (i8 imm:$src3)))]>, TA;
7543
7544   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7545   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7546   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7547
7548   let Uses=[XMM0] in
7549   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7550
7551   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7552   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7553 }
7554
7555 // Aliases with explicit %xmm0
7556 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7557                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7558 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7559                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7560
7561 //===----------------------------------------------------------------------===//
7562 // AES-NI Instructions
7563 //===----------------------------------------------------------------------===//
7564
7565 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7566                               Intrinsic IntId128, bit Is2Addr = 1> {
7567   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7568        (ins VR128:$src1, VR128:$src2),
7569        !if(Is2Addr,
7570            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7571            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7572        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>;
7573   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7574        (ins VR128:$src1, i128mem:$src2),
7575        !if(Is2Addr,
7576            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7577            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7578        [(set VR128:$dst,
7579          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>;
7580 }
7581
7582 // Perform One Round of an AES Encryption/Decryption Flow
7583 let Predicates = [HasAVX, HasAES] in {
7584   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7585                          int_x86_aesni_aesenc, 0>, VEX_4V;
7586   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7587                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7588   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7589                          int_x86_aesni_aesdec, 0>, VEX_4V;
7590   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7591                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7592 }
7593
7594 let Constraints = "$src1 = $dst" in {
7595   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7596                          int_x86_aesni_aesenc>;
7597   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7598                          int_x86_aesni_aesenclast>;
7599   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7600                          int_x86_aesni_aesdec>;
7601   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7602                          int_x86_aesni_aesdeclast>;
7603 }
7604
7605 // Perform the AES InvMixColumn Transformation
7606 let Predicates = [HasAVX, HasAES] in {
7607   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7608       (ins VR128:$src1),
7609       "vaesimc\t{$src1, $dst|$dst, $src1}",
7610       [(set VR128:$dst,
7611         (int_x86_aesni_aesimc VR128:$src1))]>,
7612       VEX;
7613   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7614       (ins i128mem:$src1),
7615       "vaesimc\t{$src1, $dst|$dst, $src1}",
7616       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7617       VEX;
7618 }
7619 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7620   (ins VR128:$src1),
7621   "aesimc\t{$src1, $dst|$dst, $src1}",
7622   [(set VR128:$dst,
7623     (int_x86_aesni_aesimc VR128:$src1))]>;
7624 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7625   (ins i128mem:$src1),
7626   "aesimc\t{$src1, $dst|$dst, $src1}",
7627   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>;
7628
7629 // AES Round Key Generation Assist
7630 let Predicates = [HasAVX, HasAES] in {
7631   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7632       (ins VR128:$src1, i8imm:$src2),
7633       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7634       [(set VR128:$dst,
7635         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7636       VEX;
7637   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7638       (ins i128mem:$src1, i8imm:$src2),
7639       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7640       [(set VR128:$dst,
7641         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7642       VEX;
7643 }
7644 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7645   (ins VR128:$src1, i8imm:$src2),
7646   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7647   [(set VR128:$dst,
7648     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>;
7649 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7650   (ins i128mem:$src1, i8imm:$src2),
7651   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7652   [(set VR128:$dst,
7653     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>;
7654
7655 //===----------------------------------------------------------------------===//
7656 // PCLMUL Instructions
7657 //===----------------------------------------------------------------------===//
7658
7659 // AVX carry-less Multiplication instructions
7660 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7661            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7662            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7663            [(set VR128:$dst,
7664              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7665
7666 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7667            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7668            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7669            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7670                               (loadv2i64 addr:$src2), imm:$src3))]>;
7671
7672 // Carry-less Multiplication instructions
7673 let Constraints = "$src1 = $dst" in {
7674 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7675            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7676            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7677            [(set VR128:$dst,
7678              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7679              IIC_SSE_PCLMULQDQ_RR>;
7680
7681 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7682            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7683            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7684            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7685                               (memopv2i64 addr:$src2), imm:$src3))],
7686                               IIC_SSE_PCLMULQDQ_RM>;
7687 } // Constraints = "$src1 = $dst"
7688
7689
7690 multiclass pclmul_alias<string asm, int immop> {
7691   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7692                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7693
7694   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7695                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7696
7697   def : InstAlias<!strconcat("vpclmul", asm,
7698                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7699                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7700
7701   def : InstAlias<!strconcat("vpclmul", asm,
7702                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7703                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7704 }
7705 defm : pclmul_alias<"hqhq", 0x11>;
7706 defm : pclmul_alias<"hqlq", 0x01>;
7707 defm : pclmul_alias<"lqhq", 0x10>;
7708 defm : pclmul_alias<"lqlq", 0x00>;
7709
7710 //===----------------------------------------------------------------------===//
7711 // SSE4A Instructions
7712 //===----------------------------------------------------------------------===//
7713
7714 let Predicates = [HasSSE4A] in {
7715
7716 let Constraints = "$src = $dst" in {
7717 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7718                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7719                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7720                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7721                                     imm:$idx))]>, PD;
7722 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7723               (ins VR128:$src, VR128:$mask),
7724               "extrq\t{$mask, $src|$src, $mask}",
7725               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7726                                  VR128:$mask))]>, PD;
7727
7728 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7729                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7730                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7731                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7732                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7733 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7734                  (ins VR128:$src, VR128:$mask),
7735                  "insertq\t{$mask, $src|$src, $mask}",
7736                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7737                                     VR128:$mask))]>, XD;
7738 }
7739
7740 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7741                 "movntss\t{$src, $dst|$dst, $src}",
7742                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7743
7744 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7745                 "movntsd\t{$src, $dst|$dst, $src}",
7746                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7747 }
7748
7749 //===----------------------------------------------------------------------===//
7750 // AVX Instructions
7751 //===----------------------------------------------------------------------===//
7752
7753 //===----------------------------------------------------------------------===//
7754 // VBROADCAST - Load from memory and broadcast to all elements of the
7755 //              destination operand
7756 //
7757 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7758                     X86MemOperand x86memop, Intrinsic Int> :
7759   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7760         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7761         [(set RC:$dst, (Int addr:$src))]>, VEX;
7762
7763 // AVX2 adds register forms
7764 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7765                          Intrinsic Int> :
7766   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7767          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7768          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7769
7770 let ExeDomain = SSEPackedSingle in {
7771   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7772                                       int_x86_avx_vbroadcast_ss>;
7773   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7774                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7775 }
7776 let ExeDomain = SSEPackedDouble in
7777 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7778                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7779 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7780                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7781
7782 let ExeDomain = SSEPackedSingle in {
7783   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7784                                            int_x86_avx2_vbroadcast_ss_ps>;
7785   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7786                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7787 }
7788 let ExeDomain = SSEPackedDouble in
7789 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7790                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7791
7792 let Predicates = [HasAVX2] in
7793 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7794                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7795
7796 let Predicates = [HasAVX] in
7797 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7798           (VBROADCASTF128 addr:$src)>;
7799
7800
7801 //===----------------------------------------------------------------------===//
7802 // VINSERTF128 - Insert packed floating-point values
7803 //
7804 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7805 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7806           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7807           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7808           []>, VEX_4V, VEX_L;
7809 let mayLoad = 1 in
7810 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7811           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7812           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7813           []>, VEX_4V, VEX_L;
7814 }
7815
7816 let Predicates = [HasAVX] in {
7817 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7818                                    (iPTR imm)),
7819           (VINSERTF128rr VR256:$src1, VR128:$src2,
7820                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7821 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7822                                    (iPTR imm)),
7823           (VINSERTF128rr VR256:$src1, VR128:$src2,
7824                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7825
7826 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7827                                    (iPTR imm)),
7828           (VINSERTF128rm VR256:$src1, addr:$src2,
7829                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7830 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7831                                    (iPTR imm)),
7832           (VINSERTF128rm VR256:$src1, addr:$src2,
7833                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7834 }
7835
7836 let Predicates = [HasAVX1Only] in {
7837 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7838                                    (iPTR imm)),
7839           (VINSERTF128rr VR256:$src1, VR128:$src2,
7840                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7841 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7842                                    (iPTR imm)),
7843           (VINSERTF128rr VR256:$src1, VR128:$src2,
7844                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7845 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7846                                    (iPTR imm)),
7847           (VINSERTF128rr VR256:$src1, VR128:$src2,
7848                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7849 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7850                                    (iPTR imm)),
7851           (VINSERTF128rr VR256:$src1, VR128:$src2,
7852                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7853
7854 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7855                                    (iPTR imm)),
7856           (VINSERTF128rm VR256:$src1, addr:$src2,
7857                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7858 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7859                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7860                                    (iPTR imm)),
7861           (VINSERTF128rm VR256:$src1, addr:$src2,
7862                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7863 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7864                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7865                                    (iPTR imm)),
7866           (VINSERTF128rm VR256:$src1, addr:$src2,
7867                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7868 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7869                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7870                                    (iPTR imm)),
7871           (VINSERTF128rm VR256:$src1, addr:$src2,
7872                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7873 }
7874
7875 //===----------------------------------------------------------------------===//
7876 // VEXTRACTF128 - Extract packed floating-point values
7877 //
7878 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7879 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7880           (ins VR256:$src1, i8imm:$src2),
7881           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7882           []>, VEX, VEX_L;
7883 let mayStore = 1 in
7884 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7885           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7886           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7887           []>, VEX, VEX_L;
7888 }
7889
7890 // AVX1 patterns
7891 let Predicates = [HasAVX] in {
7892 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7893           (v4f32 (VEXTRACTF128rr
7894                     (v8f32 VR256:$src1),
7895                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7896 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7897           (v2f64 (VEXTRACTF128rr
7898                     (v4f64 VR256:$src1),
7899                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7900
7901 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7902                          (iPTR imm))), addr:$dst),
7903           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7904            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7905 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7906                          (iPTR imm))), addr:$dst),
7907           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7908            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7909 }
7910
7911 let Predicates = [HasAVX1Only] in {
7912 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7913           (v2i64 (VEXTRACTF128rr
7914                   (v4i64 VR256:$src1),
7915                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7916 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7917           (v4i32 (VEXTRACTF128rr
7918                   (v8i32 VR256:$src1),
7919                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7920 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7921           (v8i16 (VEXTRACTF128rr
7922                   (v16i16 VR256:$src1),
7923                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7924 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7925           (v16i8 (VEXTRACTF128rr
7926                   (v32i8 VR256:$src1),
7927                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7928
7929 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7930                                 (iPTR imm))), addr:$dst),
7931           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7932            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7933 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7934                                 (iPTR imm))), addr:$dst),
7935           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7936            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7937 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7938                                 (iPTR imm))), addr:$dst),
7939           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7940            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7941 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7942                                 (iPTR imm))), addr:$dst),
7943           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7944            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7945 }
7946
7947 //===----------------------------------------------------------------------===//
7948 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7949 //
7950 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7951                           Intrinsic IntLd, Intrinsic IntLd256,
7952                           Intrinsic IntSt, Intrinsic IntSt256> {
7953   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7954              (ins VR128:$src1, f128mem:$src2),
7955              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7956              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7957              VEX_4V;
7958   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7959              (ins VR256:$src1, f256mem:$src2),
7960              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7961              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7962              VEX_4V, VEX_L;
7963   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7964              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7965              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7966              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7967   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7968              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7969              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7970              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7971 }
7972
7973 let ExeDomain = SSEPackedSingle in
7974 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7975                                  int_x86_avx_maskload_ps,
7976                                  int_x86_avx_maskload_ps_256,
7977                                  int_x86_avx_maskstore_ps,
7978                                  int_x86_avx_maskstore_ps_256>;
7979 let ExeDomain = SSEPackedDouble in
7980 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7981                                  int_x86_avx_maskload_pd,
7982                                  int_x86_avx_maskload_pd_256,
7983                                  int_x86_avx_maskstore_pd,
7984                                  int_x86_avx_maskstore_pd_256>;
7985
7986 //===----------------------------------------------------------------------===//
7987 // VPERMIL - Permute Single and Double Floating-Point Values
7988 //
7989 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7990                       RegisterClass RC, X86MemOperand x86memop_f,
7991                       X86MemOperand x86memop_i, PatFrag i_frag,
7992                       Intrinsic IntVar, ValueType vt> {
7993   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7994              (ins RC:$src1, RC:$src2),
7995              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7996              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7997   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7998              (ins RC:$src1, x86memop_i:$src2),
7999              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8000              [(set RC:$dst, (IntVar RC:$src1,
8001                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
8002
8003   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8004              (ins RC:$src1, i8imm:$src2),
8005              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8006              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
8007   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8008              (ins x86memop_f:$src1, i8imm:$src2),
8009              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8010              [(set RC:$dst,
8011                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
8012 }
8013
8014 let ExeDomain = SSEPackedSingle in {
8015   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8016                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8017   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8018                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8019 }
8020 let ExeDomain = SSEPackedDouble in {
8021   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8022                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8023   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8024                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8025 }
8026
8027 let Predicates = [HasAVX] in {
8028 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
8029           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8030 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
8031           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8032 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (loadv4i64 addr:$src1)),
8033                                (i8 imm:$imm))),
8034           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8035 def : Pat<(v4i64 (X86VPermilp (loadv4i64 addr:$src1), (i8 imm:$imm))),
8036           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8037
8038 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
8039           (VPERMILPDri VR128:$src1, imm:$imm)>;
8040 def : Pat<(v2i64 (X86VPermilp (loadv2i64 addr:$src1), (i8 imm:$imm))),
8041           (VPERMILPDmi addr:$src1, imm:$imm)>;
8042 }
8043
8044 //===----------------------------------------------------------------------===//
8045 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8046 //
8047 let ExeDomain = SSEPackedSingle in {
8048 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8049           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8050           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8051           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8052                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8053 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8054           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8055           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8056           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8057                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8058 }
8059
8060 let Predicates = [HasAVX] in {
8061 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8062           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8063 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8064                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8065           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8066 }
8067
8068 let Predicates = [HasAVX1Only] in {
8069 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8070           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8071 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8072           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8073 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8074           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8075 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8076           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8077
8078 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8079                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8080           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8081 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8082                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8083           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8084 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8085                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8086           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8087 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8088                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8089           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8090 }
8091
8092 //===----------------------------------------------------------------------===//
8093 // VZERO - Zero YMM registers
8094 //
8095 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8096             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8097   // Zero All YMM registers
8098   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8099                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
8100
8101   // Zero Upper bits of YMM registers
8102   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8103                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
8104 }
8105
8106 //===----------------------------------------------------------------------===//
8107 // Half precision conversion instructions
8108 //===----------------------------------------------------------------------===//
8109 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8110   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8111              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8112              [(set RC:$dst, (Int VR128:$src))]>,
8113              T8PD, VEX;
8114   let neverHasSideEffects = 1, mayLoad = 1 in
8115   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8116              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX;
8117 }
8118
8119 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8120   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8121                (ins RC:$src1, i32i8imm:$src2),
8122                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8123                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8124                TAPD, VEX;
8125   let neverHasSideEffects = 1, mayStore = 1 in
8126   def mr : Ii8<0x1D, MRMDestMem, (outs),
8127                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8128                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8129                TAPD, VEX;
8130 }
8131
8132 let Predicates = [HasF16C] in {
8133   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8134   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8135   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8136   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8137 }
8138
8139 //===----------------------------------------------------------------------===//
8140 // AVX2 Instructions
8141 //===----------------------------------------------------------------------===//
8142
8143 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8144 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8145                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8146                  X86MemOperand x86memop> {
8147   let isCommutable = 1 in
8148   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8149         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
8150         !strconcat(OpcodeStr,
8151             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8152         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8153         VEX_4V;
8154   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8155         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
8156         !strconcat(OpcodeStr,
8157             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8158         [(set RC:$dst,
8159           (IntId RC:$src1,
8160            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8161         VEX_4V;
8162 }
8163
8164 let isCommutable = 0 in {
8165 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8166                                    VR128, loadv2i64, i128mem>;
8167 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8168                                     VR256, loadv4i64, i256mem>, VEX_L;
8169 }
8170
8171 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8172                   imm:$mask)),
8173           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8174 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8175                   imm:$mask)),
8176           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8177
8178 //===----------------------------------------------------------------------===//
8179 // VPBROADCAST - Load from memory and broadcast to all elements of the
8180 //               destination operand
8181 //
8182 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8183                           X86MemOperand x86memop, PatFrag ld_frag,
8184                           Intrinsic Int128, Intrinsic Int256> {
8185   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8186                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8187                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
8188   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8189                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8190                   [(set VR128:$dst,
8191                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
8192   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8193                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8194                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
8195   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8196                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8197                    [(set VR256:$dst,
8198                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8199                    VEX, VEX_L;
8200 }
8201
8202 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8203                                     int_x86_avx2_pbroadcastb_128,
8204                                     int_x86_avx2_pbroadcastb_256>;
8205 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8206                                     int_x86_avx2_pbroadcastw_128,
8207                                     int_x86_avx2_pbroadcastw_256>;
8208 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8209                                     int_x86_avx2_pbroadcastd_128,
8210                                     int_x86_avx2_pbroadcastd_256>;
8211 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8212                                     int_x86_avx2_pbroadcastq_128,
8213                                     int_x86_avx2_pbroadcastq_256>;
8214
8215 let Predicates = [HasAVX2] in {
8216   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8217           (VPBROADCASTBrm addr:$src)>;
8218   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8219           (VPBROADCASTBYrm addr:$src)>;
8220   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8221           (VPBROADCASTWrm addr:$src)>;
8222   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8223           (VPBROADCASTWYrm addr:$src)>;
8224   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8225           (VPBROADCASTDrm addr:$src)>;
8226   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8227           (VPBROADCASTDYrm addr:$src)>;
8228   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8229           (VPBROADCASTQrm addr:$src)>;
8230   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8231           (VPBROADCASTQYrm addr:$src)>;
8232
8233   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8234           (VPBROADCASTBrr VR128:$src)>;
8235   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8236           (VPBROADCASTBYrr VR128:$src)>;
8237   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8238           (VPBROADCASTWrr VR128:$src)>;
8239   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8240           (VPBROADCASTWYrr VR128:$src)>;
8241   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8242           (VPBROADCASTDrr VR128:$src)>;
8243   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8244           (VPBROADCASTDYrr VR128:$src)>;
8245   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8246           (VPBROADCASTQrr VR128:$src)>;
8247   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8248           (VPBROADCASTQYrr VR128:$src)>;
8249   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8250           (VBROADCASTSSrr VR128:$src)>;
8251   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8252           (VBROADCASTSSYrr VR128:$src)>;
8253   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8254           (VPBROADCASTQrr VR128:$src)>;
8255   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8256           (VBROADCASTSDYrr VR128:$src)>;
8257
8258   // Provide fallback in case the load node that is used in the patterns above
8259   // is used by additional users, which prevents the pattern selection.
8260   let AddedComplexity = 20 in {
8261     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8262               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8263     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8264               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8265     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8266               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8267
8268     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8269               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8270     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8271               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8272     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8273               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8274   }
8275 }
8276
8277 // AVX1 broadcast patterns
8278 let Predicates = [HasAVX1Only] in {
8279 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8280           (VBROADCASTSSYrm addr:$src)>;
8281 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8282           (VBROADCASTSDYrm addr:$src)>;
8283 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8284           (VBROADCASTSSrm addr:$src)>;
8285 }
8286
8287 let Predicates = [HasAVX] in {
8288 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8289           (VBROADCASTSSYrm addr:$src)>;
8290 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8291           (VBROADCASTSDYrm addr:$src)>;
8292 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8293           (VBROADCASTSSrm addr:$src)>;
8294
8295   // Provide fallback in case the load node that is used in the patterns above
8296   // is used by additional users, which prevents the pattern selection.
8297   let AddedComplexity = 20 in {
8298   // 128bit broadcasts:
8299   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8300             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8301   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8302             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8303               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8304               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8305   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8306             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8307               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8308               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8309
8310   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8311             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8312   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8313             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8314               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8315               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8316   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8317             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8318               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8319               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8320   }
8321 }
8322
8323 //===----------------------------------------------------------------------===//
8324 // VPERM - Permute instructions
8325 //
8326
8327 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8328                      ValueType OpVT> {
8329   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8330                    (ins VR256:$src1, VR256:$src2),
8331                    !strconcat(OpcodeStr,
8332                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8333                    [(set VR256:$dst,
8334                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8335                    VEX_4V, VEX_L;
8336   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8337                    (ins VR256:$src1, i256mem:$src2),
8338                    !strconcat(OpcodeStr,
8339                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8340                    [(set VR256:$dst,
8341                      (OpVT (X86VPermv VR256:$src1,
8342                             (bitconvert (mem_frag addr:$src2)))))]>,
8343                    VEX_4V, VEX_L;
8344 }
8345
8346 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32>;
8347 let ExeDomain = SSEPackedSingle in
8348 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32>;
8349
8350 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8351                          ValueType OpVT> {
8352   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8353                      (ins VR256:$src1, i8imm:$src2),
8354                      !strconcat(OpcodeStr,
8355                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8356                      [(set VR256:$dst,
8357                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8358                      VEX, VEX_L;
8359   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8360                      (ins i256mem:$src1, i8imm:$src2),
8361                      !strconcat(OpcodeStr,
8362                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8363                      [(set VR256:$dst,
8364                        (OpVT (X86VPermi (mem_frag addr:$src1),
8365                               (i8 imm:$src2))))]>, VEX, VEX_L;
8366 }
8367
8368 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64>, VEX_W;
8369 let ExeDomain = SSEPackedDouble in
8370 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64>, VEX_W;
8371
8372 //===----------------------------------------------------------------------===//
8373 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8374 //
8375 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8376           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8377           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8378           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8379                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8380 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8381           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8382           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8383           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8384                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8385
8386 let Predicates = [HasAVX2] in {
8387 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8388           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8389 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8390           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8391 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8392           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8393
8394 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8395                   (i8 imm:$imm))),
8396           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8397 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8398                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8399           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8400 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8401                   (i8 imm:$imm))),
8402           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8403 }
8404
8405
8406 //===----------------------------------------------------------------------===//
8407 // VINSERTI128 - Insert packed integer values
8408 //
8409 let neverHasSideEffects = 1 in {
8410 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8411           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8412           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8413           []>, VEX_4V, VEX_L;
8414 let mayLoad = 1 in
8415 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8416           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8417           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8418           []>, VEX_4V, VEX_L;
8419 }
8420
8421 let Predicates = [HasAVX2] in {
8422 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8423                                    (iPTR imm)),
8424           (VINSERTI128rr VR256:$src1, VR128:$src2,
8425                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8426 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8427                                    (iPTR imm)),
8428           (VINSERTI128rr VR256:$src1, VR128:$src2,
8429                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8430 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8431                                    (iPTR imm)),
8432           (VINSERTI128rr VR256:$src1, VR128:$src2,
8433                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8434 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8435                                    (iPTR imm)),
8436           (VINSERTI128rr VR256:$src1, VR128:$src2,
8437                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8438
8439 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8440                                    (iPTR imm)),
8441           (VINSERTI128rm VR256:$src1, addr:$src2,
8442                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8443 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8444                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8445                                    (iPTR imm)),
8446           (VINSERTI128rm VR256:$src1, addr:$src2,
8447                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8448 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8449                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8450                                    (iPTR imm)),
8451           (VINSERTI128rm VR256:$src1, addr:$src2,
8452                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8453 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8454                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8455                                    (iPTR imm)),
8456           (VINSERTI128rm VR256:$src1, addr:$src2,
8457                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8458 }
8459
8460 //===----------------------------------------------------------------------===//
8461 // VEXTRACTI128 - Extract packed integer values
8462 //
8463 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8464           (ins VR256:$src1, i8imm:$src2),
8465           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8466           [(set VR128:$dst,
8467             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8468           VEX, VEX_L;
8469 let neverHasSideEffects = 1, mayStore = 1 in
8470 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8471           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8472           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8473           VEX, VEX_L;
8474
8475 let Predicates = [HasAVX2] in {
8476 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8477           (v2i64 (VEXTRACTI128rr
8478                     (v4i64 VR256:$src1),
8479                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8480 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8481           (v4i32 (VEXTRACTI128rr
8482                     (v8i32 VR256:$src1),
8483                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8484 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8485           (v8i16 (VEXTRACTI128rr
8486                     (v16i16 VR256:$src1),
8487                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8488 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8489           (v16i8 (VEXTRACTI128rr
8490                     (v32i8 VR256:$src1),
8491                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8492
8493 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8494                          (iPTR imm))), addr:$dst),
8495           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8496            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8497 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8498                          (iPTR imm))), addr:$dst),
8499           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8500            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8501 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8502                          (iPTR imm))), addr:$dst),
8503           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8504            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8505 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8506                          (iPTR imm))), addr:$dst),
8507           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8508            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8509 }
8510
8511 //===----------------------------------------------------------------------===//
8512 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8513 //
8514 multiclass avx2_pmovmask<string OpcodeStr,
8515                          Intrinsic IntLd128, Intrinsic IntLd256,
8516                          Intrinsic IntSt128, Intrinsic IntSt256> {
8517   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8518              (ins VR128:$src1, i128mem:$src2),
8519              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8520              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8521   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8522              (ins VR256:$src1, i256mem:$src2),
8523              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8524              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8525              VEX_4V, VEX_L;
8526   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8527              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8528              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8529              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8530   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8531              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8532              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8533              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8534 }
8535
8536 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8537                                 int_x86_avx2_maskload_d,
8538                                 int_x86_avx2_maskload_d_256,
8539                                 int_x86_avx2_maskstore_d,
8540                                 int_x86_avx2_maskstore_d_256>;
8541 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8542                                 int_x86_avx2_maskload_q,
8543                                 int_x86_avx2_maskload_q_256,
8544                                 int_x86_avx2_maskstore_q,
8545                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8546
8547
8548 //===----------------------------------------------------------------------===//
8549 // Variable Bit Shifts
8550 //
8551 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8552                           ValueType vt128, ValueType vt256> {
8553   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8554              (ins VR128:$src1, VR128:$src2),
8555              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8556              [(set VR128:$dst,
8557                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8558              VEX_4V;
8559   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8560              (ins VR128:$src1, i128mem:$src2),
8561              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8562              [(set VR128:$dst,
8563                (vt128 (OpNode VR128:$src1,
8564                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8565              VEX_4V;
8566   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8567              (ins VR256:$src1, VR256:$src2),
8568              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8569              [(set VR256:$dst,
8570                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8571              VEX_4V, VEX_L;
8572   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8573              (ins VR256:$src1, i256mem:$src2),
8574              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8575              [(set VR256:$dst,
8576                (vt256 (OpNode VR256:$src1,
8577                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8578              VEX_4V, VEX_L;
8579 }
8580
8581 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8582 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8583 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8584 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8585 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8586
8587 //===----------------------------------------------------------------------===//
8588 // VGATHER - GATHER Operations
8589 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8590                        X86MemOperand memop128, X86MemOperand memop256> {
8591   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8592             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8593             !strconcat(OpcodeStr,
8594               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8595             []>, VEX_4VOp3;
8596   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8597             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8598             !strconcat(OpcodeStr,
8599               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8600             []>, VEX_4VOp3, VEX_L;
8601 }
8602
8603 let mayLoad = 1, Constraints
8604   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8605   in {
8606   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8607   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8608   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8609   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8610   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8611   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8612   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8613   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8614 }