lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 def SSE_DPPD_ITINS : OpndItins<
 155   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 156 >;
 157
 158 def SSE_DPPS_ITINS : OpndItins<
 159   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 160 >;
 161
 162 def DEFAULT_ITINS : OpndItins<
 163   IIC_ALU_NONMEM, IIC_ALU_MEM
 164 >;
 165
 166 def SSE_EXTRACT_ITINS : OpndItins<
 167   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 168 >;
 169
 170 def SSE_INSERT_ITINS : OpndItins<
 171   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 172 >;
 173
 174 def SSE_MPSADBW_ITINS : OpndItins<
 175   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 176 >;
 177
 178 def SSE_PMULLD_ITINS : OpndItins<
 179   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 180 >;
 181
 182 //===----------------------------------------------------------------------===//
 183 // SSE 1 & 2 Instructions Classes
 184 //===----------------------------------------------------------------------===//
 185
 186 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 187 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 188                            RegisterClass RC, X86MemOperand x86memop,
 189                            OpndItins itins,
 190                            bit Is2Addr = 1> {
 191   let isCommutable = 1 in {
 192     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 193        !if(Is2Addr,
 194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 196        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 197        Sched<[itins.Sched]>;
 198   }
 199   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 200        !if(Is2Addr,
 201            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 202            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 203        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 204        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 205 }
 206
 207 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 208 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 209                              string asm, string SSEVer, string FPSizeStr,
 210                              Operand memopr, ComplexPattern mem_cpat,
 211                              OpndItins itins,
 212                              bit Is2Addr = 1> {
 213   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 214        !if(Is2Addr,
 215            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        [(set RC:$dst, (!cast<Intrinsic>(
 218                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 219              RC:$src1, RC:$src2))], itins.rr>,
 220        Sched<[itins.Sched]>;
 221   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 222        !if(Is2Addr,
 223            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 224            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 225        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 226                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 227              RC:$src1, mem_cpat:$src2))], itins.rm>,
 228        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 229 }
 230
 231 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 232 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 233                            RegisterClass RC, ValueType vt,
 234                            X86MemOperand x86memop, PatFrag mem_frag,
 235                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 236   let isCommutable = 1 in
 237     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 238        !if(Is2Addr,
 239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 241        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 242        Sched<[itins.Sched]>;
 243   let mayLoad = 1 in
 244     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 245        !if(Is2Addr,
 246            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 247            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 248        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 249           itins.rm, d>,
 250        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 251 }
 252
 253 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 254 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 255                                       string OpcodeStr, X86MemOperand x86memop,
 256                                       list<dag> pat_rr, list<dag> pat_rm,
 257                                       bit Is2Addr = 1> {
 258   let isCommutable = 1, hasSideEffects = 0 in
 259     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 260        !if(Is2Addr,
 261            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 262            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 263        pat_rr, NoItinerary, d>,
 264        Sched<[WriteVecLogic]>;
 265   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 266        !if(Is2Addr,
 267            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 268            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 269        pat_rm, NoItinerary, d>,
 270        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 //  Non-instruction patterns
 275 //===----------------------------------------------------------------------===//
 276
 277 // A vector extract of the first f32/f64 position is a subregister copy
 278 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 279           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 280 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 281           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 282
 283 // A 128-bit subvector extract from the first 256-bit vector position
 284 // is a subregister copy that needs no instruction.
 285 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 286           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 287 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 288           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 289
 290 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 291           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 292 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 293           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 294
 295 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 296           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 297 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 298           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 299
 300 // A 128-bit subvector insert to the first 256-bit vector position
 301 // is a subregister copy that needs no instruction.
 302 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 303 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 304           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 305 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 306           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 307 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 308           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 309 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 310           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 311 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 312           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 313 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 314           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 315 }
 316
 317 // Implicitly promote a 32-bit scalar to a vector.
 318 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 319           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 320 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 321           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 322 // Implicitly promote a 64-bit scalar to a vector.
 323 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 324           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 325 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 326           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 327
 328 // Bitcasts between 128-bit vector types. Return the original type since
 329 // no instruction is needed for the conversion
 330 let Predicates = [HasSSE2] in {
 331   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 332   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 333   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 334   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 335   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 336   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 337   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 338   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 339   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 340   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 341   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 342   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 343   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 344   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 345   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 346   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 347   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 348   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 349   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 350   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 351   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 352   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 353   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 354   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 355   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 356   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 357   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 358   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 359   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 360   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 361 }
 362
 363 // Bitcasts between 256-bit vector types. Return the original type since
 364 // no instruction is needed for the conversion
 365 let Predicates = [HasAVX] in {
 366   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 367   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 368   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 369   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 370   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 371   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 372   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 373   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 374   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 375   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 376   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 377   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 378   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 379   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 380   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 381   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 382   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 383   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 384   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 385   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 386   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 387   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 388   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 389   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 390   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 391   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 392   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 393   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 394   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 395   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 396 }
 397
 398 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 399 // This is expanded by ExpandPostRAPseudos.
 400 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 401     isPseudo = 1, SchedRW = [WriteZero] in {
 402   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 403                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 404   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 405                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 406 }
 407
 408 //===----------------------------------------------------------------------===//
 409 // AVX & SSE - Zero/One Vectors
 410 //===----------------------------------------------------------------------===//
 411
 412 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 413 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 414 // swizzled by ExecutionDepsFix to pxor.
 415 // We set canFoldAsLoad because this can be converted to a constant-pool
 416 // load of an all-zeros value if folding it would be beneficial.
 417 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 418     isPseudo = 1, SchedRW = [WriteZero] in {
 419 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 420                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 421 }
 422
 423 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 424 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 425 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 426 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 427 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 428
 429
 430 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 431 // and doesn't need it because on sandy bridge the register is set to zero
 432 // at the rename stage without using any execution unit, so SET0PSY
 433 // and SET0PDY can be used for vector int instructions without penalty
 434 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 435     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 436 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 437                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 438 }
 439
 440 let Predicates = [HasAVX] in
 441   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 442
 443 let Predicates = [HasAVX2] in {
 444   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 445   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 446   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 447   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 448 }
 449
 450 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 451 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 452 let Predicates = [HasAVX1Only] in {
 453 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 454 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 455           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 456
 457 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 458 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 459           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 460
 461 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 462 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 463           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 464
 465 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 466 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 467           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 468 }
 469
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-ones value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 476   let Predicates = [HasAVX2] in
 477   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 478                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 479 }
 480
 481
 482 //===----------------------------------------------------------------------===//
 483 // SSE 1 & 2 - Move FP Scalar Instructions
 484 //
 485 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 486 // register copies because it's a partial register update; Register-to-register
 487 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 488 // that the insert be implementable in terms of a copy, and just mentioned, we
 489 // don't use movss/movsd for copies.
 490 //===----------------------------------------------------------------------===//
 491
 492 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 493                          X86MemOperand x86memop, string base_opc,
 494                          string asm_opr> {
 495   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 496               (ins VR128:$src1, RC:$src2),
 497               !strconcat(base_opc, asm_opr),
 498               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 499                                  (scalar_to_vector RC:$src2))))],
 500               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 501
 502   // For the disassembler
 503   let isCodeGenOnly = 1, hasSideEffects = 0 in
 504   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 505                   (ins VR128:$src1, RC:$src2),
 506                   !strconcat(base_opc, asm_opr),
 507                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 508 }
 509
 510 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 511                       X86MemOperand x86memop, string OpcodeStr> {
 512   // AVX
 513   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 514                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 515                               VEX_4V, VEX_LIG;
 516
 517   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 518                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 519                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 520                      VEX, VEX_LIG, Sched<[WriteStore]>;
 521   // SSE1 & 2
 522   let Constraints = "$src1 = $dst" in {
 523     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 524                               "\t{$src2, $dst|$dst, $src2}">;
 525   }
 526
 527   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 528                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 529                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 530                   Sched<[WriteStore]>;
 531 }
 532
 533 // Loading from memory automatically zeroing upper bits.
 534 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 535                          PatFrag mem_pat, string OpcodeStr> {
 536   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 537                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 538                      [(set RC:$dst, (mem_pat addr:$src))],
 539                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 540   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 541                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 542                      [(set RC:$dst, (mem_pat addr:$src))],
 543                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 544 }
 545
 546 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 547 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 548
 549 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 550   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 551
 552   let AddedComplexity = 20 in
 553     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 554 }
 555
 556 // Patterns
 557 let Predicates = [UseAVX] in {
 558   let AddedComplexity = 15 in {
 559   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 560   // MOVS{S,D} to the lower bits.
 561   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 562             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 563   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 564             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 565   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 566             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 567   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 568             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 569
 570   // Move low f32 and clear high bits.
 571   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 572             (SUBREG_TO_REG (i32 0),
 573              (VMOVSSrr (v4f32 (V_SET0)),
 574                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 575   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 576             (SUBREG_TO_REG (i32 0),
 577              (VMOVSSrr (v4i32 (V_SET0)),
 578                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 579   }
 580
 581   let AddedComplexity = 20 in {
 582   // MOVSSrm zeros the high parts of the register; represent this
 583   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 584   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 585             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 586   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 587             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 588   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 590
 591   // MOVSDrm zeros the high parts of the register; represent this
 592   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 593   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 594             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 595   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 596             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 597   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 598             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 599   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 600             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 601   def : Pat<(v2f64 (X86vzload addr:$src)),
 602             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 603
 604   // Represent the same patterns above but in the form they appear for
 605   // 256-bit types
 606   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 607                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 608             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 609   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 610                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 612   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 613                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 615   }
 616   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 617                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 618             (SUBREG_TO_REG (i32 0),
 619                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 622                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 623             (SUBREG_TO_REG (i64 0),
 624                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 625                            sub_xmm)>;
 626   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 627                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 628             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 629
 630   // Move low f64 and clear high bits.
 631   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633              (VMOVSDrr (v2f64 (V_SET0)),
 634                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 635
 636   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 637             (SUBREG_TO_REG (i32 0),
 638              (VMOVSDrr (v2i64 (V_SET0)),
 639                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 640
 641   // Extract and store.
 642   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 643                    addr:$dst),
 644             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 645   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 648
 649   // Shuffle with VMOVSS
 650   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 651             (VMOVSSrr (v4i32 VR128:$src1),
 652                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 653   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 654             (VMOVSSrr (v4f32 VR128:$src1),
 655                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 656
 657   // 256-bit variants
 658   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 659             (SUBREG_TO_REG (i32 0),
 660               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 661                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 662               sub_xmm)>;
 663   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 666                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 667               sub_xmm)>;
 668
 669   // Shuffle with VMOVSD
 670   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 678
 679   // 256-bit variants
 680   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 681             (SUBREG_TO_REG (i32 0),
 682               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 683                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 684               sub_xmm)>;
 685   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 686             (SUBREG_TO_REG (i32 0),
 687               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 688                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 689               sub_xmm)>;
 690
 691
 692   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 693   // is during lowering, where it's not possible to recognize the fold cause
 694   // it has two uses through a bitcast. One use disappears at isel time and the
 695   // fold opportunity reappears.
 696   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 697             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 698   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 700   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 702   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 703             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 704 }
 705
 706 let Predicates = [UseSSE1] in {
 707   let AddedComplexity = 15 in {
 708   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 709   // MOVSS to the lower bits.
 710   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 711             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 713             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 714   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 715             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSSrm already zeros the high parts of the register.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 722   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 724   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 726   }
 727
 728   // Extract and store.
 729   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 730                    addr:$dst),
 731             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 732
 733   // Shuffle with MOVSS
 734   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 735             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 736   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 737             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 738 }
 739
 740 let Predicates = [UseSSE2] in {
 741   let AddedComplexity = 15 in {
 742   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 743   // MOVSD to the lower bits.
 744   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 745             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 746   }
 747
 748   let AddedComplexity = 20 in {
 749   // MOVSDrm already zeros the high parts of the register.
 750   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 751             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 752   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 753             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 754   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 755             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 756   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 757             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 758   def : Pat<(v2f64 (X86vzload addr:$src)),
 759             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 760   }
 761
 762   // Extract and store.
 763   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 764                    addr:$dst),
 765             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 766
 767   // Shuffle with MOVSD
 768   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 769             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 770   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 771             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 772   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776
 777   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 778   // is during lowering, where it's not possible to recognize the fold cause
 779   // it has two uses through a bitcast. One use disappears at isel time and the
 780   // fold opportunity reappears.
 781   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 782             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 783   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 784             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 785   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 786             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 787   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 788             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 789 }
 790
 791 //===----------------------------------------------------------------------===//
 792 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 793 //===----------------------------------------------------------------------===//
 794
 795 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 796                             X86MemOperand x86memop, PatFrag ld_frag,
 797                             string asm, Domain d,
 798                             OpndItins itins,
 799                             bit IsReMaterializable = 1> {
 800 let neverHasSideEffects = 1 in
 801   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 802               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 803            Sched<[WriteMove]>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 808            Sched<[WriteLoad]>;
 809 }
 810
 811 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 812                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 813                               TB, VEX;
 814 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 815                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 816                               TB, OpSize, VEX;
 817 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 818                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 819                               TB, VEX;
 820 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 821                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 822                               TB, OpSize, VEX;
 823
 824 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               TB, VEX, VEX_L;
 827 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               TB, OpSize, VEX, VEX_L;
 830 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               TB, VEX, VEX_L;
 833 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               TB, OpSize, VEX, VEX_L;
 836 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 837                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 838                               TB;
 839 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 840                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 841                               TB, OpSize;
 842 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 843                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 844                               TB;
 845 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 846                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 847                               TB, OpSize;
 848
 849 let SchedRW = [WriteStore] in {
 850 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movaps\t{$src, $dst|$dst, $src}",
 852                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 853                    IIC_SSE_MOVA_P_MR>, VEX;
 854 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movapd\t{$src, $dst|$dst, $src}",
 856                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 857                    IIC_SSE_MOVA_P_MR>, VEX;
 858 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 859                    "movups\t{$src, $dst|$dst, $src}",
 860                    [(store (v4f32 VR128:$src), addr:$dst)],
 861                    IIC_SSE_MOVU_P_MR>, VEX;
 862 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 863                    "movupd\t{$src, $dst|$dst, $src}",
 864                    [(store (v2f64 VR128:$src), addr:$dst)],
 865                    IIC_SSE_MOVU_P_MR>, VEX;
 866 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 870 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 874 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v8f32 VR256:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 878 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v4f64 VR256:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 882 } // SchedRW
 883
 884 // For disassembler
 885 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 886   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 887                           (ins VR128:$src),
 888                           "movaps\t{$src, $dst|$dst, $src}", [],
 889                           IIC_SSE_MOVA_P_RR>, VEX;
 890   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 891                            (ins VR128:$src),
 892                            "movapd\t{$src, $dst|$dst, $src}", [],
 893                            IIC_SSE_MOVA_P_RR>, VEX;
 894   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 895                            (ins VR128:$src),
 896                            "movups\t{$src, $dst|$dst, $src}", [],
 897                            IIC_SSE_MOVU_P_RR>, VEX;
 898   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 899                            (ins VR128:$src),
 900                            "movupd\t{$src, $dst|$dst, $src}", [],
 901                            IIC_SSE_MOVU_P_RR>, VEX;
 902   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 903                             (ins VR256:$src),
 904                             "movaps\t{$src, $dst|$dst, $src}", [],
 905                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 906   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 907                             (ins VR256:$src),
 908                             "movapd\t{$src, $dst|$dst, $src}", [],
 909                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 910   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 911                             (ins VR256:$src),
 912                             "movups\t{$src, $dst|$dst, $src}", [],
 913                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 914   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 915                             (ins VR256:$src),
 916                             "movupd\t{$src, $dst|$dst, $src}", [],
 917                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 918 }
 919
 920 let Predicates = [HasAVX] in {
 921 def : Pat<(v8i32 (X86vzmovl
 922                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v4i64 (X86vzmovl
 925                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v8f32 (X86vzmovl
 928                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 def : Pat<(v4f64 (X86vzmovl
 931                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 932           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 933 }
 934
 935
 936 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 937           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 938 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 939           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 940
 941 let SchedRW = [WriteStore] in {
 942 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movaps\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movapd\t{$src, $dst|$dst, $src}",
 948                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVA_P_MR>;
 950 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movups\t{$src, $dst|$dst, $src}",
 952                    [(store (v4f32 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 955                    "movupd\t{$src, $dst|$dst, $src}",
 956                    [(store (v2f64 VR128:$src), addr:$dst)],
 957                    IIC_SSE_MOVU_P_MR>;
 958 } // SchedRW
 959
 960 // For disassembler
 961 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 962   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 963                          "movaps\t{$src, $dst|$dst, $src}", [],
 964                          IIC_SSE_MOVA_P_RR>;
 965   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 966                          "movapd\t{$src, $dst|$dst, $src}", [],
 967                          IIC_SSE_MOVA_P_RR>;
 968   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 969                          "movups\t{$src, $dst|$dst, $src}", [],
 970                          IIC_SSE_MOVU_P_RR>;
 971   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 972                          "movupd\t{$src, $dst|$dst, $src}", [],
 973                          IIC_SSE_MOVU_P_RR>;
 974 }
 975
 976 let Predicates = [HasAVX] in {
 977   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 978             (VMOVUPSmr addr:$dst, VR128:$src)>;
 979   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 980             (VMOVUPDmr addr:$dst, VR128:$src)>;
 981 }
 982
 983 let Predicates = [UseSSE1] in
 984   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 985             (MOVUPSmr addr:$dst, VR128:$src)>;
 986 let Predicates = [UseSSE2] in
 987   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 988             (MOVUPDmr addr:$dst, VR128:$src)>;
 989
 990 // Use vmovaps/vmovups for AVX integer load/store.
 991 let Predicates = [HasAVX] in {
 992   // 128-bit load/store
 993   def : Pat<(alignedloadv2i64 addr:$src),
 994             (VMOVAPSrm addr:$src)>;
 995   def : Pat<(loadv2i64 addr:$src),
 996             (VMOVUPSrm addr:$src)>;
 997
 998   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 999             (VMOVAPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1001             (VMOVAPSmr addr:$dst, VR128:$src)>;
1002   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1003             (VMOVAPSmr addr:$dst, VR128:$src)>;
1004   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1005             (VMOVAPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1007             (VMOVUPSmr addr:$dst, VR128:$src)>;
1008   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1009             (VMOVUPSmr addr:$dst, VR128:$src)>;
1010   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1011             (VMOVUPSmr addr:$dst, VR128:$src)>;
1012   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1013             (VMOVUPSmr addr:$dst, VR128:$src)>;
1014
1015   // 256-bit load/store
1016   def : Pat<(alignedloadv4i64 addr:$src),
1017             (VMOVAPSYrm addr:$src)>;
1018   def : Pat<(loadv4i64 addr:$src),
1019             (VMOVUPSYrm addr:$src)>;
1020   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1021             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1022   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1023             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1024   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1025             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1026   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1027             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1028   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1029             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1030   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1031             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1032   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1033             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1034   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1035             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1036
1037   // Special patterns for storing subvector extracts of lower 128-bits
1038   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1039   def : Pat<(alignedstore (v2f64 (extract_subvector
1040                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042   def : Pat<(alignedstore (v4f32 (extract_subvector
1043                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1044             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1045   def : Pat<(alignedstore (v2i64 (extract_subvector
1046                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1047             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1048   def : Pat<(alignedstore (v4i32 (extract_subvector
1049                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1050             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1051   def : Pat<(alignedstore (v8i16 (extract_subvector
1052                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1053             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1054   def : Pat<(alignedstore (v16i8 (extract_subvector
1055                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1056             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1057
1058   def : Pat<(store (v2f64 (extract_subvector
1059                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(store (v4f32 (extract_subvector
1062                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(store (v2i64 (extract_subvector
1065                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(store (v4i32 (extract_subvector
1068                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(store (v8i16 (extract_subvector
1071                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(store (v16i8 (extract_subvector
1074                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076 }
1077
1078 // Use movaps / movups for SSE integer load / store (one byte shorter).
1079 // The instructions selected below are then converted to MOVDQA/MOVDQU
1080 // during the SSE domain pass.
1081 let Predicates = [UseSSE1] in {
1082   def : Pat<(alignedloadv2i64 addr:$src),
1083             (MOVAPSrm addr:$src)>;
1084   def : Pat<(loadv2i64 addr:$src),
1085             (MOVUPSrm addr:$src)>;
1086
1087   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1088             (MOVAPSmr addr:$dst, VR128:$src)>;
1089   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1090             (MOVAPSmr addr:$dst, VR128:$src)>;
1091   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1092             (MOVAPSmr addr:$dst, VR128:$src)>;
1093   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1094             (MOVAPSmr addr:$dst, VR128:$src)>;
1095   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1096             (MOVUPSmr addr:$dst, VR128:$src)>;
1097   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1098             (MOVUPSmr addr:$dst, VR128:$src)>;
1099   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1100             (MOVUPSmr addr:$dst, VR128:$src)>;
1101   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1102             (MOVUPSmr addr:$dst, VR128:$src)>;
1103 }
1104
1105 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1106 // bits are disregarded. FIXME: Set encoding to pseudo!
1107 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1108 let isCodeGenOnly = 1 in {
1109   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1110                          "movaps\t{$src, $dst|$dst, $src}",
1111                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1112                          IIC_SSE_MOVA_P_RM>, VEX;
1113   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1114                          "movapd\t{$src, $dst|$dst, $src}",
1115                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1116                          IIC_SSE_MOVA_P_RM>, VEX;
1117 }
1118 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1119                      "movaps\t{$src, $dst|$dst, $src}",
1120                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1121                      IIC_SSE_MOVA_P_RM>;
1122 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1123                      "movapd\t{$src, $dst|$dst, $src}",
1124                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1125                      IIC_SSE_MOVA_P_RM>;
1126 }
1127
1128 //===----------------------------------------------------------------------===//
1129 // SSE 1 & 2 - Move Low packed FP Instructions
1130 //===----------------------------------------------------------------------===//
1131
1132 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1133                                       string base_opc, string asm_opr,
1134                                       InstrItinClass itin> {
1135   def PSrm : PI<opc, MRMSrcMem,
1136          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1137          !strconcat(base_opc, "s", asm_opr),
1138      [(set VR128:$dst,
1139        (psnode VR128:$src1,
1140               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1141               itin, SSEPackedSingle>, TB,
1142      Sched<[WriteShuffleLd, ReadAfterLd]>;
1143
1144   def PDrm : PI<opc, MRMSrcMem,
1145          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1146          !strconcat(base_opc, "d", asm_opr),
1147      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1148                               (scalar_to_vector (loadf64 addr:$src2)))))],
1149               itin, SSEPackedDouble>, TB, OpSize,
1150      Sched<[WriteShuffleLd, ReadAfterLd]>;
1151
1152 }
1153
1154 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1155                                  string base_opc, InstrItinClass itin> {
1156   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1157                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1158                                     itin>, VEX_4V;
1159
1160 let Constraints = "$src1 = $dst" in
1161   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1162                                     "\t{$src2, $dst|$dst, $src2}",
1163                                     itin>;
1164 }
1165
1166 let AddedComplexity = 20 in {
1167   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1168                                     IIC_SSE_MOV_LH>;
1169 }
1170
1171 let SchedRW = [WriteStore] in {
1172 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1173                    "movlps\t{$src, $dst|$dst, $src}",
1174                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1175                                  (iPTR 0))), addr:$dst)],
1176                                  IIC_SSE_MOV_LH>, VEX;
1177 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1178                    "movlpd\t{$src, $dst|$dst, $src}",
1179                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1180                                  (iPTR 0))), addr:$dst)],
1181                                  IIC_SSE_MOV_LH>, VEX;
1182 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1183                    "movlps\t{$src, $dst|$dst, $src}",
1184                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1185                                  (iPTR 0))), addr:$dst)],
1186                                  IIC_SSE_MOV_LH>;
1187 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movlpd\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1190                                  (iPTR 0))), addr:$dst)],
1191                                  IIC_SSE_MOV_LH>;
1192 } // SchedRW
1193
1194 let Predicates = [HasAVX] in {
1195   // Shuffle with VMOVLPS
1196   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1197             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1198   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1199             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1200
1201   // Shuffle with VMOVLPD
1202   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1203             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1204   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1205             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                    addr:$src1),
1210             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1213             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1214   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1215                    addr:$src1),
1216             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1217   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1218                    addr:$src1),
1219             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1220 }
1221
1222 let Predicates = [UseSSE1] in {
1223   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1224   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1225                                  (iPTR 0))), addr:$src1),
1226             (MOVLPSmr addr:$src1, VR128:$src2)>;
1227
1228   // Shuffle with MOVLPS
1229   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1230             (MOVLPSrm VR128:$src1, addr:$src2)>;
1231   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1232             (MOVLPSrm VR128:$src1, addr:$src2)>;
1233   def : Pat<(X86Movlps VR128:$src1,
1234                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1235             (MOVLPSrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1239                                       addr:$src1),
1240             (MOVLPSmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v4i32 (X86Movlps
1242                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1243                               addr:$src1),
1244             (MOVLPSmr addr:$src1, VR128:$src2)>;
1245 }
1246
1247 let Predicates = [UseSSE2] in {
1248   // Shuffle with MOVLPD
1249   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1250             (MOVLPDrm VR128:$src1, addr:$src2)>;
1251   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1252             (MOVLPDrm VR128:$src1, addr:$src2)>;
1253
1254   // Store patterns
1255   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1256                            addr:$src1),
1257             (MOVLPDmr addr:$src1, VR128:$src2)>;
1258   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1259                            addr:$src1),
1260             (MOVLPDmr addr:$src1, VR128:$src2)>;
1261 }
1262
1263 //===----------------------------------------------------------------------===//
1264 // SSE 1 & 2 - Move Hi packed FP Instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 let AddedComplexity = 20 in {
1268   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1269                                     IIC_SSE_MOV_LH>;
1270 }
1271
1272 let SchedRW = [WriteStore] in {
1273 // v2f64 extract element 1 is always custom lowered to unpack high to low
1274 // and extract element 0 so the non-store version isn't too horrible.
1275 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1276                    "movhps\t{$src, $dst|$dst, $src}",
1277                    [(store (f64 (vector_extract
1278                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1279                                             (bc_v2f64 (v4f32 VR128:$src))),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1281 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1282                    "movhpd\t{$src, $dst|$dst, $src}",
1283                    [(store (f64 (vector_extract
1284                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1285                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1286 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1287                    "movhps\t{$src, $dst|$dst, $src}",
1288                    [(store (f64 (vector_extract
1289                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1290                                             (bc_v2f64 (v4f32 VR128:$src))),
1291                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1292 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1293                    "movhpd\t{$src, $dst|$dst, $src}",
1294                    [(store (f64 (vector_extract
1295                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1296                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1297 } // SchedRW
1298
1299 let Predicates = [HasAVX] in {
1300   // VMOVHPS patterns
1301   def : Pat<(X86Movlhps VR128:$src1,
1302                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1303             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1304   def : Pat<(X86Movlhps VR128:$src1,
1305                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1306             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1307
1308   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1309   // is during lowering, where it's not possible to recognize the load fold
1310   // cause it has two uses through a bitcast. One use disappears at isel time
1311   // and the fold opportunity reappears.
1312   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1313                       (scalar_to_vector (loadf64 addr:$src2)))),
1314             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1315 }
1316
1317 let Predicates = [UseSSE1] in {
1318   // MOVHPS patterns
1319   def : Pat<(X86Movlhps VR128:$src1,
1320                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1321             (MOVHPSrm VR128:$src1, addr:$src2)>;
1322   def : Pat<(X86Movlhps VR128:$src1,
1323                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1324             (MOVHPSrm VR128:$src1, addr:$src2)>;
1325 }
1326
1327 let Predicates = [UseSSE2] in {
1328   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1329   // is during lowering, where it's not possible to recognize the load fold
1330   // cause it has two uses through a bitcast. One use disappears at isel time
1331   // and the fold opportunity reappears.
1332   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1333                       (scalar_to_vector (loadf64 addr:$src2)))),
1334             (MOVHPDrm VR128:$src1, addr:$src2)>;
1335 }
1336
1337 //===----------------------------------------------------------------------===//
1338 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1339 //===----------------------------------------------------------------------===//
1340
1341 let AddedComplexity = 20, Predicates = [UseAVX] in {
1342   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1343                                        (ins VR128:$src1, VR128:$src2),
1344                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1345                       [(set VR128:$dst,
1346                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1347                         IIC_SSE_MOV_LH>,
1348                       VEX_4V, Sched<[WriteShuffle]>;
1349   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1350                                        (ins VR128:$src1, VR128:$src2),
1351                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1352                       [(set VR128:$dst,
1353                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1354                         IIC_SSE_MOV_LH>,
1355                       VEX_4V, Sched<[WriteShuffle]>;
1356 }
1357 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1358   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1359                                        (ins VR128:$src1, VR128:$src2),
1360                       "movlhps\t{$src2, $dst|$dst, $src2}",
1361                       [(set VR128:$dst,
1362                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1363                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1364   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1365                                        (ins VR128:$src1, VR128:$src2),
1366                       "movhlps\t{$src2, $dst|$dst, $src2}",
1367                       [(set VR128:$dst,
1368                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1369                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1370 }
1371
1372 let Predicates = [UseAVX] in {
1373   // MOVLHPS patterns
1374   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1375             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1378
1379   // MOVHLPS patterns
1380   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1381             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1382 }
1383
1384 let Predicates = [UseSSE1] in {
1385   // MOVLHPS patterns
1386   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1387             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1388   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1389             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1390
1391   // MOVHLPS patterns
1392   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1393             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1394 }
1395
1396 //===----------------------------------------------------------------------===//
1397 // SSE 1 & 2 - Conversion Instructions
1398 //===----------------------------------------------------------------------===//
1399
1400 def SSE_CVT_PD : OpndItins<
1401   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1402 >;
1403
1404 let Sched = WriteCvtI2F in
1405 def SSE_CVT_PS : OpndItins<
1406   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1407 >;
1408
1409 let Sched = WriteCvtI2F in
1410 def SSE_CVT_Scalar : OpndItins<
1411   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1412 >;
1413
1414 let Sched = WriteCvtF2I in
1415 def SSE_CVT_SS2SI_32 : OpndItins<
1416   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1417 >;
1418
1419 let Sched = WriteCvtF2I in
1420 def SSE_CVT_SS2SI_64 : OpndItins<
1421   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1422 >;
1423
1424 let Sched = WriteCvtF2I in
1425 def SSE_CVT_SD2SI : OpndItins<
1426   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1427 >;
1428
1429 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1431                      string asm, OpndItins itins> {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1433                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1434                         itins.rr>, Sched<[itins.Sched]>;
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1436                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1437                         itins.rm>, Sched<[itins.Sched.Folded]>;
1438 }
1439
1440 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1441                        X86MemOperand x86memop, string asm, Domain d,
1442                        OpndItins itins> {
1443 let neverHasSideEffects = 1 in {
1444   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1445              [], itins.rr, d>, Sched<[itins.Sched]>;
1446   let mayLoad = 1 in
1447   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1448              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1449 }
1450 }
1451
1452 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1453                           X86MemOperand x86memop, string asm> {
1454 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1455   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1456               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1457            Sched<[WriteCvtI2F]>;
1458   let mayLoad = 1 in
1459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1460               (ins DstRC:$src1, x86memop:$src),
1461               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1462            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1463 } // neverHasSideEffects = 1
1464 }
1465
1466 let Predicates = [UseAVX] in {
1467 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1468                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SS2SI_32>,
1470                                 XS, VEX, VEX_LIG;
1471 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1472                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1473                                 SSE_CVT_SS2SI_64>,
1474                                 XS, VEX, VEX_W, VEX_LIG;
1475 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1476                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1477                                 SSE_CVT_SD2SI>,
1478                                 XD, VEX, VEX_LIG;
1479 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1480                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1481                                 SSE_CVT_SD2SI>,
1482                                 XD, VEX, VEX_W, VEX_LIG;
1483
1484 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1485                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1486 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1487                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1488 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1489                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1490 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1491                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1492 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1494 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1495                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1496 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1497                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1498 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1500 }
1501 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1502 // register, but the same isn't true when only using memory operands,
1503 // provide other assembly "l" and "q" forms to address this explicitly
1504 // where appropriate to do so.
1505 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1506                                   XS, VEX_4V, VEX_LIG;
1507 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1508                                   XS, VEX_4V, VEX_W, VEX_LIG;
1509 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1510                                   XD, VEX_4V, VEX_LIG;
1511 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1512                                   XD, VEX_4V, VEX_W, VEX_LIG;
1513
1514 let Predicates = [UseAVX] in {
1515   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1516                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1517   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1518                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1519
1520   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1521             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1522   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1523             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1524   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1525             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1526   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1527             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1528
1529   def : Pat<(f32 (sint_to_fp GR32:$src)),
1530             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1531   def : Pat<(f32 (sint_to_fp GR64:$src)),
1532             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1533   def : Pat<(f64 (sint_to_fp GR32:$src)),
1534             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1535   def : Pat<(f64 (sint_to_fp GR64:$src)),
1536             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1537 }
1538
1539 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1540                       "cvttss2si\t{$src, $dst|$dst, $src}",
1541                       SSE_CVT_SS2SI_32>, XS;
1542 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1543                       "cvttss2si\t{$src, $dst|$dst, $src}",
1544                       SSE_CVT_SS2SI_64>, XS, REX_W;
1545 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1546                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1547                       SSE_CVT_SD2SI>, XD;
1548 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1549                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1550                       SSE_CVT_SD2SI>, XD, REX_W;
1551 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1552                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1553                       SSE_CVT_Scalar>, XS;
1554 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1555                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1556                       SSE_CVT_Scalar>, XS, REX_W;
1557 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1558                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1559                       SSE_CVT_Scalar>, XD;
1560 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1561                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1562                       SSE_CVT_Scalar>, XD, REX_W;
1563
1564 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1565                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1566 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1567                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1568 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1569                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1570 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1571                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1572 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1573                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1574 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1575                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1576 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1577                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1578 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1579                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1580
1581 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1582                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1583 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1584                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1585
1586 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1587 // and/or XMM operand(s).
1588
1589 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1590                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1591                          string asm, OpndItins itins> {
1592   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1593               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1594               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1595            Sched<[itins.Sched]>;
1596   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1598               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1599            Sched<[itins.Sched.Folded]>;
1600 }
1601
1602 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1603                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1604                     PatFrag ld_frag, string asm, OpndItins itins,
1605                     bit Is2Addr = 1> {
1606   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1607               !if(Is2Addr,
1608                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1609                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1610               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1611               itins.rr>, Sched<[itins.Sched]>;
1612   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1613               (ins DstRC:$src1, x86memop:$src2),
1614               !if(Is2Addr,
1615                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1616                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1617               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1618               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1619 }
1620
1621 let Predicates = [UseAVX] in {
1622 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1623                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1624                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1625 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1626                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1627                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1628 }
1629 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1630                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1631 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1632                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1633
1634
1635 let Predicates = [UseAVX] in {
1636 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1637           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1638           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1639 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1640           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1641           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1642           VEX_W;
1643 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1644           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1645           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1646 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1647           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1648           SSE_CVT_Scalar, 0>, XD,
1649           VEX_4V, VEX_W;
1650 }
1651 let Constraints = "$src1 = $dst" in {
1652   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1653                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1654                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1655   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1656                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1657                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1658   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1659                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1660                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1661   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1662                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1663                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1664 }
1665
1666 /// SSE 1 Only
1667
1668 // Aliases for intrinsics
1669 let Predicates = [UseAVX] in {
1670 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1671                                     ssmem, sse_load_f32, "cvttss2si",
1672                                     SSE_CVT_SS2SI_32>, XS, VEX;
1673 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1674                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1675                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1676                                    XS, VEX, VEX_W;
1677 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1678                                     sdmem, sse_load_f64, "cvttsd2si",
1679                                     SSE_CVT_SD2SI>, XD, VEX;
1680 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1681                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1682                                   "cvttsd2si", SSE_CVT_SD2SI>,
1683                                   XD, VEX, VEX_W;
1684 }
1685 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1686                                     ssmem, sse_load_f32, "cvttss2si",
1687                                     SSE_CVT_SS2SI_32>, XS;
1688 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1689                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1690                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1691 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1692                                     sdmem, sse_load_f64, "cvttsd2si",
1693                                     SSE_CVT_SD2SI>, XD;
1694 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1695                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1696                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1697
1698 let Predicates = [UseAVX] in {
1699 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1700                                   ssmem, sse_load_f32, "cvtss2si",
1701                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1702 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1703                                   ssmem, sse_load_f32, "cvtss2si",
1704                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1705 }
1706 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1707                                ssmem, sse_load_f32, "cvtss2si",
1708                                SSE_CVT_SS2SI_32>, XS;
1709 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1710                                  ssmem, sse_load_f32, "cvtss2si",
1711                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1712
1713 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1714                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1715                                SSEPackedSingle, SSE_CVT_PS>,
1716                                TB, VEX, Requires<[HasAVX]>;
1717 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1718                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1719                                SSEPackedSingle, SSE_CVT_PS>,
1720                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1721
1722 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1723                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1724                             SSEPackedSingle, SSE_CVT_PS>,
1725                             TB, Requires<[UseSSE2]>;
1726
1727 let Predicates = [UseAVX] in {
1728 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1729                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1730 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1731                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1732 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1733                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1734 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1735                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1736 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1737                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1738 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1739                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1740 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1741                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1742 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1743                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1744 }
1745
1746 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1747                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1748 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1749                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1750 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1751                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1752 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1753                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1754 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1755                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1756 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1757                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1758 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1759                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1760 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1761                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1762
1763 /// SSE 2 Only
1764
1765 // Convert scalar double to scalar single
1766 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1767 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1768                        (ins FR64:$src1, FR64:$src2),
1769                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1770                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1771                       Sched<[WriteCvtF2F]>;
1772 let mayLoad = 1 in
1773 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1774                        (ins FR64:$src1, f64mem:$src2),
1775                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1776                       [], IIC_SSE_CVT_Scalar_RM>,
1777                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1778                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1779 }
1780
1781 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1782           Requires<[UseAVX]>;
1783
1784 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1785                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1786                       [(set FR32:$dst, (fround FR64:$src))],
1787                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1788 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1789                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1790                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1791                       IIC_SSE_CVT_Scalar_RM>,
1792                       XD,
1793                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1794
1795 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1796                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1797                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1798                        [(set VR128:$dst,
1799                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1800                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1801                        Sched<[WriteCvtF2F]>;
1802 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1803                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1804                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1805                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1806                                           VR128:$src1, sse_load_f64:$src2))],
1807                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1808                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1809
1810 let Constraints = "$src1 = $dst" in {
1811 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1812                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1813                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                        [(set VR128:$dst,
1815                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1816                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1817                        Sched<[WriteCvtF2F]>;
1818 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1819                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1820                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1821                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1822                                           VR128:$src1, sse_load_f64:$src2))],
1823                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1824                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1825 }
1826
1827 // Convert scalar single to scalar double
1828 // SSE2 instructions with XS prefix
1829 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1830 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1831                     (ins FR32:$src1, FR32:$src2),
1832                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1833                     [], IIC_SSE_CVT_Scalar_RR>,
1834                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1835                     Sched<[WriteCvtF2F]>;
1836 let mayLoad = 1 in
1837 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1838                     (ins FR32:$src1, f32mem:$src2),
1839                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1840                     [], IIC_SSE_CVT_Scalar_RM>,
1841                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1842                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1843 }
1844
1845 def : Pat<(f64 (fextend FR32:$src)),
1846     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1847 def : Pat<(fextend (loadf32 addr:$src)),
1848     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1849
1850 def : Pat<(extloadf32 addr:$src),
1851     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1852     Requires<[UseAVX, OptForSize]>;
1853 def : Pat<(extloadf32 addr:$src),
1854     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1855     Requires<[UseAVX, OptForSpeed]>;
1856
1857 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1858                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1859                    [(set FR64:$dst, (fextend FR32:$src))],
1860                    IIC_SSE_CVT_Scalar_RR>, XS,
1861                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1862 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1863                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1864                    [(set FR64:$dst, (extloadf32 addr:$src))],
1865                    IIC_SSE_CVT_Scalar_RM>, XS,
1866                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1867
1868 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1869 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1870 // combine.
1871 // Since these loads aren't folded into the fextend, we have to match it
1872 // explicitly here.
1873 def : Pat<(fextend (loadf32 addr:$src)),
1874           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1875 def : Pat<(extloadf32 addr:$src),
1876           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1877
1878 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1879                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1880                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1881                     [(set VR128:$dst,
1882                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1883                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1884                     Sched<[WriteCvtF2F]>;
1885 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1886                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [(set VR128:$dst,
1889                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1890                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1891                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1892 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1893 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1894                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1895                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1896                     [(set VR128:$dst,
1897                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1898                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1899                     Sched<[WriteCvtF2F]>;
1900 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1901                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1902                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1903                     [(set VR128:$dst,
1904                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1905                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1906                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1907 }
1908
1909 // Convert packed single/double fp to doubleword
1910 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1912                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1913                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1914 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1916                        [(set VR128:$dst,
1917                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1918                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1919 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1920                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1921                         [(set VR256:$dst,
1922                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1923                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1924 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1925                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1926                         [(set VR256:$dst,
1927                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1928                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1929 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1930                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1931                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1932                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1933 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1934                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1935                      [(set VR128:$dst,
1936                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1937                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1938
1939
1940 // Convert Packed Double FP to Packed DW Integers
1941 let Predicates = [HasAVX] in {
1942 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1943 // register, but the same isn't true when using memory operands instead.
1944 // Provide other assembly rr and rm forms to address this explicitly.
1945 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1948                        VEX, Sched<[WriteCvtF2I]>;
1949
1950 // XMM only
1951 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1952                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1953 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1954                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1955                        [(set VR128:$dst,
1956                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX,
1957                        Sched<[WriteCvtF2ILd]>;
1958
1959 // YMM only
1960 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1961                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst,
1963                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1964                        Sched<[WriteCvtF2I]>;
1965 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1966                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1967                        [(set VR128:$dst,
1968                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1969                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1970 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1971                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1972 }
1973
1974 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1975                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1976                       [(set VR128:$dst,
1977                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1978                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1979 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1980                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1981                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1982                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1983
1984 // Convert with truncation packed single/double fp to doubleword
1985 // SSE2 packed instructions with XS prefix
1986 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1988                          [(set VR128:$dst,
1989                            (int_x86_sse2_cvttps2dq VR128:$src))],
1990                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1991 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1992                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1993                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1994                                             (memopv4f32 addr:$src)))],
1995                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1996 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1997                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1998                           [(set VR256:$dst,
1999                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2000                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2001 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2002                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2003                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2004                                              (memopv8f32 addr:$src)))],
2005                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2006                           Sched<[WriteCvtF2ILd]>;
2007
2008 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2009                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2010                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2011                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2012 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2016                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2017
2018 let Predicates = [HasAVX] in {
2019   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2020             (VCVTDQ2PSrr VR128:$src)>;
2021   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2022             (VCVTDQ2PSrm addr:$src)>;
2023
2024   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2025             (VCVTDQ2PSrr VR128:$src)>;
2026   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2027             (VCVTDQ2PSrm addr:$src)>;
2028
2029   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2030             (VCVTTPS2DQrr VR128:$src)>;
2031   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2032             (VCVTTPS2DQrm addr:$src)>;
2033
2034   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2035             (VCVTDQ2PSYrr VR256:$src)>;
2036   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
2037             (VCVTDQ2PSYrm addr:$src)>;
2038
2039   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2040             (VCVTTPS2DQYrr VR256:$src)>;
2041   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
2042             (VCVTTPS2DQYrm addr:$src)>;
2043 }
2044
2045 let Predicates = [UseSSE2] in {
2046   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2047             (CVTDQ2PSrr VR128:$src)>;
2048   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2049             (CVTDQ2PSrm addr:$src)>;
2050
2051   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2052             (CVTDQ2PSrr VR128:$src)>;
2053   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2054             (CVTDQ2PSrm addr:$src)>;
2055
2056   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2057             (CVTTPS2DQrr VR128:$src)>;
2058   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2059             (CVTTPS2DQrm addr:$src)>;
2060 }
2061
2062 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2063                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2064                         [(set VR128:$dst,
2065                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2066                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2067
2068 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2069 // register, but the same isn't true when using memory operands instead.
2070 // Provide other assembly rr and rm forms to address this explicitly.
2071
2072 // XMM only
2073 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2074                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2075 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2076                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2077                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2078                                             (memopv2f64 addr:$src)))],
2079                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2080
2081 // YMM only
2082 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2083                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2084                          [(set VR128:$dst,
2085                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2086                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2087 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2088                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2089                          [(set VR128:$dst,
2090                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
2091                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2092 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2093                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2094
2095 let Predicates = [HasAVX] in {
2096   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2097             (VCVTTPD2DQYrr VR256:$src)>;
2098   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2099             (VCVTTPD2DQYrm addr:$src)>;
2100 } // Predicates = [HasAVX]
2101
2102 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2103                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2104                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2105                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2106 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2107                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2108                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2109                                         (memopv2f64 addr:$src)))],
2110                                         IIC_SSE_CVT_PD_RM>,
2111                       Sched<[WriteCvtF2ILd]>;
2112
2113 // Convert packed single to packed double
2114 let Predicates = [HasAVX] in {
2115                   // SSE2 instructions without OpSize prefix
2116 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2117                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2118                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2119                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2120 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2121                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2122                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2123                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2124 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2125                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2126                      [(set VR256:$dst,
2127                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2128                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2129 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2130                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2131                      [(set VR256:$dst,
2132                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2133                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2134 }
2135
2136 let Predicates = [UseSSE2] in {
2137 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2138                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2139                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2140                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2141 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2142                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2143                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2144                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2145 }
2146
2147 // Convert Packed DW Integers to Packed Double FP
2148 let Predicates = [HasAVX] in {
2149 let neverHasSideEffects = 1, mayLoad = 1 in
2150 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2151                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2152                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2153 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2154                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2155                      [(set VR128:$dst,
2156                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2157                    Sched<[WriteCvtI2F]>;
2158 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2159                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2160                      [(set VR256:$dst,
2161                        (int_x86_avx_cvtdq2_pd_256
2162                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L,
2163                     Sched<[WriteCvtI2FLd]>;
2164 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2165                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2166                      [(set VR256:$dst,
2167                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2168                     Sched<[WriteCvtI2F]>;
2169 }
2170
2171 let neverHasSideEffects = 1, mayLoad = 1 in
2172 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2173                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2174                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2175 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2177                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2178                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2179
2180 // AVX 256-bit register conversion intrinsics
2181 let Predicates = [HasAVX] in {
2182   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2183             (VCVTDQ2PDYrr VR128:$src)>;
2184   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2185             (VCVTDQ2PDYrm addr:$src)>;
2186 } // Predicates = [HasAVX]
2187
2188 // Convert packed double to packed single
2189 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2190 // register, but the same isn't true when using memory operands instead.
2191 // Provide other assembly rr and rm forms to address this explicitly.
2192 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2193                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2194                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2195                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2196
2197 // XMM only
2198 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2199                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2200 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2201                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2202                         [(set VR128:$dst,
2203                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2204                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2205
2206 // YMM only
2207 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2208                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2209                         [(set VR128:$dst,
2210                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2211                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2212 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2213                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2214                         [(set VR128:$dst,
2215                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2216                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2217 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2218                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2219
2220 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2221                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2222                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2223                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2224 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2225                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2226                      [(set VR128:$dst,
2227                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2228                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2229
2230
2231 // AVX 256-bit register conversion intrinsics
2232 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2233 // whenever possible to avoid declaring two versions of each one.
2234 let Predicates = [HasAVX] in {
2235   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2236             (VCVTDQ2PSYrr VR256:$src)>;
2237   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2238             (VCVTDQ2PSYrm addr:$src)>;
2239
2240   // Match fround and fextend for 128/256-bit conversions
2241   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2242             (VCVTPD2PSrr VR128:$src)>;
2243   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2244             (VCVTPD2PSXrm addr:$src)>;
2245   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2246             (VCVTPD2PSYrr VR256:$src)>;
2247   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2248             (VCVTPD2PSYrm addr:$src)>;
2249
2250   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2251             (VCVTPS2PDrr VR128:$src)>;
2252   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2253             (VCVTPS2PDYrr VR128:$src)>;
2254   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2255             (VCVTPS2PDYrm addr:$src)>;
2256 }
2257
2258 let Predicates = [UseSSE2] in {
2259   // Match fround and fextend for 128 conversions
2260   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2261             (CVTPD2PSrr VR128:$src)>;
2262   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2263             (CVTPD2PSrm addr:$src)>;
2264
2265   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2266             (CVTPS2PDrr VR128:$src)>;
2267 }
2268
2269 //===----------------------------------------------------------------------===//
2270 // SSE 1 & 2 - Compare Instructions
2271 //===----------------------------------------------------------------------===//
2272
2273 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2274 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2275                             Operand CC, SDNode OpNode, ValueType VT,
2276                             PatFrag ld_frag, string asm, string asm_alt,
2277                             OpndItins itins> {
2278   def rr : SIi8<0xC2, MRMSrcReg,
2279                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2280                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2281                 itins.rr>, Sched<[itins.Sched]>;
2282   def rm : SIi8<0xC2, MRMSrcMem,
2283                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2284                 [(set RC:$dst, (OpNode (VT RC:$src1),
2285                                          (ld_frag addr:$src2), imm:$cc))],
2286                                          itins.rm>,
2287            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2288
2289   // Accept explicit immediate argument form instead of comparison code.
2290   let neverHasSideEffects = 1 in {
2291     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2292                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2293                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2294     let mayLoad = 1 in
2295     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2296                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2297                       IIC_SSE_ALU_F32S_RM>,
2298                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2299   }
2300 }
2301
2302 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2303                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2304                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2305                  SSE_ALU_F32S>,
2306                  XS, VEX_4V, VEX_LIG;
2307 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2308                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2309                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2310                  SSE_ALU_F32S>, // same latency as 32 bit compare
2311                  XD, VEX_4V, VEX_LIG;
2312
2313 let Constraints = "$src1 = $dst" in {
2314   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2315                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2316                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2317                   XS;
2318   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2319                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2320                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2321                   SSE_ALU_F64S>,
2322                   XD;
2323 }
2324
2325 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2326                          Intrinsic Int, string asm, OpndItins itins> {
2327   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2328                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2329                         [(set VR128:$dst, (Int VR128:$src1,
2330                                                VR128:$src, imm:$cc))],
2331                                                itins.rr>,
2332            Sched<[itins.Sched]>;
2333   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2334                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2335                         [(set VR128:$dst, (Int VR128:$src1,
2336                                                (load addr:$src), imm:$cc))],
2337                                                itins.rm>,
2338            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2339 }
2340
2341 // Aliases to match intrinsics which expect XMM operand(s).
2342 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2343                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2344                      SSE_ALU_F32S>,
2345                      XS, VEX_4V;
2346 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2347                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2348                      SSE_ALU_F32S>, // same latency as f32
2349                      XD, VEX_4V;
2350 let Constraints = "$src1 = $dst" in {
2351   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2352                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2353                        SSE_ALU_F32S>, XS;
2354   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2355                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2356                        SSE_ALU_F64S>,
2357                        XD;
2358 }
2359
2360
2361 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2362 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2363                             ValueType vt, X86MemOperand x86memop,
2364                             PatFrag ld_frag, string OpcodeStr> {
2365   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2366                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2367                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2368                      IIC_SSE_COMIS_RR>,
2369           Sched<[WriteFAdd]>;
2370   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2371                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2372                      [(set EFLAGS, (OpNode (vt RC:$src1),
2373                                            (ld_frag addr:$src2)))],
2374                                            IIC_SSE_COMIS_RM>,
2375           Sched<[WriteFAddLd, ReadAfterLd]>;
2376 }
2377
2378 let Defs = [EFLAGS] in {
2379   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2380                                   "ucomiss">, TB, VEX, VEX_LIG;
2381   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2382                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2383   let Pattern = []<dag> in {
2384     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2385                                     "comiss">, TB, VEX, VEX_LIG;
2386     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2387                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2388   }
2389
2390   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2391                             load, "ucomiss">, TB, VEX;
2392   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2393                             load, "ucomisd">, TB, OpSize, VEX;
2394
2395   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2396                             load, "comiss">, TB, VEX;
2397   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2398                             load, "comisd">, TB, OpSize, VEX;
2399   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2400                                   "ucomiss">, TB;
2401   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2402                                   "ucomisd">, TB, OpSize;
2403
2404   let Pattern = []<dag> in {
2405     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2406                                     "comiss">, TB;
2407     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2408                                     "comisd">, TB, OpSize;
2409   }
2410
2411   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2412                               load, "ucomiss">, TB;
2413   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2414                               load, "ucomisd">, TB, OpSize;
2415
2416   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2417                                   "comiss">, TB;
2418   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2419                                   "comisd">, TB, OpSize;
2420 } // Defs = [EFLAGS]
2421
2422 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2423 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2424                             Operand CC, Intrinsic Int, string asm,
2425                             string asm_alt, Domain d,
2426                             OpndItins itins = SSE_ALU_F32P> {
2427   def rri : PIi8<0xC2, MRMSrcReg,
2428              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2429              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2430              itins.rr, d>,
2431             Sched<[WriteFAdd]>;
2432   def rmi : PIi8<0xC2, MRMSrcMem,
2433              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2434              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2435              itins.rm, d>,
2436             Sched<[WriteFAddLd, ReadAfterLd]>;
2437
2438   // Accept explicit immediate argument form instead of comparison code.
2439   let neverHasSideEffects = 1 in {
2440     def rri_alt : PIi8<0xC2, MRMSrcReg,
2441                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2442                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2443     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2444                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2445                asm_alt, [], itins.rm, d>,
2446                Sched<[WriteFAddLd, ReadAfterLd]>;
2447   }
2448 }
2449
2450 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2451                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2452                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2453                SSEPackedSingle>, TB, VEX_4V;
2454 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2455                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2457                SSEPackedDouble>, TB, OpSize, VEX_4V;
2458 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2459                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2460                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2461                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2462 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2463                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2464                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2465                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2466 let Constraints = "$src1 = $dst" in {
2467   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2468                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2469                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2470                  SSEPackedSingle, SSE_ALU_F32P>, TB;
2471   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2472                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2473                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2474                  SSEPackedDouble, SSE_ALU_F64P>, TB, OpSize;
2475 }
2476
2477 let Predicates = [HasAVX] in {
2478 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2479           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2480 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2481           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2482 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2483           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2484 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2485           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2486
2487 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2488           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2489 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2490           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2491 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2492           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2493 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2494           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2495 }
2496
2497 let Predicates = [UseSSE1] in {
2498 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2499           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2500 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2501           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2502 }
2503
2504 let Predicates = [UseSSE2] in {
2505 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2506           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2507 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2508           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2509 }
2510
2511 //===----------------------------------------------------------------------===//
2512 // SSE 1 & 2 - Shuffle Instructions
2513 //===----------------------------------------------------------------------===//
2514
2515 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2516 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2517                          ValueType vt, string asm, PatFrag mem_frag,
2518                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2519   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2520                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2521                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2522                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2523             Sched<[WriteShuffleLd, ReadAfterLd]>;
2524   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2525     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2526                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2527                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2528                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2529               Sched<[WriteShuffle]>;
2530 }
2531
2532 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2533            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2534            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2535 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2536            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2537            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2538 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2539            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2540            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2541 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2542            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2543            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2544
2545 let Constraints = "$src1 = $dst" in {
2546   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2547                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2548                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2549                     TB;
2550   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2551                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2552                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2553                     TB, OpSize;
2554 }
2555
2556 let Predicates = [HasAVX] in {
2557   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2558                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2559             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2560   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2561             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2562
2563   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2564                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2565             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2566   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2567             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2568
2569   // 256-bit patterns
2570   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2571             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2572   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2573                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2574             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2575
2576   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2577             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2578   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2579                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2580             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2581 }
2582
2583 let Predicates = [UseSSE1] in {
2584   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2585                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2586             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2587   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2588             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2589 }
2590
2591 let Predicates = [UseSSE2] in {
2592   // Generic SHUFPD patterns
2593   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2594                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2595             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2596   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2597             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2598 }
2599
2600 //===----------------------------------------------------------------------===//
2601 // SSE 1 & 2 - Unpack Instructions
2602 //===----------------------------------------------------------------------===//
2603
2604 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2605 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2606                                    PatFrag mem_frag, RegisterClass RC,
2607                                    X86MemOperand x86memop, string asm,
2608                                    Domain d> {
2609     def rr : PI<opc, MRMSrcReg,
2610                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2611                 asm, [(set RC:$dst,
2612                            (vt (OpNode RC:$src1, RC:$src2)))],
2613                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2614     def rm : PI<opc, MRMSrcMem,
2615                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2616                 asm, [(set RC:$dst,
2617                            (vt (OpNode RC:$src1,
2618                                        (mem_frag addr:$src2))))],
2619                                        IIC_SSE_UNPCK, d>,
2620              Sched<[WriteShuffleLd, ReadAfterLd]>;
2621 }
2622
2623 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2624       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2625                      SSEPackedSingle>, TB, VEX_4V;
2626 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2627       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2628                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2629 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2630       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2631                      SSEPackedSingle>, TB, VEX_4V;
2632 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2633       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2634                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2635
2636 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2637       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2638                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2639 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2640       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2641                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2642 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2643       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2644                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2645 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2646       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2648
2649 let Constraints = "$src1 = $dst" in {
2650   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2651         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2652                        SSEPackedSingle>, TB;
2653   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2654         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2655                        SSEPackedDouble>, TB, OpSize;
2656   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2657         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2658                        SSEPackedSingle>, TB;
2659   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2660         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2661                        SSEPackedDouble>, TB, OpSize;
2662 } // Constraints = "$src1 = $dst"
2663
2664 let Predicates = [HasAVX1Only] in {
2665   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2666             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2667   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2668             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2669   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2670             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2671   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2672             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2673
2674   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2675             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2676   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2677             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2678   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2679             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2680   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2681             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2682 }
2683
2684 let Predicates = [HasAVX] in {
2685   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2686   // problem is during lowering, where it's not possible to recognize the load
2687   // fold cause it has two uses through a bitcast. One use disappears at isel
2688   // time and the fold opportunity reappears.
2689   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2690             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2691 }
2692
2693 let Predicates = [UseSSE2] in {
2694   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2695   // problem is during lowering, where it's not possible to recognize the load
2696   // fold cause it has two uses through a bitcast. One use disappears at isel
2697   // time and the fold opportunity reappears.
2698   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2699             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2700 }
2701
2702 //===----------------------------------------------------------------------===//
2703 // SSE 1 & 2 - Extract Floating-Point Sign mask
2704 //===----------------------------------------------------------------------===//
2705
2706 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2707 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2708                                 Domain d> {
2709   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2710                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2711                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2712              Sched<[WriteVecLogic]>;
2713   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2714                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2715                 IIC_SSE_MOVMSK, d>, REX_W, Sched<[WriteVecLogic]>;
2716 }
2717
2718 let Predicates = [HasAVX] in {
2719   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2720                                         "movmskps", SSEPackedSingle>, TB, VEX;
2721   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2722                                         "movmskpd", SSEPackedDouble>, TB,
2723                                         OpSize, VEX;
2724   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2725                                         "movmskps", SSEPackedSingle>, TB,
2726                                         VEX, VEX_L;
2727   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2728                                         "movmskpd", SSEPackedDouble>, TB,
2729                                         OpSize, VEX, VEX_L;
2730
2731   def : Pat<(i32 (X86fgetsign FR32:$src)),
2732             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2733   def : Pat<(i64 (X86fgetsign FR32:$src)),
2734             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2735   def : Pat<(i32 (X86fgetsign FR64:$src)),
2736             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2737   def : Pat<(i64 (X86fgetsign FR64:$src)),
2738             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2739
2740   // Assembler Only
2741   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2742              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2743              SSEPackedSingle>, TB, VEX, Sched<[WriteVecLogic]>;
2744   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2745              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2746              SSEPackedDouble>, TB,
2747              OpSize, VEX, Sched<[WriteVecLogic]>;
2748   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2749              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2750              SSEPackedSingle>, TB, VEX, VEX_L, Sched<[WriteVecLogic]>;
2751   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2752              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2753              SSEPackedDouble>, TB,
2754              OpSize, VEX, VEX_L, Sched<[WriteVecLogic]>;
2755 }
2756
2757 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2758                                      SSEPackedSingle>, TB;
2759 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2760                                      SSEPackedDouble>, TB, OpSize;
2761
2762 def : Pat<(i32 (X86fgetsign FR32:$src)),
2763           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2764       Requires<[UseSSE1]>;
2765 def : Pat<(i64 (X86fgetsign FR32:$src)),
2766           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2767       Requires<[UseSSE1]>;
2768 def : Pat<(i32 (X86fgetsign FR64:$src)),
2769           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2770       Requires<[UseSSE2]>;
2771 def : Pat<(i64 (X86fgetsign FR64:$src)),
2772           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2773       Requires<[UseSSE2]>;
2774
2775 //===---------------------------------------------------------------------===//
2776 // SSE2 - Packed Integer Logical Instructions
2777 //===---------------------------------------------------------------------===//
2778
2779 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2780
2781 /// PDI_binop_rm - Simple SSE2 binary operator.
2782 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2783                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2784                         X86MemOperand x86memop, OpndItins itins,
2785                         bit IsCommutable, bit Is2Addr> {
2786   let isCommutable = IsCommutable in
2787   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2788        (ins RC:$src1, RC:$src2),
2789        !if(Is2Addr,
2790            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2791            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2792        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2793        Sched<[itins.Sched]>;
2794   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2795        (ins RC:$src1, x86memop:$src2),
2796        !if(Is2Addr,
2797            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2798            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2799        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2800                                      (bitconvert (memop_frag addr:$src2)))))],
2801                                      itins.rm>,
2802        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2803 }
2804 } // ExeDomain = SSEPackedInt
2805
2806 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2807                          ValueType OpVT128, ValueType OpVT256,
2808                          OpndItins itins, bit IsCommutable = 0> {
2809 let Predicates = [HasAVX] in
2810   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2811                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2812
2813 let Constraints = "$src1 = $dst" in
2814   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2815                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2816
2817 let Predicates = [HasAVX2] in
2818   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2819                                OpVT256, VR256, memopv4i64, i256mem, itins,
2820                                IsCommutable, 0>, VEX_4V, VEX_L;
2821 }
2822
2823 // These are ordered here for pattern ordering requirements with the fp versions
2824
2825 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2826 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2827 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2828 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2829                            SSE_BIT_ITINS_P, 0>;
2830
2831 //===----------------------------------------------------------------------===//
2832 // SSE 1 & 2 - Logical Instructions
2833 //===----------------------------------------------------------------------===//
2834
2835 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2836 ///
2837 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2838                                        SDNode OpNode, OpndItins itins> {
2839   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2840               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2841               TB, VEX_4V;
2842
2843   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2844         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2845         TB, OpSize, VEX_4V;
2846
2847   let Constraints = "$src1 = $dst" in {
2848     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2849                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2850                 TB;
2851
2852     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2853                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2854                 TB, OpSize;
2855   }
2856 }
2857
2858 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2859 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2860               SSE_BIT_ITINS_P>;
2861 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2862               SSE_BIT_ITINS_P>;
2863 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2864               SSE_BIT_ITINS_P>;
2865
2866 let isCommutable = 0 in
2867   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2868                 SSE_BIT_ITINS_P>;
2869
2870 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2871 ///
2872 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2873                                    SDNode OpNode> {
2874   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2875         !strconcat(OpcodeStr, "ps"), f256mem,
2876         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2877         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2878                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2879
2880   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2881         !strconcat(OpcodeStr, "pd"), f256mem,
2882         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2883                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2884         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2885                                   (memopv4i64 addr:$src2)))], 0>,
2886                                   TB, OpSize, VEX_4V, VEX_L;
2887
2888   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2889   // are all promoted to v2i64, and the patterns are covered by the int
2890   // version. This is needed in SSE only, because v2i64 isn't supported on
2891   // SSE1, but only on SSE2.
2892   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2893        !strconcat(OpcodeStr, "ps"), f128mem, [],
2894        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2895                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2896
2897   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2898        !strconcat(OpcodeStr, "pd"), f128mem,
2899        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2900                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2901        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2902                                  (memopv2i64 addr:$src2)))], 0>,
2903                                                  TB, OpSize, VEX_4V;
2904
2905   let Constraints = "$src1 = $dst" in {
2906     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2907          !strconcat(OpcodeStr, "ps"), f128mem,
2908          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2909          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2910                                    (memopv2i64 addr:$src2)))]>, TB;
2911
2912     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2913          !strconcat(OpcodeStr, "pd"), f128mem,
2914          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2915                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2916          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2917                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2918   }
2919 }
2920
2921 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2922 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2923 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2924 let isCommutable = 0 in
2925   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2926
2927 //===----------------------------------------------------------------------===//
2928 // SSE 1 & 2 - Arithmetic Instructions
2929 //===----------------------------------------------------------------------===//
2930
2931 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2932 /// vector forms.
2933 ///
2934 /// In addition, we also have a special variant of the scalar form here to
2935 /// represent the associated intrinsic operation.  This form is unlike the
2936 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2937 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2938 ///
2939 /// These three forms can each be reg+reg or reg+mem.
2940 ///
2941
2942 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2943 /// classes below
2944 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2945                                   SDNode OpNode, SizeItins itins> {
2946   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2947                                VR128, v4f32, f128mem, memopv4f32,
2948                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2949   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2950                                VR128, v2f64, f128mem, memopv2f64,
2951                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2952
2953   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2954                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2955                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2956   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2957                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2958                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2959
2960   let Constraints = "$src1 = $dst" in {
2961     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2962                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2963                               itins.s>, TB;
2964     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2965                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2966                               itins.d>, TB, OpSize;
2967   }
2968 }
2969
2970 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2971                                   SizeItins itins> {
2972   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2973                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2974   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2975                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2976
2977   let Constraints = "$src1 = $dst" in {
2978     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2979                               OpNode, FR32, f32mem, itins.s>, XS;
2980     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2981                               OpNode, FR64, f64mem, itins.d>, XD;
2982   }
2983 }
2984
2985 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2986                                       SizeItins itins> {
2987   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2988                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2989                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2990   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2991                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2992                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2993
2994   let Constraints = "$src1 = $dst" in {
2995     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2996                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2997                    itins.s>, XS;
2998     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2999                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3000                    itins.d>, XD;
3001   }
3002 }
3003
3004 // Binary Arithmetic instructions
3005 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3006            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3007            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3008 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3009            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3010            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3011 let isCommutable = 0 in {
3012   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3013              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3014              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3015   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3016              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3017              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3018   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3019              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3020              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3021   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3022              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3023              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3024 }
3025
3026 let isCodeGenOnly = 1 in {
3027   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3028              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3029   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3030              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3031 }
3032
3033 /// Unop Arithmetic
3034 /// In addition, we also have a special variant of the scalar form here to
3035 /// represent the associated intrinsic operation.  This form is unlike the
3036 /// plain scalar form, in that it takes an entire vector (instead of a
3037 /// scalar) and leaves the top elements undefined.
3038 ///
3039 /// And, we have a special variant form for a full-vector intrinsic form.
3040
3041 let Sched = WriteFSqrt in {
3042 def SSE_SQRTPS : OpndItins<
3043   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3044 >;
3045
3046 def SSE_SQRTSS : OpndItins<
3047   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3048 >;
3049
3050 def SSE_SQRTPD : OpndItins<
3051   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3052 >;
3053
3054 def SSE_SQRTSD : OpndItins<
3055   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3056 >;
3057 }
3058
3059 let Sched = WriteFRcp in {
3060 def SSE_RCPP : OpndItins<
3061   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3062 >;
3063
3064 def SSE_RCPS : OpndItins<
3065   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3066 >;
3067 }
3068
3069 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3070 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3071                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3072 let Predicates = [HasAVX], hasSideEffects = 0 in {
3073   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3074                       (ins FR32:$src1, FR32:$src2),
3075                       !strconcat("v", OpcodeStr,
3076                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3077                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3078   let mayLoad = 1 in {
3079   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3080                       (ins FR32:$src1,f32mem:$src2),
3081                       !strconcat("v", OpcodeStr,
3082                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3083                       []>, VEX_4V, VEX_LIG,
3084                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3085   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3086                       (ins VR128:$src1, ssmem:$src2),
3087                       !strconcat("v", OpcodeStr,
3088                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3089                       []>, VEX_4V, VEX_LIG,
3090                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3091   }
3092 }
3093
3094   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3095                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3096                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3097   // For scalar unary operations, fold a load into the operation
3098   // only in OptForSize mode. It eliminates an instruction, but it also
3099   // eliminates a whole-register clobber (the load), so it introduces a
3100   // partial register update condition.
3101   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3102                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3103                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3104             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3105   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3106                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3107                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3108                 Sched<[itins.Sched]>;
3109   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3110                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3111                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3112                 Sched<[itins.Sched.Folded]>;
3113 }
3114
3115 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3116 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3117                            OpndItins itins> {
3118 let Predicates = [HasAVX], hasSideEffects = 0 in {
3119   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3120                        (ins FR32:$src1, FR32:$src2),
3121                        !strconcat("v", OpcodeStr,
3122                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3123                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3124   let mayLoad = 1 in {
3125   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3126                       (ins FR32:$src1,f32mem:$src2),
3127                       !strconcat("v", OpcodeStr,
3128                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3129                       []>, VEX_4V, VEX_LIG,
3130                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3131   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3132                       (ins VR128:$src1, ssmem:$src2),
3133                       !strconcat("v", OpcodeStr,
3134                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3135                       []>, VEX_4V, VEX_LIG,
3136                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3137   }
3138 }
3139
3140   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3141                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3142                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3143   // For scalar unary operations, fold a load into the operation
3144   // only in OptForSize mode. It eliminates an instruction, but it also
3145   // eliminates a whole-register clobber (the load), so it introduces a
3146   // partial register update condition.
3147   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3148                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3149                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3150             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3151   let Constraints = "$src1 = $dst" in {
3152     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3153                       (ins VR128:$src1, VR128:$src2),
3154                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3155                       [], itins.rr>, Sched<[itins.Sched]>;
3156     let mayLoad = 1, hasSideEffects = 0 in
3157     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3158                       (ins VR128:$src1, ssmem:$src2),
3159                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3160                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3161   }
3162 }
3163
3164 /// sse1_fp_unop_p - SSE1 unops in packed form.
3165 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3166                           OpndItins itins> {
3167 let Predicates = [HasAVX] in {
3168   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3169                        !strconcat("v", OpcodeStr,
3170                                   "ps\t{$src, $dst|$dst, $src}"),
3171                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3172                        itins.rr>, VEX, Sched<[itins.Sched]>;
3173   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3174                        !strconcat("v", OpcodeStr,
3175                                   "ps\t{$src, $dst|$dst, $src}"),
3176                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3177                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3178   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3179                         !strconcat("v", OpcodeStr,
3180                                    "ps\t{$src, $dst|$dst, $src}"),
3181                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3182                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3183   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3184                         !strconcat("v", OpcodeStr,
3185                                    "ps\t{$src, $dst|$dst, $src}"),
3186                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3187                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3188 }
3189
3190   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3191                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3192                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3193             Sched<[itins.Sched]>;
3194   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3195                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3196                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3197             Sched<[itins.Sched.Folded]>;
3198 }
3199
3200 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3201 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3202                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3203                               OpndItins itins> {
3204 let Predicates = [HasAVX] in {
3205   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3206                            !strconcat("v", OpcodeStr,
3207                                       "ps\t{$src, $dst|$dst, $src}"),
3208                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3209                            itins.rr>, VEX, Sched<[itins.Sched]>;
3210   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3211                           !strconcat("v", OpcodeStr,
3212                           "ps\t{$src, $dst|$dst, $src}"),
3213                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3214                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3215   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3216                             !strconcat("v", OpcodeStr,
3217                                        "ps\t{$src, $dst|$dst, $src}"),
3218                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3219                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3220   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3221                           (ins f256mem:$src),
3222                           !strconcat("v", OpcodeStr,
3223                                     "ps\t{$src, $dst|$dst, $src}"),
3224                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3225                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3226 }
3227
3228   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3229                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3230                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3231                     itins.rr>, Sched<[itins.Sched]>;
3232   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3233                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3234                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3235                     itins.rm>, Sched<[itins.Sched.Folded]>;
3236 }
3237
3238 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3239 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3240                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3241 let Predicates = [HasAVX], hasSideEffects = 0 in {
3242   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3243                       (ins FR64:$src1, FR64:$src2),
3244                       !strconcat("v", OpcodeStr,
3245                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3246                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3247   let mayLoad = 1 in {
3248   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3249                       (ins FR64:$src1,f64mem:$src2),
3250                       !strconcat("v", OpcodeStr,
3251                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3252                       []>, VEX_4V, VEX_LIG,
3253                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3254   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3255                       (ins VR128:$src1, sdmem:$src2),
3256                       !strconcat("v", OpcodeStr,
3257                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3258                       []>, VEX_4V, VEX_LIG,
3259                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3260   }
3261 }
3262
3263   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3264                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3265                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3266             Sched<[itins.Sched]>;
3267   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3268   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3269                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3270                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3271             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3272   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3273                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3274                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3275                 Sched<[itins.Sched]>;
3276   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3277                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3278                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3279                 Sched<[itins.Sched.Folded]>;
3280 }
3281
3282 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3283 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3284                           SDNode OpNode, OpndItins itins> {
3285 let Predicates = [HasAVX] in {
3286   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3287                        !strconcat("v", OpcodeStr,
3288                                   "pd\t{$src, $dst|$dst, $src}"),
3289                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3290                        itins.rr>, VEX, Sched<[itins.Sched]>;
3291   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3292                        !strconcat("v", OpcodeStr,
3293                                   "pd\t{$src, $dst|$dst, $src}"),
3294                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3295                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3296   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3297                         !strconcat("v", OpcodeStr,
3298                                    "pd\t{$src, $dst|$dst, $src}"),
3299                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3300                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3301   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3302                         !strconcat("v", OpcodeStr,
3303                                    "pd\t{$src, $dst|$dst, $src}"),
3304                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3305                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3306 }
3307
3308   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3309               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3310               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3311             Sched<[itins.Sched]>;
3312   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3313                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3314                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3315             Sched<[itins.Sched.Folded]>;
3316 }
3317
3318 // Square root.
3319 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3320                             SSE_SQRTSS>,
3321              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3322              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3323                             SSE_SQRTSD>,
3324              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3325
3326 // Reciprocal approximations. Note that these typically require refinement
3327 // in order to obtain suitable precision.
3328 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3329              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3330              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3331                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3332 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3333              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3334              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3335                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3336
3337 let Predicates = [UseAVX] in {
3338   def : Pat<(f32 (fsqrt FR32:$src)),
3339             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3340   def : Pat<(f32 (fsqrt (load addr:$src))),
3341             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3342             Requires<[HasAVX, OptForSize]>;
3343   def : Pat<(f64 (fsqrt FR64:$src)),
3344             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3345   def : Pat<(f64 (fsqrt (load addr:$src))),
3346             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3347             Requires<[HasAVX, OptForSize]>;
3348
3349   def : Pat<(f32 (X86frsqrt FR32:$src)),
3350             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3351   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3352             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3353             Requires<[HasAVX, OptForSize]>;
3354
3355   def : Pat<(f32 (X86frcp FR32:$src)),
3356             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3357   def : Pat<(f32 (X86frcp (load addr:$src))),
3358             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3359             Requires<[HasAVX, OptForSize]>;
3360
3361   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3362             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3363                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3364                               VR128)>;
3365   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3366             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3367
3368   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3369             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3370                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3371                               VR128)>;
3372   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3373             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3374
3375   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3376             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3377                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3378                               VR128)>;
3379   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3380             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3381
3382   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3383             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3384                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3385                               VR128)>;
3386   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3387             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3388 }
3389
3390 // Reciprocal approximations. Note that these typically require refinement
3391 // in order to obtain suitable precision.
3392 let Predicates = [UseSSE1] in {
3393   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3394             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3395   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3396             (RCPSSr_Int VR128:$src, VR128:$src)>;
3397 }
3398
3399 // There is no f64 version of the reciprocal approximation instructions.
3400
3401 //===----------------------------------------------------------------------===//
3402 // SSE 1 & 2 - Non-temporal stores
3403 //===----------------------------------------------------------------------===//
3404
3405 let AddedComplexity = 400 in { // Prefer non-temporal versions
3406 let SchedRW = [WriteStore] in {
3407 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3408                      (ins f128mem:$dst, VR128:$src),
3409                      "movntps\t{$src, $dst|$dst, $src}",
3410                      [(alignednontemporalstore (v4f32 VR128:$src),
3411                                                addr:$dst)],
3412                                                IIC_SSE_MOVNT>, VEX;
3413 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3414                      (ins f128mem:$dst, VR128:$src),
3415                      "movntpd\t{$src, $dst|$dst, $src}",
3416                      [(alignednontemporalstore (v2f64 VR128:$src),
3417                                                addr:$dst)],
3418                                                IIC_SSE_MOVNT>, VEX;
3419
3420 let ExeDomain = SSEPackedInt in
3421 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3422                          (ins f128mem:$dst, VR128:$src),
3423                          "movntdq\t{$src, $dst|$dst, $src}",
3424                          [(alignednontemporalstore (v2i64 VR128:$src),
3425                                                    addr:$dst)],
3426                                                    IIC_SSE_MOVNT>, VEX;
3427
3428 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3429                      (ins f256mem:$dst, VR256:$src),
3430                      "movntps\t{$src, $dst|$dst, $src}",
3431                      [(alignednontemporalstore (v8f32 VR256:$src),
3432                                                addr:$dst)],
3433                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3434 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3435                      (ins f256mem:$dst, VR256:$src),
3436                      "movntpd\t{$src, $dst|$dst, $src}",
3437                      [(alignednontemporalstore (v4f64 VR256:$src),
3438                                                addr:$dst)],
3439                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3440 let ExeDomain = SSEPackedInt in
3441 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3442                     (ins f256mem:$dst, VR256:$src),
3443                     "movntdq\t{$src, $dst|$dst, $src}",
3444                     [(alignednontemporalstore (v4i64 VR256:$src),
3445                                               addr:$dst)],
3446                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3447
3448 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3449                     "movntps\t{$src, $dst|$dst, $src}",
3450                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3451                     IIC_SSE_MOVNT>;
3452 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3453                     "movntpd\t{$src, $dst|$dst, $src}",
3454                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3455                     IIC_SSE_MOVNT>;
3456
3457 let ExeDomain = SSEPackedInt in
3458 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3459                     "movntdq\t{$src, $dst|$dst, $src}",
3460                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3461                     IIC_SSE_MOVNT>;
3462
3463 // There is no AVX form for instructions below this point
3464 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3465                  "movnti{l}\t{$src, $dst|$dst, $src}",
3466                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3467                  IIC_SSE_MOVNT>,
3468                TB, Requires<[HasSSE2]>;
3469 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3470                      "movnti{q}\t{$src, $dst|$dst, $src}",
3471                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3472                      IIC_SSE_MOVNT>,
3473                   TB, Requires<[HasSSE2]>;
3474 } // SchedRW = [WriteStore]
3475
3476 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3477           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3478
3479 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3480           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3481 } // AddedComplexity
3482
3483 //===----------------------------------------------------------------------===//
3484 // SSE 1 & 2 - Prefetch and memory fence
3485 //===----------------------------------------------------------------------===//
3486
3487 // Prefetch intrinsic.
3488 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3489 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3490     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3491     IIC_SSE_PREFETCH>, TB;
3492 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3493     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3494     IIC_SSE_PREFETCH>, TB;
3495 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3496     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3497     IIC_SSE_PREFETCH>, TB;
3498 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3499     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3500     IIC_SSE_PREFETCH>, TB;
3501 }
3502
3503 // FIXME: How should these memory instructions be modeled?
3504 let SchedRW = [WriteLoad] in {
3505 // Flush cache
3506 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3507                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3508                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3509
3510 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3511 // was introduced with SSE2, it's backward compatible.
3512 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3513
3514 // Load, store, and memory fence
3515 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3516                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3517                TB, Requires<[HasSSE1]>;
3518 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3519                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3520                TB, Requires<[HasSSE2]>;
3521 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3522                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3523                TB, Requires<[HasSSE2]>;
3524 } // SchedRW
3525
3526 def : Pat<(X86SFence), (SFENCE)>;
3527 def : Pat<(X86LFence), (LFENCE)>;
3528 def : Pat<(X86MFence), (MFENCE)>;
3529
3530 //===----------------------------------------------------------------------===//
3531 // SSE 1 & 2 - Load/Store XCSR register
3532 //===----------------------------------------------------------------------===//
3533
3534 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3535                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3536                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3537 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3538                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3539                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3540
3541 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3542                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3543                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3544 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3545                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3546                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3547
3548 //===---------------------------------------------------------------------===//
3549 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3550 //===---------------------------------------------------------------------===//
3551
3552 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3553
3554 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3555 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3556                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3557                     VEX;
3558 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3559                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3560                     VEX, VEX_L;
3561 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3562                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3563                     VEX;
3564 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3565                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3566                     VEX, VEX_L;
3567 }
3568
3569 // For Disassembler
3570 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
3571 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3572                         "movdqa\t{$src, $dst|$dst, $src}", [],
3573                         IIC_SSE_MOVA_P_RR>,
3574                         VEX;
3575 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3576                         "movdqa\t{$src, $dst|$dst, $src}", [],
3577                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3578 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3579                         "movdqu\t{$src, $dst|$dst, $src}", [],
3580                         IIC_SSE_MOVU_P_RR>,
3581                         VEX;
3582 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3583                         "movdqu\t{$src, $dst|$dst, $src}", [],
3584                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3585 }
3586
3587 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3588     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3589 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3590                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3591                    VEX;
3592 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3593                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3594                    VEX, VEX_L;
3595 let Predicates = [HasAVX] in {
3596   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3597                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3598                     XS, VEX;
3599   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3600                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3601                     XS, VEX, VEX_L;
3602 }
3603 }
3604
3605 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3606 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3607                      (ins i128mem:$dst, VR128:$src),
3608                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3609                      VEX;
3610 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3611                      (ins i256mem:$dst, VR256:$src),
3612                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3613                      VEX, VEX_L;
3614 let Predicates = [HasAVX] in {
3615 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3616                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3617                   XS, VEX;
3618 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3619                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3620                   XS, VEX, VEX_L;
3621 }
3622 }
3623
3624 let SchedRW = [WriteMove] in {
3625 let neverHasSideEffects = 1 in
3626 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3627                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3628
3629 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3630                    "movdqu\t{$src, $dst|$dst, $src}",
3631                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3632
3633 // For Disassembler
3634 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3635 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3636                        "movdqa\t{$src, $dst|$dst, $src}", [],
3637                        IIC_SSE_MOVA_P_RR>;
3638
3639 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3640                        "movdqu\t{$src, $dst|$dst, $src}",
3641                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3642 }
3643 } // SchedRW
3644
3645 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3646     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3647 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3648                    "movdqa\t{$src, $dst|$dst, $src}",
3649                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3650                    IIC_SSE_MOVA_P_RM>;
3651 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3652                    "movdqu\t{$src, $dst|$dst, $src}",
3653                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3654                    IIC_SSE_MOVU_P_RM>,
3655                  XS, Requires<[UseSSE2]>;
3656 }
3657
3658 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3659 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3660                    "movdqa\t{$src, $dst|$dst, $src}",
3661                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3662                    IIC_SSE_MOVA_P_MR>;
3663 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3664                    "movdqu\t{$src, $dst|$dst, $src}",
3665                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3666                    IIC_SSE_MOVU_P_MR>,
3667                  XS, Requires<[UseSSE2]>;
3668 }
3669
3670 } // ExeDomain = SSEPackedInt
3671
3672 let Predicates = [HasAVX] in {
3673   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3674             (VMOVDQUmr addr:$dst, VR128:$src)>;
3675   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3676             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3677 }
3678 let Predicates = [UseSSE2] in
3679 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3680           (MOVDQUmr addr:$dst, VR128:$src)>;
3681
3682 //===---------------------------------------------------------------------===//
3683 // SSE2 - Packed Integer Arithmetic Instructions
3684 //===---------------------------------------------------------------------===//
3685
3686 let Sched = WriteVecIMul in
3687 def SSE_PMADD : OpndItins<
3688   IIC_SSE_PMADD, IIC_SSE_PMADD
3689 >;
3690
3691 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3692
3693 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3694                             RegisterClass RC, PatFrag memop_frag,
3695                             X86MemOperand x86memop,
3696                             OpndItins itins,
3697                             bit IsCommutable = 0,
3698                             bit Is2Addr = 1> {
3699   let isCommutable = IsCommutable in
3700   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3701        (ins RC:$src1, RC:$src2),
3702        !if(Is2Addr,
3703            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3704            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3705        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3706       Sched<[itins.Sched]>;
3707   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3708        (ins RC:$src1, x86memop:$src2),
3709        !if(Is2Addr,
3710            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3711            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3712        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3713        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3714 }
3715
3716 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3717                              Intrinsic IntId256, OpndItins itins,
3718                              bit IsCommutable = 0> {
3719 let Predicates = [HasAVX] in
3720   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3721                                  VR128, memopv2i64, i128mem, itins,
3722                                  IsCommutable, 0>, VEX_4V;
3723
3724 let Constraints = "$src1 = $dst" in
3725   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3726                                i128mem, itins, IsCommutable, 1>;
3727
3728 let Predicates = [HasAVX2] in
3729   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3730                                    VR256, memopv4i64, i256mem, itins,
3731                                    IsCommutable, 0>, VEX_4V, VEX_L;
3732 }
3733
3734 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3735                          string OpcodeStr, SDNode OpNode,
3736                          SDNode OpNode2, RegisterClass RC,
3737                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3738                          ShiftOpndItins itins,
3739                          bit Is2Addr = 1> {
3740   // src2 is always 128-bit
3741   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3742        (ins RC:$src1, VR128:$src2),
3743        !if(Is2Addr,
3744            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3745            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3746        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3747         itins.rr>, Sched<[WriteVecShift]>;
3748   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3749        (ins RC:$src1, i128mem:$src2),
3750        !if(Is2Addr,
3751            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3752            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3753        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3754                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3755       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3756   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3757        (ins RC:$src1, i32i8imm:$src2),
3758        !if(Is2Addr,
3759            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3760            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3761        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>,
3762        Sched<[WriteVecShift]>;
3763 }
3764
3765 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3766 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3767                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3768                          PatFrag memop_frag, X86MemOperand x86memop,
3769                          OpndItins itins,
3770                          bit IsCommutable = 0, bit Is2Addr = 1> {
3771   let isCommutable = IsCommutable in
3772   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3773        (ins RC:$src1, RC:$src2),
3774        !if(Is2Addr,
3775            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3776            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3777        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3778        Sched<[itins.Sched]>;
3779   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3780        (ins RC:$src1, x86memop:$src2),
3781        !if(Is2Addr,
3782            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3783            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3784        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3785                                      (bitconvert (memop_frag addr:$src2)))))]>,
3786        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3787 }
3788 } // ExeDomain = SSEPackedInt
3789
3790 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3791                              SSE_INTALU_ITINS_P, 1>;
3792 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3793                              SSE_INTALU_ITINS_P, 1>;
3794 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3795                              SSE_INTALU_ITINS_P, 1>;
3796 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3797                              SSE_INTALUQ_ITINS_P, 1>;
3798 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3799                              SSE_INTMUL_ITINS_P, 1>;
3800 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3801                              SSE_INTALU_ITINS_P, 0>;
3802 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3803                              SSE_INTALU_ITINS_P, 0>;
3804 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3805                              SSE_INTALU_ITINS_P, 0>;
3806 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3807                              SSE_INTALUQ_ITINS_P, 0>;
3808 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3809                              SSE_INTALU_ITINS_P, 0>;
3810 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3811                              SSE_INTALU_ITINS_P, 0>;
3812 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3813                              SSE_INTALU_ITINS_P, 1>;
3814 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3815                              SSE_INTALU_ITINS_P, 1>;
3816 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3817                              SSE_INTALU_ITINS_P, 1>;
3818 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3819                              SSE_INTALU_ITINS_P, 1>;
3820
3821 // Intrinsic forms
3822 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3823                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3824 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3825                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3826 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3827                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3828 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3829                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3830 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3831                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3832 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3833                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3834 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3835                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3836 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3837                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3838 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3839                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3840 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3841                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3842 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3843                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3844 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3845                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
3846
3847 let Predicates = [HasAVX] in
3848 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3849                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3850                               VEX_4V;
3851 let Predicates = [HasAVX2] in
3852 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3853                                VR256, memopv4i64, i256mem,
3854                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3855 let Constraints = "$src1 = $dst" in
3856 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3857                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3858
3859 //===---------------------------------------------------------------------===//
3860 // SSE2 - Packed Integer Logical Instructions
3861 //===---------------------------------------------------------------------===//
3862
3863 let Predicates = [HasAVX] in {
3864 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3865                             VR128, v8i16, v8i16, bc_v8i16,
3866                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3867 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3868                             VR128, v4i32, v4i32, bc_v4i32,
3869                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3870 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3871                             VR128, v2i64, v2i64, bc_v2i64,
3872                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3873
3874 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3875                             VR128, v8i16, v8i16, bc_v8i16,
3876                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3877 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3878                             VR128, v4i32, v4i32, bc_v4i32,
3879                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3880 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3881                             VR128, v2i64, v2i64, bc_v2i64,
3882                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3883
3884 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3885                             VR128, v8i16, v8i16, bc_v8i16,
3886                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3887 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3888                             VR128, v4i32, v4i32, bc_v4i32,
3889                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3890
3891 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3892   // 128-bit logical shifts.
3893   def VPSLLDQri : PDIi8<0x73, MRM7r,
3894                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3895                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3896                     [(set VR128:$dst,
3897                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3898                     VEX_4V;
3899   def VPSRLDQri : PDIi8<0x73, MRM3r,
3900                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3901                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3902                     [(set VR128:$dst,
3903                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3904                     VEX_4V;
3905   // PSRADQri doesn't exist in SSE[1-3].
3906 }
3907 } // Predicates = [HasAVX]
3908
3909 let Predicates = [HasAVX2] in {
3910 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3911                              VR256, v16i16, v8i16, bc_v8i16,
3912                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3913 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3914                              VR256, v8i32, v4i32, bc_v4i32,
3915                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3916 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3917                              VR256, v4i64, v2i64, bc_v2i64,
3918                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3919
3920 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3921                              VR256, v16i16, v8i16, bc_v8i16,
3922                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3923 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3924                              VR256, v8i32, v4i32, bc_v4i32,
3925                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3926 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3927                              VR256, v4i64, v2i64, bc_v2i64,
3928                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3929
3930 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3931                              VR256, v16i16, v8i16, bc_v8i16,
3932                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3933 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3934                              VR256, v8i32, v4i32, bc_v4i32,
3935                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3936
3937 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3938   // 256-bit logical shifts.
3939   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3940                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3941                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3942                     [(set VR256:$dst,
3943                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3944                     VEX_4V, VEX_L;
3945   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3946                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3947                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3948                     [(set VR256:$dst,
3949                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3950                     VEX_4V, VEX_L;
3951   // PSRADQYri doesn't exist in SSE[1-3].
3952 }
3953 } // Predicates = [HasAVX2]
3954
3955 let Constraints = "$src1 = $dst" in {
3956 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3957                            VR128, v8i16, v8i16, bc_v8i16,
3958                            SSE_INTSHIFT_ITINS_P>;
3959 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3960                            VR128, v4i32, v4i32, bc_v4i32,
3961                            SSE_INTSHIFT_ITINS_P>;
3962 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3963                            VR128, v2i64, v2i64, bc_v2i64,
3964                            SSE_INTSHIFT_ITINS_P>;
3965
3966 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3967                            VR128, v8i16, v8i16, bc_v8i16,
3968                            SSE_INTSHIFT_ITINS_P>;
3969 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3970                            VR128, v4i32, v4i32, bc_v4i32,
3971                            SSE_INTSHIFT_ITINS_P>;
3972 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3973                            VR128, v2i64, v2i64, bc_v2i64,
3974                            SSE_INTSHIFT_ITINS_P>;
3975
3976 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3977                            VR128, v8i16, v8i16, bc_v8i16,
3978                            SSE_INTSHIFT_ITINS_P>;
3979 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3980                            VR128, v4i32, v4i32, bc_v4i32,
3981                            SSE_INTSHIFT_ITINS_P>;
3982
3983 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3984   // 128-bit logical shifts.
3985   def PSLLDQri : PDIi8<0x73, MRM7r,
3986                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3987                        "pslldq\t{$src2, $dst|$dst, $src2}",
3988                        [(set VR128:$dst,
3989                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
3990                          IIC_SSE_INTSHDQ_P_RI>;
3991   def PSRLDQri : PDIi8<0x73, MRM3r,
3992                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3993                        "psrldq\t{$src2, $dst|$dst, $src2}",
3994                        [(set VR128:$dst,
3995                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
3996                          IIC_SSE_INTSHDQ_P_RI>;
3997   // PSRADQri doesn't exist in SSE[1-3].
3998 }
3999 } // Constraints = "$src1 = $dst"
4000
4001 let Predicates = [HasAVX] in {
4002   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4003             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4004   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4005             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4006   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4007             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4008
4009   // Shift up / down and insert zero's.
4010   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4011             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4012   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4013             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4014 }
4015
4016 let Predicates = [HasAVX2] in {
4017   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4018             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4019   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4020             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4021 }
4022
4023 let Predicates = [UseSSE2] in {
4024   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4025             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4026   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4027             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4028   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4029             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4030
4031   // Shift up / down and insert zero's.
4032   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4033             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4034   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4035             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4036 }
4037
4038 //===---------------------------------------------------------------------===//
4039 // SSE2 - Packed Integer Comparison Instructions
4040 //===---------------------------------------------------------------------===//
4041
4042 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4043                              SSE_INTALU_ITINS_P, 1>;
4044 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4045                              SSE_INTALU_ITINS_P, 1>;
4046 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4047                              SSE_INTALU_ITINS_P, 1>;
4048 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4049                              SSE_INTALU_ITINS_P, 0>;
4050 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4051                              SSE_INTALU_ITINS_P, 0>;
4052 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4053                              SSE_INTALU_ITINS_P, 0>;
4054
4055 //===---------------------------------------------------------------------===//
4056 // SSE2 - Packed Integer Pack Instructions
4057 //===---------------------------------------------------------------------===//
4058
4059 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4060                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4061 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4062                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4063 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4064                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4065
4066 //===---------------------------------------------------------------------===//
4067 // SSE2 - Packed Integer Shuffle Instructions
4068 //===---------------------------------------------------------------------===//
4069
4070 let ExeDomain = SSEPackedInt in {
4071 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4072                          SDNode OpNode> {
4073 let Predicates = [HasAVX] in {
4074   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4075                       (ins VR128:$src1, i8imm:$src2),
4076                       !strconcat("v", OpcodeStr,
4077                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4078                       [(set VR128:$dst,
4079                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4080                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4081   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4082                       (ins i128mem:$src1, i8imm:$src2),
4083                       !strconcat("v", OpcodeStr,
4084                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4085                      [(set VR128:$dst,
4086                        (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4087                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4088                   Sched<[WriteShuffleLd]>;
4089 }
4090
4091 let Predicates = [HasAVX2] in {
4092   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4093                        (ins VR256:$src1, i8imm:$src2),
4094                        !strconcat("v", OpcodeStr,
4095                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4096                        [(set VR256:$dst,
4097                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4098                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4099   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4100                        (ins i256mem:$src1, i8imm:$src2),
4101                        !strconcat("v", OpcodeStr,
4102                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4103                       [(set VR256:$dst,
4104                         (vt256 (OpNode (bitconvert (memopv4i64 addr:$src1)),
4105                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4106                    Sched<[WriteShuffleLd]>;
4107 }
4108
4109 let Predicates = [UseSSE2] in {
4110   def ri : Ii8<0x70, MRMSrcReg,
4111                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4112                !strconcat(OpcodeStr,
4113                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4114                 [(set VR128:$dst,
4115                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4116                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4117   def mi : Ii8<0x70, MRMSrcMem,
4118                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4119                !strconcat(OpcodeStr,
4120                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4121                 [(set VR128:$dst,
4122                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4123                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4124            Sched<[WriteShuffleLd]>;
4125 }
4126 }
4127 } // ExeDomain = SSEPackedInt
4128
4129 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4130 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4131 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4132
4133 let Predicates = [HasAVX] in {
4134   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4135             (VPSHUFDmi addr:$src1, imm:$imm)>;
4136   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4137             (VPSHUFDri VR128:$src1, imm:$imm)>;
4138 }
4139
4140 let Predicates = [UseSSE2] in {
4141   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4142             (PSHUFDmi addr:$src1, imm:$imm)>;
4143   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4144             (PSHUFDri VR128:$src1, imm:$imm)>;
4145 }
4146
4147 //===---------------------------------------------------------------------===//
4148 // SSE2 - Packed Integer Unpack Instructions
4149 //===---------------------------------------------------------------------===//
4150
4151 let ExeDomain = SSEPackedInt in {
4152 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4153                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4154   def rr : PDI<opc, MRMSrcReg,
4155       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4156       !if(Is2Addr,
4157           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4158           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4159       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4160       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4161   def rm : PDI<opc, MRMSrcMem,
4162       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4163       !if(Is2Addr,
4164           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4165           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4166       [(set VR128:$dst, (OpNode VR128:$src1,
4167                                   (bc_frag (memopv2i64
4168                                                addr:$src2))))],
4169                                                IIC_SSE_UNPCK>,
4170       Sched<[WriteShuffleLd, ReadAfterLd]>;
4171 }
4172
4173 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4174                          SDNode OpNode, PatFrag bc_frag> {
4175   def Yrr : PDI<opc, MRMSrcReg,
4176       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4177       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4178       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4179       Sched<[WriteShuffle]>;
4180   def Yrm : PDI<opc, MRMSrcMem,
4181       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4182       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4183       [(set VR256:$dst, (OpNode VR256:$src1,
4184                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4185       Sched<[WriteShuffleLd, ReadAfterLd]>;
4186 }
4187
4188 let Predicates = [HasAVX] in {
4189   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4190                                  bc_v16i8, 0>, VEX_4V;
4191   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4192                                  bc_v8i16, 0>, VEX_4V;
4193   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4194                                  bc_v4i32, 0>, VEX_4V;
4195   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4196                                  bc_v2i64, 0>, VEX_4V;
4197
4198   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4199                                  bc_v16i8, 0>, VEX_4V;
4200   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4201                                  bc_v8i16, 0>, VEX_4V;
4202   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4203                                  bc_v4i32, 0>, VEX_4V;
4204   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4205                                  bc_v2i64, 0>, VEX_4V;
4206 }
4207
4208 let Predicates = [HasAVX2] in {
4209   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4210                                    bc_v32i8>, VEX_4V, VEX_L;
4211   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4212                                    bc_v16i16>, VEX_4V, VEX_L;
4213   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4214                                    bc_v8i32>, VEX_4V, VEX_L;
4215   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4216                                    bc_v4i64>, VEX_4V, VEX_L;
4217
4218   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4219                                    bc_v32i8>, VEX_4V, VEX_L;
4220   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4221                                    bc_v16i16>, VEX_4V, VEX_L;
4222   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4223                                    bc_v8i32>, VEX_4V, VEX_L;
4224   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4225                                    bc_v4i64>, VEX_4V, VEX_L;
4226 }
4227
4228 let Constraints = "$src1 = $dst" in {
4229   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4230                                 bc_v16i8>;
4231   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4232                                 bc_v8i16>;
4233   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4234                                 bc_v4i32>;
4235   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4236                                 bc_v2i64>;
4237
4238   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4239                                 bc_v16i8>;
4240   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4241                                 bc_v8i16>;
4242   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4243                                 bc_v4i32>;
4244   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4245                                 bc_v2i64>;
4246 }
4247 } // ExeDomain = SSEPackedInt
4248
4249 //===---------------------------------------------------------------------===//
4250 // SSE2 - Packed Integer Extract and Insert
4251 //===---------------------------------------------------------------------===//
4252
4253 let ExeDomain = SSEPackedInt in {
4254 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4255   def rri : Ii8<0xC4, MRMSrcReg,
4256        (outs VR128:$dst), (ins VR128:$src1,
4257         GR32:$src2, i32i8imm:$src3),
4258        !if(Is2Addr,
4259            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4260            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4261        [(set VR128:$dst,
4262          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>,
4263        Sched<[WriteShuffle]>;
4264   def rmi : Ii8<0xC4, MRMSrcMem,
4265                        (outs VR128:$dst), (ins VR128:$src1,
4266                         i16mem:$src2, i32i8imm:$src3),
4267        !if(Is2Addr,
4268            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4269            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4270        [(set VR128:$dst,
4271          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4272                     imm:$src3))], IIC_SSE_PINSRW>,
4273        Sched<[WriteShuffleLd, ReadAfterLd]>;
4274 }
4275
4276 // Extract
4277 let Predicates = [HasAVX] in
4278 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4279                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4280                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4281                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4282                                                 imm:$src2))]>, TB, OpSize, VEX,
4283                 Sched<[WriteShuffle]>;
4284 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4285                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4286                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4287                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4288                                                 imm:$src2))], IIC_SSE_PEXTRW>,
4289                Sched<[WriteShuffleLd, ReadAfterLd]>;
4290
4291 // Insert
4292 let Predicates = [HasAVX] in {
4293   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4294   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4295        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4296        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4297        []>, TB, OpSize, VEX_4V, Sched<[WriteShuffle]>;
4298 }
4299
4300 let Constraints = "$src1 = $dst" in
4301   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4302
4303 } // ExeDomain = SSEPackedInt
4304
4305 //===---------------------------------------------------------------------===//
4306 // SSE2 - Packed Mask Creation
4307 //===---------------------------------------------------------------------===//
4308
4309 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4310
4311 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4312            "pmovmskb\t{$src, $dst|$dst, $src}",
4313            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4314            IIC_SSE_MOVMSK>, VEX;
4315 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4316            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4317
4318 let Predicates = [HasAVX2] in {
4319 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4320            "pmovmskb\t{$src, $dst|$dst, $src}",
4321            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4322 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4323            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4324 }
4325
4326 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4327            "pmovmskb\t{$src, $dst|$dst, $src}",
4328            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4329            IIC_SSE_MOVMSK>;
4330
4331 } // ExeDomain = SSEPackedInt
4332
4333 //===---------------------------------------------------------------------===//
4334 // SSE2 - Conditional Store
4335 //===---------------------------------------------------------------------===//
4336
4337 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4338
4339 let Uses = [EDI] in
4340 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4341            (ins VR128:$src, VR128:$mask),
4342            "maskmovdqu\t{$mask, $src|$src, $mask}",
4343            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4344            IIC_SSE_MASKMOV>, VEX;
4345 let Uses = [RDI] in
4346 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4347            (ins VR128:$src, VR128:$mask),
4348            "maskmovdqu\t{$mask, $src|$src, $mask}",
4349            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4350            IIC_SSE_MASKMOV>, VEX;
4351
4352 let Uses = [EDI] in
4353 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4354            "maskmovdqu\t{$mask, $src|$src, $mask}",
4355            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4356            IIC_SSE_MASKMOV>;
4357 let Uses = [RDI] in
4358 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4359            "maskmovdqu\t{$mask, $src|$src, $mask}",
4360            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4361            IIC_SSE_MASKMOV>;
4362
4363 } // ExeDomain = SSEPackedInt
4364
4365 //===---------------------------------------------------------------------===//
4366 // SSE2 - Move Doubleword
4367 //===---------------------------------------------------------------------===//
4368
4369 //===---------------------------------------------------------------------===//
4370 // Move Int Doubleword to Packed Double Int
4371 //
4372 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4373                       "movd\t{$src, $dst|$dst, $src}",
4374                       [(set VR128:$dst,
4375                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4376                         VEX, Sched<[WriteMove]>;
4377 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4378                       "movd\t{$src, $dst|$dst, $src}",
4379                       [(set VR128:$dst,
4380                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4381                         IIC_SSE_MOVDQ>,
4382                       VEX, Sched<[WriteLoad]>;
4383 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4384                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4385                         [(set VR128:$dst,
4386                           (v2i64 (scalar_to_vector GR64:$src)))],
4387                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4388 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4389                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4390                        [(set FR64:$dst, (bitconvert GR64:$src))],
4391                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4392
4393 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4394                       "movd\t{$src, $dst|$dst, $src}",
4395                       [(set VR128:$dst,
4396                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4397                   Sched<[WriteMove]>;
4398 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4399                       "movd\t{$src, $dst|$dst, $src}",
4400                       [(set VR128:$dst,
4401                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4402                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4403 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4404                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4405                         [(set VR128:$dst,
4406                           (v2i64 (scalar_to_vector GR64:$src)))],
4407                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4408 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4409                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4410                        [(set FR64:$dst, (bitconvert GR64:$src))],
4411                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4412
4413 //===---------------------------------------------------------------------===//
4414 // Move Int Doubleword to Single Scalar
4415 //
4416 def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4417                       "movd\t{$src, $dst|$dst, $src}",
4418                       [(set FR32:$dst, (bitconvert GR32:$src))],
4419                       IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4420
4421 def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4422                       "movd\t{$src, $dst|$dst, $src}",
4423                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4424                       IIC_SSE_MOVDQ>,
4425                       VEX, Sched<[WriteLoad]>;
4426 def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4427                       "movd\t{$src, $dst|$dst, $src}",
4428                       [(set FR32:$dst, (bitconvert GR32:$src))],
4429                       IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4430
4431 def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4432                       "movd\t{$src, $dst|$dst, $src}",
4433                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4434                       IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4435
4436 //===---------------------------------------------------------------------===//
4437 // Move Packed Doubleword Int to Packed Double Int
4438 //
4439 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4440                        "movd\t{$src, $dst|$dst, $src}",
4441                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4442                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4443                     Sched<[WriteMove]>;
4444 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4445                        (ins i32mem:$dst, VR128:$src),
4446                        "movd\t{$src, $dst|$dst, $src}",
4447                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4448                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4449                                      VEX, Sched<[WriteLoad]>;
4450 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4451                        "movd\t{$src, $dst|$dst, $src}",
4452                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4453                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4454                    Sched<[WriteMove]>;
4455 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4456                        "movd\t{$src, $dst|$dst, $src}",
4457                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4458                                      (iPTR 0))), addr:$dst)],
4459                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4460
4461 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4462         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4463
4464 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4465         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4466
4467 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4468         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4469
4470 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4471         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4472
4473 //===---------------------------------------------------------------------===//
4474 // Move Packed Doubleword Int first element to Doubleword Int
4475 //
4476 let SchedRW = [WriteMove] in {
4477 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4478                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4479                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4480                                                            (iPTR 0)))],
4481                                                            IIC_SSE_MOVD_ToGP>,
4482                       VEX;
4483
4484 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4485                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4486                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4487                                                          (iPTR 0)))],
4488                                                          IIC_SSE_MOVD_ToGP>;
4489 } //SchedRW
4490
4491 //===---------------------------------------------------------------------===//
4492 // Bitcast FR64 <-> GR64
4493 //
4494 let Predicates = [UseAVX] in
4495 def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4496                         "vmovq\t{$src, $dst|$dst, $src}",
4497                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4498                         VEX, Sched<[WriteLoad]>;
4499 def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4500                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4501                          [(set GR64:$dst, (bitconvert FR64:$src))],
4502                          IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4503 def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4504                          "movq\t{$src, $dst|$dst, $src}",
4505                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4506                          IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4507
4508 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4509                        "movq\t{$src, $dst|$dst, $src}",
4510                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4511                        IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4512 def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4513                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4514                        [(set GR64:$dst, (bitconvert FR64:$src))],
4515                        IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4516 def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4517                        "movq\t{$src, $dst|$dst, $src}",
4518                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4519                        IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4520
4521 //===---------------------------------------------------------------------===//
4522 // Move Scalar Single to Double Int
4523 //
4524 def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4525                       "movd\t{$src, $dst|$dst, $src}",
4526                       [(set GR32:$dst, (bitconvert FR32:$src))],
4527                       IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4528 def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4529                       "movd\t{$src, $dst|$dst, $src}",
4530                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4531                       IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4532 def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4533                       "movd\t{$src, $dst|$dst, $src}",
4534                       [(set GR32:$dst, (bitconvert FR32:$src))],
4535                       IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4536 def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4537                       "movd\t{$src, $dst|$dst, $src}",
4538                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4539                       IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4540
4541 //===---------------------------------------------------------------------===//
4542 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4543 //
4544 let SchedRW = [WriteMove] in {
4545 let AddedComplexity = 15 in {
4546 def VMOVZDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4547                        "movd\t{$src, $dst|$dst, $src}",
4548                        [(set VR128:$dst, (v4i32 (X86vzmovl
4549                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4550                                       IIC_SSE_MOVDQ>, VEX;
4551 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4552                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4553                        [(set VR128:$dst, (v2i64 (X86vzmovl
4554                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4555                                       IIC_SSE_MOVDQ>,
4556                                       VEX, VEX_W;
4557 }
4558 let AddedComplexity = 15 in {
4559 def MOVZDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4560                        "movd\t{$src, $dst|$dst, $src}",
4561                        [(set VR128:$dst, (v4i32 (X86vzmovl
4562                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4563                                       IIC_SSE_MOVDQ>;
4564 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4565                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4566                        [(set VR128:$dst, (v2i64 (X86vzmovl
4567                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4568                                       IIC_SSE_MOVDQ>;
4569 }
4570 } // SchedRW
4571
4572 let AddedComplexity = 20, SchedRW = [WriteLoad] in {
4573 def VMOVZDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4574                        "movd\t{$src, $dst|$dst, $src}",
4575                        [(set VR128:$dst,
4576                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4577                                                    (loadi32 addr:$src))))))],
4578                                                    IIC_SSE_MOVDQ>, VEX;
4579 def MOVZDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4580                        "movd\t{$src, $dst|$dst, $src}",
4581                        [(set VR128:$dst,
4582                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4583                                                    (loadi32 addr:$src))))))],
4584                                                    IIC_SSE_MOVDQ>;
4585 } // AddedComplexity, SchedRW
4586
4587 let Predicates = [UseAVX] in {
4588   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4589   let AddedComplexity = 20 in {
4590     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4591               (VMOVZDI2PDIrm addr:$src)>;
4592     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4593               (VMOVZDI2PDIrm addr:$src)>;
4594   }
4595   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4596   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4597                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4598             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4599   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4600                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4601             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4602 }
4603
4604 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4605   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4606             (MOVZDI2PDIrm addr:$src)>;
4607   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4608             (MOVZDI2PDIrm addr:$src)>;
4609 }
4610
4611 // These are the correct encodings of the instructions so that we know how to
4612 // read correct assembly, even though we continue to emit the wrong ones for
4613 // compatibility with Darwin's buggy assembler.
4614 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4615                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4616 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4617                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4618 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4619                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4620 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4621                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4622 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4623                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4624 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4625                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4626
4627 //===---------------------------------------------------------------------===//
4628 // SSE2 - Move Quadword
4629 //===---------------------------------------------------------------------===//
4630
4631 //===---------------------------------------------------------------------===//
4632 // Move Quadword Int to Packed Quadword Int
4633 //
4634
4635 let SchedRW = [WriteLoad] in {
4636 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4637                     "vmovq\t{$src, $dst|$dst, $src}",
4638                     [(set VR128:$dst,
4639                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4640                     VEX, Requires<[UseAVX]>;
4641 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4642                     "movq\t{$src, $dst|$dst, $src}",
4643                     [(set VR128:$dst,
4644                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4645                       IIC_SSE_MOVDQ>, XS,
4646                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4647 } // SchedRW
4648
4649 //===---------------------------------------------------------------------===//
4650 // Move Packed Quadword Int to Quadword Int
4651 //
4652 let SchedRW = [WriteStore] in {
4653 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4654                       "movq\t{$src, $dst|$dst, $src}",
4655                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4656                                     (iPTR 0))), addr:$dst)],
4657                                     IIC_SSE_MOVDQ>, VEX;
4658 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4659                       "movq\t{$src, $dst|$dst, $src}",
4660                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4661                                     (iPTR 0))), addr:$dst)],
4662                                     IIC_SSE_MOVDQ>;
4663 } // SchedRW
4664
4665 //===---------------------------------------------------------------------===//
4666 // Store / copy lower 64-bits of a XMM register.
4667 //
4668 def VMOVLQ128mr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4669                      "movq\t{$src, $dst|$dst, $src}",
4670                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX,
4671                   Sched<[WriteStore]>;
4672 def MOVLQ128mr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4673                      "movq\t{$src, $dst|$dst, $src}",
4674                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4675                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4676
4677 let AddedComplexity = 20 in
4678 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4679                      "vmovq\t{$src, $dst|$dst, $src}",
4680                      [(set VR128:$dst,
4681                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4682                                                  (loadi64 addr:$src))))))],
4683                                                  IIC_SSE_MOVDQ>,
4684                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4685
4686 let AddedComplexity = 20 in
4687 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4688                      "movq\t{$src, $dst|$dst, $src}",
4689                      [(set VR128:$dst,
4690                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4691                                                  (loadi64 addr:$src))))))],
4692                                                  IIC_SSE_MOVDQ>,
4693                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4694
4695 let Predicates = [UseAVX], AddedComplexity = 20 in {
4696   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4697             (VMOVZQI2PQIrm addr:$src)>;
4698   def : Pat<(v2i64 (X86vzload addr:$src)),
4699             (VMOVZQI2PQIrm addr:$src)>;
4700 }
4701
4702 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4703   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4704             (MOVZQI2PQIrm addr:$src)>;
4705   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4706 }
4707
4708 let Predicates = [HasAVX] in {
4709 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4710           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4711 def : Pat<(v4i64 (X86vzload addr:$src)),
4712           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4713 }
4714
4715 //===---------------------------------------------------------------------===//
4716 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4717 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4718 //
4719 let SchedRW = [WriteVecLogic] in {
4720 let AddedComplexity = 15 in
4721 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4722                         "vmovq\t{$src, $dst|$dst, $src}",
4723                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4724                     IIC_SSE_MOVQ_RR>,
4725                       XS, VEX, Requires<[UseAVX]>;
4726 let AddedComplexity = 15 in
4727 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4728                         "movq\t{$src, $dst|$dst, $src}",
4729                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4730                     IIC_SSE_MOVQ_RR>,
4731                       XS, Requires<[UseSSE2]>;
4732 } // SchedRW
4733
4734 let SchedRW = [WriteVecLogicLd] in {
4735 let AddedComplexity = 20 in
4736 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4737                         "vmovq\t{$src, $dst|$dst, $src}",
4738                     [(set VR128:$dst, (v2i64 (X86vzmovl
4739                                              (loadv2i64 addr:$src))))],
4740                                              IIC_SSE_MOVDQ>,
4741                       XS, VEX, Requires<[UseAVX]>;
4742 let AddedComplexity = 20 in {
4743 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4744                         "movq\t{$src, $dst|$dst, $src}",
4745                     [(set VR128:$dst, (v2i64 (X86vzmovl
4746                                              (loadv2i64 addr:$src))))],
4747                                              IIC_SSE_MOVDQ>,
4748                       XS, Requires<[UseSSE2]>;
4749 }
4750 } // SchedRW
4751
4752 let AddedComplexity = 20 in {
4753   let Predicates = [UseAVX] in {
4754     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4755               (VMOVZPQILo2PQIrr VR128:$src)>;
4756   }
4757   let Predicates = [UseSSE2] in {
4758     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4759               (MOVZPQILo2PQIrr VR128:$src)>;
4760   }
4761 }
4762
4763 // Instructions to match in the assembler
4764 let SchedRW = [WriteMove] in {
4765 def VMOVQs64rr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4766                       "movq\t{$src, $dst|$dst, $src}", [],
4767                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4768 def VMOVQd64rr : VS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4769                       "movq\t{$src, $dst|$dst, $src}", [],
4770                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4771 // Recognize "movd" with GR64 destination, but encode as a "movq"
4772 def VMOVQd64rr_alt : VS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4773                           "movq\t{$src, $dst|$dst, $src}", [],
4774                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4775 } // SchedRW
4776
4777 // Instructions for the disassembler
4778 // xr = XMM register
4779 // xm = mem64
4780
4781 let SchedRW = [WriteMove] in {
4782 let Predicates = [UseAVX] in
4783 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4784                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4785 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4786                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4787 } // SchedRW
4788
4789 //===---------------------------------------------------------------------===//
4790 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4791 //===---------------------------------------------------------------------===//
4792 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4793                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4794                               X86MemOperand x86memop> {
4795 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4796                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4797                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4798                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4799 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4800                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4801                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4802                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4803 }
4804
4805 let Predicates = [HasAVX] in {
4806   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4807                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4808   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4809                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4810   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4811                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4812   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4813                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4814 }
4815 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4816                                    memopv4f32, f128mem>;
4817 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4818                                    memopv4f32, f128mem>;
4819
4820 let Predicates = [HasAVX] in {
4821   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4822             (VMOVSHDUPrr VR128:$src)>;
4823   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4824             (VMOVSHDUPrm addr:$src)>;
4825   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4826             (VMOVSLDUPrr VR128:$src)>;
4827   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4828             (VMOVSLDUPrm addr:$src)>;
4829   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4830             (VMOVSHDUPYrr VR256:$src)>;
4831   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4832             (VMOVSHDUPYrm addr:$src)>;
4833   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4834             (VMOVSLDUPYrr VR256:$src)>;
4835   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4836             (VMOVSLDUPYrm addr:$src)>;
4837 }
4838
4839 let Predicates = [UseSSE3] in {
4840   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4841             (MOVSHDUPrr VR128:$src)>;
4842   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4843             (MOVSHDUPrm addr:$src)>;
4844   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4845             (MOVSLDUPrr VR128:$src)>;
4846   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4847             (MOVSLDUPrm addr:$src)>;
4848 }
4849
4850 //===---------------------------------------------------------------------===//
4851 // SSE3 - Replicate Double FP - MOVDDUP
4852 //===---------------------------------------------------------------------===//
4853
4854 multiclass sse3_replicate_dfp<string OpcodeStr> {
4855 let neverHasSideEffects = 1 in
4856 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4857                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4858                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4859 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4860                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4861                     [(set VR128:$dst,
4862                       (v2f64 (X86Movddup
4863                               (scalar_to_vector (loadf64 addr:$src)))))],
4864                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4865 }
4866
4867 // FIXME: Merge with above classe when there're patterns for the ymm version
4868 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4869 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4870                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4871                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
4872                     Sched<[WriteShuffle]>;
4873 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4874                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4875                     [(set VR256:$dst,
4876                       (v4f64 (X86Movddup
4877                               (scalar_to_vector (loadf64 addr:$src)))))]>,
4878                     Sched<[WriteShuffleLd]>;
4879 }
4880
4881 let Predicates = [HasAVX] in {
4882   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4883   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4884 }
4885
4886 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4887
4888 let Predicates = [HasAVX] in {
4889   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4890             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4891   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4892             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4893   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4894             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4895   def : Pat<(X86Movddup (bc_v2f64
4896                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4897             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4898
4899   // 256-bit version
4900   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4901             (VMOVDDUPYrm addr:$src)>;
4902   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4903             (VMOVDDUPYrm addr:$src)>;
4904   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4905             (VMOVDDUPYrm addr:$src)>;
4906   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4907             (VMOVDDUPYrr VR256:$src)>;
4908 }
4909
4910 let Predicates = [UseSSE3] in {
4911   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4912             (MOVDDUPrm addr:$src)>;
4913   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4914             (MOVDDUPrm addr:$src)>;
4915   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4916             (MOVDDUPrm addr:$src)>;
4917   def : Pat<(X86Movddup (bc_v2f64
4918                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4919             (MOVDDUPrm addr:$src)>;
4920 }
4921
4922 //===---------------------------------------------------------------------===//
4923 // SSE3 - Move Unaligned Integer
4924 //===---------------------------------------------------------------------===//
4925
4926 let SchedRW = [WriteLoad] in {
4927 let Predicates = [HasAVX] in {
4928   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4929                    "vlddqu\t{$src, $dst|$dst, $src}",
4930                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4931   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4932                    "vlddqu\t{$src, $dst|$dst, $src}",
4933                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4934                    VEX, VEX_L;
4935 }
4936 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4937                    "lddqu\t{$src, $dst|$dst, $src}",
4938                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4939                    IIC_SSE_LDDQU>;
4940 }
4941
4942 //===---------------------------------------------------------------------===//
4943 // SSE3 - Arithmetic
4944 //===---------------------------------------------------------------------===//
4945
4946 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4947                        X86MemOperand x86memop, OpndItins itins,
4948                        bit Is2Addr = 1> {
4949   def rr : I<0xD0, MRMSrcReg,
4950        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4951        !if(Is2Addr,
4952            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4953            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4954        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
4955        Sched<[itins.Sched]>;
4956   def rm : I<0xD0, MRMSrcMem,
4957        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4958        !if(Is2Addr,
4959            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4960            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4961        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
4962        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4963 }
4964
4965 let Predicates = [HasAVX] in {
4966   let ExeDomain = SSEPackedSingle in {
4967     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4968                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4969     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4970                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4971   }
4972   let ExeDomain = SSEPackedDouble in {
4973     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4974                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4975     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4976                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4977   }
4978 }
4979 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4980   let ExeDomain = SSEPackedSingle in
4981   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4982                               f128mem, SSE_ALU_F32P>, TB, XD;
4983   let ExeDomain = SSEPackedDouble in
4984   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4985                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4986 }
4987
4988 //===---------------------------------------------------------------------===//
4989 // SSE3 Instructions
4990 //===---------------------------------------------------------------------===//
4991
4992 // Horizontal ops
4993 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4994                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4995   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4996        !if(Is2Addr,
4997          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4998          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4999       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5000       Sched<[WriteFAdd]>;
5001
5002   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5003        !if(Is2Addr,
5004          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5005          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5006       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5007         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5008 }
5009 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5010                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5011   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5012        !if(Is2Addr,
5013          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5014          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5015       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5016       Sched<[WriteFAdd]>;
5017
5018   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5019        !if(Is2Addr,
5020          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5021          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5022       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5023         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5024 }
5025
5026 let Predicates = [HasAVX] in {
5027   let ExeDomain = SSEPackedSingle in {
5028     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5029                             X86fhadd, 0>, VEX_4V;
5030     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5031                             X86fhsub, 0>, VEX_4V;
5032     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5033                             X86fhadd, 0>, VEX_4V, VEX_L;
5034     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5035                             X86fhsub, 0>, VEX_4V, VEX_L;
5036   }
5037   let ExeDomain = SSEPackedDouble in {
5038     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5039                             X86fhadd, 0>, VEX_4V;
5040     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5041                             X86fhsub, 0>, VEX_4V;
5042     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5043                             X86fhadd, 0>, VEX_4V, VEX_L;
5044     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5045                             X86fhsub, 0>, VEX_4V, VEX_L;
5046   }
5047 }
5048
5049 let Constraints = "$src1 = $dst" in {
5050   let ExeDomain = SSEPackedSingle in {
5051     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5052     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5053   }
5054   let ExeDomain = SSEPackedDouble in {
5055     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5056     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5057   }
5058 }
5059
5060 //===---------------------------------------------------------------------===//
5061 // SSSE3 - Packed Absolute Instructions
5062 //===---------------------------------------------------------------------===//
5063
5064
5065 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5066 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5067                             Intrinsic IntId128> {
5068   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5069                     (ins VR128:$src),
5070                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5071                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5072                     OpSize, Sched<[WriteVecALU]>;
5073
5074   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5075                     (ins i128mem:$src),
5076                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5077                     [(set VR128:$dst,
5078                       (IntId128
5079                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5080                     OpSize, Sched<[WriteVecALULd]>;
5081 }
5082
5083 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5084 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5085                               Intrinsic IntId256> {
5086   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5087                     (ins VR256:$src),
5088                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5089                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5090                     OpSize, Sched<[WriteVecALU]>;
5091
5092   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5093                     (ins i256mem:$src),
5094                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5095                     [(set VR256:$dst,
5096                       (IntId256
5097                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5098                     Sched<[WriteVecALULd]>;
5099 }
5100
5101 // Helper fragments to match sext vXi1 to vXiY.
5102 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5103                                                VR128:$src))>;
5104 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i32 15)))>;
5105 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i32 31)))>;
5106 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5107                                                VR256:$src))>;
5108 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i32 15)))>;
5109 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i32 31)))>;
5110
5111 let Predicates = [HasAVX] in {
5112   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5113                                   int_x86_ssse3_pabs_b_128>, VEX;
5114   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5115                                   int_x86_ssse3_pabs_w_128>, VEX;
5116   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5117                                   int_x86_ssse3_pabs_d_128>, VEX;
5118
5119   def : Pat<(xor
5120             (bc_v2i64 (v16i1sextv16i8)),
5121             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5122             (VPABSBrr128 VR128:$src)>;
5123   def : Pat<(xor
5124             (bc_v2i64 (v8i1sextv8i16)),
5125             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5126             (VPABSWrr128 VR128:$src)>;
5127   def : Pat<(xor
5128             (bc_v2i64 (v4i1sextv4i32)),
5129             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5130             (VPABSDrr128 VR128:$src)>;
5131 }
5132
5133 let Predicates = [HasAVX2] in {
5134   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5135                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5136   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5137                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5138   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5139                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5140
5141   def : Pat<(xor
5142             (bc_v4i64 (v32i1sextv32i8)),
5143             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5144             (VPABSBrr256 VR256:$src)>;
5145   def : Pat<(xor
5146             (bc_v4i64 (v16i1sextv16i16)),
5147             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5148             (VPABSWrr256 VR256:$src)>;
5149   def : Pat<(xor
5150             (bc_v4i64 (v8i1sextv8i32)),
5151             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5152             (VPABSDrr256 VR256:$src)>;
5153 }
5154
5155 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5156                               int_x86_ssse3_pabs_b_128>;
5157 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5158                               int_x86_ssse3_pabs_w_128>;
5159 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5160                               int_x86_ssse3_pabs_d_128>;
5161
5162 let Predicates = [HasSSSE3] in {
5163   def : Pat<(xor
5164             (bc_v2i64 (v16i1sextv16i8)),
5165             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5166             (PABSBrr128 VR128:$src)>;
5167   def : Pat<(xor
5168             (bc_v2i64 (v8i1sextv8i16)),
5169             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5170             (PABSWrr128 VR128:$src)>;
5171   def : Pat<(xor
5172             (bc_v2i64 (v4i1sextv4i32)),
5173             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5174             (PABSDrr128 VR128:$src)>;
5175 }
5176
5177 //===---------------------------------------------------------------------===//
5178 // SSSE3 - Packed Binary Operator Instructions
5179 //===---------------------------------------------------------------------===//
5180
5181 let Sched = WriteVecALU in {
5182 def SSE_PHADDSUBD : OpndItins<
5183   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5184 >;
5185 def SSE_PHADDSUBSW : OpndItins<
5186   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5187 >;
5188 def SSE_PHADDSUBW : OpndItins<
5189   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5190 >;
5191 }
5192 let Sched = WriteShuffle in
5193 def SSE_PSHUFB : OpndItins<
5194   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5195 >;
5196 let Sched = WriteVecALU in
5197 def SSE_PSIGN : OpndItins<
5198   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5199 >;
5200 let Sched = WriteVecIMul in
5201 def SSE_PMULHRSW : OpndItins<
5202   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5203 >;
5204
5205 /// SS3I_binop_rm - Simple SSSE3 bin op
5206 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5207                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5208                          X86MemOperand x86memop, OpndItins itins,
5209                          bit Is2Addr = 1> {
5210   let isCommutable = 1 in
5211   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5212        (ins RC:$src1, RC:$src2),
5213        !if(Is2Addr,
5214          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5215          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5216        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5217        OpSize, Sched<[itins.Sched]>;
5218   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5219        (ins RC:$src1, x86memop:$src2),
5220        !if(Is2Addr,
5221          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5222          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5223        [(set RC:$dst,
5224          (OpVT (OpNode RC:$src1,
5225           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5226        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5227 }
5228
5229 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5230 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5231                              Intrinsic IntId128, OpndItins itins,
5232                              bit Is2Addr = 1> {
5233   let isCommutable = 1 in
5234   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5235        (ins VR128:$src1, VR128:$src2),
5236        !if(Is2Addr,
5237          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5238          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5239        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5240        OpSize, Sched<[itins.Sched]>;
5241   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5242        (ins VR128:$src1, i128mem:$src2),
5243        !if(Is2Addr,
5244          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5245          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5246        [(set VR128:$dst,
5247          (IntId128 VR128:$src1,
5248           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5249        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5250 }
5251
5252 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5253                                Intrinsic IntId256> {
5254   let isCommutable = 1 in
5255   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5256        (ins VR256:$src1, VR256:$src2),
5257        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5258        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5259        OpSize;
5260   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5261        (ins VR256:$src1, i256mem:$src2),
5262        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5263        [(set VR256:$dst,
5264          (IntId256 VR256:$src1,
5265           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5266 }
5267
5268 let ImmT = NoImm, Predicates = [HasAVX] in {
5269 let isCommutable = 0 in {
5270   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5271                                   memopv2i64, i128mem,
5272                                   SSE_PHADDSUBW, 0>, VEX_4V;
5273   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5274                                   memopv2i64, i128mem,
5275                                   SSE_PHADDSUBD, 0>, VEX_4V;
5276   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5277                                   memopv2i64, i128mem,
5278                                   SSE_PHADDSUBW, 0>, VEX_4V;
5279   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5280                                   memopv2i64, i128mem,
5281                                   SSE_PHADDSUBD, 0>, VEX_4V;
5282   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5283                                   memopv2i64, i128mem,
5284                                   SSE_PSIGN, 0>, VEX_4V;
5285   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5286                                   memopv2i64, i128mem,
5287                                   SSE_PSIGN, 0>, VEX_4V;
5288   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5289                                   memopv2i64, i128mem,
5290                                   SSE_PSIGN, 0>, VEX_4V;
5291   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5292                                   memopv2i64, i128mem,
5293                                   SSE_PSHUFB, 0>, VEX_4V;
5294   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5295                                       int_x86_ssse3_phadd_sw_128,
5296                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5297   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5298                                       int_x86_ssse3_phsub_sw_128,
5299                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5300   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5301                                       int_x86_ssse3_pmadd_ub_sw_128,
5302                                       SSE_PMADD, 0>, VEX_4V;
5303 }
5304 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5305                                       int_x86_ssse3_pmul_hr_sw_128,
5306                                       SSE_PMULHRSW, 0>, VEX_4V;
5307 }
5308
5309 let ImmT = NoImm, Predicates = [HasAVX2] in {
5310 let isCommutable = 0 in {
5311   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5312                                   memopv4i64, i256mem,
5313                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5314   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5315                                   memopv4i64, i256mem,
5316                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5317   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5318                                   memopv4i64, i256mem,
5319                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5320   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5321                                   memopv4i64, i256mem,
5322                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5323   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5324                                   memopv4i64, i256mem,
5325                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5326   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5327                                   memopv4i64, i256mem,
5328                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5329   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5330                                   memopv4i64, i256mem,
5331                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5332   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5333                                   memopv4i64, i256mem,
5334                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5335   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5336                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5337   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5338                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5339   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5340                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5341 }
5342 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5343                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5344 }
5345
5346 // None of these have i8 immediate fields.
5347 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5348 let isCommutable = 0 in {
5349   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5350                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5351   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5352                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5353   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5354                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5355   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5356                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5357   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5358                                  memopv2i64, i128mem, SSE_PSIGN>;
5359   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5360                                  memopv2i64, i128mem, SSE_PSIGN>;
5361   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5362                                  memopv2i64, i128mem, SSE_PSIGN>;
5363   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5364                                  memopv2i64, i128mem, SSE_PSHUFB>;
5365   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5366                                      int_x86_ssse3_phadd_sw_128,
5367                                      SSE_PHADDSUBSW>;
5368   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5369                                      int_x86_ssse3_phsub_sw_128,
5370                                      SSE_PHADDSUBSW>;
5371   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5372                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5373 }
5374 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5375                                      int_x86_ssse3_pmul_hr_sw_128,
5376                                      SSE_PMULHRSW>;
5377 }
5378
5379 //===---------------------------------------------------------------------===//
5380 // SSSE3 - Packed Align Instruction Patterns
5381 //===---------------------------------------------------------------------===//
5382
5383 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5384   let neverHasSideEffects = 1 in {
5385   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5386       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5387       !if(Is2Addr,
5388         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5389         !strconcat(asm,
5390                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5391       [], IIC_SSE_PALIGNRR>, OpSize, Sched<[WriteShuffle]>;
5392   let mayLoad = 1 in
5393   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5394       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5395       !if(Is2Addr,
5396         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5397         !strconcat(asm,
5398                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5399       [], IIC_SSE_PALIGNRM>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5400   }
5401 }
5402
5403 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5404   let neverHasSideEffects = 1 in {
5405   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5406       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5407       !strconcat(asm,
5408                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5409       []>, OpSize, Sched<[WriteShuffle]>;
5410   let mayLoad = 1 in
5411   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5412       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5413       !strconcat(asm,
5414                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5415       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5416   }
5417 }
5418
5419 let Predicates = [HasAVX] in
5420   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5421 let Predicates = [HasAVX2] in
5422   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5423 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5424   defm PALIGN : ssse3_palignr<"palignr">;
5425
5426 let Predicates = [HasAVX2] in {
5427 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5428           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5429 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5430           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5431 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5432           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5433 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5434           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5435 }
5436
5437 let Predicates = [HasAVX] in {
5438 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5439           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5440 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5441           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5442 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5443           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5444 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5445           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5446 }
5447
5448 let Predicates = [UseSSSE3] in {
5449 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5450           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5451 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5452           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5453 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5454           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5455 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5456           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5457 }
5458
5459 //===---------------------------------------------------------------------===//
5460 // SSSE3 - Thread synchronization
5461 //===---------------------------------------------------------------------===//
5462
5463 let SchedRW = [WriteSystem] in {
5464 let usesCustomInserter = 1 in {
5465 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5466                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5467                 Requires<[HasSSE3]>;
5468 }
5469
5470 let Uses = [EAX, ECX, EDX] in
5471 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5472                  TB, Requires<[HasSSE3]>;
5473 let Uses = [ECX, EAX] in
5474 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5475                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5476                 TB, Requires<[HasSSE3]>;
5477 } // SchedRW
5478
5479 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[In32BitMode]>;
5480 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5481
5482 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5483       Requires<[In32BitMode]>;
5484 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5485       Requires<[In64BitMode]>;
5486
5487 //===----------------------------------------------------------------------===//
5488 // SSE4.1 - Packed Move with Sign/Zero Extend
5489 //===----------------------------------------------------------------------===//
5490
5491 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5492                                OpndItins itins = DEFAULT_ITINS> {
5493   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5494                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5496
5497   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5498                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5499        [(set VR128:$dst,
5500          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5501          itins.rm>, OpSize;
5502 }
5503
5504 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5505                                  Intrinsic IntId> {
5506   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5507                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5508                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5509
5510   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5511                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5512                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5513                   OpSize;
5514 }
5515
5516 let Predicates = [HasAVX] in {
5517 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5518                                      int_x86_sse41_pmovsxbw>, VEX;
5519 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5520                                      int_x86_sse41_pmovsxwd>, VEX;
5521 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5522                                      int_x86_sse41_pmovsxdq>, VEX;
5523 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5524                                      int_x86_sse41_pmovzxbw>, VEX;
5525 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5526                                      int_x86_sse41_pmovzxwd>, VEX;
5527 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5528                                      int_x86_sse41_pmovzxdq>, VEX;
5529 }
5530
5531 let Predicates = [HasAVX2] in {
5532 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5533                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5534 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5535                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5536 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5537                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5538 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5539                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5540 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5541                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5542 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5543                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5544 }
5545
5546 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,                                       SSE_INTALU_ITINS_P>;
5547 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,                                       SSE_INTALU_ITINS_P>;
5548 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,                                       SSE_INTALU_ITINS_P>;
5549 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,                                       SSE_INTALU_ITINS_P>;
5550 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,                                       SSE_INTALU_ITINS_P>;
5551 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,                                       SSE_INTALU_ITINS_P>;
5552
5553 let Predicates = [HasAVX] in {
5554   // Common patterns involving scalar load.
5555   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5556             (VPMOVSXBWrm addr:$src)>;
5557   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5558             (VPMOVSXBWrm addr:$src)>;
5559   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5560             (VPMOVSXBWrm addr:$src)>;
5561
5562   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5563             (VPMOVSXWDrm addr:$src)>;
5564   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5565             (VPMOVSXWDrm addr:$src)>;
5566   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5567             (VPMOVSXWDrm addr:$src)>;
5568
5569   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5570             (VPMOVSXDQrm addr:$src)>;
5571   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5572             (VPMOVSXDQrm addr:$src)>;
5573   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5574             (VPMOVSXDQrm addr:$src)>;
5575
5576   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5577             (VPMOVZXBWrm addr:$src)>;
5578   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5579             (VPMOVZXBWrm addr:$src)>;
5580   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5581             (VPMOVZXBWrm addr:$src)>;
5582
5583   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5584             (VPMOVZXWDrm addr:$src)>;
5585   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5586             (VPMOVZXWDrm addr:$src)>;
5587   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5588             (VPMOVZXWDrm addr:$src)>;
5589
5590   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5591             (VPMOVZXDQrm addr:$src)>;
5592   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5593             (VPMOVZXDQrm addr:$src)>;
5594   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5595             (VPMOVZXDQrm addr:$src)>;
5596 }
5597
5598 let Predicates = [UseSSE41] in {
5599   // Common patterns involving scalar load.
5600   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5601             (PMOVSXBWrm addr:$src)>;
5602   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5603             (PMOVSXBWrm addr:$src)>;
5604   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5605             (PMOVSXBWrm addr:$src)>;
5606
5607   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5608             (PMOVSXWDrm addr:$src)>;
5609   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5610             (PMOVSXWDrm addr:$src)>;
5611   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5612             (PMOVSXWDrm addr:$src)>;
5613
5614   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5615             (PMOVSXDQrm addr:$src)>;
5616   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5617             (PMOVSXDQrm addr:$src)>;
5618   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5619             (PMOVSXDQrm addr:$src)>;
5620
5621   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5622             (PMOVZXBWrm addr:$src)>;
5623   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5624             (PMOVZXBWrm addr:$src)>;
5625   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5626             (PMOVZXBWrm addr:$src)>;
5627
5628   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5629             (PMOVZXWDrm addr:$src)>;
5630   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5631             (PMOVZXWDrm addr:$src)>;
5632   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5633             (PMOVZXWDrm addr:$src)>;
5634
5635   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5636             (PMOVZXDQrm addr:$src)>;
5637   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5638             (PMOVZXDQrm addr:$src)>;
5639   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5640             (PMOVZXDQrm addr:$src)>;
5641 }
5642
5643 let Predicates = [HasAVX2] in {
5644   let AddedComplexity = 15 in {
5645     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5646               (VPMOVZXDQYrr VR128:$src)>;
5647     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5648               (VPMOVZXWDYrr VR128:$src)>;
5649   }
5650
5651   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5652   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5653 }
5654
5655 let Predicates = [HasAVX] in {
5656   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5657   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5658 }
5659
5660 let Predicates = [UseSSE41] in {
5661   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5662   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5663 }
5664
5665
5666 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5667                                OpndItins itins = DEFAULT_ITINS> {
5668   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5669                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5670                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5671
5672   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5673                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5674        [(set VR128:$dst,
5675          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
5676          itins.rm>,
5677           OpSize;
5678 }
5679
5680 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5681                                  Intrinsic IntId> {
5682   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5683                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5684                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5685
5686   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5687                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5688        [(set VR256:$dst,
5689          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5690           OpSize;
5691 }
5692
5693 let Predicates = [HasAVX] in {
5694 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5695                                      VEX;
5696 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5697                                      VEX;
5698 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5699                                      VEX;
5700 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5701                                      VEX;
5702 }
5703
5704 let Predicates = [HasAVX2] in {
5705 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5706                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5707 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5708                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5709 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5710                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5711 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5712                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5713 }
5714
5715 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
5716                                       SSE_INTALU_ITINS_P>;
5717 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
5718                                       SSE_INTALU_ITINS_P>;
5719 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
5720                                       SSE_INTALU_ITINS_P>;
5721 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
5722                                       SSE_INTALU_ITINS_P>;
5723
5724 let Predicates = [HasAVX] in {
5725   // Common patterns involving scalar load
5726   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5727             (VPMOVSXBDrm addr:$src)>;
5728   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5729             (VPMOVSXWQrm addr:$src)>;
5730
5731   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5732             (VPMOVZXBDrm addr:$src)>;
5733   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5734             (VPMOVZXWQrm addr:$src)>;
5735 }
5736
5737 let Predicates = [UseSSE41] in {
5738   // Common patterns involving scalar load
5739   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5740             (PMOVSXBDrm addr:$src)>;
5741   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5742             (PMOVSXWQrm addr:$src)>;
5743
5744   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5745             (PMOVZXBDrm addr:$src)>;
5746   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5747             (PMOVZXWQrm addr:$src)>;
5748 }
5749
5750 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5751                                OpndItins itins = DEFAULT_ITINS> {
5752   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5753                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5754                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5755
5756   // Expecting a i16 load any extended to i32 value.
5757   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5758                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5759                  [(set VR128:$dst, (IntId (bitconvert
5760                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5761                  OpSize;
5762 }
5763
5764 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5765                                  Intrinsic IntId> {
5766   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5767                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5768                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5769
5770   // Expecting a i16 load any extended to i32 value.
5771   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5772                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5773                   [(set VR256:$dst, (IntId (bitconvert
5774                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5775                   OpSize;
5776 }
5777
5778 let Predicates = [HasAVX] in {
5779 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5780                                      VEX;
5781 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5782                                      VEX;
5783 }
5784 let Predicates = [HasAVX2] in {
5785 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5786                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5787 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5788                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5789 }
5790 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
5791                                       SSE_INTALU_ITINS_P>;
5792 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
5793                                       SSE_INTALU_ITINS_P>;
5794
5795 let Predicates = [HasAVX2] in {
5796   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5797   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5798   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5799
5800   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5801   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5802
5803   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5804
5805   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5806             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5807   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5808             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5809   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5810             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5811
5812   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5813             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5814   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5815             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5816
5817   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5818             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5819
5820   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5821             (VPMOVSXWDYrm addr:$src)>;
5822   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5823             (VPMOVSXDQYrm addr:$src)>;
5824
5825   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5826                     (scalar_to_vector (loadi64 addr:$src))))))),
5827             (VPMOVSXBDYrm addr:$src)>;
5828   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5829                     (scalar_to_vector (loadf64 addr:$src))))))),
5830             (VPMOVSXBDYrm addr:$src)>;
5831
5832   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5833                     (scalar_to_vector (loadi64 addr:$src))))))),
5834             (VPMOVSXWQYrm addr:$src)>;
5835   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5836                     (scalar_to_vector (loadf64 addr:$src))))))),
5837             (VPMOVSXWQYrm addr:$src)>;
5838
5839   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5840                     (scalar_to_vector (loadi32 addr:$src))))))),
5841             (VPMOVSXBQYrm addr:$src)>;
5842 }
5843
5844 let Predicates = [HasAVX] in {
5845   // Common patterns involving scalar load
5846   def : Pat<(int_x86_sse41_pmovsxbq
5847               (bitconvert (v4i32 (X86vzmovl
5848                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5849             (VPMOVSXBQrm addr:$src)>;
5850
5851   def : Pat<(int_x86_sse41_pmovzxbq
5852               (bitconvert (v4i32 (X86vzmovl
5853                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5854             (VPMOVZXBQrm addr:$src)>;
5855 }
5856
5857 let Predicates = [UseSSE41] in {
5858   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5859   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5860   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5861
5862   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5863   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5864
5865   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5866
5867   // Common patterns involving scalar load
5868   def : Pat<(int_x86_sse41_pmovsxbq
5869               (bitconvert (v4i32 (X86vzmovl
5870                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5871             (PMOVSXBQrm addr:$src)>;
5872
5873   def : Pat<(int_x86_sse41_pmovzxbq
5874               (bitconvert (v4i32 (X86vzmovl
5875                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5876             (PMOVZXBQrm addr:$src)>;
5877
5878   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5879                     (scalar_to_vector (loadi64 addr:$src))))))),
5880             (PMOVSXWDrm addr:$src)>;
5881   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5882                     (scalar_to_vector (loadf64 addr:$src))))))),
5883             (PMOVSXWDrm addr:$src)>;
5884   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5885                     (scalar_to_vector (loadi32 addr:$src))))))),
5886             (PMOVSXBDrm addr:$src)>;
5887   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5888                     (scalar_to_vector (loadi32 addr:$src))))))),
5889             (PMOVSXWQrm addr:$src)>;
5890   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5891                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5892             (PMOVSXBQrm addr:$src)>;
5893   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5894                     (scalar_to_vector (loadi64 addr:$src))))))),
5895             (PMOVSXDQrm addr:$src)>;
5896   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5897                     (scalar_to_vector (loadf64 addr:$src))))))),
5898             (PMOVSXDQrm addr:$src)>;
5899   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5900                     (scalar_to_vector (loadi64 addr:$src))))))),
5901             (PMOVSXBWrm addr:$src)>;
5902   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5903                     (scalar_to_vector (loadf64 addr:$src))))))),
5904             (PMOVSXBWrm addr:$src)>;
5905 }
5906
5907 let Predicates = [HasAVX2] in {
5908   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5909   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5910   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5911
5912   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5913   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5914
5915   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5916
5917   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5918             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5919   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5920             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5921   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5922             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5923
5924   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5925             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5926   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5927             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5928
5929   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5930             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5931 }
5932
5933 let Predicates = [HasAVX] in {
5934   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5935   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5936   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5937
5938   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5939   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5940
5941   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5942
5943   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5944             (VPMOVZXBWrm addr:$src)>;
5945   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5946             (VPMOVZXBWrm addr:$src)>;
5947   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5948             (VPMOVZXBDrm addr:$src)>;
5949   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5950             (VPMOVZXBQrm addr:$src)>;
5951
5952   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5953             (VPMOVZXWDrm addr:$src)>;
5954   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5955             (VPMOVZXWDrm addr:$src)>;
5956   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5957             (VPMOVZXWQrm addr:$src)>;
5958
5959   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5960             (VPMOVZXDQrm addr:$src)>;
5961   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5962             (VPMOVZXDQrm addr:$src)>;
5963   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5964             (VPMOVZXDQrm addr:$src)>;
5965
5966   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5967   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
5968   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
5969
5970   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5971   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
5972
5973   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5974
5975   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5976                     (scalar_to_vector (loadi64 addr:$src))))))),
5977             (VPMOVSXWDrm addr:$src)>;
5978   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5979                     (scalar_to_vector (loadi64 addr:$src))))))),
5980             (VPMOVSXDQrm addr:$src)>;
5981   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5982                     (scalar_to_vector (loadf64 addr:$src))))))),
5983             (VPMOVSXWDrm addr:$src)>;
5984   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5985                     (scalar_to_vector (loadf64 addr:$src))))))),
5986             (VPMOVSXDQrm addr:$src)>;
5987   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5988                     (scalar_to_vector (loadi64 addr:$src))))))),
5989             (VPMOVSXBWrm addr:$src)>;
5990   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5991                     (scalar_to_vector (loadf64 addr:$src))))))),
5992             (VPMOVSXBWrm addr:$src)>;
5993
5994   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5995                     (scalar_to_vector (loadi32 addr:$src))))))),
5996             (VPMOVSXBDrm addr:$src)>;
5997   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5998                     (scalar_to_vector (loadi32 addr:$src))))))),
5999             (VPMOVSXWQrm addr:$src)>;
6000   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6001                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6002             (VPMOVSXBQrm addr:$src)>;
6003 }
6004
6005 let Predicates = [UseSSE41] in {
6006   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
6007   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
6008   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
6009
6010   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
6011   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
6012
6013   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
6014
6015   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6016             (PMOVZXBWrm addr:$src)>;
6017   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6018             (PMOVZXBWrm addr:$src)>;
6019   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6020             (PMOVZXBDrm addr:$src)>;
6021   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6022             (PMOVZXBQrm addr:$src)>;
6023
6024   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6025             (PMOVZXWDrm addr:$src)>;
6026   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6027             (PMOVZXWDrm addr:$src)>;
6028   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6029             (PMOVZXWQrm addr:$src)>;
6030
6031   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6032             (PMOVZXDQrm addr:$src)>;
6033   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6034             (PMOVZXDQrm addr:$src)>;
6035   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6036             (PMOVZXDQrm addr:$src)>;
6037 }
6038
6039 //===----------------------------------------------------------------------===//
6040 // SSE4.1 - Extract Instructions
6041 //===----------------------------------------------------------------------===//
6042
6043 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6044 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6045   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6046                  (ins VR128:$src1, i32i8imm:$src2),
6047                  !strconcat(OpcodeStr,
6048                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6049                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
6050                  OpSize;
6051   let neverHasSideEffects = 1, mayStore = 1 in
6052   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6053                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6054                  !strconcat(OpcodeStr,
6055                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6056                  []>, OpSize;
6057 // FIXME:
6058 // There's an AssertZext in the way of writing the store pattern
6059 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6060 }
6061
6062 let Predicates = [HasAVX] in {
6063   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6064   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
6065          (ins VR128:$src1, i32i8imm:$src2),
6066          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
6067 }
6068
6069 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6070
6071
6072 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6073 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6074   let neverHasSideEffects = 1, mayStore = 1 in
6075   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6076                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6077                  !strconcat(OpcodeStr,
6078                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6079                  []>, OpSize;
6080 // FIXME:
6081 // There's an AssertZext in the way of writing the store pattern
6082 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6083 }
6084
6085 let Predicates = [HasAVX] in
6086   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6087
6088 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6089
6090
6091 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6092 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6093   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6094                  (ins VR128:$src1, i32i8imm:$src2),
6095                  !strconcat(OpcodeStr,
6096                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6097                  [(set GR32:$dst,
6098                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6099   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6100                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6101                  !strconcat(OpcodeStr,
6102                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6103                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6104                           addr:$dst)]>, OpSize;
6105 }
6106
6107 let Predicates = [HasAVX] in
6108   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6109
6110 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6111
6112 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6113 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6114   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6115                  (ins VR128:$src1, i32i8imm:$src2),
6116                  !strconcat(OpcodeStr,
6117                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6118                  [(set GR64:$dst,
6119                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6120   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6121                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6122                  !strconcat(OpcodeStr,
6123                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6124                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6125                           addr:$dst)]>, OpSize, REX_W;
6126 }
6127
6128 let Predicates = [HasAVX] in
6129   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6130
6131 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6132
6133 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6134 /// destination
6135 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6136                             OpndItins itins = DEFAULT_ITINS> {
6137   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6138                  (ins VR128:$src1, i32i8imm:$src2),
6139                  !strconcat(OpcodeStr,
6140                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6141                  [(set GR32:$dst,
6142                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6143                     itins.rr>,
6144            OpSize;
6145   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6146                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6147                  !strconcat(OpcodeStr,
6148                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6149                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6150                           addr:$dst)], itins.rm>, OpSize;
6151 }
6152
6153 let ExeDomain = SSEPackedSingle in {
6154   let Predicates = [UseAVX] in {
6155     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6156     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
6157                     (ins VR128:$src1, i32i8imm:$src2),
6158                     "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6159                     []>, OpSize, VEX;
6160   }
6161   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6162 }
6163
6164 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6165 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6166                                               imm:$src2))),
6167                  addr:$dst),
6168           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6169           Requires<[HasAVX]>;
6170 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6171                                               imm:$src2))),
6172                  addr:$dst),
6173           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6174           Requires<[UseSSE41]>;
6175
6176 //===----------------------------------------------------------------------===//
6177 // SSE4.1 - Insert Instructions
6178 //===----------------------------------------------------------------------===//
6179
6180 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6181   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6182       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6183       !if(Is2Addr,
6184         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6185         !strconcat(asm,
6186                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6187       [(set VR128:$dst,
6188         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6189   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6190       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6191       !if(Is2Addr,
6192         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6193         !strconcat(asm,
6194                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6195       [(set VR128:$dst,
6196         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6197                    imm:$src3))]>, OpSize;
6198 }
6199
6200 let Predicates = [HasAVX] in
6201   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6202 let Constraints = "$src1 = $dst" in
6203   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6204
6205 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6206   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6207       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6208       !if(Is2Addr,
6209         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6210         !strconcat(asm,
6211                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6212       [(set VR128:$dst,
6213         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6214       OpSize;
6215   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6216       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6217       !if(Is2Addr,
6218         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6219         !strconcat(asm,
6220                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6221       [(set VR128:$dst,
6222         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6223                           imm:$src3)))]>, OpSize;
6224 }
6225
6226 let Predicates = [HasAVX] in
6227   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6228 let Constraints = "$src1 = $dst" in
6229   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6230
6231 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6232   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6233       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6234       !if(Is2Addr,
6235         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6236         !strconcat(asm,
6237                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6238       [(set VR128:$dst,
6239         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6240       OpSize;
6241   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6242       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6243       !if(Is2Addr,
6244         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6245         !strconcat(asm,
6246                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6247       [(set VR128:$dst,
6248         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6249                           imm:$src3)))]>, OpSize;
6250 }
6251
6252 let Predicates = [HasAVX] in
6253   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6254 let Constraints = "$src1 = $dst" in
6255   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6256
6257 // insertps has a few different modes, there's the first two here below which
6258 // are optimized inserts that won't zero arbitrary elements in the destination
6259 // vector. The next one matches the intrinsic and could zero arbitrary elements
6260 // in the target vector.
6261 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6262                            OpndItins itins = DEFAULT_ITINS> {
6263   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6264       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6265       !if(Is2Addr,
6266         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6267         !strconcat(asm,
6268                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6269       [(set VR128:$dst,
6270         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6271       OpSize;
6272   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6273       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6274       !if(Is2Addr,
6275         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6276         !strconcat(asm,
6277                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6278       [(set VR128:$dst,
6279         (X86insrtps VR128:$src1,
6280                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6281                     imm:$src3))], itins.rm>, OpSize;
6282 }
6283
6284 let ExeDomain = SSEPackedSingle in {
6285   let Predicates = [UseAVX] in
6286     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6287   let Constraints = "$src1 = $dst" in
6288     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6289 }
6290
6291 //===----------------------------------------------------------------------===//
6292 // SSE4.1 - Round Instructions
6293 //===----------------------------------------------------------------------===//
6294
6295 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6296                             X86MemOperand x86memop, RegisterClass RC,
6297                             PatFrag mem_frag32, PatFrag mem_frag64,
6298                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6299 let ExeDomain = SSEPackedSingle in {
6300   // Intrinsic operation, reg.
6301   // Vector intrinsic operation, reg
6302   def PSr : SS4AIi8<opcps, MRMSrcReg,
6303                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6304                     !strconcat(OpcodeStr,
6305                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6306                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6307                     IIC_SSE_ROUNDPS_REG>,
6308                     OpSize;
6309
6310   // Vector intrinsic operation, mem
6311   def PSm : SS4AIi8<opcps, MRMSrcMem,
6312                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6313                     !strconcat(OpcodeStr,
6314                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6315                     [(set RC:$dst,
6316                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6317                           IIC_SSE_ROUNDPS_MEM>,
6318                     OpSize;
6319 } // ExeDomain = SSEPackedSingle
6320
6321 let ExeDomain = SSEPackedDouble in {
6322   // Vector intrinsic operation, reg
6323   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6324                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6325                     !strconcat(OpcodeStr,
6326                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6327                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6328                     IIC_SSE_ROUNDPS_REG>,
6329                     OpSize;
6330
6331   // Vector intrinsic operation, mem
6332   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6333                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6334                     !strconcat(OpcodeStr,
6335                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6336                     [(set RC:$dst,
6337                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6338                           IIC_SSE_ROUNDPS_REG>,
6339                     OpSize;
6340 } // ExeDomain = SSEPackedDouble
6341 }
6342
6343 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6344                             string OpcodeStr,
6345                             Intrinsic F32Int,
6346                             Intrinsic F64Int, bit Is2Addr = 1> {
6347 let ExeDomain = GenericDomain in {
6348   // Operation, reg.
6349   let hasSideEffects = 0 in
6350   def SSr : SS4AIi8<opcss, MRMSrcReg,
6351       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6352       !if(Is2Addr,
6353           !strconcat(OpcodeStr,
6354               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6355           !strconcat(OpcodeStr,
6356               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6357       []>, OpSize;
6358
6359   // Intrinsic operation, reg.
6360   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6361         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6362         !if(Is2Addr,
6363             !strconcat(OpcodeStr,
6364                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6365             !strconcat(OpcodeStr,
6366                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6367         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6368         OpSize;
6369
6370   // Intrinsic operation, mem.
6371   def SSm : SS4AIi8<opcss, MRMSrcMem,
6372         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6373         !if(Is2Addr,
6374             !strconcat(OpcodeStr,
6375                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6376             !strconcat(OpcodeStr,
6377                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6378         [(set VR128:$dst,
6379              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6380         OpSize;
6381
6382   // Operation, reg.
6383   let hasSideEffects = 0 in
6384   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6385         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6386         !if(Is2Addr,
6387             !strconcat(OpcodeStr,
6388                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6389             !strconcat(OpcodeStr,
6390                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6391         []>, OpSize;
6392
6393   // Intrinsic operation, reg.
6394   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6395         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6396         !if(Is2Addr,
6397             !strconcat(OpcodeStr,
6398                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6399             !strconcat(OpcodeStr,
6400                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6401         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6402         OpSize;
6403
6404   // Intrinsic operation, mem.
6405   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6406         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6407         !if(Is2Addr,
6408             !strconcat(OpcodeStr,
6409                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6410             !strconcat(OpcodeStr,
6411                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6412         [(set VR128:$dst,
6413               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6414         OpSize;
6415 } // ExeDomain = GenericDomain
6416 }
6417
6418 // FP round - roundss, roundps, roundsd, roundpd
6419 let Predicates = [HasAVX] in {
6420   // Intrinsic form
6421   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6422                                   memopv4f32, memopv2f64,
6423                                   int_x86_sse41_round_ps,
6424                                   int_x86_sse41_round_pd>, VEX;
6425   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6426                                   memopv8f32, memopv4f64,
6427                                   int_x86_avx_round_ps_256,
6428                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6429   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6430                                   int_x86_sse41_round_ss,
6431                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6432
6433   def : Pat<(ffloor FR32:$src),
6434             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6435   def : Pat<(f64 (ffloor FR64:$src)),
6436             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6437   def : Pat<(f32 (fnearbyint FR32:$src)),
6438             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6439   def : Pat<(f64 (fnearbyint FR64:$src)),
6440             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6441   def : Pat<(f32 (fceil FR32:$src)),
6442             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6443   def : Pat<(f64 (fceil FR64:$src)),
6444             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6445   def : Pat<(f32 (frint FR32:$src)),
6446             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6447   def : Pat<(f64 (frint FR64:$src)),
6448             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6449   def : Pat<(f32 (ftrunc FR32:$src)),
6450             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6451   def : Pat<(f64 (ftrunc FR64:$src)),
6452             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6453
6454   def : Pat<(v4f32 (ffloor VR128:$src)),
6455             (VROUNDPSr VR128:$src, (i32 0x1))>;
6456   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6457             (VROUNDPSr VR128:$src, (i32 0xC))>;
6458   def : Pat<(v4f32 (fceil VR128:$src)),
6459             (VROUNDPSr VR128:$src, (i32 0x2))>;
6460   def : Pat<(v4f32 (frint VR128:$src)),
6461             (VROUNDPSr VR128:$src, (i32 0x4))>;
6462   def : Pat<(v4f32 (ftrunc VR128:$src)),
6463             (VROUNDPSr VR128:$src, (i32 0x3))>;
6464
6465   def : Pat<(v2f64 (ffloor VR128:$src)),
6466             (VROUNDPDr VR128:$src, (i32 0x1))>;
6467   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6468             (VROUNDPDr VR128:$src, (i32 0xC))>;
6469   def : Pat<(v2f64 (fceil VR128:$src)),
6470             (VROUNDPDr VR128:$src, (i32 0x2))>;
6471   def : Pat<(v2f64 (frint VR128:$src)),
6472             (VROUNDPDr VR128:$src, (i32 0x4))>;
6473   def : Pat<(v2f64 (ftrunc VR128:$src)),
6474             (VROUNDPDr VR128:$src, (i32 0x3))>;
6475
6476   def : Pat<(v8f32 (ffloor VR256:$src)),
6477             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6478   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6479             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6480   def : Pat<(v8f32 (fceil VR256:$src)),
6481             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6482   def : Pat<(v8f32 (frint VR256:$src)),
6483             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6484   def : Pat<(v8f32 (ftrunc VR256:$src)),
6485             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6486
6487   def : Pat<(v4f64 (ffloor VR256:$src)),
6488             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6489   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6490             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6491   def : Pat<(v4f64 (fceil VR256:$src)),
6492             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6493   def : Pat<(v4f64 (frint VR256:$src)),
6494             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6495   def : Pat<(v4f64 (ftrunc VR256:$src)),
6496             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6497 }
6498
6499 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6500                                memopv4f32, memopv2f64,
6501                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6502 let Constraints = "$src1 = $dst" in
6503 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6504                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6505
6506 let Predicates = [UseSSE41] in {
6507   def : Pat<(ffloor FR32:$src),
6508             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6509   def : Pat<(f64 (ffloor FR64:$src)),
6510             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6511   def : Pat<(f32 (fnearbyint FR32:$src)),
6512             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6513   def : Pat<(f64 (fnearbyint FR64:$src)),
6514             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6515   def : Pat<(f32 (fceil FR32:$src)),
6516             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6517   def : Pat<(f64 (fceil FR64:$src)),
6518             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6519   def : Pat<(f32 (frint FR32:$src)),
6520             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6521   def : Pat<(f64 (frint FR64:$src)),
6522             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6523   def : Pat<(f32 (ftrunc FR32:$src)),
6524             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6525   def : Pat<(f64 (ftrunc FR64:$src)),
6526             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6527
6528   def : Pat<(v4f32 (ffloor VR128:$src)),
6529             (ROUNDPSr VR128:$src, (i32 0x1))>;
6530   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6531             (ROUNDPSr VR128:$src, (i32 0xC))>;
6532   def : Pat<(v4f32 (fceil VR128:$src)),
6533             (ROUNDPSr VR128:$src, (i32 0x2))>;
6534   def : Pat<(v4f32 (frint VR128:$src)),
6535             (ROUNDPSr VR128:$src, (i32 0x4))>;
6536   def : Pat<(v4f32 (ftrunc VR128:$src)),
6537             (ROUNDPSr VR128:$src, (i32 0x3))>;
6538
6539   def : Pat<(v2f64 (ffloor VR128:$src)),
6540             (ROUNDPDr VR128:$src, (i32 0x1))>;
6541   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6542             (ROUNDPDr VR128:$src, (i32 0xC))>;
6543   def : Pat<(v2f64 (fceil VR128:$src)),
6544             (ROUNDPDr VR128:$src, (i32 0x2))>;
6545   def : Pat<(v2f64 (frint VR128:$src)),
6546             (ROUNDPDr VR128:$src, (i32 0x4))>;
6547   def : Pat<(v2f64 (ftrunc VR128:$src)),
6548             (ROUNDPDr VR128:$src, (i32 0x3))>;
6549 }
6550
6551 //===----------------------------------------------------------------------===//
6552 // SSE4.1 - Packed Bit Test
6553 //===----------------------------------------------------------------------===//
6554
6555 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6556 // the intel intrinsic that corresponds to this.
6557 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6558 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6559                 "vptest\t{$src2, $src1|$src1, $src2}",
6560                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6561                 OpSize, VEX;
6562 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6563                 "vptest\t{$src2, $src1|$src1, $src2}",
6564                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6565                 OpSize, VEX;
6566
6567 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6568                 "vptest\t{$src2, $src1|$src1, $src2}",
6569                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6570                 OpSize, VEX, VEX_L;
6571 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6572                 "vptest\t{$src2, $src1|$src1, $src2}",
6573                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6574                 OpSize, VEX, VEX_L;
6575 }
6576
6577 let Defs = [EFLAGS] in {
6578 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6579               "ptest\t{$src2, $src1|$src1, $src2}",
6580               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6581               OpSize;
6582 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6583               "ptest\t{$src2, $src1|$src1, $src2}",
6584               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6585               OpSize;
6586 }
6587
6588 // The bit test instructions below are AVX only
6589 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6590                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6591   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6592             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6593             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6594   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6595             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6596             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6597             OpSize, VEX;
6598 }
6599
6600 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6601 let ExeDomain = SSEPackedSingle in {
6602 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6603 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6604                             VEX_L;
6605 }
6606 let ExeDomain = SSEPackedDouble in {
6607 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6608 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6609                             VEX_L;
6610 }
6611 }
6612
6613 //===----------------------------------------------------------------------===//
6614 // SSE4.1 - Misc Instructions
6615 //===----------------------------------------------------------------------===//
6616
6617 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6618   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6619                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6620                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6621                      IIC_SSE_POPCNT_RR>,
6622                      OpSize, XS;
6623   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6624                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6625                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6626                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, OpSize, XS;
6627
6628   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6629                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6630                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6631                      IIC_SSE_POPCNT_RR>,
6632                      XS;
6633   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6634                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6635                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6636                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6637
6638   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6639                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6640                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6641                       IIC_SSE_POPCNT_RR>,
6642                       XS;
6643   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6644                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6645                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6646                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6647 }
6648
6649
6650
6651 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6652 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6653                                  Intrinsic IntId128> {
6654   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6655                     (ins VR128:$src),
6656                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6657                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6658   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6659                      (ins i128mem:$src),
6660                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6661                      [(set VR128:$dst,
6662                        (IntId128
6663                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6664 }
6665
6666 let Predicates = [HasAVX] in
6667 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6668                                          int_x86_sse41_phminposuw>, VEX;
6669 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6670                                          int_x86_sse41_phminposuw>;
6671
6672 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6673 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6674                               Intrinsic IntId128, bit Is2Addr = 1,
6675                               OpndItins itins = DEFAULT_ITINS> {
6676   let isCommutable = 1 in
6677   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6678        (ins VR128:$src1, VR128:$src2),
6679        !if(Is2Addr,
6680            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6681            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6682        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6683         itins.rr>, OpSize;
6684   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6685        (ins VR128:$src1, i128mem:$src2),
6686        !if(Is2Addr,
6687            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6688            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6689        [(set VR128:$dst,
6690          (IntId128 VR128:$src1,
6691           (bitconvert (memopv2i64 addr:$src2))))],
6692           itins.rm>, OpSize;
6693 }
6694
6695 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6696 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6697                                 Intrinsic IntId256> {
6698   let isCommutable = 1 in
6699   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6700        (ins VR256:$src1, VR256:$src2),
6701        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6702        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6703   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6704        (ins VR256:$src1, i256mem:$src2),
6705        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6706        [(set VR256:$dst,
6707          (IntId256 VR256:$src1,
6708           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6709 }
6710
6711
6712 /// SS48I_binop_rm - Simple SSE41 binary operator.
6713 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6714                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6715                           X86MemOperand x86memop, bit Is2Addr = 1,
6716                           OpndItins itins = DEFAULT_ITINS> {
6717   let isCommutable = 1 in
6718   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6719        (ins RC:$src1, RC:$src2),
6720        !if(Is2Addr,
6721            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6722            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6723        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6724   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6725        (ins RC:$src1, x86memop:$src2),
6726        !if(Is2Addr,
6727            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6728            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6729        [(set RC:$dst,
6730          (OpVT (OpNode RC:$src1,
6731           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6732 }
6733
6734 let Predicates = [HasAVX] in {
6735   let isCommutable = 0 in
6736   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6737                                                          0>, VEX_4V;
6738   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6739                                   memopv2i64, i128mem, 0>, VEX_4V;
6740   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6741                                   memopv2i64, i128mem, 0>, VEX_4V;
6742   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6743                                   memopv2i64, i128mem, 0>, VEX_4V;
6744   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6745                                   memopv2i64, i128mem, 0>, VEX_4V;
6746   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6747                                   memopv2i64, i128mem, 0>, VEX_4V;
6748   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6749                                   memopv2i64, i128mem, 0>, VEX_4V;
6750   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6751                                   memopv2i64, i128mem, 0>, VEX_4V;
6752   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6753                                   memopv2i64, i128mem, 0>, VEX_4V;
6754   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6755                                                          0>, VEX_4V;
6756 }
6757
6758 let Predicates = [HasAVX2] in {
6759   let isCommutable = 0 in
6760   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6761                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6762   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6763                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6764   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6765                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6766   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6767                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6768   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6769                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6770   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6771                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6772   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6773                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6774   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6775                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6776   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6777                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6778   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6779                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6780 }
6781
6782 let Constraints = "$src1 = $dst" in {
6783   let isCommutable = 0 in
6784   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6785   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6786                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6787   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6788                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6789   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6790                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6791   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6792                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6793   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6794                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6795   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6796                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6797   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6798                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6799   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6800                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6801   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq,
6802                                      1, SSE_INTMUL_ITINS_P>;
6803 }
6804
6805 let Predicates = [HasAVX] in {
6806   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6807                                 memopv2i64, i128mem, 0>, VEX_4V;
6808   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6809                                  memopv2i64, i128mem, 0>, VEX_4V;
6810 }
6811 let Predicates = [HasAVX2] in {
6812   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6813                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6814   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6815                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6816 }
6817
6818 let Constraints = "$src1 = $dst" in {
6819   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6820                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6821   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6822                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6823 }
6824
6825 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6826 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6827                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6828                  X86MemOperand x86memop, bit Is2Addr = 1,
6829                  OpndItins itins = DEFAULT_ITINS> {
6830   let isCommutable = 1 in
6831   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6832         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6833         !if(Is2Addr,
6834             !strconcat(OpcodeStr,
6835                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6836             !strconcat(OpcodeStr,
6837                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6838         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6839         OpSize;
6840   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6841         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6842         !if(Is2Addr,
6843             !strconcat(OpcodeStr,
6844                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6845             !strconcat(OpcodeStr,
6846                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6847         [(set RC:$dst,
6848           (IntId RC:$src1,
6849            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6850         OpSize;
6851 }
6852
6853 let Predicates = [HasAVX] in {
6854   let isCommutable = 0 in {
6855     let ExeDomain = SSEPackedSingle in {
6856     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6857                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6858     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6859                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6860                                     f256mem, 0>, VEX_4V, VEX_L;
6861     }
6862     let ExeDomain = SSEPackedDouble in {
6863     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6864                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6865     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6866                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6867                                      f256mem, 0>, VEX_4V, VEX_L;
6868     }
6869   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6870                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6871   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6872                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6873   }
6874   let ExeDomain = SSEPackedSingle in
6875   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6876                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6877   let ExeDomain = SSEPackedDouble in
6878   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6879                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6880   let ExeDomain = SSEPackedSingle in
6881   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6882                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6883 }
6884
6885 let Predicates = [HasAVX2] in {
6886   let isCommutable = 0 in {
6887   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6888                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6889   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6890                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6891   }
6892 }
6893
6894 let Constraints = "$src1 = $dst" in {
6895   let isCommutable = 0 in {
6896   let ExeDomain = SSEPackedSingle in
6897   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6898                                      VR128, memopv4f32, f128mem,
6899                                      1, SSE_INTALU_ITINS_P>;
6900   let ExeDomain = SSEPackedDouble in
6901   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6902                                      VR128, memopv2f64, f128mem,
6903                                      1, SSE_INTALU_ITINS_P>;
6904   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6905                                      VR128, memopv2i64, i128mem,
6906                                      1, SSE_INTALU_ITINS_P>;
6907   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6908                                      VR128, memopv2i64, i128mem,
6909                                      1, SSE_INTMUL_ITINS_P>;
6910   }
6911   let ExeDomain = SSEPackedSingle in
6912   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6913                                   VR128, memopv4f32, f128mem, 1,
6914                                   SSE_DPPS_ITINS>;
6915   let ExeDomain = SSEPackedDouble in
6916   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6917                                   VR128, memopv2f64, f128mem, 1,
6918                                   SSE_DPPD_ITINS>;
6919 }
6920
6921 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6922 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6923                                     RegisterClass RC, X86MemOperand x86memop,
6924                                     PatFrag mem_frag, Intrinsic IntId> {
6925   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6926                   (ins RC:$src1, RC:$src2, RC:$src3),
6927                   !strconcat(OpcodeStr,
6928                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6929                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6930                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6931
6932   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6933                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6934                   !strconcat(OpcodeStr,
6935                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6936                   [(set RC:$dst,
6937                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6938                                RC:$src3))],
6939                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6940 }
6941
6942 let Predicates = [HasAVX] in {
6943 let ExeDomain = SSEPackedDouble in {
6944 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6945                                            memopv2f64, int_x86_sse41_blendvpd>;
6946 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6947                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6948 } // ExeDomain = SSEPackedDouble
6949 let ExeDomain = SSEPackedSingle in {
6950 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6951                                            memopv4f32, int_x86_sse41_blendvps>;
6952 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6953                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6954 } // ExeDomain = SSEPackedSingle
6955 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6956                                            memopv2i64, int_x86_sse41_pblendvb>;
6957 }
6958
6959 let Predicates = [HasAVX2] in {
6960 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6961                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6962 }
6963
6964 let Predicates = [HasAVX] in {
6965   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6966                             (v16i8 VR128:$src2))),
6967             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6968   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6969                             (v4i32 VR128:$src2))),
6970             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6971   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6972                             (v4f32 VR128:$src2))),
6973             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6974   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6975                             (v2i64 VR128:$src2))),
6976             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6977   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6978                             (v2f64 VR128:$src2))),
6979             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6980   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6981                             (v8i32 VR256:$src2))),
6982             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6983   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6984                             (v8f32 VR256:$src2))),
6985             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6986   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6987                             (v4i64 VR256:$src2))),
6988             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6989   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6990                             (v4f64 VR256:$src2))),
6991             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6992
6993   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6994                                (imm:$mask))),
6995             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6996   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6997                                (imm:$mask))),
6998             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6999
7000   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7001                                (imm:$mask))),
7002             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7003   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7004                                (imm:$mask))),
7005             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7006   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7007                                (imm:$mask))),
7008             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7009 }
7010
7011 let Predicates = [HasAVX2] in {
7012   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7013                             (v32i8 VR256:$src2))),
7014             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
7015   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7016                                (imm:$mask))),
7017             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7018 }
7019
7020 /// SS41I_ternary_int - SSE 4.1 ternary operator
7021 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7022   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7023                                X86MemOperand x86memop, Intrinsic IntId,
7024                                OpndItins itins = DEFAULT_ITINS> {
7025     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7026                     (ins VR128:$src1, VR128:$src2),
7027                     !strconcat(OpcodeStr,
7028                      "\t{$src2, $dst|$dst, $src2}"),
7029                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7030                     itins.rr>, OpSize;
7031
7032     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7033                     (ins VR128:$src1, x86memop:$src2),
7034                     !strconcat(OpcodeStr,
7035                      "\t{$src2, $dst|$dst, $src2}"),
7036                     [(set VR128:$dst,
7037                       (IntId VR128:$src1,
7038                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7039                        itins.rm>, OpSize;
7040   }
7041 }
7042
7043 let ExeDomain = SSEPackedDouble in
7044 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7045                                   int_x86_sse41_blendvpd>;
7046 let ExeDomain = SSEPackedSingle in
7047 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7048                                   int_x86_sse41_blendvps>;
7049 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7050                                   int_x86_sse41_pblendvb>;
7051
7052 // Aliases with the implicit xmm0 argument
7053 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7054                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7055 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7056                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7057 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7058                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7059 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7060                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7061 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7062                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7063 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7064                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7065
7066 let Predicates = [UseSSE41] in {
7067   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7068                             (v16i8 VR128:$src2))),
7069             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7070   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7071                             (v4i32 VR128:$src2))),
7072             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7073   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7074                             (v4f32 VR128:$src2))),
7075             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7076   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7077                             (v2i64 VR128:$src2))),
7078             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7079   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7080                             (v2f64 VR128:$src2))),
7081             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7082
7083   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7084                                (imm:$mask))),
7085             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7086   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7087                                (imm:$mask))),
7088             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7089   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7090                                (imm:$mask))),
7091             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7092
7093 }
7094
7095 let Predicates = [HasAVX] in
7096 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7097                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7098                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7099                        OpSize, VEX;
7100 let Predicates = [HasAVX2] in
7101 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7102                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7103                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7104                          OpSize, VEX, VEX_L;
7105 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7106                        "movntdqa\t{$src, $dst|$dst, $src}",
7107                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7108                        OpSize;
7109
7110 //===----------------------------------------------------------------------===//
7111 // SSE4.2 - Compare Instructions
7112 //===----------------------------------------------------------------------===//
7113
7114 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7115 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7116                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7117                           X86MemOperand x86memop, bit Is2Addr = 1> {
7118   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7119        (ins RC:$src1, RC:$src2),
7120        !if(Is2Addr,
7121            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7122            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7123        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7124        OpSize;
7125   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7126        (ins RC:$src1, x86memop:$src2),
7127        !if(Is2Addr,
7128            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7129            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7130        [(set RC:$dst,
7131          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7132 }
7133
7134 let Predicates = [HasAVX] in
7135   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7136                                  memopv2i64, i128mem, 0>, VEX_4V;
7137
7138 let Predicates = [HasAVX2] in
7139   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7140                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7141
7142 let Constraints = "$src1 = $dst" in
7143   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7144                                 memopv2i64, i128mem>;
7145
7146 //===----------------------------------------------------------------------===//
7147 // SSE4.2 - String/text Processing Instructions
7148 //===----------------------------------------------------------------------===//
7149
7150 // Packed Compare Implicit Length Strings, Return Mask
7151 multiclass pseudo_pcmpistrm<string asm> {
7152   def REG : PseudoI<(outs VR128:$dst),
7153                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7154     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7155                                                   imm:$src3))]>;
7156   def MEM : PseudoI<(outs VR128:$dst),
7157                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7158     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7159                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7160 }
7161
7162 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7163   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7164   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7165 }
7166
7167 multiclass pcmpistrm_SS42AI<string asm> {
7168   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7169     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7170     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7171     []>, OpSize;
7172   let mayLoad = 1 in
7173   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7174     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7175     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7176     []>, OpSize;
7177 }
7178
7179 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7180   let Predicates = [HasAVX] in
7181   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7182   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7183 }
7184
7185 // Packed Compare Explicit Length Strings, Return Mask
7186 multiclass pseudo_pcmpestrm<string asm> {
7187   def REG : PseudoI<(outs VR128:$dst),
7188                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7189     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7190                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7191   def MEM : PseudoI<(outs VR128:$dst),
7192                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7193     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7194                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7195 }
7196
7197 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7198   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7199   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7200 }
7201
7202 multiclass SS42AI_pcmpestrm<string asm> {
7203   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7204     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7205     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7206     []>, OpSize;
7207   let mayLoad = 1 in
7208   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7209     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7210     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7211     []>, OpSize;
7212 }
7213
7214 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7215   let Predicates = [HasAVX] in
7216   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7217   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7218 }
7219
7220 // Packed Compare Implicit Length Strings, Return Index
7221 multiclass pseudo_pcmpistri<string asm> {
7222   def REG : PseudoI<(outs GR32:$dst),
7223                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7224     [(set GR32:$dst, EFLAGS,
7225       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7226   def MEM : PseudoI<(outs GR32:$dst),
7227                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7228     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7229                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7230 }
7231
7232 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7233   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7234   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7235 }
7236
7237 multiclass SS42AI_pcmpistri<string asm> {
7238   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7239     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7240     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7241     []>, OpSize;
7242   let mayLoad = 1 in
7243   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7244     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7245     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7246     []>, OpSize;
7247 }
7248
7249 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7250   let Predicates = [HasAVX] in
7251   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7252   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7253 }
7254
7255 // Packed Compare Explicit Length Strings, Return Index
7256 multiclass pseudo_pcmpestri<string asm> {
7257   def REG : PseudoI<(outs GR32:$dst),
7258                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7259     [(set GR32:$dst, EFLAGS,
7260       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7261   def MEM : PseudoI<(outs GR32:$dst),
7262                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7263     [(set GR32:$dst, EFLAGS,
7264       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7265        imm:$src5))]>;
7266 }
7267
7268 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7269   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7270   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7271 }
7272
7273 multiclass SS42AI_pcmpestri<string asm> {
7274   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7275     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7276     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7277     []>, OpSize;
7278   let mayLoad = 1 in
7279   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7280     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7281     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7282     []>, OpSize;
7283 }
7284
7285 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7286   let Predicates = [HasAVX] in
7287   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7288   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7289 }
7290
7291 //===----------------------------------------------------------------------===//
7292 // SSE4.2 - CRC Instructions
7293 //===----------------------------------------------------------------------===//
7294
7295 // No CRC instructions have AVX equivalents
7296
7297 // crc intrinsic instruction
7298 // This set of instructions are only rm, the only difference is the size
7299 // of r and m.
7300 let Constraints = "$src1 = $dst" in {
7301   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7302                       (ins GR32:$src1, i8mem:$src2),
7303                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7304                        [(set GR32:$dst,
7305                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7306                          (load addr:$src2)))], IIC_CRC32_MEM>;
7307   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7308                       (ins GR32:$src1, GR8:$src2),
7309                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7310                        [(set GR32:$dst,
7311                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))],
7312                          IIC_CRC32_REG>;
7313   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7314                       (ins GR32:$src1, i16mem:$src2),
7315                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7316                        [(set GR32:$dst,
7317                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7318                          (load addr:$src2)))], IIC_CRC32_MEM>,
7319                          OpSize;
7320   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7321                       (ins GR32:$src1, GR16:$src2),
7322                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7323                        [(set GR32:$dst,
7324                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))],
7325                          IIC_CRC32_REG>,
7326                          OpSize;
7327   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7328                       (ins GR32:$src1, i32mem:$src2),
7329                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7330                        [(set GR32:$dst,
7331                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7332                          (load addr:$src2)))], IIC_CRC32_MEM>;
7333   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7334                       (ins GR32:$src1, GR32:$src2),
7335                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7336                        [(set GR32:$dst,
7337                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))],
7338                          IIC_CRC32_REG>;
7339   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7340                       (ins GR64:$src1, i8mem:$src2),
7341                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7342                        [(set GR64:$dst,
7343                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7344                          (load addr:$src2)))], IIC_CRC32_MEM>,
7345                          REX_W;
7346   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7347                       (ins GR64:$src1, GR8:$src2),
7348                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7349                        [(set GR64:$dst,
7350                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))],
7351                          IIC_CRC32_REG>,
7352                          REX_W;
7353   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7354                       (ins GR64:$src1, i64mem:$src2),
7355                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7356                        [(set GR64:$dst,
7357                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7358                          (load addr:$src2)))], IIC_CRC32_MEM>,
7359                          REX_W;
7360   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7361                       (ins GR64:$src1, GR64:$src2),
7362                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7363                        [(set GR64:$dst,
7364                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))],
7365                          IIC_CRC32_REG>,
7366                          REX_W;
7367 }
7368
7369 //===----------------------------------------------------------------------===//
7370 // SHA-NI Instructions
7371 //===----------------------------------------------------------------------===//
7372
7373 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7374                       bit UsesXMM0 = 0> {
7375   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7376              (ins VR128:$src1, VR128:$src2),
7377              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7378              [!if(UsesXMM0,
7379                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7380                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7381
7382   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7383              (ins VR128:$src1, i128mem:$src2),
7384              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7385              [!if(UsesXMM0,
7386                   (set VR128:$dst, (IntId VR128:$src1,
7387                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7388                   (set VR128:$dst, (IntId VR128:$src1,
7389                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7390 }
7391
7392 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7393   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7394                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7395                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7396                          [(set VR128:$dst,
7397                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7398                             (i8 imm:$src3)))]>, TA;
7399   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7400                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7401                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7402                          [(set VR128:$dst,
7403                            (int_x86_sha1rnds4 VR128:$src1,
7404                             (bc_v4i32 (memopv2i64 addr:$src2)),
7405                             (i8 imm:$src3)))]>, TA;
7406
7407   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7408   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7409   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7410
7411   let Uses=[XMM0] in
7412   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7413
7414   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7415   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7416 }
7417
7418 // Aliases with explicit %xmm0
7419 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7420                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7421 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7422                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7423
7424 //===----------------------------------------------------------------------===//
7425 // AES-NI Instructions
7426 //===----------------------------------------------------------------------===//
7427
7428 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7429                               Intrinsic IntId128, bit Is2Addr = 1> {
7430   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7431        (ins VR128:$src1, VR128:$src2),
7432        !if(Is2Addr,
7433            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7434            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7435        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7436        OpSize;
7437   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7438        (ins VR128:$src1, i128mem:$src2),
7439        !if(Is2Addr,
7440            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7441            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7442        [(set VR128:$dst,
7443          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7444 }
7445
7446 // Perform One Round of an AES Encryption/Decryption Flow
7447 let Predicates = [HasAVX, HasAES] in {
7448   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7449                          int_x86_aesni_aesenc, 0>, VEX_4V;
7450   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7451                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7452   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7453                          int_x86_aesni_aesdec, 0>, VEX_4V;
7454   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7455                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7456 }
7457
7458 let Constraints = "$src1 = $dst" in {
7459   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7460                          int_x86_aesni_aesenc>;
7461   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7462                          int_x86_aesni_aesenclast>;
7463   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7464                          int_x86_aesni_aesdec>;
7465   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7466                          int_x86_aesni_aesdeclast>;
7467 }
7468
7469 // Perform the AES InvMixColumn Transformation
7470 let Predicates = [HasAVX, HasAES] in {
7471   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7472       (ins VR128:$src1),
7473       "vaesimc\t{$src1, $dst|$dst, $src1}",
7474       [(set VR128:$dst,
7475         (int_x86_aesni_aesimc VR128:$src1))]>,
7476       OpSize, VEX;
7477   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7478       (ins i128mem:$src1),
7479       "vaesimc\t{$src1, $dst|$dst, $src1}",
7480       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7481       OpSize, VEX;
7482 }
7483 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7484   (ins VR128:$src1),
7485   "aesimc\t{$src1, $dst|$dst, $src1}",
7486   [(set VR128:$dst,
7487     (int_x86_aesni_aesimc VR128:$src1))]>,
7488   OpSize;
7489 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7490   (ins i128mem:$src1),
7491   "aesimc\t{$src1, $dst|$dst, $src1}",
7492   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7493   OpSize;
7494
7495 // AES Round Key Generation Assist
7496 let Predicates = [HasAVX, HasAES] in {
7497   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7498       (ins VR128:$src1, i8imm:$src2),
7499       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7500       [(set VR128:$dst,
7501         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7502       OpSize, VEX;
7503   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7504       (ins i128mem:$src1, i8imm:$src2),
7505       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7506       [(set VR128:$dst,
7507         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7508       OpSize, VEX;
7509 }
7510 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7511   (ins VR128:$src1, i8imm:$src2),
7512   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7513   [(set VR128:$dst,
7514     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7515   OpSize;
7516 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7517   (ins i128mem:$src1, i8imm:$src2),
7518   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7519   [(set VR128:$dst,
7520     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7521   OpSize;
7522
7523 //===----------------------------------------------------------------------===//
7524 // PCLMUL Instructions
7525 //===----------------------------------------------------------------------===//
7526
7527 // AVX carry-less Multiplication instructions
7528 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7529            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7530            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7531            [(set VR128:$dst,
7532              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7533
7534 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7535            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7536            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7537            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7538                               (memopv2i64 addr:$src2), imm:$src3))]>;
7539
7540 // Carry-less Multiplication instructions
7541 let Constraints = "$src1 = $dst" in {
7542 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7543            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7544            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7545            [(set VR128:$dst,
7546              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7547              IIC_SSE_PCLMULQDQ_RR>;
7548
7549 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7550            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7551            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7552            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7553                               (memopv2i64 addr:$src2), imm:$src3))],
7554                               IIC_SSE_PCLMULQDQ_RM>;
7555 } // Constraints = "$src1 = $dst"
7556
7557
7558 multiclass pclmul_alias<string asm, int immop> {
7559   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7560                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7561
7562   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7563                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7564
7565   def : InstAlias<!strconcat("vpclmul", asm,
7566                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7567                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7568
7569   def : InstAlias<!strconcat("vpclmul", asm,
7570                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7571                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7572 }
7573 defm : pclmul_alias<"hqhq", 0x11>;
7574 defm : pclmul_alias<"hqlq", 0x01>;
7575 defm : pclmul_alias<"lqhq", 0x10>;
7576 defm : pclmul_alias<"lqlq", 0x00>;
7577
7578 //===----------------------------------------------------------------------===//
7579 // SSE4A Instructions
7580 //===----------------------------------------------------------------------===//
7581
7582 let Predicates = [HasSSE4A] in {
7583
7584 let Constraints = "$src = $dst" in {
7585 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7586                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7587                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7588                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7589                                     imm:$idx))]>, TB, OpSize;
7590 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7591               (ins VR128:$src, VR128:$mask),
7592               "extrq\t{$mask, $src|$src, $mask}",
7593               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7594                                  VR128:$mask))]>, TB, OpSize;
7595
7596 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7597                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7598                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7599                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7600                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7601 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7602                  (ins VR128:$src, VR128:$mask),
7603                  "insertq\t{$mask, $src|$src, $mask}",
7604                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7605                                     VR128:$mask))]>, XD;
7606 }
7607
7608 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7609                 "movntss\t{$src, $dst|$dst, $src}",
7610                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7611
7612 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7613                 "movntsd\t{$src, $dst|$dst, $src}",
7614                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7615 }
7616
7617 //===----------------------------------------------------------------------===//
7618 // AVX Instructions
7619 //===----------------------------------------------------------------------===//
7620
7621 //===----------------------------------------------------------------------===//
7622 // VBROADCAST - Load from memory and broadcast to all elements of the
7623 //              destination operand
7624 //
7625 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7626                     X86MemOperand x86memop, Intrinsic Int> :
7627   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7628         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7629         [(set RC:$dst, (Int addr:$src))]>, VEX;
7630
7631 // AVX2 adds register forms
7632 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7633                          Intrinsic Int> :
7634   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7635          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7636          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7637
7638 let ExeDomain = SSEPackedSingle in {
7639   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7640                                       int_x86_avx_vbroadcast_ss>;
7641   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7642                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7643 }
7644 let ExeDomain = SSEPackedDouble in
7645 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7646                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7647 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7648                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7649
7650 let ExeDomain = SSEPackedSingle in {
7651   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7652                                            int_x86_avx2_vbroadcast_ss_ps>;
7653   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7654                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7655 }
7656 let ExeDomain = SSEPackedDouble in
7657 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7658                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7659
7660 let Predicates = [HasAVX2] in
7661 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7662                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7663
7664 let Predicates = [HasAVX] in
7665 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7666           (VBROADCASTF128 addr:$src)>;
7667
7668
7669 //===----------------------------------------------------------------------===//
7670 // VINSERTF128 - Insert packed floating-point values
7671 //
7672 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7673 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7674           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7675           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7676           []>, VEX_4V, VEX_L;
7677 let mayLoad = 1 in
7678 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7679           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7680           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7681           []>, VEX_4V, VEX_L;
7682 }
7683
7684 let Predicates = [HasAVX] in {
7685 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7686                                    (iPTR imm)),
7687           (VINSERTF128rr VR256:$src1, VR128:$src2,
7688                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7689 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7690                                    (iPTR imm)),
7691           (VINSERTF128rr VR256:$src1, VR128:$src2,
7692                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7693
7694 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7695                                    (iPTR imm)),
7696           (VINSERTF128rm VR256:$src1, addr:$src2,
7697                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7698 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7699                                    (iPTR imm)),
7700           (VINSERTF128rm VR256:$src1, addr:$src2,
7701                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7702 }
7703
7704 let Predicates = [HasAVX1Only] in {
7705 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7706                                    (iPTR imm)),
7707           (VINSERTF128rr VR256:$src1, VR128:$src2,
7708                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7709 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7710                                    (iPTR imm)),
7711           (VINSERTF128rr VR256:$src1, VR128:$src2,
7712                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7713 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7714                                    (iPTR imm)),
7715           (VINSERTF128rr VR256:$src1, VR128:$src2,
7716                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7717 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7718                                    (iPTR imm)),
7719           (VINSERTF128rr VR256:$src1, VR128:$src2,
7720                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7721
7722 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7723                                    (iPTR imm)),
7724           (VINSERTF128rm VR256:$src1, addr:$src2,
7725                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7726 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7727                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7728                                    (iPTR imm)),
7729           (VINSERTF128rm VR256:$src1, addr:$src2,
7730                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7731 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7732                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7733                                    (iPTR imm)),
7734           (VINSERTF128rm VR256:$src1, addr:$src2,
7735                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7736 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7737                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7738                                    (iPTR imm)),
7739           (VINSERTF128rm VR256:$src1, addr:$src2,
7740                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7741 }
7742
7743 //===----------------------------------------------------------------------===//
7744 // VEXTRACTF128 - Extract packed floating-point values
7745 //
7746 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7747 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7748           (ins VR256:$src1, i8imm:$src2),
7749           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7750           []>, VEX, VEX_L;
7751 let mayStore = 1 in
7752 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7753           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7754           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7755           []>, VEX, VEX_L;
7756 }
7757
7758 // AVX1 patterns
7759 let Predicates = [HasAVX] in {
7760 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7761           (v4f32 (VEXTRACTF128rr
7762                     (v8f32 VR256:$src1),
7763                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7764 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7765           (v2f64 (VEXTRACTF128rr
7766                     (v4f64 VR256:$src1),
7767                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7768
7769 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7770                          (iPTR imm))), addr:$dst),
7771           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7772            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7773 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7774                          (iPTR imm))), addr:$dst),
7775           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7776            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7777 }
7778
7779 let Predicates = [HasAVX1Only] in {
7780 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7781           (v2i64 (VEXTRACTF128rr
7782                   (v4i64 VR256:$src1),
7783                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7784 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7785           (v4i32 (VEXTRACTF128rr
7786                   (v8i32 VR256:$src1),
7787                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7788 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7789           (v8i16 (VEXTRACTF128rr
7790                   (v16i16 VR256:$src1),
7791                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7792 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7793           (v16i8 (VEXTRACTF128rr
7794                   (v32i8 VR256:$src1),
7795                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7796
7797 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7798                                 (iPTR imm))), addr:$dst),
7799           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7800            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7801 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7802                                 (iPTR imm))), addr:$dst),
7803           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7804            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7805 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7806                                 (iPTR imm))), addr:$dst),
7807           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7808            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7809 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7810                                 (iPTR imm))), addr:$dst),
7811           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7812            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7813 }
7814
7815 //===----------------------------------------------------------------------===//
7816 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7817 //
7818 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7819                           Intrinsic IntLd, Intrinsic IntLd256,
7820                           Intrinsic IntSt, Intrinsic IntSt256> {
7821   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7822              (ins VR128:$src1, f128mem:$src2),
7823              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7824              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7825              VEX_4V;
7826   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7827              (ins VR256:$src1, f256mem:$src2),
7828              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7829              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7830              VEX_4V, VEX_L;
7831   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7832              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7833              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7834              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7835   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7836              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7837              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7838              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7839 }
7840
7841 let ExeDomain = SSEPackedSingle in
7842 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7843                                  int_x86_avx_maskload_ps,
7844                                  int_x86_avx_maskload_ps_256,
7845                                  int_x86_avx_maskstore_ps,
7846                                  int_x86_avx_maskstore_ps_256>;
7847 let ExeDomain = SSEPackedDouble in
7848 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7849                                  int_x86_avx_maskload_pd,
7850                                  int_x86_avx_maskload_pd_256,
7851                                  int_x86_avx_maskstore_pd,
7852                                  int_x86_avx_maskstore_pd_256>;
7853
7854 //===----------------------------------------------------------------------===//
7855 // VPERMIL - Permute Single and Double Floating-Point Values
7856 //
7857 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7858                       RegisterClass RC, X86MemOperand x86memop_f,
7859                       X86MemOperand x86memop_i, PatFrag i_frag,
7860                       Intrinsic IntVar, ValueType vt> {
7861   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7862              (ins RC:$src1, RC:$src2),
7863              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7864              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7865   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7866              (ins RC:$src1, x86memop_i:$src2),
7867              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7868              [(set RC:$dst, (IntVar RC:$src1,
7869                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7870
7871   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7872              (ins RC:$src1, i8imm:$src2),
7873              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7874              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7875   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7876              (ins x86memop_f:$src1, i8imm:$src2),
7877              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7878              [(set RC:$dst,
7879                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7880 }
7881
7882 let ExeDomain = SSEPackedSingle in {
7883   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7884                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7885   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7886                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7887 }
7888 let ExeDomain = SSEPackedDouble in {
7889   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7890                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7891   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7892                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7893 }
7894
7895 let Predicates = [HasAVX] in {
7896 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7897           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7898 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7899           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7900 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7901                                (i8 imm:$imm))),
7902           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7903 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7904           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7905
7906 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7907           (VPERMILPDri VR128:$src1, imm:$imm)>;
7908 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7909           (VPERMILPDmi addr:$src1, imm:$imm)>;
7910 }
7911
7912 //===----------------------------------------------------------------------===//
7913 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7914 //
7915 let ExeDomain = SSEPackedSingle in {
7916 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7917           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7918           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7919           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7920                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7921 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7922           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7923           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7924           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7925                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7926 }
7927
7928 let Predicates = [HasAVX] in {
7929 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7930           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7931 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7932                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7933           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7934 }
7935
7936 let Predicates = [HasAVX1Only] in {
7937 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7938           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7939 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7940           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7941 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7942           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7943 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7944           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7945
7946 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7947                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7948           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7949 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7950                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7951           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7952 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7953                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7954           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7955 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7956                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7957           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7958 }
7959
7960 //===----------------------------------------------------------------------===//
7961 // VZERO - Zero YMM registers
7962 //
7963 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7964             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7965   // Zero All YMM registers
7966   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7967                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7968
7969   // Zero Upper bits of YMM registers
7970   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7971                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7972 }
7973
7974 //===----------------------------------------------------------------------===//
7975 // Half precision conversion instructions
7976 //===----------------------------------------------------------------------===//
7977 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7978   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7979              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7980              [(set RC:$dst, (Int VR128:$src))]>,
7981              T8, OpSize, VEX;
7982   let neverHasSideEffects = 1, mayLoad = 1 in
7983   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7984              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7985 }
7986
7987 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7988   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7989                (ins RC:$src1, i32i8imm:$src2),
7990                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7991                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7992                TA, OpSize, VEX;
7993   let neverHasSideEffects = 1, mayStore = 1 in
7994   def mr : Ii8<0x1D, MRMDestMem, (outs),
7995                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7996                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7997                TA, OpSize, VEX;
7998 }
7999
8000 let Predicates = [HasF16C] in {
8001   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8002   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8003   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8004   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8005 }
8006
8007 //===----------------------------------------------------------------------===//
8008 // AVX2 Instructions
8009 //===----------------------------------------------------------------------===//
8010
8011 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8012 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8013                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8014                  X86MemOperand x86memop> {
8015   let isCommutable = 1 in
8016   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8017         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
8018         !strconcat(OpcodeStr,
8019             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8020         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8021         VEX_4V;
8022   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8023         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
8024         !strconcat(OpcodeStr,
8025             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8026         [(set RC:$dst,
8027           (IntId RC:$src1,
8028            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8029         VEX_4V;
8030 }
8031
8032 let isCommutable = 0 in {
8033 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8034                                    VR128, memopv2i64, i128mem>;
8035 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8036                                     VR256, memopv4i64, i256mem>, VEX_L;
8037 }
8038
8039 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8040                   imm:$mask)),
8041           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8042 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8043                   imm:$mask)),
8044           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8045
8046 //===----------------------------------------------------------------------===//
8047 // VPBROADCAST - Load from memory and broadcast to all elements of the
8048 //               destination operand
8049 //
8050 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8051                           X86MemOperand x86memop, PatFrag ld_frag,
8052                           Intrinsic Int128, Intrinsic Int256> {
8053   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8054                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8055                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
8056   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8057                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8058                   [(set VR128:$dst,
8059                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
8060   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8061                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8062                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
8063   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8064                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8065                    [(set VR256:$dst,
8066                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8067                    VEX, VEX_L;
8068 }
8069
8070 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8071                                     int_x86_avx2_pbroadcastb_128,
8072                                     int_x86_avx2_pbroadcastb_256>;
8073 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8074                                     int_x86_avx2_pbroadcastw_128,
8075                                     int_x86_avx2_pbroadcastw_256>;
8076 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8077                                     int_x86_avx2_pbroadcastd_128,
8078                                     int_x86_avx2_pbroadcastd_256>;
8079 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8080                                     int_x86_avx2_pbroadcastq_128,
8081                                     int_x86_avx2_pbroadcastq_256>;
8082
8083 let Predicates = [HasAVX2] in {
8084   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8085           (VPBROADCASTBrm addr:$src)>;
8086   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8087           (VPBROADCASTBYrm addr:$src)>;
8088   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8089           (VPBROADCASTWrm addr:$src)>;
8090   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8091           (VPBROADCASTWYrm addr:$src)>;
8092   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8093           (VPBROADCASTDrm addr:$src)>;
8094   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8095           (VPBROADCASTDYrm addr:$src)>;
8096   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8097           (VPBROADCASTQrm addr:$src)>;
8098   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8099           (VPBROADCASTQYrm addr:$src)>;
8100
8101   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8102           (VPBROADCASTBrr VR128:$src)>;
8103   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8104           (VPBROADCASTBYrr VR128:$src)>;
8105   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8106           (VPBROADCASTWrr VR128:$src)>;
8107   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8108           (VPBROADCASTWYrr VR128:$src)>;
8109   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8110           (VPBROADCASTDrr VR128:$src)>;
8111   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8112           (VPBROADCASTDYrr VR128:$src)>;
8113   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8114           (VPBROADCASTQrr VR128:$src)>;
8115   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8116           (VPBROADCASTQYrr VR128:$src)>;
8117   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8118           (VBROADCASTSSrr VR128:$src)>;
8119   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8120           (VBROADCASTSSYrr VR128:$src)>;
8121   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8122           (VPBROADCASTQrr VR128:$src)>;
8123   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8124           (VBROADCASTSDYrr VR128:$src)>;
8125
8126   // Provide fallback in case the load node that is used in the patterns above
8127   // is used by additional users, which prevents the pattern selection.
8128   let AddedComplexity = 20 in {
8129     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8130               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8131     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8132               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8133     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8134               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8135
8136     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8137               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8138     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8139               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8140     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8141               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8142   }
8143 }
8144
8145 // AVX1 broadcast patterns
8146 let Predicates = [HasAVX1Only] in {
8147 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8148           (VBROADCASTSSYrm addr:$src)>;
8149 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8150           (VBROADCASTSDYrm addr:$src)>;
8151 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8152           (VBROADCASTSSrm addr:$src)>;
8153 }
8154
8155 let Predicates = [HasAVX] in {
8156 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8157           (VBROADCASTSSYrm addr:$src)>;
8158 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8159           (VBROADCASTSDYrm addr:$src)>;
8160 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8161           (VBROADCASTSSrm addr:$src)>;
8162
8163   // Provide fallback in case the load node that is used in the patterns above
8164   // is used by additional users, which prevents the pattern selection.
8165   let AddedComplexity = 20 in {
8166   // 128bit broadcasts:
8167   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8168             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8169   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8170             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8171               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8172               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8173   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8174             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8175               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8176               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8177
8178   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8179             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8180   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8181             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8182               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8183               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8184   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8185             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8186               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8187               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8188   }
8189 }
8190
8191 //===----------------------------------------------------------------------===//
8192 // VPERM - Permute instructions
8193 //
8194
8195 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8196                      ValueType OpVT> {
8197   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8198                    (ins VR256:$src1, VR256:$src2),
8199                    !strconcat(OpcodeStr,
8200                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8201                    [(set VR256:$dst,
8202                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8203                    VEX_4V, VEX_L;
8204   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8205                    (ins VR256:$src1, i256mem:$src2),
8206                    !strconcat(OpcodeStr,
8207                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8208                    [(set VR256:$dst,
8209                      (OpVT (X86VPermv VR256:$src1,
8210                             (bitconvert (mem_frag addr:$src2)))))]>,
8211                    VEX_4V, VEX_L;
8212 }
8213
8214 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
8215 let ExeDomain = SSEPackedSingle in
8216 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
8217
8218 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8219                          ValueType OpVT> {
8220   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8221                      (ins VR256:$src1, i8imm:$src2),
8222                      !strconcat(OpcodeStr,
8223                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8224                      [(set VR256:$dst,
8225                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8226                      VEX, VEX_L;
8227   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8228                      (ins i256mem:$src1, i8imm:$src2),
8229                      !strconcat(OpcodeStr,
8230                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8231                      [(set VR256:$dst,
8232                        (OpVT (X86VPermi (mem_frag addr:$src1),
8233                               (i8 imm:$src2))))]>, VEX, VEX_L;
8234 }
8235
8236 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
8237 let ExeDomain = SSEPackedDouble in
8238 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
8239
8240 //===----------------------------------------------------------------------===//
8241 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8242 //
8243 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8244           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8245           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8246           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8247                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8248 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8249           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8250           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8251           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
8252                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8253
8254 let Predicates = [HasAVX2] in {
8255 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8256           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8257 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8258           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8259 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8260           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8261
8262 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
8263                   (i8 imm:$imm))),
8264           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8265 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8266                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
8267           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8268 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
8269                   (i8 imm:$imm))),
8270           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8271 }
8272
8273
8274 //===----------------------------------------------------------------------===//
8275 // VINSERTI128 - Insert packed integer values
8276 //
8277 let neverHasSideEffects = 1 in {
8278 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8279           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8280           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8281           []>, VEX_4V, VEX_L;
8282 let mayLoad = 1 in
8283 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8284           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8285           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8286           []>, VEX_4V, VEX_L;
8287 }
8288
8289 let Predicates = [HasAVX2] in {
8290 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8291                                    (iPTR imm)),
8292           (VINSERTI128rr VR256:$src1, VR128:$src2,
8293                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8294 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8295                                    (iPTR imm)),
8296           (VINSERTI128rr VR256:$src1, VR128:$src2,
8297                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8298 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8299                                    (iPTR imm)),
8300           (VINSERTI128rr VR256:$src1, VR128:$src2,
8301                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8302 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8303                                    (iPTR imm)),
8304           (VINSERTI128rr VR256:$src1, VR128:$src2,
8305                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8306
8307 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8308                                    (iPTR imm)),
8309           (VINSERTI128rm VR256:$src1, addr:$src2,
8310                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8311 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8312                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8313                                    (iPTR imm)),
8314           (VINSERTI128rm VR256:$src1, addr:$src2,
8315                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8316 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8317                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8318                                    (iPTR imm)),
8319           (VINSERTI128rm VR256:$src1, addr:$src2,
8320                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8321 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8322                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8323                                    (iPTR imm)),
8324           (VINSERTI128rm VR256:$src1, addr:$src2,
8325                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8326 }
8327
8328 //===----------------------------------------------------------------------===//
8329 // VEXTRACTI128 - Extract packed integer values
8330 //
8331 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8332           (ins VR256:$src1, i8imm:$src2),
8333           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8334           [(set VR128:$dst,
8335             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8336           VEX, VEX_L;
8337 let neverHasSideEffects = 1, mayStore = 1 in
8338 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8339           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8340           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8341           VEX, VEX_L;
8342
8343 let Predicates = [HasAVX2] in {
8344 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8345           (v2i64 (VEXTRACTI128rr
8346                     (v4i64 VR256:$src1),
8347                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8348 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8349           (v4i32 (VEXTRACTI128rr
8350                     (v8i32 VR256:$src1),
8351                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8352 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8353           (v8i16 (VEXTRACTI128rr
8354                     (v16i16 VR256:$src1),
8355                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8356 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8357           (v16i8 (VEXTRACTI128rr
8358                     (v32i8 VR256:$src1),
8359                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8360
8361 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8362                          (iPTR imm))), addr:$dst),
8363           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8364            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8365 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8366                          (iPTR imm))), addr:$dst),
8367           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8368            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8369 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8370                          (iPTR imm))), addr:$dst),
8371           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8372            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8373 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8374                          (iPTR imm))), addr:$dst),
8375           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8376            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8377 }
8378
8379 //===----------------------------------------------------------------------===//
8380 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8381 //
8382 multiclass avx2_pmovmask<string OpcodeStr,
8383                          Intrinsic IntLd128, Intrinsic IntLd256,
8384                          Intrinsic IntSt128, Intrinsic IntSt256> {
8385   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8386              (ins VR128:$src1, i128mem:$src2),
8387              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8388              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8389   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8390              (ins VR256:$src1, i256mem:$src2),
8391              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8392              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8393              VEX_4V, VEX_L;
8394   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8395              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8396              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8397              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8398   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8399              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8400              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8401              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8402 }
8403
8404 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8405                                 int_x86_avx2_maskload_d,
8406                                 int_x86_avx2_maskload_d_256,
8407                                 int_x86_avx2_maskstore_d,
8408                                 int_x86_avx2_maskstore_d_256>;
8409 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8410                                 int_x86_avx2_maskload_q,
8411                                 int_x86_avx2_maskload_q_256,
8412                                 int_x86_avx2_maskstore_q,
8413                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8414
8415
8416 //===----------------------------------------------------------------------===//
8417 // Variable Bit Shifts
8418 //
8419 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8420                           ValueType vt128, ValueType vt256> {
8421   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8422              (ins VR128:$src1, VR128:$src2),
8423              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8424              [(set VR128:$dst,
8425                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8426              VEX_4V;
8427   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8428              (ins VR128:$src1, i128mem:$src2),
8429              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8430              [(set VR128:$dst,
8431                (vt128 (OpNode VR128:$src1,
8432                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8433              VEX_4V;
8434   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8435              (ins VR256:$src1, VR256:$src2),
8436              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8437              [(set VR256:$dst,
8438                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8439              VEX_4V, VEX_L;
8440   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8441              (ins VR256:$src1, i256mem:$src2),
8442              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8443              [(set VR256:$dst,
8444                (vt256 (OpNode VR256:$src1,
8445                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8446              VEX_4V, VEX_L;
8447 }
8448
8449 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8450 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8451 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8452 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8453 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8454
8455 //===----------------------------------------------------------------------===//
8456 // VGATHER - GATHER Operations
8457 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8458                        X86MemOperand memop128, X86MemOperand memop256> {
8459   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8460             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8461             !strconcat(OpcodeStr,
8462               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8463             []>, VEX_4VOp3;
8464   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8465             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8466             !strconcat(OpcodeStr,
8467               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8468             []>, VEX_4VOp3, VEX_L;
8469 }
8470
8471 let mayLoad = 1, Constraints
8472   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8473   in {
8474   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8475   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8476   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8477   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8478   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8479   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8480   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8481   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8482 }