lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the Evan Cheng and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def X86loadp   : SDNode<"X86ISD::LOAD_PACK", SDTLoad, [SDNPHasChain]>;
  22 def X86loadu   : SDNode<"X86ISD::LOAD_UA",   SDTLoad, [SDNPHasChain]>;
  23 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  24                         [SDNPCommutative, SDNPAssociative]>;
  25 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  26                         [SDNPCommutative, SDNPAssociative]>;
  27 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest,
  28                         [SDNPHasChain, SDNPOutFlag]>;
  29 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest,
  30                         [SDNPHasChain, SDNPOutFlag]>;
  31 def X86s2vec   : SDNode<"X86ISD::S2VEC",  SDTypeProfile<1, 1, []>, []>;
  32 def X86pextrw  : SDNode<"X86ISD::PEXTRW", SDTypeProfile<1, 2, []>, []>;
  33 def X86pinsrw  : SDNode<"X86ISD::PINSRW", SDTypeProfile<1, 3, []>, []>;
  34
  35 //===----------------------------------------------------------------------===//
  36 // SSE Complex Patterns
  37 //===----------------------------------------------------------------------===//
  38
  39 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  40 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  41 // forms.
  42 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", []>;
  43 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", []>;
  44
  45 def ssmem : Operand<v4f32> {
  46   let PrintMethod = "printf32mem";
  47   let NumMIOperands = 4;
  48   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  49 }
  50 def sdmem : Operand<v2f64> {
  51   let PrintMethod = "printf64mem";
  52   let NumMIOperands = 4;
  53   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  54 }
  55
  56 //===----------------------------------------------------------------------===//
  57 // SSE pattern fragments
  58 //===----------------------------------------------------------------------===//
  59
  60 def X86loadpf32  : PatFrag<(ops node:$ptr), (f32   (X86loadp node:$ptr))>;
  61 def X86loadpf64  : PatFrag<(ops node:$ptr), (f64   (X86loadp node:$ptr))>;
  62
  63 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  64 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  65 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  66
  67 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
  68 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
  69 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
  70 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
  71 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
  72 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
  73
  74 def fp32imm0 : PatLeaf<(f32 fpimm), [{
  75   return N->isExactlyValue(+0.0);
  76 }]>;
  77
  78 def PSxLDQ_imm  : SDNodeXForm<imm, [{
  79   // Transformation function: imm >> 3
  80   return getI32Imm(N->getValue() >> 3);
  81 }]>;
  82
  83 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
  84 // SHUFP* etc. imm.
  85 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
  86   return getI8Imm(X86::getShuffleSHUFImmediate(N));
  87 }]>;
  88
  89 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
  90 // PSHUFHW imm.
  91 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
  92   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
  93 }]>;
  94
  95 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
  96 // PSHUFLW imm.
  97 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
  98   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
  99 }]>;
 100
 101 def SSE_splat_mask : PatLeaf<(build_vector), [{
 102   return X86::isSplatMask(N);
 103 }], SHUFFLE_get_shuf_imm>;
 104
 105 def SSE_splat_v2_mask : PatLeaf<(build_vector), [{
 106   return X86::isSplatMask(N);
 107 }]>;
 108
 109 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 110   return X86::isMOVHLPSMask(N);
 111 }]>;
 112
 113 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 114   return X86::isMOVHPMask(N);
 115 }]>;
 116
 117 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 118   return X86::isMOVLPMask(N);
 119 }]>;
 120
 121 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 122   return X86::isMOVLMask(N);
 123 }]>;
 124
 125 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 126   return X86::isMOVSHDUPMask(N);
 127 }]>;
 128
 129 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 130   return X86::isMOVSLDUPMask(N);
 131 }]>;
 132
 133 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 134   return X86::isUNPCKLMask(N);
 135 }]>;
 136
 137 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 138   return X86::isUNPCKHMask(N);
 139 }]>;
 140
 141 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 142   return X86::isUNPCKL_v_undef_Mask(N);
 143 }]>;
 144
 145 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 146   return X86::isPSHUFDMask(N);
 147 }], SHUFFLE_get_shuf_imm>;
 148
 149 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 150   return X86::isPSHUFHWMask(N);
 151 }], SHUFFLE_get_pshufhw_imm>;
 152
 153 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 154   return X86::isPSHUFLWMask(N);
 155 }], SHUFFLE_get_pshuflw_imm>;
 156
 157 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 158   return X86::isPSHUFDMask(N);
 159 }], SHUFFLE_get_shuf_imm>;
 160
 161 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 162   return X86::isSHUFPMask(N);
 163 }], SHUFFLE_get_shuf_imm>;
 164
 165 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 166   return X86::isSHUFPMask(N);
 167 }], SHUFFLE_get_shuf_imm>;
 168
 169 //===----------------------------------------------------------------------===//
 170 // SSE scalar FP Instructions
 171 //===----------------------------------------------------------------------===//
 172
 173 // Instruction templates
 174 // SSI - SSE1 instructions with XS prefix.
 175 // SDI - SSE2 instructions with XD prefix.
 176 // PSI - SSE1 instructions with TB prefix.
 177 // PDI - SSE2 instructions with TB and OpSize prefixes.
 178 // PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 179 // PDIi8 - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 180 // S3I - SSE3 instructions with TB and OpSize prefixes.
 181 // S3SI - SSE3 instructions with XS prefix.
 182 // S3DI - SSE3 instructions with XD prefix.
 183 class SSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 184       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE1]>;
 185 class SDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 186       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE2]>;
 187 class PSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 188       : I<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 189 class PDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 190       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 191 class PSIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 192       : Ii8<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 193 class PDIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 194       : Ii8<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 195
 196 class S3SI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 197       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE3]>;
 198 class S3DI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 199       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE3]>;
 200 class S3I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 201       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE3]>;
 202
 203 //===----------------------------------------------------------------------===//
 204 // Helpers for defining instructions that directly correspond to intrinsics.
 205
 206 multiclass SS_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 207   def r : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 208               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 209               [(set VR128:$dst, (v4f32 (IntId VR128:$src)))]>;
 210   def m : SSI<o, MRMSrcMem, (ops VR128:$dst, ssmem:$src),
 211               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 212               [(set VR128:$dst, (v4f32 (IntId sse_load_f32:$src)))]>;
 213 }
 214
 215 multiclass SD_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 216   def r : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 217               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 218               [(set VR128:$dst, (v2f64 (IntId VR128:$src)))]>;
 219   def m : SDI<o, MRMSrcMem, (ops VR128:$dst, sdmem:$src),
 220               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src"),
 221               [(set VR128:$dst, (v2f64 (IntId sse_load_f64:$src)))]>;
 222 }
 223
 224 class PS_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 225   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 226         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 227         [(set VR128:$dst, (IntId VR128:$src))]>;
 228 class PS_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 229   : PSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 230         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 231         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 232 class PD_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 233   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 234         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 235         [(set VR128:$dst, (IntId VR128:$src))]>;
 236 class PD_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 237   : PDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 238         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 239         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 240
 241 class PS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 242   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 243         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 244         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 245 class PS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 246   : PSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 247         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 248         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 249 class PD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 250   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 251         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 252         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 253 class PD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 254   : PDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 255         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 256         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 257
 258 // Some 'special' instructions
 259 def IMPLICIT_DEF_FR32 : I<0, Pseudo, (ops FR32:$dst),
 260                          "#IMPLICIT_DEF $dst",
 261                          [(set FR32:$dst, (undef))]>, Requires<[HasSSE2]>;
 262 def IMPLICIT_DEF_FR64 : I<0, Pseudo, (ops FR64:$dst),
 263                          "#IMPLICIT_DEF $dst",
 264                          [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
 265
 266 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 267 // scheduler into a branch sequence.
 268 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 269   def CMOV_FR32 : I<0, Pseudo,
 270                     (ops FR32:$dst, FR32:$t, FR32:$f, i8imm:$cond),
 271                     "#CMOV_FR32 PSEUDO!",
 272                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond))]>;
 273   def CMOV_FR64 : I<0, Pseudo,
 274                     (ops FR64:$dst, FR64:$t, FR64:$f, i8imm:$cond),
 275                     "#CMOV_FR64 PSEUDO!",
 276                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond))]>;
 277   def CMOV_V4F32 : I<0, Pseudo,
 278                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 279                     "#CMOV_V4F32 PSEUDO!",
 280                     [(set VR128:$dst,
 281                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 282   def CMOV_V2F64 : I<0, Pseudo,
 283                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 284                     "#CMOV_V2F64 PSEUDO!",
 285                     [(set VR128:$dst,
 286                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 287   def CMOV_V2I64 : I<0, Pseudo,
 288                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 289                     "#CMOV_V2I64 PSEUDO!",
 290                     [(set VR128:$dst,
 291                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 292 }
 293
 294 // Move Instructions
 295 def MOVSSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 296                 "movss {$src, $dst|$dst, $src}", []>;
 297 def MOVSSrm : SSI<0x10, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 298                 "movss {$src, $dst|$dst, $src}",
 299                 [(set FR32:$dst, (loadf32 addr:$src))]>;
 300 def MOVSDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 301                 "movsd {$src, $dst|$dst, $src}", []>;
 302 def MOVSDrm : SDI<0x10, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 303                 "movsd {$src, $dst|$dst, $src}",
 304                 [(set FR64:$dst, (loadf64 addr:$src))]>;
 305
 306 def MOVSSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, FR32:$src),
 307                 "movss {$src, $dst|$dst, $src}",
 308                 [(store FR32:$src, addr:$dst)]>;
 309 def MOVSDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, FR64:$src),
 310                 "movsd {$src, $dst|$dst, $src}",
 311                 [(store FR64:$src, addr:$dst)]>;
 312
 313 /// scalar_sse12_fp_binop_rm - Scalar SSE binops come in four basic forms:
 314 ///  1. f32 vs f64 - These come in SSE1/SSE2 forms for float/doubles.
 315 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 316 ///
 317 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
 318 /// normal form, in that they take an entire vector (instead of a scalar) and
 319 /// leave the top elements undefined.  This adds another two variants of the
 320 /// above permutations, giving us 8 forms for 'instruction'.
 321 ///
 322 let isTwoAddress = 1 in {
 323 multiclass scalar_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 324                                     SDNode OpNode, Intrinsic F32Int,
 325                                     Intrinsic F64Int, bit Commutable = 0> {
 326   // Scalar operation, reg+reg.
 327   def SSrr : SSI<opc, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 328                !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 329                [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 330     let isCommutable = Commutable;
 331   }
 332   def SDrr : SDI<opc, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 333                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 334                [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
 335     let isCommutable = Commutable;
 336   }
 337   // Scalar operation, reg+mem.
 338   def SSrm : SSI<opc, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 339                  !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 340                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 341   def SDrm : SDI<opc, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
 342                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 343                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
 344
 345   // Vector intrinsic operation, reg+reg.
 346   def SSrr_Int : SSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 347                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 348                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 349     let isCommutable = Commutable;
 350   }
 351   def SDrr_Int : SDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 352                !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 353                [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
 354     let isCommutable = Commutable;
 355   }
 356   // Vector intrinsic operation, reg+mem.
 357   def SSrm_Int : SSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, ssmem:$src2),
 358                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2"),
 359                      [(set VR128:$dst, (F32Int VR128:$src1,
 360                                                sse_load_f32:$src2))]>;
 361   def SDrm_Int : SDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, sdmem:$src2),
 362                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2"),
 363                      [(set VR128:$dst, (F64Int VR128:$src1,
 364                                                sse_load_f64:$src2))]>;
 365 }
 366 }
 367
 368 // Arithmetic instructions
 369
 370 defm ADD : scalar_sse12_fp_binop_rm<0x58, "add", fadd,
 371                                     int_x86_sse_add_ss, int_x86_sse2_add_sd, 1>;
 372 defm MUL : scalar_sse12_fp_binop_rm<0x59, "mul", fmul,
 373                                     int_x86_sse_mul_ss, int_x86_sse2_mul_sd, 1>;
 374 defm SUB : scalar_sse12_fp_binop_rm<0x5C, "sub", fsub,
 375                                     int_x86_sse_sub_ss, int_x86_sse2_sub_sd>;
 376 defm DIV : scalar_sse12_fp_binop_rm<0x5E, "div", fdiv,
 377                                     int_x86_sse_div_ss, int_x86_sse2_div_sd>;
 378
 379
 380 def SQRTSSr : SSI<0x51, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 381                 "sqrtss {$src, $dst|$dst, $src}",
 382                 [(set FR32:$dst, (fsqrt FR32:$src))]>;
 383 def SQRTSSm : SSI<0x51, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 384                  "sqrtss {$src, $dst|$dst, $src}",
 385                  [(set FR32:$dst, (fsqrt (loadf32 addr:$src)))]>;
 386 def SQRTSDr : SDI<0x51, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 387                  "sqrtsd {$src, $dst|$dst, $src}",
 388                  [(set FR64:$dst, (fsqrt FR64:$src))]>;
 389 def SQRTSDm : SDI<0x51, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 390                  "sqrtsd {$src, $dst|$dst, $src}",
 391                  [(set FR64:$dst, (fsqrt (loadf64 addr:$src)))]>;
 392
 393 class SS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 394   : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 395         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 396         [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
 397 class SS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 398   : SSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, ssmem:$src2),
 399         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 400         [(set VR128:$dst, (v4f32 (IntId VR128:$src1, sse_load_f32:$src2)))]>;
 401 class SD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 402   : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 403         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 404         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
 405 class SD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 406   : SDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, sdmem:$src2),
 407         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 408         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, sse_load_f64:$src2)))]>;
 409
 410
 411 // Aliases to match intrinsics which expect XMM operand(s).
 412
 413 defm SQRTSS_Int  : SS_IntUnary<0x51, "sqrtss" , int_x86_sse_sqrt_ss>;
 414 defm SQRTSD_Int  : SD_IntUnary<0x51, "sqrtsd" , int_x86_sse2_sqrt_sd>;
 415 defm RSQRTSS_Int : SS_IntUnary<0x52, "rsqrtss", int_x86_sse_rsqrt_ss>;
 416 defm RCPSS_Int   : SS_IntUnary<0x53, "rcpss"  , int_x86_sse_rcp_ss>;
 417
 418 let isTwoAddress = 1 in {
 419 let isCommutable = 1 in {
 420 def Int_MAXSSrr : SS_Intrr<0x5F, "maxss", int_x86_sse_max_ss>;
 421 def Int_MAXSDrr : SD_Intrr<0x5F, "maxsd", int_x86_sse2_max_sd>;
 422 def Int_MINSSrr : SS_Intrr<0x5D, "minss", int_x86_sse_min_ss>;
 423 def Int_MINSDrr : SD_Intrr<0x5D, "minsd", int_x86_sse2_min_sd>;
 424 }
 425 def Int_MAXSSrm : SS_Intrm<0x5F, "maxss", int_x86_sse_max_ss>;
 426 def Int_MAXSDrm : SD_Intrm<0x5F, "maxsd", int_x86_sse2_max_sd>;
 427 def Int_MINSSrm : SS_Intrm<0x5D, "minss", int_x86_sse_min_ss>;
 428 def Int_MINSDrm : SD_Intrm<0x5D, "minsd", int_x86_sse2_min_sd>;
 429 }
 430
 431 // Conversion instructions
 432 def CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, FR32:$src),
 433                     "cvttss2si {$src, $dst|$dst, $src}",
 434                     [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 435 def CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 436                     "cvttss2si {$src, $dst|$dst, $src}",
 437                     [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 438 def CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, FR64:$src),
 439                     "cvttsd2si {$src, $dst|$dst, $src}",
 440                     [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
 441 def CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f64mem:$src),
 442                     "cvttsd2si {$src, $dst|$dst, $src}",
 443                     [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
 444 def CVTSD2SSrr: SDI<0x5A, MRMSrcReg, (ops FR32:$dst, FR64:$src),
 445                    "cvtsd2ss {$src, $dst|$dst, $src}",
 446                    [(set FR32:$dst, (fround FR64:$src))]>;
 447 def CVTSD2SSrm: SDI<0x5A, MRMSrcMem, (ops FR32:$dst, f64mem:$src),
 448                    "cvtsd2ss {$src, $dst|$dst, $src}",
 449                    [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
 450 def CVTSI2SSrr: SSI<0x2A, MRMSrcReg, (ops FR32:$dst, GR32:$src),
 451                   "cvtsi2ss {$src, $dst|$dst, $src}",
 452                   [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 453 def CVTSI2SSrm: SSI<0x2A, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
 454                    "cvtsi2ss {$src, $dst|$dst, $src}",
 455                    [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 456 def CVTSI2SDrr: SDI<0x2A, MRMSrcReg, (ops FR64:$dst, GR32:$src),
 457                    "cvtsi2sd {$src, $dst|$dst, $src}",
 458                    [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
 459 def CVTSI2SDrm: SDI<0x2A, MRMSrcMem, (ops FR64:$dst, i32mem:$src),
 460                    "cvtsi2sd {$src, $dst|$dst, $src}",
 461                    [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 462
 463 // SSE2 instructions with XS prefix
 464 def CVTSS2SDrr: I<0x5A, MRMSrcReg, (ops FR64:$dst, FR32:$src),
 465                  "cvtss2sd {$src, $dst|$dst, $src}",
 466                  [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 467                 Requires<[HasSSE2]>;
 468 def CVTSS2SDrm: I<0x5A, MRMSrcMem, (ops FR64:$dst, f32mem:$src),
 469                  "cvtss2sd {$src, $dst|$dst, $src}",
 470                  [(set FR64:$dst, (extload addr:$src, f32))]>, XS,
 471                 Requires<[HasSSE2]>;
 472
 473 // Match intrinsics which expect XMM operand(s).
 474 def Int_CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 475                         "cvtss2si {$src, $dst|$dst, $src}",
 476                         [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 477 def Int_CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 478                         "cvtss2si {$src, $dst|$dst, $src}",
 479                         [(set GR32:$dst, (int_x86_sse_cvtss2si
 480                                           (load addr:$src)))]>;
 481 def Int_CVTSD2SIrr: SDI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 482                         "cvtsd2si {$src, $dst|$dst, $src}",
 483                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
 484 def Int_CVTSD2SIrm: SDI<0x2D, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 485                         "cvtsd2si {$src, $dst|$dst, $src}",
 486                         [(set GR32:$dst, (int_x86_sse2_cvtsd2si
 487                                           (load addr:$src)))]>;
 488
 489 // Aliases for intrinsics
 490 def Int_CVTTSS2SIrr: SSI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 491                     "cvttss2si {$src, $dst|$dst, $src}",
 492                     [(set GR32:$dst, (int_x86_sse_cvttss2si VR128:$src))]>;
 493 def Int_CVTTSS2SIrm: SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 494                     "cvttss2si {$src, $dst|$dst, $src}",
 495                     [(set GR32:$dst, (int_x86_sse_cvttss2si(load addr:$src)))]>;
 496 def Int_CVTTSD2SIrr: SDI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 497                          "cvttsd2si {$src, $dst|$dst, $src}",
 498                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si VR128:$src))]>;
 499 def Int_CVTTSD2SIrm: SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 500                          "cvttsd2si {$src, $dst|$dst, $src}",
 501                          [(set GR32:$dst, (int_x86_sse2_cvttsd2si
 502                                           (load addr:$src)))]>;
 503
 504 let isTwoAddress = 1 in {
 505 def Int_CVTSI2SSrr: SSI<0x2A, MRMSrcReg,
 506                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 507                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 508                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 509                                            GR32:$src2))]>;
 510 def Int_CVTSI2SSrm: SSI<0x2A, MRMSrcMem,
 511                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 512                         "cvtsi2ss {$src2, $dst|$dst, $src2}",
 513                         [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 514                                            (loadi32 addr:$src2)))]>;
 515 }
 516
 517 // Comparison instructions
 518 let isTwoAddress = 1 in {
 519 def CMPSSrr : SSI<0xC2, MRMSrcReg,
 520                 (ops FR32:$dst, FR32:$src1, FR32:$src, SSECC:$cc),
 521                 "cmp${cc}ss {$src, $dst|$dst, $src}",
 522                  []>;
 523 def CMPSSrm : SSI<0xC2, MRMSrcMem,
 524                 (ops FR32:$dst, FR32:$src1, f32mem:$src, SSECC:$cc),
 525                 "cmp${cc}ss {$src, $dst|$dst, $src}", []>;
 526 def CMPSDrr : SDI<0xC2, MRMSrcReg,
 527                 (ops FR64:$dst, FR64:$src1, FR64:$src, SSECC:$cc),
 528                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 529 def CMPSDrm : SDI<0xC2, MRMSrcMem,
 530                 (ops FR64:$dst, FR64:$src1, f64mem:$src, SSECC:$cc),
 531                 "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 532 }
 533
 534 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops FR32:$src1, FR32:$src2),
 535                  "ucomiss {$src2, $src1|$src1, $src2}",
 536                  [(X86cmp FR32:$src1, FR32:$src2)]>;
 537 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops FR32:$src1, f32mem:$src2),
 538                  "ucomiss {$src2, $src1|$src1, $src2}",
 539                  [(X86cmp FR32:$src1, (loadf32 addr:$src2))]>;
 540 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops FR64:$src1, FR64:$src2),
 541                  "ucomisd {$src2, $src1|$src1, $src2}",
 542                  [(X86cmp FR64:$src1, FR64:$src2)]>;
 543 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops FR64:$src1, f64mem:$src2),
 544                  "ucomisd {$src2, $src1|$src1, $src2}",
 545                  [(X86cmp FR64:$src1, (loadf64 addr:$src2))]>;
 546
 547 // Aliases to match intrinsics which expect XMM operand(s).
 548 let isTwoAddress = 1 in {
 549 def Int_CMPSSrr : SSI<0xC2, MRMSrcReg,
 550                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 551                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 552                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 553                                          VR128:$src, imm:$cc))]>;
 554 def Int_CMPSSrm : SSI<0xC2, MRMSrcMem,
 555                       (ops VR128:$dst, VR128:$src1, f32mem:$src, SSECC:$cc),
 556                       "cmp${cc}ss {$src, $dst|$dst, $src}",
 557                       [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 558                                          (load addr:$src), imm:$cc))]>;
 559 def Int_CMPSDrr : SDI<0xC2, MRMSrcReg,
 560                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 561                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 562 def Int_CMPSDrm : SDI<0xC2, MRMSrcMem,
 563                       (ops VR128:$dst, VR128:$src1, f64mem:$src, SSECC:$cc),
 564                       "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 565 }
 566
 567 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 568                        "ucomiss {$src2, $src1|$src1, $src2}",
 569                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2)]>;
 570 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 571                        "ucomiss {$src2, $src1|$src1, $src2}",
 572                       [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2))]>;
 573 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 574                        "ucomisd {$src2, $src1|$src1, $src2}",
 575                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 576 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 577                        "ucomisd {$src2, $src1|$src1, $src2}",
 578                       [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2))]>;
 579
 580 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 581                       "comiss {$src2, $src1|$src1, $src2}",
 582                       [(X86comi (v4f32 VR128:$src1), VR128:$src2)]>;
 583 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 584                       "comiss {$src2, $src1|$src1, $src2}",
 585                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2))]>;
 586 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 587                       "comisd {$src2, $src1|$src1, $src2}",
 588                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 589 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 590                       "comisd {$src2, $src1|$src1, $src2}",
 591                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2))]>;
 592
 593 // Aliases of packed instructions for scalar use. These all have names that
 594 // start with 'Fs'.
 595
 596 // Alias instructions that map fld0 to pxor for sse.
 597 def FsFLD0SS : I<0xEF, MRMInitReg, (ops FR32:$dst),
 598                  "pxor $dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 599                Requires<[HasSSE1]>, TB, OpSize;
 600 def FsFLD0SD : I<0xEF, MRMInitReg, (ops FR64:$dst),
 601                  "pxor $dst, $dst", [(set FR64:$dst, fp64imm0)]>,
 602                Requires<[HasSSE2]>, TB, OpSize;
 603
 604 // Alias instructions to do FR32 / FR64 reg-to-reg copy using movaps / movapd.
 605 // Upper bits are disregarded.
 606 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 607                    "movaps {$src, $dst|$dst, $src}", []>;
 608 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 609                    "movapd {$src, $dst|$dst, $src}", []>;
 610
 611 // Alias instructions to load FR32 / FR64 from f128mem using movaps / movapd.
 612 // Upper bits are disregarded.
 613 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (ops FR32:$dst, f128mem:$src),
 614                    "movaps {$src, $dst|$dst, $src}",
 615                    [(set FR32:$dst, (X86loadpf32 addr:$src))]>;
 616 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (ops FR64:$dst, f128mem:$src),
 617                   "movapd {$src, $dst|$dst, $src}",
 618                   [(set FR64:$dst, (X86loadpf64 addr:$src))]>;
 619
 620 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 621 let isTwoAddress = 1 in {
 622 let isCommutable = 1 in {
 623 def FsANDPSrr : PSI<0x54, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 624                   "andps {$src2, $dst|$dst, $src2}",
 625                   [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 626 def FsANDPDrr : PDI<0x54, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 627                   "andpd {$src2, $dst|$dst, $src2}",
 628                   [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
 629 def FsORPSrr  : PSI<0x56, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 630                   "orps {$src2, $dst|$dst, $src2}", []>;
 631 def FsORPDrr  : PDI<0x56, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 632                   "orpd {$src2, $dst|$dst, $src2}", []>;
 633 def FsXORPSrr : PSI<0x57, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 634                   "xorps {$src2, $dst|$dst, $src2}",
 635                   [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 636 def FsXORPDrr : PDI<0x57, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 637                   "xorpd {$src2, $dst|$dst, $src2}",
 638                   [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
 639 }
 640 def FsANDPSrm : PSI<0x54, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 641                   "andps {$src2, $dst|$dst, $src2}",
 642                   [(set FR32:$dst, (X86fand FR32:$src1,
 643                                     (X86loadpf32 addr:$src2)))]>;
 644 def FsANDPDrm : PDI<0x54, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 645                   "andpd {$src2, $dst|$dst, $src2}",
 646                   [(set FR64:$dst, (X86fand FR64:$src1,
 647                                     (X86loadpf64 addr:$src2)))]>;
 648 def FsORPSrm  : PSI<0x56, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 649                   "orps {$src2, $dst|$dst, $src2}", []>;
 650 def FsORPDrm  : PDI<0x56, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 651                   "orpd {$src2, $dst|$dst, $src2}", []>;
 652 def FsXORPSrm : PSI<0x57, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 653                   "xorps {$src2, $dst|$dst, $src2}",
 654                   [(set FR32:$dst, (X86fxor FR32:$src1,
 655                                     (X86loadpf32 addr:$src2)))]>;
 656 def FsXORPDrm : PDI<0x57, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 657                   "xorpd {$src2, $dst|$dst, $src2}",
 658                   [(set FR64:$dst, (X86fxor FR64:$src1,
 659                                     (X86loadpf64 addr:$src2)))]>;
 660
 661 def FsANDNPSrr : PSI<0x55, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 662                    "andnps {$src2, $dst|$dst, $src2}", []>;
 663 def FsANDNPSrm : PSI<0x55, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 664                    "andnps {$src2, $dst|$dst, $src2}", []>;
 665 def FsANDNPDrr : PDI<0x55, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 666                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 667 def FsANDNPDrm : PDI<0x55, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 668                    "andnpd {$src2, $dst|$dst, $src2}", []>;
 669 }
 670
 671 //===----------------------------------------------------------------------===//
 672 // SSE packed FP Instructions
 673 //===----------------------------------------------------------------------===//
 674
 675 // Some 'special' instructions
 676 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (ops VR128:$dst),
 677                            "#IMPLICIT_DEF $dst",
 678                            [(set VR128:$dst, (v4f32 (undef)))]>,
 679                          Requires<[HasSSE1]>;
 680
 681 // Move Instructions
 682 def MOVAPSrr : PSI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 683                    "movaps {$src, $dst|$dst, $src}", []>;
 684 def MOVAPSrm : PSI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 685                    "movaps {$src, $dst|$dst, $src}",
 686                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 687 def MOVAPDrr : PDI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 688                    "movapd {$src, $dst|$dst, $src}", []>;
 689 def MOVAPDrm : PDI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 690                    "movapd {$src, $dst|$dst, $src}",
 691                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
 692
 693 def MOVAPSmr : PSI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 694                    "movaps {$src, $dst|$dst, $src}",
 695                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 696 def MOVAPDmr : PDI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 697                    "movapd {$src, $dst|$dst, $src}",
 698                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 699
 700 def MOVUPSrr : PSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 701                    "movups {$src, $dst|$dst, $src}", []>;
 702 def MOVUPSrm : PSI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 703                    "movups {$src, $dst|$dst, $src}",
 704                    [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 705 def MOVUPSmr : PSI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 706                    "movups {$src, $dst|$dst, $src}",
 707                    [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 708 def MOVUPDrr : PDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 709                    "movupd {$src, $dst|$dst, $src}", []>;
 710 def MOVUPDrm : PDI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 711                    "movupd {$src, $dst|$dst, $src}",
 712                    [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 713 def MOVUPDmr : PDI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 714                    "movupd {$src, $dst|$dst, $src}",
 715                    [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 716
 717 let isTwoAddress = 1 in {
 718 let AddedComplexity = 20 in {
 719 def MOVLPSrm : PSI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 720                    "movlps {$src2, $dst|$dst, $src2}",
 721                    [(set VR128:$dst,
 722                      (v4f32 (vector_shuffle VR128:$src1,
 723                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 724                              MOVLP_shuffle_mask)))]>;
 725 def MOVLPDrm : PDI<0x12, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 726                    "movlpd {$src2, $dst|$dst, $src2}",
 727                    [(set VR128:$dst,
 728                      (v2f64 (vector_shuffle VR128:$src1,
 729                              (scalar_to_vector (loadf64 addr:$src2)),
 730                              MOVLP_shuffle_mask)))]>;
 731 def MOVHPSrm : PSI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 732                    "movhps {$src2, $dst|$dst, $src2}",
 733                    [(set VR128:$dst,
 734                      (v4f32 (vector_shuffle VR128:$src1,
 735                      (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 736                              MOVHP_shuffle_mask)))]>;
 737 def MOVHPDrm : PDI<0x16, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 738                    "movhpd {$src2, $dst|$dst, $src2}",
 739                    [(set VR128:$dst,
 740                      (v2f64 (vector_shuffle VR128:$src1,
 741                              (scalar_to_vector (loadf64 addr:$src2)),
 742                              MOVHP_shuffle_mask)))]>;
 743 } // AddedComplexity
 744 }
 745
 746 def MOVLPSmr : PSI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 747                    "movlps {$src, $dst|$dst, $src}",
 748                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 749                                  (iPTR 0))), addr:$dst)]>;
 750 def MOVLPDmr : PDI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 751                    "movlpd {$src, $dst|$dst, $src}",
 752                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 753                                  (iPTR 0))), addr:$dst)]>;
 754
 755 // v2f64 extract element 1 is always custom lowered to unpack high to low
 756 // and extract element 0 so the non-store version isn't too horrible.
 757 def MOVHPSmr : PSI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 758                    "movhps {$src, $dst|$dst, $src}",
 759                    [(store (f64 (vector_extract
 760                                  (v2f64 (vector_shuffle
 761                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 762                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 763                      addr:$dst)]>;
 764 def MOVHPDmr : PDI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 765                    "movhpd {$src, $dst|$dst, $src}",
 766                    [(store (f64 (vector_extract
 767                                  (v2f64 (vector_shuffle VR128:$src, (undef),
 768                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 769                      addr:$dst)]>;
 770
 771 let isTwoAddress = 1 in {
 772 let AddedComplexity = 20 in {
 773 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 774                     "movlhps {$src2, $dst|$dst, $src2}",
 775                     [(set VR128:$dst,
 776                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 777                               MOVHP_shuffle_mask)))]>;
 778
 779 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 780                     "movhlps {$src2, $dst|$dst, $src2}",
 781                     [(set VR128:$dst,
 782                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 783                               MOVHLPS_shuffle_mask)))]>;
 784 } // AddedComplexity
 785 }
 786
 787 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 788                       "movshdup {$src, $dst|$dst, $src}",
 789                       [(set VR128:$dst, (v4f32 (vector_shuffle
 790                                                 VR128:$src, (undef),
 791                                                 MOVSHDUP_shuffle_mask)))]>;
 792 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 793                       "movshdup {$src, $dst|$dst, $src}",
 794                       [(set VR128:$dst, (v4f32 (vector_shuffle
 795                                                 (loadv4f32 addr:$src), (undef),
 796                                                 MOVSHDUP_shuffle_mask)))]>;
 797
 798 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 799                       "movsldup {$src, $dst|$dst, $src}",
 800                       [(set VR128:$dst, (v4f32 (vector_shuffle
 801                                                 VR128:$src, (undef),
 802                                                 MOVSLDUP_shuffle_mask)))]>;
 803 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 804                       "movsldup {$src, $dst|$dst, $src}",
 805                       [(set VR128:$dst, (v4f32 (vector_shuffle
 806                                                 (loadv4f32 addr:$src), (undef),
 807                                                 MOVSLDUP_shuffle_mask)))]>;
 808
 809 def MOVDDUPrr : S3DI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 810                       "movddup {$src, $dst|$dst, $src}",
 811                   [(set VR128:$dst, (v2f64 (vector_shuffle
 812                                             VR128:$src, (undef),
 813                                             SSE_splat_v2_mask)))]>;
 814 def MOVDDUPrm : S3DI<0x12, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
 815                   "movddup {$src, $dst|$dst, $src}",
 816                   [(set VR128:$dst, (v2f64 (vector_shuffle
 817                                          (scalar_to_vector (loadf64 addr:$src)),
 818                                              (undef),
 819                                             SSE_splat_v2_mask)))]>;
 820
 821 // SSE2 instructions without OpSize prefix
 822 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 823                        "cvtdq2ps {$src, $dst|$dst, $src}",
 824                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 825                      TB, Requires<[HasSSE2]>;
 826 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
 827                        "cvtdq2ps {$src, $dst|$dst, $src}",
 828                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 829                                          (bitconvert (loadv2i64 addr:$src))))]>,
 830                      TB, Requires<[HasSSE2]>;
 831
 832 // SSE2 instructions with XS prefix
 833 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 834                        "cvtdq2pd {$src, $dst|$dst, $src}",
 835                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 836                      XS, Requires<[HasSSE2]>;
 837 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
 838                        "cvtdq2pd {$src, $dst|$dst, $src}",
 839                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 840                                           (bitconvert (loadv2i64 addr:$src))))]>,
 841                      XS, Requires<[HasSSE2]>;
 842
 843 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 844                          "cvtps2dq {$src, $dst|$dst, $src}",
 845                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 846 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 847                          "cvtps2dq {$src, $dst|$dst, $src}",
 848                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 849                                             (load addr:$src)))]>;
 850 // SSE2 packed instructions with XS prefix
 851 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 852                         "cvttps2dq {$src, $dst|$dst, $src}",
 853                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
 854                       XS, Requires<[HasSSE2]>;
 855 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 856                         "cvttps2dq {$src, $dst|$dst, $src}",
 857                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 858                                            (load addr:$src)))]>,
 859                       XS, Requires<[HasSSE2]>;
 860
 861 // SSE2 packed instructions with XD prefix
 862 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 863                        "cvtpd2dq {$src, $dst|$dst, $src}",
 864                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 865                      XD, Requires<[HasSSE2]>;
 866 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 867                        "cvtpd2dq {$src, $dst|$dst, $src}",
 868                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 869                                           (load addr:$src)))]>,
 870                      XD, Requires<[HasSSE2]>;
 871 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 872                           "cvttpd2dq {$src, $dst|$dst, $src}",
 873                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 874 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 875                           "cvttpd2dq {$src, $dst|$dst, $src}",
 876                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 877                                              (load addr:$src)))]>;
 878
 879 // SSE2 instructions without OpSize prefix
 880 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 881                        "cvtps2pd {$src, $dst|$dst, $src}",
 882                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 883                      TB, Requires<[HasSSE2]>;
 884 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (ops VR128:$dst, f64mem:$src),
 885                        "cvtps2pd {$src, $dst|$dst, $src}",
 886                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 887                                           (load addr:$src)))]>,
 888                      TB, Requires<[HasSSE2]>;
 889
 890 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 891                          "cvtpd2ps {$src, $dst|$dst, $src}",
 892                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 893 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, f128mem:$src),
 894                          "cvtpd2ps {$src, $dst|$dst, $src}",
 895                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 896                                             (load addr:$src)))]>;
 897
 898 // Match intrinsics which expect XMM operand(s).
 899 // Aliases for intrinsics
 900 let isTwoAddress = 1 in {
 901 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
 902                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
 903                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 904                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 905                                            GR32:$src2))]>;
 906 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
 907                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 908                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
 909                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
 910                                            (loadi32 addr:$src2)))]>;
 911 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
 912                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
 913                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 914                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 915                                       VR128:$src2))]>;
 916 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
 917                         (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 918                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
 919                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 920                                       (load addr:$src2)))]>;
 921 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 922                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 923                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 924                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 925                                        VR128:$src2))]>, XS,
 926                     Requires<[HasSSE2]>;
 927 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 928                       (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 929                     "cvtss2sd {$src2, $dst|$dst, $src2}",
 930                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 931                                        (load addr:$src2)))]>, XS,
 932                     Requires<[HasSSE2]>;
 933 }
 934
 935 /// packed_sse12_fp_binop_rm - Packed SSE binops come in four basic forms:
 936 ///  1. v4f32 vs v2f64 - These come in SSE1/SSE2 forms for float/doubles.
 937 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 938 ///
 939 let isTwoAddress = 1 in {
 940 multiclass packed_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 941                                     SDNode OpNode, bit Commutable = 0> {
 942   // Packed operation, reg+reg.
 943   def PSrr : PSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 944                !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2"),
 945                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 946     let isCommutable = Commutable;
 947   }
 948   def PDrr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 949                !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2"),
 950                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
 951     let isCommutable = Commutable;
 952   }
 953   // Packed operation, reg+mem.
 954   def PSrm : PSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 955                  !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2"),
 956                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv4f32 addr:$src2)))]>;
 957   def PDrm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 958                  !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2"),
 959                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv2f64 addr:$src2)))]>;
 960 }
 961 }
 962
 963 defm ADD : packed_sse12_fp_binop_rm<0x58, "add", fadd, 1>;
 964 defm MUL : packed_sse12_fp_binop_rm<0x59, "mul", fmul, 1>;
 965 defm DIV : packed_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 966 defm SUB : packed_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 967
 968 // Arithmetic
 969 let isTwoAddress = 1 in {
 970 def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
 971                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 972                       "addsubps {$src2, $dst|$dst, $src2}",
 973                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 974                                          VR128:$src2))]>;
 975 def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
 976                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 977                       "addsubps {$src2, $dst|$dst, $src2}",
 978                       [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
 979                                          (load addr:$src2)))]>;
 980 def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
 981                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 982                       "addsubpd {$src2, $dst|$dst, $src2}",
 983                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 984                                          VR128:$src2))]>;
 985 def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
 986                       (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 987                       "addsubpd {$src2, $dst|$dst, $src2}",
 988                       [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
 989                                          (load addr:$src2)))]>;
 990 }
 991
 992 def SQRTPSr  : PS_Intr<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 993 def SQRTPSm  : PS_Intm<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 994 def SQRTPDr  : PD_Intr<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
 995 def SQRTPDm  : PD_Intm<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
 996
 997 def RSQRTPSr : PS_Intr<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 998 def RSQRTPSm : PS_Intm<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 999 def RCPPSr   : PS_Intr<0x53, "rcpps", int_x86_sse_rcp_ps>;
1000 def RCPPSm   : PS_Intm<0x53, "rcpps", int_x86_sse_rcp_ps>;
1001
1002 let isTwoAddress = 1 in {
1003 let isCommutable = 1 in {
1004 def MAXPSrr  : PS_Intrr<0x5F, "maxps", int_x86_sse_max_ps>;
1005 def MAXPDrr  : PD_Intrr<0x5F, "maxpd", int_x86_sse2_max_pd>;
1006 def MINPSrr  : PS_Intrr<0x5D, "minps", int_x86_sse_min_ps>;
1007 def MINPDrr  : PD_Intrr<0x5D, "minpd", int_x86_sse2_min_pd>;
1008 }
1009 def MAXPSrm  : PS_Intrm<0x5F, "maxps", int_x86_sse_max_ps>;
1010 def MAXPDrm  : PD_Intrm<0x5F, "maxpd", int_x86_sse2_max_pd>;
1011 def MINPSrm  : PS_Intrm<0x5D, "minps", int_x86_sse_min_ps>;
1012 def MINPDrm  : PD_Intrm<0x5D, "minpd", int_x86_sse2_min_pd>;
1013 }
1014
1015 // Logical
1016 let isTwoAddress = 1 in {
1017 let isCommutable = 1 in {
1018 def ANDPSrr : PSI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1019                   "andps {$src2, $dst|$dst, $src2}",
1020                   [(set VR128:$dst, (v2i64 (and VR128:$src1, VR128:$src2)))]>;
1021 def ANDPDrr : PDI<0x54, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1022                 "andpd {$src2, $dst|$dst, $src2}",
1023                   [(set VR128:$dst,
1024                     (and (bc_v2i64 (v2f64 VR128:$src1)),
1025                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1026 def ORPSrr  : PSI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1027                   "orps {$src2, $dst|$dst, $src2}",
1028                   [(set VR128:$dst, (v2i64 (or VR128:$src1, VR128:$src2)))]>;
1029 def ORPDrr  : PDI<0x56, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1030                   "orpd {$src2, $dst|$dst, $src2}",
1031                   [(set VR128:$dst,
1032                     (or (bc_v2i64 (v2f64 VR128:$src1)),
1033                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1034 def XORPSrr : PSI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1035                   "xorps {$src2, $dst|$dst, $src2}",
1036                   [(set VR128:$dst, (v2i64 (xor VR128:$src1, VR128:$src2)))]>;
1037 def XORPDrr : PDI<0x57, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1038                   "xorpd {$src2, $dst|$dst, $src2}",
1039                   [(set VR128:$dst,
1040                     (xor (bc_v2i64 (v2f64 VR128:$src1)),
1041                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1042 }
1043 def ANDPSrm : PSI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1044                   "andps {$src2, $dst|$dst, $src2}",
1045                   [(set VR128:$dst, (and VR128:$src1,
1046                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1047 def ANDPDrm : PDI<0x54, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1048                   "andpd {$src2, $dst|$dst, $src2}",
1049                 [(set VR128:$dst,
1050                   (and (bc_v2i64 (v2f64 VR128:$src1)),
1051                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1052 def ORPSrm  : PSI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1053                   "orps {$src2, $dst|$dst, $src2}",
1054                   [(set VR128:$dst, (or VR128:$src1,
1055                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1056 def ORPDrm  : PDI<0x56, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1057                 "orpd {$src2, $dst|$dst, $src2}",
1058                  [(set VR128:$dst,
1059                    (or (bc_v2i64 (v2f64 VR128:$src1)),
1060                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1061 def XORPSrm : PSI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1062                   "xorps {$src2, $dst|$dst, $src2}",
1063                   [(set VR128:$dst, (xor VR128:$src1,
1064                                           (bc_v2i64 (loadv4f32 addr:$src2))))]>;
1065 def XORPDrm : PDI<0x57, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1066                   "xorpd {$src2, $dst|$dst, $src2}",
1067                 [(set VR128:$dst,
1068                   (xor (bc_v2i64 (v2f64 VR128:$src1)),
1069                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1070 def ANDNPSrr : PSI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1071                   "andnps {$src2, $dst|$dst, $src2}",
1072                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1073                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1074                                             VR128:$src2)))]>;
1075 def ANDNPSrm : PSI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1076                   "andnps {$src2, $dst|$dst, $src2}",
1077                   [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1078                                                 (bc_v2i64 (v4i32 immAllOnesV))),
1079                                          (bc_v2i64 (loadv4f32 addr:$src2)))))]>;
1080 def ANDNPDrr : PDI<0x55, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1081                   "andnpd {$src2, $dst|$dst, $src2}",
1082                 [(set VR128:$dst,
1083                   (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1084                        (bc_v2i64 (v2f64 VR128:$src2))))]>;
1085 def ANDNPDrm : PDI<0x55, MRMSrcMem, (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1086                   "andnpd {$src2, $dst|$dst, $src2}",
1087                   [(set VR128:$dst,
1088                     (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1089                          (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1090 }
1091
1092 let isTwoAddress = 1 in {
1093 def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1094                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1095                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1096                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1097                                        VR128:$src, imm:$cc))]>;
1098 def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1099                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1100                     "cmp${cc}ps {$src, $dst|$dst, $src}",
1101                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1102                                        (load addr:$src), imm:$cc))]>;
1103 def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1104                     (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1105                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1106                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1107                                        VR128:$src, imm:$cc))]>;
1108 def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1109                     (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1110                     "cmp${cc}pd {$src, $dst|$dst, $src}",
1111                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1112                                        (load addr:$src), imm:$cc))]>;
1113 }
1114
1115 // Shuffle and unpack instructions
1116 let isTwoAddress = 1 in {
1117 let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1118 def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1119                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i32i8imm:$src3),
1120                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1121                      [(set VR128:$dst, (v4f32 (vector_shuffle
1122                                                VR128:$src1, VR128:$src2,
1123                                                SHUFP_shuffle_mask:$src3)))]>;
1124 def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1125                    (ops VR128:$dst, VR128:$src1, f128mem:$src2, i32i8imm:$src3),
1126                      "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
1127                      [(set VR128:$dst, (v4f32 (vector_shuffle
1128                                                VR128:$src1, (load addr:$src2),
1129                                                SHUFP_shuffle_mask:$src3)))]>;
1130 def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1131                      (ops VR128:$dst, VR128:$src1, VR128:$src2, i8imm:$src3),
1132                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1133                      [(set VR128:$dst, (v2f64 (vector_shuffle
1134                                                VR128:$src1, VR128:$src2,
1135                                                SHUFP_shuffle_mask:$src3)))]>;
1136 def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1137                      (ops VR128:$dst, VR128:$src1, f128mem:$src2, i8imm:$src3),
1138                      "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1139                      [(set VR128:$dst, (v2f64 (vector_shuffle
1140                                                VR128:$src1, (load addr:$src2),
1141                                                SHUFP_shuffle_mask:$src3)))]>;
1142
1143 let AddedComplexity = 10 in {
1144 def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1145                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1146                     "unpckhps {$src2, $dst|$dst, $src2}",
1147                     [(set VR128:$dst, (v4f32 (vector_shuffle
1148                                               VR128:$src1, VR128:$src2,
1149                                               UNPCKH_shuffle_mask)))]>;
1150 def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1151                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1152                     "unpckhps {$src2, $dst|$dst, $src2}",
1153                     [(set VR128:$dst, (v4f32 (vector_shuffle
1154                                               VR128:$src1, (load addr:$src2),
1155                                               UNPCKH_shuffle_mask)))]>;
1156 def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1157                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1158                     "unpckhpd {$src2, $dst|$dst, $src2}",
1159                     [(set VR128:$dst, (v2f64 (vector_shuffle
1160                                               VR128:$src1, VR128:$src2,
1161                                               UNPCKH_shuffle_mask)))]>;
1162 def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1163                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1164                     "unpckhpd {$src2, $dst|$dst, $src2}",
1165                     [(set VR128:$dst, (v2f64 (vector_shuffle
1166                                               VR128:$src1, (load addr:$src2),
1167                                               UNPCKH_shuffle_mask)))]>;
1168
1169 def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1170                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1171                     "unpcklps {$src2, $dst|$dst, $src2}",
1172                     [(set VR128:$dst, (v4f32 (vector_shuffle
1173                                               VR128:$src1, VR128:$src2,
1174                                               UNPCKL_shuffle_mask)))]>;
1175 def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1176                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1177                     "unpcklps {$src2, $dst|$dst, $src2}",
1178                     [(set VR128:$dst, (v4f32 (vector_shuffle
1179                                               VR128:$src1, (load addr:$src2),
1180                                               UNPCKL_shuffle_mask)))]>;
1181 def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1182                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1183                     "unpcklpd {$src2, $dst|$dst, $src2}",
1184                     [(set VR128:$dst, (v2f64 (vector_shuffle
1185                                               VR128:$src1, VR128:$src2,
1186                                               UNPCKL_shuffle_mask)))]>;
1187 def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1188                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1189                     "unpcklpd {$src2, $dst|$dst, $src2}",
1190                     [(set VR128:$dst, (v2f64 (vector_shuffle
1191                                               VR128:$src1, (load addr:$src2),
1192                                               UNPCKL_shuffle_mask)))]>;
1193 } // AddedComplexity
1194 }
1195
1196 // Horizontal ops
1197
1198 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1199   : S3DI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1200          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1201          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
1202 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1203   : S3DI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1204          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1205          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
1206 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1207   : S3I<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1208          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1209          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
1210 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1211   : S3I<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1212          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1213          [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
1214
1215 let isTwoAddress = 1 in {
1216 def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1217 def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
1218 def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1219 def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
1220 def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1221 def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
1222 def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1223 def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
1224 }
1225
1226 //===----------------------------------------------------------------------===//
1227 // SSE integer instructions
1228 //===----------------------------------------------------------------------===//
1229
1230 // Move Instructions
1231 def MOVDQArr : PDI<0x6F, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1232                    "movdqa {$src, $dst|$dst, $src}", []>;
1233 def MOVDQArm : PDI<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1234                    "movdqa {$src, $dst|$dst, $src}",
1235                    [(set VR128:$dst, (loadv2i64 addr:$src))]>;
1236 def MOVDQAmr : PDI<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1237                    "movdqa {$src, $dst|$dst, $src}",
1238                    [(store (v2i64 VR128:$src), addr:$dst)]>;
1239 def MOVDQUrm :   I<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1240                    "movdqu {$src, $dst|$dst, $src}",
1241                    [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1242                  XS, Requires<[HasSSE2]>;
1243 def MOVDQUmr :   I<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1244                    "movdqu {$src, $dst|$dst, $src}",
1245                    [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1246                  XS, Requires<[HasSSE2]>;
1247 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1248                    "lddqu {$src, $dst|$dst, $src}",
1249                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
1250
1251
1252 let isTwoAddress = 1 in {
1253 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1254                             bit Commutable = 0> {
1255   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1256                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1257                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1258     let isCommutable = Commutable;
1259   }
1260   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1261                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1262                [(set VR128:$dst, (IntId VR128:$src1,
1263                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1264 }
1265 }
1266
1267 let isTwoAddress = 1 in {
1268 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1269                              string OpcodeStr, Intrinsic IntId> {
1270   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1271                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1272                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1273   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1274                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1275                [(set VR128:$dst, (IntId VR128:$src1,
1276                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1277   def ri : PDIi8<opc2, ImmForm, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1278                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1279                [(set VR128:$dst, (IntId VR128:$src1,
1280                                         (scalar_to_vector (i32 imm:$src2))))]>;
1281 }
1282 }
1283
1284
1285 let isTwoAddress = 1 in {
1286 /// PDI_binop_rm - Simple SSE2 binary operator.
1287 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1288                         ValueType OpVT, bit Commutable = 0> {
1289   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1290                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1291                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1292     let isCommutable = Commutable;
1293   }
1294   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1295                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1296                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1297                                        (bitconvert (loadv2i64 addr:$src2)))))]>;
1298 }
1299
1300 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1301 ///
1302 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1303 /// to collapse (bitconvert VT to VT) into its operand.
1304 ///
1305 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1306                               bit Commutable = 0> {
1307   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1308                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1309                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1310     let isCommutable = Commutable;
1311   }
1312   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1313                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2"),
1314                [(set VR128:$dst, (OpNode VR128:$src1,(loadv2i64 addr:$src2)))]>;
1315 }
1316 }
1317
1318
1319 // 128-bit Integer Arithmetic
1320
1321 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1322 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1323 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1324 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1325
1326 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1327 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1328 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1329 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1330
1331 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1332 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1333 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1334 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1335
1336 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1337 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1338 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1339 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1340
1341 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1342
1343 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1344 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1345 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1346
1347 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1348
1349 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1350 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1351
1352
1353 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1354 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1355 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1356 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1357 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1358
1359
1360 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw", int_x86_sse2_psll_w>;
1361 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld", int_x86_sse2_psll_d>;
1362 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq", int_x86_sse2_psll_q>;
1363
1364 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw", int_x86_sse2_psrl_w>;
1365 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld", int_x86_sse2_psrl_d>;
1366 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq", int_x86_sse2_psrl_q>;
1367
1368 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw", int_x86_sse2_psra_w>;
1369 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad", int_x86_sse2_psra_d>;
1370 // PSRAQ doesn't exist in SSE[1-3].
1371
1372
1373 // 128-bit logical shifts.
1374 let isTwoAddress = 1 in {
1375 def PSLLDQri : PDIi8<0x73, MRM7r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1376                      "pslldq {$src2, $dst|$dst, $src2}", []>;
1377 def PSRLDQri : PDIi8<0x73, MRM3r, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1378                      "psrldq {$src2, $dst|$dst, $src2}", []>;
1379 // PSRADQri doesn't exist in SSE[1-3].
1380 }
1381
1382 let Predicates = [HasSSE2] in {
1383   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1384             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1385   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1386             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1387 }
1388
1389 // Logical
1390 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1391 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1392 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1393
1394 let isTwoAddress = 1 in {
1395 def PANDNrr : PDI<0xDF, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1396                   "pandn {$src2, $dst|$dst, $src2}",
1397                   [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1398                                             VR128:$src2)))]>;
1399
1400 def PANDNrm : PDI<0xDF, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1401                  "pandn {$src2, $dst|$dst, $src2}",
1402                  [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1403                                            (load addr:$src2))))]>;
1404 }
1405
1406 // SSE2 Integer comparison
1407 defm PCMPEQB : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1408 defm PCMPEQW : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1409 defm PCMPEQD : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1410 defm PCMPGTB : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1411 defm PCMPGTW : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1412 defm PCMPGTD : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1413
1414 // Pack instructions
1415 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1416 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1417 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1418
1419 // Shuffle and unpack instructions
1420 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1421                      (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1422                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1423                      [(set VR128:$dst, (v4i32 (vector_shuffle
1424                                                VR128:$src1, (undef),
1425                                                PSHUFD_shuffle_mask:$src2)))]>;
1426 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1427                      (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1428                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1429                      [(set VR128:$dst, (v4i32 (vector_shuffle
1430                                                (bc_v4i32(loadv2i64 addr:$src1)),
1431                                                (undef),
1432                                                PSHUFD_shuffle_mask:$src2)))]>;
1433
1434 // SSE2 with ImmT == Imm8 and XS prefix.
1435 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1436                     (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1437                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1438                     [(set VR128:$dst, (v8i16 (vector_shuffle
1439                                               VR128:$src1, (undef),
1440                                               PSHUFHW_shuffle_mask:$src2)))]>,
1441                 XS, Requires<[HasSSE2]>;
1442 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1443                     (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1444                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1445                     [(set VR128:$dst, (v8i16 (vector_shuffle
1446                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1447                                               (undef),
1448                                               PSHUFHW_shuffle_mask:$src2)))]>,
1449                 XS, Requires<[HasSSE2]>;
1450
1451 // SSE2 with ImmT == Imm8 and XD prefix.
1452 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1453                     (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1454                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1455                     [(set VR128:$dst, (v8i16 (vector_shuffle
1456                                               VR128:$src1, (undef),
1457                                               PSHUFLW_shuffle_mask:$src2)))]>,
1458                 XD, Requires<[HasSSE2]>;
1459 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1460                     (ops VR128:$dst, i128mem:$src1, i32i8imm:$src2),
1461                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1462                     [(set VR128:$dst, (v8i16 (vector_shuffle
1463                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1464                                               (undef),
1465                                               PSHUFLW_shuffle_mask:$src2)))]>,
1466                 XD, Requires<[HasSSE2]>;
1467
1468 let isTwoAddress = 1 in {
1469 def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1470                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1471                       "punpcklbw {$src2, $dst|$dst, $src2}",
1472                       [(set VR128:$dst,
1473                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1474                                 UNPCKL_shuffle_mask)))]>;
1475 def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
1476                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1477                       "punpcklbw {$src2, $dst|$dst, $src2}",
1478                       [(set VR128:$dst,
1479                         (v16i8 (vector_shuffle VR128:$src1,
1480                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1481                                 UNPCKL_shuffle_mask)))]>;
1482 def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
1483                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1484                       "punpcklwd {$src2, $dst|$dst, $src2}",
1485                       [(set VR128:$dst,
1486                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1487                                 UNPCKL_shuffle_mask)))]>;
1488 def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
1489                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1490                       "punpcklwd {$src2, $dst|$dst, $src2}",
1491                       [(set VR128:$dst,
1492                         (v8i16 (vector_shuffle VR128:$src1,
1493                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1494                                 UNPCKL_shuffle_mask)))]>;
1495 def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
1496                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1497                       "punpckldq {$src2, $dst|$dst, $src2}",
1498                       [(set VR128:$dst,
1499                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1500                                 UNPCKL_shuffle_mask)))]>;
1501 def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
1502                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1503                       "punpckldq {$src2, $dst|$dst, $src2}",
1504                       [(set VR128:$dst,
1505                         (v4i32 (vector_shuffle VR128:$src1,
1506                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1507                                 UNPCKL_shuffle_mask)))]>;
1508 def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
1509                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1510                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1511                       [(set VR128:$dst,
1512                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1513                                 UNPCKL_shuffle_mask)))]>;
1514 def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
1515                        (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1516                        "punpcklqdq {$src2, $dst|$dst, $src2}",
1517                       [(set VR128:$dst,
1518                         (v2i64 (vector_shuffle VR128:$src1,
1519                                 (loadv2i64 addr:$src2),
1520                                 UNPCKL_shuffle_mask)))]>;
1521
1522 def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
1523                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1524                       "punpckhbw {$src2, $dst|$dst, $src2}",
1525                       [(set VR128:$dst,
1526                         (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1527                                 UNPCKH_shuffle_mask)))]>;
1528 def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
1529                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1530                       "punpckhbw {$src2, $dst|$dst, $src2}",
1531                       [(set VR128:$dst,
1532                         (v16i8 (vector_shuffle VR128:$src1,
1533                                 (bc_v16i8 (loadv2i64 addr:$src2)),
1534                                 UNPCKH_shuffle_mask)))]>;
1535 def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
1536                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1537                       "punpckhwd {$src2, $dst|$dst, $src2}",
1538                       [(set VR128:$dst,
1539                         (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1540                                 UNPCKH_shuffle_mask)))]>;
1541 def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
1542                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1543                       "punpckhwd {$src2, $dst|$dst, $src2}",
1544                       [(set VR128:$dst,
1545                         (v8i16 (vector_shuffle VR128:$src1,
1546                                 (bc_v8i16 (loadv2i64 addr:$src2)),
1547                                 UNPCKH_shuffle_mask)))]>;
1548 def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
1549                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1550                       "punpckhdq {$src2, $dst|$dst, $src2}",
1551                       [(set VR128:$dst,
1552                         (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1553                                 UNPCKH_shuffle_mask)))]>;
1554 def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
1555                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1556                       "punpckhdq {$src2, $dst|$dst, $src2}",
1557                       [(set VR128:$dst,
1558                         (v4i32 (vector_shuffle VR128:$src1,
1559                                 (bc_v4i32 (loadv2i64 addr:$src2)),
1560                                 UNPCKH_shuffle_mask)))]>;
1561 def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
1562                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1563                        "punpckhqdq {$src2, $dst|$dst, $src2}",
1564                       [(set VR128:$dst,
1565                         (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1566                                 UNPCKH_shuffle_mask)))]>;
1567 def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
1568                       (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1569                       "punpckhqdq {$src2, $dst|$dst, $src2}",
1570                       [(set VR128:$dst,
1571                         (v2i64 (vector_shuffle VR128:$src1,
1572                                 (loadv2i64 addr:$src2),
1573                                 UNPCKH_shuffle_mask)))]>;
1574 }
1575
1576 // Extract / Insert
1577 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
1578                     (ops GR32:$dst, VR128:$src1, i32i8imm:$src2),
1579                     "pextrw {$src2, $src1, $dst|$dst, $src1, $src2}",
1580                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
1581                                      (i32 imm:$src2)))]>;
1582 let isTwoAddress = 1 in {
1583 def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
1584                      (ops VR128:$dst, VR128:$src1, GR32:$src2, i32i8imm:$src3),
1585                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1586                      [(set VR128:$dst, (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1587                                                GR32:$src2, (iPTR imm:$src3))))]>;
1588 def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
1589                      (ops VR128:$dst, VR128:$src1, i16mem:$src2, i32i8imm:$src3),
1590                      "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1591                      [(set VR128:$dst,
1592                        (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1593                                (i32 (anyext (loadi16 addr:$src2))),
1594                                (iPTR imm:$src3))))]>;
1595 }
1596
1597 //===----------------------------------------------------------------------===//
1598 // Miscellaneous Instructions
1599 //===----------------------------------------------------------------------===//
1600
1601 // Mask creation
1602 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1603                      "movmskps {$src, $dst|$dst, $src}",
1604                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1605 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1606                      "movmskpd {$src, $dst|$dst, $src}",
1607                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1608
1609 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1610                      "pmovmskb {$src, $dst|$dst, $src}",
1611                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
1612
1613 // Conditional store
1614 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (ops VR128:$src, VR128:$mask),
1615                      "maskmovdqu {$mask, $src|$src, $mask}",
1616                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>,
1617                  Imp<[EDI],[]>;
1618
1619 // Prefetching loads.
1620 // TODO: no intrinsics for these?
1621 def PREFETCHT0   : PSI<0x18, MRM1m, (ops i8mem:$src), "prefetcht0 $src", []>;
1622 def PREFETCHT1   : PSI<0x18, MRM2m, (ops i8mem:$src), "prefetcht1 $src", []>;
1623 def PREFETCHT2   : PSI<0x18, MRM3m, (ops i8mem:$src), "prefetcht2 $src", []>;
1624 def PREFETCHTNTA : PSI<0x18, MRM0m, (ops i8mem:$src), "prefetchtnta $src", []>;
1625
1626 // Non-temporal stores
1627 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1628                     "movntps {$src, $dst|$dst, $src}",
1629                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1630 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1631                     "movntpd {$src, $dst|$dst, $src}",
1632                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1633 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1634                     "movntdq {$src, $dst|$dst, $src}",
1635                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1636 def MOVNTImr  :   I<0xC3, MRMDestMem, (ops i32mem:$dst, GR32:$src),
1637                     "movnti {$src, $dst|$dst, $src}",
1638                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1639                   TB, Requires<[HasSSE2]>;
1640
1641 // Flush cache
1642 def CLFLUSH : I<0xAE, MRM7m, (ops i8mem:$src),
1643                "clflush $src", [(int_x86_sse2_clflush addr:$src)]>,
1644               TB, Requires<[HasSSE2]>;
1645
1646 // Load, store, and memory fence
1647 def SFENCE : PSI<0xAE, MRM7m, (ops), "sfence", [(int_x86_sse_sfence)]>;
1648 def LFENCE : I<0xAE, MRM5m, (ops),
1649                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
1650 def MFENCE : I<0xAE, MRM6m, (ops),
1651                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
1652
1653 // MXCSR register
1654 def LDMXCSR : I<0xAE, MRM5m, (ops i32mem:$src),
1655                 "ldmxcsr $src",
1656                 [(int_x86_sse_ldmxcsr addr:$src)]>, TB, Requires<[HasSSE1]>;
1657 def STMXCSR : I<0xAE, MRM3m, (ops i32mem:$dst),
1658                 "stmxcsr $dst",
1659                 [(int_x86_sse_stmxcsr addr:$dst)]>, TB, Requires<[HasSSE1]>;
1660
1661 // Thread synchronization
1662 def MONITOR : I<0xC8, RawFrm, (ops), "monitor",
1663                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
1664 def MWAIT   : I<0xC9, RawFrm, (ops), "mwait",
1665                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
1666
1667 //===----------------------------------------------------------------------===//
1668 // Alias Instructions
1669 //===----------------------------------------------------------------------===//
1670
1671 // Alias instructions that map zero vector to pxor / xorp* for sse.
1672 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
1673 def V_SET0 : PSI<0x57, MRMInitReg, (ops VR128:$dst),
1674                  "xorps $dst, $dst",
1675                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1676
1677 def V_SETALLONES : PDI<0x76, MRMInitReg, (ops VR128:$dst),
1678                        "pcmpeqd $dst, $dst",
1679                        [(set VR128:$dst, (v2f64 immAllOnesV))]>;
1680
1681 // FR32 / FR64 to 128-bit vector conversion.
1682 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, FR32:$src),
1683                       "movss {$src, $dst|$dst, $src}",
1684                       [(set VR128:$dst,
1685                         (v4f32 (scalar_to_vector FR32:$src)))]>;
1686 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1687                      "movss {$src, $dst|$dst, $src}",
1688                      [(set VR128:$dst,
1689                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
1690 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, FR64:$src),
1691                       "movsd {$src, $dst|$dst, $src}",
1692                       [(set VR128:$dst,
1693                         (v2f64 (scalar_to_vector FR64:$src)))]>;
1694 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1695                      "movsd {$src, $dst|$dst, $src}",
1696                      [(set VR128:$dst,
1697                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
1698
1699 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1700                       "movd {$src, $dst|$dst, $src}",
1701                       [(set VR128:$dst,
1702                         (v4i32 (scalar_to_vector GR32:$src)))]>;
1703 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1704                       "movd {$src, $dst|$dst, $src}",
1705                       [(set VR128:$dst,
1706                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
1707 // SSE2 instructions with XS prefix
1708 def MOVQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR64:$src),
1709                     "movq {$src, $dst|$dst, $src}",
1710                     [(set VR128:$dst,
1711                       (v2i64 (scalar_to_vector VR64:$src)))]>, XS,
1712                   Requires<[HasSSE2]>;
1713 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1714                     "movq {$src, $dst|$dst, $src}",
1715                     [(set VR128:$dst,
1716                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
1717                   Requires<[HasSSE2]>;
1718 // FIXME: may not be able to eliminate this movss with coalescing the src and
1719 // dest register classes are different. We really want to write this pattern
1720 // like this:
1721 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1722 //           (f32 FR32:$src)>;
1723 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, VR128:$src),
1724                      "movss {$src, $dst|$dst, $src}",
1725                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
1726                                        (iPTR 0)))]>;
1727 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, VR128:$src),
1728                      "movss {$src, $dst|$dst, $src}",
1729                      [(store (f32 (vector_extract (v4f32 VR128:$src),
1730                                    (iPTR 0))), addr:$dst)]>;
1731 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, VR128:$src),
1732                      "movsd {$src, $dst|$dst, $src}",
1733                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
1734                                        (iPTR 0)))]>;
1735 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1736                      "movsd {$src, $dst|$dst, $src}",
1737                      [(store (f64 (vector_extract (v2f64 VR128:$src),
1738                                    (iPTR 0))), addr:$dst)]>;
1739 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, VR128:$src),
1740                        "movd {$src, $dst|$dst, $src}",
1741                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
1742                                         (iPTR 0)))]>;
1743 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, VR128:$src),
1744                        "movd {$src, $dst|$dst, $src}",
1745                        [(store (i32 (vector_extract (v4i32 VR128:$src),
1746                                      (iPTR 0))), addr:$dst)]>;
1747
1748 // Move to lower bits of a VR128, leaving upper bits alone.
1749 // Three operand (but two address) aliases.
1750 let isTwoAddress = 1 in {
1751 def MOVLSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR32:$src2),
1752                       "movss {$src2, $dst|$dst, $src2}", []>;
1753 def MOVLSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, FR64:$src2),
1754                       "movsd {$src2, $dst|$dst, $src2}", []>;
1755
1756 let AddedComplexity = 20 in {
1757 def MOVLPSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1758                       "movss {$src2, $dst|$dst, $src2}",
1759                    [(set VR128:$dst,
1760                      (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1761                              MOVL_shuffle_mask)))]>;
1762 def MOVLPDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1763                       "movsd {$src2, $dst|$dst, $src2}",
1764                    [(set VR128:$dst,
1765                      (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
1766                              MOVL_shuffle_mask)))]>;
1767 }
1768 }
1769
1770 // Store / copy lower 64-bits of a XMM register.
1771 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1772                      "movq {$src, $dst|$dst, $src}",
1773                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
1774
1775 // Move to lower bits of a VR128 and zeroing upper bits.
1776 // Loading from memory automatically zeroing upper bits.
1777 let AddedComplexity = 20 in {
1778 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
1779                       "movss {$src, $dst|$dst, $src}",
1780                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV,
1781                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1782                                                 MOVL_shuffle_mask)))]>;
1783 def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1784                       "movsd {$src, $dst|$dst, $src}",
1785                       [(set VR128:$dst, (v2f64 (vector_shuffle immAllZerosV,
1786                                  (v2f64 (scalar_to_vector (loadf64 addr:$src))),
1787                                                 MOVL_shuffle_mask)))]>;
1788 // movd / movq to XMM register zero-extends
1789 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1790                        "movd {$src, $dst|$dst, $src}",
1791                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1792                                            (v4i32 (scalar_to_vector GR32:$src)),
1793                                                 MOVL_shuffle_mask)))]>;
1794 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1795                        "movd {$src, $dst|$dst, $src}",
1796                       [(set VR128:$dst, (v4i32 (vector_shuffle immAllZerosV,
1797                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
1798                                                 MOVL_shuffle_mask)))]>;
1799 // Moving from XMM to XMM but still clear upper 64 bits.
1800 def MOVZQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1801                      "movq {$src, $dst|$dst, $src}",
1802                      [(set VR128:$dst, (int_x86_sse2_movl_dq VR128:$src))]>,
1803                    XS, Requires<[HasSSE2]>;
1804 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1805                      "movq {$src, $dst|$dst, $src}",
1806                    [(set VR128:$dst, (int_x86_sse2_movl_dq
1807                                       (bitconvert (loadv2i64 addr:$src))))]>,
1808                    XS, Requires<[HasSSE2]>;
1809 }
1810
1811 //===----------------------------------------------------------------------===//
1812 // Non-Instruction Patterns
1813 //===----------------------------------------------------------------------===//
1814
1815 // 128-bit vector undef's.
1816 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1817 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1818 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1819 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1820 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
1821
1822 // 128-bit vector all zero's.
1823 def : Pat<(v16i8 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1824 def : Pat<(v8i16 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1825 def : Pat<(v4i32 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1826 def : Pat<(v2i64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1827 def : Pat<(v2f64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
1828
1829 // 128-bit vector all one's.
1830 def : Pat<(v16i8 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1831 def : Pat<(v8i16 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1832 def : Pat<(v4i32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1833 def : Pat<(v2i64 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
1834 def : Pat<(v4f32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE1]>;
1835
1836 // Store 128-bit integer vector values.
1837 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1838           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1839 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1840           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1841 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1842           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
1843
1844 // Scalar to v8i16 / v16i8. The source may be a GR32, but only the lower 8 or
1845 // 16-bits matter.
1846 def : Pat<(v8i16 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1847       Requires<[HasSSE2]>;
1848 def : Pat<(v16i8 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
1849       Requires<[HasSSE2]>;
1850
1851 // bit_convert
1852 let Predicates = [HasSSE2] in {
1853   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
1854   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
1855   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
1856   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
1857   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
1858   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
1859   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
1860   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
1861   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
1862   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
1863   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
1864   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
1865   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
1866   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
1867   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
1868   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
1869   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
1870   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
1871   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
1872   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
1873   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
1874   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
1875   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
1876   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
1877   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
1878   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
1879   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
1880   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
1881   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
1882   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
1883 }
1884
1885 // Move scalar to XMM zero-extended
1886 // movd to XMM register zero-extends
1887 let AddedComplexity = 20 in {
1888 def : Pat<(v8i16 (vector_shuffle immAllZerosV,
1889                   (v8i16 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1890           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1891 def : Pat<(v16i8 (vector_shuffle immAllZerosV,
1892                   (v16i8 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
1893           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
1894 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
1895 def : Pat<(v2f64 (vector_shuffle immAllZerosV,
1896                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
1897           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
1898 def : Pat<(v4f32 (vector_shuffle immAllZerosV,
1899                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
1900           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
1901 }
1902
1903 // Splat v2f64 / v2i64
1904 let AddedComplexity = 10 in {
1905 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_v2_mask:$sm),
1906           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
1907 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_v2_mask:$sm),
1908           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1909 }
1910
1911 // Splat v4f32
1912 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
1913           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
1914       Requires<[HasSSE1]>;
1915
1916 // Special unary SHUFPSrri case.
1917 // FIXME: when we want non two-address code, then we should use PSHUFD?
1918 def : Pat<(vector_shuffle (v4f32 VR128:$src1), (undef),
1919            SHUFP_unary_shuffle_mask:$sm),
1920           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1921       Requires<[HasSSE1]>;
1922 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
1923 def : Pat<(vector_shuffle (loadv4f32 addr:$src1), (undef),
1924            SHUFP_unary_shuffle_mask:$sm),
1925           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
1926       Requires<[HasSSE2]>;
1927 // Special binary v4i32 shuffle cases with SHUFPS.
1928 def : Pat<(vector_shuffle (v4i32 VR128:$src1), (v4i32 VR128:$src2),
1929            PSHUFD_binary_shuffle_mask:$sm),
1930           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1931            Requires<[HasSSE2]>;
1932 def : Pat<(vector_shuffle (v4i32 VR128:$src1),
1933            (bc_v4i32 (loadv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm),
1934           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
1935            Requires<[HasSSE2]>;
1936
1937 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
1938 let AddedComplexity = 10 in {
1939 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
1940                   UNPCKL_v_undef_shuffle_mask)),
1941           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1942 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
1943                   UNPCKL_v_undef_shuffle_mask)),
1944           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1945 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
1946                   UNPCKL_v_undef_shuffle_mask)),
1947           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
1948 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1949                   UNPCKL_v_undef_shuffle_mask)),
1950           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
1951 }
1952
1953 let AddedComplexity = 20 in {
1954 // vector_shuffle v1, <undef> <1, 1, 3, 3>
1955 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1956                   MOVSHDUP_shuffle_mask)),
1957           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1958 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1959                   MOVSHDUP_shuffle_mask)),
1960           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
1961
1962 // vector_shuffle v1, <undef> <0, 0, 2, 2>
1963 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
1964                   MOVSLDUP_shuffle_mask)),
1965           (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
1966 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
1967                   MOVSLDUP_shuffle_mask)),
1968           (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
1969 }
1970
1971 let AddedComplexity = 20 in {
1972 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1973 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1974                   MOVHP_shuffle_mask)),
1975           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1976
1977 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1978 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1979                   MOVHLPS_shuffle_mask)),
1980           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1981
1982 // vector_shuffle v1, undef <2, 3, ?, ?> using MOVHLPS
1983 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
1984                   UNPCKH_shuffle_mask)),
1985           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1986 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
1987                   UNPCKH_shuffle_mask)),
1988           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1989
1990 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1991 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
1992 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
1993                   MOVLP_shuffle_mask)),
1994           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
1995 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
1996                   MOVLP_shuffle_mask)),
1997           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
1998 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
1999                   MOVHP_shuffle_mask)),
2000           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2001 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2002                   MOVHP_shuffle_mask)),
2003           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2004
2005 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2006                   MOVLP_shuffle_mask)),
2007           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2008 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2009                   MOVLP_shuffle_mask)),
2010           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2011 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2012                   MOVHP_shuffle_mask)),
2013           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2014 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2015                   MOVLP_shuffle_mask)),
2016           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2017
2018 // Setting the lowest element in the vector.
2019 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2020                   MOVL_shuffle_mask)),
2021           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2022 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2023                   MOVL_shuffle_mask)),
2024           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2025
2026 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2027 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2028                   MOVLP_shuffle_mask)),
2029           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2030 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2031                   MOVLP_shuffle_mask)),
2032           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2033
2034 // Set lowest element and zero upper elements.
2035 def : Pat<(bc_v2i64 (vector_shuffle immAllZerosV,
2036                      (v2f64 (scalar_to_vector (loadf64 addr:$src))),
2037                      MOVL_shuffle_mask)),
2038           (MOVZQI2PQIrm addr:$src)>, Requires<[HasSSE2]>;
2039 }
2040
2041 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2042 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2043           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2044 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2045           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2046 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2047           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2048 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2049           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2050       Requires<[HasSSE2]>;
2051 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2052           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2053       Requires<[HasSSE2]>;
2054 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2055           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2056 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2057           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2058 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2059           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2060 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2061           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2062 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2063           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2064 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2065           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2066 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2067           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2068 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2069           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2070
2071 // Some special case pandn patterns.
2072 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2073                   VR128:$src2)),
2074           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2075 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2076                   VR128:$src2)),
2077           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2078 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2079                   VR128:$src2)),
2080           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2081
2082 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2083                   (load addr:$src2))),
2084           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2085 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2086                   (load addr:$src2))),
2087           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2088 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2089                   (load addr:$src2))),
2090           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2091
2092 // Unaligned load
2093 def : Pat<(v4f32 (X86loadu addr:$src)), (MOVUPSrm addr:$src)>,
2094       Requires<[HasSSE1]>;