lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 245   let isCommutable = 1 in {
 246     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 247        !if(Is2Addr,
 248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 250        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr, d>,
 251        Sched<[itins.Sched]>;
 252   }
 253   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 254        !if(Is2Addr,
 255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 257        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm, d>,
 258        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 259 }
 260
 261 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 262 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 263                              string asm, string SSEVer, string FPSizeStr,
 264                              Operand memopr, ComplexPattern mem_cpat,
 265                              Domain d, OpndItins itins, bit Is2Addr = 1> {
 266 let isCodeGenOnly = 1 in {
 267   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 268        !if(Is2Addr,
 269            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 270            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 271        [(set RC:$dst, (!cast<Intrinsic>(
 272                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 273              RC:$src1, RC:$src2))], itins.rr, d>,
 274        Sched<[itins.Sched]>;
 275   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 276        !if(Is2Addr,
 277            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 278            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 279        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 280                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 281              RC:$src1, mem_cpat:$src2))], itins.rm, d>,
 282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 283 }
 284 }
 285
 286 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 287 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 288                            RegisterClass RC, ValueType vt,
 289                            X86MemOperand x86memop, PatFrag mem_frag,
 290                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 291   let isCommutable = 1 in
 292     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 293        !if(Is2Addr,
 294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 296        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 297        Sched<[itins.Sched]>;
 298   let mayLoad = 1 in
 299     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 300        !if(Is2Addr,
 301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 303        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 304           itins.rm, d>,
 305        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 306 }
 307
 308 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 309 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 310                                       string OpcodeStr, X86MemOperand x86memop,
 311                                       list<dag> pat_rr, list<dag> pat_rm,
 312                                       bit Is2Addr = 1> {
 313   let isCommutable = 1, hasSideEffects = 0 in
 314     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 315        !if(Is2Addr,
 316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 318        pat_rr, NoItinerary, d>,
 319        Sched<[WriteVecLogic]>;
 320   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 321        !if(Is2Addr,
 322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 324        pat_rm, NoItinerary, d>,
 325        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 //  Non-instruction patterns
 330 //===----------------------------------------------------------------------===//
 331
 332 // A vector extract of the first f32/f64 position is a subregister copy
 333 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 334           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 335 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 337
 338 // A 128-bit subvector extract from the first 256-bit vector position
 339 // is a subregister copy that needs no instruction.
 340 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 341           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 342 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 343           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 344
 345 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 346           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 347 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 348           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 349
 350 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 351           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 352 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 353           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 354
 355 // A 128-bit subvector insert to the first 256-bit vector position
 356 // is a subregister copy that needs no instruction.
 357 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 358 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 359           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 360 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 }
 371
 372 // Implicitly promote a 32-bit scalar to a vector.
 373 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 374           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 375 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 // Implicitly promote a 64-bit scalar to a vector.
 378 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 379           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 380 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382
 383 // Bitcasts between 128-bit vector types. Return the original type since
 384 // no instruction is needed for the conversion
 385 let Predicates = [HasSSE2] in {
 386   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 387   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 388   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 392   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 397   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 402   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 407   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 412   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 416 }
 417
 418 // Bitcasts between 256-bit vector types. Return the original type since
 419 // no instruction is needed for the conversion
 420 let Predicates = [HasAVX] in {
 421   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 422   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 423   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 427   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 431   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 432   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 436   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 437   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 441   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 442   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 447   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 451 }
 452
 453 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 454 // This is expanded by ExpandPostRAPseudos.
 455 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 456     isPseudo = 1, SchedRW = [WriteZero] in {
 457   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 458                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 459   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 460                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 461 }
 462
 463 //===----------------------------------------------------------------------===//
 464 // AVX & SSE - Zero/One Vectors
 465 //===----------------------------------------------------------------------===//
 466
 467 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 468 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 469 // swizzled by ExecutionDepsFix to pxor.
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-zeros value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 476 }
 477
 478 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 479 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 480 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 483
 484
 485 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 486 // and doesn't need it because on sandy bridge the register is set to zero
 487 // at the rename stage without using any execution unit, so SET0PSY
 488 // and SET0PDY can be used for vector int instructions without penalty
 489 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 490     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 491 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 492                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 493 }
 494
 495 let Predicates = [HasAVX] in
 496   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 497
 498 let Predicates = [HasAVX2] in {
 499   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 500   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 501   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 503 }
 504
 505 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 506 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 507 let Predicates = [HasAVX1Only] in {
 508 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 509 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 510           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511
 512 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 513 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 514           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515
 516 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 517 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 518           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519
 520 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 521 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 522           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 }
 524
 525 // We set canFoldAsLoad because this can be converted to a constant-pool
 526 // load of an all-ones value if folding it would be beneficial.
 527 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 528     isPseudo = 1, SchedRW = [WriteZero] in {
 529   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 530                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 531   let Predicates = [HasAVX2] in
 532   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 533                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 534 }
 535
 536
 537 //===----------------------------------------------------------------------===//
 538 // SSE 1 & 2 - Move FP Scalar Instructions
 539 //
 540 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 541 // register copies because it's a partial register update; Register-to-register
 542 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 543 // that the insert be implementable in terms of a copy, and just mentioned, we
 544 // don't use movss/movsd for copies.
 545 //===----------------------------------------------------------------------===//
 546
 547 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 548                          X86MemOperand x86memop, string base_opc,
 549                          string asm_opr, Domain d = GenericDomain> {
 550   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 551               (ins VR128:$src1, RC:$src2),
 552               !strconcat(base_opc, asm_opr),
 553               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 554                                  (scalar_to_vector RC:$src2))))],
 555               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
 556
 557   // For the disassembler
 558   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 559   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 560                   (ins VR128:$src1, RC:$src2),
 561                   !strconcat(base_opc, asm_opr),
 562                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 563 }
 564
 565 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 566                       X86MemOperand x86memop, string OpcodeStr,
 567                       Domain d = GenericDomain> {
 568   // AVX
 569   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 570                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
 571                               VEX_4V, VEX_LIG;
 572
 573   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 574                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 575                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 576                      VEX, VEX_LIG, Sched<[WriteStore]>;
 577   // SSE1 & 2
 578   let Constraints = "$src1 = $dst" in {
 579     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 580                               "\t{$src2, $dst|$dst, $src2}", d>;
 581   }
 582
 583   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 584                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 585                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 586                   Sched<[WriteStore]>;
 587 }
 588
 589 // Loading from memory automatically zeroing upper bits.
 590 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 591                          PatFrag mem_pat, string OpcodeStr,
 592                          Domain d = GenericDomain> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
 604                         SSEPackedSingle>, XS;
 605 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
 606                         SSEPackedDouble>, XD;
 607
 608 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 609   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
 610                              SSEPackedSingle>, XS;
 611
 612   let AddedComplexity = 20 in
 613     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
 614                                SSEPackedDouble>, XD;
 615 }
 616
 617 // Patterns
 618 let Predicates = [UseAVX] in {
 619   let AddedComplexity = 20 in {
 620   // MOVSSrm zeros the high parts of the register; represent this
 621   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 626   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 628
 629   // MOVSDrm zeros the high parts of the register; represent this
 630   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 631   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 639   def : Pat<(v2f64 (X86vzload addr:$src)),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641
 642   // Represent the same patterns above but in the form they appear for
 643   // 256-bit types
 644   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 645                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 646             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 647   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 648                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 649             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 650   }
 651
 652   // Extract and store.
 653   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 654                    addr:$dst),
 655             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 656   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 657                    addr:$dst),
 658             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 659
 660   // Shuffle with VMOVSS
 661   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 662             (VMOVSSrr (v4i32 VR128:$src1),
 663                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 664   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 665             (VMOVSSrr (v4f32 VR128:$src1),
 666                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 667
 668   // 256-bit variants
 669   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 670             (SUBREG_TO_REG (i32 0),
 671               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 672                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 673               sub_xmm)>;
 674   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 675             (SUBREG_TO_REG (i32 0),
 676               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 677                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 678               sub_xmm)>;
 679
 680   // Shuffle with VMOVSD
 681   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 682             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 683   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689
 690   // 256-bit variants
 691   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 692             (SUBREG_TO_REG (i32 0),
 693               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 694                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 695               sub_xmm)>;
 696   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 697             (SUBREG_TO_REG (i32 0),
 698               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 699                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 700               sub_xmm)>;
 701
 702   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 703   // is during lowering, where it's not possible to recognize the fold cause
 704   // it has two uses through a bitcast. One use disappears at isel time and the
 705   // fold opportunity reappears.
 706   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 707             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 708   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714 }
 715
 716 let Predicates = [UseSSE1] in {
 717   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 718   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 719   // MOVSS to the lower bits.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 721             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 723             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 725             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   }
 727
 728   let AddedComplexity = 20 in {
 729   // MOVSSrm already zeros the high parts of the register.
 730   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 731             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 732   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   }
 737
 738   // Extract and store.
 739   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 740                    addr:$dst),
 741             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 742
 743   // Shuffle with MOVSS
 744   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 745             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 746   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748 }
 749
 750 let Predicates = [UseSSE2] in {
 751   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 752   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 753   // MOVSD to the lower bits.
 754   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 755             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 756   }
 757
 758   let AddedComplexity = 20 in {
 759   // MOVSDrm already zeros the high parts of the register.
 760   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 761             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 762   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzload addr:$src)),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   }
 771
 772   // Extract and store.
 773   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 774                    addr:$dst),
 775             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 776
 777   // Shuffle with MOVSD
 778   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 779             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 780   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786
 787   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 788   // is during lowering, where it's not possible to recognize the fold because
 789   // it has two uses through a bitcast. One use disappears at isel time and the
 790   // fold opportunity reappears.
 791   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 792             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 793   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799 }
 800
 801 //===----------------------------------------------------------------------===//
 802 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 803 //===----------------------------------------------------------------------===//
 804
 805 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 806                             X86MemOperand x86memop, PatFrag ld_frag,
 807                             string asm, Domain d,
 808                             OpndItins itins,
 809                             bit IsReMaterializable = 1> {
 810 let hasSideEffects = 0 in
 811   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 812               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 813            Sched<[WriteFShuffle]>;
 814 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 815   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 816               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 817                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 818            Sched<[WriteLoad]>;
 819 }
 820
 821 let Predicates = [HasAVX, NoVLX] in {
 822 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 823                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 824                               PS, VEX;
 825 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 826                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 827                               PD, VEX;
 828 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 829                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 830                               PS, VEX;
 831 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 832                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 833                               PD, VEX;
 834
 835 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               PS, VEX, VEX_L;
 838 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               PD, VEX, VEX_L;
 841 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               PS, VEX, VEX_L;
 844 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               PD, VEX, VEX_L;
 847 }
 848
 849 let Predicates = [UseSSE1] in {
 850 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 851                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 852                               PS;
 853 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 854                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 855                               PS;
 856 }
 857 let Predicates = [UseSSE2] in {
 858 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 859                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 860                               PD;
 861 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 862                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 863                               PD;
 864 }
 865
 866 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 867 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 868                    "movaps\t{$src, $dst|$dst, $src}",
 869                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 870                    IIC_SSE_MOVA_P_MR>, VEX;
 871 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 872                    "movapd\t{$src, $dst|$dst, $src}",
 873                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 874                    IIC_SSE_MOVA_P_MR>, VEX;
 875 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 876                    "movups\t{$src, $dst|$dst, $src}",
 877                    [(store (v4f32 VR128:$src), addr:$dst)],
 878                    IIC_SSE_MOVU_P_MR>, VEX;
 879 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 880                    "movupd\t{$src, $dst|$dst, $src}",
 881                    [(store (v2f64 VR128:$src), addr:$dst)],
 882                    IIC_SSE_MOVU_P_MR>, VEX;
 883 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 884                    "movaps\t{$src, $dst|$dst, $src}",
 885                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 886                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 887 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 888                    "movapd\t{$src, $dst|$dst, $src}",
 889                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 890                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 891 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 892                    "movups\t{$src, $dst|$dst, $src}",
 893                    [(store (v8f32 VR256:$src), addr:$dst)],
 894                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 895 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 896                    "movupd\t{$src, $dst|$dst, $src}",
 897                    [(store (v4f64 VR256:$src), addr:$dst)],
 898                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 899 } // SchedRW
 900
 901 // For disassembler
 902 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 903     SchedRW = [WriteFShuffle] in {
 904   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 905                           (ins VR128:$src),
 906                           "movaps\t{$src, $dst|$dst, $src}", [],
 907                           IIC_SSE_MOVA_P_RR>, VEX;
 908   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 909                            (ins VR128:$src),
 910                            "movapd\t{$src, $dst|$dst, $src}", [],
 911                            IIC_SSE_MOVA_P_RR>, VEX;
 912   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 913                            (ins VR128:$src),
 914                            "movups\t{$src, $dst|$dst, $src}", [],
 915                            IIC_SSE_MOVU_P_RR>, VEX;
 916   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 917                            (ins VR128:$src),
 918                            "movupd\t{$src, $dst|$dst, $src}", [],
 919                            IIC_SSE_MOVU_P_RR>, VEX;
 920   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 921                             (ins VR256:$src),
 922                             "movaps\t{$src, $dst|$dst, $src}", [],
 923                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 924   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 925                             (ins VR256:$src),
 926                             "movapd\t{$src, $dst|$dst, $src}", [],
 927                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 928   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 929                             (ins VR256:$src),
 930                             "movups\t{$src, $dst|$dst, $src}", [],
 931                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 932   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 933                             (ins VR256:$src),
 934                             "movupd\t{$src, $dst|$dst, $src}", [],
 935                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 936 }
 937
 938 let Predicates = [HasAVX] in {
 939 def : Pat<(v8i32 (X86vzmovl
 940                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 942 def : Pat<(v4i64 (X86vzmovl
 943                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 945 def : Pat<(v8f32 (X86vzmovl
 946                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 948 def : Pat<(v4f64 (X86vzmovl
 949                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 950           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 951 }
 952
 953
 954 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 955           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 956 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 957           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 958
 959 let SchedRW = [WriteStore] in {
 960 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 961                    "movaps\t{$src, $dst|$dst, $src}",
 962                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 963                    IIC_SSE_MOVA_P_MR>;
 964 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 965                    "movapd\t{$src, $dst|$dst, $src}",
 966                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 967                    IIC_SSE_MOVA_P_MR>;
 968 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movups\t{$src, $dst|$dst, $src}",
 970                    [(store (v4f32 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVU_P_MR>;
 972 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 973                    "movupd\t{$src, $dst|$dst, $src}",
 974                    [(store (v2f64 VR128:$src), addr:$dst)],
 975                    IIC_SSE_MOVU_P_MR>;
 976 } // SchedRW
 977
 978 // For disassembler
 979 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 980     SchedRW = [WriteFShuffle] in {
 981   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 982                          "movaps\t{$src, $dst|$dst, $src}", [],
 983                          IIC_SSE_MOVA_P_RR>;
 984   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 985                          "movapd\t{$src, $dst|$dst, $src}", [],
 986                          IIC_SSE_MOVA_P_RR>;
 987   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 988                          "movups\t{$src, $dst|$dst, $src}", [],
 989                          IIC_SSE_MOVU_P_RR>;
 990   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 991                          "movupd\t{$src, $dst|$dst, $src}", [],
 992                          IIC_SSE_MOVU_P_RR>;
 993 }
 994
 995 let Predicates = [HasAVX] in {
 996   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 997             (VMOVUPSmr addr:$dst, VR128:$src)>;
 998   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 999             (VMOVUPDmr addr:$dst, VR128:$src)>;
1000 }
1001
1002 let Predicates = [UseSSE1] in
1003   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1004             (MOVUPSmr addr:$dst, VR128:$src)>;
1005 let Predicates = [UseSSE2] in
1006   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1007             (MOVUPDmr addr:$dst, VR128:$src)>;
1008
1009 // Use vmovaps/vmovups for AVX integer load/store.
1010 let Predicates = [HasAVX, NoVLX] in {
1011   // 128-bit load/store
1012   def : Pat<(alignedloadv2i64 addr:$src),
1013             (VMOVAPSrm addr:$src)>;
1014   def : Pat<(loadv2i64 addr:$src),
1015             (VMOVUPSrm addr:$src)>;
1016
1017   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033
1034   // 256-bit load/store
1035   def : Pat<(alignedloadv4i64 addr:$src),
1036             (VMOVAPSYrm addr:$src)>;
1037   def : Pat<(loadv4i64 addr:$src),
1038             (VMOVUPSYrm addr:$src)>;
1039   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055
1056   // Special patterns for storing subvector extracts of lower 128-bits
1057   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1058   def : Pat<(alignedstore (v2f64 (extract_subvector
1059                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(alignedstore (v4f32 (extract_subvector
1062                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(alignedstore (v2i64 (extract_subvector
1065                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(alignedstore (v4i32 (extract_subvector
1068                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(alignedstore (v8i16 (extract_subvector
1071                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(alignedstore (v16i8 (extract_subvector
1074                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076
1077   def : Pat<(store (v2f64 (extract_subvector
1078                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1079             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1080   def : Pat<(store (v4f32 (extract_subvector
1081                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1082             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1083   def : Pat<(store (v2i64 (extract_subvector
1084                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1085             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1086   def : Pat<(store (v4i32 (extract_subvector
1087                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1088             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1089   def : Pat<(store (v8i16 (extract_subvector
1090                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1091             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1092   def : Pat<(store (v16i8 (extract_subvector
1093                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1094             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1095 }
1096
1097 // Use movaps / movups for SSE integer load / store (one byte shorter).
1098 // The instructions selected below are then converted to MOVDQA/MOVDQU
1099 // during the SSE domain pass.
1100 let Predicates = [UseSSE1] in {
1101   def : Pat<(alignedloadv2i64 addr:$src),
1102             (MOVAPSrm addr:$src)>;
1103   def : Pat<(loadv2i64 addr:$src),
1104             (MOVUPSrm addr:$src)>;
1105
1106   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1107             (MOVAPSmr addr:$dst, VR128:$src)>;
1108   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1115             (MOVUPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122 }
1123
1124 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1125 // bits are disregarded. FIXME: Set encoding to pseudo!
1126 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1127 let isCodeGenOnly = 1 in {
1128   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1129                          "movaps\t{$src, $dst|$dst, $src}",
1130                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1131                          IIC_SSE_MOVA_P_RM>, VEX;
1132   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1133                          "movapd\t{$src, $dst|$dst, $src}",
1134                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1135                          IIC_SSE_MOVA_P_RM>, VEX;
1136   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1137                        "movaps\t{$src, $dst|$dst, $src}",
1138                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1139                        IIC_SSE_MOVA_P_RM>;
1140   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1141                        "movapd\t{$src, $dst|$dst, $src}",
1142                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1143                        IIC_SSE_MOVA_P_RM>;
1144 }
1145 }
1146
1147 //===----------------------------------------------------------------------===//
1148 // SSE 1 & 2 - Move Low packed FP Instructions
1149 //===----------------------------------------------------------------------===//
1150
1151 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1152                                       string base_opc, string asm_opr,
1153                                       InstrItinClass itin> {
1154   def PSrm : PI<opc, MRMSrcMem,
1155          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1156          !strconcat(base_opc, "s", asm_opr),
1157      [(set VR128:$dst,
1158        (psnode VR128:$src1,
1159               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1160               itin, SSEPackedSingle>, PS,
1161      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1162
1163   def PDrm : PI<opc, MRMSrcMem,
1164          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1165          !strconcat(base_opc, "d", asm_opr),
1166      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1167                               (scalar_to_vector (loadf64 addr:$src2)))))],
1168               itin, SSEPackedDouble>, PD,
1169      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1170
1171 }
1172
1173 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1174                                  string base_opc, InstrItinClass itin> {
1175   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1176                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1177                                     itin>, VEX_4V;
1178
1179 let Constraints = "$src1 = $dst" in
1180   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1181                                     "\t{$src2, $dst|$dst, $src2}",
1182                                     itin>;
1183 }
1184
1185 let AddedComplexity = 20 in {
1186   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1187                                     IIC_SSE_MOV_LH>;
1188 }
1189
1190 let SchedRW = [WriteStore] in {
1191 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1192                    "movlps\t{$src, $dst|$dst, $src}",
1193                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1194                                  (iPTR 0))), addr:$dst)],
1195                                  IIC_SSE_MOV_LH>, VEX;
1196 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1197                    "movlpd\t{$src, $dst|$dst, $src}",
1198                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1199                                  (iPTR 0))), addr:$dst)],
1200                                  IIC_SSE_MOV_LH>, VEX;
1201 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1202                    "movlps\t{$src, $dst|$dst, $src}",
1203                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1204                                  (iPTR 0))), addr:$dst)],
1205                                  IIC_SSE_MOV_LH>;
1206 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1207                    "movlpd\t{$src, $dst|$dst, $src}",
1208                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1209                                  (iPTR 0))), addr:$dst)],
1210                                  IIC_SSE_MOV_LH>;
1211 } // SchedRW
1212
1213 let Predicates = [HasAVX] in {
1214   // Shuffle with VMOVLPS
1215   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1216             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219
1220   // Shuffle with VMOVLPD
1221   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1223   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1226                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1227             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1228
1229   // Store patterns
1230   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1231                    addr:$src1),
1232             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1233   def : Pat<(store (v4i32 (X86Movlps
1234                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1235             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1236   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1237                    addr:$src1),
1238             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1239   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1240                    addr:$src1),
1241             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1242 }
1243
1244 let Predicates = [UseSSE1] in {
1245   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1246   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1247                                  (iPTR 0))), addr:$src1),
1248             (MOVLPSmr addr:$src1, VR128:$src2)>;
1249
1250   // Shuffle with MOVLPS
1251   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1252             (MOVLPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(X86Movlps VR128:$src1,
1256                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1257             (MOVLPSrm VR128:$src1, addr:$src2)>;
1258
1259   // Store patterns
1260   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1261                                       addr:$src1),
1262             (MOVLPSmr addr:$src1, VR128:$src2)>;
1263   def : Pat<(store (v4i32 (X86Movlps
1264                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1265                               addr:$src1),
1266             (MOVLPSmr addr:$src1, VR128:$src2)>;
1267 }
1268
1269 let Predicates = [UseSSE2] in {
1270   // Shuffle with MOVLPD
1271   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1272             (MOVLPDrm VR128:$src1, addr:$src2)>;
1273   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1276                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1277             (MOVLPDrm VR128:$src1, addr:$src2)>;
1278
1279   // Store patterns
1280   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1281                            addr:$src1),
1282             (MOVLPDmr addr:$src1, VR128:$src2)>;
1283   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1284                            addr:$src1),
1285             (MOVLPDmr addr:$src1, VR128:$src2)>;
1286 }
1287
1288 //===----------------------------------------------------------------------===//
1289 // SSE 1 & 2 - Move Hi packed FP Instructions
1290 //===----------------------------------------------------------------------===//
1291
1292 let AddedComplexity = 20 in {
1293   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1294                                     IIC_SSE_MOV_LH>;
1295 }
1296
1297 let SchedRW = [WriteStore] in {
1298 // v2f64 extract element 1 is always custom lowered to unpack high to low
1299 // and extract element 0 so the non-store version isn't too horrible.
1300 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1301                    "movhps\t{$src, $dst|$dst, $src}",
1302                    [(store (f64 (vector_extract
1303                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1304                                             (bc_v2f64 (v4f32 VR128:$src))),
1305                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1306 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1307                    "movhpd\t{$src, $dst|$dst, $src}",
1308                    [(store (f64 (vector_extract
1309                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1310                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1311 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1312                    "movhps\t{$src, $dst|$dst, $src}",
1313                    [(store (f64 (vector_extract
1314                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1315                                             (bc_v2f64 (v4f32 VR128:$src))),
1316                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1317 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1318                    "movhpd\t{$src, $dst|$dst, $src}",
1319                    [(store (f64 (vector_extract
1320                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1321                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1322 } // SchedRW
1323
1324 let Predicates = [HasAVX] in {
1325   // VMOVHPS patterns
1326   def : Pat<(X86Movlhps VR128:$src1,
1327                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1328             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1329   def : Pat<(X86Movlhps VR128:$src1,
1330                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1331             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1332
1333   // VMOVHPD patterns
1334
1335   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1336   // is during lowering, where it's not possible to recognize the load fold
1337   // cause it has two uses through a bitcast. One use disappears at isel time
1338   // and the fold opportunity reappears.
1339   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1340                       (scalar_to_vector (loadf64 addr:$src2)))),
1341             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1342   // Also handle an i64 load because that may get selected as a faster way to
1343   // load the data.
1344   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1345                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1346             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1347
1348   def : Pat<(store (f64 (vector_extract
1349                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1350                           (iPTR 0))), addr:$dst),
1351             (VMOVHPDmr addr:$dst, VR128:$src)>;
1352 }
1353
1354 let Predicates = [UseSSE1] in {
1355   // MOVHPS patterns
1356   def : Pat<(X86Movlhps VR128:$src1,
1357                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1358             (MOVHPSrm VR128:$src1, addr:$src2)>;
1359   def : Pat<(X86Movlhps VR128:$src1,
1360                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1361             (MOVHPSrm VR128:$src1, addr:$src2)>;
1362 }
1363
1364 let Predicates = [UseSSE2] in {
1365   // MOVHPD patterns
1366
1367   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1368   // is during lowering, where it's not possible to recognize the load fold
1369   // cause it has two uses through a bitcast. One use disappears at isel time
1370   // and the fold opportunity reappears.
1371   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1372                       (scalar_to_vector (loadf64 addr:$src2)))),
1373             (MOVHPDrm VR128:$src1, addr:$src2)>;
1374   // Also handle an i64 load because that may get selected as a faster way to
1375   // load the data.
1376   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1377                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1378             (MOVHPDrm VR128:$src1, addr:$src2)>;
1379
1380   def : Pat<(store (f64 (vector_extract
1381                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1382                           (iPTR 0))), addr:$dst),
1383             (MOVHPDmr addr:$dst, VR128:$src)>;
1384 }
1385
1386 //===----------------------------------------------------------------------===//
1387 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1388 //===----------------------------------------------------------------------===//
1389
1390 let AddedComplexity = 20, Predicates = [UseAVX] in {
1391   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1392                                        (ins VR128:$src1, VR128:$src2),
1393                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1394                       [(set VR128:$dst,
1395                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1396                         IIC_SSE_MOV_LH>,
1397                       VEX_4V, Sched<[WriteFShuffle]>;
1398   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1399                                        (ins VR128:$src1, VR128:$src2),
1400                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1401                       [(set VR128:$dst,
1402                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1403                         IIC_SSE_MOV_LH>,
1404                       VEX_4V, Sched<[WriteFShuffle]>;
1405 }
1406 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1407   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1408                                        (ins VR128:$src1, VR128:$src2),
1409                       "movlhps\t{$src2, $dst|$dst, $src2}",
1410                       [(set VR128:$dst,
1411                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1412                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1413   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1414                                        (ins VR128:$src1, VR128:$src2),
1415                       "movhlps\t{$src2, $dst|$dst, $src2}",
1416                       [(set VR128:$dst,
1417                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1418                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1419 }
1420
1421 let Predicates = [UseAVX] in {
1422   // MOVLHPS patterns
1423   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1424             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1425   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1427
1428   // MOVHLPS patterns
1429   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1430             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1431 }
1432
1433 let Predicates = [UseSSE1] in {
1434   // MOVLHPS patterns
1435   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1436             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1437   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1439
1440   // MOVHLPS patterns
1441   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1442             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1443 }
1444
1445 //===----------------------------------------------------------------------===//
1446 // SSE 1 & 2 - Conversion Instructions
1447 //===----------------------------------------------------------------------===//
1448
1449 def SSE_CVT_PD : OpndItins<
1450   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1451 >;
1452
1453 let Sched = WriteCvtI2F in
1454 def SSE_CVT_PS : OpndItins<
1455   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1456 >;
1457
1458 let Sched = WriteCvtI2F in
1459 def SSE_CVT_Scalar : OpndItins<
1460   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1461 >;
1462
1463 let Sched = WriteCvtF2I in
1464 def SSE_CVT_SS2SI_32 : OpndItins<
1465   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1466 >;
1467
1468 let Sched = WriteCvtF2I in
1469 def SSE_CVT_SS2SI_64 : OpndItins<
1470   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1471 >;
1472
1473 let Sched = WriteCvtF2I in
1474 def SSE_CVT_SD2SI : OpndItins<
1475   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1476 >;
1477
1478 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1479                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1480                      string asm, OpndItins itins> {
1481   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1482                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1483                         itins.rr>, Sched<[itins.Sched]>;
1484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1485                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1486                         itins.rm>, Sched<[itins.Sched.Folded]>;
1487 }
1488
1489 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1490                        X86MemOperand x86memop, string asm, Domain d,
1491                        OpndItins itins> {
1492 let hasSideEffects = 0 in {
1493   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1494              [], itins.rr, d>, Sched<[itins.Sched]>;
1495   let mayLoad = 1 in
1496   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1497              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1498 }
1499 }
1500
1501 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1502                           X86MemOperand x86memop, string asm> {
1503 let hasSideEffects = 0, Predicates = [UseAVX] in {
1504   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1505               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1506            Sched<[WriteCvtI2F]>;
1507   let mayLoad = 1 in
1508   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1509               (ins DstRC:$src1, x86memop:$src),
1510               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1511            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1512 } // hasSideEffects = 0
1513 }
1514
1515 let Predicates = [UseAVX] in {
1516 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1517                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1518                                 SSE_CVT_SS2SI_32>,
1519                                 XS, VEX, VEX_LIG;
1520 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1521                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1522                                 SSE_CVT_SS2SI_64>,
1523                                 XS, VEX, VEX_W, VEX_LIG;
1524 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1525                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1526                                 SSE_CVT_SD2SI>,
1527                                 XD, VEX, VEX_LIG;
1528 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1529                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1530                                 SSE_CVT_SD2SI>,
1531                                 XD, VEX, VEX_W, VEX_LIG;
1532
1533 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1534                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1537 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1541 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1545 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1549 }
1550 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1551 // register, but the same isn't true when only using memory operands,
1552 // provide other assembly "l" and "q" forms to address this explicitly
1553 // where appropriate to do so.
1554 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1555                                   XS, VEX_4V, VEX_LIG;
1556 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1557                                   XS, VEX_4V, VEX_W, VEX_LIG;
1558 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1559                                   XD, VEX_4V, VEX_LIG;
1560 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1561                                   XD, VEX_4V, VEX_W, VEX_LIG;
1562
1563 let Predicates = [UseAVX] in {
1564   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1565                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1566   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568
1569   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1570             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1571   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1572             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1574             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1576             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577
1578   def : Pat<(f32 (sint_to_fp GR32:$src)),
1579             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1580   def : Pat<(f32 (sint_to_fp GR64:$src)),
1581             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1582   def : Pat<(f64 (sint_to_fp GR32:$src)),
1583             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR64:$src)),
1585             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1586 }
1587
1588 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1589                       "cvttss2si\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_SS2SI_32>, XS;
1591 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1592                       "cvttss2si\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_SS2SI_64>, XS, REX_W;
1594 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1595                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_SD2SI>, XD;
1597 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1598                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_SD2SI>, XD, REX_W;
1600 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1601                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1602                       SSE_CVT_Scalar>, XS;
1603 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1604                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1605                       SSE_CVT_Scalar>, XS, REX_W;
1606 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1607                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1608                       SSE_CVT_Scalar>, XD;
1609 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1610                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1611                       SSE_CVT_Scalar>, XD, REX_W;
1612
1613 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1614                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1617 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1621 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1625 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1629
1630 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1631                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1632 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1634
1635 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1636 // and/or XMM operand(s).
1637
1638 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1639                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1640                          string asm, OpndItins itins> {
1641   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1642               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1643               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1644            Sched<[itins.Sched]>;
1645   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1646               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1647               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1648            Sched<[itins.Sched.Folded]>;
1649 }
1650
1651 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1652                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1653                     PatFrag ld_frag, string asm, OpndItins itins,
1654                     bit Is2Addr = 1> {
1655   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1656               !if(Is2Addr,
1657                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1658                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1659               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1660               itins.rr>, Sched<[itins.Sched]>;
1661   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1662               (ins DstRC:$src1, x86memop:$src2),
1663               !if(Is2Addr,
1664                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1665                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1666               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1667               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1668 }
1669
1670 let Predicates = [UseAVX] in {
1671 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1672                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1673                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1674 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1675                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1676                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1677 }
1678 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1679                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1680 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1681                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1682
1683
1684 let isCodeGenOnly = 1 in {
1685   let Predicates = [UseAVX] in {
1686   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1687             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1688             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1689   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1690             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1691             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1692             VEX_W;
1693   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1694             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1695             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1696   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1697             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1698             SSE_CVT_Scalar, 0>, XD,
1699             VEX_4V, VEX_W;
1700   }
1701   let Constraints = "$src1 = $dst" in {
1702     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1703                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1704                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1705     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1706                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1707                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1708     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1709                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1710                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1711     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1712                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1713                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1714   }
1715 } // isCodeGenOnly = 1
1716
1717 /// SSE 1 Only
1718
1719 // Aliases for intrinsics
1720 let isCodeGenOnly = 1 in {
1721 let Predicates = [UseAVX] in {
1722 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1723                                     ssmem, sse_load_f32, "cvttss2si",
1724                                     SSE_CVT_SS2SI_32>, XS, VEX;
1725 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1726                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1727                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1728                                    XS, VEX, VEX_W;
1729 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1730                                     sdmem, sse_load_f64, "cvttsd2si",
1731                                     SSE_CVT_SD2SI>, XD, VEX;
1732 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1733                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1734                                   "cvttsd2si", SSE_CVT_SD2SI>,
1735                                   XD, VEX, VEX_W;
1736 }
1737 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1738                                     ssmem, sse_load_f32, "cvttss2si",
1739                                     SSE_CVT_SS2SI_32>, XS;
1740 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1741                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1742                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1743 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1744                                     sdmem, sse_load_f64, "cvttsd2si",
1745                                     SSE_CVT_SD2SI>, XD;
1746 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1747                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1748                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1749 } // isCodeGenOnly = 1
1750
1751 let Predicates = [UseAVX] in {
1752 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1753                                   ssmem, sse_load_f32, "cvtss2si",
1754                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1755 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1756                                   ssmem, sse_load_f32, "cvtss2si",
1757                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1758 }
1759 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1760                                ssmem, sse_load_f32, "cvtss2si",
1761                                SSE_CVT_SS2SI_32>, XS;
1762 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1763                                  ssmem, sse_load_f32, "cvtss2si",
1764                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1765
1766 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1767                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1768                                SSEPackedSingle, SSE_CVT_PS>,
1769                                PS, VEX, Requires<[HasAVX]>;
1770 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1771                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1772                                SSEPackedSingle, SSE_CVT_PS>,
1773                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1774
1775 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1776                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1777                             SSEPackedSingle, SSE_CVT_PS>,
1778                             PS, Requires<[UseSSE2]>;
1779
1780 let Predicates = [UseAVX] in {
1781 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1782                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1785 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1789 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1793 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1797 }
1798
1799 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1800                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1803 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1807 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1808                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1811 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1815
1816 /// SSE 2 Only
1817
1818 // Convert scalar double to scalar single
1819 let hasSideEffects = 0, Predicates = [UseAVX] in {
1820 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1821                        (ins FR64:$src1, FR64:$src2),
1822                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1823                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1824                       Sched<[WriteCvtF2F]>;
1825 let mayLoad = 1 in
1826 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1827                        (ins FR64:$src1, f64mem:$src2),
1828                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1829                       [], IIC_SSE_CVT_Scalar_RM>,
1830                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1831                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1832 }
1833
1834 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1835           Requires<[UseAVX]>;
1836
1837 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1838                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1839                       [(set FR32:$dst, (fround FR64:$src))],
1840                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1841 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1842                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1843                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1844                       IIC_SSE_CVT_Scalar_RM>,
1845                       XD,
1846                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1847
1848 let isCodeGenOnly = 1 in {
1849 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1850                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1851                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1852                        [(set VR128:$dst,
1853                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1854                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1855                        Sched<[WriteCvtF2F]>;
1856 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1857                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1858                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1859                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1860                                           VR128:$src1, sse_load_f64:$src2))],
1861                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1862                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1863
1864 let Constraints = "$src1 = $dst" in {
1865 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1866                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1867                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1868                        [(set VR128:$dst,
1869                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1870                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1871                        Sched<[WriteCvtF2F]>;
1872 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1873                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1874                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1875                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1876                                           VR128:$src1, sse_load_f64:$src2))],
1877                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1878                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1879 }
1880 } // isCodeGenOnly = 1
1881
1882 // Convert scalar single to scalar double
1883 // SSE2 instructions with XS prefix
1884 let hasSideEffects = 0, Predicates = [UseAVX] in {
1885 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1886                     (ins FR32:$src1, FR32:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [], IIC_SSE_CVT_Scalar_RR>,
1889                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1890                     Sched<[WriteCvtF2F]>;
1891 let mayLoad = 1 in
1892 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1893                     (ins FR32:$src1, f32mem:$src2),
1894                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1895                     [], IIC_SSE_CVT_Scalar_RM>,
1896                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1897                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1898 }
1899
1900 def : Pat<(f64 (fextend FR32:$src)),
1901     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1902 def : Pat<(fextend (loadf32 addr:$src)),
1903     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1904
1905 def : Pat<(extloadf32 addr:$src),
1906     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1907     Requires<[UseAVX, OptForSize]>;
1908 def : Pat<(extloadf32 addr:$src),
1909     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1910     Requires<[UseAVX, OptForSpeed]>;
1911
1912 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1913                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1914                    [(set FR64:$dst, (fextend FR32:$src))],
1915                    IIC_SSE_CVT_Scalar_RR>, XS,
1916                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1917 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1918                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1919                    [(set FR64:$dst, (extloadf32 addr:$src))],
1920                    IIC_SSE_CVT_Scalar_RM>, XS,
1921                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1922
1923 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1924 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1925 // combine.
1926 // Since these loads aren't folded into the fextend, we have to match it
1927 // explicitly here.
1928 def : Pat<(fextend (loadf32 addr:$src)),
1929           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1930 def : Pat<(extloadf32 addr:$src),
1931           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1932
1933 let isCodeGenOnly = 1 in {
1934 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1935                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1936                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1937                     [(set VR128:$dst,
1938                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1939                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1940                     Sched<[WriteCvtF2F]>;
1941 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1942                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1943                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1944                     [(set VR128:$dst,
1945                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1946                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1947                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1948 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1949 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1950                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1951                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1952                     [(set VR128:$dst,
1953                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1954                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1955                     Sched<[WriteCvtF2F]>;
1956 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1957                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1958                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1959                     [(set VR128:$dst,
1960                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1961                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1962                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1963 }
1964 } // isCodeGenOnly = 1
1965
1966 // Convert packed single/double fp to doubleword
1967 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1968                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1969                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1970                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1971 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1972                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1973                        [(set VR128:$dst,
1974                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1975                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1976 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1977                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1978                         [(set VR256:$dst,
1979                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1980                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1981 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1982                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1983                         [(set VR256:$dst,
1984                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1985                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1986 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1988                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1989                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1990 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1991                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1992                      [(set VR128:$dst,
1993                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1994                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1995
1996
1997 // Convert Packed Double FP to Packed DW Integers
1998 let Predicates = [HasAVX] in {
1999 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2000 // register, but the same isn't true when using memory operands instead.
2001 // Provide other assembly rr and rm forms to address this explicitly.
2002 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2003                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2004                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2005                        VEX, Sched<[WriteCvtF2I]>;
2006
2007 // XMM only
2008 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2009                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2010 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2011                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst,
2013                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2014                        Sched<[WriteCvtF2ILd]>;
2015
2016 // YMM only
2017 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2018                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2019                        [(set VR128:$dst,
2020                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2021                        Sched<[WriteCvtF2I]>;
2022 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2023                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2024                        [(set VR128:$dst,
2025                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2026                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2027 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2028                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2029 }
2030
2031 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2032                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2033                       [(set VR128:$dst,
2034                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2035                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2036 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2037                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2038                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2039                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2040
2041 // Convert with truncation packed single/double fp to doubleword
2042 // SSE2 packed instructions with XS prefix
2043 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2045                          [(set VR128:$dst,
2046                            (int_x86_sse2_cvttps2dq VR128:$src))],
2047                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2048 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2049                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2050                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2051                                             (loadv4f32 addr:$src)))],
2052                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2053 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2054                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2055                           [(set VR256:$dst,
2056                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2057                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2058 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2059                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2060                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2061                                              (loadv8f32 addr:$src)))],
2062                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2063                           Sched<[WriteCvtF2ILd]>;
2064
2065 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2066                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2067                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2068                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2069 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2070                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2071                        [(set VR128:$dst,
2072                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2073                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2074
2075 let Predicates = [HasAVX] in {
2076   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2077             (VCVTDQ2PSrr VR128:$src)>;
2078   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2079             (VCVTDQ2PSrm addr:$src)>;
2080
2081   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2082             (VCVTDQ2PSrr VR128:$src)>;
2083   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2084             (VCVTDQ2PSrm addr:$src)>;
2085
2086   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2087             (VCVTTPS2DQrr VR128:$src)>;
2088   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2089             (VCVTTPS2DQrm addr:$src)>;
2090
2091   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2092             (VCVTDQ2PSYrr VR256:$src)>;
2093   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2094             (VCVTDQ2PSYrm addr:$src)>;
2095
2096   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2097             (VCVTTPS2DQYrr VR256:$src)>;
2098   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2099             (VCVTTPS2DQYrm addr:$src)>;
2100 }
2101
2102 let Predicates = [UseSSE2] in {
2103   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2104             (CVTDQ2PSrr VR128:$src)>;
2105   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2106             (CVTDQ2PSrm addr:$src)>;
2107
2108   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2109             (CVTDQ2PSrr VR128:$src)>;
2110   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2111             (CVTDQ2PSrm addr:$src)>;
2112
2113   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2114             (CVTTPS2DQrr VR128:$src)>;
2115   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2116             (CVTTPS2DQrm addr:$src)>;
2117 }
2118
2119 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2120                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2121                         [(set VR128:$dst,
2122                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2123                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2124
2125 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2126 // register, but the same isn't true when using memory operands instead.
2127 // Provide other assembly rr and rm forms to address this explicitly.
2128
2129 // XMM only
2130 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2131                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2132 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2133                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2134                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2135                                             (loadv2f64 addr:$src)))],
2136                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2137
2138 // YMM only
2139 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2140                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2141                          [(set VR128:$dst,
2142                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2143                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2144 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2145                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2146                          [(set VR128:$dst,
2147                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2148                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2149 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2150                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2151
2152 let Predicates = [HasAVX] in {
2153   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2154             (VCVTTPD2DQYrr VR256:$src)>;
2155   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2156             (VCVTTPD2DQYrm addr:$src)>;
2157 } // Predicates = [HasAVX]
2158
2159 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2160                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2161                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2162                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2163 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2164                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2165                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2166                                         (memopv2f64 addr:$src)))],
2167                                         IIC_SSE_CVT_PD_RM>,
2168                       Sched<[WriteCvtF2ILd]>;
2169
2170 // Convert packed single to packed double
2171 let Predicates = [HasAVX] in {
2172                   // SSE2 instructions without OpSize prefix
2173 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2174                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2175                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2176                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2177 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2178                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2179                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2180                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2181 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2182                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2183                      [(set VR256:$dst,
2184                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2185                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2186 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2187                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2188                      [(set VR256:$dst,
2189                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2190                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2191 }
2192
2193 let Predicates = [UseSSE2] in {
2194 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2195                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2196                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2197                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2198 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2199                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2200                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2201                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2202 }
2203
2204 // Convert Packed DW Integers to Packed Double FP
2205 let Predicates = [HasAVX] in {
2206 let hasSideEffects = 0, mayLoad = 1 in
2207 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2208                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2209                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2210 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2211                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2212                      [(set VR128:$dst,
2213                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2214                    Sched<[WriteCvtI2F]>;
2215 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2216                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2217                      [(set VR256:$dst,
2218                        (int_x86_avx_cvtdq2_pd_256
2219                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2220                     Sched<[WriteCvtI2FLd]>;
2221 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2222                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2223                      [(set VR256:$dst,
2224                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2225                     Sched<[WriteCvtI2F]>;
2226 }
2227
2228 let hasSideEffects = 0, mayLoad = 1 in
2229 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2230                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2231                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2232 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2233                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2234                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2235                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2236
2237 // AVX 256-bit register conversion intrinsics
2238 let Predicates = [HasAVX] in {
2239   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2240             (VCVTDQ2PDYrr VR128:$src)>;
2241   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2242             (VCVTDQ2PDYrm addr:$src)>;
2243 } // Predicates = [HasAVX]
2244
2245 // Convert packed double to packed single
2246 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2247 // register, but the same isn't true when using memory operands instead.
2248 // Provide other assembly rr and rm forms to address this explicitly.
2249 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2250                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2251                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2252                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2253
2254 // XMM only
2255 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2256                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2257 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2258                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2259                         [(set VR128:$dst,
2260                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2261                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2262
2263 // YMM only
2264 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2265                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2266                         [(set VR128:$dst,
2267                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2268                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2269 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2270                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2271                         [(set VR128:$dst,
2272                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2273                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2274 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2275                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2276
2277 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2278                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2279                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2280                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2281 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2282                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2283                      [(set VR128:$dst,
2284                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2285                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2286
2287
2288 // AVX 256-bit register conversion intrinsics
2289 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2290 // whenever possible to avoid declaring two versions of each one.
2291 let Predicates = [HasAVX] in {
2292   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2293             (VCVTDQ2PSYrr VR256:$src)>;
2294   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2295             (VCVTDQ2PSYrm addr:$src)>;
2296
2297   // Match fround and fextend for 128/256-bit conversions
2298   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2299             (VCVTPD2PSrr VR128:$src)>;
2300   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2301             (VCVTPD2PSXrm addr:$src)>;
2302   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2303             (VCVTPD2PSYrr VR256:$src)>;
2304   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2305             (VCVTPD2PSYrm addr:$src)>;
2306
2307   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2308             (VCVTPS2PDrr VR128:$src)>;
2309   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2310             (VCVTPS2PDYrr VR128:$src)>;
2311   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2312             (VCVTPS2PDYrm addr:$src)>;
2313 }
2314
2315 let Predicates = [UseSSE2] in {
2316   // Match fround and fextend for 128 conversions
2317   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2318             (CVTPD2PSrr VR128:$src)>;
2319   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2320             (CVTPD2PSrm addr:$src)>;
2321
2322   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2323             (CVTPS2PDrr VR128:$src)>;
2324 }
2325
2326 //===----------------------------------------------------------------------===//
2327 // SSE 1 & 2 - Compare Instructions
2328 //===----------------------------------------------------------------------===//
2329
2330 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2331 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2332                             Operand CC, SDNode OpNode, ValueType VT,
2333                             PatFrag ld_frag, string asm, string asm_alt,
2334                             OpndItins itins, ImmLeaf immLeaf> {
2335   def rr : SIi8<0xC2, MRMSrcReg,
2336                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2337                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2338                 itins.rr>, Sched<[itins.Sched]>;
2339   def rm : SIi8<0xC2, MRMSrcMem,
2340                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2341                 [(set RC:$dst, (OpNode (VT RC:$src1),
2342                                          (ld_frag addr:$src2), immLeaf:$cc))],
2343                                          itins.rm>,
2344            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2345
2346   // Accept explicit immediate argument form instead of comparison code.
2347   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2348     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2349                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2350                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2351     let mayLoad = 1 in
2352     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2353                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2354                       IIC_SSE_ALU_F32S_RM>,
2355                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2356   }
2357 }
2358
2359 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2360                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2361                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2362                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2363 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2364                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2365                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2366                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2367                  XD, VEX_4V, VEX_LIG;
2368
2369 let Constraints = "$src1 = $dst" in {
2370   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2371                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2372                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2373                   i8immZExt3>, XS;
2374   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2375                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2376                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2377                   SSE_ALU_F64S, i8immZExt3>, XD;
2378 }
2379
2380 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2381                          Intrinsic Int, string asm, OpndItins itins,
2382                          ImmLeaf immLeaf> {
2383   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2384                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2385                         [(set VR128:$dst, (Int VR128:$src1,
2386                                                VR128:$src, immLeaf:$cc))],
2387                                                itins.rr>,
2388            Sched<[itins.Sched]>;
2389   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2390                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2391                         [(set VR128:$dst, (Int VR128:$src1,
2392                                                (load addr:$src), immLeaf:$cc))],
2393                                                itins.rm>,
2394            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2395 }
2396
2397 let isCodeGenOnly = 1 in {
2398   // Aliases to match intrinsics which expect XMM operand(s).
2399   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2400                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2401                        SSE_ALU_F32S, i8immZExt5>,
2402                        XS, VEX_4V;
2403   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2404                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2405                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2406                        XD, VEX_4V;
2407   let Constraints = "$src1 = $dst" in {
2408     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2409                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2410                          SSE_ALU_F32S, i8immZExt3>, XS;
2411     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2412                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2413                          SSE_ALU_F64S, i8immZExt3>,
2414                          XD;
2415 }
2416 }
2417
2418
2419 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2420 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2421                             ValueType vt, X86MemOperand x86memop,
2422                             PatFrag ld_frag, string OpcodeStr> {
2423   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2424                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2425                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2426                      IIC_SSE_COMIS_RR>,
2427           Sched<[WriteFAdd]>;
2428   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2429                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2430                      [(set EFLAGS, (OpNode (vt RC:$src1),
2431                                            (ld_frag addr:$src2)))],
2432                                            IIC_SSE_COMIS_RM>,
2433           Sched<[WriteFAddLd, ReadAfterLd]>;
2434 }
2435
2436 let Defs = [EFLAGS] in {
2437   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2438                                   "ucomiss">, PS, VEX, VEX_LIG;
2439   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2440                                   "ucomisd">, PD, VEX, VEX_LIG;
2441   let Pattern = []<dag> in {
2442     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2443                                     "comiss">, PS, VEX, VEX_LIG;
2444     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2445                                     "comisd">, PD, VEX, VEX_LIG;
2446   }
2447
2448   let isCodeGenOnly = 1 in {
2449     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2450                               load, "ucomiss">, PS, VEX;
2451     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2452                               load, "ucomisd">, PD, VEX;
2453
2454     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2455                               load, "comiss">, PS, VEX;
2456     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2457                               load, "comisd">, PD, VEX;
2458   }
2459   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2460                                   "ucomiss">, PS;
2461   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2462                                   "ucomisd">, PD;
2463
2464   let Pattern = []<dag> in {
2465     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2466                                     "comiss">, PS;
2467     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2468                                     "comisd">, PD;
2469   }
2470
2471   let isCodeGenOnly = 1 in {
2472     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2473                                 load, "ucomiss">, PS;
2474     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2475                                 load, "ucomisd">, PD;
2476
2477     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2478                                     "comiss">, PS;
2479     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2480                                     "comisd">, PD;
2481   }
2482 } // Defs = [EFLAGS]
2483
2484 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2485 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2486                             Operand CC, Intrinsic Int, string asm,
2487                             string asm_alt, Domain d, ImmLeaf immLeaf,
2488                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2489   let isCommutable = 1 in
2490   def rri : PIi8<0xC2, MRMSrcReg,
2491              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2492              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2493              itins.rr, d>,
2494             Sched<[WriteFAdd]>;
2495   def rmi : PIi8<0xC2, MRMSrcMem,
2496              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2497              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2498              itins.rm, d>,
2499             Sched<[WriteFAddLd, ReadAfterLd]>;
2500
2501   // Accept explicit immediate argument form instead of comparison code.
2502   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2503     def rri_alt : PIi8<0xC2, MRMSrcReg,
2504                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2505                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2506     let mayLoad = 1 in
2507     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2508                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2509                asm_alt, [], itins.rm, d>,
2510                Sched<[WriteFAddLd, ReadAfterLd]>;
2511   }
2512 }
2513
2514 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2515                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2516                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2517                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2518 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2519                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2520                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2521                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2522 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2523                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2525                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2526 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2527                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2528                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2529                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2530 let Constraints = "$src1 = $dst" in {
2531   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2532                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2533                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2534                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2535   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2536                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2537                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2538                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2539 }
2540
2541 let Predicates = [HasAVX] in {
2542 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2543           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2544 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2545           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2546 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2547           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2548 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2549           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2550
2551 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2552           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2553 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2554           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2555 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2556           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2557 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2558           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2559 }
2560
2561 let Predicates = [UseSSE1] in {
2562 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2563           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2564 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2565           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2566 }
2567
2568 let Predicates = [UseSSE2] in {
2569 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2570           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2571 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2572           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2573 }
2574
2575 //===----------------------------------------------------------------------===//
2576 // SSE 1 & 2 - Shuffle Instructions
2577 //===----------------------------------------------------------------------===//
2578
2579 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2580 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2581                          ValueType vt, string asm, PatFrag mem_frag,
2582                          Domain d> {
2583   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2584                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2585                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2586                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2587             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2588   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2589                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2590                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2591                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2592             Sched<[WriteFShuffle]>;
2593 }
2594
2595 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2596            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2597            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2598 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2599            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2600            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2601 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2602            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2603            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2604 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2605            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2606            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2607
2608 let Constraints = "$src1 = $dst" in {
2609   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2610                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2611                     memopv4f32, SSEPackedSingle>, PS;
2612   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2613                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2614                     memopv2f64, SSEPackedDouble>, PD;
2615 }
2616
2617 let Predicates = [HasAVX] in {
2618   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2619                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2620             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2621   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2622             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2623
2624   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2625                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2626             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2627   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2628             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2629
2630   // 256-bit patterns
2631   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2632             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2633   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2634                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2635             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2636
2637   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2638             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2639   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2640                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2641             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2642 }
2643
2644 let Predicates = [UseSSE1] in {
2645   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2646                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2647             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2648   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2649             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2650 }
2651
2652 let Predicates = [UseSSE2] in {
2653   // Generic SHUFPD patterns
2654   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2655                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2656             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2657   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2658             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2659 }
2660
2661 //===----------------------------------------------------------------------===//
2662 // SSE 1 & 2 - Unpack FP Instructions
2663 //===----------------------------------------------------------------------===//
2664
2665 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2666 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2667                                    PatFrag mem_frag, RegisterClass RC,
2668                                    X86MemOperand x86memop, string asm,
2669                                    Domain d> {
2670     def rr : PI<opc, MRMSrcReg,
2671                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2672                 asm, [(set RC:$dst,
2673                            (vt (OpNode RC:$src1, RC:$src2)))],
2674                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2675     def rm : PI<opc, MRMSrcMem,
2676                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2677                 asm, [(set RC:$dst,
2678                            (vt (OpNode RC:$src1,
2679                                        (mem_frag addr:$src2))))],
2680                                        IIC_SSE_UNPCK, d>,
2681              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2682 }
2683
2684 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2685       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2686                      SSEPackedSingle>, PS, VEX_4V;
2687 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2688       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2689                      SSEPackedDouble>, PD, VEX_4V;
2690 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2691       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2692                      SSEPackedSingle>, PS, VEX_4V;
2693 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2694       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2695                      SSEPackedDouble>, PD, VEX_4V;
2696
2697 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2698       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2699                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2700 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2701       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2702                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2703 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2704       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2706 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2707       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2708                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2709
2710 let Constraints = "$src1 = $dst" in {
2711   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2712         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2713                        SSEPackedSingle>, PS;
2714   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2715         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2716                        SSEPackedDouble>, PD;
2717   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2718         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2719                        SSEPackedSingle>, PS;
2720   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2721         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2722                        SSEPackedDouble>, PD;
2723 } // Constraints = "$src1 = $dst"
2724
2725 let Predicates = [HasAVX1Only] in {
2726   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2727             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2728   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2729             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2730   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2731             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2732   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2733             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2734
2735   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2736             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2737   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2738             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2739   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2740             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2741   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2742             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2743 }
2744
2745 //===----------------------------------------------------------------------===//
2746 // SSE 1 & 2 - Extract Floating-Point Sign mask
2747 //===----------------------------------------------------------------------===//
2748
2749 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2750 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2751                                 Domain d> {
2752   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2753               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2754               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2755               Sched<[WriteVecLogic]>;
2756 }
2757
2758 let Predicates = [HasAVX] in {
2759   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2760                                         "movmskps", SSEPackedSingle>, PS, VEX;
2761   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2762                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2763   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2764                                         "movmskps", SSEPackedSingle>, PS,
2765                                         VEX, VEX_L;
2766   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2767                                         "movmskpd", SSEPackedDouble>, PD,
2768                                         VEX, VEX_L;
2769
2770   def : Pat<(i32 (X86fgetsign FR32:$src)),
2771             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2772   def : Pat<(i64 (X86fgetsign FR32:$src)),
2773             (SUBREG_TO_REG (i64 0),
2774              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2775   def : Pat<(i32 (X86fgetsign FR64:$src)),
2776             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2777   def : Pat<(i64 (X86fgetsign FR64:$src)),
2778             (SUBREG_TO_REG (i64 0),
2779              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2780 }
2781
2782 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2783                                      SSEPackedSingle>, PS;
2784 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2785                                      SSEPackedDouble>, PD;
2786
2787 def : Pat<(i32 (X86fgetsign FR32:$src)),
2788           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2789       Requires<[UseSSE1]>;
2790 def : Pat<(i64 (X86fgetsign FR32:$src)),
2791           (SUBREG_TO_REG (i64 0),
2792            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2793       Requires<[UseSSE1]>;
2794 def : Pat<(i32 (X86fgetsign FR64:$src)),
2795           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2796       Requires<[UseSSE2]>;
2797 def : Pat<(i64 (X86fgetsign FR64:$src)),
2798           (SUBREG_TO_REG (i64 0),
2799            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2800       Requires<[UseSSE2]>;
2801
2802 //===---------------------------------------------------------------------===//
2803 // SSE2 - Packed Integer Logical Instructions
2804 //===---------------------------------------------------------------------===//
2805
2806 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2807
2808 /// PDI_binop_rm - Simple SSE2 binary operator.
2809 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2810                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2811                         X86MemOperand x86memop, OpndItins itins,
2812                         bit IsCommutable, bit Is2Addr> {
2813   let isCommutable = IsCommutable in
2814   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2815        (ins RC:$src1, RC:$src2),
2816        !if(Is2Addr,
2817            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2818            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2819        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2820        Sched<[itins.Sched]>;
2821   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2822        (ins RC:$src1, x86memop:$src2),
2823        !if(Is2Addr,
2824            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2825            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2826        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2827                                      (bitconvert (memop_frag addr:$src2)))))],
2828                                      itins.rm>,
2829        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2830 }
2831 } // ExeDomain = SSEPackedInt
2832
2833 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2834                          ValueType OpVT128, ValueType OpVT256,
2835                          OpndItins itins, bit IsCommutable = 0> {
2836 let Predicates = [HasAVX, NoVLX] in
2837   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2838                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2839
2840 let Constraints = "$src1 = $dst" in
2841   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2842                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2843
2844 let Predicates = [HasAVX2, NoVLX] in
2845   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2846                                OpVT256, VR256, loadv4i64, i256mem, itins,
2847                                IsCommutable, 0>, VEX_4V, VEX_L;
2848 }
2849
2850 // These are ordered here for pattern ordering requirements with the fp versions
2851
2852 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2853                            SSE_VEC_BIT_ITINS_P, 1>;
2854 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2855                            SSE_VEC_BIT_ITINS_P, 1>;
2856 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2857                            SSE_VEC_BIT_ITINS_P, 1>;
2858 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2859                            SSE_VEC_BIT_ITINS_P, 0>;
2860
2861 //===----------------------------------------------------------------------===//
2862 // SSE 1 & 2 - Logical Instructions
2863 //===----------------------------------------------------------------------===//
2864
2865 // Multiclass for scalars using the X86 logical operation aliases for FP.
2866 multiclass sse12_fp_packed_scalar_logical_alias<
2867     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2868   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2869                 FR32, f32, f128mem, loadf32_128, SSEPackedSingle, itins, 0>,
2870                 PS, VEX_4V;
2871
2872   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2873                 FR64, f64, f128mem, loadf64_128, SSEPackedDouble, itins, 0>,
2874                 PD, VEX_4V;
2875
2876   let Constraints = "$src1 = $dst" in {
2877     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2878                 f32, f128mem, memopfsf32_128, SSEPackedSingle, itins>, PS;
2879
2880     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2881                 f64, f128mem, memopfsf64_128, SSEPackedDouble, itins>, PD;
2882   }
2883 }
2884
2885 let isCodeGenOnly = 1 in {
2886   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2887                 SSE_BIT_ITINS_P>;
2888   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2889                 SSE_BIT_ITINS_P>;
2890   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2891                 SSE_BIT_ITINS_P>;
2892
2893   let isCommutable = 0 in
2894     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2895                   SSE_BIT_ITINS_P>;
2896 }
2897
2898 // Multiclass for vectors using the X86 logical operation aliases for FP.
2899 multiclass sse12_fp_packed_vector_logical_alias<
2900     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2901   let Predicates = [HasAVX, NoVLX] in {
2902   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2903               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2904               PS, VEX_4V;
2905
2906   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2907         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2908         PD, VEX_4V;
2909   }
2910
2911   let Constraints = "$src1 = $dst" in {
2912     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2913                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2914                 PS;
2915
2916     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2917                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2918                 PD;
2919   }
2920 }
2921
2922 let isCodeGenOnly = 1 in {
2923   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2924                 SSE_BIT_ITINS_P>;
2925   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2926                 SSE_BIT_ITINS_P>;
2927   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2928                 SSE_BIT_ITINS_P>;
2929
2930   let isCommutable = 0 in
2931     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2932                   SSE_BIT_ITINS_P>;
2933 }
2934
2935 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2936 ///
2937 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2938                                    SDNode OpNode> {
2939   let Predicates = [HasAVX, NoVLX] in {
2940   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2941         !strconcat(OpcodeStr, "ps"), f256mem,
2942         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2943         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2944                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2945
2946   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2947         !strconcat(OpcodeStr, "pd"), f256mem,
2948         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2949                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2950         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2951                                   (loadv4i64 addr:$src2)))], 0>,
2952                                   PD, VEX_4V, VEX_L;
2953
2954   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2955   // are all promoted to v2i64, and the patterns are covered by the int
2956   // version. This is needed in SSE only, because v2i64 isn't supported on
2957   // SSE1, but only on SSE2.
2958   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2959        !strconcat(OpcodeStr, "ps"), f128mem, [],
2960        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2961                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2962
2963   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2964        !strconcat(OpcodeStr, "pd"), f128mem,
2965        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2966                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2967        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2968                                  (loadv2i64 addr:$src2)))], 0>,
2969                                                  PD, VEX_4V;
2970   }
2971
2972   let Constraints = "$src1 = $dst" in {
2973     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2974          !strconcat(OpcodeStr, "ps"), f128mem,
2975          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2976          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2977                                    (memopv2i64 addr:$src2)))]>, PS;
2978
2979     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2980          !strconcat(OpcodeStr, "pd"), f128mem,
2981          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2982                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2983          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2984                                    (memopv2i64 addr:$src2)))]>, PD;
2985   }
2986 }
2987
2988 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2989 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2990 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2991 let isCommutable = 0 in
2992   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2993
2994 // AVX1 requires type coercions in order to fold loads directly into logical
2995 // operations.
2996 let Predicates = [HasAVX1Only] in {
2997   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2998             (VANDPSYrm VR256:$src1, addr:$src2)>;
2999   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3000             (VORPSYrm VR256:$src1, addr:$src2)>;
3001   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3002             (VXORPSYrm VR256:$src1, addr:$src2)>;
3003   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3004             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3005 }
3006
3007 //===----------------------------------------------------------------------===//
3008 // SSE 1 & 2 - Arithmetic Instructions
3009 //===----------------------------------------------------------------------===//
3010
3011 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3012 /// vector forms.
3013 ///
3014 /// In addition, we also have a special variant of the scalar form here to
3015 /// represent the associated intrinsic operation.  This form is unlike the
3016 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3017 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3018 ///
3019 /// These three forms can each be reg+reg or reg+mem.
3020 ///
3021
3022 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3023 /// classes below
3024 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3025                                   SDNode OpNode, SizeItins itins> {
3026   let Predicates = [HasAVX, NoVLX] in {
3027   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3028                                VR128, v4f32, f128mem, loadv4f32,
3029                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3030   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3031                                VR128, v2f64, f128mem, loadv2f64,
3032                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3033
3034   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3035                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3036                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3037   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3038                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3039                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3040   }
3041
3042   let Constraints = "$src1 = $dst" in {
3043     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3044                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3045                               itins.s>, PS;
3046     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3047                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3048                               itins.d>, PD;
3049   }
3050 }
3051
3052 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3053                                   SizeItins itins> {
3054   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3055                          OpNode, FR32, f32mem, SSEPackedSingle, itins.s, 0>,
3056                          XS, VEX_4V, VEX_LIG;
3057   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3058                          OpNode, FR64, f64mem, SSEPackedDouble, itins.d, 0>,
3059                          XD, VEX_4V, VEX_LIG;
3060
3061   let Constraints = "$src1 = $dst" in {
3062     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3063                               OpNode, FR32, f32mem, SSEPackedSingle,
3064                               itins.s>, XS;
3065     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3066                               OpNode, FR64, f64mem, SSEPackedDouble,
3067                               itins.d>, XD;
3068   }
3069 }
3070
3071 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3072                                       SizeItins itins> {
3073   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3074                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3075                    SSEPackedSingle, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3076   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3077                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3078                    SSEPackedDouble, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3079
3080   let Constraints = "$src1 = $dst" in {
3081     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3082                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3083                    SSEPackedSingle, itins.s>, XS;
3084     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3085                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3086                    SSEPackedDouble, itins.d>, XD;
3087   }
3088 }
3089
3090 // Binary Arithmetic instructions
3091 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3092            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3093            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3094 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3095            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3096            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3097 let isCommutable = 0 in {
3098   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3099              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3100              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3101   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3102              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3103              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3104   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3105              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3106              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3107   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3108              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3109              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3110 }
3111
3112 let isCodeGenOnly = 1 in {
3113   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3114              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3115   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3116              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3117 }
3118
3119 // Patterns used to select SSE scalar fp arithmetic instructions from
3120 // either:
3121 //
3122 // (1) a scalar fp operation followed by a blend
3123 //
3124 // The effect is that the backend no longer emits unnecessary vector
3125 // insert instructions immediately after SSE scalar fp instructions
3126 // like addss or mulss.
3127 //
3128 // For example, given the following code:
3129 //   __m128 foo(__m128 A, __m128 B) {
3130 //     A[0] += B[0];
3131 //     return A;
3132 //   }
3133 //
3134 // Previously we generated:
3135 //   addss %xmm0, %xmm1
3136 //   movss %xmm1, %xmm0
3137 //
3138 // We now generate:
3139 //   addss %xmm1, %xmm0
3140 //
3141 // (2) a vector packed single/double fp operation followed by a vector insert
3142 //
3143 // The effect is that the backend converts the packed fp instruction
3144 // followed by a vector insert into a single SSE scalar fp instruction.
3145 //
3146 // For example, given the following code:
3147 //   __m128 foo(__m128 A, __m128 B) {
3148 //     __m128 C = A + B;
3149 //     return (__m128) {c[0], a[1], a[2], a[3]};
3150 //   }
3151 //
3152 // Previously we generated:
3153 //   addps %xmm0, %xmm1
3154 //   movss %xmm1, %xmm0
3155 //
3156 // We now generate:
3157 //   addss %xmm1, %xmm0
3158
3159 // TODO: Some canonicalization in lowering would simplify the number of
3160 // patterns we have to try to match.
3161 multiclass scalar_math_f32_patterns<SDNode Op, string OpcPrefix> {
3162   let Predicates = [UseSSE1] in {
3163     // extracted scalar math op with insert via movss
3164     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3165           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3166           FR32:$src))))),
3167       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3168           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3169
3170     // vector math op with insert via movss
3171     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3172           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3173       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3174   }
3175
3176   // With SSE 4.1, blendi is preferred to movsd, so match that too.
3177   let Predicates = [UseSSE41] in {
3178     // extracted scalar math op with insert via blend
3179     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3180           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3181           FR32:$src))), (i8 1))),
3182       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3183           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3184
3185     // vector math op with insert via blend
3186     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3187           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3188       (!cast<I>(OpcPrefix#SSrr_Int)v4f32:$dst, v4f32:$src)>;
3189
3190   }
3191
3192   // Repeat everything for AVX, except for the movss + scalar combo...
3193   // because that one shouldn't occur with AVX codegen?
3194   let Predicates = [HasAVX] in {
3195     // extracted scalar math op with insert via blend
3196     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3197           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3198           FR32:$src))), (i8 1))),
3199       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3200           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3201
3202     // vector math op with insert via movss
3203     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3204           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3205       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3206
3207     // vector math op with insert via blend
3208     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3209           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3210       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3211   }
3212 }
3213
3214 defm : scalar_math_f32_patterns<fadd, "ADD">;
3215 defm : scalar_math_f32_patterns<fsub, "SUB">;
3216 defm : scalar_math_f32_patterns<fmul, "MUL">;
3217 defm : scalar_math_f32_patterns<fdiv, "DIV">;
3218
3219 multiclass scalar_math_f64_patterns<SDNode Op, string OpcPrefix> {
3220   let Predicates = [UseSSE2] in {
3221     // extracted scalar math op with insert via movsd
3222     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3223           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3224           FR64:$src))))),
3225       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3226           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3227
3228     // vector math op with insert via movsd
3229     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3230           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3231       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3232   }
3233
3234   // With SSE 4.1, blendi is preferred to movsd, so match those too.
3235   let Predicates = [UseSSE41] in {
3236     // extracted scalar math op with insert via blend
3237     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3238           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3239           FR64:$src))), (i8 1))),
3240       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3241           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3242
3243     // vector math op with insert via blend
3244     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3245           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3246       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3247   }
3248
3249   // Repeat everything for AVX.
3250   let Predicates = [HasAVX] in {
3251     // extracted scalar math op with insert via movsd
3252     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3253           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3254           FR64:$src))))),
3255       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3256           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3257
3258     // extracted scalar math op with insert via blend
3259     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3260           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3261           FR64:$src))), (i8 1))),
3262       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3263           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3264
3265     // vector math op with insert via movsd
3266     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3267           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3268       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3269
3270     // vector math op with insert via blend
3271     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3272           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3273       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3274   }
3275 }
3276
3277 defm : scalar_math_f64_patterns<fadd, "ADD">;
3278 defm : scalar_math_f64_patterns<fsub, "SUB">;
3279 defm : scalar_math_f64_patterns<fmul, "MUL">;
3280 defm : scalar_math_f64_patterns<fdiv, "DIV">;
3281
3282
3283 /// Unop Arithmetic
3284 /// In addition, we also have a special variant of the scalar form here to
3285 /// represent the associated intrinsic operation.  This form is unlike the
3286 /// plain scalar form, in that it takes an entire vector (instead of a
3287 /// scalar) and leaves the top elements undefined.
3288 ///
3289 /// And, we have a special variant form for a full-vector intrinsic form.
3290
3291 let Sched = WriteFSqrt in {
3292 def SSE_SQRTPS : OpndItins<
3293   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3294 >;
3295
3296 def SSE_SQRTSS : OpndItins<
3297   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3298 >;
3299
3300 def SSE_SQRTPD : OpndItins<
3301   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3302 >;
3303
3304 def SSE_SQRTSD : OpndItins<
3305   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3306 >;
3307 }
3308
3309 let Sched = WriteFRsqrt in {
3310 def SSE_RSQRTPS : OpndItins<
3311   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3312 >;
3313
3314 def SSE_RSQRTSS : OpndItins<
3315   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3316 >;
3317 }
3318
3319 let Sched = WriteFRcp in {
3320 def SSE_RCPP : OpndItins<
3321   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3322 >;
3323
3324 def SSE_RCPS : OpndItins<
3325   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3326 >;
3327 }
3328
3329 /// sse_fp_unop_s - SSE1 unops in scalar form
3330 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3331 /// the HW instructions are 2 operand / destructive.
3332 multiclass sse_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3333                           ValueType vt, ValueType ScalarVT,
3334                           X86MemOperand x86memop, Operand vec_memop,
3335                           ComplexPattern mem_cpat, Intrinsic Intr,
3336                           SDNode OpNode, Domain d, OpndItins itins,
3337                           Predicate target, string Suffix> {
3338   let hasSideEffects = 0 in {
3339   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1),
3340               !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3341             [(set RC:$dst, (OpNode RC:$src1))], itins.rr, d>, Sched<[itins.Sched]>,
3342             Requires<[target]>;
3343   let mayLoad = 1 in
3344   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1),
3345             !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3346             [(set RC:$dst, (OpNode (load addr:$src1)))], itins.rm, d>,
3347             Sched<[itins.Sched.Folded, ReadAfterLd]>,
3348             Requires<[target, OptForSize]>;
3349
3350   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3351   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3352               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3353             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3354   let mayLoad = 1 in
3355   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, vec_memop:$src2),
3356               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3357             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3358   }
3359   }
3360
3361   let Predicates = [target] in {
3362   def : Pat<(vt (OpNode mem_cpat:$src)),
3363             (vt (COPY_TO_REGCLASS (vt (!cast<Instruction>(NAME#Suffix##m_Int)
3364                  (vt (IMPLICIT_DEF)), mem_cpat:$src)), RC))>;
3365   // These are unary operations, but they are modeled as having 2 source operands
3366   // because the high elements of the destination are unchanged in SSE.
3367   def : Pat<(Intr VR128:$src),
3368             (!cast<Instruction>(NAME#Suffix##r_Int) VR128:$src, VR128:$src)>;
3369   def : Pat<(Intr (load addr:$src)),
3370             (vt (COPY_TO_REGCLASS(!cast<Instruction>(NAME#Suffix##m)
3371                                       addr:$src), VR128))>;
3372   def : Pat<(Intr mem_cpat:$src),
3373              (!cast<Instruction>(NAME#Suffix##m_Int)
3374                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3375   }
3376 }
3377
3378 multiclass avx_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3379                           ValueType vt, ValueType ScalarVT,
3380                           X86MemOperand x86memop, Operand vec_memop,
3381                           ComplexPattern mem_cpat,
3382                           Intrinsic Intr, SDNode OpNode, Domain d,
3383                           OpndItins itins, Predicate target, string Suffix> {
3384   let hasSideEffects = 0 in {
3385   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3386             !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3387             [], itins.rr, d>, Sched<[itins.Sched]>;
3388   let mayLoad = 1 in
3389   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3390              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3391             [], itins.rm, d>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3392   let isCodeGenOnly = 1 in {
3393   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst),
3394                 (ins VR128:$src1, VR128:$src2),
3395              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3396              []>, Sched<[itins.Sched.Folded]>;
3397   let mayLoad = 1 in
3398   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst),
3399                 (ins VR128:$src1, vec_memop:$src2),
3400              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3401              []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3402   }
3403   }
3404
3405   let Predicates = [target] in {
3406    def : Pat<(OpNode RC:$src),  (!cast<Instruction>("V"#NAME#Suffix##r)
3407                                 (ScalarVT (IMPLICIT_DEF)), RC:$src)>;
3408
3409    def : Pat<(vt (OpNode mem_cpat:$src)),
3410              (!cast<Instruction>("V"#NAME#Suffix##m_Int) (vt (IMPLICIT_DEF)),
3411                                   mem_cpat:$src)>;
3412
3413    def : Pat<(Intr VR128:$src),
3414              (vt (COPY_TO_REGCLASS(
3415              !cast<Instruction>("V"#NAME#Suffix##r) (ScalarVT (IMPLICIT_DEF)),
3416                     (ScalarVT (COPY_TO_REGCLASS VR128:$src, RC))), VR128))>;
3417
3418    def : Pat<(Intr mem_cpat:$src),
3419              (!cast<Instruction>("V"#NAME#Suffix##m_Int)
3420                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3421   }
3422   let Predicates = [target, OptForSize] in
3423   def : Pat<(ScalarVT (OpNode (load addr:$src))),
3424             (!cast<Instruction>("V"#NAME#Suffix##m) (ScalarVT (IMPLICIT_DEF)),
3425              addr:$src)>;
3426 }
3427
3428 /// sse1_fp_unop_p - SSE1 unops in packed form.
3429 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3430                           OpndItins itins> {
3431 let Predicates = [HasAVX] in {
3432   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3433                        !strconcat("v", OpcodeStr,
3434                                   "ps\t{$src, $dst|$dst, $src}"),
3435                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3436                        itins.rr>, VEX, Sched<[itins.Sched]>;
3437   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3438                        !strconcat("v", OpcodeStr,
3439                                   "ps\t{$src, $dst|$dst, $src}"),
3440                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3441                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3442   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3443                         !strconcat("v", OpcodeStr,
3444                                    "ps\t{$src, $dst|$dst, $src}"),
3445                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3446                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3447   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3448                         !strconcat("v", OpcodeStr,
3449                                    "ps\t{$src, $dst|$dst, $src}"),
3450                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3451                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3452 }
3453
3454   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3455                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3456                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3457             Sched<[itins.Sched]>;
3458   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3459                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3460                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3461             Sched<[itins.Sched.Folded]>;
3462 }
3463
3464 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3465 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3466                           SDNode OpNode, OpndItins itins> {
3467 let Predicates = [HasAVX] in {
3468   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3469                        !strconcat("v", OpcodeStr,
3470                                   "pd\t{$src, $dst|$dst, $src}"),
3471                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3472                        itins.rr>, VEX, Sched<[itins.Sched]>;
3473   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3474                        !strconcat("v", OpcodeStr,
3475                                   "pd\t{$src, $dst|$dst, $src}"),
3476                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3477                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3478   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3479                         !strconcat("v", OpcodeStr,
3480                                    "pd\t{$src, $dst|$dst, $src}"),
3481                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3482                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3483   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3484                         !strconcat("v", OpcodeStr,
3485                                    "pd\t{$src, $dst|$dst, $src}"),
3486                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3487                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3488 }
3489
3490   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3491               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3492               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3493             Sched<[itins.Sched]>;
3494   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3495                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3496                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3497             Sched<[itins.Sched.Folded]>;
3498 }
3499
3500 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3501                           OpndItins itins> {
3502   defm SS        :  sse_fp_unop_s<opc, OpcodeStr##ss, FR32, v4f32, f32, f32mem,
3503                       ssmem, sse_load_f32,
3504                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3505                       SSEPackedSingle, itins, UseSSE1, "SS">, XS;
3506   defm V#NAME#SS  : avx_fp_unop_s<opc, "v"#OpcodeStr##ss, FR32, v4f32, f32,
3507                       f32mem, ssmem, sse_load_f32,
3508                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3509                       SSEPackedSingle, itins, UseAVX, "SS">, XS, VEX_4V, VEX_LIG;
3510 }
3511
3512 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3513                           OpndItins itins> {
3514   defm SD         : sse_fp_unop_s<opc, OpcodeStr##sd, FR64, v2f64, f64, f64mem,
3515                          sdmem, sse_load_f64,
3516                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3517                          OpNode, SSEPackedDouble, itins, UseSSE2, "SD">, XD;
3518   defm V#NAME#SD  : avx_fp_unop_s<opc, "v"#OpcodeStr##sd, FR64, v2f64, f64,
3519                          f64mem, sdmem, sse_load_f64,
3520                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3521                          OpNode, SSEPackedDouble, itins, UseAVX, "SD">,
3522                          XD, VEX_4V, VEX_LIG;
3523 }
3524
3525 // Square root.
3526 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3527              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3528              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3529              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3530
3531 // Reciprocal approximations. Note that these typically require refinement
3532 // in order to obtain suitable precision.
3533 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3534              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>;
3535 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3536              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>;
3537
3538 // There is no f64 version of the reciprocal approximation instructions.
3539
3540 // TODO: We should add *scalar* op patterns for these just like we have for
3541 // the binops above. If the binop and unop patterns could all be unified
3542 // that would be even better.
3543
3544 multiclass scalar_unary_math_patterns<Intrinsic Intr, string OpcPrefix,
3545                                       SDNode Move, ValueType VT,
3546                                       Predicate BasePredicate> {
3547   let Predicates = [BasePredicate] in {
3548     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3549               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3550   }
3551
3552   // With SSE 4.1, blendi is preferred to movs*, so match that too.
3553   let Predicates = [UseSSE41] in {
3554     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3555               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3556   }
3557
3558   // Repeat for AVX versions of the instructions.
3559   let Predicates = [HasAVX] in {
3560     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3561               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3562
3563     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3564               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3565   }
3566 }
3567
3568 defm : scalar_unary_math_patterns<int_x86_sse_rcp_ss, "RCPSS", X86Movss,
3569                                   v4f32, UseSSE1>;
3570 defm : scalar_unary_math_patterns<int_x86_sse_rsqrt_ss, "RSQRTSS", X86Movss,
3571                                   v4f32, UseSSE1>;
3572 defm : scalar_unary_math_patterns<int_x86_sse_sqrt_ss, "SQRTSS", X86Movss,
3573                                   v4f32, UseSSE1>;
3574 defm : scalar_unary_math_patterns<int_x86_sse2_sqrt_sd, "SQRTSD", X86Movsd,
3575                                   v2f64, UseSSE2>;
3576
3577
3578 //===----------------------------------------------------------------------===//
3579 // SSE 1 & 2 - Non-temporal stores
3580 //===----------------------------------------------------------------------===//
3581
3582 let AddedComplexity = 400 in { // Prefer non-temporal versions
3583 let SchedRW = [WriteStore] in {
3584 let Predicates = [HasAVX, NoVLX] in {
3585 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3586                      (ins f128mem:$dst, VR128:$src),
3587                      "movntps\t{$src, $dst|$dst, $src}",
3588                      [(alignednontemporalstore (v4f32 VR128:$src),
3589                                                addr:$dst)],
3590                                                IIC_SSE_MOVNT>, VEX;
3591 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3592                      (ins f128mem:$dst, VR128:$src),
3593                      "movntpd\t{$src, $dst|$dst, $src}",
3594                      [(alignednontemporalstore (v2f64 VR128:$src),
3595                                                addr:$dst)],
3596                                                IIC_SSE_MOVNT>, VEX;
3597
3598 let ExeDomain = SSEPackedInt in
3599 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3600                          (ins f128mem:$dst, VR128:$src),
3601                          "movntdq\t{$src, $dst|$dst, $src}",
3602                          [(alignednontemporalstore (v2i64 VR128:$src),
3603                                                    addr:$dst)],
3604                                                    IIC_SSE_MOVNT>, VEX;
3605
3606 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3607                      (ins f256mem:$dst, VR256:$src),
3608                      "movntps\t{$src, $dst|$dst, $src}",
3609                      [(alignednontemporalstore (v8f32 VR256:$src),
3610                                                addr:$dst)],
3611                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3612 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3613                      (ins f256mem:$dst, VR256:$src),
3614                      "movntpd\t{$src, $dst|$dst, $src}",
3615                      [(alignednontemporalstore (v4f64 VR256:$src),
3616                                                addr:$dst)],
3617                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3618 let ExeDomain = SSEPackedInt in
3619 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3620                     (ins f256mem:$dst, VR256:$src),
3621                     "movntdq\t{$src, $dst|$dst, $src}",
3622                     [(alignednontemporalstore (v4i64 VR256:$src),
3623                                               addr:$dst)],
3624                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3625 }
3626
3627 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3628                     "movntps\t{$src, $dst|$dst, $src}",
3629                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3630                     IIC_SSE_MOVNT>;
3631 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3632                     "movntpd\t{$src, $dst|$dst, $src}",
3633                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3634                     IIC_SSE_MOVNT>;
3635
3636 let ExeDomain = SSEPackedInt in
3637 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3638                     "movntdq\t{$src, $dst|$dst, $src}",
3639                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3640                     IIC_SSE_MOVNT>;
3641
3642 // There is no AVX form for instructions below this point
3643 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3644                  "movnti{l}\t{$src, $dst|$dst, $src}",
3645                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3646                  IIC_SSE_MOVNT>,
3647                PS, Requires<[HasSSE2]>;
3648 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3649                      "movnti{q}\t{$src, $dst|$dst, $src}",
3650                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3651                      IIC_SSE_MOVNT>,
3652                   PS, Requires<[HasSSE2]>;
3653 } // SchedRW = [WriteStore]
3654
3655 let Predicates = [HasAVX2, NoVLX] in {
3656   def : Pat<(alignednontemporalstore (v8i32 VR256:$src), addr:$dst),
3657             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3658   def : Pat<(alignednontemporalstore (v16i16 VR256:$src), addr:$dst),
3659             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3660   def : Pat<(alignednontemporalstore (v32i8 VR256:$src), addr:$dst),
3661             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3662 }
3663
3664 let Predicates = [HasAVX, NoVLX] in {
3665   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3666             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3667   def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3668             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3669   def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3670             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3671 }
3672
3673 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3674           (MOVNTDQmr addr:$dst, VR128:$src)>;
3675 def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3676           (MOVNTDQmr addr:$dst, VR128:$src)>;
3677 def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3678           (MOVNTDQmr addr:$dst, VR128:$src)>;
3679
3680 } // AddedComplexity
3681
3682 //===----------------------------------------------------------------------===//
3683 // SSE 1 & 2 - Prefetch and memory fence
3684 //===----------------------------------------------------------------------===//
3685
3686 // Prefetch intrinsic.
3687 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3688 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3689     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3690     IIC_SSE_PREFETCH>, TB;
3691 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3692     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3693     IIC_SSE_PREFETCH>, TB;
3694 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3695     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3696     IIC_SSE_PREFETCH>, TB;
3697 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3698     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3699     IIC_SSE_PREFETCH>, TB;
3700 }
3701
3702 // FIXME: How should flush instruction be modeled?
3703 let SchedRW = [WriteLoad] in {
3704 // Flush cache
3705 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3706                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3707                IIC_SSE_PREFETCH>, PS, Requires<[HasSSE2]>;
3708 }
3709
3710 let SchedRW = [WriteNop] in {
3711 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3712 // was introduced with SSE2, it's backward compatible.
3713 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3714               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3715               OBXS, Requires<[HasSSE2]>;
3716 }
3717
3718 let SchedRW = [WriteFence] in {
3719 // Load, store, and memory fence
3720 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3721                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3722                PS, Requires<[HasSSE1]>;
3723 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3724                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3725                TB, Requires<[HasSSE2]>;
3726 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3727                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3728                TB, Requires<[HasSSE2]>;
3729 } // SchedRW
3730
3731 def : Pat<(X86SFence), (SFENCE)>;
3732 def : Pat<(X86LFence), (LFENCE)>;
3733 def : Pat<(X86MFence), (MFENCE)>;
3734
3735 //===----------------------------------------------------------------------===//
3736 // SSE 1 & 2 - Load/Store XCSR register
3737 //===----------------------------------------------------------------------===//
3738
3739 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3740                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3741                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3742 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3743                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3744                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3745
3746 let Predicates = [UseSSE1] in {
3747 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3748                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3749                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3750 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3751                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3752                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3753 }
3754
3755 //===---------------------------------------------------------------------===//
3756 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3757 //===---------------------------------------------------------------------===//
3758
3759 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3760
3761 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3762 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3763                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3764                     VEX;
3765 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3766                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3767                     VEX, VEX_L;
3768 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3769                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3770                     VEX;
3771 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3772                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3773                     VEX, VEX_L;
3774 }
3775
3776 // For Disassembler
3777 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3778     SchedRW = [WriteMove] in {
3779 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3780                         "movdqa\t{$src, $dst|$dst, $src}", [],
3781                         IIC_SSE_MOVA_P_RR>,
3782                         VEX;
3783 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3784                         "movdqa\t{$src, $dst|$dst, $src}", [],
3785                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3786 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3787                         "movdqu\t{$src, $dst|$dst, $src}", [],
3788                         IIC_SSE_MOVU_P_RR>,
3789                         VEX;
3790 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3791                         "movdqu\t{$src, $dst|$dst, $src}", [],
3792                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3793 }
3794
3795 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3796     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3797 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3798                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3799                    VEX;
3800 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3801                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3802                    VEX, VEX_L;
3803 let Predicates = [HasAVX] in {
3804   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3805                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3806                     XS, VEX;
3807   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3808                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3809                     XS, VEX, VEX_L;
3810 }
3811 }
3812
3813 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3814 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3815                      (ins i128mem:$dst, VR128:$src),
3816                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3817                      VEX;
3818 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3819                      (ins i256mem:$dst, VR256:$src),
3820                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3821                      VEX, VEX_L;
3822 let Predicates = [HasAVX] in {
3823 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3824                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3825                   XS, VEX;
3826 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3827                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3828                   XS, VEX, VEX_L;
3829 }
3830 }
3831
3832 let SchedRW = [WriteMove] in {
3833 let hasSideEffects = 0 in
3834 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3835                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3836
3837 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3838                    "movdqu\t{$src, $dst|$dst, $src}",
3839                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3840
3841 // For Disassembler
3842 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3843 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3844                        "movdqa\t{$src, $dst|$dst, $src}", [],
3845                        IIC_SSE_MOVA_P_RR>;
3846
3847 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3848                        "movdqu\t{$src, $dst|$dst, $src}",
3849                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3850 }
3851 } // SchedRW
3852
3853 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3854     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3855 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3856                    "movdqa\t{$src, $dst|$dst, $src}",
3857                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3858                    IIC_SSE_MOVA_P_RM>;
3859 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3860                    "movdqu\t{$src, $dst|$dst, $src}",
3861                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3862                    IIC_SSE_MOVU_P_RM>,
3863                  XS, Requires<[UseSSE2]>;
3864 }
3865
3866 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3867 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3868                    "movdqa\t{$src, $dst|$dst, $src}",
3869                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3870                    IIC_SSE_MOVA_P_MR>;
3871 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3872                    "movdqu\t{$src, $dst|$dst, $src}",
3873                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3874                    IIC_SSE_MOVU_P_MR>,
3875                  XS, Requires<[UseSSE2]>;
3876 }
3877
3878 } // ExeDomain = SSEPackedInt
3879
3880 let Predicates = [HasAVX] in {
3881   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3882             (VMOVDQUmr addr:$dst, VR128:$src)>;
3883   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3884             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3885 }
3886 let Predicates = [UseSSE2] in
3887 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3888           (MOVDQUmr addr:$dst, VR128:$src)>;
3889
3890 //===---------------------------------------------------------------------===//
3891 // SSE2 - Packed Integer Arithmetic Instructions
3892 //===---------------------------------------------------------------------===//
3893
3894 let Sched = WriteVecIMul in
3895 def SSE_PMADD : OpndItins<
3896   IIC_SSE_PMADD, IIC_SSE_PMADD
3897 >;
3898
3899 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3900
3901 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3902                             RegisterClass RC, PatFrag memop_frag,
3903                             X86MemOperand x86memop,
3904                             OpndItins itins,
3905                             bit IsCommutable = 0,
3906                             bit Is2Addr = 1> {
3907   let isCommutable = IsCommutable in
3908   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3909        (ins RC:$src1, RC:$src2),
3910        !if(Is2Addr,
3911            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3912            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3913        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3914       Sched<[itins.Sched]>;
3915   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3916        (ins RC:$src1, x86memop:$src2),
3917        !if(Is2Addr,
3918            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3919            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3920        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3921        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3922 }
3923
3924 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3925                              Intrinsic IntId256, OpndItins itins,
3926                              bit IsCommutable = 0> {
3927 let Predicates = [HasAVX] in
3928   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3929                                  VR128, loadv2i64, i128mem, itins,
3930                                  IsCommutable, 0>, VEX_4V;
3931
3932 let Constraints = "$src1 = $dst" in
3933   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3934                                i128mem, itins, IsCommutable, 1>;
3935
3936 let Predicates = [HasAVX2] in
3937   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3938                                    VR256, loadv4i64, i256mem, itins,
3939                                    IsCommutable, 0>, VEX_4V, VEX_L;
3940 }
3941
3942 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3943                          string OpcodeStr, SDNode OpNode,
3944                          SDNode OpNode2, RegisterClass RC,
3945                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3946                          PatFrag ld_frag, ShiftOpndItins itins,
3947                          bit Is2Addr = 1> {
3948   // src2 is always 128-bit
3949   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3950        (ins RC:$src1, VR128:$src2),
3951        !if(Is2Addr,
3952            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3953            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3954        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3955         itins.rr>, Sched<[WriteVecShift]>;
3956   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3957        (ins RC:$src1, i128mem:$src2),
3958        !if(Is2Addr,
3959            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3960            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3961        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3962                        (bc_frag (ld_frag addr:$src2)))))], itins.rm>,
3963       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3964   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3965        (ins RC:$src1, u8imm:$src2),
3966        !if(Is2Addr,
3967            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3968            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3969        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3970        Sched<[WriteVecShift]>;
3971 }
3972
3973 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3974 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3975                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3976                          PatFrag memop_frag, X86MemOperand x86memop,
3977                          OpndItins itins,
3978                          bit IsCommutable = 0, bit Is2Addr = 1> {
3979   let isCommutable = IsCommutable in
3980   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3981        (ins RC:$src1, RC:$src2),
3982        !if(Is2Addr,
3983            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3984            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3985        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3986        Sched<[itins.Sched]>;
3987   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3988        (ins RC:$src1, x86memop:$src2),
3989        !if(Is2Addr,
3990            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3991            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3992        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3993                                      (bitconvert (memop_frag addr:$src2)))))]>,
3994        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3995 }
3996 } // ExeDomain = SSEPackedInt
3997
3998 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3999                              SSE_INTALU_ITINS_P, 1>;
4000 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4001                              SSE_INTALU_ITINS_P, 1>;
4002 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4003                              SSE_INTALU_ITINS_P, 1>;
4004 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4005                              SSE_INTALUQ_ITINS_P, 1>;
4006 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4007                              SSE_INTMUL_ITINS_P, 1>;
4008 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4009                              SSE_INTMUL_ITINS_P, 1>;
4010 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4011                              SSE_INTMUL_ITINS_P, 1>;
4012 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4013                              SSE_INTALU_ITINS_P, 0>;
4014 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4015                              SSE_INTALU_ITINS_P, 0>;
4016 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4017                              SSE_INTALU_ITINS_P, 0>;
4018 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4019                              SSE_INTALUQ_ITINS_P, 0>;
4020 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4021                              SSE_INTALU_ITINS_P, 0>;
4022 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4023                              SSE_INTALU_ITINS_P, 0>;
4024 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4025                              SSE_INTALU_ITINS_P, 1>;
4026 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4027                              SSE_INTALU_ITINS_P, 1>;
4028 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4029                              SSE_INTALU_ITINS_P, 1>;
4030 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4031                              SSE_INTALU_ITINS_P, 1>;
4032
4033 // Intrinsic forms
4034 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4035                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4036 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4037                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4038 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4039                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4040 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4041                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4042 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4043                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4044 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4045                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4046 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4047                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4048 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4049                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4050 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4051                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4052 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4053                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4054
4055 let Predicates = [HasAVX] in
4056 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4057                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4058                               VEX_4V;
4059 let Predicates = [HasAVX2] in
4060 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4061                                VR256, loadv4i64, i256mem,
4062                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4063 let Constraints = "$src1 = $dst" in
4064 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4065                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4066
4067 //===---------------------------------------------------------------------===//
4068 // SSE2 - Packed Integer Logical Instructions
4069 //===---------------------------------------------------------------------===//
4070
4071 let Predicates = [HasAVX, NoVLX] in {
4072 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4073                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4074                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4075 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4076                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4077                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4078 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4079                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4080                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4081
4082 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4083                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4084                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4085 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4086                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4087                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4088 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4089                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4090                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4091
4092 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4093                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4094                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4095 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4096                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4097                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4098
4099 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4100   // 128-bit logical shifts.
4101   def VPSLLDQri : PDIi8<0x73, MRM7r,
4102                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4103                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4104                     [(set VR128:$dst,
4105                       (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))]>,
4106                     VEX_4V;
4107   def VPSRLDQri : PDIi8<0x73, MRM3r,
4108                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4109                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4110                     [(set VR128:$dst,
4111                       (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))]>,
4112                     VEX_4V;
4113   // PSRADQri doesn't exist in SSE[1-3].
4114 }
4115 } // Predicates = [HasAVX]
4116
4117 let Predicates = [HasAVX2, NoVLX] in {
4118 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4119                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4120                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4121 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4122                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4123                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4124 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4125                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4126                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4127
4128 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4129                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4130                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4131 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4132                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4133                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4134 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4135                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4136                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4137
4138 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4139                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4140                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4141 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4142                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4143                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4144
4145 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4146   // 256-bit logical shifts.
4147   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4148                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4149                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4150                     [(set VR256:$dst,
4151                       (v4i64 (X86vshldq VR256:$src1, (i8 imm:$src2))))]>,
4152                     VEX_4V, VEX_L;
4153   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4154                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4155                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4156                     [(set VR256:$dst,
4157                       (v4i64 (X86vshrdq VR256:$src1, (i8 imm:$src2))))]>,
4158                     VEX_4V, VEX_L;
4159   // PSRADQYri doesn't exist in SSE[1-3].
4160 }
4161 } // Predicates = [HasAVX2]
4162
4163 let Constraints = "$src1 = $dst" in {
4164 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4165                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4166                            SSE_INTSHIFT_ITINS_P>;
4167 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4168                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4169                            SSE_INTSHIFT_ITINS_P>;
4170 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4171                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4172                            SSE_INTSHIFT_ITINS_P>;
4173
4174 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4175                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4176                            SSE_INTSHIFT_ITINS_P>;
4177 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4178                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4179                            SSE_INTSHIFT_ITINS_P>;
4180 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4181                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4182                            SSE_INTSHIFT_ITINS_P>;
4183
4184 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4185                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4186                            SSE_INTSHIFT_ITINS_P>;
4187 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4188                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4189                            SSE_INTSHIFT_ITINS_P>;
4190
4191 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4192   // 128-bit logical shifts.
4193   def PSLLDQri : PDIi8<0x73, MRM7r,
4194                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4195                        "pslldq\t{$src2, $dst|$dst, $src2}",
4196                        [(set VR128:$dst,
4197                          (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))],
4198                        IIC_SSE_INTSHDQ_P_RI>;
4199   def PSRLDQri : PDIi8<0x73, MRM3r,
4200                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4201                        "psrldq\t{$src2, $dst|$dst, $src2}",
4202                        [(set VR128:$dst,
4203                          (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))],
4204                        IIC_SSE_INTSHDQ_P_RI>;
4205   // PSRADQri doesn't exist in SSE[1-3].
4206 }
4207 } // Constraints = "$src1 = $dst"
4208
4209 let Predicates = [HasAVX] in {
4210   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4211             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4212 }
4213
4214 let Predicates = [UseSSE2] in {
4215   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4216             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4217 }
4218
4219 //===---------------------------------------------------------------------===//
4220 // SSE2 - Packed Integer Comparison Instructions
4221 //===---------------------------------------------------------------------===//
4222
4223 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4224                              SSE_INTALU_ITINS_P, 1>;
4225 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4226                              SSE_INTALU_ITINS_P, 1>;
4227 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4228                              SSE_INTALU_ITINS_P, 1>;
4229 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4230                              SSE_INTALU_ITINS_P, 0>;
4231 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4232                              SSE_INTALU_ITINS_P, 0>;
4233 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4234                              SSE_INTALU_ITINS_P, 0>;
4235
4236 //===---------------------------------------------------------------------===//
4237 // SSE2 - Packed Integer Shuffle Instructions
4238 //===---------------------------------------------------------------------===//
4239
4240 let ExeDomain = SSEPackedInt in {
4241 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4242                          SDNode OpNode> {
4243 let Predicates = [HasAVX] in {
4244   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4245                       (ins VR128:$src1, u8imm:$src2),
4246                       !strconcat("v", OpcodeStr,
4247                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4248                       [(set VR128:$dst,
4249                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4250                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4251   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4252                       (ins i128mem:$src1, u8imm:$src2),
4253                       !strconcat("v", OpcodeStr,
4254                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4255                      [(set VR128:$dst,
4256                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4257                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4258                   Sched<[WriteShuffleLd]>;
4259 }
4260
4261 let Predicates = [HasAVX2] in {
4262   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4263                        (ins VR256:$src1, u8imm:$src2),
4264                        !strconcat("v", OpcodeStr,
4265                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4266                        [(set VR256:$dst,
4267                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4268                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4269   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4270                        (ins i256mem:$src1, u8imm:$src2),
4271                        !strconcat("v", OpcodeStr,
4272                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4273                       [(set VR256:$dst,
4274                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4275                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4276                    Sched<[WriteShuffleLd]>;
4277 }
4278
4279 let Predicates = [UseSSE2] in {
4280   def ri : Ii8<0x70, MRMSrcReg,
4281                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4282                !strconcat(OpcodeStr,
4283                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4284                 [(set VR128:$dst,
4285                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4286                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4287   def mi : Ii8<0x70, MRMSrcMem,
4288                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4289                !strconcat(OpcodeStr,
4290                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4291                 [(set VR128:$dst,
4292                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4293                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4294            Sched<[WriteShuffleLd, ReadAfterLd]>;
4295 }
4296 }
4297 } // ExeDomain = SSEPackedInt
4298
4299 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4300 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4301 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4302
4303 let Predicates = [HasAVX] in {
4304   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4305             (VPSHUFDmi addr:$src1, imm:$imm)>;
4306   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4307             (VPSHUFDri VR128:$src1, imm:$imm)>;
4308 }
4309
4310 let Predicates = [UseSSE2] in {
4311   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4312             (PSHUFDmi addr:$src1, imm:$imm)>;
4313   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4314             (PSHUFDri VR128:$src1, imm:$imm)>;
4315 }
4316
4317 //===---------------------------------------------------------------------===//
4318 // Packed Integer Pack Instructions (SSE & AVX)
4319 //===---------------------------------------------------------------------===//
4320
4321 let ExeDomain = SSEPackedInt in {
4322 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4323                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4324                      PatFrag ld_frag, bit Is2Addr = 1> {
4325   def rr : PDI<opc, MRMSrcReg,
4326                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4327                !if(Is2Addr,
4328                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4329                    !strconcat(OpcodeStr,
4330                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4331                [(set VR128:$dst,
4332                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4333                Sched<[WriteShuffle]>;
4334   def rm : PDI<opc, MRMSrcMem,
4335                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4336                !if(Is2Addr,
4337                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4338                    !strconcat(OpcodeStr,
4339                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4340                [(set VR128:$dst,
4341                      (OutVT (OpNode VR128:$src1,
4342                                     (bc_frag (ld_frag addr:$src2)))))]>,
4343                Sched<[WriteShuffleLd, ReadAfterLd]>;
4344 }
4345
4346 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4347                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4348   def Yrr : PDI<opc, MRMSrcReg,
4349                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4350                 !strconcat(OpcodeStr,
4351                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4352                 [(set VR256:$dst,
4353                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4354                 Sched<[WriteShuffle]>;
4355   def Yrm : PDI<opc, MRMSrcMem,
4356                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4357                 !strconcat(OpcodeStr,
4358                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4359                 [(set VR256:$dst,
4360                       (OutVT (OpNode VR256:$src1,
4361                                      (bc_frag (loadv4i64 addr:$src2)))))]>,
4362                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4363 }
4364
4365 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4366                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4367                      PatFrag ld_frag, bit Is2Addr = 1> {
4368   def rr : SS48I<opc, MRMSrcReg,
4369                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4370                  !if(Is2Addr,
4371                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4372                      !strconcat(OpcodeStr,
4373                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4374                  [(set VR128:$dst,
4375                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4376                  Sched<[WriteShuffle]>;
4377   def rm : SS48I<opc, MRMSrcMem,
4378                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4379                  !if(Is2Addr,
4380                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4381                      !strconcat(OpcodeStr,
4382                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4383                  [(set VR128:$dst,
4384                        (OutVT (OpNode VR128:$src1,
4385                                       (bc_frag (ld_frag addr:$src2)))))]>,
4386                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4387 }
4388
4389 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4390                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4391   def Yrr : SS48I<opc, MRMSrcReg,
4392                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4393                   !strconcat(OpcodeStr,
4394                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4395                   [(set VR256:$dst,
4396                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4397                   Sched<[WriteShuffle]>;
4398   def Yrm : SS48I<opc, MRMSrcMem,
4399                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4400                   !strconcat(OpcodeStr,
4401                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4402                   [(set VR256:$dst,
4403                         (OutVT (OpNode VR256:$src1,
4404                                        (bc_frag (loadv4i64 addr:$src2)))))]>,
4405                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4406 }
4407
4408 let Predicates = [HasAVX] in {
4409   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4410                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4411   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4412                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4413
4414   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4415                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4416   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4417                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4418 }
4419
4420 let Predicates = [HasAVX2] in {
4421   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4422                                bc_v16i16>, VEX_4V, VEX_L;
4423   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4424                                bc_v8i32>, VEX_4V, VEX_L;
4425
4426   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4427                                bc_v16i16>, VEX_4V, VEX_L;
4428   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4429                                bc_v8i32>, VEX_4V, VEX_L;
4430 }
4431
4432 let Constraints = "$src1 = $dst" in {
4433   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4434                             bc_v8i16, memopv2i64>;
4435   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4436                             bc_v4i32, memopv2i64>;
4437
4438   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4439                             bc_v8i16, memopv2i64>;
4440
4441   let Predicates = [HasSSE41] in
4442   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4443                             bc_v4i32, memopv2i64>;
4444 }
4445 } // ExeDomain = SSEPackedInt
4446
4447 //===---------------------------------------------------------------------===//
4448 // SSE2 - Packed Integer Unpack Instructions
4449 //===---------------------------------------------------------------------===//
4450
4451 let ExeDomain = SSEPackedInt in {
4452 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4453                        SDNode OpNode, PatFrag bc_frag, PatFrag ld_frag,
4454                        bit Is2Addr = 1> {
4455   def rr : PDI<opc, MRMSrcReg,
4456       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4457       !if(Is2Addr,
4458           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4459           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4460       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4461       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4462   def rm : PDI<opc, MRMSrcMem,
4463       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4464       !if(Is2Addr,
4465           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4466           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4467       [(set VR128:$dst, (OpNode VR128:$src1,
4468                                   (bc_frag (ld_frag addr:$src2))))],
4469                                                IIC_SSE_UNPCK>,
4470       Sched<[WriteShuffleLd, ReadAfterLd]>;
4471 }
4472
4473 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4474                          SDNode OpNode, PatFrag bc_frag> {
4475   def Yrr : PDI<opc, MRMSrcReg,
4476       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4477       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4478       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4479       Sched<[WriteShuffle]>;
4480   def Yrm : PDI<opc, MRMSrcMem,
4481       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4482       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4483       [(set VR256:$dst, (OpNode VR256:$src1,
4484                                   (bc_frag (loadv4i64 addr:$src2))))]>,
4485       Sched<[WriteShuffleLd, ReadAfterLd]>;
4486 }
4487
4488 let Predicates = [HasAVX] in {
4489   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4490                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4491   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4492                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4493   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4494                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4495   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4496                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4497
4498   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4499                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4500   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4501                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4502   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4503                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4504   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4505                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4506 }
4507
4508 let Predicates = [HasAVX2] in {
4509   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4510                                    bc_v32i8>, VEX_4V, VEX_L;
4511   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4512                                    bc_v16i16>, VEX_4V, VEX_L;
4513   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4514                                    bc_v8i32>, VEX_4V, VEX_L;
4515   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4516                                    bc_v4i64>, VEX_4V, VEX_L;
4517
4518   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4519                                    bc_v32i8>, VEX_4V, VEX_L;
4520   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4521                                    bc_v16i16>, VEX_4V, VEX_L;
4522   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4523                                    bc_v8i32>, VEX_4V, VEX_L;
4524   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4525                                    bc_v4i64>, VEX_4V, VEX_L;
4526 }
4527
4528 let Constraints = "$src1 = $dst" in {
4529   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4530                                 bc_v16i8, memopv2i64>;
4531   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4532                                 bc_v8i16, memopv2i64>;
4533   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4534                                 bc_v4i32, memopv2i64>;
4535   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4536                                 bc_v2i64, memopv2i64>;
4537
4538   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4539                                 bc_v16i8, memopv2i64>;
4540   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4541                                 bc_v8i16, memopv2i64>;
4542   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4543                                 bc_v4i32, memopv2i64>;
4544   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4545                                 bc_v2i64, memopv2i64>;
4546 }
4547 } // ExeDomain = SSEPackedInt
4548
4549 //===---------------------------------------------------------------------===//
4550 // SSE2 - Packed Integer Extract and Insert
4551 //===---------------------------------------------------------------------===//
4552
4553 let ExeDomain = SSEPackedInt in {
4554 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4555   def rri : Ii8<0xC4, MRMSrcReg,
4556        (outs VR128:$dst), (ins VR128:$src1,
4557         GR32orGR64:$src2, u8imm:$src3),
4558        !if(Is2Addr,
4559            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4560            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4561        [(set VR128:$dst,
4562          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4563        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4564   def rmi : Ii8<0xC4, MRMSrcMem,
4565                        (outs VR128:$dst), (ins VR128:$src1,
4566                         i16mem:$src2, u8imm:$src3),
4567        !if(Is2Addr,
4568            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4569            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4570        [(set VR128:$dst,
4571          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4572                     imm:$src3))], IIC_SSE_PINSRW>,
4573        Sched<[WriteShuffleLd, ReadAfterLd]>;
4574 }
4575
4576 // Extract
4577 let Predicates = [HasAVX] in
4578 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4579                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4580                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4581                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4582                                             imm:$src2))]>, PD, VEX,
4583                 Sched<[WriteShuffle]>;
4584 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4585                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4586                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4587                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4588                                             imm:$src2))], IIC_SSE_PEXTRW>,
4589                Sched<[WriteShuffleLd, ReadAfterLd]>;
4590
4591 // Insert
4592 let Predicates = [HasAVX] in
4593 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4594
4595 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4596 defm PINSRW : sse2_pinsrw, PD;
4597
4598 } // ExeDomain = SSEPackedInt
4599
4600 //===---------------------------------------------------------------------===//
4601 // SSE2 - Packed Mask Creation
4602 //===---------------------------------------------------------------------===//
4603
4604 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4605
4606 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4607            (ins VR128:$src),
4608            "pmovmskb\t{$src, $dst|$dst, $src}",
4609            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4610            IIC_SSE_MOVMSK>, VEX;
4611
4612 let Predicates = [HasAVX2] in {
4613 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4614            (ins VR256:$src),
4615            "pmovmskb\t{$src, $dst|$dst, $src}",
4616            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4617            VEX, VEX_L;
4618 }
4619
4620 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4621            "pmovmskb\t{$src, $dst|$dst, $src}",
4622            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4623            IIC_SSE_MOVMSK>;
4624
4625 } // ExeDomain = SSEPackedInt
4626
4627 //===---------------------------------------------------------------------===//
4628 // SSE2 - Conditional Store
4629 //===---------------------------------------------------------------------===//
4630
4631 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4632
4633 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4634 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4635            (ins VR128:$src, VR128:$mask),
4636            "maskmovdqu\t{$mask, $src|$src, $mask}",
4637            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4638            IIC_SSE_MASKMOV>, VEX;
4639 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4640 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4641            (ins VR128:$src, VR128:$mask),
4642            "maskmovdqu\t{$mask, $src|$src, $mask}",
4643            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4644            IIC_SSE_MASKMOV>, VEX;
4645
4646 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4647 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4648            "maskmovdqu\t{$mask, $src|$src, $mask}",
4649            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4650            IIC_SSE_MASKMOV>;
4651 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4652 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4653            "maskmovdqu\t{$mask, $src|$src, $mask}",
4654            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4655            IIC_SSE_MASKMOV>;
4656
4657 } // ExeDomain = SSEPackedInt
4658
4659 //===---------------------------------------------------------------------===//
4660 // SSE2 - Move Doubleword
4661 //===---------------------------------------------------------------------===//
4662
4663 //===---------------------------------------------------------------------===//
4664 // Move Int Doubleword to Packed Double Int
4665 //
4666 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4667                       "movd\t{$src, $dst|$dst, $src}",
4668                       [(set VR128:$dst,
4669                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4670                         VEX, Sched<[WriteMove]>;
4671 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4672                       "movd\t{$src, $dst|$dst, $src}",
4673                       [(set VR128:$dst,
4674                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4675                         IIC_SSE_MOVDQ>,
4676                       VEX, Sched<[WriteLoad]>;
4677 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4678                         "movq\t{$src, $dst|$dst, $src}",
4679                         [(set VR128:$dst,
4680                           (v2i64 (scalar_to_vector GR64:$src)))],
4681                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4682 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4683 def VMOV64toPQIrm : VRS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4684                         "movq\t{$src, $dst|$dst, $src}",
4685                         [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteLoad]>;
4686 let isCodeGenOnly = 1 in
4687 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4688                        "movq\t{$src, $dst|$dst, $src}",
4689                        [(set FR64:$dst, (bitconvert GR64:$src))],
4690                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4691
4692 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4693                       "movd\t{$src, $dst|$dst, $src}",
4694                       [(set VR128:$dst,
4695                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4696                   Sched<[WriteMove]>;
4697 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4698                       "movd\t{$src, $dst|$dst, $src}",
4699                       [(set VR128:$dst,
4700                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4701                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4702 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4703                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4704                         [(set VR128:$dst,
4705                           (v2i64 (scalar_to_vector GR64:$src)))],
4706                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4707 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4708 def MOV64toPQIrm : RS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4709                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4710                         [], IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4711 let isCodeGenOnly = 1 in
4712 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4713                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4714                        [(set FR64:$dst, (bitconvert GR64:$src))],
4715                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4716
4717 //===---------------------------------------------------------------------===//
4718 // Move Int Doubleword to Single Scalar
4719 //
4720 let isCodeGenOnly = 1 in {
4721   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4722                         "movd\t{$src, $dst|$dst, $src}",
4723                         [(set FR32:$dst, (bitconvert GR32:$src))],
4724                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4725
4726   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4727                         "movd\t{$src, $dst|$dst, $src}",
4728                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4729                         IIC_SSE_MOVDQ>,
4730                         VEX, Sched<[WriteLoad]>;
4731   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4732                         "movd\t{$src, $dst|$dst, $src}",
4733                         [(set FR32:$dst, (bitconvert GR32:$src))],
4734                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4735
4736   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4737                         "movd\t{$src, $dst|$dst, $src}",
4738                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4739                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4740 }
4741
4742 //===---------------------------------------------------------------------===//
4743 // Move Packed Doubleword Int to Packed Double Int
4744 //
4745 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4746                        "movd\t{$src, $dst|$dst, $src}",
4747                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4748                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4749                     Sched<[WriteMove]>;
4750 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4751                        (ins i32mem:$dst, VR128:$src),
4752                        "movd\t{$src, $dst|$dst, $src}",
4753                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4754                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4755                                      VEX, Sched<[WriteStore]>;
4756 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4757                        "movd\t{$src, $dst|$dst, $src}",
4758                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4759                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4760                    Sched<[WriteMove]>;
4761 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4762                        "movd\t{$src, $dst|$dst, $src}",
4763                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4764                                      (iPTR 0))), addr:$dst)],
4765                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4766
4767 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4768         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4769
4770 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4771         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4772
4773 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4774         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4775
4776 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4777         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4778
4779 //===---------------------------------------------------------------------===//
4780 // Move Packed Doubleword Int first element to Doubleword Int
4781 //
4782 let SchedRW = [WriteMove] in {
4783 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4784                           "movq\t{$src, $dst|$dst, $src}",
4785                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4786                                                            (iPTR 0)))],
4787                                                            IIC_SSE_MOVD_ToGP>,
4788                       VEX;
4789
4790 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4791                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4792                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4793                                                          (iPTR 0)))],
4794                                                          IIC_SSE_MOVD_ToGP>;
4795 } //SchedRW
4796
4797 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4798 def VMOVPQIto64rm : VRS2I<0x7E, MRMDestMem, (outs i64mem:$dst),
4799                           (ins VR128:$src), "movq\t{$src, $dst|$dst, $src}",
4800                           [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4801 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4802 def MOVPQIto64rm : RS2I<0x7E, MRMDestMem, (outs i64mem:$dst), (ins VR128:$src),
4803                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4804                         [], IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4805
4806 //===---------------------------------------------------------------------===//
4807 // Bitcast FR64 <-> GR64
4808 //
4809 let isCodeGenOnly = 1 in {
4810   let Predicates = [UseAVX] in
4811   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4812                           "movq\t{$src, $dst|$dst, $src}",
4813                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4814                           VEX, Sched<[WriteLoad]>;
4815   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4816                            "movq\t{$src, $dst|$dst, $src}",
4817                            [(set GR64:$dst, (bitconvert FR64:$src))],
4818                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4819   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4820                            "movq\t{$src, $dst|$dst, $src}",
4821                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4822                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4823
4824   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4825                          "movq\t{$src, $dst|$dst, $src}",
4826                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4827                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4828   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4829                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4830                          [(set GR64:$dst, (bitconvert FR64:$src))],
4831                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4832   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4833                          "movq\t{$src, $dst|$dst, $src}",
4834                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4835                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4836 }
4837
4838 //===---------------------------------------------------------------------===//
4839 // Move Scalar Single to Double Int
4840 //
4841 let isCodeGenOnly = 1 in {
4842   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4843                         "movd\t{$src, $dst|$dst, $src}",
4844                         [(set GR32:$dst, (bitconvert FR32:$src))],
4845                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4846   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4847                         "movd\t{$src, $dst|$dst, $src}",
4848                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4849                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4850   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4851                         "movd\t{$src, $dst|$dst, $src}",
4852                         [(set GR32:$dst, (bitconvert FR32:$src))],
4853                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4854   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4855                         "movd\t{$src, $dst|$dst, $src}",
4856                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4857                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4858 }
4859
4860 //===---------------------------------------------------------------------===//
4861 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4862 //
4863 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4864 let AddedComplexity = 15 in {
4865 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4866                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4867                        [(set VR128:$dst, (v2i64 (X86vzmovl
4868                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4869                                       IIC_SSE_MOVDQ>,
4870                                       VEX, VEX_W;
4871 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4872                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4873                        [(set VR128:$dst, (v2i64 (X86vzmovl
4874                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4875                                       IIC_SSE_MOVDQ>;
4876 }
4877 } // isCodeGenOnly, SchedRW
4878
4879 let Predicates = [UseAVX] in {
4880   let AddedComplexity = 15 in
4881     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4882               (VMOVDI2PDIrr GR32:$src)>;
4883
4884   // AVX 128-bit movd/movq instructions write zeros in the high 128-bit part.
4885   // These instructions also write zeros in the high part of a 256-bit register.
4886   let AddedComplexity = 20 in {
4887     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4888               (VMOVDI2PDIrm addr:$src)>;
4889     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4890               (VMOVDI2PDIrm addr:$src)>;
4891     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4892               (VMOVDI2PDIrm addr:$src)>;
4893     def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4894                 (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
4895               (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrm addr:$src), sub_xmm)>;
4896   }
4897   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4898   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4899                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4900             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4901   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4902                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4903             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4904 }
4905
4906 let Predicates = [UseSSE2] in {
4907   let AddedComplexity = 15 in
4908     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4909               (MOVDI2PDIrr GR32:$src)>;
4910
4911   let AddedComplexity = 20 in {
4912     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4913               (MOVDI2PDIrm addr:$src)>;
4914     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4915               (MOVDI2PDIrm addr:$src)>;
4916     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4917               (MOVDI2PDIrm addr:$src)>;
4918   }
4919 }
4920
4921 // These are the correct encodings of the instructions so that we know how to
4922 // read correct assembly, even though we continue to emit the wrong ones for
4923 // compatibility with Darwin's buggy assembler.
4924 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4925                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4926 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4927                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4928 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4929 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4930                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4931 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4932                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4933
4934 //===---------------------------------------------------------------------===//
4935 // SSE2 - Move Quadword
4936 //===---------------------------------------------------------------------===//
4937
4938 //===---------------------------------------------------------------------===//
4939 // Move Quadword Int to Packed Quadword Int
4940 //
4941
4942 let ExeDomain = SSEPackedInt, SchedRW = [WriteLoad] in {
4943 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4944                     "vmovq\t{$src, $dst|$dst, $src}",
4945                     [(set VR128:$dst,
4946                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4947                     VEX, Requires<[UseAVX]>;
4948 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4949                     "movq\t{$src, $dst|$dst, $src}",
4950                     [(set VR128:$dst,
4951                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4952                       IIC_SSE_MOVDQ>, XS,
4953                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4954 } // ExeDomain, SchedRW
4955
4956 //===---------------------------------------------------------------------===//
4957 // Move Packed Quadword Int to Quadword Int
4958 //
4959 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4960 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4961                       "movq\t{$src, $dst|$dst, $src}",
4962                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4963                                     (iPTR 0))), addr:$dst)],
4964                                     IIC_SSE_MOVDQ>, VEX;
4965 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4966                       "movq\t{$src, $dst|$dst, $src}",
4967                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4968                                     (iPTR 0))), addr:$dst)],
4969                                     IIC_SSE_MOVDQ>;
4970 } // ExeDomain, SchedRW
4971
4972 // For disassembler only
4973 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
4974     SchedRW = [WriteVecLogic] in {
4975 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4976                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
4977 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
4978                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
4979 }
4980
4981 //===---------------------------------------------------------------------===//
4982 // Store / copy lower 64-bits of a XMM register.
4983 //
4984 let Predicates = [UseAVX] in
4985 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
4986           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
4987 let Predicates = [UseSSE2] in
4988 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
4989           (MOVPQI2QImr addr:$dst, VR128:$src)>;
4990
4991 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, AddedComplexity = 20 in {
4992 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4993                      "vmovq\t{$src, $dst|$dst, $src}",
4994                      [(set VR128:$dst,
4995                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4996                                                  (loadi64 addr:$src))))))],
4997                                                  IIC_SSE_MOVDQ>,
4998                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4999
5000 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5001                      "movq\t{$src, $dst|$dst, $src}",
5002                      [(set VR128:$dst,
5003                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5004                                                  (loadi64 addr:$src))))))],
5005                                                  IIC_SSE_MOVDQ>,
5006                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5007 } // ExeDomain, isCodeGenOnly, AddedComplexity
5008
5009 let Predicates = [UseAVX], AddedComplexity = 20 in {
5010   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5011             (VMOVZQI2PQIrm addr:$src)>;
5012   def : Pat<(v2i64 (X86vzload addr:$src)),
5013             (VMOVZQI2PQIrm addr:$src)>;
5014   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5015               (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
5016             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
5017 }
5018
5019 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5020   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5021             (MOVZQI2PQIrm addr:$src)>;
5022   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5023 }
5024
5025 let Predicates = [HasAVX] in {
5026 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5027           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5028 def : Pat<(v4i64 (X86vzload addr:$src)),
5029           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5030 }
5031
5032 //===---------------------------------------------------------------------===//
5033 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5034 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5035 //
5036 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
5037 let AddedComplexity = 15 in
5038 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5039                         "vmovq\t{$src, $dst|$dst, $src}",
5040                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5041                     IIC_SSE_MOVQ_RR>,
5042                       XS, VEX, Requires<[UseAVX]>;
5043 let AddedComplexity = 15 in
5044 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5045                         "movq\t{$src, $dst|$dst, $src}",
5046                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5047                     IIC_SSE_MOVQ_RR>,
5048                       XS, Requires<[UseSSE2]>;
5049 } // ExeDomain, SchedRW
5050
5051 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5052 let AddedComplexity = 20 in
5053 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5054                         "vmovq\t{$src, $dst|$dst, $src}",
5055                     [(set VR128:$dst, (v2i64 (X86vzmovl
5056                                              (loadv2i64 addr:$src))))],
5057                                              IIC_SSE_MOVDQ>,
5058                       XS, VEX, Requires<[UseAVX]>;
5059 let AddedComplexity = 20 in {
5060 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5061                         "movq\t{$src, $dst|$dst, $src}",
5062                     [(set VR128:$dst, (v2i64 (X86vzmovl
5063                                              (loadv2i64 addr:$src))))],
5064                                              IIC_SSE_MOVDQ>,
5065                       XS, Requires<[UseSSE2]>;
5066 }
5067 } // ExeDomain, isCodeGenOnly, SchedRW
5068
5069 let AddedComplexity = 20 in {
5070   let Predicates = [UseAVX] in {
5071     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5072               (VMOVZPQILo2PQIrr VR128:$src)>;
5073   }
5074   let Predicates = [UseSSE2] in {
5075     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5076               (MOVZPQILo2PQIrr VR128:$src)>;
5077   }
5078 }
5079
5080 //===---------------------------------------------------------------------===//
5081 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5082 //===---------------------------------------------------------------------===//
5083 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5084                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5085                               X86MemOperand x86memop> {
5086 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5087                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5088                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5089                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5090 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5091                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5092                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5093                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5094 }
5095
5096 let Predicates = [HasAVX] in {
5097   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5098                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5099   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5100                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5101   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5102                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5103   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5104                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5105 }
5106 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5107                                    memopv4f32, f128mem>;
5108 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5109                                    memopv4f32, f128mem>;
5110
5111 let Predicates = [HasAVX] in {
5112   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5113             (VMOVSHDUPrr VR128:$src)>;
5114   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5115             (VMOVSHDUPrm addr:$src)>;
5116   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5117             (VMOVSLDUPrr VR128:$src)>;
5118   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5119             (VMOVSLDUPrm addr:$src)>;
5120   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5121             (VMOVSHDUPYrr VR256:$src)>;
5122   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5123             (VMOVSHDUPYrm addr:$src)>;
5124   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5125             (VMOVSLDUPYrr VR256:$src)>;
5126   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5127             (VMOVSLDUPYrm addr:$src)>;
5128 }
5129
5130 let Predicates = [UseSSE3] in {
5131   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5132             (MOVSHDUPrr VR128:$src)>;
5133   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5134             (MOVSHDUPrm addr:$src)>;
5135   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5136             (MOVSLDUPrr VR128:$src)>;
5137   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5138             (MOVSLDUPrm addr:$src)>;
5139 }
5140
5141 //===---------------------------------------------------------------------===//
5142 // SSE3 - Replicate Double FP - MOVDDUP
5143 //===---------------------------------------------------------------------===//
5144
5145 multiclass sse3_replicate_dfp<string OpcodeStr> {
5146 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5147                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5148                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5149                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5150 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5151                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5152                     [(set VR128:$dst,
5153                       (v2f64 (X86Movddup
5154                               (scalar_to_vector (loadf64 addr:$src)))))],
5155                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5156 }
5157
5158 // FIXME: Merge with above classe when there're patterns for the ymm version
5159 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5160 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5161                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5162                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5163                     Sched<[WriteFShuffle]>;
5164 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5165                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5166                     [(set VR256:$dst,
5167                       (v4f64 (X86Movddup
5168                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5169                     Sched<[WriteLoad]>;
5170 }
5171
5172 let Predicates = [HasAVX] in {
5173   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5174   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5175 }
5176
5177 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5178
5179 let Predicates = [HasAVX] in {
5180   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5181             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5182   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5183             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5184   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5185             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5186   def : Pat<(X86Movddup (bc_v2f64
5187                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5188             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5189
5190   // 256-bit version
5191   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5192             (VMOVDDUPYrm addr:$src)>;
5193   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5194             (VMOVDDUPYrm addr:$src)>;
5195   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5196             (VMOVDDUPYrm addr:$src)>;
5197   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5198             (VMOVDDUPYrr VR256:$src)>;
5199 }
5200
5201 let Predicates = [UseAVX, OptForSize] in {
5202   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5203             (VMOVDDUPrm addr:$src)>;
5204   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5205             (VMOVDDUPrm addr:$src)>;
5206 }
5207
5208 let Predicates = [UseSSE3] in {
5209   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5210             (MOVDDUPrm addr:$src)>;
5211   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5212             (MOVDDUPrm addr:$src)>;
5213   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5214             (MOVDDUPrm addr:$src)>;
5215   def : Pat<(X86Movddup (bc_v2f64
5216                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5217             (MOVDDUPrm addr:$src)>;
5218 }
5219
5220 //===---------------------------------------------------------------------===//
5221 // SSE3 - Move Unaligned Integer
5222 //===---------------------------------------------------------------------===//
5223
5224 let SchedRW = [WriteLoad] in {
5225 let Predicates = [HasAVX] in {
5226   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5227                    "vlddqu\t{$src, $dst|$dst, $src}",
5228                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5229   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5230                    "vlddqu\t{$src, $dst|$dst, $src}",
5231                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5232                    VEX, VEX_L;
5233 }
5234 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5235                    "lddqu\t{$src, $dst|$dst, $src}",
5236                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5237                    IIC_SSE_LDDQU>;
5238 }
5239
5240 //===---------------------------------------------------------------------===//
5241 // SSE3 - Arithmetic
5242 //===---------------------------------------------------------------------===//
5243
5244 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5245                        X86MemOperand x86memop, OpndItins itins,
5246                        PatFrag ld_frag, bit Is2Addr = 1> {
5247   def rr : I<0xD0, MRMSrcReg,
5248        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5249        !if(Is2Addr,
5250            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5251            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5252        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5253        Sched<[itins.Sched]>;
5254   def rm : I<0xD0, MRMSrcMem,
5255        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5256        !if(Is2Addr,
5257            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5258            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5259        [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))], itins.rr>,
5260        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5261 }
5262
5263 let Predicates = [HasAVX] in {
5264   let ExeDomain = SSEPackedSingle in {
5265     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5266                                f128mem, SSE_ALU_F32P, loadv4f32, 0>, XD, VEX_4V;
5267     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5268                         f256mem, SSE_ALU_F32P, loadv8f32, 0>, XD, VEX_4V, VEX_L;
5269   }
5270   let ExeDomain = SSEPackedDouble in {
5271     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5272                                f128mem, SSE_ALU_F64P, loadv2f64, 0>, PD, VEX_4V;
5273     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5274                         f256mem, SSE_ALU_F64P, loadv4f64, 0>, PD, VEX_4V, VEX_L;
5275   }
5276 }
5277 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5278   let ExeDomain = SSEPackedSingle in
5279   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5280                               f128mem, SSE_ALU_F32P, memopv4f32>, XD;
5281   let ExeDomain = SSEPackedDouble in
5282   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5283                               f128mem, SSE_ALU_F64P, memopv2f64>, PD;
5284 }
5285
5286 // Patterns used to select 'addsub' instructions.
5287 let Predicates = [HasAVX] in {
5288   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5289             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5290   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (loadv4f32 addr:$rhs))),
5291             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5292   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5293             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5294   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (loadv2f64 addr:$rhs))),
5295             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5296
5297   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5298             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5299   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (loadv8f32 addr:$rhs))),
5300             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5301   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5302             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5303   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (loadv4f64 addr:$rhs))),
5304             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5305 }
5306
5307 let Predicates = [UseSSE3] in {
5308   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5309             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5310   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (memopv4f32 addr:$rhs))),
5311             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5312   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5313             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5314   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (memopv2f64 addr:$rhs))),
5315             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5316 }
5317
5318 //===---------------------------------------------------------------------===//
5319 // SSE3 Instructions
5320 //===---------------------------------------------------------------------===//
5321
5322 // Horizontal ops
5323 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5324                    X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5325                    bit Is2Addr = 1> {
5326   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5327        !if(Is2Addr,
5328          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5329          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5330       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5331       Sched<[WriteFAdd]>;
5332
5333   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5334        !if(Is2Addr,
5335          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5336          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5337       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5338         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5339 }
5340 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5341                   X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5342                   bit Is2Addr = 1> {
5343   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5344        !if(Is2Addr,
5345          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5346          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5347       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5348       Sched<[WriteFAdd]>;
5349
5350   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5351        !if(Is2Addr,
5352          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5353          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5354       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5355         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5356 }
5357
5358 let Predicates = [HasAVX] in {
5359   let ExeDomain = SSEPackedSingle in {
5360     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5361                             X86fhadd, loadv4f32, 0>, VEX_4V;
5362     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5363                             X86fhsub, loadv4f32, 0>, VEX_4V;
5364     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5365                             X86fhadd, loadv8f32, 0>, VEX_4V, VEX_L;
5366     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5367                             X86fhsub, loadv8f32, 0>, VEX_4V, VEX_L;
5368   }
5369   let ExeDomain = SSEPackedDouble in {
5370     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5371                             X86fhadd, loadv2f64, 0>, VEX_4V;
5372     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5373                             X86fhsub, loadv2f64, 0>, VEX_4V;
5374     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5375                             X86fhadd, loadv4f64, 0>, VEX_4V, VEX_L;
5376     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5377                             X86fhsub, loadv4f64, 0>, VEX_4V, VEX_L;
5378   }
5379 }
5380
5381 let Constraints = "$src1 = $dst" in {
5382   let ExeDomain = SSEPackedSingle in {
5383     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd,
5384                           memopv4f32>;
5385     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub,
5386                           memopv4f32>;
5387   }
5388   let ExeDomain = SSEPackedDouble in {
5389     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd,
5390                          memopv2f64>;
5391     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub,
5392                          memopv2f64>;
5393   }
5394 }
5395
5396 //===---------------------------------------------------------------------===//
5397 // SSSE3 - Packed Absolute Instructions
5398 //===---------------------------------------------------------------------===//
5399
5400
5401 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5402 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
5403                             PatFrag ld_frag> {
5404   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5405                     (ins VR128:$src),
5406                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5407                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5408                     Sched<[WriteVecALU]>;
5409
5410   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5411                     (ins i128mem:$src),
5412                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5413                     [(set VR128:$dst,
5414                       (IntId128
5415                        (bitconvert (ld_frag addr:$src))))], IIC_SSE_PABS_RM>,
5416                     Sched<[WriteVecALULd]>;
5417 }
5418
5419 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5420 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5421                               Intrinsic IntId256> {
5422   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5423                     (ins VR256:$src),
5424                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5425                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5426                     Sched<[WriteVecALU]>;
5427
5428   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5429                     (ins i256mem:$src),
5430                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5431                     [(set VR256:$dst,
5432                       (IntId256
5433                        (bitconvert (loadv4i64 addr:$src))))]>,
5434                     Sched<[WriteVecALULd]>;
5435 }
5436
5437 // Helper fragments to match sext vXi1 to vXiY.
5438 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5439                                                VR128:$src))>;
5440 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5441 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5442 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5443                                                VR256:$src))>;
5444 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5445 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5446
5447 let Predicates = [HasAVX] in {
5448   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", int_x86_ssse3_pabs_b_128,
5449                                   loadv2i64>, VEX;
5450   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", int_x86_ssse3_pabs_w_128,
5451                                   loadv2i64>, VEX;
5452   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", int_x86_ssse3_pabs_d_128,
5453                                   loadv2i64>, VEX;
5454
5455   def : Pat<(xor
5456             (bc_v2i64 (v16i1sextv16i8)),
5457             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5458             (VPABSBrr128 VR128:$src)>;
5459   def : Pat<(xor
5460             (bc_v2i64 (v8i1sextv8i16)),
5461             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5462             (VPABSWrr128 VR128:$src)>;
5463   def : Pat<(xor
5464             (bc_v2i64 (v4i1sextv4i32)),
5465             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5466             (VPABSDrr128 VR128:$src)>;
5467 }
5468
5469 let Predicates = [HasAVX2] in {
5470   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5471                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5472   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5473                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5474   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5475                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5476
5477   def : Pat<(xor
5478             (bc_v4i64 (v32i1sextv32i8)),
5479             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5480             (VPABSBrr256 VR256:$src)>;
5481   def : Pat<(xor
5482             (bc_v4i64 (v16i1sextv16i16)),
5483             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5484             (VPABSWrr256 VR256:$src)>;
5485   def : Pat<(xor
5486             (bc_v4i64 (v8i1sextv8i32)),
5487             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5488             (VPABSDrr256 VR256:$src)>;
5489 }
5490
5491 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", int_x86_ssse3_pabs_b_128,
5492                               memopv2i64>;
5493 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", int_x86_ssse3_pabs_w_128,
5494                               memopv2i64>;
5495 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", int_x86_ssse3_pabs_d_128,
5496                               memopv2i64>;
5497
5498 let Predicates = [HasSSSE3] in {
5499   def : Pat<(xor
5500             (bc_v2i64 (v16i1sextv16i8)),
5501             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5502             (PABSBrr128 VR128:$src)>;
5503   def : Pat<(xor
5504             (bc_v2i64 (v8i1sextv8i16)),
5505             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5506             (PABSWrr128 VR128:$src)>;
5507   def : Pat<(xor
5508             (bc_v2i64 (v4i1sextv4i32)),
5509             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5510             (PABSDrr128 VR128:$src)>;
5511 }
5512
5513 //===---------------------------------------------------------------------===//
5514 // SSSE3 - Packed Binary Operator Instructions
5515 //===---------------------------------------------------------------------===//
5516
5517 let Sched = WriteVecALU in {
5518 def SSE_PHADDSUBD : OpndItins<
5519   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5520 >;
5521 def SSE_PHADDSUBSW : OpndItins<
5522   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5523 >;
5524 def SSE_PHADDSUBW : OpndItins<
5525   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5526 >;
5527 }
5528 let Sched = WriteShuffle in
5529 def SSE_PSHUFB : OpndItins<
5530   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5531 >;
5532 let Sched = WriteVecALU in
5533 def SSE_PSIGN : OpndItins<
5534   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5535 >;
5536 let Sched = WriteVecIMul in
5537 def SSE_PMULHRSW : OpndItins<
5538   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5539 >;
5540
5541 /// SS3I_binop_rm - Simple SSSE3 bin op
5542 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5543                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5544                          X86MemOperand x86memop, OpndItins itins,
5545                          bit Is2Addr = 1> {
5546   let isCommutable = 1 in
5547   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5548        (ins RC:$src1, RC:$src2),
5549        !if(Is2Addr,
5550          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5551          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5552        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5553        Sched<[itins.Sched]>;
5554   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5555        (ins RC:$src1, x86memop:$src2),
5556        !if(Is2Addr,
5557          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5558          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5559        [(set RC:$dst,
5560          (OpVT (OpNode RC:$src1,
5561           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5562        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5563 }
5564
5565 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5566 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5567                              Intrinsic IntId128, OpndItins itins,
5568                              PatFrag ld_frag, bit Is2Addr = 1> {
5569   let isCommutable = 1 in
5570   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5571        (ins VR128:$src1, VR128:$src2),
5572        !if(Is2Addr,
5573          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5574          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5575        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5576        Sched<[itins.Sched]>;
5577   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5578        (ins VR128:$src1, i128mem:$src2),
5579        !if(Is2Addr,
5580          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5581          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5582        [(set VR128:$dst,
5583          (IntId128 VR128:$src1,
5584           (bitconvert (ld_frag addr:$src2))))]>,
5585        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5586 }
5587
5588 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5589                                Intrinsic IntId256,
5590                                X86FoldableSchedWrite Sched> {
5591   let isCommutable = 1 in
5592   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5593        (ins VR256:$src1, VR256:$src2),
5594        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5595        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5596        Sched<[Sched]>;
5597   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5598        (ins VR256:$src1, i256mem:$src2),
5599        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5600        [(set VR256:$dst,
5601          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5602        Sched<[Sched.Folded, ReadAfterLd]>;
5603 }
5604
5605 let ImmT = NoImm, Predicates = [HasAVX] in {
5606 let isCommutable = 0 in {
5607   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5608                                   loadv2i64, i128mem,
5609                                   SSE_PHADDSUBW, 0>, VEX_4V;
5610   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5611                                   loadv2i64, i128mem,
5612                                   SSE_PHADDSUBD, 0>, VEX_4V;
5613   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5614                                   loadv2i64, i128mem,
5615                                   SSE_PHADDSUBW, 0>, VEX_4V;
5616   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5617                                   loadv2i64, i128mem,
5618                                   SSE_PHADDSUBD, 0>, VEX_4V;
5619   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5620                                   loadv2i64, i128mem,
5621                                   SSE_PSIGN, 0>, VEX_4V;
5622   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5623                                   loadv2i64, i128mem,
5624                                   SSE_PSIGN, 0>, VEX_4V;
5625   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5626                                   loadv2i64, i128mem,
5627                                   SSE_PSIGN, 0>, VEX_4V;
5628   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5629                                   loadv2i64, i128mem,
5630                                   SSE_PSHUFB, 0>, VEX_4V;
5631   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5632                                       int_x86_ssse3_phadd_sw_128,
5633                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5634   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5635                                       int_x86_ssse3_phsub_sw_128,
5636                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5637   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5638                                       int_x86_ssse3_pmadd_ub_sw_128,
5639                                       SSE_PMADD, loadv2i64, 0>, VEX_4V;
5640 }
5641 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5642                                       int_x86_ssse3_pmul_hr_sw_128,
5643                                       SSE_PMULHRSW, loadv2i64, 0>, VEX_4V;
5644 }
5645
5646 let ImmT = NoImm, Predicates = [HasAVX2] in {
5647 let isCommutable = 0 in {
5648   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5649                                   loadv4i64, i256mem,
5650                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5651   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5652                                   loadv4i64, i256mem,
5653                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5654   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5655                                   loadv4i64, i256mem,
5656                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5657   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5658                                   loadv4i64, i256mem,
5659                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5660   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5661                                   loadv4i64, i256mem,
5662                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5663   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5664                                   loadv4i64, i256mem,
5665                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5666   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5667                                   loadv4i64, i256mem,
5668                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5669   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5670                                   loadv4i64, i256mem,
5671                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5672   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5673                                         int_x86_avx2_phadd_sw,
5674                                         WriteVecALU>, VEX_4V, VEX_L;
5675   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5676                                         int_x86_avx2_phsub_sw,
5677                                         WriteVecALU>, VEX_4V, VEX_L;
5678   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5679                                        int_x86_avx2_pmadd_ub_sw,
5680                                         WriteVecIMul>, VEX_4V, VEX_L;
5681 }
5682 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5683                                         int_x86_avx2_pmul_hr_sw,
5684                                         WriteVecIMul>, VEX_4V, VEX_L;
5685 }
5686
5687 // None of these have i8 immediate fields.
5688 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5689 let isCommutable = 0 in {
5690   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5691                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5692   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5693                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5694   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5695                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5696   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5697                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5698   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5699                                  memopv2i64, i128mem, SSE_PSIGN>;
5700   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5701                                  memopv2i64, i128mem, SSE_PSIGN>;
5702   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5703                                  memopv2i64, i128mem, SSE_PSIGN>;
5704   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5705                                  memopv2i64, i128mem, SSE_PSHUFB>;
5706   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5707                                      int_x86_ssse3_phadd_sw_128,
5708                                      SSE_PHADDSUBSW, memopv2i64>;
5709   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5710                                      int_x86_ssse3_phsub_sw_128,
5711                                      SSE_PHADDSUBSW, memopv2i64>;
5712   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5713                                      int_x86_ssse3_pmadd_ub_sw_128,
5714                                      SSE_PMADD, memopv2i64>;
5715 }
5716 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5717                                      int_x86_ssse3_pmul_hr_sw_128,
5718                                      SSE_PMULHRSW, memopv2i64>;
5719 }
5720
5721 //===---------------------------------------------------------------------===//
5722 // SSSE3 - Packed Align Instruction Patterns
5723 //===---------------------------------------------------------------------===//
5724
5725 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5726   let hasSideEffects = 0 in {
5727   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5728       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5729       !if(Is2Addr,
5730         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5731         !strconcat(asm,
5732                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5733       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5734   let mayLoad = 1 in
5735   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5736       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5737       !if(Is2Addr,
5738         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5739         !strconcat(asm,
5740                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5741       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5742   }
5743 }
5744
5745 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5746   let hasSideEffects = 0 in {
5747   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5748       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5749       !strconcat(asm,
5750                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5751       []>, Sched<[WriteShuffle]>;
5752   let mayLoad = 1 in
5753   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5754       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5755       !strconcat(asm,
5756                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5757       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5758   }
5759 }
5760
5761 let Predicates = [HasAVX] in
5762   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5763 let Predicates = [HasAVX2] in
5764   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5765 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5766   defm PALIGN : ssse3_palignr<"palignr">;
5767
5768 let Predicates = [HasAVX2] in {
5769 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5770           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5771 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5772           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5773 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5774           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5775 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5776           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5777 }
5778
5779 let Predicates = [HasAVX] in {
5780 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5781           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5782 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5783           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5784 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5785           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5786 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5787           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5788 }
5789
5790 let Predicates = [UseSSSE3] in {
5791 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5792           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5793 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5794           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5795 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5796           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5797 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5798           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5799 }
5800
5801 //===---------------------------------------------------------------------===//
5802 // SSSE3 - Thread synchronization
5803 //===---------------------------------------------------------------------===//
5804
5805 let SchedRW = [WriteSystem] in {
5806 let usesCustomInserter = 1 in {
5807 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5808                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5809                 Requires<[HasSSE3]>;
5810 }
5811
5812 let Uses = [EAX, ECX, EDX] in
5813 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5814                  TB, Requires<[HasSSE3]>;
5815 let Uses = [ECX, EAX] in
5816 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5817                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5818                 TB, Requires<[HasSSE3]>;
5819 } // SchedRW
5820
5821 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5822 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5823
5824 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5825       Requires<[Not64BitMode]>;
5826 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5827       Requires<[In64BitMode]>;
5828
5829 //===----------------------------------------------------------------------===//
5830 // SSE4.1 - Packed Move with Sign/Zero Extend
5831 //===----------------------------------------------------------------------===//
5832
5833 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
5834                           RegisterClass OutRC, RegisterClass InRC,
5835                           OpndItins itins> {
5836   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
5837                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5838                  [], itins.rr>,
5839                  Sched<[itins.Sched]>;
5840
5841   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
5842                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5843                  [],
5844                  itins.rm>, Sched<[itins.Sched.Folded]>;
5845 }
5846
5847 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
5848                           X86MemOperand MemOp, X86MemOperand MemYOp,
5849                           OpndItins SSEItins, OpndItins AVXItins,
5850                           OpndItins AVX2Itins> {
5851   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
5852   let Predicates = [HasAVX] in
5853     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
5854                                      VR128, VR128, AVXItins>, VEX;
5855   let Predicates = [HasAVX2] in
5856     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
5857                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
5858 }
5859
5860 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
5861                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
5862   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
5863                                         MemOp, MemYOp,
5864                                         SSE_INTALU_ITINS_SHUFF_P,
5865                                         DEFAULT_ITINS_SHUFFLESCHED,
5866                                         DEFAULT_ITINS_SHUFFLESCHED>;
5867   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
5868                                         !strconcat("pmovzx", OpcodeStr),
5869                                         MemOp, MemYOp,
5870                                         SSE_INTALU_ITINS_SHUFF_P,
5871                                         DEFAULT_ITINS_SHUFFLESCHED,
5872                                         DEFAULT_ITINS_SHUFFLESCHED>;
5873 }
5874
5875 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
5876 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
5877 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
5878
5879 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
5880 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
5881
5882 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
5883
5884 // AVX2 Patterns
5885 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
5886   // Register-Register patterns
5887   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
5888             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
5889   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
5890             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
5891   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
5892             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
5893
5894   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
5895             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
5896   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
5897             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
5898
5899   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
5900             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
5901
5902   // On AVX2, we also support 256bit inputs.
5903   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
5904             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5905   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
5906             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5907   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
5908             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5909
5910   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
5911             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5912   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
5913             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5914
5915   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
5916             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5917
5918   // Simple Register-Memory patterns
5919   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5920             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5921   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5922             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5923   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5924             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5925
5926   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5927             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5928   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5929             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5930
5931   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
5932             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5933
5934   // AVX2 Register-Memory patterns
5935   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5936             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5937   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5938             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5939   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5940             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5941   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5942             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5943
5944   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5945             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5946   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5947             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5948   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5949             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5950   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5951             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5952
5953   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
5954             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5955   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
5956             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5957   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5958             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5959   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5960             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5961
5962   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5963             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5964   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5965             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5966   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5967             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5968   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5969             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5970
5971   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5972             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5973   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
5974             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5975   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
5976             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5977   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5978             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5979
5980   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
5981             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5982   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
5983             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5984   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
5985             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5986   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
5987             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5988 }
5989
5990 let Predicates = [HasAVX2] in {
5991   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
5992   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
5993 }
5994
5995 // SSE4.1/AVX patterns.
5996 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
5997                                 SDNode ExtOp, PatFrag ExtLoad16> {
5998   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
5999             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6000   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6001             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6002   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6003             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6004
6005   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6006             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6007   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6008             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6009
6010   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6011             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6012
6013   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6014             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6015   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6016             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6017   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6018             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6019
6020   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6021             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6022   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6023             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6024
6025   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6026             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6027
6028   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6029             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6030   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6031             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6032   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6033             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6034   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6035             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6036   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6037             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6038
6039   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6040             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6041   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6042             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6043   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6044             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6045   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6046             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6047
6048   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6049             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6050   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6051             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6052   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6053             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6054   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6055             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6056
6057   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6058             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6059   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6060             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6061   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6062             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6063   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6064             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6065   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6066             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6067
6068   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6069             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6070   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6071             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6072   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6073             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6074   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6075             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6076
6077   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6078             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6079   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6080             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6081   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6082             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6083   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6084             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6085   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6086             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6087 }
6088
6089 let Predicates = [HasAVX] in {
6090   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6091   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6092 }
6093
6094 let Predicates = [UseSSE41] in {
6095   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6096   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6097 }
6098
6099 //===----------------------------------------------------------------------===//
6100 // SSE4.1 - Extract Instructions
6101 //===----------------------------------------------------------------------===//
6102
6103 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6104 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6105   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6106                  (ins VR128:$src1, u8imm:$src2),
6107                  !strconcat(OpcodeStr,
6108                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6109                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6110                                          imm:$src2))]>,
6111                   Sched<[WriteShuffle]>;
6112   let hasSideEffects = 0, mayStore = 1,
6113       SchedRW = [WriteShuffleLd, WriteRMW] in
6114   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6115                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6116                  !strconcat(OpcodeStr,
6117                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6118                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6119                                                  imm:$src2)))), addr:$dst)]>;
6120 }
6121
6122 let Predicates = [HasAVX] in
6123   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6124
6125 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6126
6127
6128 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6129 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6130   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6131   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6132                    (ins VR128:$src1, u8imm:$src2),
6133                    !strconcat(OpcodeStr,
6134                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6135                    []>, Sched<[WriteShuffle]>;
6136
6137   let hasSideEffects = 0, mayStore = 1,
6138       SchedRW = [WriteShuffleLd, WriteRMW] in
6139   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6140                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6141                  !strconcat(OpcodeStr,
6142                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6143                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6144                                                   imm:$src2)))), addr:$dst)]>;
6145 }
6146
6147 let Predicates = [HasAVX] in
6148   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6149
6150 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6151
6152
6153 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6154 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6155   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6156                  (ins VR128:$src1, u8imm:$src2),
6157                  !strconcat(OpcodeStr,
6158                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6159                  [(set GR32:$dst,
6160                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6161                   Sched<[WriteShuffle]>;
6162   let SchedRW = [WriteShuffleLd, WriteRMW] in
6163   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6164                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6165                  !strconcat(OpcodeStr,
6166                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6167                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6168                           addr:$dst)]>;
6169 }
6170
6171 let Predicates = [HasAVX] in
6172   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6173
6174 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6175
6176 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6177 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6178   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6179                  (ins VR128:$src1, u8imm:$src2),
6180                  !strconcat(OpcodeStr,
6181                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6182                  [(set GR64:$dst,
6183                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6184                   Sched<[WriteShuffle]>, REX_W;
6185   let SchedRW = [WriteShuffleLd, WriteRMW] in
6186   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6187                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6188                  !strconcat(OpcodeStr,
6189                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6190                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6191                           addr:$dst)]>, REX_W;
6192 }
6193
6194 let Predicates = [HasAVX] in
6195   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6196
6197 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6198
6199 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6200 /// destination
6201 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6202                             OpndItins itins = DEFAULT_ITINS> {
6203   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6204                  (ins VR128:$src1, u8imm:$src2),
6205                  !strconcat(OpcodeStr,
6206                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6207                  [(set GR32orGR64:$dst,
6208                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6209                     itins.rr>, Sched<[WriteFBlend]>;
6210   let SchedRW = [WriteFBlendLd, WriteRMW] in
6211   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6212                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6213                  !strconcat(OpcodeStr,
6214                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6215                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6216                           addr:$dst)], itins.rm>;
6217 }
6218
6219 let ExeDomain = SSEPackedSingle in {
6220   let Predicates = [UseAVX] in
6221     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6222   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6223 }
6224
6225 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6226 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6227                                               imm:$src2))),
6228                  addr:$dst),
6229           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6230           Requires<[HasAVX]>;
6231 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6232                                               imm:$src2))),
6233                  addr:$dst),
6234           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6235           Requires<[UseSSE41]>;
6236
6237 //===----------------------------------------------------------------------===//
6238 // SSE4.1 - Insert Instructions
6239 //===----------------------------------------------------------------------===//
6240
6241 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6242   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6243       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6244       !if(Is2Addr,
6245         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6246         !strconcat(asm,
6247                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6248       [(set VR128:$dst,
6249         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6250       Sched<[WriteShuffle]>;
6251   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6252       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6253       !if(Is2Addr,
6254         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6255         !strconcat(asm,
6256                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6257       [(set VR128:$dst,
6258         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6259                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6260 }
6261
6262 let Predicates = [HasAVX] in
6263   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6264 let Constraints = "$src1 = $dst" in
6265   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6266
6267 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6268   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6269       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6270       !if(Is2Addr,
6271         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6272         !strconcat(asm,
6273                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6274       [(set VR128:$dst,
6275         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6276       Sched<[WriteShuffle]>;
6277   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6278       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6279       !if(Is2Addr,
6280         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6281         !strconcat(asm,
6282                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6283       [(set VR128:$dst,
6284         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6285                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6286 }
6287
6288 let Predicates = [HasAVX] in
6289   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6290 let Constraints = "$src1 = $dst" in
6291   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6292
6293 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6294   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6295       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6296       !if(Is2Addr,
6297         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6298         !strconcat(asm,
6299                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6300       [(set VR128:$dst,
6301         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6302       Sched<[WriteShuffle]>;
6303   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6304       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6305       !if(Is2Addr,
6306         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6307         !strconcat(asm,
6308                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6309       [(set VR128:$dst,
6310         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6311                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6312 }
6313
6314 let Predicates = [HasAVX] in
6315   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6316 let Constraints = "$src1 = $dst" in
6317   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6318
6319 // insertps has a few different modes, there's the first two here below which
6320 // are optimized inserts that won't zero arbitrary elements in the destination
6321 // vector. The next one matches the intrinsic and could zero arbitrary elements
6322 // in the target vector.
6323 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6324                            OpndItins itins = DEFAULT_ITINS> {
6325   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6326       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6327       !if(Is2Addr,
6328         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6329         !strconcat(asm,
6330                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6331       [(set VR128:$dst,
6332         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6333       Sched<[WriteFShuffle]>;
6334   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6335       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6336       !if(Is2Addr,
6337         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6338         !strconcat(asm,
6339                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6340       [(set VR128:$dst,
6341         (X86insertps VR128:$src1,
6342                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6343                     imm:$src3))], itins.rm>,
6344       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6345 }
6346
6347 let ExeDomain = SSEPackedSingle in {
6348   let Predicates = [UseAVX] in
6349     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6350   let Constraints = "$src1 = $dst" in
6351     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6352 }
6353
6354 let Predicates = [UseSSE41] in {
6355   // If we're inserting an element from a load or a null pshuf of a load,
6356   // fold the load into the insertps instruction.
6357   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6358                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6359                    imm:$src3)),
6360             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6361   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6362                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6363             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6364 }
6365
6366 let Predicates = [UseAVX] in {
6367   // If we're inserting an element from a vbroadcast of a load, fold the
6368   // load into the X86insertps instruction.
6369   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6370                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6371             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6372   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6373                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6374             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6375 }
6376
6377 //===----------------------------------------------------------------------===//
6378 // SSE4.1 - Round Instructions
6379 //===----------------------------------------------------------------------===//
6380
6381 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6382                             X86MemOperand x86memop, RegisterClass RC,
6383                             PatFrag mem_frag32, PatFrag mem_frag64,
6384                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6385 let ExeDomain = SSEPackedSingle in {
6386   // Intrinsic operation, reg.
6387   // Vector intrinsic operation, reg
6388   def PSr : SS4AIi8<opcps, MRMSrcReg,
6389                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6390                     !strconcat(OpcodeStr,
6391                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6392                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6393                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6394
6395   // Vector intrinsic operation, mem
6396   def PSm : SS4AIi8<opcps, MRMSrcMem,
6397                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6398                     !strconcat(OpcodeStr,
6399                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6400                     [(set RC:$dst,
6401                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6402                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6403 } // ExeDomain = SSEPackedSingle
6404
6405 let ExeDomain = SSEPackedDouble in {
6406   // Vector intrinsic operation, reg
6407   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6408                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6409                     !strconcat(OpcodeStr,
6410                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6411                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6412                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6413
6414   // Vector intrinsic operation, mem
6415   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6416                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6417                     !strconcat(OpcodeStr,
6418                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6419                     [(set RC:$dst,
6420                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6421                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6422 } // ExeDomain = SSEPackedDouble
6423 }
6424
6425 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6426                             string OpcodeStr,
6427                             Intrinsic F32Int,
6428                             Intrinsic F64Int, bit Is2Addr = 1> {
6429 let ExeDomain = GenericDomain in {
6430   // Operation, reg.
6431   let hasSideEffects = 0 in
6432   def SSr : SS4AIi8<opcss, MRMSrcReg,
6433       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6434       !if(Is2Addr,
6435           !strconcat(OpcodeStr,
6436               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6437           !strconcat(OpcodeStr,
6438               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6439       []>, Sched<[WriteFAdd]>;
6440
6441   // Intrinsic operation, reg.
6442   let isCodeGenOnly = 1 in
6443   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6444         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6445         !if(Is2Addr,
6446             !strconcat(OpcodeStr,
6447                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6448             !strconcat(OpcodeStr,
6449                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6450         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6451         Sched<[WriteFAdd]>;
6452
6453   // Intrinsic operation, mem.
6454   def SSm : SS4AIi8<opcss, MRMSrcMem,
6455         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6456         !if(Is2Addr,
6457             !strconcat(OpcodeStr,
6458                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6459             !strconcat(OpcodeStr,
6460                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6461         [(set VR128:$dst,
6462              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6463         Sched<[WriteFAddLd, ReadAfterLd]>;
6464
6465   // Operation, reg.
6466   let hasSideEffects = 0 in
6467   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6468         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6469         !if(Is2Addr,
6470             !strconcat(OpcodeStr,
6471                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6472             !strconcat(OpcodeStr,
6473                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6474         []>, Sched<[WriteFAdd]>;
6475
6476   // Intrinsic operation, reg.
6477   let isCodeGenOnly = 1 in
6478   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6479         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6480         !if(Is2Addr,
6481             !strconcat(OpcodeStr,
6482                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6483             !strconcat(OpcodeStr,
6484                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6485         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6486         Sched<[WriteFAdd]>;
6487
6488   // Intrinsic operation, mem.
6489   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6490         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6491         !if(Is2Addr,
6492             !strconcat(OpcodeStr,
6493                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6494             !strconcat(OpcodeStr,
6495                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6496         [(set VR128:$dst,
6497               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6498         Sched<[WriteFAddLd, ReadAfterLd]>;
6499 } // ExeDomain = GenericDomain
6500 }
6501
6502 // FP round - roundss, roundps, roundsd, roundpd
6503 let Predicates = [HasAVX] in {
6504   // Intrinsic form
6505   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6506                                   loadv4f32, loadv2f64,
6507                                   int_x86_sse41_round_ps,
6508                                   int_x86_sse41_round_pd>, VEX;
6509   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6510                                   loadv8f32, loadv4f64,
6511                                   int_x86_avx_round_ps_256,
6512                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6513   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6514                                   int_x86_sse41_round_ss,
6515                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6516 }
6517
6518 let Predicates = [UseAVX] in {
6519   def : Pat<(ffloor FR32:$src),
6520             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6521   def : Pat<(f64 (ffloor FR64:$src)),
6522             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6523   def : Pat<(f32 (fnearbyint FR32:$src)),
6524             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6525   def : Pat<(f64 (fnearbyint FR64:$src)),
6526             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6527   def : Pat<(f32 (fceil FR32:$src)),
6528             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6529   def : Pat<(f64 (fceil FR64:$src)),
6530             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6531   def : Pat<(f32 (frint FR32:$src)),
6532             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6533   def : Pat<(f64 (frint FR64:$src)),
6534             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6535   def : Pat<(f32 (ftrunc FR32:$src)),
6536             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6537   def : Pat<(f64 (ftrunc FR64:$src)),
6538             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6539 }
6540
6541 let Predicates = [HasAVX] in {
6542   def : Pat<(v4f32 (ffloor VR128:$src)),
6543             (VROUNDPSr VR128:$src, (i32 0x1))>;
6544   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6545             (VROUNDPSr VR128:$src, (i32 0xC))>;
6546   def : Pat<(v4f32 (fceil VR128:$src)),
6547             (VROUNDPSr VR128:$src, (i32 0x2))>;
6548   def : Pat<(v4f32 (frint VR128:$src)),
6549             (VROUNDPSr VR128:$src, (i32 0x4))>;
6550   def : Pat<(v4f32 (ftrunc VR128:$src)),
6551             (VROUNDPSr VR128:$src, (i32 0x3))>;
6552
6553   def : Pat<(v2f64 (ffloor VR128:$src)),
6554             (VROUNDPDr VR128:$src, (i32 0x1))>;
6555   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6556             (VROUNDPDr VR128:$src, (i32 0xC))>;
6557   def : Pat<(v2f64 (fceil VR128:$src)),
6558             (VROUNDPDr VR128:$src, (i32 0x2))>;
6559   def : Pat<(v2f64 (frint VR128:$src)),
6560             (VROUNDPDr VR128:$src, (i32 0x4))>;
6561   def : Pat<(v2f64 (ftrunc VR128:$src)),
6562             (VROUNDPDr VR128:$src, (i32 0x3))>;
6563
6564   def : Pat<(v8f32 (ffloor VR256:$src)),
6565             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6566   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6567             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6568   def : Pat<(v8f32 (fceil VR256:$src)),
6569             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6570   def : Pat<(v8f32 (frint VR256:$src)),
6571             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6572   def : Pat<(v8f32 (ftrunc VR256:$src)),
6573             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6574
6575   def : Pat<(v4f64 (ffloor VR256:$src)),
6576             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6577   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6578             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6579   def : Pat<(v4f64 (fceil VR256:$src)),
6580             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6581   def : Pat<(v4f64 (frint VR256:$src)),
6582             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6583   def : Pat<(v4f64 (ftrunc VR256:$src)),
6584             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6585 }
6586
6587 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6588                                memopv4f32, memopv2f64,
6589                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6590 let Constraints = "$src1 = $dst" in
6591 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6592                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6593
6594 let Predicates = [UseSSE41] in {
6595   def : Pat<(ffloor FR32:$src),
6596             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6597   def : Pat<(f64 (ffloor FR64:$src)),
6598             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6599   def : Pat<(f32 (fnearbyint FR32:$src)),
6600             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6601   def : Pat<(f64 (fnearbyint FR64:$src)),
6602             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6603   def : Pat<(f32 (fceil FR32:$src)),
6604             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6605   def : Pat<(f64 (fceil FR64:$src)),
6606             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6607   def : Pat<(f32 (frint FR32:$src)),
6608             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6609   def : Pat<(f64 (frint FR64:$src)),
6610             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6611   def : Pat<(f32 (ftrunc FR32:$src)),
6612             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6613   def : Pat<(f64 (ftrunc FR64:$src)),
6614             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6615
6616   def : Pat<(v4f32 (ffloor VR128:$src)),
6617             (ROUNDPSr VR128:$src, (i32 0x1))>;
6618   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6619             (ROUNDPSr VR128:$src, (i32 0xC))>;
6620   def : Pat<(v4f32 (fceil VR128:$src)),
6621             (ROUNDPSr VR128:$src, (i32 0x2))>;
6622   def : Pat<(v4f32 (frint VR128:$src)),
6623             (ROUNDPSr VR128:$src, (i32 0x4))>;
6624   def : Pat<(v4f32 (ftrunc VR128:$src)),
6625             (ROUNDPSr VR128:$src, (i32 0x3))>;
6626
6627   def : Pat<(v2f64 (ffloor VR128:$src)),
6628             (ROUNDPDr VR128:$src, (i32 0x1))>;
6629   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6630             (ROUNDPDr VR128:$src, (i32 0xC))>;
6631   def : Pat<(v2f64 (fceil VR128:$src)),
6632             (ROUNDPDr VR128:$src, (i32 0x2))>;
6633   def : Pat<(v2f64 (frint VR128:$src)),
6634             (ROUNDPDr VR128:$src, (i32 0x4))>;
6635   def : Pat<(v2f64 (ftrunc VR128:$src)),
6636             (ROUNDPDr VR128:$src, (i32 0x3))>;
6637 }
6638
6639 //===----------------------------------------------------------------------===//
6640 // SSE4.1 - Packed Bit Test
6641 //===----------------------------------------------------------------------===//
6642
6643 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6644 // the intel intrinsic that corresponds to this.
6645 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6646 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6647                 "vptest\t{$src2, $src1|$src1, $src2}",
6648                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6649                 Sched<[WriteVecLogic]>, VEX;
6650 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6651                 "vptest\t{$src2, $src1|$src1, $src2}",
6652                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6653                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6654
6655 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6656                 "vptest\t{$src2, $src1|$src1, $src2}",
6657                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6658                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6659 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6660                 "vptest\t{$src2, $src1|$src1, $src2}",
6661                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6662                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6663 }
6664
6665 let Defs = [EFLAGS] in {
6666 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6667               "ptest\t{$src2, $src1|$src1, $src2}",
6668               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6669               Sched<[WriteVecLogic]>;
6670 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6671               "ptest\t{$src2, $src1|$src1, $src2}",
6672               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6673               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6674 }
6675
6676 // The bit test instructions below are AVX only
6677 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6678                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6679   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6680             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6681             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6682             Sched<[WriteVecLogic]>, VEX;
6683   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6684             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6685             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6686             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6687 }
6688
6689 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6690 let ExeDomain = SSEPackedSingle in {
6691 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6692 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6693                             VEX_L;
6694 }
6695 let ExeDomain = SSEPackedDouble in {
6696 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6697 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6698                             VEX_L;
6699 }
6700 }
6701
6702 //===----------------------------------------------------------------------===//
6703 // SSE4.1 - Misc Instructions
6704 //===----------------------------------------------------------------------===//
6705
6706 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6707   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6708                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6709                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6710                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6711                      OpSize16, XS;
6712   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6713                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6714                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6715                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6716                       Sched<[WriteFAddLd]>, OpSize16, XS;
6717
6718   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6719                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6720                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6721                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6722                      OpSize32, XS;
6723
6724   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6725                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6726                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6727                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6728                       Sched<[WriteFAddLd]>, OpSize32, XS;
6729
6730   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6731                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6732                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6733                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6734   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6735                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6736                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6737                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6738                        Sched<[WriteFAddLd]>, XS;
6739 }
6740
6741
6742
6743 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6744 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6745                                  Intrinsic IntId128, PatFrag ld_frag,
6746                                  X86FoldableSchedWrite Sched> {
6747   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6748                     (ins VR128:$src),
6749                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6750                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6751                     Sched<[Sched]>;
6752   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6753                      (ins i128mem:$src),
6754                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6755                      [(set VR128:$dst,
6756                        (IntId128 (bitconvert (ld_frag addr:$src))))]>,
6757                     Sched<[Sched.Folded]>;
6758 }
6759
6760 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6761 // model, although the naming is misleading.
6762 let Predicates = [HasAVX] in
6763 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6764                                          int_x86_sse41_phminposuw, loadv2i64,
6765                                          WriteVecIMul>, VEX;
6766 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6767                                          int_x86_sse41_phminposuw, memopv2i64,
6768                                          WriteVecIMul>;
6769
6770 /// SS48I_binop_rm - Simple SSE41 binary operator.
6771 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6772                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6773                           X86MemOperand x86memop, bit Is2Addr = 1,
6774                           OpndItins itins = SSE_INTALU_ITINS_P> {
6775   let isCommutable = 1 in
6776   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6777        (ins RC:$src1, RC:$src2),
6778        !if(Is2Addr,
6779            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6780            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6781        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6782        Sched<[itins.Sched]>;
6783   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6784        (ins RC:$src1, x86memop:$src2),
6785        !if(Is2Addr,
6786            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6787            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6788        [(set RC:$dst,
6789          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
6790        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6791 }
6792
6793 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
6794 /// types.
6795 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
6796                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
6797                          PatFrag memop_frag, X86MemOperand x86memop,
6798                          OpndItins itins,
6799                          bit IsCommutable = 0, bit Is2Addr = 1> {
6800   let isCommutable = IsCommutable in
6801   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6802        (ins RC:$src1, RC:$src2),
6803        !if(Is2Addr,
6804            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6805            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6806        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
6807        Sched<[itins.Sched]>;
6808   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6809        (ins RC:$src1, x86memop:$src2),
6810        !if(Is2Addr,
6811            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6812            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6813        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
6814                                      (bitconvert (memop_frag addr:$src2)))))]>,
6815        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6816 }
6817
6818 let Predicates = [HasAVX, NoVLX] in {
6819   let isCommutable = 0 in
6820   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6821                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6822                                   VEX_4V;
6823   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6824                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6825                                   VEX_4V;
6826   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6827                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6828                                   VEX_4V;
6829   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6830                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6831                                   VEX_4V;
6832   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6833                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6834                                   VEX_4V;
6835   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6836                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6837                                   VEX_4V;
6838   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6839                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6840                                   VEX_4V;
6841   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6842                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6843                                   VEX_4V;
6844   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
6845                                    VR128, loadv2i64, i128mem,
6846                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
6847 }
6848
6849 let Predicates = [HasAVX2, NoVLX] in {
6850   let isCommutable = 0 in
6851   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6852                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6853                                   VEX_4V, VEX_L;
6854   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6855                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6856                                   VEX_4V, VEX_L;
6857   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6858                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6859                                   VEX_4V, VEX_L;
6860   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6861                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6862                                   VEX_4V, VEX_L;
6863   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6864                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6865                                   VEX_4V, VEX_L;
6866   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6867                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6868                                   VEX_4V, VEX_L;
6869   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6870                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6871                                   VEX_4V, VEX_L;
6872   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6873                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6874                                   VEX_4V, VEX_L;
6875   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
6876                                   VR256, loadv4i64, i256mem,
6877                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
6878 }
6879
6880 let Constraints = "$src1 = $dst" in {
6881   let isCommutable = 0 in
6882   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6883                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6884   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6885                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6886   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6887                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6888   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6889                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6890   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6891                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6892   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6893                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6894   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6895                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6896   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6897                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6898   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
6899                                   VR128, memopv2i64, i128mem,
6900                                   SSE_INTMUL_ITINS_P, 1>;
6901 }
6902
6903 let Predicates = [HasAVX, NoVLX] in {
6904   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6905                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
6906                                  VEX_4V;
6907   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6908                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6909                                  VEX_4V;
6910 }
6911 let Predicates = [HasAVX2] in {
6912   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6913                                   loadv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
6914                                   VEX_4V, VEX_L;
6915   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6916                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6917                                   VEX_4V, VEX_L;
6918 }
6919
6920 let Constraints = "$src1 = $dst" in {
6921   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6922                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6923   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6924                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6925 }
6926
6927 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6928 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6929                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6930                  X86MemOperand x86memop, bit Is2Addr = 1,
6931                  OpndItins itins = DEFAULT_ITINS> {
6932   let isCommutable = 1 in
6933   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6934         (ins RC:$src1, RC:$src2, u8imm:$src3),
6935         !if(Is2Addr,
6936             !strconcat(OpcodeStr,
6937                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6938             !strconcat(OpcodeStr,
6939                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6940         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6941         Sched<[itins.Sched]>;
6942   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6943         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6944         !if(Is2Addr,
6945             !strconcat(OpcodeStr,
6946                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6947             !strconcat(OpcodeStr,
6948                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6949         [(set RC:$dst,
6950           (IntId RC:$src1,
6951            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6952         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6953 }
6954
6955 /// SS41I_binop_rmi - SSE 4.1 binary operator with 8-bit immediate
6956 multiclass SS41I_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
6957                            ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6958                            X86MemOperand x86memop, bit Is2Addr = 1,
6959                            OpndItins itins = DEFAULT_ITINS> {
6960   let isCommutable = 1 in
6961   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6962         (ins RC:$src1, RC:$src2, u8imm:$src3),
6963         !if(Is2Addr,
6964             !strconcat(OpcodeStr,
6965                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6966             !strconcat(OpcodeStr,
6967                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6968         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))],
6969         itins.rr>, Sched<[itins.Sched]>;
6970   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6971         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6972         !if(Is2Addr,
6973             !strconcat(OpcodeStr,
6974                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6975             !strconcat(OpcodeStr,
6976                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6977         [(set RC:$dst,
6978           (OpVT (OpNode RC:$src1,
6979                  (bitconvert (memop_frag addr:$src2)), imm:$src3)))], itins.rm>,
6980         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6981 }
6982
6983 let Predicates = [HasAVX] in {
6984   let isCommutable = 0 in {
6985     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6986                                         VR128, loadv2i64, i128mem, 0,
6987                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
6988   }
6989
6990   let ExeDomain = SSEPackedSingle in {
6991   defm VBLENDPS : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v4f32,
6992                                   VR128, loadv4f32, f128mem, 0,
6993                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
6994   defm VBLENDPSY : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v8f32,
6995                                    VR256, loadv8f32, f256mem, 0,
6996                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
6997   }
6998   let ExeDomain = SSEPackedDouble in {
6999   defm VBLENDPD : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v2f64,
7000                                   VR128, loadv2f64, f128mem, 0,
7001                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7002   defm VBLENDPDY : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v4f64,
7003                                    VR256, loadv4f64, f256mem, 0,
7004                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7005   }
7006   defm VPBLENDW : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v8i16,
7007                                   VR128, loadv2i64, i128mem, 0,
7008                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7009
7010   let ExeDomain = SSEPackedSingle in
7011   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7012                                    VR128, loadv4f32, f128mem, 0,
7013                                    SSE_DPPS_ITINS>, VEX_4V;
7014   let ExeDomain = SSEPackedDouble in
7015   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7016                                    VR128, loadv2f64, f128mem, 0,
7017                                    SSE_DPPS_ITINS>, VEX_4V;
7018   let ExeDomain = SSEPackedSingle in
7019   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7020                                     VR256, loadv8f32, i256mem, 0,
7021                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7022 }
7023
7024 let Predicates = [HasAVX2] in {
7025   let isCommutable = 0 in {
7026   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7027                                   VR256, loadv4i64, i256mem, 0,
7028                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7029   }
7030   defm VPBLENDWY : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v16i16,
7031                                    VR256, loadv4i64, i256mem, 0,
7032                                    DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7033 }
7034
7035 let Constraints = "$src1 = $dst" in {
7036   let isCommutable = 0 in {
7037   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7038                                      VR128, memopv2i64, i128mem,
7039                                      1, SSE_MPSADBW_ITINS>;
7040   }
7041   let ExeDomain = SSEPackedSingle in
7042   defm BLENDPS : SS41I_binop_rmi<0x0C, "blendps", X86Blendi, v4f32,
7043                                  VR128, memopv4f32, f128mem,
7044                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7045   let ExeDomain = SSEPackedDouble in
7046   defm BLENDPD : SS41I_binop_rmi<0x0D, "blendpd", X86Blendi, v2f64,
7047                                  VR128, memopv2f64, f128mem,
7048                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7049   defm PBLENDW : SS41I_binop_rmi<0x0E, "pblendw", X86Blendi, v8i16,
7050                                  VR128, memopv2i64, i128mem,
7051                                  1, SSE_INTALU_ITINS_BLEND_P>;
7052   let ExeDomain = SSEPackedSingle in
7053   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7054                                   VR128, memopv4f32, f128mem, 1,
7055                                   SSE_DPPS_ITINS>;
7056   let ExeDomain = SSEPackedDouble in
7057   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7058                                   VR128, memopv2f64, f128mem, 1,
7059                                   SSE_DPPD_ITINS>;
7060 }
7061
7062 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7063 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7064                                     RegisterClass RC, X86MemOperand x86memop,
7065                                     PatFrag mem_frag, Intrinsic IntId,
7066                                     X86FoldableSchedWrite Sched> {
7067   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7068                   (ins RC:$src1, RC:$src2, RC:$src3),
7069                   !strconcat(OpcodeStr,
7070                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7071                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7072                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7073                 Sched<[Sched]>;
7074
7075   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7076                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7077                   !strconcat(OpcodeStr,
7078                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7079                   [(set RC:$dst,
7080                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7081                                RC:$src3))],
7082                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7083                 Sched<[Sched.Folded, ReadAfterLd]>;
7084 }
7085
7086 let Predicates = [HasAVX] in {
7087 let ExeDomain = SSEPackedDouble in {
7088 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7089                                            loadv2f64, int_x86_sse41_blendvpd,
7090                                            WriteFVarBlend>;
7091 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7092                                   loadv4f64, int_x86_avx_blendv_pd_256,
7093                                   WriteFVarBlend>, VEX_L;
7094 } // ExeDomain = SSEPackedDouble
7095 let ExeDomain = SSEPackedSingle in {
7096 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7097                                            loadv4f32, int_x86_sse41_blendvps,
7098                                            WriteFVarBlend>;
7099 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7100                                   loadv8f32, int_x86_avx_blendv_ps_256,
7101                                   WriteFVarBlend>, VEX_L;
7102 } // ExeDomain = SSEPackedSingle
7103 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7104                                            loadv2i64, int_x86_sse41_pblendvb,
7105                                            WriteVarBlend>;
7106 }
7107
7108 let Predicates = [HasAVX2] in {
7109 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7110                                       loadv4i64, int_x86_avx2_pblendvb,
7111                                       WriteVarBlend>, VEX_L;
7112 }
7113
7114 let Predicates = [HasAVX] in {
7115   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7116                             (v16i8 VR128:$src2))),
7117             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7118   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7119                             (v4i32 VR128:$src2))),
7120             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7121   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7122                             (v4f32 VR128:$src2))),
7123             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7124   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7125                             (v2i64 VR128:$src2))),
7126             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7127   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7128                             (v2f64 VR128:$src2))),
7129             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7130   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7131                             (v8i32 VR256:$src2))),
7132             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7133   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7134                             (v8f32 VR256:$src2))),
7135             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7136   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7137                             (v4i64 VR256:$src2))),
7138             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7139   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7140                             (v4f64 VR256:$src2))),
7141             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7142 }
7143
7144 let Predicates = [HasAVX2] in {
7145   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7146                             (v32i8 VR256:$src2))),
7147             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7148 }
7149
7150 // Patterns
7151 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7152 // on targets where they have equal performance. These were changed to use
7153 // blends because blends have better throughput on SandyBridge and Haswell, but
7154 // movs[s/d] are 1-2 byte shorter instructions.
7155 let Predicates = [UseAVX] in {
7156   let AddedComplexity = 15 in {
7157   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7158   // MOVS{S,D} to the lower bits.
7159   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7160             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7161   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7162             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7163   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7164             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7165   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7166             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7167
7168   // Move low f32 and clear high bits.
7169   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7170             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7171
7172   // Move low f64 and clear high bits.
7173   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7174             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7175   }
7176
7177   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7178                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7179             (SUBREG_TO_REG (i32 0),
7180                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7181                            sub_xmm)>;
7182   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7183                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7184             (SUBREG_TO_REG (i64 0),
7185                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7186                            sub_xmm)>;
7187
7188   // These will incur an FP/int domain crossing penalty, but it may be the only
7189   // way without AVX2. Do not add any complexity because we may be able to match
7190   // more optimal patterns defined earlier in this file.
7191   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7192             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7193   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7194             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7195 }
7196
7197 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7198 // on targets where they have equal performance. These were changed to use
7199 // blends because blends have better throughput on SandyBridge and Haswell, but
7200 // movs[s/d] are 1-2 byte shorter instructions.
7201 let Predicates = [UseSSE41] in {
7202   // With SSE41 we can use blends for these patterns.
7203   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7204             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7205   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7206             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7207   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7208             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7209 }
7210
7211
7212 /// SS41I_ternary_int - SSE 4.1 ternary operator
7213 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7214   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7215                                X86MemOperand x86memop, Intrinsic IntId,
7216                                OpndItins itins = DEFAULT_ITINS> {
7217     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7218                     (ins VR128:$src1, VR128:$src2),
7219                     !strconcat(OpcodeStr,
7220                      "\t{$src2, $dst|$dst, $src2}"),
7221                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7222                     itins.rr>, Sched<[itins.Sched]>;
7223
7224     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7225                     (ins VR128:$src1, x86memop:$src2),
7226                     !strconcat(OpcodeStr,
7227                      "\t{$src2, $dst|$dst, $src2}"),
7228                     [(set VR128:$dst,
7229                       (IntId VR128:$src1,
7230                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7231                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7232   }
7233 }
7234
7235 let ExeDomain = SSEPackedDouble in
7236 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7237                                   int_x86_sse41_blendvpd,
7238                                   DEFAULT_ITINS_FBLENDSCHED>;
7239 let ExeDomain = SSEPackedSingle in
7240 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7241                                   int_x86_sse41_blendvps,
7242                                   DEFAULT_ITINS_FBLENDSCHED>;
7243 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7244                                   int_x86_sse41_pblendvb,
7245                                   DEFAULT_ITINS_VARBLENDSCHED>;
7246
7247 // Aliases with the implicit xmm0 argument
7248 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7249                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7250 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7251                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7252 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7253                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7254 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7255                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7256 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7257                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7258 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7259                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7260
7261 let Predicates = [UseSSE41] in {
7262   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7263                             (v16i8 VR128:$src2))),
7264             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7265   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7266                             (v4i32 VR128:$src2))),
7267             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7268   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7269                             (v4f32 VR128:$src2))),
7270             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7271   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7272                             (v2i64 VR128:$src2))),
7273             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7274   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7275                             (v2f64 VR128:$src2))),
7276             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7277 }
7278
7279 let SchedRW = [WriteLoad] in {
7280 let Predicates = [HasAVX] in
7281 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7282                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7283                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7284                        VEX;
7285 let Predicates = [HasAVX2] in
7286 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7287                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7288                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7289                          VEX, VEX_L;
7290 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7291                        "movntdqa\t{$src, $dst|$dst, $src}",
7292                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7293 } // SchedRW
7294
7295 //===----------------------------------------------------------------------===//
7296 // SSE4.2 - Compare Instructions
7297 //===----------------------------------------------------------------------===//
7298
7299 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7300 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7301                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7302                           X86MemOperand x86memop, bit Is2Addr = 1> {
7303   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7304        (ins RC:$src1, RC:$src2),
7305        !if(Is2Addr,
7306            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7307            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7308        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7309   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7310        (ins RC:$src1, x86memop:$src2),
7311        !if(Is2Addr,
7312            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7313            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7314        [(set RC:$dst,
7315          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7316 }
7317
7318 let Predicates = [HasAVX] in
7319   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7320                                  loadv2i64, i128mem, 0>, VEX_4V;
7321
7322 let Predicates = [HasAVX2] in
7323   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7324                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7325
7326 let Constraints = "$src1 = $dst" in
7327   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7328                                 memopv2i64, i128mem>;
7329
7330 //===----------------------------------------------------------------------===//
7331 // SSE4.2 - String/text Processing Instructions
7332 //===----------------------------------------------------------------------===//
7333
7334 // Packed Compare Implicit Length Strings, Return Mask
7335 multiclass pseudo_pcmpistrm<string asm, PatFrag ld_frag> {
7336   def REG : PseudoI<(outs VR128:$dst),
7337                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7338     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7339                                                   imm:$src3))]>;
7340   def MEM : PseudoI<(outs VR128:$dst),
7341                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7342     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7343                        (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7344 }
7345
7346 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7347   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128", loadv2i64>,
7348                          Requires<[HasAVX]>;
7349   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128", memopv2i64>,
7350                          Requires<[UseSSE42]>;
7351 }
7352
7353 multiclass pcmpistrm_SS42AI<string asm> {
7354   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7355     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7356     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7357     []>, Sched<[WritePCmpIStrM]>;
7358   let mayLoad = 1 in
7359   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7360     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7361     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7362     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7363 }
7364
7365 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7366   let Predicates = [HasAVX] in
7367   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7368   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7369 }
7370
7371 // Packed Compare Explicit Length Strings, Return Mask
7372 multiclass pseudo_pcmpestrm<string asm, PatFrag ld_frag> {
7373   def REG : PseudoI<(outs VR128:$dst),
7374                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7375     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7376                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7377   def MEM : PseudoI<(outs VR128:$dst),
7378                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7379     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7380                        (bc_v16i8 (ld_frag addr:$src3)), EDX, imm:$src5))]>;
7381 }
7382
7383 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7384   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128", loadv2i64>,
7385                          Requires<[HasAVX]>;
7386   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128", memopv2i64>,
7387                          Requires<[UseSSE42]>;
7388 }
7389
7390 multiclass SS42AI_pcmpestrm<string asm> {
7391   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7392     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7393     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7394     []>, Sched<[WritePCmpEStrM]>;
7395   let mayLoad = 1 in
7396   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7397     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7398     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7399     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7400 }
7401
7402 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7403   let Predicates = [HasAVX] in
7404   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7405   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7406 }
7407
7408 // Packed Compare Implicit Length Strings, Return Index
7409 multiclass pseudo_pcmpistri<string asm, PatFrag ld_frag> {
7410   def REG : PseudoI<(outs GR32:$dst),
7411                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7412     [(set GR32:$dst, EFLAGS,
7413       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7414   def MEM : PseudoI<(outs GR32:$dst),
7415                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7416     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7417                               (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7418 }
7419
7420 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7421   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI", loadv2i64>,
7422                       Requires<[HasAVX]>;
7423   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI", memopv2i64>,
7424                       Requires<[UseSSE42]>;
7425 }
7426
7427 multiclass SS42AI_pcmpistri<string asm> {
7428   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7429     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7430     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7431     []>, Sched<[WritePCmpIStrI]>;
7432   let mayLoad = 1 in
7433   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7434     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7435     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7436     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7437 }
7438
7439 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7440   let Predicates = [HasAVX] in
7441   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7442   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7443 }
7444
7445 // Packed Compare Explicit Length Strings, Return Index
7446 multiclass pseudo_pcmpestri<string asm, PatFrag ld_frag> {
7447   def REG : PseudoI<(outs GR32:$dst),
7448                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7449     [(set GR32:$dst, EFLAGS,
7450       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7451   def MEM : PseudoI<(outs GR32:$dst),
7452                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7453     [(set GR32:$dst, EFLAGS,
7454       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (ld_frag addr:$src3)), EDX,
7455        imm:$src5))]>;
7456 }
7457
7458 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7459   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI", loadv2i64>,
7460                       Requires<[HasAVX]>;
7461   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI", memopv2i64>,
7462                       Requires<[UseSSE42]>;
7463 }
7464
7465 multiclass SS42AI_pcmpestri<string asm> {
7466   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7467     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7468     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7469     []>, Sched<[WritePCmpEStrI]>;
7470   let mayLoad = 1 in
7471   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7472     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7473     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7474     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7475 }
7476
7477 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7478   let Predicates = [HasAVX] in
7479   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7480   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7481 }
7482
7483 //===----------------------------------------------------------------------===//
7484 // SSE4.2 - CRC Instructions
7485 //===----------------------------------------------------------------------===//
7486
7487 // No CRC instructions have AVX equivalents
7488
7489 // crc intrinsic instruction
7490 // This set of instructions are only rm, the only difference is the size
7491 // of r and m.
7492 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7493                    RegisterClass RCIn, SDPatternOperator Int> :
7494   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7495          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7496          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7497          Sched<[WriteFAdd]>;
7498
7499 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7500                    X86MemOperand x86memop, SDPatternOperator Int> :
7501   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7502          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7503          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7504          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7505
7506 let Constraints = "$src1 = $dst" in {
7507   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7508                                  int_x86_sse42_crc32_32_8>;
7509   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7510                                  int_x86_sse42_crc32_32_8>;
7511   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7512                                  int_x86_sse42_crc32_32_16>, OpSize16;
7513   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7514                                  int_x86_sse42_crc32_32_16>, OpSize16;
7515   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7516                                  int_x86_sse42_crc32_32_32>, OpSize32;
7517   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7518                                  int_x86_sse42_crc32_32_32>, OpSize32;
7519   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7520                                  int_x86_sse42_crc32_64_64>, REX_W;
7521   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7522                                  int_x86_sse42_crc32_64_64>, REX_W;
7523   let hasSideEffects = 0 in {
7524     let mayLoad = 1 in
7525     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7526                                    null_frag>, REX_W;
7527     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7528                                    null_frag>, REX_W;
7529   }
7530 }
7531
7532 //===----------------------------------------------------------------------===//
7533 // SHA-NI Instructions
7534 //===----------------------------------------------------------------------===//
7535
7536 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7537                       bit UsesXMM0 = 0> {
7538   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7539              (ins VR128:$src1, VR128:$src2),
7540              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7541              [!if(UsesXMM0,
7542                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7543                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7544
7545   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7546              (ins VR128:$src1, i128mem:$src2),
7547              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7548              [!if(UsesXMM0,
7549                   (set VR128:$dst, (IntId VR128:$src1,
7550                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7551                   (set VR128:$dst, (IntId VR128:$src1,
7552                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7553 }
7554
7555 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7556   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7557                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7558                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7559                          [(set VR128:$dst,
7560                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7561                             (i8 imm:$src3)))]>, TA;
7562   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7563                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7564                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7565                          [(set VR128:$dst,
7566                            (int_x86_sha1rnds4 VR128:$src1,
7567                             (bc_v4i32 (memopv2i64 addr:$src2)),
7568                             (i8 imm:$src3)))]>, TA;
7569
7570   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7571   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7572   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7573
7574   let Uses=[XMM0] in
7575   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7576
7577   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7578   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7579 }
7580
7581 // Aliases with explicit %xmm0
7582 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7583                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7584 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7585                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7586
7587 //===----------------------------------------------------------------------===//
7588 // AES-NI Instructions
7589 //===----------------------------------------------------------------------===//
7590
7591 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
7592                              PatFrag ld_frag, bit Is2Addr = 1> {
7593   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7594        (ins VR128:$src1, VR128:$src2),
7595        !if(Is2Addr,
7596            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7597            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7598        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7599        Sched<[WriteAESDecEnc]>;
7600   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7601        (ins VR128:$src1, i128mem:$src2),
7602        !if(Is2Addr,
7603            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7604            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7605        [(set VR128:$dst,
7606          (IntId128 VR128:$src1, (ld_frag addr:$src2)))]>,
7607        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7608 }
7609
7610 // Perform One Round of an AES Encryption/Decryption Flow
7611 let Predicates = [HasAVX, HasAES] in {
7612   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7613                          int_x86_aesni_aesenc, loadv2i64, 0>, VEX_4V;
7614   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7615                          int_x86_aesni_aesenclast, loadv2i64, 0>, VEX_4V;
7616   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7617                          int_x86_aesni_aesdec, loadv2i64, 0>, VEX_4V;
7618   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7619                          int_x86_aesni_aesdeclast, loadv2i64, 0>, VEX_4V;
7620 }
7621
7622 let Constraints = "$src1 = $dst" in {
7623   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7624                          int_x86_aesni_aesenc, memopv2i64>;
7625   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7626                          int_x86_aesni_aesenclast, memopv2i64>;
7627   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7628                          int_x86_aesni_aesdec, memopv2i64>;
7629   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7630                          int_x86_aesni_aesdeclast, memopv2i64>;
7631 }
7632
7633 // Perform the AES InvMixColumn Transformation
7634 let Predicates = [HasAVX, HasAES] in {
7635   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7636       (ins VR128:$src1),
7637       "vaesimc\t{$src1, $dst|$dst, $src1}",
7638       [(set VR128:$dst,
7639         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7640       VEX;
7641   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7642       (ins i128mem:$src1),
7643       "vaesimc\t{$src1, $dst|$dst, $src1}",
7644       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7645       Sched<[WriteAESIMCLd]>, VEX;
7646 }
7647 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7648   (ins VR128:$src1),
7649   "aesimc\t{$src1, $dst|$dst, $src1}",
7650   [(set VR128:$dst,
7651     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7652 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7653   (ins i128mem:$src1),
7654   "aesimc\t{$src1, $dst|$dst, $src1}",
7655   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7656   Sched<[WriteAESIMCLd]>;
7657
7658 // AES Round Key Generation Assist
7659 let Predicates = [HasAVX, HasAES] in {
7660   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7661       (ins VR128:$src1, u8imm:$src2),
7662       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7663       [(set VR128:$dst,
7664         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7665       Sched<[WriteAESKeyGen]>, VEX;
7666   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7667       (ins i128mem:$src1, u8imm:$src2),
7668       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7669       [(set VR128:$dst,
7670         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7671       Sched<[WriteAESKeyGenLd]>, VEX;
7672 }
7673 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7674   (ins VR128:$src1, u8imm:$src2),
7675   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7676   [(set VR128:$dst,
7677     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7678   Sched<[WriteAESKeyGen]>;
7679 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7680   (ins i128mem:$src1, u8imm:$src2),
7681   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7682   [(set VR128:$dst,
7683     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7684   Sched<[WriteAESKeyGenLd]>;
7685
7686 //===----------------------------------------------------------------------===//
7687 // PCLMUL Instructions
7688 //===----------------------------------------------------------------------===//
7689
7690 // AVX carry-less Multiplication instructions
7691 let isCommutable = 1 in
7692 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7693            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7694            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7695            [(set VR128:$dst,
7696              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7697            Sched<[WriteCLMul]>;
7698
7699 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7700            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7701            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7702            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7703                               (loadv2i64 addr:$src2), imm:$src3))]>,
7704            Sched<[WriteCLMulLd, ReadAfterLd]>;
7705
7706 // Carry-less Multiplication instructions
7707 let Constraints = "$src1 = $dst" in {
7708 let isCommutable = 1 in
7709 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7710            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7711            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7712            [(set VR128:$dst,
7713              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7714              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7715
7716 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7717            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7718            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7719            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7720                               (memopv2i64 addr:$src2), imm:$src3))],
7721                               IIC_SSE_PCLMULQDQ_RM>,
7722            Sched<[WriteCLMulLd, ReadAfterLd]>;
7723 } // Constraints = "$src1 = $dst"
7724
7725
7726 multiclass pclmul_alias<string asm, int immop> {
7727   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7728                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7729
7730   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7731                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7732
7733   def : InstAlias<!strconcat("vpclmul", asm,
7734                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7735                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7736                   0>;
7737
7738   def : InstAlias<!strconcat("vpclmul", asm,
7739                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7740                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7741                   0>;
7742 }
7743 defm : pclmul_alias<"hqhq", 0x11>;
7744 defm : pclmul_alias<"hqlq", 0x01>;
7745 defm : pclmul_alias<"lqhq", 0x10>;
7746 defm : pclmul_alias<"lqlq", 0x00>;
7747
7748 //===----------------------------------------------------------------------===//
7749 // SSE4A Instructions
7750 //===----------------------------------------------------------------------===//
7751
7752 let Predicates = [HasSSE4A] in {
7753
7754 let Constraints = "$src = $dst" in {
7755 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
7756                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
7757                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7758                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7759                                     imm:$idx))]>, PD;
7760 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7761               (ins VR128:$src, VR128:$mask),
7762               "extrq\t{$mask, $src|$src, $mask}",
7763               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7764                                  VR128:$mask))]>, PD;
7765
7766 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7767                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
7768                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7769                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7770                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7771 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7772                  (ins VR128:$src, VR128:$mask),
7773                  "insertq\t{$mask, $src|$src, $mask}",
7774                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7775                                     VR128:$mask))]>, XD;
7776 }
7777
7778 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7779                 "movntss\t{$src, $dst|$dst, $src}",
7780                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7781
7782 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7783                 "movntsd\t{$src, $dst|$dst, $src}",
7784                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7785 }
7786
7787 //===----------------------------------------------------------------------===//
7788 // AVX Instructions
7789 //===----------------------------------------------------------------------===//
7790
7791 //===----------------------------------------------------------------------===//
7792 // VBROADCAST - Load from memory and broadcast to all elements of the
7793 //              destination operand
7794 //
7795 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7796                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
7797   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7798         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7799         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
7800
7801 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
7802                            X86MemOperand x86memop, ValueType VT,
7803                            PatFrag ld_frag, SchedWrite Sched> :
7804   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7805         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7806         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
7807         Sched<[Sched]>, VEX {
7808     let mayLoad = 1;
7809 }
7810
7811 // AVX2 adds register forms
7812 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7813                          Intrinsic Int, SchedWrite Sched> :
7814   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7815          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7816          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
7817
7818 let ExeDomain = SSEPackedSingle in {
7819   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
7820                                              f32mem, v4f32, loadf32, WriteLoad>;
7821   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
7822                                              f32mem, v8f32, loadf32,
7823                                              WriteFShuffleLd>, VEX_L;
7824 }
7825 let ExeDomain = SSEPackedDouble in
7826 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
7827                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
7828 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7829                                    int_x86_avx_vbroadcastf128_pd_256,
7830                                    WriteFShuffleLd>, VEX_L;
7831
7832 let ExeDomain = SSEPackedSingle in {
7833   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7834                                            int_x86_avx2_vbroadcast_ss_ps,
7835                                            WriteFShuffle>;
7836   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7837                                       int_x86_avx2_vbroadcast_ss_ps_256,
7838                                       WriteFShuffle256>, VEX_L;
7839 }
7840 let ExeDomain = SSEPackedDouble in
7841 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7842                                       int_x86_avx2_vbroadcast_sd_pd_256,
7843                                       WriteFShuffle256>, VEX_L;
7844
7845 let Predicates = [HasAVX2] in
7846 def VBROADCASTI128 : avx_broadcast_no_int<0x5A, "vbroadcasti128", VR256,
7847                                           i128mem, v4i64, loadv2i64,
7848                                           WriteLoad>, VEX_L;
7849
7850 let Predicates = [HasAVX] in
7851 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7852           (VBROADCASTF128 addr:$src)>;
7853
7854
7855 //===----------------------------------------------------------------------===//
7856 // VINSERTF128 - Insert packed floating-point values
7857 //
7858 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7859 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7860           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
7861           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7862           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
7863 let mayLoad = 1 in
7864 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7865           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
7866           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7867           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
7868 }
7869
7870 let Predicates = [HasAVX] in {
7871 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7872                                    (iPTR imm)),
7873           (VINSERTF128rr VR256:$src1, VR128:$src2,
7874                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7875 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7876                                    (iPTR imm)),
7877           (VINSERTF128rr VR256:$src1, VR128:$src2,
7878                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7879
7880 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7881                                    (iPTR imm)),
7882           (VINSERTF128rm VR256:$src1, addr:$src2,
7883                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7884 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7885                                    (iPTR imm)),
7886           (VINSERTF128rm VR256:$src1, addr:$src2,
7887                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7888 }
7889
7890 let Predicates = [HasAVX1Only] in {
7891 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7892                                    (iPTR imm)),
7893           (VINSERTF128rr VR256:$src1, VR128:$src2,
7894                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7895 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7896                                    (iPTR imm)),
7897           (VINSERTF128rr VR256:$src1, VR128:$src2,
7898                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7899 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7900                                    (iPTR imm)),
7901           (VINSERTF128rr VR256:$src1, VR128:$src2,
7902                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7903 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7904                                    (iPTR imm)),
7905           (VINSERTF128rr VR256:$src1, VR128:$src2,
7906                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7907
7908 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7909                                    (iPTR imm)),
7910           (VINSERTF128rm VR256:$src1, addr:$src2,
7911                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7912 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7913                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7914                                    (iPTR imm)),
7915           (VINSERTF128rm VR256:$src1, addr:$src2,
7916                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7917 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7918                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7919                                    (iPTR imm)),
7920           (VINSERTF128rm VR256:$src1, addr:$src2,
7921                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7922 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7923                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7924                                    (iPTR imm)),
7925           (VINSERTF128rm VR256:$src1, addr:$src2,
7926                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7927 }
7928
7929 //===----------------------------------------------------------------------===//
7930 // VEXTRACTF128 - Extract packed floating-point values
7931 //
7932 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7933 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7934           (ins VR256:$src1, u8imm:$src2),
7935           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7936           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
7937 let mayStore = 1 in
7938 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7939           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
7940           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7941           []>, Sched<[WriteStore]>, VEX, VEX_L;
7942 }
7943
7944 // AVX1 patterns
7945 let Predicates = [HasAVX] in {
7946 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7947           (v4f32 (VEXTRACTF128rr
7948                     (v8f32 VR256:$src1),
7949                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7950 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7951           (v2f64 (VEXTRACTF128rr
7952                     (v4f64 VR256:$src1),
7953                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7954
7955 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7956                          (iPTR imm))), addr:$dst),
7957           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7958            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7959 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7960                          (iPTR imm))), addr:$dst),
7961           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7962            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7963 }
7964
7965 let Predicates = [HasAVX1Only] in {
7966 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7967           (v2i64 (VEXTRACTF128rr
7968                   (v4i64 VR256:$src1),
7969                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7970 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7971           (v4i32 (VEXTRACTF128rr
7972                   (v8i32 VR256:$src1),
7973                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7974 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7975           (v8i16 (VEXTRACTF128rr
7976                   (v16i16 VR256:$src1),
7977                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7978 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7979           (v16i8 (VEXTRACTF128rr
7980                   (v32i8 VR256:$src1),
7981                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7982
7983 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7984                                 (iPTR imm))), addr:$dst),
7985           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7986            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7987 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7988                                 (iPTR imm))), addr:$dst),
7989           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7990            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7991 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7992                                 (iPTR imm))), addr:$dst),
7993           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7994            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7995 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7996                                 (iPTR imm))), addr:$dst),
7997           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7998            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7999 }
8000
8001 //===----------------------------------------------------------------------===//
8002 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8003 //
8004 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8005                           Intrinsic IntLd, Intrinsic IntLd256,
8006                           Intrinsic IntSt, Intrinsic IntSt256> {
8007   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8008              (ins VR128:$src1, f128mem:$src2),
8009              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8010              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8011              VEX_4V;
8012   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8013              (ins VR256:$src1, f256mem:$src2),
8014              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8015              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8016              VEX_4V, VEX_L;
8017   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8018              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8019              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8020              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8021   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8022              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8023              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8024              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8025 }
8026
8027 let ExeDomain = SSEPackedSingle in
8028 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8029                                  int_x86_avx_maskload_ps,
8030                                  int_x86_avx_maskload_ps_256,
8031                                  int_x86_avx_maskstore_ps,
8032                                  int_x86_avx_maskstore_ps_256>;
8033 let ExeDomain = SSEPackedDouble in
8034 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8035                                  int_x86_avx_maskload_pd,
8036                                  int_x86_avx_maskload_pd_256,
8037                                  int_x86_avx_maskstore_pd,
8038                                  int_x86_avx_maskstore_pd_256>;
8039
8040 //===----------------------------------------------------------------------===//
8041 // VPERMIL - Permute Single and Double Floating-Point Values
8042 //
8043 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8044                       RegisterClass RC, X86MemOperand x86memop_f,
8045                       X86MemOperand x86memop_i, PatFrag i_frag,
8046                       Intrinsic IntVar, ValueType vt> {
8047   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8048              (ins RC:$src1, RC:$src2),
8049              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8050              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8051              Sched<[WriteFShuffle]>;
8052   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8053              (ins RC:$src1, x86memop_i:$src2),
8054              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8055              [(set RC:$dst, (IntVar RC:$src1,
8056                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8057              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8058
8059   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8060              (ins RC:$src1, u8imm:$src2),
8061              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8062              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8063              Sched<[WriteFShuffle]>;
8064   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8065              (ins x86memop_f:$src1, u8imm:$src2),
8066              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8067              [(set RC:$dst,
8068                (vt (X86VPermilpi (load addr:$src1), (i8 imm:$src2))))]>, VEX,
8069              Sched<[WriteFShuffleLd]>;
8070 }
8071
8072 let ExeDomain = SSEPackedSingle in {
8073   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8074                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8075   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8076                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8077 }
8078 let ExeDomain = SSEPackedDouble in {
8079   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8080                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8081   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8082                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8083 }
8084
8085 let Predicates = [HasAVX] in {
8086 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8087           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8088 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8089           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8090 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8091           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8092 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8093           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8094
8095 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8096           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8097 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8098           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8099 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8100                                (i8 imm:$imm))),
8101           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8102 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8103           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8104
8105 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8106           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8107 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8108           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8109 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8110           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8111 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8112           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8113
8114 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8115           (VPERMILPDri VR128:$src1, imm:$imm)>;
8116 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8117           (VPERMILPDmi addr:$src1, imm:$imm)>;
8118 }
8119
8120 //===----------------------------------------------------------------------===//
8121 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8122 //
8123 let ExeDomain = SSEPackedSingle in {
8124 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8125           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8126           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8127           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8128                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8129           Sched<[WriteFShuffle]>;
8130 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8131           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8132           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8133           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8134                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8135           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8136 }
8137
8138 let Predicates = [HasAVX] in {
8139 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8140           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8141 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8142                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8143           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8144 }
8145
8146 let Predicates = [HasAVX1Only] in {
8147 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8148           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8149 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8150           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8151 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8152           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8153 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8154           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8155
8156 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8157                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8158           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8159 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8160                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8161           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8162 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8163                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8164           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8165 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8166                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8167           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8168 }
8169
8170 //===----------------------------------------------------------------------===//
8171 // VZERO - Zero YMM registers
8172 //
8173 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8174             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8175   // Zero All YMM registers
8176   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8177                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8178
8179   // Zero Upper bits of YMM registers
8180   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8181                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8182 }
8183
8184 //===----------------------------------------------------------------------===//
8185 // Half precision conversion instructions
8186 //===----------------------------------------------------------------------===//
8187 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8188   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8189              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8190              [(set RC:$dst, (Int VR128:$src))]>,
8191              T8PD, VEX, Sched<[WriteCvtF2F]>;
8192   let hasSideEffects = 0, mayLoad = 1 in
8193   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8194              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8195              Sched<[WriteCvtF2FLd]>;
8196 }
8197
8198 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8199   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8200                (ins RC:$src1, i32u8imm:$src2),
8201                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8202                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8203                TAPD, VEX, Sched<[WriteCvtF2F]>;
8204   let hasSideEffects = 0, mayStore = 1,
8205       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8206   def mr : Ii8<0x1D, MRMDestMem, (outs),
8207                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8208                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8209                TAPD, VEX;
8210 }
8211
8212 let Predicates = [HasF16C] in {
8213   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8214   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8215   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8216   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8217
8218   // Pattern match vcvtph2ps of a scalar i64 load.
8219   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8220             (VCVTPH2PSrm addr:$src)>;
8221   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8222             (VCVTPH2PSrm addr:$src)>;
8223
8224   def : Pat<(store (f64 (vector_extract (bc_v2f64 (v8i16
8225                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8226                    addr:$dst),
8227                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8228   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v8i16
8229                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8230                    addr:$dst),
8231                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8232   def : Pat<(store (v8i16 (int_x86_vcvtps2ph_256 VR256:$src1, i32:$src2)),
8233                    addr:$dst),
8234                    (VCVTPS2PHYmr addr:$dst, VR256:$src1, imm:$src2)>;
8235 }
8236
8237 // Patterns for  matching conversions from float to half-float and vice versa.
8238 let Predicates = [HasF16C] in {
8239   def : Pat<(fp_to_f16 FR32:$src),
8240             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8241               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8242
8243   def : Pat<(f16_to_fp GR16:$src),
8244             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8245               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8246
8247   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8248             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8249               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8250 }
8251
8252 //===----------------------------------------------------------------------===//
8253 // AVX2 Instructions
8254 //===----------------------------------------------------------------------===//
8255
8256 /// AVX2_binop_rmi - AVX2 binary operator with 8-bit immediate
8257 multiclass AVX2_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
8258                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
8259                           X86MemOperand x86memop> {
8260   let isCommutable = 1 in
8261   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8262         (ins RC:$src1, RC:$src2, u8imm:$src3),
8263         !strconcat(OpcodeStr,
8264             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8265         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))]>,
8266         Sched<[WriteBlend]>, VEX_4V;
8267   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8268         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8269         !strconcat(OpcodeStr,
8270             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8271         [(set RC:$dst,
8272           (OpVT (OpNode RC:$src1,
8273            (bitconvert (memop_frag addr:$src2)), imm:$src3)))]>,
8274         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8275 }
8276
8277 defm VPBLENDD : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v4i32,
8278                                VR128, loadv2i64, i128mem>;
8279 defm VPBLENDDY : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v8i32,
8280                                 VR256, loadv4i64, i256mem>, VEX_L;
8281
8282 //===----------------------------------------------------------------------===//
8283 // VPBROADCAST - Load from memory and broadcast to all elements of the
8284 //               destination operand
8285 //
8286 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8287                           X86MemOperand x86memop, PatFrag ld_frag,
8288                           Intrinsic Int128, Intrinsic Int256> {
8289   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8290                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8291                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8292                   Sched<[WriteShuffle]>, VEX;
8293   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8294                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8295                   [(set VR128:$dst,
8296                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8297                   Sched<[WriteLoad]>, VEX;
8298   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8299                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8300                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8301                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8302   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8303                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8304                    [(set VR256:$dst,
8305                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8306                    Sched<[WriteLoad]>, VEX, VEX_L;
8307 }
8308
8309 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8310                                     int_x86_avx2_pbroadcastb_128,
8311                                     int_x86_avx2_pbroadcastb_256>;
8312 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8313                                     int_x86_avx2_pbroadcastw_128,
8314                                     int_x86_avx2_pbroadcastw_256>;
8315 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8316                                     int_x86_avx2_pbroadcastd_128,
8317                                     int_x86_avx2_pbroadcastd_256>;
8318 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8319                                     int_x86_avx2_pbroadcastq_128,
8320                                     int_x86_avx2_pbroadcastq_256>;
8321
8322 let Predicates = [HasAVX2] in {
8323   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8324           (VPBROADCASTBrm addr:$src)>;
8325   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8326           (VPBROADCASTBYrm addr:$src)>;
8327   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8328           (VPBROADCASTWrm addr:$src)>;
8329   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8330           (VPBROADCASTWYrm addr:$src)>;
8331   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8332           (VPBROADCASTDrm addr:$src)>;
8333   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8334           (VPBROADCASTDYrm addr:$src)>;
8335   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8336           (VPBROADCASTQrm addr:$src)>;
8337   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8338           (VPBROADCASTQYrm addr:$src)>;
8339
8340   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8341           (VPBROADCASTBrr VR128:$src)>;
8342   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8343           (VPBROADCASTBYrr VR128:$src)>;
8344   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8345           (VPBROADCASTWrr VR128:$src)>;
8346   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8347           (VPBROADCASTWYrr VR128:$src)>;
8348   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8349           (VPBROADCASTDrr VR128:$src)>;
8350   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8351           (VPBROADCASTDYrr VR128:$src)>;
8352   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8353           (VPBROADCASTQrr VR128:$src)>;
8354   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8355           (VPBROADCASTQYrr VR128:$src)>;
8356   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8357           (VBROADCASTSSrr VR128:$src)>;
8358   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8359           (VBROADCASTSSYrr VR128:$src)>;
8360   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8361           (VPBROADCASTQrr VR128:$src)>;
8362   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8363           (VBROADCASTSDYrr VR128:$src)>;
8364
8365   // Provide aliases for broadcast from the same register class that
8366   // automatically does the extract.
8367   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8368             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8369                                                     sub_xmm)))>;
8370   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8371             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8372                                                     sub_xmm)))>;
8373   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8374             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8375                                                     sub_xmm)))>;
8376   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8377             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8378                                                     sub_xmm)))>;
8379   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8380             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8381                                                     sub_xmm)))>;
8382   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8383             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8384                                                     sub_xmm)))>;
8385
8386   // Provide fallback in case the load node that is used in the patterns above
8387   // is used by additional users, which prevents the pattern selection.
8388   let AddedComplexity = 20 in {
8389     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8390               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8391     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8392               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8393     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8394               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8395
8396     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8397               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8398     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8399               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8400     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8401               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8402
8403     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8404           (VPBROADCASTBrr (COPY_TO_REGCLASS
8405                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8406                            VR128))>;
8407     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8408           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8409                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8410                             VR128))>;
8411
8412     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8413           (VPBROADCASTWrr (COPY_TO_REGCLASS
8414                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8415                            VR128))>;
8416     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8417           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8418                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8419                             VR128))>;
8420
8421     // The patterns for VPBROADCASTD are not needed because they would match
8422     // the exact same thing as VBROADCASTSS patterns.
8423
8424     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8425           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8426     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8427   }
8428 }
8429
8430 // AVX1 broadcast patterns
8431 let Predicates = [HasAVX1Only] in {
8432 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8433           (VBROADCASTSSYrm addr:$src)>;
8434 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8435           (VBROADCASTSDYrm addr:$src)>;
8436 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8437           (VBROADCASTSSrm addr:$src)>;
8438 }
8439
8440 let Predicates = [HasAVX] in {
8441   // Provide fallback in case the load node that is used in the patterns above
8442   // is used by additional users, which prevents the pattern selection.
8443   let AddedComplexity = 20 in {
8444   // 128bit broadcasts:
8445   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8446             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8447   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8448             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8449               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8450               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8451   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8452             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8453               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8454               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8455
8456   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8457             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8458   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8459             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8460               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8461               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8462   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8463             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8464               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8465               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8466   }
8467
8468   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8469             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8470   def : Pat<(v2i64 (X86VBroadcast i64:$src)),
8471             (VMOVDDUPrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8472 }
8473
8474 //===----------------------------------------------------------------------===//
8475 // VPERM - Permute instructions
8476 //
8477
8478 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8479                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8480   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8481                    (ins VR256:$src1, VR256:$src2),
8482                    !strconcat(OpcodeStr,
8483                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8484                    [(set VR256:$dst,
8485                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8486                    Sched<[Sched]>, VEX_4V, VEX_L;
8487   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8488                    (ins VR256:$src1, i256mem:$src2),
8489                    !strconcat(OpcodeStr,
8490                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8491                    [(set VR256:$dst,
8492                      (OpVT (X86VPermv VR256:$src1,
8493                             (bitconvert (mem_frag addr:$src2)))))]>,
8494                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8495 }
8496
8497 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8498 let ExeDomain = SSEPackedSingle in
8499 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8500
8501 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8502                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8503   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8504                      (ins VR256:$src1, u8imm:$src2),
8505                      !strconcat(OpcodeStr,
8506                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8507                      [(set VR256:$dst,
8508                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8509                      Sched<[Sched]>, VEX, VEX_L;
8510   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8511                      (ins i256mem:$src1, u8imm:$src2),
8512                      !strconcat(OpcodeStr,
8513                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8514                      [(set VR256:$dst,
8515                        (OpVT (X86VPermi (mem_frag addr:$src1),
8516                               (i8 imm:$src2))))]>,
8517                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8518 }
8519
8520 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8521                             WriteShuffle256>, VEX_W;
8522 let ExeDomain = SSEPackedDouble in
8523 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8524                              WriteFShuffle256>, VEX_W;
8525
8526 //===----------------------------------------------------------------------===//
8527 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8528 //
8529 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8530           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8531           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8532           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8533                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8534           VEX_4V, VEX_L;
8535 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8536           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8537           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8538           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8539                              (i8 imm:$src3)))]>,
8540           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8541
8542 let Predicates = [HasAVX2] in {
8543 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8544           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8545 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8546           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8547 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8548           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8549
8550 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8551                   (i8 imm:$imm))),
8552           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8553 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8554                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8555           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8556 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8557                   (i8 imm:$imm))),
8558           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8559 }
8560
8561
8562 //===----------------------------------------------------------------------===//
8563 // VINSERTI128 - Insert packed integer values
8564 //
8565 let hasSideEffects = 0 in {
8566 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8567           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8568           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8569           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8570 let mayLoad = 1 in
8571 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8572           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8573           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8574           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8575 }
8576
8577 let Predicates = [HasAVX2] in {
8578 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8579                                    (iPTR imm)),
8580           (VINSERTI128rr VR256:$src1, VR128:$src2,
8581                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8582 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8583                                    (iPTR imm)),
8584           (VINSERTI128rr VR256:$src1, VR128:$src2,
8585                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8586 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8587                                    (iPTR imm)),
8588           (VINSERTI128rr VR256:$src1, VR128:$src2,
8589                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8590 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8591                                    (iPTR imm)),
8592           (VINSERTI128rr VR256:$src1, VR128:$src2,
8593                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8594
8595 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8596                                    (iPTR imm)),
8597           (VINSERTI128rm VR256:$src1, addr:$src2,
8598                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8599 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8600                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8601                                    (iPTR imm)),
8602           (VINSERTI128rm VR256:$src1, addr:$src2,
8603                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8604 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8605                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8606                                    (iPTR imm)),
8607           (VINSERTI128rm VR256:$src1, addr:$src2,
8608                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8609 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8610                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8611                                    (iPTR imm)),
8612           (VINSERTI128rm VR256:$src1, addr:$src2,
8613                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8614 }
8615
8616 //===----------------------------------------------------------------------===//
8617 // VEXTRACTI128 - Extract packed integer values
8618 //
8619 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8620           (ins VR256:$src1, u8imm:$src2),
8621           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8622           Sched<[WriteShuffle256]>, VEX, VEX_L;
8623 let hasSideEffects = 0, mayStore = 1 in
8624 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8625           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8626           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8627           Sched<[WriteStore]>, VEX, VEX_L;
8628
8629 let Predicates = [HasAVX2] in {
8630 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8631           (v2i64 (VEXTRACTI128rr
8632                     (v4i64 VR256:$src1),
8633                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8634 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8635           (v4i32 (VEXTRACTI128rr
8636                     (v8i32 VR256:$src1),
8637                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8638 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8639           (v8i16 (VEXTRACTI128rr
8640                     (v16i16 VR256:$src1),
8641                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8642 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8643           (v16i8 (VEXTRACTI128rr
8644                     (v32i8 VR256:$src1),
8645                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8646
8647 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8648                          (iPTR imm))), addr:$dst),
8649           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8650            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8651 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8652                          (iPTR imm))), addr:$dst),
8653           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8654            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8655 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8656                          (iPTR imm))), addr:$dst),
8657           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8658            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8659 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8660                          (iPTR imm))), addr:$dst),
8661           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8662            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8663 }
8664
8665 //===----------------------------------------------------------------------===//
8666 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8667 //
8668 multiclass avx2_pmovmask<string OpcodeStr,
8669                          Intrinsic IntLd128, Intrinsic IntLd256,
8670                          Intrinsic IntSt128, Intrinsic IntSt256> {
8671   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8672              (ins VR128:$src1, i128mem:$src2),
8673              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8674              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8675   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8676              (ins VR256:$src1, i256mem:$src2),
8677              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8678              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8679              VEX_4V, VEX_L;
8680   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8681              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8682              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8683              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8684   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8685              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8686              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8687              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8688 }
8689
8690 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8691                                 int_x86_avx2_maskload_d,
8692                                 int_x86_avx2_maskload_d_256,
8693                                 int_x86_avx2_maskstore_d,
8694                                 int_x86_avx2_maskstore_d_256>;
8695 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8696                                 int_x86_avx2_maskload_q,
8697                                 int_x86_avx2_maskload_q_256,
8698                                 int_x86_avx2_maskstore_q,
8699                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8700
8701 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8702          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8703
8704 def: Pat<(masked_store addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8705          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8706
8707 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8708          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8709
8710 def: Pat<(masked_store addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8711          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8712
8713 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8714          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8715
8716 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8717                              (bc_v8f32 (v8i32 immAllZerosV)))),
8718          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8719
8720 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
8721          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
8722                        VR256:$mask)>;
8723
8724 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8725          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8726
8727 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
8728          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8729
8730 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
8731          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
8732                        VR256:$mask)>;
8733
8734 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8735          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8736
8737 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
8738                              (bc_v4f32 (v4i32 immAllZerosV)))),
8739          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8740
8741 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
8742          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
8743                        VR128:$mask)>;
8744
8745 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8746          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8747
8748 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
8749          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8750
8751 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
8752          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
8753                        VR128:$mask)>;
8754
8755 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
8756          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8757
8758 def: Pat<(masked_store addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
8759          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8760
8761 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8762          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8763
8764 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8765                              (v4f64 immAllZerosV))),
8766          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8767
8768 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
8769          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
8770                        VR256:$mask)>;
8771
8772 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8773          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8774
8775 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8776                              (bc_v4i64 (v8i32 immAllZerosV)))),
8777          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8778
8779 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
8780          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
8781                        VR256:$mask)>;
8782
8783 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
8784          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8785
8786 def: Pat<(masked_store addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
8787          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
8788
8789 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8790          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8791
8792 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8793                              (v2f64 immAllZerosV))),
8794          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8795
8796 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
8797          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
8798                        VR128:$mask)>;
8799
8800 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8801          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8802
8803 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8804                              (bc_v2i64 (v4i32 immAllZerosV)))),
8805          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8806
8807 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
8808          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
8809                        VR128:$mask)>;
8810
8811 //===----------------------------------------------------------------------===//
8812 // Variable Bit Shifts
8813 //
8814 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8815                           ValueType vt128, ValueType vt256> {
8816   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8817              (ins VR128:$src1, VR128:$src2),
8818              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8819              [(set VR128:$dst,
8820                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8821              VEX_4V, Sched<[WriteVarVecShift]>;
8822   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8823              (ins VR128:$src1, i128mem:$src2),
8824              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8825              [(set VR128:$dst,
8826                (vt128 (OpNode VR128:$src1,
8827                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8828              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8829   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8830              (ins VR256:$src1, VR256:$src2),
8831              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8832              [(set VR256:$dst,
8833                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8834              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
8835   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8836              (ins VR256:$src1, i256mem:$src2),
8837              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8838              [(set VR256:$dst,
8839                (vt256 (OpNode VR256:$src1,
8840                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8841              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8842 }
8843
8844 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8845 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8846 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8847 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8848 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8849
8850 //===----------------------------------------------------------------------===//
8851 // VGATHER - GATHER Operations
8852 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8853                        X86MemOperand memop128, X86MemOperand memop256> {
8854   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8855             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8856             !strconcat(OpcodeStr,
8857               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8858             []>, VEX_4VOp3;
8859   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8860             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8861             !strconcat(OpcodeStr,
8862               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8863             []>, VEX_4VOp3, VEX_L;
8864 }
8865
8866 let mayLoad = 1, Constraints
8867   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8868   in {
8869   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8870   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8871   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8872   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8873
8874   let ExeDomain = SSEPackedDouble in {
8875     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8876     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8877   }
8878
8879   let ExeDomain = SSEPackedSingle in {
8880     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8881     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8882   }
8883 }