lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasXMMInt] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // FIXME: Set encoding to pseudo!
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 245     canFoldAsLoad = 1 in {
 246   def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>,
 248                    Requires<[HasSSE1]>, TB, OpSize;
 249   def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>,
 251                  Requires<[HasSSE2]>, TB, OpSize;
 252   def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 253                     [(set FR32:$dst, fp32imm0)]>,
 254                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 255   def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
 256                     [(set FR64:$dst, fpimm0)]>,
 257                     Requires<[HasAVX]>, TB, OpSize, VEX_4V;
 258 }
 259
 260 //===----------------------------------------------------------------------===//
 261 // AVX & SSE - Zero/One Vectors
 262 //===----------------------------------------------------------------------===//
 263
 264 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 265 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 266 // swizzled by ExecutionDepsFix to pxor.
 267 // We set canFoldAsLoad because this can be converted to a constant-pool
 268 // load of an all-zeros value if folding it would be beneficial.
 269 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 270     isPseudo = 1, neverHasSideEffects = 1 in {
 271 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 272 }
 273
 274 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 275 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 276 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 277 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 278 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 279 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 280
 281
 282 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 283 // and doesn't need it because on sandy bridge the register is set to zero
 284 // at the rename stage without using any execution unit, so SET0PSY
 285 // and SET0PDY can be used for vector int instructions without penalty
 286 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 287 // JIT implementatioan, it does not expand the instructions below like
 288 // X86MCInstLower does.
 289 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 290     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 291 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 293 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 294                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 295 }
 296
 297
 298 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 299 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 300 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 301 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 302           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 303
 304 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 307
 308 // We set canFoldAsLoad because this can be converted to a constant-pool
 309 // load of an all-ones value if folding it would be beneficial.
 310 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 311 // JIT implementation, it does not expand the instructions below like
 312 // X86MCInstLower does.
 313 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 314     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 315   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 316                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 317   let Predicates = [HasAVX] in
 318   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 319                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 320   let Predicates = [HasAVX2] in
 321   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 322                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 323 }
 324
 325
 326 //===----------------------------------------------------------------------===//
 327 // SSE 1 & 2 - Move FP Scalar Instructions
 328 //
 329 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 330 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 331 // is used instead. Register-to-register movss/movsd is not modeled as an
 332 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 333 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 334 //===----------------------------------------------------------------------===//
 335
 336 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 337       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 338       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 339
 340 // Loading from memory automatically zeroing upper bits.
 341 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 342                     PatFrag mem_pat, string OpcodeStr> :
 343       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 344          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 345                         [(set RC:$dst, (mem_pat addr:$src))]>;
 346
 347 // AVX
 348 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 349                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 350                 VEX_LIG;
 351 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 352                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 353                 VEX_LIG;
 354
 355 // For the disassembler
 356 let isCodeGenOnly = 1 in {
 357   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 358                         (ins VR128:$src1, FR32:$src2),
 359                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 360                         XS, VEX_4V, VEX_LIG;
 361   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 362                         (ins VR128:$src1, FR64:$src2),
 363                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 364                         XD, VEX_4V, VEX_LIG;
 365 }
 366
 367 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 368   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 369                  VEX_LIG;
 370   let AddedComplexity = 20 in
 371     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 372                    VEX_LIG;
 373 }
 374
 375 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 376                   "movss\t{$src, $dst|$dst, $src}",
 377                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 378 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 379                   "movsd\t{$src, $dst|$dst, $src}",
 380                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 381
 382 // SSE1 & 2
 383 let Constraints = "$src1 = $dst" in {
 384   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 385                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 386   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 387                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 388
 389   // For the disassembler
 390   let isCodeGenOnly = 1 in {
 391     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 392                          (ins VR128:$src1, FR32:$src2),
 393                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 394     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 395                          (ins VR128:$src1, FR64:$src2),
 396                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 397   }
 398 }
 399
 400 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 401   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 402
 403   let AddedComplexity = 20 in
 404     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 405 }
 406
 407 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 408                   "movss\t{$src, $dst|$dst, $src}",
 409                   [(store FR32:$src, addr:$dst)]>;
 410 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 411                   "movsd\t{$src, $dst|$dst, $src}",
 412                   [(store FR64:$src, addr:$dst)]>;
 413
 414 // Patterns
 415 let Predicates = [HasSSE1] in {
 416   let AddedComplexity = 15 in {
 417   // Extract the low 32-bit value from one vector and insert it into another.
 418   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 419             (MOVSSrr (v4f32 VR128:$src1),
 420                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 421   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 422             (MOVSSrr (v4i32 VR128:$src1),
 423                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 424
 425   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 426   // MOVSS to the lower bits.
 427   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 428             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 429   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 430             (MOVSSrr (v4f32 (V_SET0)),
 431                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 432   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 433             (MOVSSrr (v4i32 (V_SET0)),
 434                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 435   }
 436
 437   let AddedComplexity = 20 in {
 438   // MOVSSrm zeros the high parts of the register; represent this
 439   // with SUBREG_TO_REG.
 440   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 441             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 442   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 443             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 444   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 445             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 446   }
 447
 448   // Extract and store.
 449   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 450                    addr:$dst),
 451             (MOVSSmr addr:$dst,
 452                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 453
 454   // Shuffle with MOVSS
 455   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 456             (MOVSSrr VR128:$src1, FR32:$src2)>;
 457   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 458             (MOVSSrr (v4i32 VR128:$src1),
 459                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 460   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 461             (MOVSSrr (v4f32 VR128:$src1),
 462                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 463 }
 464
 465 let Predicates = [HasSSE2] in {
 466   let AddedComplexity = 15 in {
 467   // Extract the low 64-bit value from one vector and insert it into another.
 468   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 469             (MOVSDrr (v2f64 VR128:$src1),
 470                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 471   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 472             (MOVSDrr (v2i64 VR128:$src1),
 473                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 474
 475   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 476   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 477             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 478   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 479             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 480
 481   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 482   // MOVSD to the lower bits.
 483   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 484             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 485   }
 486
 487   let AddedComplexity = 20 in {
 488   // MOVSDrm zeros the high parts of the register; represent this
 489   // with SUBREG_TO_REG.
 490   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 491             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 492   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 493             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 494   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 495             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 496   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 497             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 498   def : Pat<(v2f64 (X86vzload addr:$src)),
 499             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 500   }
 501
 502   // Extract and store.
 503   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 504                    addr:$dst),
 505             (MOVSDmr addr:$dst,
 506                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 507
 508   // Shuffle with MOVSD
 509   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 510             (MOVSDrr VR128:$src1, FR64:$src2)>;
 511   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 512             (MOVSDrr (v2i64 VR128:$src1),
 513                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 514   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 515             (MOVSDrr (v2f64 VR128:$src1),
 516                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 517   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 518             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 519   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 520             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 521
 522   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 523   // is during lowering, where it's not possible to recognize the fold cause
 524   // it has two uses through a bitcast. One use disappears at isel time and the
 525   // fold opportunity reappears.
 526   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 527             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 528   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 529             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 530   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 531             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 532   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 533             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 534 }
 535
 536 let Predicates = [HasAVX] in {
 537   let AddedComplexity = 15 in {
 538   // Extract the low 32-bit value from one vector and insert it into another.
 539   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 540             (VMOVSSrr (v4f32 VR128:$src1),
 541                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 542   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 543             (VMOVSSrr (v4i32 VR128:$src1),
 544                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 545
 546   // Extract the low 64-bit value from one vector and insert it into another.
 547   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 548             (VMOVSDrr (v2f64 VR128:$src1),
 549                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 550   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 551             (VMOVSDrr (v2i64 VR128:$src1),
 552                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 553
 554   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 555   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 556             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 557   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 558             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 559
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)),
 566                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 567   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 568             (VMOVSSrr (v4i32 (V_SET0)),
 569                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 570   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 571             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 572   }
 573
 574   let AddedComplexity = 20 in {
 575   // MOVSSrm zeros the high parts of the register; represent this
 576   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 577   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 578             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 579   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 580             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 581   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 582             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 583
 584   // MOVSDrm zeros the high parts of the register; represent this
 585   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 586   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 587             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 588   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 589             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 590   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 591             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 592   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 593             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 594   def : Pat<(v2f64 (X86vzload addr:$src)),
 595             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 596
 597   // Represent the same patterns above but in the form they appear for
 598   // 256-bit types
 599   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 600                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 601             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 602   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 603                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 604             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 605   }
 606   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 607                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 608             (SUBREG_TO_REG (i32 0),
 609                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 610                            sub_xmm)>;
 611   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 612                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 613             (SUBREG_TO_REG (i64 0),
 614                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 615                            sub_xmm)>;
 616
 617   // Extract and store.
 618   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 619                    addr:$dst),
 620             (VMOVSSmr addr:$dst,
 621                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 622   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 623                    addr:$dst),
 624             (VMOVSDmr addr:$dst,
 625                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 626
 627   // Shuffle with VMOVSS
 628   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 629             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 630   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 631             (VMOVSSrr (v4i32 VR128:$src1),
 632                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 633   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 634             (VMOVSSrr (v4f32 VR128:$src1),
 635                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 636
 637   // Shuffle with VMOVSD
 638   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 639             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 640   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 641             (VMOVSDrr (v2i64 VR128:$src1),
 642                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 643   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 644             (VMOVSDrr (v2f64 VR128:$src1),
 645                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 646   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 648                                                    sub_sd))>;
 649   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 650             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 651                                                    sub_sd))>;
 652
 653   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 654   // is during lowering, where it's not possible to recognize the fold cause
 655   // it has two uses through a bitcast. One use disappears at isel time and the
 656   // fold opportunity reappears.
 657   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 658             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 659                                                    sub_sd))>;
 660   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 661             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 662                                                    sub_sd))>;
 663   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 664             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 665                                                    sub_sd))>;
 666   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 668                                                    sub_sd))>;
 669 }
 670
 671 //===----------------------------------------------------------------------===//
 672 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 673 //===----------------------------------------------------------------------===//
 674
 675 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 676                             X86MemOperand x86memop, PatFrag ld_frag,
 677                             string asm, Domain d,
 678                             bit IsReMaterializable = 1> {
 679 let neverHasSideEffects = 1 in
 680   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 681               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 682 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 683   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 684               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 685                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 686 }
 687
 688 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 689                               "movaps", SSEPackedSingle>, TB, VEX;
 690 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 691                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 692 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 693                               "movups", SSEPackedSingle>, TB, VEX;
 694 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 695                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 696
 697 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 698                               "movaps", SSEPackedSingle>, TB, VEX;
 699 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 700                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 701 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 702                               "movups", SSEPackedSingle>, TB, VEX;
 703 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 704                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 705 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 706                               "movaps", SSEPackedSingle>, TB;
 707 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 708                               "movapd", SSEPackedDouble>, TB, OpSize;
 709 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 710                               "movups", SSEPackedSingle>, TB;
 711 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 712                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 713
 714 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 715                    "movaps\t{$src, $dst|$dst, $src}",
 716                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 717 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 718                    "movapd\t{$src, $dst|$dst, $src}",
 719                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 720 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 721                    "movups\t{$src, $dst|$dst, $src}",
 722                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 723 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 724                    "movupd\t{$src, $dst|$dst, $src}",
 725                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 726 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 727                    "movaps\t{$src, $dst|$dst, $src}",
 728                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 729 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 730                    "movapd\t{$src, $dst|$dst, $src}",
 731                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 732 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 733                    "movups\t{$src, $dst|$dst, $src}",
 734                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 735 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 736                    "movupd\t{$src, $dst|$dst, $src}",
 737                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 738
 739 // For disassembler
 740 let isCodeGenOnly = 1 in {
 741   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 742                           (ins VR128:$src),
 743                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 744   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 745                            (ins VR128:$src),
 746                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 747   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 748                            (ins VR128:$src),
 749                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 750   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 751                            (ins VR128:$src),
 752                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 753   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 754                             (ins VR256:$src),
 755                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 756   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 757                             (ins VR256:$src),
 758                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 759   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 760                             (ins VR256:$src),
 761                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 762   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 763                             (ins VR256:$src),
 764                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 765 }
 766
 767 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 768 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 769           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 770
 771 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 772 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 773           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 774
 775 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 776                    "movaps\t{$src, $dst|$dst, $src}",
 777                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 778 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 779                    "movapd\t{$src, $dst|$dst, $src}",
 780                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 781 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 782                    "movups\t{$src, $dst|$dst, $src}",
 783                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 784 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 785                    "movupd\t{$src, $dst|$dst, $src}",
 786                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 787
 788 // For disassembler
 789 let isCodeGenOnly = 1 in {
 790   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 791                          "movaps\t{$src, $dst|$dst, $src}", []>;
 792   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 793                          "movapd\t{$src, $dst|$dst, $src}", []>;
 794   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 795                          "movups\t{$src, $dst|$dst, $src}", []>;
 796   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 797                          "movupd\t{$src, $dst|$dst, $src}", []>;
 798 }
 799
 800 let Predicates = [HasAVX] in {
 801   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 802             (VMOVUPSmr addr:$dst, VR128:$src)>;
 803   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 804             (VMOVUPDmr addr:$dst, VR128:$src)>;
 805 }
 806
 807 let Predicates = [HasSSE1] in
 808   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 809             (MOVUPSmr addr:$dst, VR128:$src)>;
 810 let Predicates = [HasSSE2] in
 811   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 812             (MOVUPDmr addr:$dst, VR128:$src)>;
 813
 814 // Use movaps / movups for SSE integer load / store (one byte shorter).
 815 // The instructions selected below are then converted to MOVDQA/MOVDQU
 816 // during the SSE domain pass.
 817 let Predicates = [HasSSE1] in {
 818   def : Pat<(alignedloadv4i32 addr:$src),
 819             (MOVAPSrm addr:$src)>;
 820   def : Pat<(loadv4i32 addr:$src),
 821             (MOVUPSrm addr:$src)>;
 822   def : Pat<(alignedloadv2i64 addr:$src),
 823             (MOVAPSrm addr:$src)>;
 824   def : Pat<(loadv2i64 addr:$src),
 825             (MOVUPSrm addr:$src)>;
 826
 827   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 828             (MOVAPSmr addr:$dst, VR128:$src)>;
 829   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 830             (MOVAPSmr addr:$dst, VR128:$src)>;
 831   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 832             (MOVAPSmr addr:$dst, VR128:$src)>;
 833   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 834             (MOVAPSmr addr:$dst, VR128:$src)>;
 835   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 836             (MOVUPSmr addr:$dst, VR128:$src)>;
 837   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 838             (MOVUPSmr addr:$dst, VR128:$src)>;
 839   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 840             (MOVUPSmr addr:$dst, VR128:$src)>;
 841   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 842             (MOVUPSmr addr:$dst, VR128:$src)>;
 843 }
 844
 845 // Use vmovaps/vmovups for AVX integer load/store.
 846 let Predicates = [HasAVX] in {
 847   // 128-bit load/store
 848   def : Pat<(alignedloadv4i32 addr:$src),
 849             (VMOVAPSrm addr:$src)>;
 850   def : Pat<(loadv4i32 addr:$src),
 851             (VMOVUPSrm addr:$src)>;
 852   def : Pat<(alignedloadv2i64 addr:$src),
 853             (VMOVAPSrm addr:$src)>;
 854   def : Pat<(loadv2i64 addr:$src),
 855             (VMOVUPSrm addr:$src)>;
 856
 857   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 858             (VMOVAPSmr addr:$dst, VR128:$src)>;
 859   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 860             (VMOVAPSmr addr:$dst, VR128:$src)>;
 861   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 862             (VMOVAPSmr addr:$dst, VR128:$src)>;
 863   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 864             (VMOVAPSmr addr:$dst, VR128:$src)>;
 865   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 866             (VMOVUPSmr addr:$dst, VR128:$src)>;
 867   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 868             (VMOVUPSmr addr:$dst, VR128:$src)>;
 869   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 870             (VMOVUPSmr addr:$dst, VR128:$src)>;
 871   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 872             (VMOVUPSmr addr:$dst, VR128:$src)>;
 873
 874   // 256-bit load/store
 875   def : Pat<(alignedloadv4i64 addr:$src),
 876             (VMOVAPSYrm addr:$src)>;
 877   def : Pat<(loadv4i64 addr:$src),
 878             (VMOVUPSYrm addr:$src)>;
 879   def : Pat<(alignedloadv8i32 addr:$src),
 880             (VMOVAPSYrm addr:$src)>;
 881   def : Pat<(loadv8i32 addr:$src),
 882             (VMOVUPSYrm addr:$src)>;
 883   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 884             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 885   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 886             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 887   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 888             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 889   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 890             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 891   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 892             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 893   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 894             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 895   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 896             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 897   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 898             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 899 }
 900
 901 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 902 // bits are disregarded. FIXME: Set encoding to pseudo!
 903 let neverHasSideEffects = 1 in {
 904 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 905                      "movaps\t{$src, $dst|$dst, $src}", []>;
 906 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 907                      "movapd\t{$src, $dst|$dst, $src}", []>;
 908 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 909                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 910 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 911                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 912 }
 913
 914 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 915 // bits are disregarded. FIXME: Set encoding to pseudo!
 916 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 917 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 918                      "movaps\t{$src, $dst|$dst, $src}",
 919                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 920 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 921                      "movapd\t{$src, $dst|$dst, $src}",
 922                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 923 let isCodeGenOnly = 1 in {
 924   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 925                          "movaps\t{$src, $dst|$dst, $src}",
 926                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 927   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 928                          "movapd\t{$src, $dst|$dst, $src}",
 929                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 930 }
 931 }
 932
 933 //===----------------------------------------------------------------------===//
 934 // SSE 1 & 2 - Move Low packed FP Instructions
 935 //===----------------------------------------------------------------------===//
 936
 937 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 938                                  PatFrag mov_frag, string base_opc,
 939                                  string asm_opr> {
 940   def PSrm : PI<opc, MRMSrcMem,
 941          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 942          !strconcat(base_opc, "s", asm_opr),
 943      [(set RC:$dst,
 944        (mov_frag RC:$src1,
 945               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 946               SSEPackedSingle>, TB;
 947
 948   def PDrm : PI<opc, MRMSrcMem,
 949          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 950          !strconcat(base_opc, "d", asm_opr),
 951      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 952                               (scalar_to_vector (loadf64 addr:$src2)))))],
 953               SSEPackedDouble>, TB, OpSize;
 954 }
 955
 956 let AddedComplexity = 20 in {
 957   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 958                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 959 }
 960 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 961   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 962                                    "\t{$src2, $dst|$dst, $src2}">;
 963 }
 964
 965 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 966                    "movlps\t{$src, $dst|$dst, $src}",
 967                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 968                                  (iPTR 0))), addr:$dst)]>, VEX;
 969 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 970                    "movlpd\t{$src, $dst|$dst, $src}",
 971                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 972                                  (iPTR 0))), addr:$dst)]>, VEX;
 973 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 974                    "movlps\t{$src, $dst|$dst, $src}",
 975                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 976                                  (iPTR 0))), addr:$dst)]>;
 977 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 978                    "movlpd\t{$src, $dst|$dst, $src}",
 979                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 980                                  (iPTR 0))), addr:$dst)]>;
 981
 982 let Predicates = [HasAVX] in {
 983   let AddedComplexity = 20 in {
 984     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
 985     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
 986               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 987     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
 988               (VMOVLPSrm VR128:$src1, addr:$src2)>;
 989     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
 990     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
 991               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 992     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
 993               (VMOVLPDrm VR128:$src1, addr:$src2)>;
 994   }
 995
 996   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
 997   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
 998             (VMOVLPSmr addr:$src1, VR128:$src2)>;
 999   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1000                                  VR128:$src2)), addr:$src1),
1001             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1002
1003   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1004   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1005             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1006   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1007             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1008
1009   // Shuffle with VMOVLPS
1010   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1011             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1012   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1013             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1014   def : Pat<(X86Movlps VR128:$src1,
1015                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1016             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1017
1018   // Shuffle with VMOVLPD
1019   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1020             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1021   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1022             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1023   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1024                               (scalar_to_vector (loadf64 addr:$src2)))),
1025             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1026
1027   // Store patterns
1028   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1029                    addr:$src1),
1030             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1031   def : Pat<(store (v4i32 (X86Movlps
1032                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1033             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1034   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1035                    addr:$src1),
1036             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1037   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1038                    addr:$src1),
1039             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1040 }
1041
1042 let Predicates = [HasSSE1] in {
1043   let AddedComplexity = 20 in {
1044     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1045     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1046               (MOVLPSrm VR128:$src1, addr:$src2)>;
1047     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1048               (MOVLPSrm VR128:$src1, addr:$src2)>;
1049   }
1050
1051   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1052   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1053                                  (iPTR 0))), addr:$src1),
1054             (MOVLPSmr addr:$src1, VR128:$src2)>;
1055   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1056             (MOVLPSmr addr:$src1, VR128:$src2)>;
1057   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1058                                  VR128:$src2)), addr:$src1),
1059             (MOVLPSmr addr:$src1, VR128:$src2)>;
1060
1061   // Shuffle with MOVLPS
1062   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1063             (MOVLPSrm VR128:$src1, addr:$src2)>;
1064   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1065             (MOVLPSrm VR128:$src1, addr:$src2)>;
1066   def : Pat<(X86Movlps VR128:$src1,
1067                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1068             (MOVLPSrm VR128:$src1, addr:$src2)>;
1069   def : Pat<(X86Movlps VR128:$src1,
1070                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1071             (MOVLPSrm VR128:$src1, addr:$src2)>;
1072
1073   // Store patterns
1074   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1075                                       addr:$src1),
1076             (MOVLPSmr addr:$src1, VR128:$src2)>;
1077   def : Pat<(store (v4i32 (X86Movlps
1078                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1079                               addr:$src1),
1080             (MOVLPSmr addr:$src1, VR128:$src2)>;
1081 }
1082
1083 let Predicates = [HasSSE2] in {
1084   let AddedComplexity = 20 in {
1085     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1086     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1087               (MOVLPDrm VR128:$src1, addr:$src2)>;
1088     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1089               (MOVLPDrm VR128:$src1, addr:$src2)>;
1090   }
1091
1092   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1093   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1094             (MOVLPDmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1096             (MOVLPDmr addr:$src1, VR128:$src2)>;
1097
1098   // Shuffle with MOVLPD
1099   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1100             (MOVLPDrm VR128:$src1, addr:$src2)>;
1101   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1102             (MOVLPDrm VR128:$src1, addr:$src2)>;
1103   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1104                               (scalar_to_vector (loadf64 addr:$src2)))),
1105             (MOVLPDrm VR128:$src1, addr:$src2)>;
1106
1107   // Store patterns
1108   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1109                            addr:$src1),
1110             (MOVLPDmr addr:$src1, VR128:$src2)>;
1111   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1112                            addr:$src1),
1113             (MOVLPDmr addr:$src1, VR128:$src2)>;
1114 }
1115
1116 //===----------------------------------------------------------------------===//
1117 // SSE 1 & 2 - Move Hi packed FP Instructions
1118 //===----------------------------------------------------------------------===//
1119
1120 let AddedComplexity = 20 in {
1121   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1122                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1123 }
1124 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1125   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1126                                    "\t{$src2, $dst|$dst, $src2}">;
1127 }
1128
1129 // v2f64 extract element 1 is always custom lowered to unpack high to low
1130 // and extract element 0 so the non-store version isn't too horrible.
1131 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1132                    "movhps\t{$src, $dst|$dst, $src}",
1133                    [(store (f64 (vector_extract
1134                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1135                                          (undef)), (iPTR 0))), addr:$dst)]>,
1136                    VEX;
1137 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1138                    "movhpd\t{$src, $dst|$dst, $src}",
1139                    [(store (f64 (vector_extract
1140                                  (v2f64 (unpckh VR128:$src, (undef))),
1141                                  (iPTR 0))), addr:$dst)]>,
1142                    VEX;
1143 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1144                    "movhps\t{$src, $dst|$dst, $src}",
1145                    [(store (f64 (vector_extract
1146                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1147                                          (undef)), (iPTR 0))), addr:$dst)]>;
1148 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1149                    "movhpd\t{$src, $dst|$dst, $src}",
1150                    [(store (f64 (vector_extract
1151                                  (v2f64 (unpckh VR128:$src, (undef))),
1152                                  (iPTR 0))), addr:$dst)]>;
1153
1154 let Predicates = [HasAVX] in {
1155   // VMOVHPS patterns
1156   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1157             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1158   def : Pat<(X86Movlhps VR128:$src1,
1159                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1160             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1161   def : Pat<(X86Movlhps VR128:$src1,
1162                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1163             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1164
1165   // FIXME: Instead of X86Unpcklp, there should be a X86Movlhpd here, the problem
1166   // is during lowering, where it's not possible to recognize the load fold cause
1167   // it has two uses through a bitcast. One use disappears at isel time and the
1168   // fold opportunity reappears.
1169   def : Pat<(v2f64 (X86Unpcklp VR128:$src1,
1170                       (scalar_to_vector (loadf64 addr:$src2)))),
1171             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1172
1173   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1174   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1175                       (scalar_to_vector (loadf64 addr:$src2)))),
1176             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1177
1178   // Store patterns
1179   def : Pat<(store (f64 (vector_extract
1180             (v2f64 (X86Unpckhp VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1181             (VMOVHPSmr addr:$dst, VR128:$src)>;
1182   def : Pat<(store (f64 (vector_extract
1183             (v2f64 (X86Unpckhp VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1184             (VMOVHPDmr addr:$dst, VR128:$src)>;
1185 }
1186
1187 let Predicates = [HasSSE1] in {
1188   // MOVHPS patterns
1189   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1190             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1191   def : Pat<(X86Movlhps VR128:$src1,
1192                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1193             (MOVHPSrm VR128:$src1, addr:$src2)>;
1194   def : Pat<(X86Movlhps VR128:$src1,
1195                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1196             (MOVHPSrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (f64 (vector_extract
1200             (v2f64 (X86Unpckhp VR128:$src, (undef))), (iPTR 0))), addr:$dst),
1201             (MOVHPSmr addr:$dst, VR128:$src)>;
1202 }
1203
1204 let Predicates = [HasSSE2] in {
1205   // FIXME: Instead of X86Unpcklp, there should be a X86Movlhpd here, the problem
1206   // is during lowering, where it's not possible to recognize the load fold cause
1207   // it has two uses through a bitcast. One use disappears at isel time and the
1208   // fold opportunity reappears.
1209   def : Pat<(v2f64 (X86Unpcklp VR128:$src1,
1210                       (scalar_to_vector (loadf64 addr:$src2)))),
1211             (MOVHPDrm VR128:$src1, addr:$src2)>;
1212
1213   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1214   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1215                       (scalar_to_vector (loadf64 addr:$src2)))),
1216             (MOVHPDrm VR128:$src1, addr:$src2)>;
1217
1218   // Store patterns
1219   def : Pat<(store (f64 (vector_extract
1220             (v2f64 (X86Unpckhp VR128:$src, (undef))), (iPTR 0))),addr:$dst),
1221             (MOVHPDmr addr:$dst, VR128:$src)>;
1222 }
1223
1224 //===----------------------------------------------------------------------===//
1225 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1226 //===----------------------------------------------------------------------===//
1227
1228 let AddedComplexity = 20 in {
1229   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1230                                        (ins VR128:$src1, VR128:$src2),
1231                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1232                       [(set VR128:$dst,
1233                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1234                       VEX_4V;
1235   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1236                                        (ins VR128:$src1, VR128:$src2),
1237                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1238                       [(set VR128:$dst,
1239                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1240                       VEX_4V;
1241 }
1242 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1243   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1244                                        (ins VR128:$src1, VR128:$src2),
1245                       "movlhps\t{$src2, $dst|$dst, $src2}",
1246                       [(set VR128:$dst,
1247                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1248   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1249                                        (ins VR128:$src1, VR128:$src2),
1250                       "movhlps\t{$src2, $dst|$dst, $src2}",
1251                       [(set VR128:$dst,
1252                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1253 }
1254
1255 let Predicates = [HasAVX] in {
1256   // MOVLHPS patterns
1257   let AddedComplexity = 20 in {
1258     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1259               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1260     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1261               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1262
1263     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1264     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1265               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1266   }
1267   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1268             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1269   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1270             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1271   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1272             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1273
1274   // MOVHLPS patterns
1275   let AddedComplexity = 20 in {
1276     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1277     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1278               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1279
1280     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1281     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1282               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1283     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1284               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1285   }
1286
1287   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1288             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1289   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1290             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1291 }
1292
1293 let Predicates = [HasSSE1] in {
1294   // MOVLHPS patterns
1295   let AddedComplexity = 20 in {
1296     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1297               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1298     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1299               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1300
1301     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1302     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1303               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1304   }
1305   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1306             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1307   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1308             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1309   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1310             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1311
1312   // MOVHLPS patterns
1313   let AddedComplexity = 20 in {
1314     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1315     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1316               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1317
1318     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1319     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1320               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1321     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1322               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1323   }
1324
1325   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1326             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1327   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1328             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1329 }
1330
1331 //===----------------------------------------------------------------------===//
1332 // SSE 1 & 2 - Conversion Instructions
1333 //===----------------------------------------------------------------------===//
1334
1335 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1336                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1337                      string asm> {
1338   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1339                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1340   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1341                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1342 }
1343
1344 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1345                           X86MemOperand x86memop, string asm> {
1346   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1347   let mayLoad = 1 in
1348   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1349 }
1350
1351 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1352                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1353                          string asm, Domain d> {
1354   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1355                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1356   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1357                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1358 }
1359
1360 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1361                           X86MemOperand x86memop, string asm> {
1362   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1363               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1364   let mayLoad = 1 in
1365   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1366               (ins DstRC:$src1, x86memop:$src),
1367               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1368 }
1369
1370 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1371                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1372                                 VEX_LIG;
1373 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1374                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1375                                 VEX_W, VEX_LIG;
1376 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1377                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1378                                 VEX_LIG;
1379 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1380                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1381                                 VEX, VEX_W, VEX_LIG;
1382
1383 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1384 // register, but the same isn't true when only using memory operands,
1385 // provide other assembly "l" and "q" forms to address this explicitly
1386 // where appropriate to do so.
1387 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1388                                   VEX_4V, VEX_LIG;
1389 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1390                                   VEX_4V, VEX_W, VEX_LIG;
1391 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1392                                   VEX_4V, VEX_LIG;
1393 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1394                                   VEX_4V, VEX_LIG;
1395 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1396                                   VEX_4V, VEX_W, VEX_LIG;
1397
1398 let Predicates = [HasAVX] in {
1399   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1400             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1401   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1402             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1403   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1404             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1405   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1406             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1407
1408   def : Pat<(f32 (sint_to_fp GR32:$src)),
1409             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1410   def : Pat<(f32 (sint_to_fp GR64:$src)),
1411             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1412   def : Pat<(f64 (sint_to_fp GR32:$src)),
1413             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1414   def : Pat<(f64 (sint_to_fp GR64:$src)),
1415             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1416 }
1417
1418 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1419                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1420 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1421                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1422 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1423                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1424 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1425                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1426 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1427                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1428 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1429                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1430 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1431                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1432 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1433                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1434
1435 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1436 // and/or XMM operand(s).
1437
1438 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1439                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1440                          string asm> {
1441   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1442               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1443               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1444   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1445               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1446               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1447 }
1448
1449 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1450                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1451                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1452   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1453               !if(Is2Addr,
1454                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1455                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1456               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1457   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1458               (ins DstRC:$src1, x86memop:$src2),
1459               !if(Is2Addr,
1460                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1461                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1462               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1463 }
1464
1465 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1466                       f128mem, load, "cvtsd2si">, XD, VEX;
1467 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1468                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1469                       XD, VEX, VEX_W;
1470
1471 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1472 // Get rid of this hack or rename the intrinsics, there are several
1473 // intructions that only match with the intrinsic form, why create duplicates
1474 // to let them be recognized by the assembler?
1475 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1476                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1477 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1478                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1479                       VEX_LIG;
1480
1481 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1482                 f128mem, load, "cvtsd2si{l}">, XD;
1483 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1484                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1485
1486
1487 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1488           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1489 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1490           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1491           VEX_W;
1492 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1493           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1494 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1495           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1496           VEX_4V, VEX_W;
1497
1498 let Constraints = "$src1 = $dst" in {
1499   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1500                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1501                         "cvtsi2ss">, XS;
1502   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1503                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1504                         "cvtsi2ss{q}">, XS, REX_W;
1505   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1506                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1507                         "cvtsi2sd">, XD;
1508   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1509                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1510                         "cvtsi2sd">, XD, REX_W;
1511 }
1512
1513 /// SSE 1 Only
1514
1515 // Aliases for intrinsics
1516 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1517                                     f32mem, load, "cvttss2si">, XS, VEX;
1518 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1519                                     int_x86_sse_cvttss2si64, f32mem, load,
1520                                     "cvttss2si">, XS, VEX, VEX_W;
1521 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1522                                     f128mem, load, "cvttsd2si">, XD, VEX;
1523 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1524                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1525                                     "cvttsd2si">, XD, VEX, VEX_W;
1526 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1527                                     f32mem, load, "cvttss2si">, XS;
1528 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1529                                     int_x86_sse_cvttss2si64, f32mem, load,
1530                                     "cvttss2si{q}">, XS, REX_W;
1531 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1532                                     f128mem, load, "cvttsd2si">, XD;
1533 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1534                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1535                                     "cvttsd2si{q}">, XD, REX_W;
1536
1537 let Pattern = []<dag> in {
1538 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1539                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1540                                VEX, VEX_LIG;
1541 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1542                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1543                                VEX_W, VEX_LIG;
1544 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1545                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1546                                SSEPackedSingle>, TB, VEX;
1547 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1548                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1549                                SSEPackedSingle>, TB, VEX;
1550 }
1551
1552 let Pattern = []<dag> in {
1553 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1554                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1555 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1556                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1557 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1558                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1559                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1560 }
1561
1562 let Predicates = [HasSSE1] in {
1563   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1564             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1565   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1566             (CVTSS2SIrm addr:$src)>;
1567   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1568             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1569   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1570             (CVTSS2SI64rm addr:$src)>;
1571 }
1572
1573 let Predicates = [HasAVX] in {
1574   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1575             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1576   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1577             (VCVTSS2SIrm addr:$src)>;
1578   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1579             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1580   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1581             (VCVTSS2SI64rm addr:$src)>;
1582 }
1583
1584 /// SSE 2 Only
1585
1586 // Convert scalar double to scalar single
1587 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1588                        (ins FR64:$src1, FR64:$src2),
1589                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1590                       VEX_4V, VEX_LIG;
1591 let mayLoad = 1 in
1592 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1593                        (ins FR64:$src1, f64mem:$src2),
1594                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1595                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1596
1597 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1598           Requires<[HasAVX]>;
1599
1600 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1601                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1602                       [(set FR32:$dst, (fround FR64:$src))]>;
1603 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1604                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1605                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1606                   Requires<[HasSSE2, OptForSize]>;
1607
1608 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1609                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1610                       XS, VEX_4V;
1611 let Constraints = "$src1 = $dst" in
1612 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1613                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1614
1615 // Convert scalar single to scalar double
1616 // SSE2 instructions with XS prefix
1617 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1618                     (ins FR32:$src1, FR32:$src2),
1619                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1620                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1621 let mayLoad = 1 in
1622 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1623                     (ins FR32:$src1, f32mem:$src2),
1624                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1625                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1626
1627 let Predicates = [HasAVX] in {
1628   def : Pat<(f64 (fextend FR32:$src)),
1629             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1630   def : Pat<(fextend (loadf32 addr:$src)),
1631             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1632   def : Pat<(extloadf32 addr:$src),
1633             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1634 }
1635
1636 def : Pat<(extloadf32 addr:$src),
1637           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1638           Requires<[HasAVX, OptForSpeed]>;
1639
1640 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1641                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1642                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1643                  Requires<[HasSSE2]>;
1644 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1645                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1646                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1647                  Requires<[HasSSE2, OptForSize]>;
1648
1649 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1650 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1651 // combine.
1652 // Since these loads aren't folded into the fextend, we have to match it
1653 // explicitly here.
1654 def : Pat<(fextend (loadf32 addr:$src)),
1655           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1656 def : Pat<(extloadf32 addr:$src),
1657           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1658
1659 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1660                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1661                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1662                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1663                                        VR128:$src2))]>, XS, VEX_4V,
1664                     Requires<[HasAVX]>;
1665 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1666                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1667                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1668                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1669                                        (load addr:$src2)))]>, XS, VEX_4V,
1670                     Requires<[HasAVX]>;
1671 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1672 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1673                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1674                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1675                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1676                                        VR128:$src2))]>, XS,
1677                     Requires<[HasSSE2]>;
1678 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1679                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1680                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1681                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1682                                        (load addr:$src2)))]>, XS,
1683                     Requires<[HasSSE2]>;
1684 }
1685
1686 // Convert doubleword to packed single/double fp
1687 // SSE2 instructions without OpSize prefix
1688 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1689                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1690                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1691                      TB, VEX, Requires<[HasAVX]>;
1692 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1693                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1694                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1695                                         (bitconvert (memopv2i64 addr:$src))))]>,
1696                      TB, VEX, Requires<[HasAVX]>;
1697 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1698                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1699                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1700                      TB, Requires<[HasSSE2]>;
1701 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1702                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1703                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1704                                         (bitconvert (memopv2i64 addr:$src))))]>,
1705                      TB, Requires<[HasSSE2]>;
1706
1707 // FIXME: why the non-intrinsic version is described as SSE3?
1708 // SSE2 instructions with XS prefix
1709 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1710                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1711                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1712                      XS, VEX, Requires<[HasAVX]>;
1713 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1714                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1715                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1716                                         (bitconvert (memopv2i64 addr:$src))))]>,
1717                      XS, VEX, Requires<[HasAVX]>;
1718 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1719                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1720                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1721                      XS, Requires<[HasSSE2]>;
1722 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1723                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1724                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1725                                         (bitconvert (memopv2i64 addr:$src))))]>,
1726                      XS, Requires<[HasSSE2]>;
1727
1728
1729 // Convert packed single/double fp to doubleword
1730 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1731                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1732 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1733                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1734 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1735                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1736 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1737                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1738 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1739                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1740 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1741                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1742
1743 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1744                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1745                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1746                         VEX;
1747 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1748                          (ins f128mem:$src),
1749                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1750                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1751                                             (memop addr:$src)))]>, VEX;
1752 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1753                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1754                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1755 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1756                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1757                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1758                                             (memop addr:$src)))]>;
1759
1760 // SSE2 packed instructions with XD prefix
1761 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1762                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1763                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1764                      XD, VEX, Requires<[HasAVX]>;
1765 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1766                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1767                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1768                                           (memop addr:$src)))]>,
1769                      XD, VEX, Requires<[HasAVX]>;
1770 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1771                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1772                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1773                      XD, Requires<[HasSSE2]>;
1774 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1775                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1776                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1777                                           (memop addr:$src)))]>,
1778                      XD, Requires<[HasSSE2]>;
1779
1780
1781 // Convert with truncation packed single/double fp to doubleword
1782 // SSE2 packed instructions with XS prefix
1783 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1784                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1785 let mayLoad = 1 in
1786 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1787                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1788 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1789                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1790 let mayLoad = 1 in
1791 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1792                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1793 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1794                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1795                       [(set VR128:$dst,
1796                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1797 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1798                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1799                       [(set VR128:$dst,
1800                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1801
1802 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1803                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1804                         [(set VR128:$dst,
1805                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1806                       XS, VEX, Requires<[HasAVX]>;
1807 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1808                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1809                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1810                                            (memop addr:$src)))]>,
1811                       XS, VEX, Requires<[HasAVX]>;
1812
1813 let Predicates = [HasSSE2] in {
1814   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1815             (Int_CVTDQ2PSrr VR128:$src)>;
1816   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1817             (CVTTPS2DQrr VR128:$src)>;
1818 }
1819
1820 let Predicates = [HasAVX] in {
1821   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1822             (Int_VCVTDQ2PSrr VR128:$src)>;
1823   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1824             (VCVTTPS2DQrr VR128:$src)>;
1825   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1826             (VCVTDQ2PSYrr VR256:$src)>;
1827   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1828             (VCVTTPS2DQYrr VR256:$src)>;
1829 }
1830
1831 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1832                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1833                         [(set VR128:$dst,
1834                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1835 let isCodeGenOnly = 1 in
1836 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1837                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1838                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1839                                                (memop addr:$src)))]>, VEX;
1840 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1841                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1842                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1843 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1844                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1845                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1846                                         (memop addr:$src)))]>;
1847
1848 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1849 // register, but the same isn't true when using memory operands instead.
1850 // Provide other assembly rr and rm forms to address this explicitly.
1851 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1852                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1853
1854 // XMM only
1855 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1856                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1857 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1858                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1859
1860 // YMM only
1861 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1862                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1863 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1864                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1865
1866 // Convert packed single to packed double
1867 let Predicates = [HasAVX] in {
1868                   // SSE2 instructions without OpSize prefix
1869 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1870                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1871 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1872                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1873 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1874                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1875 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1876                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1877 }
1878 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1879                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1880 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1881                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1882
1883 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1884                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1885                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1886                      TB, VEX, Requires<[HasAVX]>;
1887 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1888                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1889                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1890                                           (load addr:$src)))]>,
1891                      TB, VEX, Requires<[HasAVX]>;
1892 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1893                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1894                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1895                      TB, Requires<[HasSSE2]>;
1896 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1897                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1898                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1899                                           (load addr:$src)))]>,
1900                      TB, Requires<[HasSSE2]>;
1901
1902 // Convert packed double to packed single
1903 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1904 // register, but the same isn't true when using memory operands instead.
1905 // Provide other assembly rr and rm forms to address this explicitly.
1906 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1907                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1908 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1909                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1910
1911 // XMM only
1912 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1913                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1914 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1916
1917 // YMM only
1918 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1919                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1920 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1921                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1922 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1923                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1924 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1925                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1926
1927
1928 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1929                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1930                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1931 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1932                          (ins f128mem:$src),
1933                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1934                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1935                                             (memop addr:$src)))]>;
1936 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1937                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1938                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1939 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1940                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1941                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1942                                             (memop addr:$src)))]>;
1943
1944 // AVX 256-bit register conversion intrinsics
1945 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1946 // whenever possible to avoid declaring two versions of each one.
1947 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1948           (VCVTDQ2PSYrr VR256:$src)>;
1949 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1950           (VCVTDQ2PSYrm addr:$src)>;
1951
1952 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1953           (VCVTPD2PSYrr VR256:$src)>;
1954 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1955           (VCVTPD2PSYrm addr:$src)>;
1956
1957 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1958           (VCVTPS2DQYrr VR256:$src)>;
1959 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1960           (VCVTPS2DQYrm addr:$src)>;
1961
1962 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1963           (VCVTPS2PDYrr VR128:$src)>;
1964 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1965           (VCVTPS2PDYrm addr:$src)>;
1966
1967 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1968           (VCVTTPD2DQYrr VR256:$src)>;
1969 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1970           (VCVTTPD2DQYrm addr:$src)>;
1971
1972 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1973           (VCVTTPS2DQYrr VR256:$src)>;
1974 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1975           (VCVTTPS2DQYrm addr:$src)>;
1976
1977 // Match fround and fextend for 128/256-bit conversions
1978 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1979           (VCVTPD2PSYrr VR256:$src)>;
1980 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1981           (VCVTPD2PSYrm addr:$src)>;
1982
1983 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1984           (VCVTPS2PDYrr VR128:$src)>;
1985 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1986           (VCVTPS2PDYrm addr:$src)>;
1987
1988 //===----------------------------------------------------------------------===//
1989 // SSE 1 & 2 - Compare Instructions
1990 //===----------------------------------------------------------------------===//
1991
1992 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1993 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1994                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
1995                             string asm, string asm_alt> {
1996   def rr : SIi8<0xC2, MRMSrcReg,
1997                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
1998                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
1999   def rm : SIi8<0xC2, MRMSrcMem,
2000                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2001                 [(set RC:$dst, (OpNode (VT RC:$src1),
2002                                          (ld_frag addr:$src2), imm:$cc))]>;
2003
2004   // Accept explicit immediate argument form instead of comparison code.
2005   let neverHasSideEffects = 1 in {
2006     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2007                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2008     let mayLoad = 1 in
2009     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2010                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2011   }
2012 }
2013
2014 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2015                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2016                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2017                  XS, VEX_4V, VEX_LIG;
2018 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2019                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2020                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2021                  XD, VEX_4V, VEX_LIG;
2022
2023 let Constraints = "$src1 = $dst" in {
2024   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2025                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2026                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2027                   XS;
2028   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2029                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2030                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2031                   XD;
2032 }
2033
2034 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2035                          Intrinsic Int, string asm> {
2036   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2037                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2038                         [(set VR128:$dst, (Int VR128:$src1,
2039                                                VR128:$src, imm:$cc))]>;
2040   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2041                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2042                         [(set VR128:$dst, (Int VR128:$src1,
2043                                                (load addr:$src), imm:$cc))]>;
2044 }
2045
2046 // Aliases to match intrinsics which expect XMM operand(s).
2047 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2048                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2049                      XS, VEX_4V;
2050 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2051                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2052                      XD, VEX_4V;
2053 let Constraints = "$src1 = $dst" in {
2054   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2055                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2056   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2057                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2058 }
2059
2060
2061 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2062 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2063                             ValueType vt, X86MemOperand x86memop,
2064                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2065   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2066                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2067                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2068   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2069                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2070                      [(set EFLAGS, (OpNode (vt RC:$src1),
2071                                            (ld_frag addr:$src2)))], d>;
2072 }
2073
2074 let Defs = [EFLAGS] in {
2075   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2076                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2077   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2078                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2079                                   VEX_LIG;
2080   let Pattern = []<dag> in {
2081     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2082                                     "comiss", SSEPackedSingle>, TB, VEX,
2083                                     VEX_LIG;
2084     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2085                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2086                                     VEX_LIG;
2087   }
2088
2089   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2090                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2091   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2092                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2093
2094   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2095                             load, "comiss", SSEPackedSingle>, TB, VEX;
2096   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2097                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2098   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2099                                   "ucomiss", SSEPackedSingle>, TB;
2100   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2101                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2102
2103   let Pattern = []<dag> in {
2104     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2105                                     "comiss", SSEPackedSingle>, TB;
2106     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2107                                     "comisd", SSEPackedDouble>, TB, OpSize;
2108   }
2109
2110   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2111                               load, "ucomiss", SSEPackedSingle>, TB;
2112   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2113                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2114
2115   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2116                                   "comiss", SSEPackedSingle>, TB;
2117   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2118                                   "comisd", SSEPackedDouble>, TB, OpSize;
2119 } // Defs = [EFLAGS]
2120
2121 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2122 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2123                             Intrinsic Int, string asm, string asm_alt,
2124                             Domain d> {
2125   let isAsmParserOnly = 1 in {
2126     def rri : PIi8<0xC2, MRMSrcReg,
2127                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2128                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2129     def rmi : PIi8<0xC2, MRMSrcMem,
2130                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2131                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2132   }
2133
2134   // Accept explicit immediate argument form instead of comparison code.
2135   def rri_alt : PIi8<0xC2, MRMSrcReg,
2136              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2137              asm_alt, [], d>;
2138   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2139              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2140              asm_alt, [], d>;
2141 }
2142
2143 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2144                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2145                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2146                SSEPackedSingle>, TB, VEX_4V;
2147 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2148                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2149                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2150                SSEPackedDouble>, TB, OpSize, VEX_4V;
2151 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2152                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2153                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2154                SSEPackedSingle>, TB, VEX_4V;
2155 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2156                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2157                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2158                SSEPackedDouble>, TB, OpSize, VEX_4V;
2159 let Constraints = "$src1 = $dst" in {
2160   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2161                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2162                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2163                  SSEPackedSingle>, TB;
2164   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2165                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2166                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2167                  SSEPackedDouble>, TB, OpSize;
2168 }
2169
2170 let Predicates = [HasSSE1] in {
2171 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2172           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2173 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2174           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2175 }
2176
2177 let Predicates = [HasSSE2] in {
2178 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2179           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2180 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2181           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2182 }
2183
2184 let Predicates = [HasAVX] in {
2185 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2186           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2187 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2188           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2189 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2190           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2191 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2192           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2193
2194 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2195           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2196 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2197           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2198 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2199           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2200 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2201           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2202 }
2203
2204 //===----------------------------------------------------------------------===//
2205 // SSE 1 & 2 - Shuffle Instructions
2206 //===----------------------------------------------------------------------===//
2207
2208 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2209 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2210                          ValueType vt, string asm, PatFrag mem_frag,
2211                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2212   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2213                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2214                    [(set RC:$dst, (vt (shufp:$src3
2215                             RC:$src1, (mem_frag addr:$src2))))], d>;
2216   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2217     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2218                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2219                    [(set RC:$dst,
2220                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2221 }
2222
2223 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2224            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2225            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2226 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2227            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2228            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2229 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2230            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2231            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2232 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2233            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2234            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2235
2236 let Constraints = "$src1 = $dst" in {
2237   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2238                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2239                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2240                     TB;
2241   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2242                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2243                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2244 }
2245
2246 let Predicates = [HasSSE1] in {
2247   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2248                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2249             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2250   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2251             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2252   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2253                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2254             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2255   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2256             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2257   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2258   // fall back to this for SSE1)
2259   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2260             (SHUFPSrri VR128:$src2, VR128:$src1,
2261                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2262   // Special unary SHUFPSrri case.
2263   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2264             (SHUFPSrri VR128:$src1, VR128:$src1,
2265                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2266 }
2267
2268 let Predicates = [HasSSE2] in {
2269   // Special binary v4i32 shuffle cases with SHUFPS.
2270   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2271             (SHUFPSrri VR128:$src1, VR128:$src2,
2272                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2273   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2274                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2275             (SHUFPSrmi VR128:$src1, addr:$src2,
2276                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2277   // Special unary SHUFPDrri cases.
2278   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2279             (SHUFPDrri VR128:$src1, VR128:$src1,
2280                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2281   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2282             (SHUFPDrri VR128:$src1, VR128:$src1,
2283                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2284   // Special binary v2i64 shuffle cases using SHUFPDrri.
2285   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2286             (SHUFPDrri VR128:$src1, VR128:$src2,
2287                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2288   // Generic SHUFPD patterns
2289   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2290                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2291             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2292   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2293             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2294   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2295             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2296 }
2297
2298 let Predicates = [HasAVX] in {
2299   def : Pat<(v4f32 (X86Shufps VR128:$src1,
2300                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2301             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2302   def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2303             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2304   def : Pat<(v4i32 (X86Shufps VR128:$src1,
2305                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2306             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2307   def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2308             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2309   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2310   // fall back to this for SSE1)
2311   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2312             (VSHUFPSrri VR128:$src2, VR128:$src1,
2313                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2314   // Special unary SHUFPSrri case.
2315   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2316             (VSHUFPSrri VR128:$src1, VR128:$src1,
2317                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2318   // Special binary v4i32 shuffle cases with SHUFPS.
2319   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2320             (VSHUFPSrri VR128:$src1, VR128:$src2,
2321                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2322   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2323                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2324             (VSHUFPSrmi VR128:$src1, addr:$src2,
2325                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2326   // Special unary SHUFPDrri cases.
2327   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2328             (VSHUFPDrri VR128:$src1, VR128:$src1,
2329                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2330   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2331             (VSHUFPDrri VR128:$src1, VR128:$src1,
2332                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2333   // Special binary v2i64 shuffle cases using SHUFPDrri.
2334   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2335             (VSHUFPDrri VR128:$src1, VR128:$src2,
2336                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2337
2338   def : Pat<(v2f64 (X86Shufps VR128:$src1,
2339                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2340             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2341   def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2342             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2343   def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2344             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2345
2346   // 256-bit patterns
2347   def : Pat<(v8i32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2348             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2349   def : Pat<(v8i32 (X86Shufps VR256:$src1,
2350                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2351             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2352
2353   def : Pat<(v8f32 (X86Shufps VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2354             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2355   def : Pat<(v8f32 (X86Shufps VR256:$src1,
2356                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2357             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2358
2359   def : Pat<(v4i64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2360             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2361   def : Pat<(v4i64 (X86Shufpd VR256:$src1,
2362                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2363             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2364
2365   def : Pat<(v4f64 (X86Shufpd VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2366             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2367   def : Pat<(v4f64 (X86Shufpd VR256:$src1,
2368                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2369             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2370 }
2371
2372 //===----------------------------------------------------------------------===//
2373 // SSE 1 & 2 - Unpack Instructions
2374 //===----------------------------------------------------------------------===//
2375
2376 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2377 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2378                                    PatFrag mem_frag, RegisterClass RC,
2379                                    X86MemOperand x86memop, string asm,
2380                                    Domain d> {
2381     def rr : PI<opc, MRMSrcReg,
2382                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2383                 asm, [(set RC:$dst,
2384                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2385     def rm : PI<opc, MRMSrcMem,
2386                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2387                 asm, [(set RC:$dst,
2388                            (vt (OpNode RC:$src1,
2389                                        (mem_frag addr:$src2))))], d>;
2390 }
2391
2392 let AddedComplexity = 10 in {
2393   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2394         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2395                        SSEPackedSingle>, TB, VEX_4V;
2396   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2397         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2398                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2399   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2400         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2401                        SSEPackedSingle>, TB, VEX_4V;
2402   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2403         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2404                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2405
2406   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2407         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2408                        SSEPackedSingle>, TB, VEX_4V;
2409   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2410         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2411                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2412   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2413         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2414                        SSEPackedSingle>, TB, VEX_4V;
2415   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2416         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2417                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2418
2419   let Constraints = "$src1 = $dst" in {
2420     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2421           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2422                          SSEPackedSingle>, TB;
2423     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2424           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2425                          SSEPackedDouble>, TB, OpSize;
2426     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2427           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2428                          SSEPackedSingle>, TB;
2429     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2430           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2431                          SSEPackedDouble>, TB, OpSize;
2432   } // Constraints = "$src1 = $dst"
2433 } // AddedComplexity
2434
2435 let Predicates = [HasSSE1] in {
2436   def : Pat<(v4f32 (X86Unpcklp VR128:$src1, (memopv4f32 addr:$src2))),
2437             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2438   def : Pat<(v4f32 (X86Unpcklp VR128:$src1, VR128:$src2)),
2439             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2440   def : Pat<(v4f32 (X86Unpckhp VR128:$src1, (memopv4f32 addr:$src2))),
2441             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2442   def : Pat<(v4f32 (X86Unpckhp VR128:$src1, VR128:$src2)),
2443             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2444 }
2445
2446 let Predicates = [HasSSE2] in {
2447   def : Pat<(v2f64 (X86Unpcklp VR128:$src1, (memopv2f64 addr:$src2))),
2448             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2449   def : Pat<(v2f64 (X86Unpcklp VR128:$src1, VR128:$src2)),
2450             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2451   def : Pat<(v2f64 (X86Unpckhp VR128:$src1, (memopv2f64 addr:$src2))),
2452             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2453   def : Pat<(v2f64 (X86Unpckhp VR128:$src1, VR128:$src2)),
2454             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2455
2456   // FIXME: Instead of X86Movddup, there should be a X86Unpcklp here, the
2457   // problem is during lowering, where it's not possible to recognize the load
2458   // fold cause it has two uses through a bitcast. One use disappears at isel
2459   // time and the fold opportunity reappears.
2460   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2461             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2462
2463   let AddedComplexity = 10 in
2464   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2465             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2466 }
2467
2468 let Predicates = [HasAVX] in {
2469   def : Pat<(v4f32 (X86Unpcklp VR128:$src1, (memopv4f32 addr:$src2))),
2470             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2471   def : Pat<(v4f32 (X86Unpcklp VR128:$src1, VR128:$src2)),
2472             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2473   def : Pat<(v4f32 (X86Unpckhp VR128:$src1, (memopv4f32 addr:$src2))),
2474             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2475   def : Pat<(v4f32 (X86Unpckhp VR128:$src1, VR128:$src2)),
2476             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2477
2478   def : Pat<(v8f32 (X86Unpcklp VR256:$src1, (memopv8f32 addr:$src2))),
2479             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2480   def : Pat<(v8f32 (X86Unpcklp VR256:$src1, VR256:$src2)),
2481             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2482   def : Pat<(v8i32 (X86Unpcklp VR256:$src1, VR256:$src2)),
2483             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2484   def : Pat<(v8i32 (X86Unpcklp VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2485             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2486   def : Pat<(v8f32 (X86Unpckhp VR256:$src1, (memopv8f32 addr:$src2))),
2487             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2488   def : Pat<(v8f32 (X86Unpckhp VR256:$src1, VR256:$src2)),
2489             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2490   def : Pat<(v8i32 (X86Unpckhp VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2491             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2492   def : Pat<(v8i32 (X86Unpckhp VR256:$src1, VR256:$src2)),
2493             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2494
2495   def : Pat<(v2f64 (X86Unpcklp VR128:$src1, (memopv2f64 addr:$src2))),
2496             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2497   def : Pat<(v2f64 (X86Unpcklp VR128:$src1, VR128:$src2)),
2498             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2499   def : Pat<(v2f64 (X86Unpckhp VR128:$src1, (memopv2f64 addr:$src2))),
2500             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2501   def : Pat<(v2f64 (X86Unpckhp VR128:$src1, VR128:$src2)),
2502             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2503
2504   def : Pat<(v4f64 (X86Unpcklp VR256:$src1, (memopv4f64 addr:$src2))),
2505             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2506   def : Pat<(v4f64 (X86Unpcklp VR256:$src1, VR256:$src2)),
2507             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2508   def : Pat<(v4i64 (X86Unpcklp VR256:$src1, (memopv4i64 addr:$src2))),
2509             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2510   def : Pat<(v4i64 (X86Unpcklp VR256:$src1, VR256:$src2)),
2511             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2512   def : Pat<(v4f64 (X86Unpckhp VR256:$src1, (memopv4f64 addr:$src2))),
2513             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2514   def : Pat<(v4f64 (X86Unpckhp VR256:$src1, VR256:$src2)),
2515             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2516   def : Pat<(v4i64 (X86Unpckhp VR256:$src1, (memopv4i64 addr:$src2))),
2517             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2518   def : Pat<(v4i64 (X86Unpckhp VR256:$src1, VR256:$src2)),
2519             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2520
2521   // FIXME: Instead of X86Movddup, there should be a X86Unpcklp here, the
2522   // problem is during lowering, where it's not possible to recognize the load
2523   // fold cause it has two uses through a bitcast. One use disappears at isel
2524   // time and the fold opportunity reappears.
2525   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2526             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2527   let AddedComplexity = 10 in
2528   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2529             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2530 }
2531
2532 //===----------------------------------------------------------------------===//
2533 // SSE 1 & 2 - Extract Floating-Point Sign mask
2534 //===----------------------------------------------------------------------===//
2535
2536 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2537 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2538                                 Domain d> {
2539   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2540                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2541                      [(set GR32:$dst, (Int RC:$src))], d>;
2542   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2543                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2544 }
2545
2546 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2547                                      SSEPackedSingle>, TB;
2548 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2549                                      SSEPackedDouble>, TB, OpSize;
2550
2551 def : Pat<(i32 (X86fgetsign FR32:$src)),
2552           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2553                                        sub_ss))>, Requires<[HasSSE1]>;
2554 def : Pat<(i64 (X86fgetsign FR32:$src)),
2555           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2556                                        sub_ss))>, Requires<[HasSSE1]>;
2557 def : Pat<(i32 (X86fgetsign FR64:$src)),
2558           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2559                                        sub_sd))>, Requires<[HasSSE2]>;
2560 def : Pat<(i64 (X86fgetsign FR64:$src)),
2561           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2562                                        sub_sd))>, Requires<[HasSSE2]>;
2563
2564 let Predicates = [HasAVX] in {
2565   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2566                                         "movmskps", SSEPackedSingle>, TB, VEX;
2567   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2568                                         "movmskpd", SSEPackedDouble>, TB,
2569                                         OpSize, VEX;
2570   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2571                                         "movmskps", SSEPackedSingle>, TB, VEX;
2572   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2573                                         "movmskpd", SSEPackedDouble>, TB,
2574                                         OpSize, VEX;
2575
2576   def : Pat<(i32 (X86fgetsign FR32:$src)),
2577             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2578                                           sub_ss))>;
2579   def : Pat<(i64 (X86fgetsign FR32:$src)),
2580             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2581                                           sub_ss))>;
2582   def : Pat<(i32 (X86fgetsign FR64:$src)),
2583             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2584                                           sub_sd))>;
2585   def : Pat<(i64 (X86fgetsign FR64:$src)),
2586             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2587                                           sub_sd))>;
2588
2589   // Assembler Only
2590   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2591              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2592   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2593              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2594              OpSize, VEX;
2595   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2596              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2597   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2598              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2599              OpSize, VEX;
2600 }
2601
2602 //===----------------------------------------------------------------------===//
2603 // SSE 1 & 2 - Logical Instructions
2604 //===----------------------------------------------------------------------===//
2605
2606 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2607 ///
2608 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2609                                        SDNode OpNode> {
2610   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2611               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2612
2613   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2614         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2615
2616   let Constraints = "$src1 = $dst" in {
2617     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2618                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2619
2620     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2621                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2622   }
2623 }
2624
2625 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2626 let mayLoad = 0 in {
2627   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2628   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2629   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2630 }
2631
2632 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2633   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2634
2635 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2636 ///
2637 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2638                                    SDNode OpNode> {
2639   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2640   // are all promoted to v2i64, and the patterns are covered by the int
2641   // version. This is needed in SSE only, because v2i64 isn't supported on
2642   // SSE1, but only on SSE2.
2643   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2644        !strconcat(OpcodeStr, "ps"), f128mem, [],
2645        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2646                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2647
2648   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2649        !strconcat(OpcodeStr, "pd"), f128mem,
2650        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2651                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2652        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2653                                  (memopv2i64 addr:$src2)))], 0>,
2654                                                  TB, OpSize, VEX_4V;
2655   let Constraints = "$src1 = $dst" in {
2656     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2657          !strconcat(OpcodeStr, "ps"), f128mem,
2658          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2659          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2660                                    (memopv2i64 addr:$src2)))]>, TB;
2661
2662     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2663          !strconcat(OpcodeStr, "pd"), f128mem,
2664          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2665                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2666          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2667                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2668   }
2669 }
2670
2671 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2672 ///
2673 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2674                                      SDNode OpNode> {
2675     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2676           !strconcat(OpcodeStr, "ps"), f256mem,
2677           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2678           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2679                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2680
2681     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2682           !strconcat(OpcodeStr, "pd"), f256mem,
2683           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2684                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2685           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2686                                     (memopv4i64 addr:$src2)))], 0>,
2687                                     TB, OpSize, VEX_4V;
2688 }
2689
2690 // AVX 256-bit packed logical ops forms
2691 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2692 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2693 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2694 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2695
2696 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2697 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2698 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2699 let isCommutable = 0 in
2700   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2701
2702 //===----------------------------------------------------------------------===//
2703 // SSE 1 & 2 - Arithmetic Instructions
2704 //===----------------------------------------------------------------------===//
2705
2706 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2707 /// vector forms.
2708 ///
2709 /// In addition, we also have a special variant of the scalar form here to
2710 /// represent the associated intrinsic operation.  This form is unlike the
2711 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2712 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2713 ///
2714 /// These three forms can each be reg+reg or reg+mem.
2715 ///
2716
2717 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2718 /// classes below
2719 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2720                                   bit Is2Addr = 1> {
2721   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2722                             OpNode, FR32, f32mem, Is2Addr>, XS;
2723   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2724                             OpNode, FR64, f64mem, Is2Addr>, XD;
2725 }
2726
2727 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2728                                    bit Is2Addr = 1> {
2729   let mayLoad = 0 in {
2730   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2731               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2732   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2733               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2734   }
2735 }
2736
2737 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2738                                     SDNode OpNode> {
2739   let mayLoad = 0 in {
2740     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2741                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2742     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2743                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2744   }
2745 }
2746
2747 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2748                                       bit Is2Addr = 1> {
2749   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2750      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2751   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2752      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2753 }
2754
2755 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2756                                       bit Is2Addr = 1> {
2757   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2758      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2759                                               SSEPackedSingle, Is2Addr>, TB;
2760
2761   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2762      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2763                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2764 }
2765
2766 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2767   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2768      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2769       SSEPackedSingle, 0>, TB;
2770
2771   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2772      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2773       SSEPackedDouble, 0>, TB, OpSize;
2774 }
2775
2776 // Binary Arithmetic instructions
2777 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2778             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2779 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2780             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2781 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2782             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2783 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2784             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2785
2786 let isCommutable = 0 in {
2787   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2788               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2789   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2790               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2791   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2792               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2793   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2794               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2795   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2796               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2797   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2798               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2799               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2800               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2801   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2802               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2803   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2804               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2805               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2806               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2807 }
2808
2809 let Constraints = "$src1 = $dst" in {
2810   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2811              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2812              basic_sse12_fp_binop_s_int<0x58, "add">;
2813   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2814              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2815              basic_sse12_fp_binop_s_int<0x59, "mul">;
2816
2817   let isCommutable = 0 in {
2818     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2819                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2820                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2821     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2822                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2823                basic_sse12_fp_binop_s_int<0x5E, "div">;
2824     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2825                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2826                basic_sse12_fp_binop_s_int<0x5F, "max">,
2827                basic_sse12_fp_binop_p_int<0x5F, "max">;
2828     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2829                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2830                basic_sse12_fp_binop_s_int<0x5D, "min">,
2831                basic_sse12_fp_binop_p_int<0x5D, "min">;
2832   }
2833 }
2834
2835 /// Unop Arithmetic
2836 /// In addition, we also have a special variant of the scalar form here to
2837 /// represent the associated intrinsic operation.  This form is unlike the
2838 /// plain scalar form, in that it takes an entire vector (instead of a
2839 /// scalar) and leaves the top elements undefined.
2840 ///
2841 /// And, we have a special variant form for a full-vector intrinsic form.
2842
2843 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2844 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2845                           SDNode OpNode, Intrinsic F32Int> {
2846   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2847                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2848                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2849   // For scalar unary operations, fold a load into the operation
2850   // only in OptForSize mode. It eliminates an instruction, but it also
2851   // eliminates a whole-register clobber (the load), so it introduces a
2852   // partial register update condition.
2853   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2854                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2855                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2856             Requires<[HasSSE1, OptForSize]>;
2857   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2858                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2859                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2860   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2861                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2862                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2863 }
2864
2865 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2866 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2867   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2868                 !strconcat(OpcodeStr,
2869                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2870   let mayLoad = 1 in
2871   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2872                 !strconcat(OpcodeStr,
2873                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2874   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2875                 (ins ssmem:$src1, VR128:$src2),
2876                 !strconcat(OpcodeStr,
2877                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2878 }
2879
2880 /// sse1_fp_unop_p - SSE1 unops in packed form.
2881 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2882   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2883               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2884               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2885   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2886                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2887                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
2888 }
2889
2890 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
2891 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2892   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2893               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2894               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
2895   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2896                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2897                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
2898 }
2899
2900 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
2901 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2902                               Intrinsic V4F32Int> {
2903   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2904                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2905                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
2906   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2907                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2908                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
2909 }
2910
2911 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
2912 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2913                                 Intrinsic V4F32Int> {
2914   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2915                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2916                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
2917   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2918                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2919                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
2920 }
2921
2922 /// sse2_fp_unop_s - SSE2 unops in scalar form.
2923 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
2924                           SDNode OpNode, Intrinsic F64Int> {
2925   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
2926                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2927                 [(set FR64:$dst, (OpNode FR64:$src))]>;
2928   // See the comments in sse1_fp_unop_s for why this is OptForSize.
2929   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
2930                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2931                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
2932             Requires<[HasSSE2, OptForSize]>;
2933   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2934                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2935                     [(set VR128:$dst, (F64Int VR128:$src))]>;
2936   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
2937                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
2938                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
2939 }
2940
2941 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
2942 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2943   let neverHasSideEffects = 1 in {
2944   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
2945                !strconcat(OpcodeStr,
2946                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2947   let mayLoad = 1 in
2948   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
2949                !strconcat(OpcodeStr,
2950                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2951   }
2952   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
2953                (ins VR128:$src1, sdmem:$src2),
2954                !strconcat(OpcodeStr,
2955                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2956 }
2957
2958 /// sse2_fp_unop_p - SSE2 unops in vector forms.
2959 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
2960                           SDNode OpNode> {
2961   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2962               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2963               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
2964   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2965                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2966                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
2967 }
2968
2969 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
2970 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2971   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2972               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2973               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
2974   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2975                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2976                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
2977 }
2978
2979 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
2980 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
2981                               Intrinsic V2F64Int> {
2982   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2983                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2984                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
2985   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2986                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2987                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
2988 }
2989
2990 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
2991 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
2992                                 Intrinsic V2F64Int> {
2993   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2994                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2995                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
2996   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2997                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
2998                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
2999 }
3000
3001 let Predicates = [HasAVX] in {
3002   // Square root.
3003   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3004                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3005
3006   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3007                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3008                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3009                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3010                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3011                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3012                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3013                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3014                 VEX;
3015
3016   // Reciprocal approximations. Note that these typically require refinement
3017   // in order to obtain suitable precision.
3018   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3019   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3020                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3021                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3022                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3023
3024   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3025   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3026                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3027                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3028                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3029 }
3030
3031 def : Pat<(f32 (fsqrt FR32:$src)),
3032           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3033 def : Pat<(f32 (fsqrt (load addr:$src))),
3034           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3035           Requires<[HasAVX, OptForSize]>;
3036 def : Pat<(f64 (fsqrt FR64:$src)),
3037           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3038 def : Pat<(f64 (fsqrt (load addr:$src))),
3039           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3040           Requires<[HasAVX, OptForSize]>;
3041
3042 def : Pat<(f32 (X86frsqrt FR32:$src)),
3043           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3044 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3045           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3046           Requires<[HasAVX, OptForSize]>;
3047
3048 def : Pat<(f32 (X86frcp FR32:$src)),
3049           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3050 def : Pat<(f32 (X86frcp (load addr:$src))),
3051           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3052           Requires<[HasAVX, OptForSize]>;
3053
3054 let Predicates = [HasAVX] in {
3055   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3056             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3057                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3058                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3059                 sub_ss)>;
3060   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3061             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3062
3063   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3064             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3065                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3066                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3067                 sub_sd)>;
3068   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3069             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3070
3071   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3072             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3073                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3074                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3075                 sub_ss)>;
3076   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3077             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3078
3079   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3080             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3081                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3082                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3083                 sub_ss)>;
3084   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3085             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3086 }
3087
3088 // Square root.
3089 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3090              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3091              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3092              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3093              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3094              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3095
3096 // Reciprocal approximations. Note that these typically require refinement
3097 // in order to obtain suitable precision.
3098 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3099              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3100              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3101 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3102              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3103              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3104
3105 // There is no f64 version of the reciprocal approximation instructions.
3106
3107 //===----------------------------------------------------------------------===//
3108 // SSE 1 & 2 - Non-temporal stores
3109 //===----------------------------------------------------------------------===//
3110
3111 let AddedComplexity = 400 in { // Prefer non-temporal versions
3112   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3113                        (ins f128mem:$dst, VR128:$src),
3114                        "movntps\t{$src, $dst|$dst, $src}",
3115                        [(alignednontemporalstore (v4f32 VR128:$src),
3116                                                  addr:$dst)]>, VEX;
3117   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3118                        (ins f128mem:$dst, VR128:$src),
3119                        "movntpd\t{$src, $dst|$dst, $src}",
3120                        [(alignednontemporalstore (v2f64 VR128:$src),
3121                                                  addr:$dst)]>, VEX;
3122   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
3123                         (ins f128mem:$dst, VR128:$src),
3124                         "movntdq\t{$src, $dst|$dst, $src}",
3125                         [(alignednontemporalstore (v2f64 VR128:$src),
3126                                                   addr:$dst)]>, VEX;
3127
3128   let ExeDomain = SSEPackedInt in
3129   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3130                            (ins f128mem:$dst, VR128:$src),
3131                            "movntdq\t{$src, $dst|$dst, $src}",
3132                            [(alignednontemporalstore (v4f32 VR128:$src),
3133                                                      addr:$dst)]>, VEX;
3134
3135   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3136             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3137
3138   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3139                        (ins f256mem:$dst, VR256:$src),
3140                        "movntps\t{$src, $dst|$dst, $src}",
3141                        [(alignednontemporalstore (v8f32 VR256:$src),
3142                                                  addr:$dst)]>, VEX;
3143   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3144                        (ins f256mem:$dst, VR256:$src),
3145                        "movntpd\t{$src, $dst|$dst, $src}",
3146                        [(alignednontemporalstore (v4f64 VR256:$src),
3147                                                  addr:$dst)]>, VEX;
3148   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
3149                         (ins f256mem:$dst, VR256:$src),
3150                         "movntdq\t{$src, $dst|$dst, $src}",
3151                         [(alignednontemporalstore (v4f64 VR256:$src),
3152                                                   addr:$dst)]>, VEX;
3153   let ExeDomain = SSEPackedInt in
3154   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3155                       (ins f256mem:$dst, VR256:$src),
3156                       "movntdq\t{$src, $dst|$dst, $src}",
3157                       [(alignednontemporalstore (v8f32 VR256:$src),
3158                                                 addr:$dst)]>, VEX;
3159 }
3160
3161 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3162           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3163 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3164           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3165 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3166           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3167
3168 let AddedComplexity = 400 in { // Prefer non-temporal versions
3169 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3170                     "movntps\t{$src, $dst|$dst, $src}",
3171                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3172 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3173                     "movntpd\t{$src, $dst|$dst, $src}",
3174                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3175
3176 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3177                     "movntdq\t{$src, $dst|$dst, $src}",
3178                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
3179
3180 let ExeDomain = SSEPackedInt in
3181 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3182                     "movntdq\t{$src, $dst|$dst, $src}",
3183                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3184
3185 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3186           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3187
3188 // There is no AVX form for instructions below this point
3189 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3190                  "movnti{l}\t{$src, $dst|$dst, $src}",
3191                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3192                TB, Requires<[HasSSE2]>;
3193 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3194                      "movnti{q}\t{$src, $dst|$dst, $src}",
3195                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3196                   TB, Requires<[HasSSE2]>;
3197 }
3198
3199 //===----------------------------------------------------------------------===//
3200 // SSE 1 & 2 - Prefetch and memory fence
3201 //===----------------------------------------------------------------------===//
3202
3203 // Prefetch intrinsic.
3204 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
3205     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
3206 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
3207     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
3208 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
3209     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
3210 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
3211     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
3212
3213 // Flush cache
3214 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3215                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3216               TB, Requires<[HasSSE2]>;
3217
3218 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3219 // was introduced with SSE2, it's backward compatible.
3220 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3221
3222 // Load, store, and memory fence
3223 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3224                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3225 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3226                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3227 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3228                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3229
3230 def : Pat<(X86SFence), (SFENCE)>;
3231 def : Pat<(X86LFence), (LFENCE)>;
3232 def : Pat<(X86MFence), (MFENCE)>;
3233
3234 //===----------------------------------------------------------------------===//
3235 // SSE 1 & 2 - Load/Store XCSR register
3236 //===----------------------------------------------------------------------===//
3237
3238 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3239                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3240 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3241                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3242
3243 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3244                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3245 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3246                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3247
3248 //===---------------------------------------------------------------------===//
3249 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3250 //===---------------------------------------------------------------------===//
3251
3252 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3253
3254 let neverHasSideEffects = 1 in {
3255 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3256                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3257 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3258                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3259 }
3260 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3261                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3262 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3263                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3264
3265 // For Disassembler
3266 let isCodeGenOnly = 1 in {
3267 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3268                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3269 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3270                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3271 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3272                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3273 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3274                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3275 }
3276
3277 let canFoldAsLoad = 1, mayLoad = 1 in {
3278 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3279                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3280 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3281                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3282 let Predicates = [HasAVX] in {
3283   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3284                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3285   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3286                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3287 }
3288 }
3289
3290 let mayStore = 1 in {
3291 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3292                      (ins i128mem:$dst, VR128:$src),
3293                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3294 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3295                      (ins i256mem:$dst, VR256:$src),
3296                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3297 let Predicates = [HasAVX] in {
3298 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3299                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3300 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3301                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3302 }
3303 }
3304
3305 let neverHasSideEffects = 1 in
3306 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3307                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3308
3309 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3310                    "movdqu\t{$src, $dst|$dst, $src}",
3311                    []>, XS, Requires<[HasSSE2]>;
3312
3313 // For Disassembler
3314 let isCodeGenOnly = 1 in {
3315 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3316                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3317
3318 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3319                        "movdqu\t{$src, $dst|$dst, $src}",
3320                        []>, XS, Requires<[HasSSE2]>;
3321 }
3322
3323 let canFoldAsLoad = 1, mayLoad = 1 in {
3324 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3325                    "movdqa\t{$src, $dst|$dst, $src}",
3326                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3327 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3328                    "movdqu\t{$src, $dst|$dst, $src}",
3329                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3330                  XS, Requires<[HasSSE2]>;
3331 }
3332
3333 let mayStore = 1 in {
3334 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3335                    "movdqa\t{$src, $dst|$dst, $src}",
3336                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3337 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3338                    "movdqu\t{$src, $dst|$dst, $src}",
3339                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3340                  XS, Requires<[HasSSE2]>;
3341 }
3342
3343 // Intrinsic forms of MOVDQU load and store
3344 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3345                        "vmovdqu\t{$src, $dst|$dst, $src}",
3346                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3347                      XS, VEX, Requires<[HasAVX]>;
3348
3349 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3350                        "movdqu\t{$src, $dst|$dst, $src}",
3351                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3352                      XS, Requires<[HasSSE2]>;
3353
3354 } // ExeDomain = SSEPackedInt
3355
3356 let Predicates = [HasAVX] in {
3357   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3358   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3359             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3360 }
3361
3362 //===---------------------------------------------------------------------===//
3363 // SSE2 - Packed Integer Arithmetic Instructions
3364 //===---------------------------------------------------------------------===//
3365
3366 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3367
3368 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3369                             RegisterClass RC, PatFrag memop_frag,
3370                             X86MemOperand x86memop, bit IsCommutable = 0,
3371                             bit Is2Addr = 1> {
3372   let isCommutable = IsCommutable in
3373   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3374        (ins RC:$src1, RC:$src2),
3375        !if(Is2Addr,
3376            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3377            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3378        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3379   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3380        (ins RC:$src1, x86memop:$src2),
3381        !if(Is2Addr,
3382            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3383            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3384        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3385 }
3386
3387 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3388                              string OpcodeStr, Intrinsic IntId,
3389                              Intrinsic IntId2, RegisterClass RC,
3390                              bit Is2Addr = 1> {
3391   // src2 is always 128-bit
3392   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3393        (ins RC:$src1, VR128:$src2),
3394        !if(Is2Addr,
3395            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3396            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3397        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3398   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3399        (ins RC:$src1, i128mem:$src2),
3400        !if(Is2Addr,
3401            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3402            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3403        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3404   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3405        (ins RC:$src1, i32i8imm:$src2),
3406        !if(Is2Addr,
3407            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3408            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3409        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3410 }
3411
3412 /// PDI_binop_rm - Simple SSE2 binary operator.
3413 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3414                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3415                         X86MemOperand x86memop, bit IsCommutable = 0,
3416                         bit Is2Addr = 1> {
3417   let isCommutable = IsCommutable in
3418   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3419        (ins RC:$src1, RC:$src2),
3420        !if(Is2Addr,
3421            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3422            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3423        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
3424   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3425        (ins RC:$src1, x86memop:$src2),
3426        !if(Is2Addr,
3427            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3428            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3429        [(set RC:$dst, (OpVT (OpNode RC:$src1,
3430                                      (bitconvert (memop_frag addr:$src2)))))]>;
3431 }
3432 } // ExeDomain = SSEPackedInt
3433
3434 // 128-bit Integer Arithmetic
3435
3436 let Predicates = [HasAVX] in {
3437 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3438                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3439 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3440                             i128mem, 1, 0>, VEX_4V;
3441 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3442                             i128mem, 1, 0>, VEX_4V;
3443 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3444                             i128mem, 1, 0>, VEX_4V;
3445 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3446                             i128mem, 1, 0>, VEX_4V;
3447 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3448                             i128mem, 0, 0>, VEX_4V;
3449 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3450                             i128mem, 0, 0>, VEX_4V;
3451 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3452                             i128mem, 0, 0>, VEX_4V;
3453 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3454                             i128mem, 0, 0>, VEX_4V;
3455
3456 // Intrinsic forms
3457 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3458                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3459 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3460                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3461 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3462                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3463 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3464                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3465 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3466                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3467 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3468                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3469 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3470                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3471 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3472                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3473 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3474                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3475 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3476                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3477 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3478                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3479 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3480                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3481 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3482                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3483 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3484                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3485 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3486                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3487 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3488                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3489 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3490                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3491 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3492                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3493 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3494                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3495 }
3496
3497 let Predicates = [HasAVX2] in {
3498 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3499                              i256mem, 1, 0>, VEX_4V;
3500 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3501                              i256mem, 1, 0>, VEX_4V;
3502 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3503                              i256mem, 1, 0>, VEX_4V;
3504 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3505                              i256mem, 1, 0>, VEX_4V;
3506 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3507                              i256mem, 1, 0>, VEX_4V;
3508 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3509                              i256mem, 0, 0>, VEX_4V;
3510 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3511                              i256mem, 0, 0>, VEX_4V;
3512 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3513                              i256mem, 0, 0>, VEX_4V;
3514 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3515                              i256mem, 0, 0>, VEX_4V;
3516
3517 // Intrinsic forms
3518 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3519                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3520 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3521                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3522 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3523                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3524 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3525                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3526 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3527                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3528 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3529                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3530 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3531                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3532 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3533                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3534 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3535                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3536 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3537                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3538 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3539                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3540 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3541                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3542 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3543                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3544 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3545                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3546 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3547                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3548 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3549                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3550 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3551                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3552 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3553                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3554 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3555                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3556 }
3557
3558 let Constraints = "$src1 = $dst" in {
3559 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3560                            i128mem, 1>;
3561 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3562                            i128mem, 1>;
3563 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3564                            i128mem, 1>;
3565 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3566                            i128mem, 1>;
3567 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3568                            i128mem, 1>;
3569 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3570                           i128mem>;
3571 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3572                           i128mem>;
3573 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3574                           i128mem>;
3575 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3576                           i128mem>;
3577
3578 // Intrinsic forms
3579 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3580                                 VR128, memopv2i64, i128mem>;
3581 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3582                                 VR128, memopv2i64, i128mem>;
3583 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3584                                 VR128, memopv2i64, i128mem>;
3585 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3586                                 VR128, memopv2i64, i128mem>;
3587 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3588                                 VR128, memopv2i64, i128mem, 1>;
3589 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3590                                 VR128, memopv2i64, i128mem, 1>;
3591 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3592                                 VR128, memopv2i64, i128mem, 1>;
3593 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3594                                 VR128, memopv2i64, i128mem, 1>;
3595 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3596                                 VR128, memopv2i64, i128mem, 1>;
3597 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3598                                 VR128, memopv2i64, i128mem, 1>;
3599 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3600                                 VR128, memopv2i64, i128mem, 1>;
3601 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3602                                 VR128, memopv2i64, i128mem, 1>;
3603 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3604                                 VR128, memopv2i64, i128mem, 1>;
3605 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3606                                 VR128, memopv2i64, i128mem, 1>;
3607 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3608                                 VR128, memopv2i64, i128mem, 1>;
3609 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3610                                 VR128, memopv2i64, i128mem, 1>;
3611 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3612                                 VR128, memopv2i64, i128mem, 1>;
3613 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3614                                 VR128, memopv2i64, i128mem, 1>;
3615 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3616                                 VR128, memopv2i64, i128mem, 1>;
3617
3618 } // Constraints = "$src1 = $dst"
3619
3620 //===---------------------------------------------------------------------===//
3621 // SSE2 - Packed Integer Logical Instructions
3622 //===---------------------------------------------------------------------===//
3623
3624 let Predicates = [HasAVX] in {
3625 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3626                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3627                                 VR128, 0>, VEX_4V;
3628 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3629                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3630                                 VR128, 0>, VEX_4V;
3631 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3632                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3633                                 VR128, 0>, VEX_4V;
3634
3635 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3636                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3637                                 VR128, 0>, VEX_4V;
3638 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3639                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3640                                 VR128, 0>, VEX_4V;
3641 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3642                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3643                                 VR128, 0>, VEX_4V;
3644
3645 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3646                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3647                                 VR128, 0>, VEX_4V;
3648 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3649                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3650                                 VR128, 0>, VEX_4V;
3651
3652 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
3653                           i128mem, 1, 0>, VEX_4V;
3654 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
3655                           i128mem, 1, 0>, VEX_4V;
3656 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
3657                           i128mem, 1, 0>, VEX_4V;
3658
3659 let ExeDomain = SSEPackedInt in {
3660   let neverHasSideEffects = 1 in {
3661     // 128-bit logical shifts.
3662     def VPSLLDQri : PDIi8<0x73, MRM7r,
3663                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3664                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3665                       VEX_4V;
3666     def VPSRLDQri : PDIi8<0x73, MRM3r,
3667                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3668                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3669                       VEX_4V;
3670     // PSRADQri doesn't exist in SSE[1-3].
3671   }
3672   def VPANDNrr : PDI<0xDF, MRMSrcReg,
3673                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3674                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3675                     [(set VR128:$dst,
3676                           (v2i64 (X86andnp VR128:$src1, VR128:$src2)))]>,VEX_4V;
3677
3678   def VPANDNrm : PDI<0xDF, MRMSrcMem,
3679                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3680                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3681                     [(set VR128:$dst, (X86andnp VR128:$src1,
3682                                             (memopv2i64 addr:$src2)))]>, VEX_4V;
3683 }
3684 }
3685
3686 let Predicates = [HasAVX2] in {
3687 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3688                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3689                                  VR256, 0>, VEX_4V;
3690 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3691                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3692                                  VR256, 0>, VEX_4V;
3693 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3694                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3695                                  VR256, 0>, VEX_4V;
3696
3697 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3698                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3699                                  VR256, 0>, VEX_4V;
3700 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3701                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3702                                  VR256, 0>, VEX_4V;
3703 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3704                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3705                                  VR256, 0>, VEX_4V;
3706
3707 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3708                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3709                                  VR256, 0>, VEX_4V;
3710 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3711                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3712                                  VR256, 0>, VEX_4V;
3713
3714 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
3715                            i256mem, 1, 0>, VEX_4V;
3716 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
3717                            i256mem, 1, 0>, VEX_4V;
3718 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
3719                            i256mem, 1, 0>, VEX_4V;
3720
3721 let ExeDomain = SSEPackedInt in {
3722   let neverHasSideEffects = 1 in {
3723     // 128-bit logical shifts.
3724     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3725                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3726                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3727                       VEX_4V;
3728     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3729                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3730                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3731                       VEX_4V;
3732     // PSRADQYri doesn't exist in SSE[1-3].
3733   }
3734   def VPANDNYrr : PDI<0xDF, MRMSrcReg,
3735                      (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
3736                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3737                      [(set VR256:$dst,
3738                           (v4i64 (X86andnp VR256:$src1, VR256:$src2)))]>,VEX_4V;
3739
3740   def VPANDNYrm : PDI<0xDF, MRMSrcMem,
3741                      (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
3742                      "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3743                      [(set VR256:$dst, (X86andnp VR256:$src1,
3744                                             (memopv4i64 addr:$src2)))]>, VEX_4V;
3745 }
3746 }
3747
3748 let Constraints = "$src1 = $dst" in {
3749 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3750                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3751                                VR128>;
3752 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3753                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3754                                VR128>;
3755 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3756                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3757                                VR128>;
3758
3759 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3760                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3761                                VR128>;
3762 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3763                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3764                                VR128>;
3765 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3766                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3767                                VR128>;
3768
3769 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3770                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3771                                VR128>;
3772 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3773                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3774                                VR128>;
3775
3776 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
3777                          i128mem, 1>;
3778 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
3779                          i128mem, 1>;
3780 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
3781                          i128mem, 1>;
3782
3783 let ExeDomain = SSEPackedInt in {
3784   let neverHasSideEffects = 1 in {
3785     // 128-bit logical shifts.
3786     def PSLLDQri : PDIi8<0x73, MRM7r,
3787                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3788                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3789     def PSRLDQri : PDIi8<0x73, MRM3r,
3790                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3791                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3792     // PSRADQri doesn't exist in SSE[1-3].
3793     def PANDNrr : PDI<0xDF, MRMSrcReg,
3794                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3795                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3796
3797     let mayLoad = 1 in
3798     def PANDNrm : PDI<0xDF, MRMSrcMem,
3799                       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
3800                       "pandn\t{$src2, $dst|$dst, $src2}", []>;
3801   }
3802 }
3803 } // Constraints = "$src1 = $dst"
3804
3805 let Predicates = [HasAVX] in {
3806   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3807             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3808   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3809             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3810   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3811             (VPSLLDQri VR128:$src1, imm:$src2)>;
3812   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3813             (VPSRLDQri VR128:$src1, imm:$src2)>;
3814   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3815             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3816
3817   // Shift up / down and insert zero's.
3818   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3819             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3820   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3821             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3822 }
3823
3824 let Predicates = [HasAVX2] in {
3825   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3826             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3827   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3828             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3829   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3830             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3831   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3832             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3833 }
3834
3835 let Predicates = [HasSSE2] in {
3836   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3837             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3838   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3839             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3840   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3841             (PSLLDQri VR128:$src1, imm:$src2)>;
3842   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3843             (PSRLDQri VR128:$src1, imm:$src2)>;
3844   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3845             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3846
3847   // Shift up / down and insert zero's.
3848   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3849             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3850   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3851             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3852 }
3853
3854 //===---------------------------------------------------------------------===//
3855 // SSE2 - Packed Integer Comparison Instructions
3856 //===---------------------------------------------------------------------===//
3857
3858 let Predicates = [HasAVX] in {
3859   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3860                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3861   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3862                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3863   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3864                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3865   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3866                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3867   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3868                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3869   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3870                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3871
3872   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3873             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3874   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3875                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3876             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3877   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3878             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3879   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3880                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3881             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3882   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3883             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3884   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3885                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3886             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3887
3888   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3889             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3890   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3891                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3892             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3893   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3894             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3895   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3896                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3897             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3898   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3899             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3900   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3901                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3902             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3903 }
3904
3905 let Predicates = [HasAVX2] in {
3906   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3907                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3908   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3909                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3910   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3911                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3912   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3913                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3914   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3915                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3916   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3917                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3918
3919   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3920             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3921   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3922                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3923             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3924   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3925             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3926   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3927                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3928             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3929   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3930             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3931   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3932                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3933             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3934
3935   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3936             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3937   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3938                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3939             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3940   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3941             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3942   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3943                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3944             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3945   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3946             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3947   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3948                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3949             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
3950 }
3951
3952 let Constraints = "$src1 = $dst" in {
3953   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
3954                                    VR128, memopv2i64, i128mem, 1>;
3955   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
3956                                    VR128, memopv2i64, i128mem, 1>;
3957   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
3958                                    VR128, memopv2i64, i128mem, 1>;
3959   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
3960                                    VR128, memopv2i64, i128mem>;
3961   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
3962                                    VR128, memopv2i64, i128mem>;
3963   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
3964                                    VR128, memopv2i64, i128mem>;
3965 } // Constraints = "$src1 = $dst"
3966
3967 let Predicates = [HasSSE2] in {
3968   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3969             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
3970   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3971                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3972             (PCMPEQBrm VR128:$src1, addr:$src2)>;
3973   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3974             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
3975   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3976                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3977             (PCMPEQWrm VR128:$src1, addr:$src2)>;
3978   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3979             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
3980   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3981                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3982             (PCMPEQDrm VR128:$src1, addr:$src2)>;
3983
3984   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3985             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
3986   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3987              (bc_v16i8 (memopv2i64 addr:$src2)))),
3988             (PCMPGTBrm VR128:$src1, addr:$src2)>;
3989   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3990             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
3991   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3992                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3993             (PCMPGTWrm VR128:$src1, addr:$src2)>;
3994   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3995             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
3996   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3997                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3998             (PCMPGTDrm VR128:$src1, addr:$src2)>;
3999 }
4000
4001 //===---------------------------------------------------------------------===//
4002 // SSE2 - Packed Integer Pack Instructions
4003 //===---------------------------------------------------------------------===//
4004
4005 let Predicates = [HasAVX] in {
4006 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4007                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4008 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4009                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4010 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4011                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4012 }
4013
4014 let Predicates = [HasAVX2] in {
4015 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4016                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4017 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4018                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4019 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4020                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4021 }
4022
4023 let Constraints = "$src1 = $dst" in {
4024 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4025                                  VR128, memopv2i64, i128mem>;
4026 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4027                                  VR128, memopv2i64, i128mem>;
4028 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4029                                  VR128, memopv2i64, i128mem>;
4030 } // Constraints = "$src1 = $dst"
4031
4032 //===---------------------------------------------------------------------===//
4033 // SSE2 - Packed Integer Shuffle Instructions
4034 //===---------------------------------------------------------------------===//
4035
4036 let ExeDomain = SSEPackedInt in {
4037 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4038                          PatFrag bc_frag> {
4039 def ri : Ii8<0x70, MRMSrcReg,
4040               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4041               !strconcat(OpcodeStr,
4042                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4043               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4044                                                       (undef))))]>;
4045 def mi : Ii8<0x70, MRMSrcMem,
4046               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4047               !strconcat(OpcodeStr,
4048                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4049               [(set VR128:$dst, (vt (pshuf_frag:$src2
4050                                       (bc_frag (memopv2i64 addr:$src1)),
4051                                       (undef))))]>;
4052 }
4053
4054 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4055                            PatFrag bc_frag> {
4056 def Yri : Ii8<0x70, MRMSrcReg,
4057               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4058               !strconcat(OpcodeStr,
4059                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4060               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4061                                                       (undef))))]>;
4062 def Ymi : Ii8<0x70, MRMSrcMem,
4063               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4064               !strconcat(OpcodeStr,
4065                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4066               [(set VR256:$dst, (vt (pshuf_frag:$src2
4067                                       (bc_frag (memopv4i64 addr:$src1)),
4068                                       (undef))))]>;
4069 }
4070 } // ExeDomain = SSEPackedInt
4071
4072 let Predicates = [HasAVX] in {
4073   let AddedComplexity = 5 in
4074   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4075                                VEX;
4076
4077   // SSE2 with ImmT == Imm8 and XS prefix.
4078   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4079                                VEX;
4080
4081   // SSE2 with ImmT == Imm8 and XD prefix.
4082   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4083                                VEX;
4084
4085   let AddedComplexity = 5 in
4086   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4087             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4088   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4089   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4090             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4091
4092   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4093                                    (i8 imm:$imm))),
4094             (VPSHUFDmi addr:$src1, imm:$imm)>;
4095   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4096                                    (i8 imm:$imm))),
4097             (VPSHUFDmi addr:$src1, imm:$imm)>;
4098   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4099             (VPSHUFDri VR128:$src1, imm:$imm)>;
4100   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4101             (VPSHUFDri VR128:$src1, imm:$imm)>;
4102   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4103             (VPSHUFHWri VR128:$src, imm:$imm)>;
4104   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4105                                (i8 imm:$imm))),
4106             (VPSHUFHWmi addr:$src, imm:$imm)>;
4107   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4108             (VPSHUFLWri VR128:$src, imm:$imm)>;
4109   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4110                                (i8 imm:$imm))),
4111             (VPSHUFLWmi addr:$src, imm:$imm)>;
4112 }
4113
4114 let Predicates = [HasAVX2] in {
4115   let AddedComplexity = 5 in
4116   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4117                                  OpSize, VEX;
4118
4119   // SSE2 with ImmT == Imm8 and XS prefix.
4120   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4121                                   VEX;
4122
4123   // SSE2 with ImmT == Imm8 and XD prefix.
4124   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4125                                   VEX;
4126 }
4127
4128 let Predicates = [HasSSE2] in {
4129   let AddedComplexity = 5 in
4130   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4131
4132   // SSE2 with ImmT == Imm8 and XS prefix.
4133   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4134
4135   // SSE2 with ImmT == Imm8 and XD prefix.
4136   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4137
4138   let AddedComplexity = 5 in
4139   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4140             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4141   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4142   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4143             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4144
4145   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4146                                    (i8 imm:$imm))),
4147             (PSHUFDmi addr:$src1, imm:$imm)>;
4148   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4149                                    (i8 imm:$imm))),
4150             (PSHUFDmi addr:$src1, imm:$imm)>;
4151   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4152             (PSHUFDri VR128:$src1, imm:$imm)>;
4153   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4154             (PSHUFDri VR128:$src1, imm:$imm)>;
4155   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4156             (PSHUFHWri VR128:$src, imm:$imm)>;
4157   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4158                                (i8 imm:$imm))),
4159             (PSHUFHWmi addr:$src, imm:$imm)>;
4160   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4161             (PSHUFLWri VR128:$src, imm:$imm)>;
4162   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4163                                (i8 imm:$imm))),
4164             (PSHUFLWmi addr:$src, imm:$imm)>;
4165 }
4166
4167 //===---------------------------------------------------------------------===//
4168 // SSE2 - Packed Integer Unpack Instructions
4169 //===---------------------------------------------------------------------===//
4170
4171 let ExeDomain = SSEPackedInt in {
4172 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4173                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4174   def rr : PDI<opc, MRMSrcReg,
4175       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4176       !if(Is2Addr,
4177           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4178           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4179       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4180   def rm : PDI<opc, MRMSrcMem,
4181       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4182       !if(Is2Addr,
4183           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4184           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4185       [(set VR128:$dst, (OpNode VR128:$src1,
4186                                   (bc_frag (memopv2i64
4187                                                addr:$src2))))]>;
4188 }
4189
4190 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4191                          SDNode OpNode, PatFrag bc_frag> {
4192   def Yrr : PDI<opc, MRMSrcReg,
4193       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4194       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4195       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4196   def Yrm : PDI<opc, MRMSrcMem,
4197       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4198       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4199       [(set VR256:$dst, (OpNode VR256:$src1,
4200                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4201 }
4202
4203 let Predicates = [HasAVX] in {
4204   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpckl,
4205                                  bc_v16i8, 0>, VEX_4V;
4206   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpckl,
4207                                  bc_v8i16, 0>, VEX_4V;
4208   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckl,
4209                                  bc_v4i32, 0>, VEX_4V;
4210   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Punpckl,
4211                                  bc_v2i64, 0>, VEX_4V;
4212
4213   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckh,
4214                                  bc_v16i8, 0>, VEX_4V;
4215   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckh,
4216                                  bc_v8i16, 0>, VEX_4V;
4217   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckh,
4218                                  bc_v4i32, 0>, VEX_4V;
4219   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Punpckh,
4220                                  bc_v2i64, 0>, VEX_4V;
4221 }
4222
4223 let Predicates = [HasAVX2] in {
4224   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Punpckl,
4225                                    bc_v32i8>, VEX_4V;
4226   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Punpckl,
4227                                    bc_v16i16>, VEX_4V;
4228   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Punpckl,
4229                                    bc_v8i32>, VEX_4V;
4230   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Punpckl,
4231                                    bc_v4i64>, VEX_4V;
4232
4233   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Punpckh,
4234                                    bc_v32i8>, VEX_4V;
4235   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Punpckh,
4236                                    bc_v16i16>, VEX_4V;
4237   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Punpckh,
4238                                    bc_v8i32>, VEX_4V;
4239   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Punpckh,
4240                                    bc_v4i64>, VEX_4V;
4241 }
4242
4243 let Constraints = "$src1 = $dst" in {
4244   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpckl,
4245                                 bc_v16i8>;
4246   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpckl,
4247                                 bc_v8i16>;
4248   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckl,
4249                                 bc_v4i32>;
4250   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Punpckl,
4251                                 bc_v2i64>;
4252
4253   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckh,
4254                                 bc_v16i8>;
4255   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckh,
4256                                 bc_v8i16>;
4257   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckh,
4258                                 bc_v4i32>;
4259   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Punpckh,
4260                                 bc_v2i64>;
4261 }
4262 } // ExeDomain = SSEPackedInt
4263
4264 // Splat v2f64 / v2i64
4265 let AddedComplexity = 10 in {
4266   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4267             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4268   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4269             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4270 }
4271
4272 //===---------------------------------------------------------------------===//
4273 // SSE2 - Packed Integer Extract and Insert
4274 //===---------------------------------------------------------------------===//
4275
4276 let ExeDomain = SSEPackedInt in {
4277 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4278   def rri : Ii8<0xC4, MRMSrcReg,
4279        (outs VR128:$dst), (ins VR128:$src1,
4280         GR32:$src2, i32i8imm:$src3),
4281        !if(Is2Addr,
4282            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4283            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4284        [(set VR128:$dst,
4285          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4286   def rmi : Ii8<0xC4, MRMSrcMem,
4287                        (outs VR128:$dst), (ins VR128:$src1,
4288                         i16mem:$src2, i32i8imm:$src3),
4289        !if(Is2Addr,
4290            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4291            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4292        [(set VR128:$dst,
4293          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4294                     imm:$src3))]>;
4295 }
4296
4297 // Extract
4298 let Predicates = [HasAVX] in
4299 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4300                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4301                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4302                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4303                                                 imm:$src2))]>, TB, OpSize, VEX;
4304 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4305                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4306                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4307                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4308                                                 imm:$src2))]>;
4309
4310 // Insert
4311 let Predicates = [HasAVX] in {
4312   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4313   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4314        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4315        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4316        []>, TB, OpSize, VEX_4V;
4317 }
4318
4319 let Constraints = "$src1 = $dst" in
4320   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4321
4322 } // ExeDomain = SSEPackedInt
4323
4324 //===---------------------------------------------------------------------===//
4325 // SSE2 - Packed Mask Creation
4326 //===---------------------------------------------------------------------===//
4327
4328 let ExeDomain = SSEPackedInt in {
4329
4330 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4331            "pmovmskb\t{$src, $dst|$dst, $src}",
4332            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4333 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4334            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4335
4336 let Predicates = [HasAVX2] in {
4337 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4338            "pmovmskb\t{$src, $dst|$dst, $src}",
4339            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4340 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4341            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4342 }
4343
4344 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4345            "pmovmskb\t{$src, $dst|$dst, $src}",
4346            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4347
4348 } // ExeDomain = SSEPackedInt
4349
4350 //===---------------------------------------------------------------------===//
4351 // SSE2 - Conditional Store
4352 //===---------------------------------------------------------------------===//
4353
4354 let ExeDomain = SSEPackedInt in {
4355
4356 let Uses = [EDI] in
4357 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4358            (ins VR128:$src, VR128:$mask),
4359            "maskmovdqu\t{$mask, $src|$src, $mask}",
4360            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4361 let Uses = [RDI] in
4362 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4363            (ins VR128:$src, VR128:$mask),
4364            "maskmovdqu\t{$mask, $src|$src, $mask}",
4365            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4366
4367 let Uses = [EDI] in
4368 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4369            "maskmovdqu\t{$mask, $src|$src, $mask}",
4370            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4371 let Uses = [RDI] in
4372 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4373            "maskmovdqu\t{$mask, $src|$src, $mask}",
4374            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4375
4376 } // ExeDomain = SSEPackedInt
4377
4378 //===---------------------------------------------------------------------===//
4379 // SSE2 - Move Doubleword
4380 //===---------------------------------------------------------------------===//
4381
4382 //===---------------------------------------------------------------------===//
4383 // Move Int Doubleword to Packed Double Int
4384 //
4385 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4386                       "movd\t{$src, $dst|$dst, $src}",
4387                       [(set VR128:$dst,
4388                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4389 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4390                       "movd\t{$src, $dst|$dst, $src}",
4391                       [(set VR128:$dst,
4392                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4393                       VEX;
4394 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4395                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4396                         [(set VR128:$dst,
4397                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4398 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4399                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4400                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4401
4402 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4403                       "movd\t{$src, $dst|$dst, $src}",
4404                       [(set VR128:$dst,
4405                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4406 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4407                       "movd\t{$src, $dst|$dst, $src}",
4408                       [(set VR128:$dst,
4409                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4410 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4411                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4412                         [(set VR128:$dst,
4413                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4414 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4415                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4416                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4417
4418 //===---------------------------------------------------------------------===//
4419 // Move Int Doubleword to Single Scalar
4420 //
4421 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4422                       "movd\t{$src, $dst|$dst, $src}",
4423                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4424
4425 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4426                       "movd\t{$src, $dst|$dst, $src}",
4427                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4428                       VEX;
4429 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4430                       "movd\t{$src, $dst|$dst, $src}",
4431                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4432
4433 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4434                       "movd\t{$src, $dst|$dst, $src}",
4435                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4436
4437 //===---------------------------------------------------------------------===//
4438 // Move Packed Doubleword Int to Packed Double Int
4439 //
4440 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4441                        "movd\t{$src, $dst|$dst, $src}",
4442                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4443                                         (iPTR 0)))]>, VEX;
4444 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4445                        (ins i32mem:$dst, VR128:$src),
4446                        "movd\t{$src, $dst|$dst, $src}",
4447                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4448                                      (iPTR 0))), addr:$dst)]>, VEX;
4449 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4450                        "movd\t{$src, $dst|$dst, $src}",
4451                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4452                                         (iPTR 0)))]>;
4453 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4454                        "movd\t{$src, $dst|$dst, $src}",
4455                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4456                                      (iPTR 0))), addr:$dst)]>;
4457
4458 //===---------------------------------------------------------------------===//
4459 // Move Packed Doubleword Int first element to Doubleword Int
4460 //
4461 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4462                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4463                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4464                                                            (iPTR 0)))]>,
4465                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4466
4467 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4468                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4469                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4470                                                          (iPTR 0)))]>;
4471
4472 //===---------------------------------------------------------------------===//
4473 // Bitcast FR64 <-> GR64
4474 //
4475 let Predicates = [HasAVX] in
4476 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4477                         "vmovq\t{$src, $dst|$dst, $src}",
4478                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4479                         VEX;
4480 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4481                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4482                          [(set GR64:$dst, (bitconvert FR64:$src))]>;
4483 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4484                          "movq\t{$src, $dst|$dst, $src}",
4485                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4486
4487 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4488                        "movq\t{$src, $dst|$dst, $src}",
4489                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4490 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4491                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4492                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4493 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4494                        "movq\t{$src, $dst|$dst, $src}",
4495                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4496
4497 //===---------------------------------------------------------------------===//
4498 // Move Scalar Single to Double Int
4499 //
4500 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4501                       "movd\t{$src, $dst|$dst, $src}",
4502                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4503 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4504                       "movd\t{$src, $dst|$dst, $src}",
4505                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4506 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4507                       "movd\t{$src, $dst|$dst, $src}",
4508                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4509 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4510                       "movd\t{$src, $dst|$dst, $src}",
4511                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4512
4513 //===---------------------------------------------------------------------===//
4514 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4515 //
4516 let AddedComplexity = 15 in {
4517 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4518                        "movd\t{$src, $dst|$dst, $src}",
4519                        [(set VR128:$dst, (v4i32 (X86vzmovl
4520                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4521                                       VEX;
4522 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4523                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4524                        [(set VR128:$dst, (v2i64 (X86vzmovl
4525                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4526                                       VEX, VEX_W;
4527 }
4528 let AddedComplexity = 15 in {
4529 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4530                        "movd\t{$src, $dst|$dst, $src}",
4531                        [(set VR128:$dst, (v4i32 (X86vzmovl
4532                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4533 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4534                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4535                        [(set VR128:$dst, (v2i64 (X86vzmovl
4536                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4537 }
4538
4539 let AddedComplexity = 20 in {
4540 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4541                        "movd\t{$src, $dst|$dst, $src}",
4542                        [(set VR128:$dst,
4543                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4544                                                    (loadi32 addr:$src))))))]>,
4545                                                    VEX;
4546 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4547                        "movd\t{$src, $dst|$dst, $src}",
4548                        [(set VR128:$dst,
4549                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4550                                                    (loadi32 addr:$src))))))]>;
4551 }
4552
4553 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4554   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4555             (MOVZDI2PDIrm addr:$src)>;
4556   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4557             (MOVZDI2PDIrm addr:$src)>;
4558   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4559             (MOVZDI2PDIrm addr:$src)>;
4560 }
4561
4562 let Predicates = [HasAVX] in {
4563   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4564   let AddedComplexity = 20 in {
4565     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4566               (VMOVZDI2PDIrm addr:$src)>;
4567     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4568               (VMOVZDI2PDIrm addr:$src)>;
4569     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4570               (VMOVZDI2PDIrm addr:$src)>;
4571   }
4572   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4573   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4574                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4575             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4576   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4577                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4578             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4579 }
4580
4581 // These are the correct encodings of the instructions so that we know how to
4582 // read correct assembly, even though we continue to emit the wrong ones for
4583 // compatibility with Darwin's buggy assembler.
4584 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4585                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4586 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4587                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4588 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4589                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4590 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4591                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4592 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4593                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4594 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4595                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4596
4597 //===---------------------------------------------------------------------===//
4598 // SSE2 - Move Quadword
4599 //===---------------------------------------------------------------------===//
4600
4601 //===---------------------------------------------------------------------===//
4602 // Move Quadword Int to Packed Quadword Int
4603 //
4604 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4605                     "vmovq\t{$src, $dst|$dst, $src}",
4606                     [(set VR128:$dst,
4607                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4608                     VEX, Requires<[HasAVX]>;
4609 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4610                     "movq\t{$src, $dst|$dst, $src}",
4611                     [(set VR128:$dst,
4612                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4613                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4614
4615 //===---------------------------------------------------------------------===//
4616 // Move Packed Quadword Int to Quadword Int
4617 //
4618 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4619                       "movq\t{$src, $dst|$dst, $src}",
4620                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4621                                     (iPTR 0))), addr:$dst)]>, VEX;
4622 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4623                       "movq\t{$src, $dst|$dst, $src}",
4624                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4625                                     (iPTR 0))), addr:$dst)]>;
4626
4627 //===---------------------------------------------------------------------===//
4628 // Store / copy lower 64-bits of a XMM register.
4629 //
4630 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4631                      "movq\t{$src, $dst|$dst, $src}",
4632                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4633 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4634                      "movq\t{$src, $dst|$dst, $src}",
4635                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4636
4637 let AddedComplexity = 20 in
4638 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4639                      "vmovq\t{$src, $dst|$dst, $src}",
4640                      [(set VR128:$dst,
4641                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4642                                                  (loadi64 addr:$src))))))]>,
4643                      XS, VEX, Requires<[HasAVX]>;
4644
4645 let AddedComplexity = 20 in
4646 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4647                      "movq\t{$src, $dst|$dst, $src}",
4648                      [(set VR128:$dst,
4649                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4650                                                  (loadi64 addr:$src))))))]>,
4651                      XS, Requires<[HasSSE2]>;
4652
4653 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4654   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4655             (MOVZQI2PQIrm addr:$src)>;
4656   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4657             (MOVZQI2PQIrm addr:$src)>;
4658   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4659 }
4660
4661 let Predicates = [HasAVX], AddedComplexity = 20 in {
4662   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4663             (VMOVZQI2PQIrm addr:$src)>;
4664   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4665             (VMOVZQI2PQIrm addr:$src)>;
4666   def : Pat<(v2i64 (X86vzload addr:$src)),
4667             (VMOVZQI2PQIrm addr:$src)>;
4668 }
4669
4670 //===---------------------------------------------------------------------===//
4671 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4672 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4673 //
4674 let AddedComplexity = 15 in
4675 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4676                         "vmovq\t{$src, $dst|$dst, $src}",
4677                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4678                       XS, VEX, Requires<[HasAVX]>;
4679 let AddedComplexity = 15 in
4680 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4681                         "movq\t{$src, $dst|$dst, $src}",
4682                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4683                       XS, Requires<[HasSSE2]>;
4684
4685 let AddedComplexity = 20 in
4686 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4687                         "vmovq\t{$src, $dst|$dst, $src}",
4688                     [(set VR128:$dst, (v2i64 (X86vzmovl
4689                                              (loadv2i64 addr:$src))))]>,
4690                       XS, VEX, Requires<[HasAVX]>;
4691 let AddedComplexity = 20 in {
4692 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4693                         "movq\t{$src, $dst|$dst, $src}",
4694                     [(set VR128:$dst, (v2i64 (X86vzmovl
4695                                              (loadv2i64 addr:$src))))]>,
4696                       XS, Requires<[HasSSE2]>;
4697 }
4698
4699 let AddedComplexity = 20 in {
4700   let Predicates = [HasSSE2] in {
4701     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4702               (MOVZPQILo2PQIrm addr:$src)>;
4703     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4704               (MOVZPQILo2PQIrr VR128:$src)>;
4705   }
4706   let Predicates = [HasAVX] in {
4707     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4708               (VMOVZPQILo2PQIrm addr:$src)>;
4709     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4710               (VMOVZPQILo2PQIrr VR128:$src)>;
4711   }
4712 }
4713
4714 // Instructions to match in the assembler
4715 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4716                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4717 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4718                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4719 // Recognize "movd" with GR64 destination, but encode as a "movq"
4720 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4721                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4722
4723 // Instructions for the disassembler
4724 // xr = XMM register
4725 // xm = mem64
4726
4727 let Predicates = [HasAVX] in
4728 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4729                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4730 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4731                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4732
4733 //===---------------------------------------------------------------------===//
4734 // SSE3 - Conversion Instructions
4735 //===---------------------------------------------------------------------===//
4736
4737 // Convert Packed Double FP to Packed DW Integers
4738 let Predicates = [HasAVX] in {
4739 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4740 // register, but the same isn't true when using memory operands instead.
4741 // Provide other assembly rr and rm forms to address this explicitly.
4742 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4743                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4744 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4745                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4746
4747 // XMM only
4748 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4749                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4750 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4751                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4752
4753 // YMM only
4754 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4755                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4756 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4757                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4758 }
4759
4760 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4761                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4762 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4763                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4764
4765 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4766           (VCVTPD2DQYrr VR256:$src)>;
4767 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4768           (VCVTPD2DQYrm addr:$src)>;
4769
4770 // Convert Packed DW Integers to Packed Double FP
4771 let Predicates = [HasAVX] in {
4772 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4773                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4774 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4775                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4776 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4777                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4778 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4779                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4780 }
4781
4782 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4783                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4784 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4785                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4786
4787 // AVX 256-bit register conversion intrinsics
4788 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4789            (VCVTDQ2PDYrr VR128:$src)>;
4790 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
4791            (VCVTDQ2PDYrm addr:$src)>;
4792
4793 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4794           (VCVTPD2DQYrr VR256:$src)>;
4795 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4796           (VCVTPD2DQYrm addr:$src)>;
4797
4798 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4799           (VCVTDQ2PDYrr VR128:$src)>;
4800 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
4801           (VCVTDQ2PDYrm addr:$src)>;
4802
4803 //===---------------------------------------------------------------------===//
4804 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4805 //===---------------------------------------------------------------------===//
4806 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4807                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4808                               X86MemOperand x86memop> {
4809 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4810                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4811                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4812 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4813                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4814                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4815 }
4816
4817 let Predicates = [HasAVX] in {
4818   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4819                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4820   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4821                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4822   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4823                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4824   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4825                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4826 }
4827 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4828                                    memopv4f32, f128mem>;
4829 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4830                                    memopv4f32, f128mem>;
4831
4832 let Predicates = [HasSSE3] in {
4833   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4834             (MOVSHDUPrr VR128:$src)>;
4835   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4836             (MOVSHDUPrm addr:$src)>;
4837   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4838             (MOVSLDUPrr VR128:$src)>;
4839   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4840             (MOVSLDUPrm addr:$src)>;
4841 }
4842
4843 let Predicates = [HasAVX] in {
4844   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4845             (VMOVSHDUPrr VR128:$src)>;
4846   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4847             (VMOVSHDUPrm addr:$src)>;
4848   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4849             (VMOVSLDUPrr VR128:$src)>;
4850   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4851             (VMOVSLDUPrm addr:$src)>;
4852   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4853             (VMOVSHDUPYrr VR256:$src)>;
4854   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4855             (VMOVSHDUPYrm addr:$src)>;
4856   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4857             (VMOVSLDUPYrr VR256:$src)>;
4858   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4859             (VMOVSLDUPYrm addr:$src)>;
4860 }
4861
4862 //===---------------------------------------------------------------------===//
4863 // SSE3 - Replicate Double FP - MOVDDUP
4864 //===---------------------------------------------------------------------===//
4865
4866 multiclass sse3_replicate_dfp<string OpcodeStr> {
4867 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4868                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4869                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4870 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4871                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4872                     [(set VR128:$dst,
4873                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4874                                       (undef))))]>;
4875 }
4876
4877 // FIXME: Merge with above classe when there're patterns for the ymm version
4878 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4879 let Predicates = [HasAVX] in {
4880   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4881                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4882                       []>;
4883   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4884                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4885                       []>;
4886   }
4887 }
4888
4889 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4890 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4891 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4892
4893 let Predicates = [HasSSE3] in {
4894   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4895                    (undef)),
4896             (MOVDDUPrm addr:$src)>;
4897   let AddedComplexity = 5 in {
4898   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4899   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4900             (MOVDDUPrm addr:$src)>;
4901   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4902   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4903             (MOVDDUPrm addr:$src)>;
4904   }
4905   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4906             (MOVDDUPrm addr:$src)>;
4907   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4908             (MOVDDUPrm addr:$src)>;
4909   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4910             (MOVDDUPrm addr:$src)>;
4911   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4912             (MOVDDUPrm addr:$src)>;
4913   def : Pat<(X86Movddup (bc_v2f64
4914                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4915             (MOVDDUPrm addr:$src)>;
4916 }
4917
4918 let Predicates = [HasAVX] in {
4919   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4920                    (undef)),
4921             (VMOVDDUPrm addr:$src)>;
4922   let AddedComplexity = 5 in {
4923   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4924   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4925             (VMOVDDUPrm addr:$src)>;
4926   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4927   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4928             (VMOVDDUPrm addr:$src)>;
4929   }
4930   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4931             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4932   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4933             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4934   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4935             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4936   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4937             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4938   def : Pat<(X86Movddup (bc_v2f64
4939                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4940             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4941
4942   // 256-bit version
4943   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4944             (VMOVDDUPYrm addr:$src)>;
4945   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4946             (VMOVDDUPYrm addr:$src)>;
4947   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4948             (VMOVDDUPYrm addr:$src)>;
4949   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4950             (VMOVDDUPYrm addr:$src)>;
4951   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4952             (VMOVDDUPYrr VR256:$src)>;
4953   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4954             (VMOVDDUPYrr VR256:$src)>;
4955 }
4956
4957 //===---------------------------------------------------------------------===//
4958 // SSE3 - Move Unaligned Integer
4959 //===---------------------------------------------------------------------===//
4960
4961 let Predicates = [HasAVX] in {
4962   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4963                    "vlddqu\t{$src, $dst|$dst, $src}",
4964                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4965   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4966                    "vlddqu\t{$src, $dst|$dst, $src}",
4967                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4968 }
4969 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4970                    "lddqu\t{$src, $dst|$dst, $src}",
4971                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4972
4973 //===---------------------------------------------------------------------===//
4974 // SSE3 - Arithmetic
4975 //===---------------------------------------------------------------------===//
4976
4977 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4978                        X86MemOperand x86memop, bit Is2Addr = 1> {
4979   def rr : I<0xD0, MRMSrcReg,
4980        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4981        !if(Is2Addr,
4982            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4983            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4984        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4985   def rm : I<0xD0, MRMSrcMem,
4986        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4987        !if(Is2Addr,
4988            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4989            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4990        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4991 }
4992
4993 let Predicates = [HasAVX] in {
4994   let ExeDomain = SSEPackedSingle in {
4995     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4996                                  f128mem, 0>, TB, XD, VEX_4V;
4997     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4998                                  f256mem, 0>, TB, XD, VEX_4V;
4999   }
5000   let ExeDomain = SSEPackedDouble in {
5001     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5002                                  f128mem, 0>, TB, OpSize, VEX_4V;
5003     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5004                                  f256mem, 0>, TB, OpSize, VEX_4V;
5005   }
5006 }
5007 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5008   let ExeDomain = SSEPackedSingle in
5009   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5010                               f128mem>, TB, XD;
5011   let ExeDomain = SSEPackedDouble in
5012   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5013                               f128mem>, TB, OpSize;
5014 }
5015
5016 //===---------------------------------------------------------------------===//
5017 // SSE3 Instructions
5018 //===---------------------------------------------------------------------===//
5019
5020 // Horizontal ops
5021 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5022                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5023   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5024        !if(Is2Addr,
5025          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5026          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5027       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5028
5029   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5030        !if(Is2Addr,
5031          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5032          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5033       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5034 }
5035 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5036                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5037   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5038        !if(Is2Addr,
5039          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5040          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5041       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5042
5043   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5044        !if(Is2Addr,
5045          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5046          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5047       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5048 }
5049
5050 let Predicates = [HasAVX] in {
5051   let ExeDomain = SSEPackedSingle in {
5052     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5053                             X86fhadd, 0>, VEX_4V;
5054     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5055                             X86fhsub, 0>, VEX_4V;
5056     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5057                             X86fhadd, 0>, VEX_4V;
5058     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5059                             X86fhsub, 0>, VEX_4V;
5060   }
5061   let ExeDomain = SSEPackedDouble in {
5062     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5063                             X86fhadd, 0>, VEX_4V;
5064     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5065                             X86fhsub, 0>, VEX_4V;
5066     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5067                             X86fhadd, 0>, VEX_4V;
5068     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5069                             X86fhsub, 0>, VEX_4V;
5070   }
5071 }
5072
5073 let Constraints = "$src1 = $dst" in {
5074   let ExeDomain = SSEPackedSingle in {
5075     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5076     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5077   }
5078   let ExeDomain = SSEPackedDouble in {
5079     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5080     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5081   }
5082 }
5083
5084 //===---------------------------------------------------------------------===//
5085 // SSSE3 - Packed Absolute Instructions
5086 //===---------------------------------------------------------------------===//
5087
5088
5089 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5090 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5091                             PatFrag mem_frag128, Intrinsic IntId128> {
5092   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5093                     (ins VR128:$src),
5094                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5095                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5096                     OpSize;
5097
5098   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5099                     (ins i128mem:$src),
5100                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5101                     [(set VR128:$dst,
5102                       (IntId128
5103                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
5104 }
5105
5106 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5107 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5108                               PatFrag mem_frag256, Intrinsic IntId256> {
5109   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5110                     (ins VR256:$src),
5111                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5112                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5113                     OpSize;
5114
5115   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5116                     (ins i256mem:$src),
5117                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5118                     [(set VR256:$dst,
5119                       (IntId256
5120                        (bitconvert (mem_frag256 addr:$src))))]>, OpSize;
5121 }
5122
5123 let Predicates = [HasAVX] in {
5124   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
5125                                   int_x86_ssse3_pabs_b_128>, VEX;
5126   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
5127                                   int_x86_ssse3_pabs_w_128>, VEX;
5128   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
5129                                   int_x86_ssse3_pabs_d_128>, VEX;
5130 }
5131
5132 let Predicates = [HasAVX2] in {
5133   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb", memopv32i8,
5134                                     int_x86_avx2_pabs_b>, VEX;
5135   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw", memopv16i16,
5136                                     int_x86_avx2_pabs_w>, VEX;
5137   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd", memopv8i32,
5138                                     int_x86_avx2_pabs_d>, VEX;
5139 }
5140
5141 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
5142                               int_x86_ssse3_pabs_b_128>;
5143 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
5144                               int_x86_ssse3_pabs_w_128>;
5145 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
5146                               int_x86_ssse3_pabs_d_128>;
5147
5148 //===---------------------------------------------------------------------===//
5149 // SSSE3 - Packed Binary Operator Instructions
5150 //===---------------------------------------------------------------------===//
5151
5152 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5153 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5154                              PatFrag mem_frag128, Intrinsic IntId128,
5155                              bit Is2Addr = 1> {
5156   let isCommutable = 1 in
5157   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5158        (ins VR128:$src1, VR128:$src2),
5159        !if(Is2Addr,
5160          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5161          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5162        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5163        OpSize;
5164   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5165        (ins VR128:$src1, i128mem:$src2),
5166        !if(Is2Addr,
5167          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5168          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5169        [(set VR128:$dst,
5170          (IntId128 VR128:$src1,
5171           (bitconvert (mem_frag128 addr:$src2))))]>, OpSize;
5172 }
5173
5174 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5175                                PatFrag mem_frag256, Intrinsic IntId256> {
5176   let isCommutable = 1 in
5177   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5178        (ins VR256:$src1, VR256:$src2),
5179        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5180        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5181        OpSize;
5182   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5183        (ins VR256:$src1, i256mem:$src2),
5184        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5185        [(set VR256:$dst,
5186          (IntId256 VR256:$src1,
5187           (bitconvert (mem_frag256 addr:$src2))))]>, OpSize;
5188 }
5189
5190 let ImmT = NoImm, Predicates = [HasAVX] in {
5191 let isCommutable = 0 in {
5192   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
5193                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5194   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
5195                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5196   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
5197                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5198   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
5199                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5200   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
5201                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5202   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
5203                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5204   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
5205                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5206   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
5207                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5208   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
5209                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5210   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
5211                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5212   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
5213                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5214 }
5215 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
5216                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5217 }
5218
5219 let ImmT = NoImm, Predicates = [HasAVX2] in {
5220 let isCommutable = 0 in {
5221   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw", memopv16i16,
5222                                         int_x86_avx2_phadd_w>, VEX_4V;
5223   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd", memopv8i32,
5224                                         int_x86_avx2_phadd_d>, VEX_4V;
5225   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw", memopv16i16,
5226                                         int_x86_avx2_phadd_sw>, VEX_4V;
5227   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw", memopv16i16,
5228                                         int_x86_avx2_phsub_w>, VEX_4V;
5229   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd", memopv8i32,
5230                                         int_x86_avx2_phsub_d>, VEX_4V;
5231   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw", memopv16i16,
5232                                         int_x86_avx2_phsub_sw>, VEX_4V;
5233   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw", memopv32i8,
5234                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5235   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb", memopv32i8,
5236                                         int_x86_avx2_pshuf_b>, VEX_4V;
5237   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb", memopv32i8,
5238                                         int_x86_avx2_psign_b>, VEX_4V;
5239   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw", memopv16i16,
5240                                         int_x86_avx2_psign_w>, VEX_4V;
5241   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd", memopv8i32,
5242                                         int_x86_avx2_psign_d>, VEX_4V;
5243 }
5244 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw", memopv16i16,
5245                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5246 }
5247
5248 // None of these have i8 immediate fields.
5249 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5250 let isCommutable = 0 in {
5251   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
5252                                      int_x86_ssse3_phadd_w_128>;
5253   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
5254                                      int_x86_ssse3_phadd_d_128>;
5255   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
5256                                      int_x86_ssse3_phadd_sw_128>;
5257   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
5258                                      int_x86_ssse3_phsub_w_128>;
5259   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
5260                                      int_x86_ssse3_phsub_d_128>;
5261   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
5262                                      int_x86_ssse3_phsub_sw_128>;
5263   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
5264                                      int_x86_ssse3_pmadd_ub_sw_128>;
5265   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
5266                                      int_x86_ssse3_pshuf_b_128>;
5267   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
5268                                      int_x86_ssse3_psign_b_128>;
5269   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
5270                                      int_x86_ssse3_psign_w_128>;
5271   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
5272                                        int_x86_ssse3_psign_d_128>;
5273 }
5274 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
5275                                      int_x86_ssse3_pmul_hr_sw_128>;
5276 }
5277
5278 let Predicates = [HasSSSE3] in {
5279   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5280             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5281   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5282             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5283
5284   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5285             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5286   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5287             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5288   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5289             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5290
5291   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5292             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5293   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5294             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5295   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5296             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5297   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5298             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5299 }
5300
5301 let Predicates = [HasAVX] in {
5302   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5303             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5304   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5305             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5306
5307   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5308             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5309   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5310             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5311   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5312             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5313
5314   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5315             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5316   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5317             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5318   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5319             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5320   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5321             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5322 }
5323
5324 let Predicates = [HasAVX2] in {
5325   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5326             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5327   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5328             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5329   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5330             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5331
5332   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5333             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5334   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5335             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5336   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5337             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5338   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5339             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5340 }
5341
5342 //===---------------------------------------------------------------------===//
5343 // SSSE3 - Packed Align Instruction Patterns
5344 //===---------------------------------------------------------------------===//
5345
5346 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5347   let neverHasSideEffects = 1 in {
5348   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5349       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5350       !if(Is2Addr,
5351         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5352         !strconcat(asm,
5353                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5354       []>, OpSize;
5355   let mayLoad = 1 in
5356   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5357       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5358       !if(Is2Addr,
5359         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5360         !strconcat(asm,
5361                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5362       []>, OpSize;
5363   }
5364 }
5365
5366 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5367   let neverHasSideEffects = 1 in {
5368   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5369       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5370       !strconcat(asm,
5371                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5372       []>, OpSize;
5373   let mayLoad = 1 in
5374   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5375       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5376       !strconcat(asm,
5377                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5378       []>, OpSize;
5379   }
5380 }
5381
5382 let Predicates = [HasAVX] in
5383   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5384 let Predicates = [HasAVX2] in
5385   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5386 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5387   defm PALIGN : ssse3_palign<"palignr">;
5388
5389 let Predicates = [HasSSSE3] in {
5390 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5391           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5392 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5393           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5394 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5395           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5396 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5397           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5398 }
5399
5400 let Predicates = [HasAVX] in {
5401 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5402           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5403 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5404           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5405 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5406           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5407 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5408           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5409 }
5410
5411 //===---------------------------------------------------------------------===//
5412 // SSSE3 - Thread synchronization
5413 //===---------------------------------------------------------------------===//
5414
5415 let usesCustomInserter = 1 in {
5416 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5417                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
5418 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5419                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
5420 }
5421
5422 let Uses = [EAX, ECX, EDX] in
5423 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5424                  Requires<[HasSSE3]>;
5425 let Uses = [ECX, EAX] in
5426 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5427                 Requires<[HasSSE3]>;
5428
5429 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5430 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5431
5432 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5433       Requires<[In32BitMode]>;
5434 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5435       Requires<[In64BitMode]>;
5436
5437 //===----------------------------------------------------------------------===//
5438 // SSE4.1 - Packed Move with Sign/Zero Extend
5439 //===----------------------------------------------------------------------===//
5440
5441 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5442   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5443                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5444                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5445
5446   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5447                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5448        [(set VR128:$dst,
5449          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5450        OpSize;
5451 }
5452
5453 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5454                                  Intrinsic IntId> {
5455   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5456                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5457                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5458
5459   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5460                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5461                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5462 }
5463
5464 let Predicates = [HasAVX] in {
5465 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5466                                      VEX;
5467 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5468                                      VEX;
5469 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5470                                      VEX;
5471 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5472                                      VEX;
5473 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5474                                      VEX;
5475 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5476                                      VEX;
5477 }
5478
5479 let Predicates = [HasAVX2] in {
5480 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5481                                         int_x86_avx2_pmovsxbw>, VEX;
5482 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5483                                         int_x86_avx2_pmovsxwd>, VEX;
5484 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5485                                         int_x86_avx2_pmovsxdq>, VEX;
5486 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5487                                         int_x86_avx2_pmovzxbw>, VEX;
5488 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5489                                         int_x86_avx2_pmovzxwd>, VEX;
5490 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5491                                         int_x86_avx2_pmovzxdq>, VEX;
5492 }
5493
5494 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5495 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5496 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5497 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5498 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5499 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5500
5501 let Predicates = [HasSSE41] in {
5502   // Common patterns involving scalar load.
5503   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5504             (PMOVSXBWrm addr:$src)>;
5505   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5506             (PMOVSXBWrm addr:$src)>;
5507
5508   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5509             (PMOVSXWDrm addr:$src)>;
5510   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5511             (PMOVSXWDrm addr:$src)>;
5512
5513   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5514             (PMOVSXDQrm addr:$src)>;
5515   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5516             (PMOVSXDQrm addr:$src)>;
5517
5518   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5519             (PMOVZXBWrm addr:$src)>;
5520   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5521             (PMOVZXBWrm addr:$src)>;
5522
5523   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5524             (PMOVZXWDrm addr:$src)>;
5525   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5526             (PMOVZXWDrm addr:$src)>;
5527
5528   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5529             (PMOVZXDQrm addr:$src)>;
5530   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5531             (PMOVZXDQrm addr:$src)>;
5532 }
5533
5534 let Predicates = [HasAVX] in {
5535   // Common patterns involving scalar load.
5536   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5537             (VPMOVSXBWrm addr:$src)>;
5538   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5539             (VPMOVSXBWrm addr:$src)>;
5540
5541   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5542             (VPMOVSXWDrm addr:$src)>;
5543   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5544             (VPMOVSXWDrm addr:$src)>;
5545
5546   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5547             (VPMOVSXDQrm addr:$src)>;
5548   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5549             (VPMOVSXDQrm addr:$src)>;
5550
5551   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5552             (VPMOVZXBWrm addr:$src)>;
5553   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5554             (VPMOVZXBWrm addr:$src)>;
5555
5556   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5557             (VPMOVZXWDrm addr:$src)>;
5558   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5559             (VPMOVZXWDrm addr:$src)>;
5560
5561   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5562             (VPMOVZXDQrm addr:$src)>;
5563   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5564             (VPMOVZXDQrm addr:$src)>;
5565 }
5566
5567
5568 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5569   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5570                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5571                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5572
5573   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5574                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5575        [(set VR128:$dst,
5576          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5577           OpSize;
5578 }
5579
5580 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5581                                  Intrinsic IntId> {
5582   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5583                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5584                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5585
5586   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5587                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5588        [(set VR256:$dst,
5589          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5590           OpSize;
5591 }
5592
5593 let Predicates = [HasAVX] in {
5594 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5595                                      VEX;
5596 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5597                                      VEX;
5598 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5599                                      VEX;
5600 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5601                                      VEX;
5602 }
5603
5604 let Predicates = [HasAVX2] in {
5605 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5606                                        int_x86_avx2_pmovsxbd>, VEX;
5607 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5608                                        int_x86_avx2_pmovsxwq>, VEX;
5609 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5610                                        int_x86_avx2_pmovzxbd>, VEX;
5611 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5612                                        int_x86_avx2_pmovzxwq>, VEX;
5613 }
5614
5615 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5616 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5617 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5618 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5619
5620 let Predicates = [HasSSE41] in {
5621   // Common patterns involving scalar load
5622   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5623             (PMOVSXBDrm addr:$src)>;
5624   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5625             (PMOVSXWQrm addr:$src)>;
5626
5627   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5628             (PMOVZXBDrm addr:$src)>;
5629   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5630             (PMOVZXWQrm addr:$src)>;
5631 }
5632
5633 let Predicates = [HasAVX] in {
5634   // Common patterns involving scalar load
5635   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5636             (VPMOVSXBDrm addr:$src)>;
5637   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5638             (VPMOVSXWQrm addr:$src)>;
5639
5640   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5641             (VPMOVZXBDrm addr:$src)>;
5642   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5643             (VPMOVZXWQrm addr:$src)>;
5644 }
5645
5646 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5647   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5648                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5649                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5650
5651   // Expecting a i16 load any extended to i32 value.
5652   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5653                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5654                  [(set VR128:$dst, (IntId (bitconvert
5655                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5656                  OpSize;
5657 }
5658
5659 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5660                                  Intrinsic IntId> {
5661   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5662                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5663                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5664
5665   // Expecting a i16 load any extended to i32 value.
5666   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5667                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5668                   [(set VR256:$dst, (IntId (bitconvert
5669                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5670                   OpSize;
5671 }
5672
5673 let Predicates = [HasAVX] in {
5674 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5675                                      VEX;
5676 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5677                                      VEX;
5678 }
5679 let Predicates = [HasAVX2] in {
5680 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5681                                        int_x86_avx2_pmovsxbq>, VEX;
5682 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5683                                        int_x86_avx2_pmovzxbq>, VEX;
5684 }
5685 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5686 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5687
5688 let Predicates = [HasSSE41] in {
5689   // Common patterns involving scalar load
5690   def : Pat<(int_x86_sse41_pmovsxbq
5691               (bitconvert (v4i32 (X86vzmovl
5692                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5693             (PMOVSXBQrm addr:$src)>;
5694
5695   def : Pat<(int_x86_sse41_pmovzxbq
5696               (bitconvert (v4i32 (X86vzmovl
5697                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5698             (PMOVZXBQrm addr:$src)>;
5699 }
5700
5701 let Predicates = [HasAVX] in {
5702   // Common patterns involving scalar load
5703   def : Pat<(int_x86_sse41_pmovsxbq
5704               (bitconvert (v4i32 (X86vzmovl
5705                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5706             (VPMOVSXBQrm addr:$src)>;
5707
5708   def : Pat<(int_x86_sse41_pmovzxbq
5709               (bitconvert (v4i32 (X86vzmovl
5710                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5711             (VPMOVZXBQrm addr:$src)>;
5712 }
5713
5714 //===----------------------------------------------------------------------===//
5715 // SSE4.1 - Extract Instructions
5716 //===----------------------------------------------------------------------===//
5717
5718 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5719 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5720   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5721                  (ins VR128:$src1, i32i8imm:$src2),
5722                  !strconcat(OpcodeStr,
5723                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5724                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5725                  OpSize;
5726   let neverHasSideEffects = 1, mayStore = 1 in
5727   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5728                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5729                  !strconcat(OpcodeStr,
5730                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5731                  []>, OpSize;
5732 // FIXME:
5733 // There's an AssertZext in the way of writing the store pattern
5734 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5735 }
5736
5737 let Predicates = [HasAVX] in {
5738   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5739   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5740          (ins VR128:$src1, i32i8imm:$src2),
5741          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5742 }
5743
5744 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5745
5746
5747 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5748 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5749   let neverHasSideEffects = 1, mayStore = 1 in
5750   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5751                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5752                  !strconcat(OpcodeStr,
5753                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5754                  []>, OpSize;
5755 // FIXME:
5756 // There's an AssertZext in the way of writing the store pattern
5757 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5758 }
5759
5760 let Predicates = [HasAVX] in
5761   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5762
5763 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5764
5765
5766 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5767 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5768   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5769                  (ins VR128:$src1, i32i8imm:$src2),
5770                  !strconcat(OpcodeStr,
5771                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5772                  [(set GR32:$dst,
5773                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5774   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5775                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5776                  !strconcat(OpcodeStr,
5777                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5778                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5779                           addr:$dst)]>, OpSize;
5780 }
5781
5782 let Predicates = [HasAVX] in
5783   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5784
5785 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5786
5787 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5788 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5789   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5790                  (ins VR128:$src1, i32i8imm:$src2),
5791                  !strconcat(OpcodeStr,
5792                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5793                  [(set GR64:$dst,
5794                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5795   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5796                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5797                  !strconcat(OpcodeStr,
5798                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5799                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5800                           addr:$dst)]>, OpSize, REX_W;
5801 }
5802
5803 let Predicates = [HasAVX] in
5804   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5805
5806 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5807
5808 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5809 /// destination
5810 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5811   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5812                  (ins VR128:$src1, i32i8imm:$src2),
5813                  !strconcat(OpcodeStr,
5814                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5815                  [(set GR32:$dst,
5816                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5817            OpSize;
5818   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5819                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5820                  !strconcat(OpcodeStr,
5821                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5822                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5823                           addr:$dst)]>, OpSize;
5824 }
5825
5826 let ExeDomain = SSEPackedSingle in {
5827   let Predicates = [HasAVX] in {
5828     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5829     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5830                     (ins VR128:$src1, i32i8imm:$src2),
5831                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5832                     []>, OpSize, VEX;
5833   }
5834   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5835 }
5836
5837 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5838 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5839                                               imm:$src2))),
5840                  addr:$dst),
5841           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5842           Requires<[HasSSE41]>;
5843 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5844                                               imm:$src2))),
5845                  addr:$dst),
5846           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5847           Requires<[HasAVX]>;
5848
5849 //===----------------------------------------------------------------------===//
5850 // SSE4.1 - Insert Instructions
5851 //===----------------------------------------------------------------------===//
5852
5853 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5854   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5855       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5856       !if(Is2Addr,
5857         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5858         !strconcat(asm,
5859                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5860       [(set VR128:$dst,
5861         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5862   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5863       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5864       !if(Is2Addr,
5865         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5866         !strconcat(asm,
5867                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5868       [(set VR128:$dst,
5869         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5870                    imm:$src3))]>, OpSize;
5871 }
5872
5873 let Predicates = [HasAVX] in
5874   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5875 let Constraints = "$src1 = $dst" in
5876   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5877
5878 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5879   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5880       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5881       !if(Is2Addr,
5882         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5883         !strconcat(asm,
5884                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5885       [(set VR128:$dst,
5886         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5887       OpSize;
5888   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5889       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5890       !if(Is2Addr,
5891         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5892         !strconcat(asm,
5893                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5894       [(set VR128:$dst,
5895         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5896                           imm:$src3)))]>, OpSize;
5897 }
5898
5899 let Predicates = [HasAVX] in
5900   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5901 let Constraints = "$src1 = $dst" in
5902   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5903
5904 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5905   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5906       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5907       !if(Is2Addr,
5908         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5909         !strconcat(asm,
5910                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5911       [(set VR128:$dst,
5912         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5913       OpSize;
5914   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5915       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5916       !if(Is2Addr,
5917         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5918         !strconcat(asm,
5919                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5920       [(set VR128:$dst,
5921         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5922                           imm:$src3)))]>, OpSize;
5923 }
5924
5925 let Predicates = [HasAVX] in
5926   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5927 let Constraints = "$src1 = $dst" in
5928   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5929
5930 // insertps has a few different modes, there's the first two here below which
5931 // are optimized inserts that won't zero arbitrary elements in the destination
5932 // vector. The next one matches the intrinsic and could zero arbitrary elements
5933 // in the target vector.
5934 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5935   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5936       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5937       !if(Is2Addr,
5938         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5939         !strconcat(asm,
5940                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5941       [(set VR128:$dst,
5942         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5943       OpSize;
5944   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5945       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5946       !if(Is2Addr,
5947         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5948         !strconcat(asm,
5949                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5950       [(set VR128:$dst,
5951         (X86insrtps VR128:$src1,
5952                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5953                     imm:$src3))]>, OpSize;
5954 }
5955
5956 let ExeDomain = SSEPackedSingle in {
5957   let Constraints = "$src1 = $dst" in
5958     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5959   let Predicates = [HasAVX] in
5960     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5961 }
5962
5963 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5964           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5965           Requires<[HasAVX]>;
5966 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
5967           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
5968           Requires<[HasSSE41]>;
5969
5970 //===----------------------------------------------------------------------===//
5971 // SSE4.1 - Round Instructions
5972 //===----------------------------------------------------------------------===//
5973
5974 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5975                             X86MemOperand x86memop, RegisterClass RC,
5976                             PatFrag mem_frag32, PatFrag mem_frag64,
5977                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5978 let ExeDomain = SSEPackedSingle in {
5979   // Intrinsic operation, reg.
5980   // Vector intrinsic operation, reg
5981   def PSr : SS4AIi8<opcps, MRMSrcReg,
5982                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5983                     !strconcat(OpcodeStr,
5984                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5985                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5986                     OpSize;
5987
5988   // Vector intrinsic operation, mem
5989   def PSm : SS4AIi8<opcps, MRMSrcMem,
5990                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5991                     !strconcat(OpcodeStr,
5992                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5993                     [(set RC:$dst,
5994                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5995                     OpSize;
5996 } // ExeDomain = SSEPackedSingle
5997
5998 let ExeDomain = SSEPackedDouble in {
5999   // Vector intrinsic operation, reg
6000   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6001                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6002                     !strconcat(OpcodeStr,
6003                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6004                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6005                     OpSize;
6006
6007   // Vector intrinsic operation, mem
6008   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6009                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6010                     !strconcat(OpcodeStr,
6011                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6012                     [(set RC:$dst,
6013                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6014                     OpSize;
6015 } // ExeDomain = SSEPackedDouble
6016 }
6017
6018 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6019                             string OpcodeStr,
6020                             Intrinsic F32Int,
6021                             Intrinsic F64Int, bit Is2Addr = 1> {
6022 let ExeDomain = GenericDomain in {
6023   // Intrinsic operation, reg.
6024   def SSr : SS4AIi8<opcss, MRMSrcReg,
6025         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6026         !if(Is2Addr,
6027             !strconcat(OpcodeStr,
6028                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6029             !strconcat(OpcodeStr,
6030                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6031         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6032         OpSize;
6033
6034   // Intrinsic operation, mem.
6035   def SSm : SS4AIi8<opcss, MRMSrcMem,
6036         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6037         !if(Is2Addr,
6038             !strconcat(OpcodeStr,
6039                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6040             !strconcat(OpcodeStr,
6041                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6042         [(set VR128:$dst,
6043              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6044         OpSize;
6045
6046   // Intrinsic operation, reg.
6047   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6048         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6049         !if(Is2Addr,
6050             !strconcat(OpcodeStr,
6051                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6052             !strconcat(OpcodeStr,
6053                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6054         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6055         OpSize;
6056
6057   // Intrinsic operation, mem.
6058   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6059         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6060         !if(Is2Addr,
6061             !strconcat(OpcodeStr,
6062                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6063             !strconcat(OpcodeStr,
6064                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6065         [(set VR128:$dst,
6066               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6067         OpSize;
6068 } // ExeDomain = GenericDomain
6069 }
6070
6071 // FP round - roundss, roundps, roundsd, roundpd
6072 let Predicates = [HasAVX] in {
6073   // Intrinsic form
6074   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6075                                   memopv4f32, memopv2f64,
6076                                   int_x86_sse41_round_ps,
6077                                   int_x86_sse41_round_pd>, VEX;
6078   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6079                                   memopv8f32, memopv4f64,
6080                                   int_x86_avx_round_ps_256,
6081                                   int_x86_avx_round_pd_256>, VEX;
6082   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6083                                   int_x86_sse41_round_ss,
6084                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6085 }
6086
6087 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6088                                memopv4f32, memopv2f64,
6089                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6090 let Constraints = "$src1 = $dst" in
6091 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6092                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6093
6094 //===----------------------------------------------------------------------===//
6095 // SSE4.1 - Packed Bit Test
6096 //===----------------------------------------------------------------------===//
6097
6098 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6099 // the intel intrinsic that corresponds to this.
6100 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6101 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6102                 "vptest\t{$src2, $src1|$src1, $src2}",
6103                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6104                 OpSize, VEX;
6105 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6106                 "vptest\t{$src2, $src1|$src1, $src2}",
6107                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6108                 OpSize, VEX;
6109
6110 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6111                 "vptest\t{$src2, $src1|$src1, $src2}",
6112                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6113                 OpSize, VEX;
6114 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6115                 "vptest\t{$src2, $src1|$src1, $src2}",
6116                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6117                 OpSize, VEX;
6118 }
6119
6120 let Defs = [EFLAGS] in {
6121 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6122               "ptest\t{$src2, $src1|$src1, $src2}",
6123               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6124               OpSize;
6125 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6126               "ptest\t{$src2, $src1|$src1, $src2}",
6127               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6128               OpSize;
6129 }
6130
6131 // The bit test instructions below are AVX only
6132 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6133                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6134   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6135             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6136             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6137   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6138             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6139             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6140             OpSize, VEX;
6141 }
6142
6143 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6144 let ExeDomain = SSEPackedSingle in {
6145 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6146 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6147 }
6148 let ExeDomain = SSEPackedDouble in {
6149 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6150 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6151 }
6152 }
6153
6154 //===----------------------------------------------------------------------===//
6155 // SSE4.1 - Misc Instructions
6156 //===----------------------------------------------------------------------===//
6157
6158 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6159   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6160                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6161                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6162                      OpSize, XS;
6163   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6164                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6165                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6166                       (implicit EFLAGS)]>, OpSize, XS;
6167
6168   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6169                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6170                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6171                      XS;
6172   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6173                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6174                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6175                       (implicit EFLAGS)]>, XS;
6176
6177   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6178                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6179                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6180                       XS;
6181   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6182                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6183                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6184                        (implicit EFLAGS)]>, XS;
6185 }
6186
6187
6188
6189 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6190 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6191                                  Intrinsic IntId128> {
6192   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6193                     (ins VR128:$src),
6194                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6195                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6196   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6197                      (ins i128mem:$src),
6198                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6199                      [(set VR128:$dst,
6200                        (IntId128
6201                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
6202 }
6203
6204 let Predicates = [HasAVX] in
6205 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6206                                          int_x86_sse41_phminposuw>, VEX;
6207 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6208                                          int_x86_sse41_phminposuw>;
6209
6210 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6211 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6212                               Intrinsic IntId128, bit Is2Addr = 1> {
6213   let isCommutable = 1 in
6214   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6215        (ins VR128:$src1, VR128:$src2),
6216        !if(Is2Addr,
6217            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6218            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6219        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6220   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6221        (ins VR128:$src1, i128mem:$src2),
6222        !if(Is2Addr,
6223            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6224            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6225        [(set VR128:$dst,
6226          (IntId128 VR128:$src1,
6227           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6228 }
6229
6230 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6231 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6232                                 Intrinsic IntId256> {
6233   let isCommutable = 1 in
6234   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6235        (ins VR256:$src1, VR256:$src2),
6236        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6237        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6238   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6239        (ins VR256:$src1, i256mem:$src2),
6240        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6241        [(set VR256:$dst,
6242          (IntId256 VR256:$src1,
6243           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6244 }
6245
6246 let Predicates = [HasAVX] in {
6247   let isCommutable = 0 in
6248   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6249                                                          0>, VEX_4V;
6250   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6251                                                          0>, VEX_4V;
6252   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6253                                                          0>, VEX_4V;
6254   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6255                                                          0>, VEX_4V;
6256   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6257                                                          0>, VEX_4V;
6258   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6259                                                          0>, VEX_4V;
6260   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6261                                                          0>, VEX_4V;
6262   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6263                                                          0>, VEX_4V;
6264   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6265                                                          0>, VEX_4V;
6266   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6267                                                          0>, VEX_4V;
6268   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6269                                                          0>, VEX_4V;
6270
6271   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6272             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6273   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6274             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6275 }
6276
6277 let Predicates = [HasAVX2] in {
6278   let isCommutable = 0 in
6279   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6280                                         int_x86_avx2_packusdw>, VEX_4V;
6281   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6282                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6283   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6284                                         int_x86_avx2_pmins_b>, VEX_4V;
6285   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6286                                         int_x86_avx2_pmins_d>, VEX_4V;
6287   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6288                                         int_x86_avx2_pminu_d>, VEX_4V;
6289   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6290                                         int_x86_avx2_pminu_w>, VEX_4V;
6291   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6292                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6293   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6294                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6295   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6296                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6297   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6298                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6299   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6300                                         int_x86_avx2_pmul_dq>, VEX_4V;
6301
6302   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6303             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6304   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6305             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6306 }
6307
6308 let Constraints = "$src1 = $dst" in {
6309   let isCommutable = 0 in
6310   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6311   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6312   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6313   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6314   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6315   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6316   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6317   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6318   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6319   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6320   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6321 }
6322
6323 let Predicates = [HasSSE41] in {
6324   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6325             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6326   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6327             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6328 }
6329
6330 /// SS48I_binop_rm - Simple SSE41 binary operator.
6331 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6332                           ValueType OpVT, bit Is2Addr = 1> {
6333   let isCommutable = 1 in
6334   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6335        (ins VR128:$src1, VR128:$src2),
6336        !if(Is2Addr,
6337            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6338            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6339        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6340        OpSize;
6341   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6342        (ins VR128:$src1, i128mem:$src2),
6343        !if(Is2Addr,
6344            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6345            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6346        [(set VR128:$dst, (OpNode VR128:$src1,
6347                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6348        OpSize;
6349 }
6350
6351 /// SS48I_binop_rm - Simple SSE41 binary operator.
6352 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6353                             ValueType OpVT> {
6354   let isCommutable = 1 in
6355   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6356        (ins VR256:$src1, VR256:$src2),
6357        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6358        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6359        OpSize;
6360   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6361        (ins VR256:$src1, i256mem:$src2),
6362        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6363        [(set VR256:$dst, (OpNode VR256:$src1,
6364                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6365        OpSize;
6366 }
6367
6368 let Predicates = [HasAVX] in
6369   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6370 let Predicates = [HasAVX2] in
6371   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6372 let Constraints = "$src1 = $dst" in
6373   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6374
6375 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6376 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6377                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6378                  X86MemOperand x86memop, bit Is2Addr = 1> {
6379   let isCommutable = 1 in
6380   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6381         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6382         !if(Is2Addr,
6383             !strconcat(OpcodeStr,
6384                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6385             !strconcat(OpcodeStr,
6386                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6387         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6388         OpSize;
6389   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6390         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6391         !if(Is2Addr,
6392             !strconcat(OpcodeStr,
6393                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6394             !strconcat(OpcodeStr,
6395                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6396         [(set RC:$dst,
6397           (IntId RC:$src1,
6398            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6399         OpSize;
6400 }
6401
6402 let Predicates = [HasAVX] in {
6403   let isCommutable = 0 in {
6404     let ExeDomain = SSEPackedSingle in {
6405     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6406                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6407     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6408               int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6409     }
6410     let ExeDomain = SSEPackedDouble in {
6411     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6412                                         VR128, memopv16i8, i128mem, 0>, VEX_4V;
6413     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6414               int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
6415     }
6416   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6417                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6418   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6419                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
6420   }
6421   let ExeDomain = SSEPackedSingle in
6422   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6423                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6424   let ExeDomain = SSEPackedDouble in
6425   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6426                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
6427   let ExeDomain = SSEPackedSingle in
6428   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6429                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
6430 }
6431
6432 let Predicates = [HasAVX2] in {
6433   let isCommutable = 0 in {
6434   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6435                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6436   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6437                                        VR256, memopv32i8, i256mem, 0>, VEX_4V;
6438   }
6439 }
6440
6441 let Constraints = "$src1 = $dst" in {
6442   let isCommutable = 0 in {
6443   let ExeDomain = SSEPackedSingle in
6444   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6445                                      VR128, memopv16i8, i128mem>;
6446   let ExeDomain = SSEPackedDouble in
6447   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6448                                      VR128, memopv16i8, i128mem>;
6449   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6450                                      VR128, memopv16i8, i128mem>;
6451   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6452                                      VR128, memopv16i8, i128mem>;
6453   }
6454   let ExeDomain = SSEPackedSingle in
6455   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6456                                   VR128, memopv16i8, i128mem>;
6457   let ExeDomain = SSEPackedDouble in
6458   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6459                                   VR128, memopv16i8, i128mem>;
6460 }
6461
6462 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6463 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6464                                     RegisterClass RC, X86MemOperand x86memop,
6465                                     PatFrag mem_frag, Intrinsic IntId> {
6466   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
6467                   (ins RC:$src1, RC:$src2, RC:$src3),
6468                   !strconcat(OpcodeStr,
6469                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6470                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6471                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6472
6473   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
6474                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6475                   !strconcat(OpcodeStr,
6476                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6477                   [(set RC:$dst,
6478                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6479                                RC:$src3))],
6480                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6481 }
6482
6483 let Predicates = [HasAVX] in {
6484 let ExeDomain = SSEPackedDouble in {
6485 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6486                                            memopv16i8, int_x86_sse41_blendvpd>;
6487 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6488                                          memopv32i8, int_x86_avx_blendv_pd_256>;
6489 } // ExeDomain = SSEPackedDouble
6490 let ExeDomain = SSEPackedSingle in {
6491 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6492                                            memopv16i8, int_x86_sse41_blendvps>;
6493 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6494                                          memopv32i8, int_x86_avx_blendv_ps_256>;
6495 } // ExeDomain = SSEPackedSingle
6496 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6497                                            memopv16i8, int_x86_sse41_pblendvb>;
6498 }
6499
6500 let Predicates = [HasAVX2] in {
6501 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6502                                            memopv32i8, int_x86_avx2_pblendvb>;
6503 }
6504
6505 let Predicates = [HasAVX] in {
6506   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6507                             (v16i8 VR128:$src2))),
6508             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6509   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6510                             (v4i32 VR128:$src2))),
6511             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6512   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6513                             (v4f32 VR128:$src2))),
6514             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6515   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6516                             (v2i64 VR128:$src2))),
6517             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6518   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6519                             (v2f64 VR128:$src2))),
6520             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6521   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6522                             (v8i32 VR256:$src2))),
6523             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6524   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6525                             (v8f32 VR256:$src2))),
6526             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6527   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6528                             (v4i64 VR256:$src2))),
6529             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6530   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6531                             (v4f64 VR256:$src2))),
6532             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6533 }
6534
6535 let Predicates = [HasAVX2] in {
6536   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6537                             (v32i8 VR256:$src2))),
6538             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6539 }
6540
6541 /// SS41I_ternary_int - SSE 4.1 ternary operator
6542 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6543   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
6544     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6545                     (ins VR128:$src1, VR128:$src2),
6546                     !strconcat(OpcodeStr,
6547                      "\t{$src2, $dst|$dst, $src2}"),
6548                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6549                     OpSize;
6550
6551     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6552                     (ins VR128:$src1, i128mem:$src2),
6553                     !strconcat(OpcodeStr,
6554                      "\t{$src2, $dst|$dst, $src2}"),
6555                     [(set VR128:$dst,
6556                       (IntId VR128:$src1,
6557                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
6558   }
6559 }
6560
6561 let ExeDomain = SSEPackedDouble in
6562 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
6563 let ExeDomain = SSEPackedSingle in
6564 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
6565 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
6566
6567 let Predicates = [HasSSE41] in {
6568   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6569                             (v16i8 VR128:$src2))),
6570             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6571   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6572                             (v4i32 VR128:$src2))),
6573             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6574   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6575                             (v4f32 VR128:$src2))),
6576             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6577   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6578                             (v2i64 VR128:$src2))),
6579             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6580   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6581                             (v2f64 VR128:$src2))),
6582             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6583 }
6584
6585 let Predicates = [HasAVX] in
6586 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6587                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6588                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6589                        OpSize, VEX;
6590 let Predicates = [HasAVX2] in
6591 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6592                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6593                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6594                          OpSize, VEX;
6595 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6596                        "movntdqa\t{$src, $dst|$dst, $src}",
6597                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6598                        OpSize;
6599
6600 //===----------------------------------------------------------------------===//
6601 // SSE4.2 - Compare Instructions
6602 //===----------------------------------------------------------------------===//
6603
6604 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6605 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6606                               Intrinsic IntId128, bit Is2Addr = 1> {
6607   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6608        (ins VR128:$src1, VR128:$src2),
6609        !if(Is2Addr,
6610            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6611            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6612        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6613        OpSize;
6614   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6615        (ins VR128:$src1, i128mem:$src2),
6616        !if(Is2Addr,
6617            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6618            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6619        [(set VR128:$dst,
6620          (IntId128 VR128:$src1,
6621           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6622 }
6623
6624 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6625 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6626                                 Intrinsic IntId256> {
6627   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6628        (ins VR256:$src1, VR256:$src2),
6629        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6630        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6631        OpSize;
6632   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6633        (ins VR256:$src1, i256mem:$src2),
6634        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6635        [(set VR256:$dst,
6636          (IntId256 VR256:$src1,
6637           (bitconvert (memopv32i8 addr:$src2))))]>, OpSize;
6638 }
6639
6640 let Predicates = [HasAVX] in {
6641   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6642                                      0>, VEX_4V;
6643
6644   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6645             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6646   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6647             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6648 }
6649
6650 let Predicates = [HasAVX2] in {
6651   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6652                                        VEX_4V;
6653
6654   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6655             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6656   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6657             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6658 }
6659
6660 let Constraints = "$src1 = $dst" in
6661   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6662
6663 let Predicates = [HasSSE42] in {
6664   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6665             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6666   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6667             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6668 }
6669
6670 //===----------------------------------------------------------------------===//
6671 // SSE4.2 - String/text Processing Instructions
6672 //===----------------------------------------------------------------------===//
6673
6674 // Packed Compare Implicit Length Strings, Return Mask
6675 multiclass pseudo_pcmpistrm<string asm> {
6676   def REG : PseudoI<(outs VR128:$dst),
6677                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6678     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6679                                                   imm:$src3))]>;
6680   def MEM : PseudoI<(outs VR128:$dst),
6681                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6682     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6683                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6684 }
6685
6686 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6687   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6688   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6689 }
6690
6691 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6692   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6693       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6694       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6695   let mayLoad = 1 in
6696   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6697       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6698       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6699 }
6700
6701 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6702   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6703       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6704       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6705   let mayLoad = 1 in
6706   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6707       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6708       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6709 }
6710
6711 // Packed Compare Explicit Length Strings, Return Mask
6712 multiclass pseudo_pcmpestrm<string asm> {
6713   def REG : PseudoI<(outs VR128:$dst),
6714                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6715     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6716                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6717   def MEM : PseudoI<(outs VR128:$dst),
6718                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6719     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6720                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6721 }
6722
6723 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6724   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6725   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6726 }
6727
6728 let Predicates = [HasAVX],
6729     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6730   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6731       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6732       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6733   let mayLoad = 1 in
6734   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6735       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6736       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6737 }
6738
6739 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6740   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6741       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6742       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6743   let mayLoad = 1 in
6744   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6745       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6746       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6747 }
6748
6749 // Packed Compare Implicit Length Strings, Return Index
6750 let Defs = [ECX, EFLAGS] in {
6751   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6752     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6753       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6754       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6755       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6756        (implicit EFLAGS)]>, OpSize;
6757     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6758       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6759       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6760       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6761        (implicit EFLAGS)]>, OpSize;
6762   }
6763 }
6764
6765 let Predicates = [HasAVX] in {
6766 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6767                                     VEX;
6768 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6769                                     VEX;
6770 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6771                                     VEX;
6772 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6773                                     VEX;
6774 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6775                                     VEX;
6776 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6777                                     VEX;
6778 }
6779
6780 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6781 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6782 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6783 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6784 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6785 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6786
6787 // Packed Compare Explicit Length Strings, Return Index
6788 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6789   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6790     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6791       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6792       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6793       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6794        (implicit EFLAGS)]>, OpSize;
6795     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6796       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6797       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6798        [(set ECX,
6799              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6800         (implicit EFLAGS)]>, OpSize;
6801   }
6802 }
6803
6804 let Predicates = [HasAVX] in {
6805 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6806                                     VEX;
6807 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6808                                     VEX;
6809 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6810                                     VEX;
6811 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6812                                     VEX;
6813 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6814                                     VEX;
6815 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6816                                     VEX;
6817 }
6818
6819 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6820 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6821 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6822 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6823 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6824 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6825
6826 //===----------------------------------------------------------------------===//
6827 // SSE4.2 - CRC Instructions
6828 //===----------------------------------------------------------------------===//
6829
6830 // No CRC instructions have AVX equivalents
6831
6832 // crc intrinsic instruction
6833 // This set of instructions are only rm, the only difference is the size
6834 // of r and m.
6835 let Constraints = "$src1 = $dst" in {
6836   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6837                       (ins GR32:$src1, i8mem:$src2),
6838                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6839                        [(set GR32:$dst,
6840                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6841                          (load addr:$src2)))]>;
6842   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6843                       (ins GR32:$src1, GR8:$src2),
6844                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6845                        [(set GR32:$dst,
6846                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6847   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6848                       (ins GR32:$src1, i16mem:$src2),
6849                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6850                        [(set GR32:$dst,
6851                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6852                          (load addr:$src2)))]>,
6853                          OpSize;
6854   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6855                       (ins GR32:$src1, GR16:$src2),
6856                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6857                        [(set GR32:$dst,
6858                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6859                          OpSize;
6860   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6861                       (ins GR32:$src1, i32mem:$src2),
6862                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6863                        [(set GR32:$dst,
6864                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6865                          (load addr:$src2)))]>;
6866   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6867                       (ins GR32:$src1, GR32:$src2),
6868                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6869                        [(set GR32:$dst,
6870                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6871   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6872                       (ins GR64:$src1, i8mem:$src2),
6873                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6874                        [(set GR64:$dst,
6875                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6876                          (load addr:$src2)))]>,
6877                          REX_W;
6878   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6879                       (ins GR64:$src1, GR8:$src2),
6880                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6881                        [(set GR64:$dst,
6882                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6883                          REX_W;
6884   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6885                       (ins GR64:$src1, i64mem:$src2),
6886                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6887                        [(set GR64:$dst,
6888                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6889                          (load addr:$src2)))]>,
6890                          REX_W;
6891   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6892                       (ins GR64:$src1, GR64:$src2),
6893                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6894                        [(set GR64:$dst,
6895                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6896                          REX_W;
6897 }
6898
6899 //===----------------------------------------------------------------------===//
6900 // AES-NI Instructions
6901 //===----------------------------------------------------------------------===//
6902
6903 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6904                               Intrinsic IntId128, bit Is2Addr = 1> {
6905   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6906        (ins VR128:$src1, VR128:$src2),
6907        !if(Is2Addr,
6908            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6909            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6910        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6911        OpSize;
6912   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6913        (ins VR128:$src1, i128mem:$src2),
6914        !if(Is2Addr,
6915            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6916            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6917        [(set VR128:$dst,
6918          (IntId128 VR128:$src1,
6919           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
6920 }
6921
6922 // Perform One Round of an AES Encryption/Decryption Flow
6923 let Predicates = [HasAVX, HasAES] in {
6924   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6925                          int_x86_aesni_aesenc, 0>, VEX_4V;
6926   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6927                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6928   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6929                          int_x86_aesni_aesdec, 0>, VEX_4V;
6930   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6931                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6932 }
6933
6934 let Constraints = "$src1 = $dst" in {
6935   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6936                          int_x86_aesni_aesenc>;
6937   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6938                          int_x86_aesni_aesenclast>;
6939   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6940                          int_x86_aesni_aesdec>;
6941   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6942                          int_x86_aesni_aesdeclast>;
6943 }
6944
6945 let Predicates = [HasAES] in {
6946   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6947             (AESENCrr VR128:$src1, VR128:$src2)>;
6948   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6949             (AESENCrm VR128:$src1, addr:$src2)>;
6950   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6951             (AESENCLASTrr VR128:$src1, VR128:$src2)>;
6952   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6953             (AESENCLASTrm VR128:$src1, addr:$src2)>;
6954   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6955             (AESDECrr VR128:$src1, VR128:$src2)>;
6956   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6957             (AESDECrm VR128:$src1, addr:$src2)>;
6958   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6959             (AESDECLASTrr VR128:$src1, VR128:$src2)>;
6960   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6961             (AESDECLASTrm VR128:$src1, addr:$src2)>;
6962 }
6963
6964 let Predicates = [HasAVX, HasAES], AddedComplexity = 20 in {
6965   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
6966             (VAESENCrr VR128:$src1, VR128:$src2)>;
6967   def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
6968             (VAESENCrm VR128:$src1, addr:$src2)>;
6969   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
6970             (VAESENCLASTrr VR128:$src1, VR128:$src2)>;
6971   def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
6972             (VAESENCLASTrm VR128:$src1, addr:$src2)>;
6973   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
6974             (VAESDECrr VR128:$src1, VR128:$src2)>;
6975   def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
6976             (VAESDECrm VR128:$src1, addr:$src2)>;
6977   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
6978             (VAESDECLASTrr VR128:$src1, VR128:$src2)>;
6979   def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
6980             (VAESDECLASTrm VR128:$src1, addr:$src2)>;
6981 }
6982
6983 // Perform the AES InvMixColumn Transformation
6984 let Predicates = [HasAVX, HasAES] in {
6985   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6986       (ins VR128:$src1),
6987       "vaesimc\t{$src1, $dst|$dst, $src1}",
6988       [(set VR128:$dst,
6989         (int_x86_aesni_aesimc VR128:$src1))]>,
6990       OpSize, VEX;
6991   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6992       (ins i128mem:$src1),
6993       "vaesimc\t{$src1, $dst|$dst, $src1}",
6994       [(set VR128:$dst,
6995         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
6996       OpSize, VEX;
6997 }
6998 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6999   (ins VR128:$src1),
7000   "aesimc\t{$src1, $dst|$dst, $src1}",
7001   [(set VR128:$dst,
7002     (int_x86_aesni_aesimc VR128:$src1))]>,
7003   OpSize;
7004 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7005   (ins i128mem:$src1),
7006   "aesimc\t{$src1, $dst|$dst, $src1}",
7007   [(set VR128:$dst,
7008     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
7009   OpSize;
7010
7011 // AES Round Key Generation Assist
7012 let Predicates = [HasAVX, HasAES] in {
7013   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7014       (ins VR128:$src1, i8imm:$src2),
7015       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7016       [(set VR128:$dst,
7017         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7018       OpSize, VEX;
7019   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7020       (ins i128mem:$src1, i8imm:$src2),
7021       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7022       [(set VR128:$dst,
7023         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7024                                         imm:$src2))]>,
7025       OpSize, VEX;
7026 }
7027 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7028   (ins VR128:$src1, i8imm:$src2),
7029   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7030   [(set VR128:$dst,
7031     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7032   OpSize;
7033 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7034   (ins i128mem:$src1, i8imm:$src2),
7035   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7036   [(set VR128:$dst,
7037     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
7038                                     imm:$src2))]>,
7039   OpSize;
7040
7041 //===----------------------------------------------------------------------===//
7042 // CLMUL Instructions
7043 //===----------------------------------------------------------------------===//
7044
7045 // Carry-less Multiplication instructions
7046 let neverHasSideEffects = 1 in {
7047 let Constraints = "$src1 = $dst" in {
7048 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7049            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7050            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7051            []>;
7052
7053 let mayLoad = 1 in
7054 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7055            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7056            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7057            []>;
7058 }
7059
7060 // AVX carry-less Multiplication instructions
7061 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7062            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7063            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7064            []>;
7065
7066 let mayLoad = 1 in
7067 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7068            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7069            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7070            []>;
7071 }
7072
7073
7074 multiclass pclmul_alias<string asm, int immop> {
7075   def : InstAlias<!strconcat("pclmul", asm,
7076                            "dq {$src, $dst|$dst, $src}"),
7077                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7078
7079   def : InstAlias<!strconcat("pclmul", asm,
7080                              "dq {$src, $dst|$dst, $src}"),
7081                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7082
7083   def : InstAlias<!strconcat("vpclmul", asm,
7084                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7085                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7086
7087   def : InstAlias<!strconcat("vpclmul", asm,
7088                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7089                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7090 }
7091 defm : pclmul_alias<"hqhq", 0x11>;
7092 defm : pclmul_alias<"hqlq", 0x01>;
7093 defm : pclmul_alias<"lqhq", 0x10>;
7094 defm : pclmul_alias<"lqlq", 0x00>;
7095
7096 //===----------------------------------------------------------------------===//
7097 // AVX Instructions
7098 //===----------------------------------------------------------------------===//
7099
7100 //===----------------------------------------------------------------------===//
7101 // VBROADCAST - Load from memory and broadcast to all elements of the
7102 //              destination operand
7103 //
7104 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7105                     X86MemOperand x86memop, Intrinsic Int> :
7106   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7107         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7108         [(set RC:$dst, (Int addr:$src))]>, VEX;
7109
7110 // AVX2 adds register forms
7111 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7112                          Intrinsic Int> :
7113   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7114          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7115          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7116
7117 let ExeDomain = SSEPackedSingle in {
7118   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7119                                       int_x86_avx_vbroadcast_ss>;
7120   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7121                                       int_x86_avx_vbroadcast_ss_256>;
7122 }
7123 let ExeDomain = SSEPackedDouble in
7124 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7125                                     int_x86_avx_vbroadcast_sd_256>;
7126 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7127                                    int_x86_avx_vbroadcastf128_pd_256>;
7128
7129 let ExeDomain = SSEPackedSingle in {
7130   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7131                                            int_x86_avx2_vbroadcast_ss_ps>;
7132   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7133                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7134 }
7135 let ExeDomain = SSEPackedDouble in
7136 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7137                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7138
7139 let Predicates = [HasAVX2] in
7140 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7141                                    int_x86_avx2_vbroadcasti128>;
7142
7143 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7144           (VBROADCASTF128 addr:$src)>;
7145
7146
7147 //===----------------------------------------------------------------------===//
7148 // VINSERTF128 - Insert packed floating-point values
7149 //
7150 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7151 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7152           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7153           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7154           []>, VEX_4V;
7155 let mayLoad = 1 in
7156 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7157           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7158           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7159           []>, VEX_4V;
7160 }
7161
7162 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7163           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7164 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7165           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7166 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7167           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7168
7169 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7170                                    (i32 imm)),
7171           (VINSERTF128rr VR256:$src1, VR128:$src2,
7172                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7173 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7174                                    (i32 imm)),
7175           (VINSERTF128rr VR256:$src1, VR128:$src2,
7176                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7177 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7178                                    (i32 imm)),
7179           (VINSERTF128rr VR256:$src1, VR128:$src2,
7180                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7181 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7182                                    (i32 imm)),
7183           (VINSERTF128rr VR256:$src1, VR128:$src2,
7184                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7185 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7186                                    (i32 imm)),
7187           (VINSERTF128rr VR256:$src1, VR128:$src2,
7188                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7189 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7190                                    (i32 imm)),
7191           (VINSERTF128rr VR256:$src1, VR128:$src2,
7192                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7193
7194 //===----------------------------------------------------------------------===//
7195 // VEXTRACTF128 - Extract packed floating-point values
7196 //
7197 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7198 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7199           (ins VR256:$src1, i8imm:$src2),
7200           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7201           []>, VEX;
7202 let mayStore = 1 in
7203 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7204           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7205           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7206           []>, VEX;
7207 }
7208
7209 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7210           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7211 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7212           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7213 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7214           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7215
7216 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7217           (v4f32 (VEXTRACTF128rr
7218                     (v8f32 VR256:$src1),
7219                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7220 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7221           (v2f64 (VEXTRACTF128rr
7222                     (v4f64 VR256:$src1),
7223                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7224 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7225           (v4i32 (VEXTRACTF128rr
7226                     (v8i32 VR256:$src1),
7227                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7228 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7229           (v2i64 (VEXTRACTF128rr
7230                     (v4i64 VR256:$src1),
7231                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7232 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7233           (v8i16 (VEXTRACTF128rr
7234                     (v16i16 VR256:$src1),
7235                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7236 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7237           (v16i8 (VEXTRACTF128rr
7238                     (v32i8 VR256:$src1),
7239                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7240
7241 //===----------------------------------------------------------------------===//
7242 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7243 //
7244 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7245                           Intrinsic IntLd, Intrinsic IntLd256,
7246                           Intrinsic IntSt, Intrinsic IntSt256> {
7247   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7248              (ins VR128:$src1, f128mem:$src2),
7249              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7250              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7251              VEX_4V;
7252   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7253              (ins VR256:$src1, f256mem:$src2),
7254              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7255              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7256              VEX_4V;
7257   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7258              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7259              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7260              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7261   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7262              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7263              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7264              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7265 }
7266
7267 let ExeDomain = SSEPackedSingle in
7268 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7269                                  int_x86_avx_maskload_ps,
7270                                  int_x86_avx_maskload_ps_256,
7271                                  int_x86_avx_maskstore_ps,
7272                                  int_x86_avx_maskstore_ps_256>;
7273 let ExeDomain = SSEPackedDouble in
7274 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7275                                  int_x86_avx_maskload_pd,
7276                                  int_x86_avx_maskload_pd_256,
7277                                  int_x86_avx_maskstore_pd,
7278                                  int_x86_avx_maskstore_pd_256>;
7279
7280 //===----------------------------------------------------------------------===//
7281 // VPERMIL - Permute Single and Double Floating-Point Values
7282 //
7283 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7284                       RegisterClass RC, X86MemOperand x86memop_f,
7285                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7286                       Intrinsic IntVar, Intrinsic IntImm> {
7287   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7288              (ins RC:$src1, RC:$src2),
7289              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7290              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7291   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7292              (ins RC:$src1, x86memop_i:$src2),
7293              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7294              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
7295
7296   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7297              (ins RC:$src1, i8imm:$src2),
7298              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7299              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7300   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7301              (ins x86memop_f:$src1, i8imm:$src2),
7302              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7303              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7304 }
7305
7306 let ExeDomain = SSEPackedSingle in {
7307   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7308                                memopv4f32, memopv4i32,
7309                                int_x86_avx_vpermilvar_ps,
7310                                int_x86_avx_vpermil_ps>;
7311   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7312                                memopv8f32, memopv8i32,
7313                                int_x86_avx_vpermilvar_ps_256,
7314                                int_x86_avx_vpermil_ps_256>;
7315 }
7316 let ExeDomain = SSEPackedDouble in {
7317   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7318                                memopv2f64, memopv2i64,
7319                                int_x86_avx_vpermilvar_pd,
7320                                int_x86_avx_vpermil_pd>;
7321   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7322                                memopv4f64, memopv4i64,
7323                                int_x86_avx_vpermilvar_pd_256,
7324                                int_x86_avx_vpermil_pd_256>;
7325 }
7326
7327 def : Pat<(v8f32 (X86VPermilps VR256:$src1, (i8 imm:$imm))),
7328           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7329 def : Pat<(v4f64 (X86VPermilpd VR256:$src1, (i8 imm:$imm))),
7330           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7331 def : Pat<(v8i32 (X86VPermilps VR256:$src1, (i8 imm:$imm))),
7332           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7333 def : Pat<(v4i64 (X86VPermilpd VR256:$src1, (i8 imm:$imm))),
7334           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7335 def : Pat<(v8f32 (X86VPermilps (memopv8f32 addr:$src1), (i8 imm:$imm))),
7336           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7337 def : Pat<(v4f64 (X86VPermilpd (memopv4f64 addr:$src1), (i8 imm:$imm))),
7338           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7339 def : Pat<(v8i32 (X86VPermilps (bc_v8i32 (memopv4i64 addr:$src1)),
7340                                (i8 imm:$imm))),
7341           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7342 def : Pat<(v4i64 (X86VPermilpd (memopv4i64 addr:$src1), (i8 imm:$imm))),
7343           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7344
7345 //===----------------------------------------------------------------------===//
7346 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7347 //
7348 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7349 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7350           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7351           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7352           []>, VEX_4V;
7353 let mayLoad = 1 in
7354 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7355           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7356           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7357           []>, VEX_4V;
7358 }
7359
7360 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7361           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7362 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7363           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7364 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7365           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7366
7367 def : Pat<(int_x86_avx_vperm2f128_ps_256
7368                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7369           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7370 def : Pat<(int_x86_avx_vperm2f128_pd_256
7371                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7372           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7373 def : Pat<(int_x86_avx_vperm2f128_si_256
7374                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7375           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7376
7377 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7378           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7379 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7380           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7381 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7382           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7383 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7384           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7385 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7386           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7387 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7388           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7389
7390 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1,
7391                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7392           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7393 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1,
7394                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7395           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7396 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1,
7397                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7398           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7399 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1,
7400                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7401           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7402 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1,
7403                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7404           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7405 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1,
7406                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7407           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7408
7409 //===----------------------------------------------------------------------===//
7410 // VZERO - Zero YMM registers
7411 //
7412 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7413             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7414   // Zero All YMM registers
7415   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7416                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7417
7418   // Zero Upper bits of YMM registers
7419   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7420                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7421 }
7422
7423 //===----------------------------------------------------------------------===//
7424 // Half precision conversion instructions
7425 //===----------------------------------------------------------------------===//
7426 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7427 let Predicates = [HasAVX, HasF16C] in {
7428   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7429              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7430              [(set RC:$dst, (Int VR128:$src))]>,
7431              T8, OpSize, VEX;
7432   let neverHasSideEffects = 1, mayLoad = 1 in
7433   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7434              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7435 }
7436 }
7437
7438 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7439 let Predicates = [HasAVX, HasF16C] in {
7440   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7441                (ins RC:$src1, i32i8imm:$src2),
7442                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7443                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7444                TA, OpSize, VEX;
7445   let neverHasSideEffects = 1, mayLoad = 1 in
7446   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7447                (ins RC:$src1, i32i8imm:$src2),
7448                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7449                TA, OpSize, VEX;
7450 }
7451 }
7452
7453 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7454 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7455 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7456 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7457
7458 //===----------------------------------------------------------------------===//
7459 // AVX2 Instructions
7460 //===----------------------------------------------------------------------===//
7461
7462 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7463 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7464                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7465                  X86MemOperand x86memop> {
7466   let isCommutable = 1 in
7467   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7468         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7469         !strconcat(OpcodeStr,
7470             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7471         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7472         VEX_4V;
7473   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7474         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7475         !strconcat(OpcodeStr,
7476             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7477         [(set RC:$dst,
7478           (IntId RC:$src1,
7479            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7480         VEX_4V;
7481 }
7482
7483 let isCommutable = 0 in {
7484 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7485                                    VR128, memopv16i8, i128mem>;
7486 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7487                                     VR256, memopv32i8, i256mem>;
7488 }
7489
7490 //===----------------------------------------------------------------------===//
7491 // VPBROADCAST - Load from memory and broadcast to all elements of the
7492 //               destination operand
7493 //
7494 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7495                           X86MemOperand x86memop, PatFrag ld_frag,
7496                           Intrinsic Int128, Intrinsic Int256> {
7497   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7498                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7499                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7500   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7501                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7502                   [(set VR128:$dst,
7503                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7504   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7505                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7506                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7507   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7508                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7509                    [(set VR256:$dst,
7510                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7511 }
7512
7513 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7514                                     int_x86_avx2_pbroadcastb_128,
7515                                     int_x86_avx2_pbroadcastb_256>;
7516 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7517                                     int_x86_avx2_pbroadcastw_128,
7518                                     int_x86_avx2_pbroadcastw_256>;
7519 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7520                                     int_x86_avx2_pbroadcastd_128,
7521                                     int_x86_avx2_pbroadcastd_256>;
7522 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7523                                     int_x86_avx2_pbroadcastq_128,
7524                                     int_x86_avx2_pbroadcastq_256>;
7525
7526 let Predicates = [HasAVX2] in {
7527   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7528           (VPBROADCASTBrm addr:$src)>;
7529   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7530           (VPBROADCASTBYrm addr:$src)>;
7531   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7532           (VPBROADCASTWrm addr:$src)>;
7533   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7534           (VPBROADCASTWYrm addr:$src)>;
7535   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7536           (VPBROADCASTDrm addr:$src)>;
7537   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7538           (VPBROADCASTDYrm addr:$src)>;
7539   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7540           (VPBROADCASTQrm addr:$src)>;
7541   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7542           (VPBROADCASTQYrm addr:$src)>;
7543 }
7544
7545 // AVX1 broadcast patterns
7546 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7547           (VBROADCASTSSYrm addr:$src)>;
7548 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7549           (VBROADCASTSDrm addr:$src)>;
7550 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7551           (VBROADCASTSSYrm addr:$src)>;
7552 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7553           (VBROADCASTSDrm addr:$src)>;
7554
7555 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7556           (VBROADCASTSSrm addr:$src)>;
7557 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7558           (VBROADCASTSSrm addr:$src)>;
7559
7560 //===----------------------------------------------------------------------===//
7561 // VPERM - Permute instructions
7562 //
7563
7564 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7565                      Intrinsic Int> {
7566   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7567                    (ins VR256:$src1, VR256:$src2),
7568                    !strconcat(OpcodeStr,
7569                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7570                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7571   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7572                    (ins VR256:$src1, i256mem:$src2),
7573                    !strconcat(OpcodeStr,
7574                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7575                    [(set VR256:$dst, (Int VR256:$src1, (mem_frag addr:$src2)))]>,
7576                    VEX_4V;
7577 }
7578
7579 defm VPERMD : avx2_perm<0x36, "vpermd", memopv8i32, int_x86_avx2_permd>;
7580 let ExeDomain = SSEPackedSingle in
7581 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7582
7583 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7584                          Intrinsic Int> {
7585   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7586                      (ins VR256:$src1, i8imm:$src2),
7587                      !strconcat(OpcodeStr,
7588                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7589                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7590   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7591                      (ins i256mem:$src1, i8imm:$src2),
7592                      !strconcat(OpcodeStr,
7593                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7594                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7595                      VEX;
7596 }
7597
7598 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7599                             VEX_W;
7600 let ExeDomain = SSEPackedDouble in
7601 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7602                              VEX_W;
7603
7604 //===----------------------------------------------------------------------===//
7605 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7606 //
7607 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7608           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7609           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7610           [(set VR256:$dst,
7611            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7612           VEX_4V;
7613 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7614           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7615           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7616           [(set VR256:$dst,
7617            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7618             imm:$src3))]>,
7619           VEX_4V;
7620
7621 let Predicates = [HasAVX2] in {
7622 def : Pat<(v8i32 (X86VPerm2i128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7623           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7624 def : Pat<(v4i64 (X86VPerm2i128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7625           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7626 def : Pat<(v32i8 (X86VPerm2i128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7627           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7628 def : Pat<(v16i16 (X86VPerm2i128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7629           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7630
7631 def : Pat<(v32i8 (X86VPerm2i128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7632                   (i8 imm:$imm))),
7633           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7634 def : Pat<(v16i16 (X86VPerm2i128 VR256:$src1,
7635                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7636           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7637 def : Pat<(v8i32 (X86VPerm2i128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7638                   (i8 imm:$imm))),
7639           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7640 def : Pat<(v4i64 (X86VPerm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7641                   (i8 imm:$imm))),
7642           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7643 }
7644
7645 //===----------------------------------------------------------------------===//
7646 // VINSERTI128 - Insert packed integer values
7647 //
7648 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7649           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7650           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7651           [(set VR256:$dst,
7652             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7653           VEX_4V;
7654 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7655           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7656           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7657           [(set VR256:$dst,
7658             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7659              imm:$src3))]>, VEX_4V;
7660
7661 //===----------------------------------------------------------------------===//
7662 // VEXTRACTI128 - Extract packed integer values
7663 //
7664 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7665           (ins VR256:$src1, i8imm:$src2),
7666           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7667           [(set VR128:$dst,
7668             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7669           VEX;
7670 let neverHasSideEffects = 1, mayStore = 1 in
7671 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7672           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7673           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7674
7675 //===----------------------------------------------------------------------===//
7676 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7677 //
7678 multiclass avx2_pmovmask<string OpcodeStr,
7679                          Intrinsic IntLd128, Intrinsic IntLd256,
7680                          Intrinsic IntSt128, Intrinsic IntSt256> {
7681   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7682              (ins VR128:$src1, i128mem:$src2),
7683              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7684              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7685   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7686              (ins VR256:$src1, i256mem:$src2),
7687              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7688              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7689   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7690              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7691              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7692              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7693   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7694              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7695              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7696              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7697 }
7698
7699 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7700                                 int_x86_avx2_maskload_d,
7701                                 int_x86_avx2_maskload_d_256,
7702                                 int_x86_avx2_maskstore_d,
7703                                 int_x86_avx2_maskstore_d_256>;
7704 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7705                                 int_x86_avx2_maskload_q,
7706                                 int_x86_avx2_maskload_q_256,
7707                                 int_x86_avx2_maskstore_q,
7708                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7709
7710
7711 //===----------------------------------------------------------------------===//
7712 // Variable Bit Shifts
7713 //
7714 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7715                           ValueType vt128, ValueType vt256> {
7716   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7717              (ins VR128:$src1, VR128:$src2),
7718              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7719              [(set VR128:$dst,
7720                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7721              VEX_4V;
7722   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7723              (ins VR128:$src1, i128mem:$src2),
7724              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7725              [(set VR128:$dst,
7726                (vt128 (OpNode VR128:$src1,
7727                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7728              VEX_4V;
7729   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7730              (ins VR256:$src1, VR256:$src2),
7731              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7732              [(set VR256:$dst,
7733                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7734              VEX_4V;
7735   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7736              (ins VR256:$src1, i256mem:$src2),
7737              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7738              [(set VR256:$dst,
7739                (vt256 (OpNode VR256:$src1,
7740                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7741              VEX_4V;
7742 }
7743
7744 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7745 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7746 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7747 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7748 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;