lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Evan Cheng and is distributed under the University
   6 // of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86loadp   : SDNode<"X86ISD::LOAD_PACK", SDTLoad, [SDNPHasChain]>;
  25 def X86loadu   : SDNode<"X86ISD::LOAD_UA",   SDTLoad, [SDNPHasChain]>;
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest,
  36                         [SDNPHasChain, SDNPOutFlag]>;
  37 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest,
  38                         [SDNPHasChain, SDNPOutFlag]>;
  39 def X86s2vec   : SDNode<"X86ISD::S2VEC",  SDTypeProfile<1, 1, []>, []>;
  40 def X86pextrw  : SDNode<"X86ISD::PEXTRW", SDTypeProfile<1, 2, []>, []>;
  41 def X86pinsrw  : SDNode<"X86ISD::PINSRW", SDTypeProfile<1, 3, []>, []>;
  42
  43 //===----------------------------------------------------------------------===//
  44 // SSE 'Special' Instructions
  45 //===----------------------------------------------------------------------===//
  46
  47 def IMPLICIT_DEF_VR128 : I<0, Pseudo, (ops VR128:$dst),
  48                            "#IMPLICIT_DEF $dst",
  49                            [(set VR128:$dst, (v4f32 (undef)))]>,
  50                          Requires<[HasSSE1]>;
  51 def IMPLICIT_DEF_FR32  : I<0, Pseudo, (ops FR32:$dst),
  52                            "#IMPLICIT_DEF $dst",
  53                            [(set FR32:$dst, (undef))]>, Requires<[HasSSE2]>;
  54 def IMPLICIT_DEF_FR64  : I<0, Pseudo, (ops FR64:$dst),
  55                            "#IMPLICIT_DEF $dst",
  56                            [(set FR64:$dst, (undef))]>, Requires<[HasSSE2]>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // SSE Complex Patterns
  60 //===----------------------------------------------------------------------===//
  61
  62 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  63 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  64 // forms.
  65 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  66                                   [SDNPHasChain]>;
  67 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  68                                   [SDNPHasChain]>;
  69
  70 def ssmem : Operand<v4f32> {
  71   let PrintMethod = "printf32mem";
  72   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  73 }
  74 def sdmem : Operand<v2f64> {
  75   let PrintMethod = "printf64mem";
  76   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  77 }
  78
  79 //===----------------------------------------------------------------------===//
  80 // SSE pattern fragments
  81 //===----------------------------------------------------------------------===//
  82
  83 def X86loadpf32  : PatFrag<(ops node:$ptr), (f32   (X86loadp node:$ptr))>;
  84 def X86loadpf64  : PatFrag<(ops node:$ptr), (f64   (X86loadp node:$ptr))>;
  85
  86 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  87 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  88 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  89 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  90
  91 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
  92 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
  93 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
  94 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
  95 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
  96 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
  97
  98 def fp32imm0 : PatLeaf<(f32 fpimm), [{
  99   return N->isExactlyValue(+0.0);
 100 }]>;
 101
 102 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 103   // Transformation function: imm >> 3
 104   return getI32Imm(N->getValue() >> 3);
 105 }]>;
 106
 107 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 108 // SHUFP* etc. imm.
 109 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 110   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 111 }]>;
 112
 113 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 114 // PSHUFHW imm.
 115 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 116   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 117 }]>;
 118
 119 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 120 // PSHUFLW imm.
 121 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 122   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 123 }]>;
 124
 125 def SSE_splat_mask : PatLeaf<(build_vector), [{
 126   return X86::isSplatMask(N);
 127 }], SHUFFLE_get_shuf_imm>;
 128
 129 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 130   return X86::isSplatLoMask(N);
 131 }]>;
 132
 133 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 134   return X86::isMOVHLPSMask(N);
 135 }]>;
 136
 137 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 138   return X86::isMOVHLPS_v_undef_Mask(N);
 139 }]>;
 140
 141 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 142   return X86::isMOVHPMask(N);
 143 }]>;
 144
 145 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 146   return X86::isMOVLPMask(N);
 147 }]>;
 148
 149 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 150   return X86::isMOVLMask(N);
 151 }]>;
 152
 153 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 154   return X86::isMOVSHDUPMask(N);
 155 }]>;
 156
 157 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 158   return X86::isMOVSLDUPMask(N);
 159 }]>;
 160
 161 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 162   return X86::isUNPCKLMask(N);
 163 }]>;
 164
 165 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 166   return X86::isUNPCKHMask(N);
 167 }]>;
 168
 169 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 170   return X86::isUNPCKL_v_undef_Mask(N);
 171 }]>;
 172
 173 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 174   return X86::isUNPCKH_v_undef_Mask(N);
 175 }]>;
 176
 177 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 178   return X86::isPSHUFDMask(N);
 179 }], SHUFFLE_get_shuf_imm>;
 180
 181 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 182   return X86::isPSHUFHWMask(N);
 183 }], SHUFFLE_get_pshufhw_imm>;
 184
 185 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 186   return X86::isPSHUFLWMask(N);
 187 }], SHUFFLE_get_pshuflw_imm>;
 188
 189 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 190   return X86::isPSHUFDMask(N);
 191 }], SHUFFLE_get_shuf_imm>;
 192
 193 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 194   return X86::isSHUFPMask(N);
 195 }], SHUFFLE_get_shuf_imm>;
 196
 197 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 198   return X86::isSHUFPMask(N);
 199 }], SHUFFLE_get_shuf_imm>;
 200
 201 //===----------------------------------------------------------------------===//
 202 // SSE scalar FP Instructions
 203 //===----------------------------------------------------------------------===//
 204
 205 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 206 // scheduler into a branch sequence.
 207 let usesCustomDAGSchedInserter = 1 in {  // Expanded by the scheduler.
 208   def CMOV_FR32 : I<0, Pseudo,
 209                     (ops FR32:$dst, FR32:$t, FR32:$f, i8imm:$cond),
 210                     "#CMOV_FR32 PSEUDO!",
 211                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond))]>;
 212   def CMOV_FR64 : I<0, Pseudo,
 213                     (ops FR64:$dst, FR64:$t, FR64:$f, i8imm:$cond),
 214                     "#CMOV_FR64 PSEUDO!",
 215                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond))]>;
 216   def CMOV_V4F32 : I<0, Pseudo,
 217                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 218                     "#CMOV_V4F32 PSEUDO!",
 219                     [(set VR128:$dst,
 220                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 221   def CMOV_V2F64 : I<0, Pseudo,
 222                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 223                     "#CMOV_V2F64 PSEUDO!",
 224                     [(set VR128:$dst,
 225                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 226   def CMOV_V2I64 : I<0, Pseudo,
 227                     (ops VR128:$dst, VR128:$t, VR128:$f, i8imm:$cond),
 228                     "#CMOV_V2I64 PSEUDO!",
 229                     [(set VR128:$dst,
 230                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond)))]>;
 231 }
 232
 233 //===----------------------------------------------------------------------===//
 234 // SSE1 Instructions
 235 //===----------------------------------------------------------------------===//
 236
 237 // SSE1 Instruction Templates:
 238 //
 239 //   SSI   - SSE1 instructions with XS prefix.
 240 //   PSI   - SSE1 instructions with TB prefix.
 241 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 242
 243 class SSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 244       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE1]>;
 245 class PSI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 246       : I<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 247 class PSIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 248       : Ii8<o, F, ops, asm, pattern>, TB, Requires<[HasSSE1]>;
 249
 250 // Helpers for defining instructions that directly correspond to intrinsics.
 251 multiclass SS_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 252   def r : SSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 253               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 254               [(set VR128:$dst, (v4f32 (IntId VR128:$src)))]>;
 255   def m : SSI<o, MRMSrcMem, (ops VR128:$dst, ssmem:$src),
 256               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 257               [(set VR128:$dst, (v4f32 (IntId sse_load_f32:$src)))]>;
 258 }
 259
 260 // Move Instructions
 261 def MOVSSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 262                   "movss {$src, $dst|$dst, $src}", []>;
 263 def MOVSSrm : SSI<0x10, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 264                   "movss {$src, $dst|$dst, $src}",
 265                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 266 def MOVSSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, FR32:$src),
 267                   "movss {$src, $dst|$dst, $src}",
 268                   [(store FR32:$src, addr:$dst)]>;
 269
 270 def SQRTSSr : SSI<0x51, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 271                   "sqrtss {$src, $dst|$dst, $src}",
 272                   [(set FR32:$dst, (fsqrt FR32:$src))]>;
 273 def SQRTSSm : SSI<0x51, MRMSrcMem, (ops FR32:$dst, f32mem:$src),
 274                   "sqrtss {$src, $dst|$dst, $src}",
 275                   [(set FR32:$dst, (fsqrt (loadf32 addr:$src)))]>;
 276
 277 // Aliases to match intrinsics which expect XMM operand(s).
 278 defm SQRTSS_Int  : SS_IntUnary<0x51, "sqrtss" , int_x86_sse_sqrt_ss>;
 279 defm RSQRTSS_Int : SS_IntUnary<0x52, "rsqrtss", int_x86_sse_rsqrt_ss>;
 280 defm RCPSS_Int   : SS_IntUnary<0x53, "rcpss"  , int_x86_sse_rcp_ss>;
 281
 282 // Conversion instructions
 283 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (ops GR32:$dst, FR32:$src),
 284                       "cvttss2si {$src, $dst|$dst, $src}",
 285                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 286 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 287                       "cvttss2si {$src, $dst|$dst, $src}",
 288                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 289 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (ops FR32:$dst, GR32:$src),
 290                       "cvtsi2ss {$src, $dst|$dst, $src}",
 291                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 292 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
 293                       "cvtsi2ss {$src, $dst|$dst, $src}",
 294                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 295
 296 // Match intrinsics which expect XMM operand(s).
 297 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 298                          "cvtss2si {$src, $dst|$dst, $src}",
 299                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 300 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 301                          "cvtss2si {$src, $dst|$dst, $src}",
 302                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 303                                            (load addr:$src)))]>;
 304
 305 // Aliases for intrinsics
 306 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 307                           "cvttss2si {$src, $dst|$dst, $src}",
 308                           [(set GR32:$dst,
 309                             (int_x86_sse_cvttss2si VR128:$src))]>;
 310 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (ops GR32:$dst, f32mem:$src),
 311                           "cvttss2si {$src, $dst|$dst, $src}",
 312                           [(set GR32:$dst,
 313                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 314
 315 let isTwoAddress = 1 in {
 316   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 317                            (ops VR128:$dst, VR128:$src1, GR32:$src2),
 318                            "cvtsi2ss {$src2, $dst|$dst, $src2}",
 319                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 320                                               GR32:$src2))]>;
 321   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 322                            (ops VR128:$dst, VR128:$src1, i32mem:$src2),
 323                            "cvtsi2ss {$src2, $dst|$dst, $src2}",
 324                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 325                                               (loadi32 addr:$src2)))]>;
 326 }
 327
 328 // Comparison instructions
 329 let isTwoAddress = 1 in {
 330   def CMPSSrr : SSI<0xC2, MRMSrcReg,
 331                     (ops FR32:$dst, FR32:$src1, FR32:$src, SSECC:$cc),
 332                     "cmp${cc}ss {$src, $dst|$dst, $src}",
 333                     []>;
 334   def CMPSSrm : SSI<0xC2, MRMSrcMem,
 335                     (ops FR32:$dst, FR32:$src1, f32mem:$src, SSECC:$cc),
 336                     "cmp${cc}ss {$src, $dst|$dst, $src}", []>;
 337 }
 338
 339 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops FR32:$src1, FR32:$src2),
 340                    "ucomiss {$src2, $src1|$src1, $src2}",
 341                    [(X86cmp FR32:$src1, FR32:$src2)]>;
 342 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops FR32:$src1, f32mem:$src2),
 343                    "ucomiss {$src2, $src1|$src1, $src2}",
 344                    [(X86cmp FR32:$src1, (loadf32 addr:$src2))]>;
 345
 346 // Aliases to match intrinsics which expect XMM operand(s).
 347 let isTwoAddress = 1 in {
 348   def Int_CMPSSrr : SSI<0xC2, MRMSrcReg,
 349                         (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 350                         "cmp${cc}ss {$src, $dst|$dst, $src}",
 351                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 352                                            VR128:$src, imm:$cc))]>;
 353   def Int_CMPSSrm : SSI<0xC2, MRMSrcMem,
 354                         (ops VR128:$dst, VR128:$src1, f32mem:$src, SSECC:$cc),
 355                         "cmp${cc}ss {$src, $dst|$dst, $src}",
 356                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 357                                            (load addr:$src), imm:$cc))]>;
 358 }
 359
 360 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 361                        "ucomiss {$src2, $src1|$src1, $src2}",
 362                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2)]>;
 363 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 364                        "ucomiss {$src2, $src1|$src1, $src2}",
 365                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2))]>;
 366
 367 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 368                       "comiss {$src2, $src1|$src1, $src2}",
 369                       [(X86comi (v4f32 VR128:$src1), VR128:$src2)]>;
 370 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 371                       "comiss {$src2, $src1|$src1, $src2}",
 372                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2))]>;
 373
 374 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 375 // start with 'Fs'.
 376
 377 // Alias instructions that map fld0 to pxor for sse.
 378 def FsFLD0SS : I<0xEF, MRMInitReg, (ops FR32:$dst),
 379                  "pxor $dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 380                Requires<[HasSSE1]>, TB, OpSize;
 381
 382 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 383 // disregarded.
 384 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (ops FR32:$dst, FR32:$src),
 385                      "movaps {$src, $dst|$dst, $src}", []>;
 386
 387 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 388 // disregarded.
 389 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (ops FR32:$dst, f128mem:$src),
 390                      "movaps {$src, $dst|$dst, $src}",
 391                      [(set FR32:$dst, (X86loadpf32 addr:$src))]>;
 392
 393 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 394 let isTwoAddress = 1 in {
 395 let isCommutable = 1 in {
 396   def FsANDPSrr : PSI<0x54, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 397                       "andps {$src2, $dst|$dst, $src2}",
 398                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 399   def FsORPSrr  : PSI<0x56, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 400                       "orps {$src2, $dst|$dst, $src2}",
 401                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 402   def FsXORPSrr : PSI<0x57, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 403                       "xorps {$src2, $dst|$dst, $src2}",
 404                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 405 }
 406
 407 def FsANDPSrm : PSI<0x54, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 408                     "andps {$src2, $dst|$dst, $src2}",
 409                     [(set FR32:$dst, (X86fand FR32:$src1,
 410                                       (X86loadpf32 addr:$src2)))]>;
 411 def FsORPSrm  : PSI<0x56, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 412                     "orps {$src2, $dst|$dst, $src2}",
 413                     [(set FR32:$dst, (X86for FR32:$src1,
 414                                       (X86loadpf32 addr:$src2)))]>;
 415 def FsXORPSrm : PSI<0x57, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 416                     "xorps {$src2, $dst|$dst, $src2}",
 417                     [(set FR32:$dst, (X86fxor FR32:$src1,
 418                                       (X86loadpf32 addr:$src2)))]>;
 419
 420 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 421                      (ops FR32:$dst, FR32:$src1, FR32:$src2),
 422                      "andnps {$src2, $dst|$dst, $src2}", []>;
 423 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 424                      (ops FR32:$dst, FR32:$src1, f128mem:$src2),
 425                      "andnps {$src2, $dst|$dst, $src2}", []>;
 426 }
 427
 428 /// scalar_sse1_fp_binop_rm - Scalar SSE1 binops come in three basic forms:
 429 ///
 430 ///  1. f32 - This comes in SSE1 form for floats.
 431 ///  2. rr vs rm - They include a reg+reg form and a reg+mem form.
 432 ///
 433 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
 434 /// normal form, in that they take an entire vector (instead of a scalar) and
 435 /// leave the top elements undefined.  This adds another two variants of the
 436 /// above permutations, giving us 8 forms for 'instruction'.
 437 ///
 438 let isTwoAddress = 1 in {
 439 multiclass scalar_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 440                                    SDNode OpNode, Intrinsic F32Int,
 441                                    bit Commutable = 0> {
 442   // Scalar operation, reg+reg.
 443   def SSrr : SSI<opc, MRMSrcReg, (ops FR32:$dst, FR32:$src1, FR32:$src2),
 444                  !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 445                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 446     let isCommutable = Commutable;
 447   }
 448
 449   // Scalar operation, reg+mem.
 450   def SSrm : SSI<opc, MRMSrcMem, (ops FR32:$dst, FR32:$src1, f32mem:$src2),
 451                  !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 452                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 453
 454   // Vector intrinsic operation, reg+reg.
 455   def SSrr_Int : SSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 456                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 457                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 458     let isCommutable = Commutable;
 459   }
 460
 461   // Vector intrinsic operation, reg+mem.
 462   def SSrm_Int : SSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, ssmem:$src2),
 463                      !strconcat(OpcodeStr, "ss {$src2, $dst|$dst, $src2}"),
 464                      [(set VR128:$dst, (F32Int VR128:$src1,
 465                                                sse_load_f32:$src2))]>;
 466 }
 467 }
 468
 469 // Arithmetic instructions
 470 defm ADD : scalar_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 471 defm MUL : scalar_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 472 defm SUB : scalar_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 473 defm DIV : scalar_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 474
 475 defm MAX : scalar_sse1_fp_binop_rm<0x5F, "max", X86fmax, int_x86_sse_max_ss>;
 476 defm MIN : scalar_sse1_fp_binop_rm<0x5D, "min", X86fmin, int_x86_sse_min_ss>;
 477
 478 //===----------------------------------------------------------------------===//
 479 // SSE packed FP Instructions
 480
 481 // Move Instructions
 482 def MOVAPSrr : PSI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 483                    "movaps {$src, $dst|$dst, $src}", []>;
 484 def MOVAPSrm : PSI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 485                    "movaps {$src, $dst|$dst, $src}",
 486                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 487
 488 def MOVAPSmr : PSI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 489                    "movaps {$src, $dst|$dst, $src}",
 490                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 491
 492 def MOVUPSrr : PSI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 493                    "movups {$src, $dst|$dst, $src}", []>;
 494 def MOVUPSrm : PSI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
 495                    "movups {$src, $dst|$dst, $src}",
 496                    [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 497 def MOVUPSmr : PSI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
 498                    "movups {$src, $dst|$dst, $src}",
 499                    [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 500
 501 let isTwoAddress = 1 in {
 502   let AddedComplexity = 20 in {
 503     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 504                        (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 505                        "movlps {$src2, $dst|$dst, $src2}",
 506                        [(set VR128:$dst,
 507                          (v4f32 (vector_shuffle VR128:$src1,
 508                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 509                                  MOVLP_shuffle_mask)))]>;
 510     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 511                        (ops VR128:$dst, VR128:$src1, f64mem:$src2),
 512                        "movhps {$src2, $dst|$dst, $src2}",
 513                        [(set VR128:$dst,
 514                          (v4f32 (vector_shuffle VR128:$src1,
 515                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 516                                  MOVHP_shuffle_mask)))]>;
 517   } // AddedComplexity
 518 } // isTwoAddress
 519
 520 def MOVLPSmr : PSI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 521                    "movlps {$src, $dst|$dst, $src}",
 522                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 523                                  (iPTR 0))), addr:$dst)]>;
 524
 525 // v2f64 extract element 1 is always custom lowered to unpack high to low
 526 // and extract element 0 so the non-store version isn't too horrible.
 527 def MOVHPSmr : PSI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
 528                    "movhps {$src, $dst|$dst, $src}",
 529                    [(store (f64 (vector_extract
 530                                  (v2f64 (vector_shuffle
 531                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 532                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 533                      addr:$dst)]>;
 534
 535 let isTwoAddress = 1 in {
 536 let AddedComplexity = 15 in {
 537 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 538                     "movlhps {$src2, $dst|$dst, $src2}",
 539                     [(set VR128:$dst,
 540                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 541                               MOVHP_shuffle_mask)))]>;
 542
 543 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 544                     "movhlps {$src2, $dst|$dst, $src2}",
 545                     [(set VR128:$dst,
 546                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 547                               MOVHLPS_shuffle_mask)))]>;
 548 } // AddedComplexity
 549 } // isTwoAddress
 550
 551
 552
 553 /// packed_sse1_fp_binop_rm - Packed SSE binops come in three basic forms:
 554 ///  1. v4f32    - This comes in SSE1 form for float.
 555 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
 556 ///
 557 let isTwoAddress = 1 in {
 558 multiclass packed_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 559                                    SDNode OpNode, bit Commutable = 0> {
 560   // Packed operation, reg+reg.
 561   def PSrr : PSI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 562                !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2}"),
 563                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 564     let isCommutable = Commutable;
 565   }
 566
 567   // Packed operation, reg+mem.
 568   def PSrm : PSI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 569                  !strconcat(OpcodeStr, "ps {$src2, $dst|$dst, $src2}"),
 570                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv4f32 addr:$src2)))]>;
 571 }
 572 }
 573
 574 defm ADD : packed_sse1_fp_binop_rm<0x58, "add", fadd, 1>;
 575 defm MUL : packed_sse1_fp_binop_rm<0x59, "mul", fmul, 1>;
 576 defm DIV : packed_sse1_fp_binop_rm<0x5E, "div", fdiv>;
 577 defm SUB : packed_sse1_fp_binop_rm<0x5C, "sub", fsub>;
 578
 579 // Arithmetic
 580
 581 class PS_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 582   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 583         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 584         [(set VR128:$dst, (IntId VR128:$src))]>;
 585 class PS_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 586   : PSI<o, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 587         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 588         [(set VR128:$dst, (IntId (load addr:$src)))]>;
 589
 590 class PS_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
 591   : PSI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
 592         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 593         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
 594 class PS_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
 595   : PSI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f32mem:$src2),
 596         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
 597         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
 598
 599 def SQRTPSr  : PS_Intr<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 600 def SQRTPSm  : PS_Intm<0x51, "sqrtps", int_x86_sse_sqrt_ps>;
 601
 602 def RSQRTPSr : PS_Intr<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 603 def RSQRTPSm : PS_Intm<0x52, "rsqrtps", int_x86_sse_rsqrt_ps>;
 604 def RCPPSr   : PS_Intr<0x53, "rcpps", int_x86_sse_rcp_ps>;
 605 def RCPPSm   : PS_Intm<0x53, "rcpps", int_x86_sse_rcp_ps>;
 606
 607 let isTwoAddress = 1 in {
 608   let isCommutable = 1 in {
 609     def MAXPSrr  : PS_Intrr<0x5F, "maxps", int_x86_sse_max_ps>;
 610     def MINPSrr  : PS_Intrr<0x5D, "minps", int_x86_sse_min_ps>;
 611   }
 612
 613   def MAXPSrm  : PS_Intrm<0x5F, "maxps", int_x86_sse_max_ps>;
 614   def MINPSrm  : PS_Intrm<0x5D, "minps", int_x86_sse_min_ps>;
 615 }
 616
 617 // Logical
 618 let isTwoAddress = 1 in {
 619   let isCommutable = 1 in {
 620     def ANDPSrr : PSI<0x54, MRMSrcReg,
 621                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 622                       "andps {$src2, $dst|$dst, $src2}",
 623                       [(set VR128:$dst, (v2i64
 624                                          (and VR128:$src1, VR128:$src2)))]>;
 625     def ORPSrr  : PSI<0x56, MRMSrcReg,
 626                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 627                       "orps {$src2, $dst|$dst, $src2}",
 628                       [(set VR128:$dst, (v2i64
 629                                          (or VR128:$src1, VR128:$src2)))]>;
 630     def XORPSrr : PSI<0x57, MRMSrcReg,
 631                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
 632                       "xorps {$src2, $dst|$dst, $src2}",
 633                       [(set VR128:$dst, (v2i64
 634                                          (xor VR128:$src1, VR128:$src2)))]>;
 635   }
 636
 637   def ANDPSrm : PSI<0x54, MRMSrcMem,
 638                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 639                     "andps {$src2, $dst|$dst, $src2}",
 640                     [(set VR128:$dst, (and VR128:$src1,
 641                                        (bc_v2i64 (loadv4f32 addr:$src2))))]>;
 642   def ORPSrm  : PSI<0x56, MRMSrcMem,
 643                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 644                     "orps {$src2, $dst|$dst, $src2}",
 645                     [(set VR128:$dst, (or VR128:$src1,
 646                                        (bc_v2i64 (loadv4f32 addr:$src2))))]>;
 647   def XORPSrm : PSI<0x57, MRMSrcMem,
 648                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 649                     "xorps {$src2, $dst|$dst, $src2}",
 650                     [(set VR128:$dst, (xor VR128:$src1,
 651                                        (bc_v2i64 (loadv4f32 addr:$src2))))]>;
 652   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 653                      (ops VR128:$dst, VR128:$src1, VR128:$src2),
 654                      "andnps {$src2, $dst|$dst, $src2}",
 655                      [(set VR128:$dst,
 656                        (v2i64 (and (xor VR128:$src1,
 657                                     (bc_v2i64 (v4i32 immAllOnesV))),
 658                                VR128:$src2)))]>;
 659   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 660                      (ops VR128:$dst, VR128:$src1,f128mem:$src2),
 661                      "andnps {$src2, $dst|$dst, $src2}",
 662                      [(set VR128:$dst,
 663                        (v2i64 (and (xor VR128:$src1,
 664                                     (bc_v2i64 (v4i32 immAllOnesV))),
 665                                (bc_v2i64 (loadv4f32 addr:$src2)))))]>;
 666 }
 667
 668 let isTwoAddress = 1 in {
 669   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 670                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 671                       "cmp${cc}ps {$src, $dst|$dst, $src}",
 672                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 673                                          VR128:$src, imm:$cc))]>;
 674   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 675                       (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
 676                       "cmp${cc}ps {$src, $dst|$dst, $src}",
 677                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 678                                          (load addr:$src), imm:$cc))]>;
 679 }
 680
 681 // Shuffle and unpack instructions
 682 let isTwoAddress = 1 in {
 683   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 684     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 685                           (ops VR128:$dst, VR128:$src1,
 686                            VR128:$src2, i32i8imm:$src3),
 687                           "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
 688                           [(set VR128:$dst,
 689                             (v4f32 (vector_shuffle
 690                                     VR128:$src1, VR128:$src2,
 691                                     SHUFP_shuffle_mask:$src3)))]>;
 692   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 693                         (ops VR128:$dst, VR128:$src1,
 694                          f128mem:$src2, i32i8imm:$src3),
 695                         "shufps {$src3, $src2, $dst|$dst, $src2, $src3}",
 696                         [(set VR128:$dst,
 697                           (v4f32 (vector_shuffle
 698                                   VR128:$src1, (load addr:$src2),
 699                                   SHUFP_shuffle_mask:$src3)))]>;
 700
 701   let AddedComplexity = 10 in {
 702     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 703                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
 704                          "unpckhps {$src2, $dst|$dst, $src2}",
 705                          [(set VR128:$dst,
 706                            (v4f32 (vector_shuffle
 707                                    VR128:$src1, VR128:$src2,
 708                                    UNPCKH_shuffle_mask)))]>;
 709     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 710                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 711                          "unpckhps {$src2, $dst|$dst, $src2}",
 712                          [(set VR128:$dst,
 713                            (v4f32 (vector_shuffle
 714                                    VR128:$src1, (load addr:$src2),
 715                                    UNPCKH_shuffle_mask)))]>;
 716
 717     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 718                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
 719                          "unpcklps {$src2, $dst|$dst, $src2}",
 720                          [(set VR128:$dst,
 721                            (v4f32 (vector_shuffle
 722                                    VR128:$src1, VR128:$src2,
 723                                    UNPCKL_shuffle_mask)))]>;
 724     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 725                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
 726                          "unpcklps {$src2, $dst|$dst, $src2}",
 727                          [(set VR128:$dst,
 728                            (v4f32 (vector_shuffle
 729                                    VR128:$src1, (load addr:$src2),
 730                                    UNPCKL_shuffle_mask)))]>;
 731   } // AddedComplexity
 732 } // isTwoAddress
 733
 734 // Mask creation
 735 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 736                      "movmskps {$src, $dst|$dst, $src}",
 737                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 738 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 739                      "movmskpd {$src, $dst|$dst, $src}",
 740                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 741
 742 // Prefetching loads.
 743 // TODO: no intrinsics for these?
 744 def PREFETCHT0   : PSI<0x18, MRM1m, (ops i8mem:$src), "prefetcht0 $src", []>;
 745 def PREFETCHT1   : PSI<0x18, MRM2m, (ops i8mem:$src), "prefetcht1 $src", []>;
 746 def PREFETCHT2   : PSI<0x18, MRM3m, (ops i8mem:$src), "prefetcht2 $src", []>;
 747 def PREFETCHNTA  : PSI<0x18, MRM0m, (ops i8mem:$src), "prefetchnta $src", []>;
 748
 749 // Non-temporal stores
 750 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
 751                     "movntps {$src, $dst|$dst, $src}",
 752                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 753
 754 // Load, store, and memory fence
 755 def SFENCE : PSI<0xAE, MRM7m, (ops), "sfence", [(int_x86_sse_sfence)]>;
 756
 757 // MXCSR register
 758 def LDMXCSR : PSI<0xAE, MRM2m, (ops i32mem:$src),
 759                   "ldmxcsr $src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 760 def STMXCSR : PSI<0xAE, MRM3m, (ops i32mem:$dst),
 761                   "stmxcsr $dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 762
 763 // Alias instructions that map zero vector to pxor / xorp* for sse.
 764 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 765 def V_SET0 : PSI<0x57, MRMInitReg, (ops VR128:$dst),
 766                  "xorps $dst, $dst",
 767                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 768
 769 // FR32 to 128-bit vector conversion.
 770 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (ops VR128:$dst, FR32:$src),
 771                       "movss {$src, $dst|$dst, $src}",
 772                       [(set VR128:$dst,
 773                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 774 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 775                      "movss {$src, $dst|$dst, $src}",
 776                      [(set VR128:$dst,
 777                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 778
 779 // FIXME: may not be able to eliminate this movss with coalescing the src and
 780 // dest register classes are different. We really want to write this pattern
 781 // like this:
 782 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 783 //           (f32 FR32:$src)>;
 784 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (ops FR32:$dst, VR128:$src),
 785                      "movss {$src, $dst|$dst, $src}",
 786                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
 787                                        (iPTR 0)))]>;
 788 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (ops f32mem:$dst, VR128:$src),
 789                      "movss {$src, $dst|$dst, $src}",
 790                      [(store (f32 (vector_extract (v4f32 VR128:$src),
 791                                    (iPTR 0))), addr:$dst)]>;
 792
 793
 794 // Move to lower bits of a VR128, leaving upper bits alone.
 795 // Three operand (but two address) aliases.
 796 let isTwoAddress = 1 in {
 797   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
 798                         (ops VR128:$dst, VR128:$src1, FR32:$src2),
 799                         "movss {$src2, $dst|$dst, $src2}", []>;
 800
 801   let AddedComplexity = 15 in
 802     def MOVLPSrr : SSI<0x10, MRMSrcReg,
 803                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
 804                        "movss {$src2, $dst|$dst, $src2}",
 805                        [(set VR128:$dst,
 806                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 807                                  MOVL_shuffle_mask)))]>;
 808 }
 809
 810 // Move to lower bits of a VR128 and zeroing upper bits.
 811 // Loading from memory automatically zeroing upper bits.
 812 let AddedComplexity = 20 in
 813 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (ops VR128:$dst, f32mem:$src),
 814                       "movss {$src, $dst|$dst, $src}",
 815                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV,
 816                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
 817                                                 MOVL_shuffle_mask)))]>;
 818
 819
 820 //===----------------------------------------------------------------------===//
 821 // SSE2 Instructions
 822 //===----------------------------------------------------------------------===//
 823
 824 // SSE2 Instruction Templates:
 825 //
 826 //   SDI   - SSE2 instructions with XD prefix.
 827 //   PDI   - SSE2 instructions with TB and OpSize prefixes.
 828 //   PDIi8 - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 829
 830 class SDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 831       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE2]>;
 832 class PDI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 833       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 834 class PDIi8<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
 835       : Ii8<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE2]>;
 836
 837 // Helpers for defining instructions that directly correspond to intrinsics.
 838 multiclass SD_IntUnary<bits<8> o, string OpcodeStr, Intrinsic IntId> {
 839   def r : SDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
 840               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 841               [(set VR128:$dst, (v2f64 (IntId VR128:$src)))]>;
 842   def m : SDI<o, MRMSrcMem, (ops VR128:$dst, sdmem:$src),
 843               !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
 844               [(set VR128:$dst, (v2f64 (IntId sse_load_f64:$src)))]>;
 845 }
 846
 847 // Move Instructions
 848 def MOVSDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 849                   "movsd {$src, $dst|$dst, $src}", []>;
 850 def MOVSDrm : SDI<0x10, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 851                   "movsd {$src, $dst|$dst, $src}",
 852                   [(set FR64:$dst, (loadf64 addr:$src))]>;
 853 def MOVSDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, FR64:$src),
 854                   "movsd {$src, $dst|$dst, $src}",
 855                   [(store FR64:$src, addr:$dst)]>;
 856
 857 def SQRTSDr : SDI<0x51, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 858                   "sqrtsd {$src, $dst|$dst, $src}",
 859                   [(set FR64:$dst, (fsqrt FR64:$src))]>;
 860 def SQRTSDm : SDI<0x51, MRMSrcMem, (ops FR64:$dst, f64mem:$src),
 861                   "sqrtsd {$src, $dst|$dst, $src}",
 862                   [(set FR64:$dst, (fsqrt (loadf64 addr:$src)))]>;
 863
 864 // Aliases to match intrinsics which expect XMM operand(s).
 865 defm SQRTSD_Int : SD_IntUnary<0x51, "sqrtsd" , int_x86_sse2_sqrt_sd>;
 866
 867 // Conversion instructions
 868 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (ops GR32:$dst, FR64:$src),
 869                       "cvttsd2si {$src, $dst|$dst, $src}",
 870                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
 871 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f64mem:$src),
 872                       "cvttsd2si {$src, $dst|$dst, $src}",
 873                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
 874 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (ops FR32:$dst, FR64:$src),
 875                       "cvtsd2ss {$src, $dst|$dst, $src}",
 876                       [(set FR32:$dst, (fround FR64:$src))]>;
 877 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (ops FR32:$dst, f64mem:$src),
 878                       "cvtsd2ss {$src, $dst|$dst, $src}",
 879                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
 880 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (ops FR64:$dst, GR32:$src),
 881                       "cvtsi2sd {$src, $dst|$dst, $src}",
 882                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
 883 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (ops FR64:$dst, i32mem:$src),
 884                       "cvtsi2sd {$src, $dst|$dst, $src}",
 885                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 886
 887 // SSE2 instructions with XS prefix
 888 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (ops FR64:$dst, FR32:$src),
 889                    "cvtss2sd {$src, $dst|$dst, $src}",
 890                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 891                  Requires<[HasSSE2]>;
 892 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (ops FR64:$dst, f32mem:$src),
 893                    "cvtss2sd {$src, $dst|$dst, $src}",
 894                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 895                  Requires<[HasSSE2]>;
 896
 897 // Match intrinsics which expect XMM operand(s).
 898 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 899                          "cvtsd2si {$src, $dst|$dst, $src}",
 900                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
 901 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 902                          "cvtsd2si {$src, $dst|$dst, $src}",
 903                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
 904                                            (load addr:$src)))]>;
 905
 906 // Aliases for intrinsics
 907 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (ops GR32:$dst, VR128:$src),
 908                           "cvttsd2si {$src, $dst|$dst, $src}",
 909                           [(set GR32:$dst,
 910                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
 911 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (ops GR32:$dst, f128mem:$src),
 912                           "cvttsd2si {$src, $dst|$dst, $src}",
 913                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
 914                                             (load addr:$src)))]>;
 915
 916 // Comparison instructions
 917 let isTwoAddress = 1 in {
 918   def CMPSDrr : SDI<0xC2, MRMSrcReg,
 919                     (ops FR64:$dst, FR64:$src1, FR64:$src, SSECC:$cc),
 920                     "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 921   def CMPSDrm : SDI<0xC2, MRMSrcMem,
 922                     (ops FR64:$dst, FR64:$src1, f64mem:$src, SSECC:$cc),
 923                     "cmp${cc}sd {$src, $dst|$dst, $src}", []>;
 924 }
 925
 926 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops FR64:$src1, FR64:$src2),
 927                    "ucomisd {$src2, $src1|$src1, $src2}",
 928                    [(X86cmp FR64:$src1, FR64:$src2)]>;
 929 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops FR64:$src1, f64mem:$src2),
 930                    "ucomisd {$src2, $src1|$src1, $src2}",
 931                    [(X86cmp FR64:$src1, (loadf64 addr:$src2))]>;
 932
 933 // Aliases to match intrinsics which expect XMM operand(s).
 934 let isTwoAddress = 1 in {
 935   def Int_CMPSDrr : SDI<0xC2, MRMSrcReg,
 936                         (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
 937                         "cmp${cc}sd {$src, $dst|$dst, $src}",
 938                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
 939                                            VR128:$src, imm:$cc))]>;
 940   def Int_CMPSDrm : SDI<0xC2, MRMSrcMem,
 941                         (ops VR128:$dst, VR128:$src1, f64mem:$src, SSECC:$cc),
 942                         "cmp${cc}sd {$src, $dst|$dst, $src}",
 943                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
 944                                            (load addr:$src), imm:$cc))]>;
 945 }
 946
 947 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 948                        "ucomisd {$src2, $src1|$src1, $src2}",
 949                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 950 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 951                        "ucomisd {$src2, $src1|$src1, $src2}",
 952                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2))]>;
 953
 954 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (ops VR128:$src1, VR128:$src2),
 955                       "comisd {$src2, $src1|$src1, $src2}",
 956                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2))]>;
 957 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (ops VR128:$src1, f128mem:$src2),
 958                       "comisd {$src2, $src1|$src1, $src2}",
 959                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2))]>;
 960
 961 // Aliases of packed SSE2 instructions for scalar use. These all have names that
 962 // start with 'Fs'.
 963
 964 // Alias instructions that map fld0 to pxor for sse.
 965 def FsFLD0SD : I<0xEF, MRMInitReg, (ops FR64:$dst),
 966                  "pxor $dst, $dst", [(set FR64:$dst, fp64imm0)]>,
 967                Requires<[HasSSE2]>, TB, OpSize;
 968
 969 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
 970 // disregarded.
 971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (ops FR64:$dst, FR64:$src),
 972                      "movapd {$src, $dst|$dst, $src}", []>;
 973
 974 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
 975 // disregarded.
 976 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (ops FR64:$dst, f128mem:$src),
 977                      "movapd {$src, $dst|$dst, $src}",
 978                      [(set FR64:$dst, (X86loadpf64 addr:$src))]>;
 979
 980 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 981 let isTwoAddress = 1 in {
 982 let isCommutable = 1 in {
 983   def FsANDPDrr : PDI<0x54, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 984                       "andpd {$src2, $dst|$dst, $src2}",
 985                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
 986   def FsORPDrr  : PDI<0x56, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 987                       "orpd {$src2, $dst|$dst, $src2}",
 988                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
 989   def FsXORPDrr : PDI<0x57, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
 990                       "xorpd {$src2, $dst|$dst, $src2}",
 991                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
 992 }
 993
 994 def FsANDPDrm : PDI<0x54, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 995                     "andpd {$src2, $dst|$dst, $src2}",
 996                     [(set FR64:$dst, (X86fand FR64:$src1,
 997                                       (X86loadpf64 addr:$src2)))]>;
 998 def FsORPDrm  : PDI<0x56, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
 999                     "orpd {$src2, $dst|$dst, $src2}",
1000                     [(set FR64:$dst, (X86for FR64:$src1,
1001                                       (X86loadpf64 addr:$src2)))]>;
1002 def FsXORPDrm : PDI<0x57, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f128mem:$src2),
1003                     "xorpd {$src2, $dst|$dst, $src2}",
1004                     [(set FR64:$dst, (X86fxor FR64:$src1,
1005                                       (X86loadpf64 addr:$src2)))]>;
1006
1007 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1008                      (ops FR64:$dst, FR64:$src1, FR64:$src2),
1009                      "andnpd {$src2, $dst|$dst, $src2}", []>;
1010 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1011                      (ops FR64:$dst, FR64:$src1, f128mem:$src2),
1012                      "andnpd {$src2, $dst|$dst, $src2}", []>;
1013 }
1014
1015 /// scalar_sse2_fp_binop_rm - Scalar SSE2 binops come in three basic forms:
1016 ///
1017 ///  1. f64 - This comes in SSE2 form for doubles.
1018 ///  2. rr vs rm - They include a reg+reg form and a reg+mem form.
1019 ///
1020 /// In addition, scalar SSE ops have an intrinsic form.  This form is unlike the
1021 /// normal form, in that they take an entire vector (instead of a scalar) and
1022 /// leave the top elements undefined.  This adds another two variants of the
1023 /// above permutations, giving us 8 forms for 'instruction'.
1024 ///
1025 let isTwoAddress = 1 in {
1026 multiclass scalar_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1027                                    SDNode OpNode, Intrinsic F64Int,
1028                                    bit Commutable = 0> {
1029   // Scalar operation, reg+reg.
1030   def SDrr : SDI<opc, MRMSrcReg, (ops FR64:$dst, FR64:$src1, FR64:$src2),
1031                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1032                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1033     let isCommutable = Commutable;
1034   }
1035
1036   // Scalar operation, reg+mem.
1037   def SDrm : SDI<opc, MRMSrcMem, (ops FR64:$dst, FR64:$src1, f64mem:$src2),
1038                  !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1039                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1040
1041   // Vector intrinsic operation, reg+reg.
1042   def SDrr_Int : SDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1043                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1044                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1045     let isCommutable = Commutable;
1046   }
1047
1048   // Vector intrinsic operation, reg+mem.
1049   def SDrm_Int : SDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, sdmem:$src2),
1050                      !strconcat(OpcodeStr, "sd {$src2, $dst|$dst, $src2}"),
1051                      [(set VR128:$dst, (F64Int VR128:$src1,
1052                                                sse_load_f64:$src2))]>;
1053 }
1054 }
1055
1056 // Arithmetic instructions
1057 defm ADD : scalar_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1058 defm MUL : scalar_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1059 defm SUB : scalar_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1060 defm DIV : scalar_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1061
1062 defm MAX : scalar_sse2_fp_binop_rm<0x5F, "max", X86fmax, int_x86_sse2_max_sd>;
1063 defm MIN : scalar_sse2_fp_binop_rm<0x5D, "min", X86fmin, int_x86_sse2_min_sd>;
1064
1065 //===----------------------------------------------------------------------===//
1066 // SSE packed FP Instructions
1067
1068 // Move Instructions
1069 def MOVAPDrr : PDI<0x28, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1070                    "movapd {$src, $dst|$dst, $src}", []>;
1071 def MOVAPDrm : PDI<0x28, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1072                    "movapd {$src, $dst|$dst, $src}",
1073                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1074
1075 def MOVAPDmr : PDI<0x29, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1076                    "movapd {$src, $dst|$dst, $src}",
1077                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1078
1079 def MOVUPDrr : PDI<0x10, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1080                    "movupd {$src, $dst|$dst, $src}", []>;
1081 def MOVUPDrm : PDI<0x10, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1082                    "movupd {$src, $dst|$dst, $src}",
1083                    [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1084 def MOVUPDmr : PDI<0x11, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1085                    "movupd {$src, $dst|$dst, $src}",
1086                    [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1087
1088 let isTwoAddress = 1 in {
1089   let AddedComplexity = 20 in {
1090     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1091                        (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1092                        "movlpd {$src2, $dst|$dst, $src2}",
1093                        [(set VR128:$dst,
1094                          (v2f64 (vector_shuffle VR128:$src1,
1095                                  (scalar_to_vector (loadf64 addr:$src2)),
1096                                  MOVLP_shuffle_mask)))]>;
1097     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1098                        (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1099                        "movhpd {$src2, $dst|$dst, $src2}",
1100                        [(set VR128:$dst,
1101                          (v2f64 (vector_shuffle VR128:$src1,
1102                                  (scalar_to_vector (loadf64 addr:$src2)),
1103                                  MOVHP_shuffle_mask)))]>;
1104   } // AddedComplexity
1105 } // isTwoAddress
1106
1107 def MOVLPDmr : PDI<0x13, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1108                    "movlpd {$src, $dst|$dst, $src}",
1109                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1110                                  (iPTR 0))), addr:$dst)]>;
1111
1112 // v2f64 extract element 1 is always custom lowered to unpack high to low
1113 // and extract element 0 so the non-store version isn't too horrible.
1114 def MOVHPDmr : PDI<0x17, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1115                    "movhpd {$src, $dst|$dst, $src}",
1116                    [(store (f64 (vector_extract
1117                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1118                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1119                      addr:$dst)]>;
1120
1121 // SSE2 instructions without OpSize prefix
1122 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1123                        "cvtdq2ps {$src, $dst|$dst, $src}",
1124                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1125                      TB, Requires<[HasSSE2]>;
1126 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1127                        "cvtdq2ps {$src, $dst|$dst, $src}",
1128                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1129                                          (bitconvert (loadv2i64 addr:$src))))]>,
1130                      TB, Requires<[HasSSE2]>;
1131
1132 // SSE2 instructions with XS prefix
1133 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1134                        "cvtdq2pd {$src, $dst|$dst, $src}",
1135                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1136                      XS, Requires<[HasSSE2]>;
1137 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1138                        "cvtdq2pd {$src, $dst|$dst, $src}",
1139                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1140                                           (bitconvert (loadv2i64 addr:$src))))]>,
1141                      XS, Requires<[HasSSE2]>;
1142
1143 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1144                          "cvtps2dq {$src, $dst|$dst, $src}",
1145                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1146 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1147                          "cvtps2dq {$src, $dst|$dst, $src}",
1148                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1149                                             (load addr:$src)))]>;
1150 // SSE2 packed instructions with XS prefix
1151 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1152                         "cvttps2dq {$src, $dst|$dst, $src}",
1153                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1154                       XS, Requires<[HasSSE2]>;
1155 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1156                         "cvttps2dq {$src, $dst|$dst, $src}",
1157                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1158                                            (load addr:$src)))]>,
1159                       XS, Requires<[HasSSE2]>;
1160
1161 // SSE2 packed instructions with XD prefix
1162 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1163                        "cvtpd2dq {$src, $dst|$dst, $src}",
1164                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1165                      XD, Requires<[HasSSE2]>;
1166 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1167                        "cvtpd2dq {$src, $dst|$dst, $src}",
1168                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1169                                           (load addr:$src)))]>,
1170                      XD, Requires<[HasSSE2]>;
1171
1172 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1173                           "cvttpd2dq {$src, $dst|$dst, $src}",
1174                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1175 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1176                           "cvttpd2dq {$src, $dst|$dst, $src}",
1177                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1178                                              (load addr:$src)))]>;
1179
1180 // SSE2 instructions without OpSize prefix
1181 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1182                        "cvtps2pd {$src, $dst|$dst, $src}",
1183                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1184                      TB, Requires<[HasSSE2]>;
1185 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (ops VR128:$dst, f64mem:$src),
1186                        "cvtps2pd {$src, $dst|$dst, $src}",
1187                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1188                                           (load addr:$src)))]>,
1189                      TB, Requires<[HasSSE2]>;
1190
1191 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1192                          "cvtpd2ps {$src, $dst|$dst, $src}",
1193                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1194 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (ops VR128:$dst, f128mem:$src),
1195                          "cvtpd2ps {$src, $dst|$dst, $src}",
1196                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1197                                             (load addr:$src)))]>;
1198
1199 // Match intrinsics which expect XMM operand(s).
1200 // Aliases for intrinsics
1201 let isTwoAddress = 1 in {
1202 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1203                         (ops VR128:$dst, VR128:$src1, GR32:$src2),
1204                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
1205                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1206                                            GR32:$src2))]>;
1207 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1208                         (ops VR128:$dst, VR128:$src1, i32mem:$src2),
1209                         "cvtsi2sd {$src2, $dst|$dst, $src2}",
1210                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1211                                            (loadi32 addr:$src2)))]>;
1212 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1213                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1214                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
1215                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1216                                       VR128:$src2))]>;
1217 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1218                         (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1219                    "cvtsd2ss {$src2, $dst|$dst, $src2}",
1220                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1221                                       (load addr:$src2)))]>;
1222 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1223                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1224                     "cvtss2sd {$src2, $dst|$dst, $src2}",
1225                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1226                                        VR128:$src2))]>, XS,
1227                     Requires<[HasSSE2]>;
1228 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1229                       (ops VR128:$dst, VR128:$src1, f32mem:$src2),
1230                     "cvtss2sd {$src2, $dst|$dst, $src2}",
1231                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1232                                        (load addr:$src2)))]>, XS,
1233                     Requires<[HasSSE2]>;
1234 }
1235
1236 /// packed_sse2_fp_binop_rm - Packed SSE binops come in three basic forms:
1237 ///  1. v2f64    - This comes in SSE2 form for doubles.
1238 ///  2. rr vs rm - They include a reg+reg form and a ref+mem form.
1239 ///
1240 let isTwoAddress = 1 in {
1241 multiclass packed_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1242                                    SDNode OpNode, bit Commutable = 0> {
1243   // Packed operation, reg+reg.
1244   def PDrr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1245                !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2}"),
1246                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1247     let isCommutable = Commutable;
1248   }
1249
1250   // Packed operation, reg+mem.
1251   def PDrm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1252                  !strconcat(OpcodeStr, "pd {$src2, $dst|$dst, $src2}"),
1253                  [(set VR128:$dst, (OpNode VR128:$src1, (loadv2f64 addr:$src2)))]>;
1254 }
1255 }
1256
1257 defm ADD : packed_sse2_fp_binop_rm<0x58, "add", fadd, 1>;
1258 defm MUL : packed_sse2_fp_binop_rm<0x59, "mul", fmul, 1>;
1259 defm DIV : packed_sse2_fp_binop_rm<0x5E, "div", fdiv>;
1260 defm SUB : packed_sse2_fp_binop_rm<0x5C, "sub", fsub>;
1261
1262 // Arithmetic
1263
1264 class PD_Intr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1265   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1266         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
1267         [(set VR128:$dst, (IntId VR128:$src))]>;
1268 class PD_Intm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1269   : PDI<o, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1270         !strconcat(OpcodeStr, " {$src, $dst|$dst, $src}"),
1271         [(set VR128:$dst, (IntId (load addr:$src)))]>;
1272
1273 class PD_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
1274   : PDI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1275         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1276         [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1277 class PD_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
1278   : PDI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f64mem:$src2),
1279         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1280         [(set VR128:$dst, (IntId VR128:$src1, (load addr:$src2)))]>;
1281
1282 def SQRTPDr  : PD_Intr<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1283 def SQRTPDm  : PD_Intm<0x51, "sqrtpd", int_x86_sse2_sqrt_pd>;
1284
1285 let isTwoAddress = 1 in {
1286   let isCommutable = 1 in {
1287     def MAXPDrr  : PD_Intrr<0x5F, "maxpd", int_x86_sse2_max_pd>;
1288     def MINPDrr  : PD_Intrr<0x5D, "minpd", int_x86_sse2_min_pd>;
1289   }
1290
1291   def MAXPDrm  : PD_Intrm<0x5F, "maxpd", int_x86_sse2_max_pd>;
1292   def MINPDrm  : PD_Intrm<0x5D, "minpd", int_x86_sse2_min_pd>;
1293 }
1294
1295 // Logical
1296 let isTwoAddress = 1 in {
1297   let isCommutable = 1 in {
1298     def ANDPDrr : PDI<0x54, MRMSrcReg,
1299                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1300                       "andpd {$src2, $dst|$dst, $src2}",
1301                       [(set VR128:$dst,
1302                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1303                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1304     def ORPDrr  : PDI<0x56, MRMSrcReg,
1305                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1306                       "orpd {$src2, $dst|$dst, $src2}",
1307                       [(set VR128:$dst,
1308                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1309                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1310     def XORPDrr : PDI<0x57, MRMSrcReg,
1311                       (ops VR128:$dst, VR128:$src1, VR128:$src2),
1312                       "xorpd {$src2, $dst|$dst, $src2}",
1313                       [(set VR128:$dst,
1314                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1315                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1316   }
1317
1318   def ANDPDrm : PDI<0x54, MRMSrcMem,
1319                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1320                     "andpd {$src2, $dst|$dst, $src2}",
1321                     [(set VR128:$dst,
1322                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1323                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1324   def ORPDrm  : PDI<0x56, MRMSrcMem,
1325                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1326                     "orpd {$src2, $dst|$dst, $src2}",
1327                     [(set VR128:$dst,
1328                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1329                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1330   def XORPDrm : PDI<0x57, MRMSrcMem,
1331                     (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1332                     "xorpd {$src2, $dst|$dst, $src2}",
1333                     [(set VR128:$dst,
1334                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1335                        (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1336   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1337                      (ops VR128:$dst, VR128:$src1, VR128:$src2),
1338                      "andnpd {$src2, $dst|$dst, $src2}",
1339                      [(set VR128:$dst,
1340                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1341                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1342   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1343                      (ops VR128:$dst, VR128:$src1,f128mem:$src2),
1344                      "andnpd {$src2, $dst|$dst, $src2}",
1345                      [(set VR128:$dst,
1346                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1347                         (bc_v2i64 (loadv2f64 addr:$src2))))]>;
1348 }
1349
1350 let isTwoAddress = 1 in {
1351   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1352                       (ops VR128:$dst, VR128:$src1, VR128:$src, SSECC:$cc),
1353                       "cmp${cc}pd {$src, $dst|$dst, $src}",
1354                       [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1355                                          VR128:$src, imm:$cc))]>;
1356   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1357                       (ops VR128:$dst, VR128:$src1, f128mem:$src, SSECC:$cc),
1358                       "cmp${cc}pd {$src, $dst|$dst, $src}",
1359                       [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1360                                          (load addr:$src), imm:$cc))]>;
1361 }
1362
1363 // Shuffle and unpack instructions
1364 let isTwoAddress = 1 in {
1365   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1366                         (ops VR128:$dst, VR128:$src1, VR128:$src2, i8imm:$src3),
1367                         "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1368                         [(set VR128:$dst, (v2f64 (vector_shuffle
1369                                                   VR128:$src1, VR128:$src2,
1370                                                   SHUFP_shuffle_mask:$src3)))]>;
1371   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1372                         (ops VR128:$dst, VR128:$src1,
1373                          f128mem:$src2, i8imm:$src3),
1374                         "shufpd {$src3, $src2, $dst|$dst, $src2, $src3}",
1375                         [(set VR128:$dst,
1376                           (v2f64 (vector_shuffle
1377                                   VR128:$src1, (load addr:$src2),
1378                                   SHUFP_shuffle_mask:$src3)))]>;
1379
1380   let AddedComplexity = 10 in {
1381     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1382                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1383                          "unpckhpd {$src2, $dst|$dst, $src2}",
1384                          [(set VR128:$dst,
1385                            (v2f64 (vector_shuffle
1386                                    VR128:$src1, VR128:$src2,
1387                                    UNPCKH_shuffle_mask)))]>;
1388     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1389                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1390                          "unpckhpd {$src2, $dst|$dst, $src2}",
1391                          [(set VR128:$dst,
1392                            (v2f64 (vector_shuffle
1393                                    VR128:$src1, (load addr:$src2),
1394                                    UNPCKH_shuffle_mask)))]>;
1395
1396     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1397                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1398                          "unpcklpd {$src2, $dst|$dst, $src2}",
1399                          [(set VR128:$dst,
1400                            (v2f64 (vector_shuffle
1401                                    VR128:$src1, VR128:$src2,
1402                                    UNPCKL_shuffle_mask)))]>;
1403     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1404                          (ops VR128:$dst, VR128:$src1, f128mem:$src2),
1405                          "unpcklpd {$src2, $dst|$dst, $src2}",
1406                          [(set VR128:$dst,
1407                            (v2f64 (vector_shuffle
1408                                    VR128:$src1, (load addr:$src2),
1409                                    UNPCKL_shuffle_mask)))]>;
1410   } // AddedComplexity
1411 } // isTwoAddress
1412
1413
1414 //===----------------------------------------------------------------------===//
1415 // SSE integer instructions
1416
1417 // Move Instructions
1418 def MOVDQArr : PDI<0x6F, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1419                    "movdqa {$src, $dst|$dst, $src}", []>;
1420 def MOVDQArm : PDI<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1421                    "movdqa {$src, $dst|$dst, $src}",
1422                    [(set VR128:$dst, (loadv2i64 addr:$src))]>;
1423 def MOVDQAmr : PDI<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1424                    "movdqa {$src, $dst|$dst, $src}",
1425                    [(store (v2i64 VR128:$src), addr:$dst)]>;
1426 def MOVDQUrm :   I<0x6F, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
1427                    "movdqu {$src, $dst|$dst, $src}",
1428                    [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1429                  XS, Requires<[HasSSE2]>;
1430 def MOVDQUmr :   I<0x7F, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1431                    "movdqu {$src, $dst|$dst, $src}",
1432                    [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1433                  XS, Requires<[HasSSE2]>;
1434
1435
1436 let isTwoAddress = 1 in {
1437
1438 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1439                             bit Commutable = 0> {
1440   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1441                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1442                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1443     let isCommutable = Commutable;
1444   }
1445   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1446                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1447                [(set VR128:$dst, (IntId VR128:$src1,
1448                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1449 }
1450
1451 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1452                              string OpcodeStr, Intrinsic IntId> {
1453   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1454                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1455                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1456   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1457                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1458                [(set VR128:$dst, (IntId VR128:$src1,
1459                                         (bitconvert (loadv2i64 addr:$src2))))]>;
1460   def ri : PDIi8<opc2, ImmForm, (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1461                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1462                [(set VR128:$dst, (IntId VR128:$src1,
1463                                         (scalar_to_vector (i32 imm:$src2))))]>;
1464 }
1465
1466
1467 /// PDI_binop_rm - Simple SSE2 binary operator.
1468 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1469                         ValueType OpVT, bit Commutable = 0> {
1470   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1471                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1472                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1473     let isCommutable = Commutable;
1474   }
1475   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1476                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1477                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1478                                        (bitconvert (loadv2i64 addr:$src2)))))]>;
1479 }
1480
1481 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1482 ///
1483 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1484 /// to collapse (bitconvert VT to VT) into its operand.
1485 ///
1486 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1487                               bit Commutable = 0> {
1488   def rr : PDI<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
1489                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1490                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1491     let isCommutable = Commutable;
1492   }
1493   def rm : PDI<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1494                !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
1495                [(set VR128:$dst, (OpNode VR128:$src1,(loadv2i64 addr:$src2)))]>;
1496 }
1497
1498 } // isTwoAddress
1499
1500 // 128-bit Integer Arithmetic
1501
1502 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1503 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1504 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1505 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1506
1507 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1508 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1509 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1510 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1511
1512 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1513 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1514 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1515 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1516
1517 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1518 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1519 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1520 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1521
1522 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1523
1524 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1525 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1526 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1527
1528 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1529
1530 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1531 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1532
1533
1534 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1535 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1536 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1537 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1538 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1539
1540
1541 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw", int_x86_sse2_psll_w>;
1542 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld", int_x86_sse2_psll_d>;
1543 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq", int_x86_sse2_psll_q>;
1544
1545 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw", int_x86_sse2_psrl_w>;
1546 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld", int_x86_sse2_psrl_d>;
1547 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq", int_x86_sse2_psrl_q>;
1548
1549 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw", int_x86_sse2_psra_w>;
1550 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad", int_x86_sse2_psra_d>;
1551 // PSRAQ doesn't exist in SSE[1-3].
1552
1553 // 128-bit logical shifts.
1554 let isTwoAddress = 1 in {
1555   def PSLLDQri : PDIi8<0x73, MRM7r,
1556                        (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1557                        "pslldq {$src2, $dst|$dst, $src2}", []>;
1558   def PSRLDQri : PDIi8<0x73, MRM3r,
1559                        (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1560                        "psrldq {$src2, $dst|$dst, $src2}", []>;
1561   // PSRADQri doesn't exist in SSE[1-3].
1562 }
1563
1564 let Predicates = [HasSSE2] in {
1565   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1566             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1567   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1568             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1569   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1570             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1571 }
1572
1573 // Logical
1574 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1575 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1576 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1577
1578 let isTwoAddress = 1 in {
1579   def PANDNrr : PDI<0xDF, MRMSrcReg,
1580                     (ops VR128:$dst, VR128:$src1, VR128:$src2),
1581                     "pandn {$src2, $dst|$dst, $src2}",
1582                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1583                                               VR128:$src2)))]>;
1584
1585   def PANDNrm : PDI<0xDF, MRMSrcMem,
1586                     (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1587                     "pandn {$src2, $dst|$dst, $src2}",
1588                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1589                                               (load addr:$src2))))]>;
1590 }
1591
1592 // SSE2 Integer comparison
1593 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1594 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1595 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1596 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1597 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1598 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1599
1600 // Pack instructions
1601 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1602 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1603 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1604
1605 // Shuffle and unpack instructions
1606 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1607                      (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1608                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1609                      [(set VR128:$dst, (v4i32 (vector_shuffle
1610                                                VR128:$src1, (undef),
1611                                                PSHUFD_shuffle_mask:$src2)))]>;
1612 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1613                      (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1614                      "pshufd {$src2, $src1, $dst|$dst, $src1, $src2}",
1615                      [(set VR128:$dst, (v4i32 (vector_shuffle
1616                                                (bc_v4i32(loadv2i64 addr:$src1)),
1617                                                (undef),
1618                                                PSHUFD_shuffle_mask:$src2)))]>;
1619
1620 // SSE2 with ImmT == Imm8 and XS prefix.
1621 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1622                     (ops VR128:$dst, VR128:$src1, i8imm:$src2),
1623                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1624                     [(set VR128:$dst, (v8i16 (vector_shuffle
1625                                               VR128:$src1, (undef),
1626                                               PSHUFHW_shuffle_mask:$src2)))]>,
1627                 XS, Requires<[HasSSE2]>;
1628 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1629                     (ops VR128:$dst, i128mem:$src1, i8imm:$src2),
1630                     "pshufhw {$src2, $src1, $dst|$dst, $src1, $src2}",
1631                     [(set VR128:$dst, (v8i16 (vector_shuffle
1632                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1633                                               (undef),
1634                                               PSHUFHW_shuffle_mask:$src2)))]>,
1635                 XS, Requires<[HasSSE2]>;
1636
1637 // SSE2 with ImmT == Imm8 and XD prefix.
1638 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1639                     (ops VR128:$dst, VR128:$src1, i32i8imm:$src2),
1640                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1641                     [(set VR128:$dst, (v8i16 (vector_shuffle
1642                                               VR128:$src1, (undef),
1643                                               PSHUFLW_shuffle_mask:$src2)))]>,
1644                 XD, Requires<[HasSSE2]>;
1645 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
1646                     (ops VR128:$dst, i128mem:$src1, i32i8imm:$src2),
1647                     "pshuflw {$src2, $src1, $dst|$dst, $src1, $src2}",
1648                     [(set VR128:$dst, (v8i16 (vector_shuffle
1649                                               (bc_v8i16 (loadv2i64 addr:$src1)),
1650                                               (undef),
1651                                               PSHUFLW_shuffle_mask:$src2)))]>,
1652                 XD, Requires<[HasSSE2]>;
1653
1654
1655 let isTwoAddress = 1 in {
1656   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
1657                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1658                         "punpcklbw {$src2, $dst|$dst, $src2}",
1659                         [(set VR128:$dst,
1660                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1661                                   UNPCKL_shuffle_mask)))]>;
1662   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
1663                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1664                         "punpcklbw {$src2, $dst|$dst, $src2}",
1665                         [(set VR128:$dst,
1666                           (v16i8 (vector_shuffle VR128:$src1,
1667                                   (bc_v16i8 (loadv2i64 addr:$src2)),
1668                                   UNPCKL_shuffle_mask)))]>;
1669   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
1670                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1671                         "punpcklwd {$src2, $dst|$dst, $src2}",
1672                         [(set VR128:$dst,
1673                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1674                                   UNPCKL_shuffle_mask)))]>;
1675   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
1676                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1677                         "punpcklwd {$src2, $dst|$dst, $src2}",
1678                         [(set VR128:$dst,
1679                           (v8i16 (vector_shuffle VR128:$src1,
1680                                   (bc_v8i16 (loadv2i64 addr:$src2)),
1681                                   UNPCKL_shuffle_mask)))]>;
1682   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
1683                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1684                         "punpckldq {$src2, $dst|$dst, $src2}",
1685                         [(set VR128:$dst,
1686                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1687                                   UNPCKL_shuffle_mask)))]>;
1688   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
1689                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1690                         "punpckldq {$src2, $dst|$dst, $src2}",
1691                         [(set VR128:$dst,
1692                           (v4i32 (vector_shuffle VR128:$src1,
1693                                   (bc_v4i32 (loadv2i64 addr:$src2)),
1694                                   UNPCKL_shuffle_mask)))]>;
1695   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
1696                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1697                          "punpcklqdq {$src2, $dst|$dst, $src2}",
1698                         [(set VR128:$dst,
1699                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1700                                   UNPCKL_shuffle_mask)))]>;
1701   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
1702                          (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1703                          "punpcklqdq {$src2, $dst|$dst, $src2}",
1704                         [(set VR128:$dst,
1705                           (v2i64 (vector_shuffle VR128:$src1,
1706                                   (loadv2i64 addr:$src2),
1707                                   UNPCKL_shuffle_mask)))]>;
1708
1709   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
1710                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1711                         "punpckhbw {$src2, $dst|$dst, $src2}",
1712                         [(set VR128:$dst,
1713                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
1714                                   UNPCKH_shuffle_mask)))]>;
1715   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
1716                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1717                         "punpckhbw {$src2, $dst|$dst, $src2}",
1718                         [(set VR128:$dst,
1719                           (v16i8 (vector_shuffle VR128:$src1,
1720                                   (bc_v16i8 (loadv2i64 addr:$src2)),
1721                                   UNPCKH_shuffle_mask)))]>;
1722   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
1723                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1724                         "punpckhwd {$src2, $dst|$dst, $src2}",
1725                         [(set VR128:$dst,
1726                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
1727                                   UNPCKH_shuffle_mask)))]>;
1728   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
1729                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1730                         "punpckhwd {$src2, $dst|$dst, $src2}",
1731                         [(set VR128:$dst,
1732                           (v8i16 (vector_shuffle VR128:$src1,
1733                                   (bc_v8i16 (loadv2i64 addr:$src2)),
1734                                   UNPCKH_shuffle_mask)))]>;
1735   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
1736                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
1737                         "punpckhdq {$src2, $dst|$dst, $src2}",
1738                         [(set VR128:$dst,
1739                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
1740                                   UNPCKH_shuffle_mask)))]>;
1741   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
1742                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1743                         "punpckhdq {$src2, $dst|$dst, $src2}",
1744                         [(set VR128:$dst,
1745                           (v4i32 (vector_shuffle VR128:$src1,
1746                                   (bc_v4i32 (loadv2i64 addr:$src2)),
1747                                   UNPCKH_shuffle_mask)))]>;
1748   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
1749                          (ops VR128:$dst, VR128:$src1, VR128:$src2),
1750                          "punpckhqdq {$src2, $dst|$dst, $src2}",
1751                         [(set VR128:$dst,
1752                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
1753                                   UNPCKH_shuffle_mask)))]>;
1754   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
1755                         (ops VR128:$dst, VR128:$src1, i128mem:$src2),
1756                         "punpckhqdq {$src2, $dst|$dst, $src2}",
1757                         [(set VR128:$dst,
1758                           (v2i64 (vector_shuffle VR128:$src1,
1759                                   (loadv2i64 addr:$src2),
1760                                   UNPCKH_shuffle_mask)))]>;
1761 }
1762
1763 // Extract / Insert
1764 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
1765                     (ops GR32:$dst, VR128:$src1, i32i8imm:$src2),
1766                     "pextrw {$src2, $src1, $dst|$dst, $src1, $src2}",
1767                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
1768                                      (iPTR imm:$src2)))]>;
1769 let isTwoAddress = 1 in {
1770   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
1771                        (ops VR128:$dst, VR128:$src1,
1772                         GR32:$src2, i32i8imm:$src3),
1773                        "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1774                        [(set VR128:$dst,
1775                          (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1776                                  GR32:$src2, (iPTR imm:$src3))))]>;
1777   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
1778                        (ops VR128:$dst, VR128:$src1,
1779                         i16mem:$src2, i32i8imm:$src3),
1780                        "pinsrw {$src3, $src2, $dst|$dst, $src2, $src3}",
1781                        [(set VR128:$dst,
1782                          (v8i16 (X86pinsrw (v8i16 VR128:$src1),
1783                                  (i32 (anyext (loadi16 addr:$src2))),
1784                                  (iPTR imm:$src3))))]>;
1785 }
1786
1787 // Mask creation
1788 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (ops GR32:$dst, VR128:$src),
1789                      "pmovmskb {$src, $dst|$dst, $src}",
1790                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
1791
1792 // Conditional store
1793 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (ops VR128:$src, VR128:$mask),
1794                      "maskmovdqu {$mask, $src|$src, $mask}",
1795                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>,
1796                  Imp<[EDI],[]>;
1797
1798 // Non-temporal stores
1799 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (ops i128mem:$dst, VR128:$src),
1800                     "movntpd {$src, $dst|$dst, $src}",
1801                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
1802 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (ops f128mem:$dst, VR128:$src),
1803                     "movntdq {$src, $dst|$dst, $src}",
1804                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
1805 def MOVNTImr  :   I<0xC3, MRMDestMem, (ops i32mem:$dst, GR32:$src),
1806                     "movnti {$src, $dst|$dst, $src}",
1807                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
1808                   TB, Requires<[HasSSE2]>;
1809
1810 // Flush cache
1811 def CLFLUSH : I<0xAE, MRM7m, (ops i8mem:$src),
1812                "clflush $src", [(int_x86_sse2_clflush addr:$src)]>,
1813               TB, Requires<[HasSSE2]>;
1814
1815 // Load, store, and memory fence
1816 def LFENCE : I<0xAE, MRM5m, (ops),
1817                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
1818 def MFENCE : I<0xAE, MRM6m, (ops),
1819                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
1820
1821
1822 // Alias instructions that map zero vector to pxor / xorp* for sse.
1823 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
1824 def V_SETALLONES : PDI<0x76, MRMInitReg, (ops VR128:$dst),
1825                        "pcmpeqd $dst, $dst",
1826                        [(set VR128:$dst, (v2f64 immAllOnesV))]>;
1827
1828 // FR64 to 128-bit vector conversion.
1829 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (ops VR128:$dst, FR64:$src),
1830                       "movsd {$src, $dst|$dst, $src}",
1831                       [(set VR128:$dst,
1832                         (v2f64 (scalar_to_vector FR64:$src)))]>;
1833 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1834                      "movsd {$src, $dst|$dst, $src}",
1835                      [(set VR128:$dst,
1836                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
1837
1838 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1839                       "movd {$src, $dst|$dst, $src}",
1840                       [(set VR128:$dst,
1841                         (v4i32 (scalar_to_vector GR32:$src)))]>;
1842 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1843                       "movd {$src, $dst|$dst, $src}",
1844                       [(set VR128:$dst,
1845                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
1846
1847 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (ops FR32:$dst, GR32:$src),
1848                       "movd {$src, $dst|$dst, $src}",
1849                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
1850
1851 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (ops FR32:$dst, i32mem:$src),
1852                       "movd {$src, $dst|$dst, $src}",
1853                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
1854
1855 // SSE2 instructions with XS prefix
1856 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1857                     "movq {$src, $dst|$dst, $src}",
1858                     [(set VR128:$dst,
1859                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
1860                   Requires<[HasSSE2]>;
1861 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1862                       "movq {$src, $dst|$dst, $src}",
1863                       [(store (i64 (vector_extract (v2i64 VR128:$src),
1864                                     (iPTR 0))), addr:$dst)]>;
1865
1866 // FIXME: may not be able to eliminate this movss with coalescing the src and
1867 // dest register classes are different. We really want to write this pattern
1868 // like this:
1869 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1870 //           (f32 FR32:$src)>;
1871 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (ops FR64:$dst, VR128:$src),
1872                      "movsd {$src, $dst|$dst, $src}",
1873                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
1874                                        (iPTR 0)))]>;
1875 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (ops f64mem:$dst, VR128:$src),
1876                      "movsd {$src, $dst|$dst, $src}",
1877                      [(store (f64 (vector_extract (v2f64 VR128:$src),
1878                                    (iPTR 0))), addr:$dst)]>;
1879 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, VR128:$src),
1880                        "movd {$src, $dst|$dst, $src}",
1881                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
1882                                         (iPTR 0)))]>;
1883 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, VR128:$src),
1884                        "movd {$src, $dst|$dst, $src}",
1885                        [(store (i32 (vector_extract (v4i32 VR128:$src),
1886                                      (iPTR 0))), addr:$dst)]>;
1887
1888 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (ops GR32:$dst, FR32:$src),
1889                       "movd {$src, $dst|$dst, $src}",
1890                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
1891 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (ops i32mem:$dst, FR32:$src),
1892                       "movd {$src, $dst|$dst, $src}",
1893                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
1894
1895
1896 // Move to lower bits of a VR128, leaving upper bits alone.
1897 // Three operand (but two address) aliases.
1898 let isTwoAddress = 1 in {
1899   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
1900                         (ops VR128:$dst, VR128:$src1, FR64:$src2),
1901                         "movsd {$src2, $dst|$dst, $src2}", []>;
1902
1903   let AddedComplexity = 15 in
1904     def MOVLPDrr : SDI<0x10, MRMSrcReg,
1905                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
1906                        "movsd {$src2, $dst|$dst, $src2}",
1907                        [(set VR128:$dst,
1908                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
1909                                  MOVL_shuffle_mask)))]>;
1910 }
1911
1912 // Store / copy lower 64-bits of a XMM register.
1913 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (ops i64mem:$dst, VR128:$src),
1914                      "movq {$src, $dst|$dst, $src}",
1915                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
1916
1917 // Move to lower bits of a VR128 and zeroing upper bits.
1918 // Loading from memory automatically zeroing upper bits.
1919 let AddedComplexity = 20 in
1920   def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
1921                         "movsd {$src, $dst|$dst, $src}",
1922                         [(set VR128:$dst,
1923                           (v2f64 (vector_shuffle immAllZerosV,
1924                                   (v2f64 (scalar_to_vector
1925                                           (loadf64 addr:$src))),
1926                                   MOVL_shuffle_mask)))]>;
1927
1928 let AddedComplexity = 15 in
1929 // movd / movq to XMM register zero-extends
1930 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (ops VR128:$dst, GR32:$src),
1931                        "movd {$src, $dst|$dst, $src}",
1932                        [(set VR128:$dst,
1933                          (v4i32 (vector_shuffle immAllZerosV,
1934                                  (v4i32 (scalar_to_vector GR32:$src)),
1935                                  MOVL_shuffle_mask)))]>;
1936 let AddedComplexity = 20 in
1937 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (ops VR128:$dst, i32mem:$src),
1938                        "movd {$src, $dst|$dst, $src}",
1939                        [(set VR128:$dst,
1940                          (v4i32 (vector_shuffle immAllZerosV,
1941                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
1942                                  MOVL_shuffle_mask)))]>;
1943
1944 // Moving from XMM to XMM but still clear upper 64 bits.
1945 let AddedComplexity = 15 in
1946 def MOVZQI2PQIrr : I<0x7E, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1947                      "movq {$src, $dst|$dst, $src}",
1948                      [(set VR128:$dst, (int_x86_sse2_movl_dq VR128:$src))]>,
1949                    XS, Requires<[HasSSE2]>;
1950 let AddedComplexity = 20 in
1951 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (ops VR128:$dst, i64mem:$src),
1952                      "movq {$src, $dst|$dst, $src}",
1953                      [(set VR128:$dst, (int_x86_sse2_movl_dq
1954                                         (bitconvert (loadv2i64 addr:$src))))]>,
1955                    XS, Requires<[HasSSE2]>;
1956
1957
1958 //===----------------------------------------------------------------------===//
1959 // SSE3 Instructions
1960 //===----------------------------------------------------------------------===//
1961
1962 // SSE3 Instruction Templates:
1963 //
1964 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
1965 //   S3SI  - SSE3 instructions with XS prefix.
1966 //   S3DI  - SSE3 instructions with XD prefix.
1967
1968 class S3SI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
1969       : I<o, F, ops, asm, pattern>, XS, Requires<[HasSSE3]>;
1970 class S3DI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
1971       : I<o, F, ops, asm, pattern>, XD, Requires<[HasSSE3]>;
1972 class S3I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
1973       : I<o, F, ops, asm, pattern>, TB, OpSize, Requires<[HasSSE3]>;
1974
1975 // Move Instructions
1976 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1977                       "movshdup {$src, $dst|$dst, $src}",
1978                       [(set VR128:$dst, (v4f32 (vector_shuffle
1979                                                 VR128:$src, (undef),
1980                                                 MOVSHDUP_shuffle_mask)))]>;
1981 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1982                       "movshdup {$src, $dst|$dst, $src}",
1983                       [(set VR128:$dst, (v4f32 (vector_shuffle
1984                                                 (loadv4f32 addr:$src), (undef),
1985                                                 MOVSHDUP_shuffle_mask)))]>;
1986
1987 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1988                       "movsldup {$src, $dst|$dst, $src}",
1989                       [(set VR128:$dst, (v4f32 (vector_shuffle
1990                                                 VR128:$src, (undef),
1991                                                 MOVSLDUP_shuffle_mask)))]>;
1992 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (ops VR128:$dst, f128mem:$src),
1993                       "movsldup {$src, $dst|$dst, $src}",
1994                       [(set VR128:$dst, (v4f32 (vector_shuffle
1995                                                 (loadv4f32 addr:$src), (undef),
1996                                                 MOVSLDUP_shuffle_mask)))]>;
1997
1998 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (ops VR128:$dst, VR128:$src),
1999                       "movddup {$src, $dst|$dst, $src}",
2000                       [(set VR128:$dst, (v2f64 (vector_shuffle
2001                                                 VR128:$src, (undef),
2002                                                 SSE_splat_lo_mask)))]>;
2003 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (ops VR128:$dst, f64mem:$src),
2004                       "movddup {$src, $dst|$dst, $src}",
2005                       [(set VR128:$dst,
2006                         (v2f64 (vector_shuffle
2007                                 (scalar_to_vector (loadf64 addr:$src)),
2008                                 (undef),
2009                                 SSE_splat_lo_mask)))]>;
2010
2011 // Arithmetic
2012 let isTwoAddress = 1 in {
2013   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2014                         (ops VR128:$dst, VR128:$src1, VR128:$src2),
2015                         "addsubps {$src2, $dst|$dst, $src2}",
2016                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2017                                            VR128:$src2))]>;
2018   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2019                         (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2020                         "addsubps {$src2, $dst|$dst, $src2}",
2021                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2022                                            (load addr:$src2)))]>;
2023   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2024                        (ops VR128:$dst, VR128:$src1, VR128:$src2),
2025                        "addsubpd {$src2, $dst|$dst, $src2}",
2026                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2027                                           VR128:$src2))]>;
2028   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2029                        (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2030                        "addsubpd {$src2, $dst|$dst, $src2}",
2031                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2032                                           (load addr:$src2)))]>;
2033 }
2034
2035 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (ops VR128:$dst, i128mem:$src),
2036                    "lddqu {$src, $dst|$dst, $src}",
2037                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2038
2039 // Horizontal ops
2040 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2041   : S3DI<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
2042          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2043          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2044 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2045   : S3DI<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2046          !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2047          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2048 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2049   : S3I<o, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
2050         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2051         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2052 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2053   : S3I<o, MRMSrcMem, (ops VR128:$dst, VR128:$src1, f128mem:$src2),
2054         !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2055         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2056
2057 let isTwoAddress = 1 in {
2058   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2059   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2060   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2061   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2062   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2063   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2064   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2065   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2066 }
2067
2068 // Thread synchronization
2069 def MONITOR : I<0xC8, RawFrm, (ops), "monitor",
2070                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2071 def MWAIT   : I<0xC9, RawFrm, (ops), "mwait",
2072                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2073
2074 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2075 let AddedComplexity = 15 in
2076 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2077                   MOVSHDUP_shuffle_mask)),
2078           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2079 let AddedComplexity = 20 in
2080 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
2081                   MOVSHDUP_shuffle_mask)),
2082           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2083
2084 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2085 let AddedComplexity = 15 in
2086   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2087                     MOVSLDUP_shuffle_mask)),
2088             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2089 let AddedComplexity = 20 in
2090   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (loadv2i64 addr:$src)), (undef),
2091                     MOVSLDUP_shuffle_mask)),
2092             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2093
2094 //===----------------------------------------------------------------------===//
2095 // SSSE3 Instructions
2096 //===----------------------------------------------------------------------===//
2097
2098 // SSE3 Instruction Templates:
2099 //
2100 //   SS38I - SSSE3 instructions with T8 and OpSize prefixes.
2101 //   SS3AI - SSSE3 instructions with TA and OpSize prefixes.
2102
2103 class SS38I<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
2104       : I<o, F, ops, asm, pattern>, T8, OpSize, Requires<[HasSSSE3]>;
2105 class SS3AI<bits<8> o, Format F, dag ops, string asm, list<dag> pattern>
2106       : I<o, F, ops, asm, pattern>, TA, OpSize, Requires<[HasSSSE3]>;
2107
2108 /// SS3I_binop_rm_int - Simple SSSE3 binary operatr whose type is v2i64.
2109 let isTwoAddress = 1 in {
2110   multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2111                                bit Commutable = 0> {
2112     def rr : SS38I<opc, MRMSrcReg, (ops VR128:$dst, VR128:$src1, VR128:$src2),
2113                    !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2114                    [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
2115       let isCommutable = Commutable;
2116     }
2117     def rm : SS38I<opc, MRMSrcMem, (ops VR128:$dst, VR128:$src1, i128mem:$src2),
2118                    !strconcat(OpcodeStr, " {$src2, $dst|$dst, $src2}"),
2119                    [(set VR128:$dst,
2120                      (IntId VR128:$src1,
2121                       (bitconvert (loadv2i64 addr:$src2))))]>;
2122   }
2123 }
2124
2125 defm PMULHRSW128 : SS3I_binop_rm_int<0x0B, "pmulhrsw",
2126                                      int_x86_ssse3_pmulhrsw_128, 1>;
2127
2128 //===----------------------------------------------------------------------===//
2129 // Non-Instruction Patterns
2130 //===----------------------------------------------------------------------===//
2131
2132 // 128-bit vector undef's.
2133 def : Pat<(v2f64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2134 def : Pat<(v16i8 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2135 def : Pat<(v8i16 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2136 def : Pat<(v4i32 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2137 def : Pat<(v2i64 (undef)), (IMPLICIT_DEF_VR128)>, Requires<[HasSSE2]>;
2138
2139 // 128-bit vector all zero's.
2140 def : Pat<(v16i8 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2141 def : Pat<(v8i16 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2142 def : Pat<(v4i32 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2143 def : Pat<(v2i64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2144 def : Pat<(v2f64 immAllZerosV), (V_SET0)>, Requires<[HasSSE2]>;
2145
2146 // 128-bit vector all one's.
2147 def : Pat<(v16i8 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2148 def : Pat<(v8i16 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2149 def : Pat<(v4i32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2150 def : Pat<(v2i64 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE2]>;
2151 def : Pat<(v4f32 immAllOnesV), (V_SETALLONES)>, Requires<[HasSSE1]>;
2152
2153 // Store 128-bit integer vector values.
2154 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
2155           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
2156 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
2157           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
2158 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
2159           (MOVDQAmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
2160
2161 // Scalar to v8i16 / v16i8. The source may be a GR32, but only the lower 8 or
2162 // 16-bits matter.
2163 def : Pat<(v8i16 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
2164       Requires<[HasSSE2]>;
2165 def : Pat<(v16i8 (X86s2vec GR32:$src)), (MOVDI2PDIrr GR32:$src)>,
2166       Requires<[HasSSE2]>;
2167
2168 // bit_convert
2169 let Predicates = [HasSSE2] in {
2170   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2171   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2172   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2173   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2174   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2175   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2176   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2177   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2178   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2179   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2180   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2181   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2182   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2183   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2184   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2185   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2186   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2187   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2188   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2189   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2190   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2191   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2192   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2193   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2194   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2195   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2196   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2197   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2198   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2199   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2200 }
2201
2202 // Move scalar to XMM zero-extended
2203 // movd to XMM register zero-extends
2204 let AddedComplexity = 15 in {
2205 def : Pat<(v8i16 (vector_shuffle immAllZerosV,
2206                   (v8i16 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
2207           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
2208 def : Pat<(v16i8 (vector_shuffle immAllZerosV,
2209                   (v16i8 (X86s2vec GR32:$src)), MOVL_shuffle_mask)),
2210           (MOVZDI2PDIrr GR32:$src)>, Requires<[HasSSE2]>;
2211 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2212 def : Pat<(v2f64 (vector_shuffle immAllZerosV,
2213                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
2214           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2215 def : Pat<(v4f32 (vector_shuffle immAllZerosV,
2216                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
2217           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2218 }
2219
2220 // Splat v2f64 / v2i64
2221 let AddedComplexity = 10 in {
2222 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2223           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2224 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2225           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2226 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2227           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2228 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2229           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2230 }
2231
2232 // Splat v4f32
2233 def : Pat<(vector_shuffle (v4f32 VR128:$src), (undef), SSE_splat_mask:$sm),
2234           (SHUFPSrri VR128:$src, VR128:$src, SSE_splat_mask:$sm)>,
2235       Requires<[HasSSE1]>;
2236
2237 // Special unary SHUFPSrri case.
2238 // FIXME: when we want non two-address code, then we should use PSHUFD?
2239 def : Pat<(vector_shuffle (v4f32 VR128:$src1), (undef),
2240            SHUFP_unary_shuffle_mask:$sm),
2241           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2242       Requires<[HasSSE1]>;
2243 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2244 def : Pat<(vector_shuffle (loadv4f32 addr:$src1), (undef),
2245            SHUFP_unary_shuffle_mask:$sm),
2246           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2247       Requires<[HasSSE2]>;
2248 // Special binary v4i32 shuffle cases with SHUFPS.
2249 def : Pat<(vector_shuffle (v4i32 VR128:$src1), (v4i32 VR128:$src2),
2250            PSHUFD_binary_shuffle_mask:$sm),
2251           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2252            Requires<[HasSSE2]>;
2253 def : Pat<(vector_shuffle (v4i32 VR128:$src1),
2254            (bc_v4i32 (loadv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm),
2255           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2256            Requires<[HasSSE2]>;
2257
2258 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2259 let AddedComplexity = 10 in {
2260 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2261                   UNPCKL_v_undef_shuffle_mask)),
2262           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2263 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2264                   UNPCKL_v_undef_shuffle_mask)),
2265           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2266 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2267                   UNPCKL_v_undef_shuffle_mask)),
2268           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2269 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2270                   UNPCKL_v_undef_shuffle_mask)),
2271           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2272 }
2273
2274 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2275 let AddedComplexity = 10 in {
2276 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2277                   UNPCKH_v_undef_shuffle_mask)),
2278           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2279 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2280                   UNPCKH_v_undef_shuffle_mask)),
2281           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2282 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2283                   UNPCKH_v_undef_shuffle_mask)),
2284           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2285 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2286                   UNPCKH_v_undef_shuffle_mask)),
2287           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2288 }
2289
2290 let AddedComplexity = 15 in {
2291 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2292 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2293                   MOVHP_shuffle_mask)),
2294           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2295
2296 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2297 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2298                   MOVHLPS_shuffle_mask)),
2299           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2300
2301 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2302 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2303                   MOVHLPS_v_undef_shuffle_mask)),
2304           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2305 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2306                   MOVHLPS_v_undef_shuffle_mask)),
2307           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2308 }
2309
2310 let AddedComplexity = 20 in {
2311 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2312 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2313 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2314                   MOVLP_shuffle_mask)),
2315           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2316 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2317                   MOVLP_shuffle_mask)),
2318           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2319 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (loadv4f32 addr:$src2),
2320                   MOVHP_shuffle_mask)),
2321           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2322 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (loadv2f64 addr:$src2),
2323                   MOVHP_shuffle_mask)),
2324           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2325
2326 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2327                   MOVLP_shuffle_mask)),
2328           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2329 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2330                   MOVLP_shuffle_mask)),
2331           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2332 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)),
2333                   MOVHP_shuffle_mask)),
2334           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2335 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (loadv2i64 addr:$src2),
2336                   MOVLP_shuffle_mask)),
2337           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2338 }
2339
2340 let AddedComplexity = 15 in {
2341 // Setting the lowest element in the vector.
2342 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2343                   MOVL_shuffle_mask)),
2344           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2345 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2346                   MOVL_shuffle_mask)),
2347           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2348
2349 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2350 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2351                   MOVLP_shuffle_mask)),
2352           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2353 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2354                   MOVLP_shuffle_mask)),
2355           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2356 }
2357
2358 // Set lowest element and zero upper elements.
2359 let AddedComplexity = 20 in
2360 def : Pat<(bc_v2i64 (vector_shuffle immAllZerosV,
2361                      (v2f64 (scalar_to_vector (loadf64 addr:$src))),
2362                      MOVL_shuffle_mask)),
2363           (MOVZQI2PQIrm addr:$src)>, Requires<[HasSSE2]>;
2364
2365 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2366 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2367           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2368 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2369           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2370 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2371           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2372 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2373           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2374       Requires<[HasSSE2]>;
2375 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2376           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2377       Requires<[HasSSE2]>;
2378 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2379           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2380 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2381           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2382 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2383           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2384 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2385           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2386 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2387           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2388 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2389           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2390 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2391           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2392 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2393           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2394
2395 // Some special case pandn patterns.
2396 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2397                   VR128:$src2)),
2398           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2399 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2400                   VR128:$src2)),
2401           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2402 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2403                   VR128:$src2)),
2404           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2405
2406 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2407                   (load addr:$src2))),
2408           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2409 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2410                   (load addr:$src2))),
2411           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2412 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2413                   (load addr:$src2))),
2414           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2415
2416 // Unaligned load
2417 def : Pat<(v4f32 (X86loadu addr:$src)), (MOVUPSrm addr:$src)>,
2418       Requires<[HasSSE1]>;