lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1> {
  84   let isCommutable = 1 in
  85     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  86        !if(Is2Addr,
  87            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  88            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  89        pat_rr, d>;
  90   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  91        !if(Is2Addr,
  92            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  93            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  94        pat_rm, d>;
  95 }
  96
  97 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  98 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  99                            string asm, string SSEVer, string FPSizeStr,
 100                            X86MemOperand x86memop, PatFrag mem_frag,
 101                            Domain d, bit Is2Addr = 1> {
 102   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 103        !if(Is2Addr,
 104            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 105            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 106            [(set RC:$dst, (!cast<Intrinsic>(
 107                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 108                  RC:$src1, RC:$src2))], d>;
 109   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 110        !if(Is2Addr,
 111            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 112            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 113        [(set RC:$dst, (!cast<Intrinsic>(
 114                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 115              RC:$src1, (mem_frag addr:$src2)))], d>;
 116 }
 117
 118 //===----------------------------------------------------------------------===//
 119 // SSE 1 & 2 - Move Instructions
 120 //===----------------------------------------------------------------------===//
 121
 122 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 123       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 124       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 125
 126 // Loading from memory automatically zeroing upper bits.
 127 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 128                     PatFrag mem_pat, string OpcodeStr> :
 129       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 130          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 131                         [(set RC:$dst, (mem_pat addr:$src))]>;
 132
 133 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 134 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 135 // is used instead. Register-to-register movss/movsd is not modeled as an
 136 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 137 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 138 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 139                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 140 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 141                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 142
 143 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 144   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 145
 146   let AddedComplexity = 20 in
 147     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 148 }
 149
 150 let Constraints = "$src1 = $dst" in {
 151   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 152                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 153   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 154                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 155 }
 156
 157 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 158   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 159
 160   let AddedComplexity = 20 in
 161     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 162 }
 163
 164 let AddedComplexity = 15 in {
 165 // Extract the low 32-bit value from one vector and insert it into another.
 166 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 167           (MOVSSrr (v4f32 VR128:$src1),
 168                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 169 // Extract the low 64-bit value from one vector and insert it into another.
 170 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 171           (MOVSDrr (v2f64 VR128:$src1),
 172                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 173 }
 174
 175 // Implicitly promote a 32-bit scalar to a vector.
 176 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 177           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 178 // Implicitly promote a 64-bit scalar to a vector.
 179 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 180           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 181 // Implicitly promote a 32-bit scalar to a vector.
 182 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 183           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 184 // Implicitly promote a 64-bit scalar to a vector.
 185 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 186           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 187
 188 let AddedComplexity = 20 in {
 189 let Predicates = [HasSSE1] in {
 190   // MOVSSrm zeros the high parts of the register; represent this
 191   // with SUBREG_TO_REG.
 192   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 193             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 194   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 195             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 196   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 197             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 198 }
 199 let Predicates = [HasSSE2] in {
 200   // MOVSDrm zeros the high parts of the register; represent this
 201   // with SUBREG_TO_REG.
 202   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 203             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 204   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 205             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 206   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 207             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 208   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 209             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 210   def : Pat<(v2f64 (X86vzload addr:$src)),
 211             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 212 }
 213 }
 214
 215 let AddedComplexity = 20, Predicates = [HasAVX] in {
 216 // MOVSSrm zeros the high parts of the register; represent this
 217 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 218 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 219           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 220 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 221           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 222 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 223           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 224 // MOVSDrm zeros the high parts of the register; represent this
 225 // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 226 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 227           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 228 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 229           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 230 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 231           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 232 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 233           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 234 def : Pat<(v2f64 (X86vzload addr:$src)),
 235           (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 236 // Represent the same patterns above but in the form they appear for
 237 // 256-bit types
 238 def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 239                  (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 240           (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 241 def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 242                  (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 243           (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 244 }
 245
 246 // Store scalar value to memory.
 247 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 248                   "movss\t{$src, $dst|$dst, $src}",
 249                   [(store FR32:$src, addr:$dst)]>;
 250 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 251                   "movsd\t{$src, $dst|$dst, $src}",
 252                   [(store FR64:$src, addr:$dst)]>;
 253
 254 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 255                   "movss\t{$src, $dst|$dst, $src}",
 256                   [(store FR32:$src, addr:$dst)]>, XS, VEX;
 257 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 258                   "movsd\t{$src, $dst|$dst, $src}",
 259                   [(store FR64:$src, addr:$dst)]>, XD, VEX;
 260
 261 // Extract and store.
 262 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 263                  addr:$dst),
 264           (MOVSSmr addr:$dst,
 265                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 266 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 267                  addr:$dst),
 268           (MOVSDmr addr:$dst,
 269                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 270
 271 // Move Aligned/Unaligned floating point values
 272 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 273                             X86MemOperand x86memop, PatFrag ld_frag,
 274                             string asm, Domain d,
 275                             bit IsReMaterializable = 1> {
 276 let neverHasSideEffects = 1 in
 277   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 278               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 279 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 280   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 281               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 282                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 283 }
 284
 285 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 286                               "movaps", SSEPackedSingle>, VEX;
 287 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 288                               "movapd", SSEPackedDouble>, OpSize, VEX;
 289 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 290                               "movups", SSEPackedSingle>, VEX;
 291 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 292                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 293
 294 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 295                               "movaps", SSEPackedSingle>, VEX;
 296 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 297                               "movapd", SSEPackedDouble>, OpSize, VEX;
 298 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 299                               "movups", SSEPackedSingle>, VEX;
 300 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 301                               "movupd", SSEPackedDouble, 0>, OpSize, VEX;
 302 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 303                               "movaps", SSEPackedSingle>, TB;
 304 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 305                               "movapd", SSEPackedDouble>, TB, OpSize;
 306 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 307                               "movups", SSEPackedSingle>, TB;
 308 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 309                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 310
 311 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 312                    "movaps\t{$src, $dst|$dst, $src}",
 313                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 314 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 315                    "movapd\t{$src, $dst|$dst, $src}",
 316                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 317 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 318                    "movups\t{$src, $dst|$dst, $src}",
 319                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 320 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 321                    "movupd\t{$src, $dst|$dst, $src}",
 322                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 323 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 324                    "movaps\t{$src, $dst|$dst, $src}",
 325                    [(alignedstore (v8f32 VR256:$src), addr:$dst)]>, VEX;
 326 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 327                    "movapd\t{$src, $dst|$dst, $src}",
 328                    [(alignedstore (v4f64 VR256:$src), addr:$dst)]>, VEX;
 329 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 330                    "movups\t{$src, $dst|$dst, $src}",
 331                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 332 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 333                    "movupd\t{$src, $dst|$dst, $src}",
 334                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 335
 336 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 337 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 338           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 339
 340 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 341 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 342           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 343
 344 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 345                    "movaps\t{$src, $dst|$dst, $src}",
 346                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 347 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 348                    "movapd\t{$src, $dst|$dst, $src}",
 349                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 350 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 351                    "movups\t{$src, $dst|$dst, $src}",
 352                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 353 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 354                    "movupd\t{$src, $dst|$dst, $src}",
 355                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 356
 357 // Intrinsic forms of MOVUPS/D load and store
 358 def VMOVUPSmr_Int : VPSI<0x11, MRMDestMem, (outs),
 359            (ins f128mem:$dst, VR128:$src),
 360            "movups\t{$src, $dst|$dst, $src}",
 361            [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>, VEX;
 362 def VMOVUPDmr_Int : VPDI<0x11, MRMDestMem, (outs),
 363            (ins f128mem:$dst, VR128:$src),
 364            "movupd\t{$src, $dst|$dst, $src}",
 365            [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>, VEX;
 366
 367 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 368                        "movups\t{$src, $dst|$dst, $src}",
 369                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 370 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 371                        "movupd\t{$src, $dst|$dst, $src}",
 372                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 373
 374 // Move Low/High packed floating point values
 375 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 376                                  PatFrag mov_frag, string base_opc,
 377                                  string asm_opr> {
 378   def PSrm : PI<opc, MRMSrcMem,
 379          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 380          !strconcat(base_opc, "s", asm_opr),
 381      [(set RC:$dst,
 382        (mov_frag RC:$src1,
 383               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 384               SSEPackedSingle>, TB;
 385
 386   def PDrm : PI<opc, MRMSrcMem,
 387          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 388          !strconcat(base_opc, "d", asm_opr),
 389      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 390                               (scalar_to_vector (loadf64 addr:$src2)))))],
 391               SSEPackedDouble>, TB, OpSize;
 392 }
 393
 394 let AddedComplexity = 20 in {
 395   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 396                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 397   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 398                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
 399 }
 400 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 401   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 402                                    "\t{$src2, $dst|$dst, $src2}">;
 403   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 404                                    "\t{$src2, $dst|$dst, $src2}">;
 405 }
 406
 407 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 408                    "movlps\t{$src, $dst|$dst, $src}",
 409                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 410                                  (iPTR 0))), addr:$dst)]>, VEX;
 411 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 412                    "movlpd\t{$src, $dst|$dst, $src}",
 413                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 414                                  (iPTR 0))), addr:$dst)]>, VEX;
 415 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 416                    "movlps\t{$src, $dst|$dst, $src}",
 417                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 418                                  (iPTR 0))), addr:$dst)]>;
 419 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 420                    "movlpd\t{$src, $dst|$dst, $src}",
 421                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 422                                  (iPTR 0))), addr:$dst)]>;
 423
 424 // v2f64 extract element 1 is always custom lowered to unpack high to low
 425 // and extract element 0 so the non-store version isn't too horrible.
 426 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 427                    "movhps\t{$src, $dst|$dst, $src}",
 428                    [(store (f64 (vector_extract
 429                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 430                                          (undef)), (iPTR 0))), addr:$dst)]>,
 431                    VEX;
 432 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 433                    "movhpd\t{$src, $dst|$dst, $src}",
 434                    [(store (f64 (vector_extract
 435                                  (v2f64 (unpckh VR128:$src, (undef))),
 436                                  (iPTR 0))), addr:$dst)]>,
 437                    VEX;
 438 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 439                    "movhps\t{$src, $dst|$dst, $src}",
 440                    [(store (f64 (vector_extract
 441                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 442                                          (undef)), (iPTR 0))), addr:$dst)]>;
 443 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 444                    "movhpd\t{$src, $dst|$dst, $src}",
 445                    [(store (f64 (vector_extract
 446                                  (v2f64 (unpckh VR128:$src, (undef))),
 447                                  (iPTR 0))), addr:$dst)]>;
 448
 449 let AddedComplexity = 20 in {
 450   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
 451                                        (ins VR128:$src1, VR128:$src2),
 452                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 453                       [(set VR128:$dst,
 454                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
 455                       VEX_4V;
 456   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
 457                                        (ins VR128:$src1, VR128:$src2),
 458                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 459                       [(set VR128:$dst,
 460                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
 461                       VEX_4V;
 462 }
 463 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 464   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 465                                        (ins VR128:$src1, VR128:$src2),
 466                       "movlhps\t{$src2, $dst|$dst, $src2}",
 467                       [(set VR128:$dst,
 468                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 469   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 470                                        (ins VR128:$src1, VR128:$src2),
 471                       "movhlps\t{$src2, $dst|$dst, $src2}",
 472                       [(set VR128:$dst,
 473                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 474 }
 475
 476 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 477           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 478 let AddedComplexity = 20 in {
 479   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 480             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 481   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 482             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 483 }
 484
 485 //===----------------------------------------------------------------------===//
 486 // SSE 1 & 2 - Conversion Instructions
 487 //===----------------------------------------------------------------------===//
 488
 489 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 490                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 491                      string asm> {
 492   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 493                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 494   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 495                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 496 }
 497
 498 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 499                           X86MemOperand x86memop, string asm> {
 500   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 501                         []>;
 502   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 503                         []>;
 504 }
 505
 506 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 507                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 508                          string asm, Domain d> {
 509   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 510                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 511   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 512                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 513 }
 514
 515 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 516                           X86MemOperand x86memop, string asm> {
 517   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 518               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 519   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 520               (ins DstRC:$src1, x86memop:$src),
 521               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
 522 }
 523
 524 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 525                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 526 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 527                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 528                                 VEX_W;
 529 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 530                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 531 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 532                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
 533                                 VEX, VEX_W;
 534
 535 // The assembler can recognize rr 64-bit instructions by seeing a rxx
 536 // register, but the same isn't true when only using memory operands,
 537 // provide other assembly "l" and "q" forms to address this explicitly
 538 // where appropriate to do so.
 539 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
 540                                   VEX_4V;
 541 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
 542                                   VEX_4V, VEX_W;
 543 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
 544                                   VEX_4V;
 545 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
 546                                   VEX_4V;
 547 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
 548                                   VEX_4V, VEX_W;
 549
 550 let Predicates = [HasAVX] in {
 551   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
 552             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 553   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
 554             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
 555   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
 556             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
 557   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
 558             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
 559
 560   def : Pat<(f32 (sint_to_fp GR32:$src)),
 561             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
 562   def : Pat<(f32 (sint_to_fp GR64:$src)),
 563             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
 564   def : Pat<(f64 (sint_to_fp GR32:$src)),
 565             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
 566   def : Pat<(f64 (sint_to_fp GR64:$src)),
 567             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
 568 }
 569
 570 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 571                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 572 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
 573                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 574 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 575                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 576 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
 577                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 578 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 579                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 580 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
 581                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 582 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 583                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 584 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
 585                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
 586
 587 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 588 // and/or XMM operand(s).
 589
 590 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 591                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 592                          string asm> {
 593   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
 594               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 595               [(set DstRC:$dst, (Int SrcRC:$src))]>;
 596   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 598               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 599 }
 600
 601 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 602                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 603                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
 604   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 605               !if(Is2Addr,
 606                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 607                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 608               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 609   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 610               (ins DstRC:$src1, x86memop:$src2),
 611               !if(Is2Addr,
 612                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 613                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 614               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 615 }
 616
 617 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 618                       f128mem, load, "cvtsd2si">, XD, VEX;
 619 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
 620                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
 621                       XD, VEX, VEX_W;
 622
 623 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
 624 // Get rid of this hack or rename the intrinsics, there are several
 625 // intructions that only match with the intrinsic form, why create duplicates
 626 // to let them be recognized by the assembler?
 627 defm VCVTSD2SI_alt : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
 628                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 629 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
 630                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W;
 631 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 632                 f128mem, load, "cvtsd2si{l}">, XD;
 633 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
 634                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
 635
 636
 637 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 638           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
 639 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 640           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
 641           VEX_W;
 642 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 643           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
 644 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 645           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
 646           VEX_4V, VEX_W;
 647
 648 let Constraints = "$src1 = $dst" in {
 649   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 650                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 651                         "cvtsi2ss">, XS;
 652   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 653                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
 654                         "cvtsi2ss{q}">, XS, REX_W;
 655   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 656                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 657                         "cvtsi2sd">, XD;
 658   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
 659                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
 660                         "cvtsi2sd">, XD, REX_W;
 661 }
 662
 663 /// SSE 1 Only
 664
 665 // Aliases for intrinsics
 666 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 667                                     f32mem, load, "cvttss2si">, XS, VEX;
 668 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 669                                     int_x86_sse_cvttss2si64, f32mem, load,
 670                                     "cvttss2si">, XS, VEX, VEX_W;
 671 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 672                                     f128mem, load, "cvttsd2si">, XD, VEX;
 673 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 674                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 675                                     "cvttsd2si">, XD, VEX, VEX_W;
 676 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 677                                     f32mem, load, "cvttss2si">, XS;
 678 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 679                                     int_x86_sse_cvttss2si64, f32mem, load,
 680                                     "cvttss2si{q}">, XS, REX_W;
 681 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 682                                     f128mem, load, "cvttsd2si">, XD;
 683 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
 684                                     int_x86_sse2_cvttsd2si64, f128mem, load,
 685                                     "cvttsd2si{q}">, XD, REX_W;
 686
 687 let Pattern = []<dag> in {
 688 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
 689                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS, VEX;
 690 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
 691                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
 692                                VEX_W;
 693 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
 694                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 695                                SSEPackedSingle>, TB, VEX;
 696 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
 697                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
 698                                SSEPackedSingle>, TB, VEX;
 699 }
 700
 701 let Pattern = []<dag> in {
 702 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 703                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 704 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
 705                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
 706 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
 707                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 708                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 709 }
 710
 711 let Predicates = [HasSSE1] in {
 712   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 713             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 714   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 715             (CVTSS2SIrm addr:$src)>;
 716   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 717             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 718   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 719             (CVTSS2SI64rm addr:$src)>;
 720 }
 721
 722 let Predicates = [HasAVX] in {
 723   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
 724             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 725   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
 726             (VCVTSS2SIrm addr:$src)>;
 727   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
 728             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 729   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
 730             (VCVTSS2SI64rm addr:$src)>;
 731 }
 732
 733 /// SSE 2 Only
 734
 735 // Convert scalar double to scalar single
 736 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
 737                        (ins FR64:$src1, FR64:$src2),
 738                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 739                       VEX_4V;
 740 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
 741                        (ins FR64:$src1, f64mem:$src2),
 742                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 743                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V;
 744 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
 745         Requires<[HasAVX]>;
 746
 747 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 748                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 749                       [(set FR32:$dst, (fround FR64:$src))]>;
 750 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 751                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 752                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 753                   Requires<[HasSSE2, OptForSize]>;
 754
 755 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 756                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
 757                       XS, VEX_4V;
 758 let Constraints = "$src1 = $dst" in
 759 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
 760                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
 761
 762 // Convert scalar single to scalar double
 763 // SSE2 instructions with XS prefix
 764 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
 765                     (ins FR32:$src1, FR32:$src2),
 766                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 767                     []>, XS, Requires<[HasAVX]>, VEX_4V;
 768 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
 769                     (ins FR32:$src1, f32mem:$src2),
 770                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 771                     []>, XS, VEX_4V, Requires<[HasAVX, OptForSize]>;
 772
 773 let Predicates = [HasAVX] in {
 774   def : Pat<(f64 (fextend FR32:$src)),
 775             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
 776   def : Pat<(fextend (loadf32 addr:$src)),
 777             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 778   def : Pat<(extloadf32 addr:$src),
 779             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
 780 }
 781
 782 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 783                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 784                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 785                  Requires<[HasSSE2]>;
 786 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 787                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 788                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 789                  Requires<[HasSSE2, OptForSize]>;
 790
 791 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
 792                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 793                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 794                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 795                                        VR128:$src2))]>, XS, VEX_4V,
 796                     Requires<[HasAVX]>;
 797 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
 798                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 799                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 800                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 801                                        (load addr:$src2)))]>, XS, VEX_4V,
 802                     Requires<[HasAVX]>;
 803 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
 804 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 805                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 806                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 807                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 808                                        VR128:$src2))]>, XS,
 809                     Requires<[HasSSE2]>;
 810 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 811                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 812                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 813                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 814                                        (load addr:$src2)))]>, XS,
 815                     Requires<[HasSSE2]>;
 816 }
 817
 818 def : Pat<(extloadf32 addr:$src),
 819           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 820       Requires<[HasSSE2, OptForSpeed]>;
 821
 822 // Convert doubleword to packed single/double fp
 823 // SSE2 instructions without OpSize prefix
 824 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 825                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 826                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 827                      TB, VEX, Requires<[HasAVX]>;
 828 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 829                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
 830                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 831                                         (bitconvert (memopv2i64 addr:$src))))]>,
 832                      TB, VEX, Requires<[HasAVX]>;
 833 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 834                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 835                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 836                      TB, Requires<[HasSSE2]>;
 837 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 838                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 839                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 840                                         (bitconvert (memopv2i64 addr:$src))))]>,
 841                      TB, Requires<[HasSSE2]>;
 842
 843 // FIXME: why the non-intrinsic version is described as SSE3?
 844 // SSE2 instructions with XS prefix
 845 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 846                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 847                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 848                      XS, VEX, Requires<[HasAVX]>;
 849 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 850                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
 851                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 852                                         (bitconvert (memopv2i64 addr:$src))))]>,
 853                      XS, VEX, Requires<[HasAVX]>;
 854 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 855                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 856                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 857                      XS, Requires<[HasSSE2]>;
 858 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 859                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 860                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 861                                         (bitconvert (memopv2i64 addr:$src))))]>,
 862                      XS, Requires<[HasSSE2]>;
 863
 864
 865 // Convert packed single/double fp to doubleword
 866 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 867                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 868 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 869                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 870 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 871                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 872 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 873                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 874 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 875                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 876 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 877                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 878
 879 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 880                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 881                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
 882                         VEX;
 883 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
 884                          (ins f128mem:$src),
 885                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 886                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 887                                             (memop addr:$src)))]>, VEX;
 888 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 889                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 890                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 891 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 892                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 893                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 894                                             (memop addr:$src)))]>;
 895
 896 // SSE2 packed instructions with XD prefix
 897 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 898                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 899                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 900                      XD, VEX, Requires<[HasAVX]>;
 901 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 902                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
 903                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 904                                           (memop addr:$src)))]>,
 905                      XD, VEX, Requires<[HasAVX]>;
 906 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 907                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 908                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 909                      XD, Requires<[HasSSE2]>;
 910 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 911                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 912                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 913                                           (memop addr:$src)))]>,
 914                      XD, Requires<[HasSSE2]>;
 915
 916
 917 // Convert with truncation packed single/double fp to doubleword
 918 // SSE2 packed instructions with XS prefix
 919 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 920                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 921 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 922                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 923 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
 924                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 925 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
 926                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 927 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 928                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 929                       [(set VR128:$dst,
 930                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
 931 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 932                       "cvttps2dq\t{$src, $dst|$dst, $src}",
 933                       [(set VR128:$dst,
 934                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
 935
 936 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 937                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 938                         [(set VR128:$dst,
 939                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 940                       XS, VEX, Requires<[HasAVX]>;
 941 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 942                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
 943                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 944                                            (memop addr:$src)))]>,
 945                       XS, VEX, Requires<[HasAVX]>;
 946
 947 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
 948           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
 949 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
 950           (CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
 951
 952 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
 953           (Int_VCVTDQ2PSrr VR128:$src)>, Requires<[HasAVX]>;
 954 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
 955           (VCVTTPS2DQrr VR128:$src)>, Requires<[HasAVX]>;
 956 def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
 957           (VCVTDQ2PSYrr VR256:$src)>, Requires<[HasAVX]>;
 958 def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
 959           (VCVTTPS2DQYrr VR256:$src)>, Requires<[HasAVX]>;
 960
 961 def Int_VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst),
 962                             (ins VR128:$src),
 963                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 964                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>,
 965                        VEX;
 966 def Int_VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst),
 967                           (ins f128mem:$src),
 968                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 969                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 970                                              (memop addr:$src)))]>, VEX;
 971 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 972                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 973                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 974 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 975                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
 976                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 977                                         (memop addr:$src)))]>;
 978
 979 // The assembler can recognize rr 256-bit instructions by seeing a ymm
 980 // register, but the same isn't true when using memory operands instead.
 981 // Provide other assembly rr and rm forms to address this explicitly.
 982 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 983                         "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 984 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 985                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
 986
 987 // XMM only
 988 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 989                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 990 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 991                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
 992
 993 // YMM only
 994 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
 995                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
 996 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
 997                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
 998
 999 // Convert packed single to packed double
1000 let Predicates = [HasAVX] in {
1001                   // SSE2 instructions without OpSize prefix
1002 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1003                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1004 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1005                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1006 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1007                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1008 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1009                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, VEX;
1010 }
1011 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1012                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1013 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1014                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1015
1016 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1017                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1018                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1019                      VEX, Requires<[HasAVX]>;
1020 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1021                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1022                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1023                                           (load addr:$src)))]>,
1024                      VEX, Requires<[HasAVX]>;
1025 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1026                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1027                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1028                      TB, Requires<[HasSSE2]>;
1029 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1030                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1031                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1032                                           (load addr:$src)))]>,
1033                      TB, Requires<[HasSSE2]>;
1034
1035 // Convert packed double to packed single
1036 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1037 // register, but the same isn't true when using memory operands instead.
1038 // Provide other assembly rr and rm forms to address this explicitly.
1039 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1040                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1041 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1042                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1043
1044 // XMM only
1045 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1046                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1047 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1048                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1049
1050 // YMM only
1051 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1052                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1053 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1054                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1055 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1056                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1057 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1058                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1059
1060
1061 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1062                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1063                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1064 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1065                          (ins f128mem:$src),
1066                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1067                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1068                                             (memop addr:$src)))]>;
1069 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1070                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1071                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1072 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1073                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1074                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1075                                             (memop addr:$src)))]>;
1076
1077 // AVX 256-bit register conversion intrinsics
1078 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
1079 // whenever possible to avoid declaring two versions of each one.
1080 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
1081           (VCVTDQ2PSYrr VR256:$src)>;
1082 def : Pat<(int_x86_avx_cvtdq2_ps_256 (memopv8i32 addr:$src)),
1083           (VCVTDQ2PSYrm addr:$src)>;
1084
1085 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
1086           (VCVTPD2PSYrr VR256:$src)>;
1087 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
1088           (VCVTPD2PSYrm addr:$src)>;
1089
1090 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
1091           (VCVTPS2DQYrr VR256:$src)>;
1092 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
1093           (VCVTPS2DQYrm addr:$src)>;
1094
1095 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
1096           (VCVTPS2PDYrr VR128:$src)>;
1097 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
1098           (VCVTPS2PDYrm addr:$src)>;
1099
1100 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
1101           (VCVTTPD2DQYrr VR256:$src)>;
1102 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
1103           (VCVTTPD2DQYrm addr:$src)>;
1104
1105 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
1106           (VCVTTPS2DQYrr VR256:$src)>;
1107 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
1108           (VCVTTPS2DQYrm addr:$src)>;
1109
1110 // Match fround and fextend for 128/256-bit conversions
1111 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
1112           (VCVTPD2PSYrr VR256:$src)>;
1113 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
1114           (VCVTPD2PSYrm addr:$src)>;
1115
1116 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
1117           (VCVTPS2PDYrr VR128:$src)>;
1118 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
1119           (VCVTPS2PDYrm addr:$src)>;
1120
1121 //===----------------------------------------------------------------------===//
1122 // SSE 1 & 2 - Compare Instructions
1123 //===----------------------------------------------------------------------===//
1124
1125 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1126 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1127                             string asm, string asm_alt> {
1128   let isAsmParserOnly = 1 in {
1129     def rr : SIi8<0xC2, MRMSrcReg,
1130                   (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1131                   asm, []>;
1132     let mayLoad = 1 in
1133     def rm : SIi8<0xC2, MRMSrcMem,
1134                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1135                   asm, []>;
1136   }
1137
1138   // Accept explicit immediate argument form instead of comparison code.
1139   def rr_alt : SIi8<0xC2, MRMSrcReg,
1140                 (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1141                 asm_alt, []>;
1142   let mayLoad = 1 in
1143   def rm_alt : SIi8<0xC2, MRMSrcMem,
1144                 (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1145                 asm_alt, []>;
1146 }
1147
1148 let neverHasSideEffects = 1 in {
1149   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1150                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1151                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1152                   XS, VEX_4V;
1153   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1154                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1155                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1156                   XD, VEX_4V;
1157 }
1158
1159 let Constraints = "$src1 = $dst" in {
1160 def CMPSSrr : SIi8<0xC2, MRMSrcReg,
1161                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, SSECC:$cc),
1162                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1163                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), FR32:$src2, imm:$cc))]>, XS;
1164 def CMPSSrm : SIi8<0xC2, MRMSrcMem,
1165                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2, SSECC:$cc),
1166                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
1167                   [(set FR32:$dst, (X86cmpss (f32 FR32:$src1), (loadf32 addr:$src2), imm:$cc))]>, XS;
1168 def CMPSDrr : SIi8<0xC2, MRMSrcReg,
1169                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, SSECC:$cc),
1170                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1171                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), FR64:$src2, imm:$cc))]>, XD;
1172 def CMPSDrm : SIi8<0xC2, MRMSrcMem,
1173                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2, SSECC:$cc),
1174                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
1175                   [(set FR64:$dst, (X86cmpsd (f64 FR64:$src1), (loadf64 addr:$src2), imm:$cc))]>, XD;
1176 }
1177 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1178 def CMPSSrr_alt : SIi8<0xC2, MRMSrcReg,
1179                   (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
1180                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1181 def CMPSSrm_alt : SIi8<0xC2, MRMSrcMem,
1182                   (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
1183                   "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XS;
1184 def CMPSDrr_alt : SIi8<0xC2, MRMSrcReg,
1185                   (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1186                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1187 def CMPSDrm_alt : SIi8<0xC2, MRMSrcMem,
1188                   (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1189                   "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>, XD;
1190 }
1191
1192 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1193                          Intrinsic Int, string asm> {
1194   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1195                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1196                         [(set VR128:$dst, (Int VR128:$src1,
1197                                                VR128:$src, imm:$cc))]>;
1198   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1199                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1200                         [(set VR128:$dst, (Int VR128:$src1,
1201                                                (load addr:$src), imm:$cc))]>;
1202 }
1203
1204 // Aliases to match intrinsics which expect XMM operand(s).
1205 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1206                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1207                      XS, VEX_4V;
1208 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1209                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1210                      XD, VEX_4V;
1211 let Constraints = "$src1 = $dst" in {
1212   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1213                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1214   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1215                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1216 }
1217
1218
1219 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1220 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1221                             ValueType vt, X86MemOperand x86memop,
1222                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1223   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1224                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1225                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1226   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1227                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1228                      [(set EFLAGS, (OpNode (vt RC:$src1),
1229                                            (ld_frag addr:$src2)))], d>;
1230 }
1231
1232 let Defs = [EFLAGS] in {
1233   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1234                                   "ucomiss", SSEPackedSingle>, VEX;
1235   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1236                                   "ucomisd", SSEPackedDouble>, OpSize, VEX;
1237   let Pattern = []<dag> in {
1238     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1239                                     "comiss", SSEPackedSingle>, VEX;
1240     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1241                                     "comisd", SSEPackedDouble>, OpSize, VEX;
1242   }
1243
1244   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1245                             load, "ucomiss", SSEPackedSingle>, VEX;
1246   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1247                             load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1248
1249   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1250                             load, "comiss", SSEPackedSingle>, VEX;
1251   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1252                             load, "comisd", SSEPackedDouble>, OpSize, VEX;
1253   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1254                                   "ucomiss", SSEPackedSingle>, TB;
1255   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1256                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1257
1258   let Pattern = []<dag> in {
1259     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1260                                     "comiss", SSEPackedSingle>, TB;
1261     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1262                                     "comisd", SSEPackedDouble>, TB, OpSize;
1263   }
1264
1265   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1266                               load, "ucomiss", SSEPackedSingle>, TB;
1267   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1268                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1269
1270   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1271                                   "comiss", SSEPackedSingle>, TB;
1272   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1273                                   "comisd", SSEPackedDouble>, TB, OpSize;
1274 } // Defs = [EFLAGS]
1275
1276 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1277 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1278                             Intrinsic Int, string asm, string asm_alt,
1279                             Domain d> {
1280   let isAsmParserOnly = 1 in {
1281     def rri : PIi8<0xC2, MRMSrcReg,
1282                (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1283                [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1284     def rmi : PIi8<0xC2, MRMSrcMem,
1285                (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1286                [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1287   }
1288
1289   // Accept explicit immediate argument form instead of comparison code.
1290   def rri_alt : PIi8<0xC2, MRMSrcReg,
1291              (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1292              asm_alt, [], d>;
1293   def rmi_alt : PIi8<0xC2, MRMSrcMem,
1294              (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1295              asm_alt, [], d>;
1296 }
1297
1298 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1299                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1300                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1301                SSEPackedSingle>, VEX_4V;
1302 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1303                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1304                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1305                SSEPackedDouble>, OpSize, VEX_4V;
1306 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
1307                "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1308                "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1309                SSEPackedSingle>, VEX_4V;
1310 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
1311                "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1312                "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1313                SSEPackedDouble>, OpSize, VEX_4V;
1314 let Constraints = "$src1 = $dst" in {
1315   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1316                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1317                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1318                  SSEPackedSingle>, TB;
1319   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1320                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1321                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1322                  SSEPackedDouble>, TB, OpSize;
1323 }
1324
1325 let Predicates = [HasSSE1] in {
1326 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1327           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1328 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1329           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1330 }
1331
1332 let Predicates = [HasSSE2] in {
1333 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1334           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1335 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1336           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1337 }
1338
1339 let Predicates = [HasAVX] in {
1340 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1341           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1342 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1343           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1344 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1345           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1346 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1347           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1348
1349 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
1350           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
1351 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
1352           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
1353 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
1354           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
1355 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
1356           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
1357 }
1358
1359 //===----------------------------------------------------------------------===//
1360 // SSE 1 & 2 - Shuffle Instructions
1361 //===----------------------------------------------------------------------===//
1362
1363 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1364 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1365                          ValueType vt, string asm, PatFrag mem_frag,
1366                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1367   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
1368                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
1369                    [(set RC:$dst, (vt (shufp:$src3
1370                             RC:$src1, (mem_frag addr:$src2))))], d>;
1371   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1372     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
1373                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
1374                    [(set RC:$dst,
1375                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
1376 }
1377
1378 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
1379            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1380            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
1381 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
1382            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1383            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
1384 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
1385            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1386            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1387 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
1388            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1389            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
1390
1391 let Constraints = "$src1 = $dst" in {
1392   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1393                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1394                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1395                     TB;
1396   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1397                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1398                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1399 }
1400
1401 //===----------------------------------------------------------------------===//
1402 // SSE 1 & 2 - Unpack Instructions
1403 //===----------------------------------------------------------------------===//
1404
1405 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1406 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1407                                    PatFrag mem_frag, RegisterClass RC,
1408                                    X86MemOperand x86memop, string asm,
1409                                    Domain d> {
1410     def rr : PI<opc, MRMSrcReg,
1411                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1412                 asm, [(set RC:$dst,
1413                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1414     def rm : PI<opc, MRMSrcMem,
1415                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1416                 asm, [(set RC:$dst,
1417                            (vt (OpNode RC:$src1,
1418                                        (mem_frag addr:$src2))))], d>;
1419 }
1420
1421 let AddedComplexity = 10 in {
1422   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1423         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1424                        SSEPackedSingle>, VEX_4V;
1425   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1426         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1427                        SSEPackedDouble>, OpSize, VEX_4V;
1428   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1429         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1430                        SSEPackedSingle>, VEX_4V;
1431   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1432         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1433                        SSEPackedDouble>, OpSize, VEX_4V;
1434
1435   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
1436         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1437                        SSEPackedSingle>, VEX_4V;
1438   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
1439         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1440                        SSEPackedDouble>, OpSize, VEX_4V;
1441   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
1442         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1443                        SSEPackedSingle>, VEX_4V;
1444   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
1445         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1446                        SSEPackedDouble>, OpSize, VEX_4V;
1447
1448   let Constraints = "$src1 = $dst" in {
1449     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1450           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1451                          SSEPackedSingle>, TB;
1452     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1453           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1454                          SSEPackedDouble>, TB, OpSize;
1455     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1456           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1457                          SSEPackedSingle>, TB;
1458     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1459           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1460                          SSEPackedDouble>, TB, OpSize;
1461   } // Constraints = "$src1 = $dst"
1462 } // AddedComplexity
1463
1464 //===----------------------------------------------------------------------===//
1465 // SSE 1 & 2 - Extract Floating-Point Sign mask
1466 //===----------------------------------------------------------------------===//
1467
1468 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1469 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1470                                 Domain d> {
1471   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1472                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1473                      [(set GR32:$dst, (Int RC:$src))], d>;
1474   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
1475                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
1476 }
1477
1478 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1479                                      SSEPackedSingle>, TB;
1480 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1481                                      SSEPackedDouble>, TB, OpSize;
1482
1483 // X86fgetsign
1484 def MOVMSKPDrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1485                "movmskpd\t{$src, $dst|$dst, $src}",
1486                [(set GR32:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB,
1487                OpSize;
1488 def MOVMSKPDrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1489                "movmskpd\t{$src, $dst|$dst, $src}",
1490                [(set GR64:$dst, (X86fgetsign FR64:$src))], SSEPackedDouble>, TB,
1491                OpSize;
1492 def MOVMSKPSrr32_alt : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
1493                "movmskps\t{$src, $dst|$dst, $src}",
1494                [(set GR32:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1495 def MOVMSKPSrr64_alt : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1496                "movmskps\t{$src, $dst|$dst, $src}",
1497                [(set GR64:$dst, (X86fgetsign FR32:$src))], SSEPackedSingle>, TB;
1498
1499 let Predicates = [HasAVX] in {
1500   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1501                                         "movmskps", SSEPackedSingle>, TB, VEX;
1502   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1503                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1504                                         VEX;
1505   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
1506                                         "movmskps", SSEPackedSingle>, TB, VEX;
1507   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
1508                                         "movmskpd", SSEPackedDouble>, TB, OpSize,
1509                                         VEX;
1510
1511   // Assembler Only
1512   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1513              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1514   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1515              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1516              VEX;
1517   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1518              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, VEX;
1519   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
1520              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, OpSize,
1521              VEX;
1522 }
1523
1524 //===----------------------------------------------------------------------===//
1525 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1526 //===----------------------------------------------------------------------===//
1527
1528 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1529 // names that start with 'Fs'.
1530
1531 // Alias instructions that map fld0 to pxor for sse.
1532 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1533     canFoldAsLoad = 1 in {
1534   // FIXME: Set encoding to pseudo!
1535 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1536                  [(set FR32:$dst, fp32imm0)]>,
1537                  Requires<[HasSSE1]>, TB, OpSize;
1538 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1539                  [(set FR64:$dst, fpimm0)]>,
1540                Requires<[HasSSE2]>, TB, OpSize;
1541 def VFsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1542                   [(set FR32:$dst, fp32imm0)]>,
1543                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1544 def VFsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1545                   [(set FR64:$dst, fpimm0)]>,
1546                   Requires<[HasAVX]>, TB, OpSize, VEX_4V;
1547 }
1548
1549 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1550 // bits are disregarded.
1551 let neverHasSideEffects = 1 in {
1552 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1553                      "movaps\t{$src, $dst|$dst, $src}", []>;
1554 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1555                      "movapd\t{$src, $dst|$dst, $src}", []>;
1556 }
1557
1558 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1559 // bits are disregarded.
1560 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1561 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1562                      "movaps\t{$src, $dst|$dst, $src}",
1563                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1564 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1565                      "movapd\t{$src, $dst|$dst, $src}",
1566                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1567 }
1568
1569 //===----------------------------------------------------------------------===//
1570 // SSE 1 & 2 - Logical Instructions
1571 //===----------------------------------------------------------------------===//
1572
1573 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1574 ///
1575 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1576                                        SDNode OpNode> {
1577   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
1578               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, VEX_4V;
1579
1580   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
1581         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, OpSize, VEX_4V;
1582
1583   let Constraints = "$src1 = $dst" in {
1584     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
1585                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
1586
1587     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
1588                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
1589   }
1590 }
1591
1592 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1593 let mayLoad = 0 in {
1594   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1595   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1596   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1597 }
1598
1599 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1600   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
1601
1602 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1603 ///
1604 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1605                                    SDNode OpNode> {
1606   let Pattern = []<dag> in {
1607     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1608          !strconcat(OpcodeStr, "ps"), f128mem,
1609          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1610          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1611                                    (memopv2i64 addr:$src2)))], 0>, VEX_4V;
1612
1613     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1614          !strconcat(OpcodeStr, "pd"), f128mem,
1615          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1616                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1617          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1618                                    (memopv2i64 addr:$src2)))], 0>,
1619                                                    OpSize, VEX_4V;
1620   }
1621   let Constraints = "$src1 = $dst" in {
1622     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1623          !strconcat(OpcodeStr, "ps"), f128mem,
1624          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
1625          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1626                                    (memopv2i64 addr:$src2)))]>, TB;
1627
1628     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1629          !strconcat(OpcodeStr, "pd"), f128mem,
1630          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1631                                    (bc_v2i64 (v2f64 VR128:$src2))))],
1632          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1633                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
1634   }
1635 }
1636
1637 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
1638 ///
1639 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
1640                                      SDNode OpNode> {
1641     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
1642           !strconcat(OpcodeStr, "ps"), f256mem,
1643           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
1644           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
1645                                     (memopv4i64 addr:$src2)))], 0>, VEX_4V;
1646
1647     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
1648           !strconcat(OpcodeStr, "pd"), f256mem,
1649           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1650                                     (bc_v4i64 (v4f64 VR256:$src2))))],
1651           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
1652                                     (memopv4i64 addr:$src2)))], 0>,
1653                                     OpSize, VEX_4V;
1654 }
1655
1656 // AVX 256-bit packed logical ops forms
1657 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
1658 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
1659 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
1660 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
1661
1662 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1663 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1664 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1665 let isCommutable = 0 in
1666   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
1667
1668 //===----------------------------------------------------------------------===//
1669 // SSE 1 & 2 - Arithmetic Instructions
1670 //===----------------------------------------------------------------------===//
1671
1672 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
1673 /// vector forms.
1674 ///
1675 /// In addition, we also have a special variant of the scalar form here to
1676 /// represent the associated intrinsic operation.  This form is unlike the
1677 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1678 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1679 ///
1680 /// These three forms can each be reg+reg or reg+mem.
1681 ///
1682
1683 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
1684 /// classes below
1685 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
1686                                   bit Is2Addr = 1> {
1687   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
1688                             OpNode, FR32, f32mem, Is2Addr>, XS;
1689   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
1690                             OpNode, FR64, f64mem, Is2Addr>, XD;
1691 }
1692
1693 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
1694                                    bit Is2Addr = 1> {
1695   let mayLoad = 0 in {
1696   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
1697               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
1698   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
1699               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
1700   }
1701 }
1702
1703 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
1704                                     SDNode OpNode> {
1705   let mayLoad = 0 in {
1706     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
1707                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
1708     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
1709                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
1710   }
1711 }
1712
1713 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
1714                                       bit Is2Addr = 1> {
1715   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1716      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
1717   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1718      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
1719 }
1720
1721 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
1722                                       bit Is2Addr = 1> {
1723   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1724      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
1725                                               SSEPackedSingle, Is2Addr>, TB;
1726
1727   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1728      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
1729                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
1730 }
1731
1732 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
1733   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1734      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
1735       SSEPackedSingle, 0>, TB;
1736
1737   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
1738      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
1739       SSEPackedDouble, 0>, TB, OpSize;
1740 }
1741
1742 // Binary Arithmetic instructions
1743 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
1744             basic_sse12_fp_binop_s_int<0x58, "add", 0>,
1745             basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
1746             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
1747 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
1748             basic_sse12_fp_binop_s_int<0x59, "mul", 0>,
1749             basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
1750             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
1751
1752 let isCommutable = 0 in {
1753   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
1754               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>,
1755               basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
1756               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
1757   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
1758               basic_sse12_fp_binop_s_int<0x5E, "div", 0>,
1759               basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
1760               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
1761   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
1762               basic_sse12_fp_binop_s_int<0x5F, "max", 0>,
1763               basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
1764               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
1765               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
1766               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
1767   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
1768               basic_sse12_fp_binop_s_int<0x5D, "min", 0>,
1769               basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
1770               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
1771               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
1772               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
1773 }
1774
1775 let Constraints = "$src1 = $dst" in {
1776   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
1777              basic_sse12_fp_binop_p<0x58, "add", fadd>,
1778              basic_sse12_fp_binop_s_int<0x58, "add">;
1779   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
1780              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
1781              basic_sse12_fp_binop_s_int<0x59, "mul">;
1782
1783   let isCommutable = 0 in {
1784     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
1785                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
1786                basic_sse12_fp_binop_s_int<0x5C, "sub">;
1787     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
1788                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
1789                basic_sse12_fp_binop_s_int<0x5E, "div">;
1790     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
1791                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
1792                basic_sse12_fp_binop_s_int<0x5F, "max">,
1793                basic_sse12_fp_binop_p_int<0x5F, "max">;
1794     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
1795                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
1796                basic_sse12_fp_binop_s_int<0x5D, "min">,
1797                basic_sse12_fp_binop_p_int<0x5D, "min">;
1798   }
1799 }
1800
1801 /// Unop Arithmetic
1802 /// In addition, we also have a special variant of the scalar form here to
1803 /// represent the associated intrinsic operation.  This form is unlike the
1804 /// plain scalar form, in that it takes an entire vector (instead of a
1805 /// scalar) and leaves the top elements undefined.
1806 ///
1807 /// And, we have a special variant form for a full-vector intrinsic form.
1808
1809 /// sse1_fp_unop_s - SSE1 unops in scalar form.
1810 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
1811                           SDNode OpNode, Intrinsic F32Int> {
1812   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1813                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1814                 [(set FR32:$dst, (OpNode FR32:$src))]>;
1815   // For scalar unary operations, fold a load into the operation
1816   // only in OptForSize mode. It eliminates an instruction, but it also
1817   // eliminates a whole-register clobber (the load), so it introduces a
1818   // partial register update condition.
1819   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1820                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1821                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1822             Requires<[HasSSE1, OptForSize]>;
1823   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1825                     [(set VR128:$dst, (F32Int VR128:$src))]>;
1826   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1827                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1828                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1829 }
1830
1831 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
1832 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1833                               SDNode OpNode, Intrinsic F32Int> {
1834   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
1835                 !strconcat(OpcodeStr,
1836                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1837   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
1838                 !strconcat(OpcodeStr,
1839                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1840                 []>, XS, Requires<[HasAVX, OptForSize]>;
1841   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1842                 !strconcat(OpcodeStr,
1843                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1844                 [(set VR128:$dst, (F32Int VR128:$src))]>;
1845   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1846                 !strconcat(OpcodeStr,
1847                            "ss\t{$src, $dst, $dst|$dst, $dst, $src}"),
1848                 [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1849 }
1850
1851 /// sse1_fp_unop_p - SSE1 unops in packed form.
1852 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1853   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1854               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1855               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
1856   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1857                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1858                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1859 }
1860
1861 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
1862 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1863   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1864               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1865               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
1866   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1867                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1868                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
1869 }
1870
1871 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
1872 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1873                               Intrinsic V4F32Int> {
1874   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1875                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1876                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
1877   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1878                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1879                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1880 }
1881
1882 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
1883 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1884                                 Intrinsic V4F32Int> {
1885   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1886                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1887                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
1888   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1889                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1890                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
1891 }
1892
1893 /// sse2_fp_unop_s - SSE2 unops in scalar form.
1894 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
1895                           SDNode OpNode, Intrinsic F64Int> {
1896   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1897                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1898                 [(set FR64:$dst, (OpNode FR64:$src))]>;
1899   // See the comments in sse1_fp_unop_s for why this is OptForSize.
1900   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1901                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1902                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
1903             Requires<[HasSSE2, OptForSize]>;
1904   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1905                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1906                     [(set VR128:$dst, (F64Int VR128:$src))]>;
1907   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1908                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1909                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1910 }
1911
1912 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
1913 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr,
1914                               SDNode OpNode, Intrinsic F64Int> {
1915   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1916                !strconcat(OpcodeStr,
1917                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1918   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
1919                (ins FR64:$src1, f64mem:$src2),
1920                !strconcat(OpcodeStr,
1921                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1922   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1923            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1924            [(set VR128:$dst, (F64Int VR128:$src))]>;
1925   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1926            !strconcat(OpcodeStr, "sd\t{$src, $dst, $dst|$dst, $dst, $src}"),
1927            [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1928 }
1929
1930 /// sse2_fp_unop_p - SSE2 unops in vector forms.
1931 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
1932                           SDNode OpNode> {
1933   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1934               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1935               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
1936   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1937                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1938                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1939 }
1940
1941 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
1942 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1943   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1944               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1945               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
1946   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1947                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1948                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
1949 }
1950
1951 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
1952 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
1953                               Intrinsic V2F64Int> {
1954   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1955                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1956                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
1957   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1958                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1959                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1960 }
1961
1962 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
1963 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
1964                                 Intrinsic V2F64Int> {
1965   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1966                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1967                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
1968   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1969                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1970                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
1971 }
1972
1973 let Predicates = [HasAVX] in {
1974   // Square root.
1975   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse_sqrt_ss>,
1976                 sse2_fp_unop_s_avx<0x51, "vsqrt", fsqrt, int_x86_sse2_sqrt_sd>,
1977                 VEX_4V;
1978
1979   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
1980                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
1981                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1982                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
1983                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
1984                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
1985                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
1986                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
1987                 VEX;
1988
1989   // Reciprocal approximations. Note that these typically require refinement
1990   // in order to obtain suitable precision.
1991   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt", X86frsqrt,
1992                                    int_x86_sse_rsqrt_ss>, VEX_4V;
1993   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
1994                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
1995                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
1996                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
1997
1998   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp", X86frcp, int_x86_sse_rcp_ss>,
1999                                    VEX_4V;
2000   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
2001                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
2002                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
2003                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
2004 }
2005
2006 def : Pat<(f32 (fsqrt FR32:$src)),
2007           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
2008 def : Pat<(f64 (fsqrt FR64:$src)),
2009           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
2010 def : Pat<(f64 (fsqrt (load addr:$src))),
2011           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
2012           Requires<[HasAVX, OptForSize]>;
2013 def : Pat<(f32 (fsqrt (load addr:$src))),
2014           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
2015           Requires<[HasAVX, OptForSize]>;
2016
2017 // Square root.
2018 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
2019              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
2020              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
2021              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
2022              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
2023              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
2024
2025 // Reciprocal approximations. Note that these typically require refinement
2026 // in order to obtain suitable precision.
2027 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
2028              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
2029              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
2030 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
2031              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
2032              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
2033
2034 // There is no f64 version of the reciprocal approximation instructions.
2035
2036 //===----------------------------------------------------------------------===//
2037 // SSE 1 & 2 - Non-temporal stores
2038 //===----------------------------------------------------------------------===//
2039
2040 let AddedComplexity = 400 in { // Prefer non-temporal versions
2041   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
2042                        (ins f128mem:$dst, VR128:$src),
2043                        "movntps\t{$src, $dst|$dst, $src}",
2044                        [(alignednontemporalstore (v4f32 VR128:$src),
2045                                                  addr:$dst)]>, VEX;
2046   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
2047                        (ins f128mem:$dst, VR128:$src),
2048                        "movntpd\t{$src, $dst|$dst, $src}",
2049                        [(alignednontemporalstore (v2f64 VR128:$src),
2050                                                  addr:$dst)]>, VEX;
2051   def VMOVNTDQ_64mr : VPDI<0xE7, MRMDestMem, (outs),
2052                         (ins f128mem:$dst, VR128:$src),
2053                         "movntdq\t{$src, $dst|$dst, $src}",
2054                         [(alignednontemporalstore (v2f64 VR128:$src),
2055                                                   addr:$dst)]>, VEX;
2056
2057   let ExeDomain = SSEPackedInt in
2058   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
2059                            (ins f128mem:$dst, VR128:$src),
2060                            "movntdq\t{$src, $dst|$dst, $src}",
2061                            [(alignednontemporalstore (v4f32 VR128:$src),
2062                                                      addr:$dst)]>, VEX;
2063
2064   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2065             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
2066
2067   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
2068                        (ins f256mem:$dst, VR256:$src),
2069                        "movntps\t{$src, $dst|$dst, $src}",
2070                        [(alignednontemporalstore (v8f32 VR256:$src),
2071                                                  addr:$dst)]>, VEX;
2072   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
2073                        (ins f256mem:$dst, VR256:$src),
2074                        "movntpd\t{$src, $dst|$dst, $src}",
2075                        [(alignednontemporalstore (v4f64 VR256:$src),
2076                                                  addr:$dst)]>, VEX;
2077   def VMOVNTDQY_64mr : VPDI<0xE7, MRMDestMem, (outs),
2078                         (ins f256mem:$dst, VR256:$src),
2079                         "movntdq\t{$src, $dst|$dst, $src}",
2080                         [(alignednontemporalstore (v4f64 VR256:$src),
2081                                                   addr:$dst)]>, VEX;
2082   let ExeDomain = SSEPackedInt in
2083   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
2084                       (ins f256mem:$dst, VR256:$src),
2085                       "movntdq\t{$src, $dst|$dst, $src}",
2086                       [(alignednontemporalstore (v8f32 VR256:$src),
2087                                                 addr:$dst)]>, VEX;
2088 }
2089
2090 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
2091           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
2092 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
2093           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
2094 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
2095           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
2096
2097 let AddedComplexity = 400 in { // Prefer non-temporal versions
2098 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2099                     "movntps\t{$src, $dst|$dst, $src}",
2100                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2101 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2102                     "movntpd\t{$src, $dst|$dst, $src}",
2103                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2104
2105 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2106                     "movntdq\t{$src, $dst|$dst, $src}",
2107                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
2108
2109 let ExeDomain = SSEPackedInt in
2110 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2111                     "movntdq\t{$src, $dst|$dst, $src}",
2112                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2113
2114 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
2115           (MOVNTDQmr addr:$dst, VR128:$src)>;
2116
2117 // There is no AVX form for instructions below this point
2118 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2119                  "movnti{l}\t{$src, $dst|$dst, $src}",
2120                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
2121                TB, Requires<[HasSSE2]>;
2122 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
2123                      "movnti{q}\t{$src, $dst|$dst, $src}",
2124                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
2125                   TB, Requires<[HasSSE2]>;
2126 }
2127
2128 //===----------------------------------------------------------------------===//
2129 // SSE 1 & 2 - Misc Instructions (No AVX form)
2130 //===----------------------------------------------------------------------===//
2131
2132 // Prefetch intrinsic.
2133 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
2134     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>;
2135 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
2136     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>;
2137 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
2138     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>;
2139 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
2140     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>;
2141
2142 // Load, store, and memory fence
2143 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
2144              TB, Requires<[HasSSE1]>;
2145 def : Pat<(X86SFence), (SFENCE)>;
2146
2147 // Alias instructions that map zero vector to pxor / xorp* for sse.
2148 // We set canFoldAsLoad because this can be converted to a constant-pool
2149 // load of an all-zeros value if folding it would be beneficial.
2150 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2151 // JIT implementation, it does not expand the instructions below like
2152 // X86MCInstLower does.
2153 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2154     isCodeGenOnly = 1 in {
2155 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2156                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
2157 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2158                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
2159 let ExeDomain = SSEPackedInt in
2160 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2161                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2162 }
2163
2164 // The same as done above but for AVX. The 128-bit versions are the
2165 // same, but re-encoded. The 256-bit does not support PI version, and
2166 // doesn't need it because on sandy bridge the register is set to zero
2167 // at the rename stage without using any execution unit, so SET0PSY
2168 // and SET0PDY can be used for vector int instructions without penalty
2169 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
2170 // JIT implementatioan, it does not expand the instructions below like
2171 // X86MCInstLower does.
2172 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2173     isCodeGenOnly = 1, Predicates = [HasAVX] in {
2174 def AVX_SET0PS  : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2175                    [(set VR128:$dst, (v4f32 immAllZerosV))]>, VEX_4V;
2176 def AVX_SET0PD  : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
2177                    [(set VR128:$dst, (v2f64 immAllZerosV))]>, VEX_4V;
2178 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2179                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
2180 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
2181                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
2182 let ExeDomain = SSEPackedInt in
2183 def AVX_SET0PI  : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
2184                    [(set VR128:$dst, (v4i32 immAllZerosV))]>;
2185 }
2186
2187 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
2188 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
2189 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
2190
2191 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2192           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
2193
2194 // AVX has no support for 256-bit integer instructions, but since the 128-bit
2195 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
2196 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
2197 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
2198           (SUBREG_TO_REG (i32 0), (AVX_SET0PI), sub_xmm)>;
2199
2200 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
2201 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
2202           (SUBREG_TO_REG (i64 0), (AVX_SET0PI), sub_xmm)>;
2203
2204 //===----------------------------------------------------------------------===//
2205 // SSE 1 & 2 - Load/Store XCSR register
2206 //===----------------------------------------------------------------------===//
2207
2208 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2209                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
2210 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2211                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
2212
2213 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
2214                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
2215 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
2216                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
2217
2218 //===---------------------------------------------------------------------===//
2219 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
2220 //===---------------------------------------------------------------------===//
2221
2222 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2223
2224 let neverHasSideEffects = 1 in {
2225 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2226                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2227 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2228                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2229 }
2230 def VMOVDQUrr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2231                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2232 def VMOVDQUYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2233                     "movdqu\t{$src, $dst|$dst, $src}", []>, XS, VEX;
2234
2235 let canFoldAsLoad = 1, mayLoad = 1 in {
2236 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2237                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2238 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2239                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2240 let Predicates = [HasAVX] in {
2241   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2242                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2243   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
2244                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2245 }
2246 }
2247
2248 let mayStore = 1 in {
2249 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
2250                      (ins i128mem:$dst, VR128:$src),
2251                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2252 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
2253                      (ins i256mem:$dst, VR256:$src),
2254                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
2255 let Predicates = [HasAVX] in {
2256 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2257                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2258 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
2259                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
2260 }
2261 }
2262
2263 let neverHasSideEffects = 1 in
2264 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2265                    "movdqa\t{$src, $dst|$dst, $src}", []>;
2266
2267 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2268                    "movdqu\t{$src, $dst|$dst, $src}",
2269                    []>, XS, Requires<[HasSSE2]>;
2270
2271 let canFoldAsLoad = 1, mayLoad = 1 in {
2272 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2273                    "movdqa\t{$src, $dst|$dst, $src}",
2274                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
2275 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2276                    "movdqu\t{$src, $dst|$dst, $src}",
2277                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
2278                  XS, Requires<[HasSSE2]>;
2279 }
2280
2281 let mayStore = 1 in {
2282 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2283                    "movdqa\t{$src, $dst|$dst, $src}",
2284                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
2285 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2286                    "movdqu\t{$src, $dst|$dst, $src}",
2287                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
2288                  XS, Requires<[HasSSE2]>;
2289 }
2290
2291 // Intrinsic forms of MOVDQU load and store
2292 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2293                        "vmovdqu\t{$src, $dst|$dst, $src}",
2294                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2295                      XS, VEX, Requires<[HasAVX]>;
2296
2297 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2298                        "movdqu\t{$src, $dst|$dst, $src}",
2299                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
2300                      XS, Requires<[HasSSE2]>;
2301
2302 } // ExeDomain = SSEPackedInt
2303
2304 def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
2305 def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
2306           (VMOVDQUYmr addr:$dst, VR256:$src)>;
2307
2308 //===---------------------------------------------------------------------===//
2309 // SSE2 - Packed Integer Arithmetic Instructions
2310 //===---------------------------------------------------------------------===//
2311
2312 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2313
2314 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
2315                             bit IsCommutable = 0, bit Is2Addr = 1> {
2316   let isCommutable = IsCommutable in
2317   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2318        (ins VR128:$src1, VR128:$src2),
2319        !if(Is2Addr,
2320            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2321            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2322        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2323   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2324        (ins VR128:$src1, i128mem:$src2),
2325        !if(Is2Addr,
2326            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2327            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2328        [(set VR128:$dst, (IntId VR128:$src1,
2329                                 (bitconvert (memopv2i64 addr:$src2))))]>;
2330 }
2331
2332 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
2333                              string OpcodeStr, Intrinsic IntId,
2334                              Intrinsic IntId2, bit Is2Addr = 1> {
2335   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2336        (ins VR128:$src1, VR128:$src2),
2337        !if(Is2Addr,
2338            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2339            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2340        [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
2341   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2342        (ins VR128:$src1, i128mem:$src2),
2343        !if(Is2Addr,
2344            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2345            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2346        [(set VR128:$dst, (IntId VR128:$src1,
2347                                       (bitconvert (memopv2i64 addr:$src2))))]>;
2348   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
2349        (ins VR128:$src1, i32i8imm:$src2),
2350        !if(Is2Addr,
2351            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2352            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2353        [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
2354 }
2355
2356 /// PDI_binop_rm - Simple SSE2 binary operator.
2357 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2358                         ValueType OpVT, bit IsCommutable = 0, bit Is2Addr = 1> {
2359   let isCommutable = IsCommutable in
2360   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2361        (ins VR128:$src1, VR128:$src2),
2362        !if(Is2Addr,
2363            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2364            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2365        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>;
2366   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2367        (ins VR128:$src1, i128mem:$src2),
2368        !if(Is2Addr,
2369            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2370            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2371        [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
2372                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
2373 }
2374
2375 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
2376 ///
2377 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
2378 /// to collapse (bitconvert VT to VT) into its operand.
2379 ///
2380 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
2381                               bit IsCommutable = 0, bit Is2Addr = 1> {
2382   let isCommutable = IsCommutable in
2383   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
2384        (ins VR128:$src1, VR128:$src2),
2385        !if(Is2Addr,
2386            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2387            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2388        [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]>;
2389   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
2390        (ins VR128:$src1, i128mem:$src2),
2391        !if(Is2Addr,
2392            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2393            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2394        [(set VR128:$dst, (OpNode VR128:$src1, (memopv2i64 addr:$src2)))]>;
2395 }
2396
2397 } // ExeDomain = SSEPackedInt
2398
2399 // 128-bit Integer Arithmetic
2400
2401 let Predicates = [HasAVX] in {
2402 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, 1, 0 /*3addr*/>, VEX_4V;
2403 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, 1, 0>, VEX_4V;
2404 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, 1, 0>, VEX_4V;
2405 defm VPADDQ  : PDI_binop_rm_v2i64<0xD4, "vpaddq", add, 1, 0>, VEX_4V;
2406 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, 1, 0>, VEX_4V;
2407 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, 0, 0>, VEX_4V;
2408 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, 0, 0>, VEX_4V;
2409 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, 0, 0>, VEX_4V;
2410 defm VPSUBQ : PDI_binop_rm_v2i64<0xFB, "vpsubq", sub, 0, 0>, VEX_4V;
2411
2412 // Intrinsic forms
2413 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b, 0, 0>,
2414                                  VEX_4V;
2415 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w, 0, 0>,
2416                                  VEX_4V;
2417 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b, 0, 0>,
2418                                  VEX_4V;
2419 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w, 0, 0>,
2420                                  VEX_4V;
2421 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b, 1, 0>,
2422                                  VEX_4V;
2423 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w, 1, 0>,
2424                                  VEX_4V;
2425 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b, 1, 0>,
2426                                  VEX_4V;
2427 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w, 1, 0>,
2428                                  VEX_4V;
2429 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w, 1, 0>,
2430                                  VEX_4V;
2431 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w, 1, 0>,
2432                                  VEX_4V;
2433 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq, 1, 0>,
2434                                  VEX_4V;
2435 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd, 1, 0>,
2436                                  VEX_4V;
2437 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b, 1, 0>,
2438                                  VEX_4V;
2439 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w, 1, 0>,
2440                                  VEX_4V;
2441 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b, 1, 0>,
2442                                  VEX_4V;
2443 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w, 1, 0>,
2444                                  VEX_4V;
2445 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b, 1, 0>,
2446                                  VEX_4V;
2447 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w, 1, 0>,
2448                                  VEX_4V;
2449 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw, 1, 0>,
2450                                  VEX_4V;
2451 }
2452
2453 let Constraints = "$src1 = $dst" in {
2454 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
2455 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
2456 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
2457 defm PADDQ  : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
2458 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
2459 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
2460 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
2461 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
2462 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
2463
2464 // Intrinsic forms
2465 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
2466 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
2467 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
2468 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
2469 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
2470 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
2471 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
2472 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
2473 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
2474 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w, 1>;
2475 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
2476 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
2477 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
2478 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
2479 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
2480 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
2481 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
2482 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
2483 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
2484
2485 } // Constraints = "$src1 = $dst"
2486
2487 //===---------------------------------------------------------------------===//
2488 // SSE2 - Packed Integer Logical Instructions
2489 //===---------------------------------------------------------------------===//
2490
2491 let Predicates = [HasAVX] in {
2492 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
2493                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w, 0>,
2494                                 VEX_4V;
2495 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
2496                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d, 0>,
2497                                 VEX_4V;
2498 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
2499                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q, 0>,
2500                                 VEX_4V;
2501
2502 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
2503                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w, 0>,
2504                                 VEX_4V;
2505 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
2506                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d, 0>,
2507                                 VEX_4V;
2508 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
2509                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q, 0>,
2510                                 VEX_4V;
2511
2512 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
2513                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w, 0>,
2514                                 VEX_4V;
2515 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
2516                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d, 0>,
2517                                 VEX_4V;
2518
2519 defm VPAND : PDI_binop_rm_v2i64<0xDB, "vpand", and, 1, 0>, VEX_4V;
2520 defm VPOR  : PDI_binop_rm_v2i64<0xEB, "vpor" , or, 1, 0>, VEX_4V;
2521 defm VPXOR : PDI_binop_rm_v2i64<0xEF, "vpxor", xor, 1, 0>, VEX_4V;
2522
2523 let ExeDomain = SSEPackedInt in {
2524   let neverHasSideEffects = 1 in {
2525     // 128-bit logical shifts.
2526     def VPSLLDQri : PDIi8<0x73, MRM7r,
2527                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2528                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2529                       VEX_4V;
2530     def VPSRLDQri : PDIi8<0x73, MRM3r,
2531                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2532                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
2533                       VEX_4V;
2534     // PSRADQri doesn't exist in SSE[1-3].
2535   }
2536   def VPANDNrr : PDI<0xDF, MRMSrcReg,
2537                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2538                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2539                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2540                                               VR128:$src2)))]>, VEX_4V;
2541
2542   def VPANDNrm : PDI<0xDF, MRMSrcMem,
2543                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2544                     "vpandn\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2545                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2546                                               (memopv2i64 addr:$src2))))]>,
2547                                               VEX_4V;
2548 }
2549 }
2550
2551 let Constraints = "$src1 = $dst" in {
2552 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2553                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2554 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2555                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2556 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2557                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2558
2559 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2560                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2561 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2562                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2563 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2564                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2565
2566 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2567                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2568 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2569                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2570
2571 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2572 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or, 1>;
2573 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2574
2575 let ExeDomain = SSEPackedInt in {
2576   let neverHasSideEffects = 1 in {
2577     // 128-bit logical shifts.
2578     def PSLLDQri : PDIi8<0x73, MRM7r,
2579                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2580                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2581     def PSRLDQri : PDIi8<0x73, MRM3r,
2582                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2583                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2584     // PSRADQri doesn't exist in SSE[1-3].
2585   }
2586   def PANDNrr : PDI<0xDF, MRMSrcReg,
2587                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2588                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2589
2590   def PANDNrm : PDI<0xDF, MRMSrcMem,
2591                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2592                     "pandn\t{$src2, $dst|$dst, $src2}", []>;
2593 }
2594 } // Constraints = "$src1 = $dst"
2595
2596 let Predicates = [HasAVX] in {
2597   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2598             (v2i64 (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2599   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2600             (v2i64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2601   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2602             (v2i64 (VPSLLDQri VR128:$src1, imm:$src2))>;
2603   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2604             (v2i64 (VPSRLDQri VR128:$src1, imm:$src2))>;
2605   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2606             (v2f64 (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2607
2608   // Shift up / down and insert zero's.
2609   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2610             (v2i64 (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2611   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2612             (v2i64 (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2613 }
2614
2615 let Predicates = [HasSSE2] in {
2616   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2617             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2618   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2619             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2620   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2621             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2622   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2623             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2624   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2625             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2626
2627   // Shift up / down and insert zero's.
2628   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2629             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2630   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2631             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2632 }
2633
2634 //===---------------------------------------------------------------------===//
2635 // SSE2 - Packed Integer Comparison Instructions
2636 //===---------------------------------------------------------------------===//
2637
2638 let Predicates = [HasAVX] in {
2639   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b, 1,
2640                                     0>, VEX_4V;
2641   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w, 1,
2642                                     0>, VEX_4V;
2643   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d, 1,
2644                                     0>, VEX_4V;
2645   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b, 0,
2646                                     0>, VEX_4V;
2647   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w, 0,
2648                                     0>, VEX_4V;
2649   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d, 0,
2650                                     0>, VEX_4V;
2651 }
2652
2653 let Constraints = "$src1 = $dst" in {
2654   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2655   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2656   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2657   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2658   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2659   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2660 } // Constraints = "$src1 = $dst"
2661
2662 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2663           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2664 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2665           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2666 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2667           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2668 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2669           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2670 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2671           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2672 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2673           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2674
2675 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2676           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2677 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2678           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2679 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2680           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2681 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2682           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2683 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2684           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2685 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2686           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2687
2688 //===---------------------------------------------------------------------===//
2689 // SSE2 - Packed Integer Pack Instructions
2690 //===---------------------------------------------------------------------===//
2691
2692 let Predicates = [HasAVX] in {
2693 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
2694                                   0, 0>, VEX_4V;
2695 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
2696                                   0, 0>, VEX_4V;
2697 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
2698                                   0, 0>, VEX_4V;
2699 }
2700
2701 let Constraints = "$src1 = $dst" in {
2702 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2703 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2704 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2705 } // Constraints = "$src1 = $dst"
2706
2707 //===---------------------------------------------------------------------===//
2708 // SSE2 - Packed Integer Shuffle Instructions
2709 //===---------------------------------------------------------------------===//
2710
2711 let ExeDomain = SSEPackedInt in {
2712 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
2713                          PatFrag bc_frag> {
2714 def ri : Ii8<0x70, MRMSrcReg,
2715               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2716               !strconcat(OpcodeStr,
2717                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2718               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
2719                                                       (undef))))]>;
2720 def mi : Ii8<0x70, MRMSrcMem,
2721               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2722               !strconcat(OpcodeStr,
2723                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2724               [(set VR128:$dst, (vt (pshuf_frag:$src2
2725                                       (bc_frag (memopv2i64 addr:$src1)),
2726                                       (undef))))]>;
2727 }
2728 } // ExeDomain = SSEPackedInt
2729
2730 let Predicates = [HasAVX] in {
2731   let AddedComplexity = 5 in
2732   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, OpSize,
2733                                VEX;
2734
2735   // SSE2 with ImmT == Imm8 and XS prefix.
2736   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
2737                                VEX;
2738
2739   // SSE2 with ImmT == Imm8 and XD prefix.
2740   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
2741                                VEX;
2742 }
2743
2744 let Predicates = [HasSSE2] in {
2745   let AddedComplexity = 5 in
2746   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
2747
2748   // SSE2 with ImmT == Imm8 and XS prefix.
2749   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
2750
2751   // SSE2 with ImmT == Imm8 and XD prefix.
2752   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
2753 }
2754
2755 //===---------------------------------------------------------------------===//
2756 // SSE2 - Packed Integer Unpack Instructions
2757 //===---------------------------------------------------------------------===//
2758
2759 let ExeDomain = SSEPackedInt in {
2760 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2761                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
2762   def rr : PDI<opc, MRMSrcReg,
2763       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2764       !if(Is2Addr,
2765           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2766           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2767       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
2768   def rm : PDI<opc, MRMSrcMem,
2769       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2770       !if(Is2Addr,
2771           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2772           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2773       [(set VR128:$dst, (OpNode VR128:$src1,
2774                                   (bc_frag (memopv2i64
2775                                                addr:$src2))))]>;
2776 }
2777
2778 let Predicates = [HasAVX] in {
2779   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Punpcklbw,
2780                                  bc_v16i8, 0>, VEX_4V;
2781   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Punpcklwd,
2782                                  bc_v8i16, 0>, VEX_4V;
2783   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Punpckldq,
2784                                  bc_v4i32, 0>, VEX_4V;
2785
2786   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2787   /// knew to collapse (bitconvert VT to VT) into its operand.
2788   def VPUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2789             (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2790             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2791             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
2792                                                     VR128:$src2)))]>, VEX_4V;
2793   def VPUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2794             (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2795             "vpunpcklqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2796             [(set VR128:$dst, (v2i64 (X86Punpcklqdq VR128:$src1,
2797                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
2798
2799   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Punpckhbw,
2800                                  bc_v16i8, 0>, VEX_4V;
2801   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Punpckhwd,
2802                                  bc_v8i16, 0>, VEX_4V;
2803   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Punpckhdq,
2804                                  bc_v4i32, 0>, VEX_4V;
2805
2806   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2807   /// knew to collapse (bitconvert VT to VT) into its operand.
2808   def VPUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2809              (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2810              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2811              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
2812                                                      VR128:$src2)))]>, VEX_4V;
2813   def VPUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2814              (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2815              "vpunpckhqdq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2816              [(set VR128:$dst, (v2i64 (X86Punpckhqdq VR128:$src1,
2817                                         (memopv2i64 addr:$src2))))]>, VEX_4V;
2818 }
2819
2820 let Constraints = "$src1 = $dst" in {
2821   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Punpcklbw, bc_v16i8>;
2822   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Punpcklwd, bc_v8i16>;
2823   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Punpckldq, bc_v4i32>;
2824
2825   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2826   /// knew to collapse (bitconvert VT to VT) into its operand.
2827   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2828                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2829                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2830                         [(set VR128:$dst,
2831                           (v2i64 (X86Punpcklqdq VR128:$src1, VR128:$src2)))]>;
2832   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2833                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2834                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2835                         [(set VR128:$dst,
2836                           (v2i64 (X86Punpcklqdq VR128:$src1,
2837                                          (memopv2i64 addr:$src2))))]>;
2838
2839   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Punpckhbw, bc_v16i8>;
2840   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Punpckhwd, bc_v8i16>;
2841   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Punpckhdq, bc_v4i32>;
2842
2843   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2844   /// knew to collapse (bitconvert VT to VT) into its operand.
2845   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2846                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2847                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2848                         [(set VR128:$dst,
2849                           (v2i64 (X86Punpckhqdq VR128:$src1, VR128:$src2)))]>;
2850   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2851                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2852                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2853                         [(set VR128:$dst,
2854                           (v2i64 (X86Punpckhqdq VR128:$src1,
2855                                          (memopv2i64 addr:$src2))))]>;
2856 }
2857
2858 } // ExeDomain = SSEPackedInt
2859
2860 //===---------------------------------------------------------------------===//
2861 // SSE2 - Packed Integer Extract and Insert
2862 //===---------------------------------------------------------------------===//
2863
2864 let ExeDomain = SSEPackedInt in {
2865 multiclass sse2_pinsrw<bit Is2Addr = 1> {
2866   def rri : Ii8<0xC4, MRMSrcReg,
2867        (outs VR128:$dst), (ins VR128:$src1,
2868         GR32:$src2, i32i8imm:$src3),
2869        !if(Is2Addr,
2870            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2871            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2872        [(set VR128:$dst,
2873          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2874   def rmi : Ii8<0xC4, MRMSrcMem,
2875                        (outs VR128:$dst), (ins VR128:$src1,
2876                         i16mem:$src2, i32i8imm:$src3),
2877        !if(Is2Addr,
2878            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2879            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
2880        [(set VR128:$dst,
2881          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2882                     imm:$src3))]>;
2883 }
2884
2885 // Extract
2886 let Predicates = [HasAVX] in
2887 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
2888                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2889                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2890                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2891                                                 imm:$src2))]>, OpSize, VEX;
2892 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2893                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2894                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2895                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2896                                                 imm:$src2))]>;
2897
2898 // Insert
2899 let Predicates = [HasAVX] in {
2900   defm VPINSRW : sse2_pinsrw<0>, OpSize, VEX_4V;
2901   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
2902        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2903        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2904        []>, OpSize, VEX_4V;
2905 }
2906
2907 let Constraints = "$src1 = $dst" in
2908   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
2909
2910 } // ExeDomain = SSEPackedInt
2911
2912 //===---------------------------------------------------------------------===//
2913 // SSE2 - Packed Mask Creation
2914 //===---------------------------------------------------------------------===//
2915
2916 let ExeDomain = SSEPackedInt in {
2917
2918 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2919            "pmovmskb\t{$src, $dst|$dst, $src}",
2920            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
2921 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2922            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
2923 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2924            "pmovmskb\t{$src, $dst|$dst, $src}",
2925            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2926
2927 } // ExeDomain = SSEPackedInt
2928
2929 //===---------------------------------------------------------------------===//
2930 // SSE2 - Conditional Store
2931 //===---------------------------------------------------------------------===//
2932
2933 let ExeDomain = SSEPackedInt in {
2934
2935 let Uses = [EDI] in
2936 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
2937            (ins VR128:$src, VR128:$mask),
2938            "maskmovdqu\t{$mask, $src|$src, $mask}",
2939            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
2940 let Uses = [RDI] in
2941 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
2942            (ins VR128:$src, VR128:$mask),
2943            "maskmovdqu\t{$mask, $src|$src, $mask}",
2944            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
2945
2946 let Uses = [EDI] in
2947 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2948            "maskmovdqu\t{$mask, $src|$src, $mask}",
2949            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2950 let Uses = [RDI] in
2951 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2952            "maskmovdqu\t{$mask, $src|$src, $mask}",
2953            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2954
2955 } // ExeDomain = SSEPackedInt
2956
2957 //===---------------------------------------------------------------------===//
2958 // SSE2 - Move Doubleword
2959 //===---------------------------------------------------------------------===//
2960
2961 //===---------------------------------------------------------------------===//
2962 // Move Int Doubleword to Packed Double Int
2963 //
2964 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2965                       "movd\t{$src, $dst|$dst, $src}",
2966                       [(set VR128:$dst,
2967                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
2968 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2969                       "movd\t{$src, $dst|$dst, $src}",
2970                       [(set VR128:$dst,
2971                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
2972                       VEX;
2973 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2974                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2975                         [(set VR128:$dst,
2976                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
2977 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2978                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2979                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
2980
2981 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2982                       "movd\t{$src, $dst|$dst, $src}",
2983                       [(set VR128:$dst,
2984                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2985 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2986                       "movd\t{$src, $dst|$dst, $src}",
2987                       [(set VR128:$dst,
2988                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2989 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2990                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2991                         [(set VR128:$dst,
2992                           (v2i64 (scalar_to_vector GR64:$src)))]>;
2993 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2994                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2995                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
2996
2997 //===---------------------------------------------------------------------===//
2998 // Move Int Doubleword to Single Scalar
2999 //
3000 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3001                       "movd\t{$src, $dst|$dst, $src}",
3002                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
3003
3004 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3005                       "movd\t{$src, $dst|$dst, $src}",
3006                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
3007                       VEX;
3008 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
3009                       "movd\t{$src, $dst|$dst, $src}",
3010                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
3011
3012 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
3013                       "movd\t{$src, $dst|$dst, $src}",
3014                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
3015
3016 //===---------------------------------------------------------------------===//
3017 // Move Packed Doubleword Int to Packed Double Int
3018 //
3019 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3020                        "movd\t{$src, $dst|$dst, $src}",
3021                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3022                                         (iPTR 0)))]>, VEX;
3023 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
3024                        (ins i32mem:$dst, VR128:$src),
3025                        "movd\t{$src, $dst|$dst, $src}",
3026                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3027                                      (iPTR 0))), addr:$dst)]>, VEX;
3028 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
3029                        "movd\t{$src, $dst|$dst, $src}",
3030                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
3031                                         (iPTR 0)))]>;
3032 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
3033                        "movd\t{$src, $dst|$dst, $src}",
3034                        [(store (i32 (vector_extract (v4i32 VR128:$src),
3035                                      (iPTR 0))), addr:$dst)]>;
3036
3037 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3038                          "mov{d|q}\t{$src, $dst|$dst, $src}",
3039                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
3040                                            (iPTR 0)))]>;
3041 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
3042                        "movq\t{$src, $dst|$dst, $src}",
3043                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
3044
3045 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
3046                         "mov{d|q}\t{$src, $dst|$dst, $src}",
3047                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
3048 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
3049                         "movq\t{$src, $dst|$dst, $src}",
3050                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
3051
3052 //===---------------------------------------------------------------------===//
3053 // Move Scalar Single to Double Int
3054 //
3055 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3056                       "movd\t{$src, $dst|$dst, $src}",
3057                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
3058 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3059                       "movd\t{$src, $dst|$dst, $src}",
3060                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
3061 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
3062                       "movd\t{$src, $dst|$dst, $src}",
3063                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
3064 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
3065                       "movd\t{$src, $dst|$dst, $src}",
3066                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
3067
3068 //===---------------------------------------------------------------------===//
3069 // Patterns and instructions to describe movd/movq to XMM register zero-extends
3070 //
3071 let AddedComplexity = 15 in {
3072 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3073                        "movd\t{$src, $dst|$dst, $src}",
3074                        [(set VR128:$dst, (v4i32 (X86vzmovl
3075                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
3076                                       VEX;
3077 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3078                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3079                        [(set VR128:$dst, (v2i64 (X86vzmovl
3080                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
3081                                       VEX, VEX_W;
3082 }
3083 let AddedComplexity = 15 in {
3084 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
3085                        "movd\t{$src, $dst|$dst, $src}",
3086                        [(set VR128:$dst, (v4i32 (X86vzmovl
3087                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
3088 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3089                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
3090                        [(set VR128:$dst, (v2i64 (X86vzmovl
3091                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
3092 }
3093
3094 let AddedComplexity = 20 in {
3095 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3096                        "movd\t{$src, $dst|$dst, $src}",
3097                        [(set VR128:$dst,
3098                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3099                                                    (loadi32 addr:$src))))))]>,
3100                                                    VEX;
3101 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3102                        "movd\t{$src, $dst|$dst, $src}",
3103                        [(set VR128:$dst,
3104                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
3105                                                    (loadi32 addr:$src))))))]>;
3106
3107 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
3108             (MOVZDI2PDIrm addr:$src)>;
3109 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
3110             (MOVZDI2PDIrm addr:$src)>;
3111 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
3112             (MOVZDI2PDIrm addr:$src)>;
3113 }
3114
3115 // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
3116 // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
3117 def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
3118                               (v4i32 (scalar_to_vector GR32:$src)), (i32 0)))),
3119           (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
3120 def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
3121                               (v2i64 (scalar_to_vector GR64:$src)), (i32 0)))),
3122           (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
3123
3124 // These are the correct encodings of the instructions so that we know how to
3125 // read correct assembly, even though we continue to emit the wrong ones for
3126 // compatibility with Darwin's buggy assembler.
3127 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3128                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
3129 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3130                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
3131 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3132                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
3133 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3134                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
3135 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3136                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3137 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
3138                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
3139
3140 //===---------------------------------------------------------------------===//
3141 // SSE2 - Move Quadword
3142 //===---------------------------------------------------------------------===//
3143
3144 //===---------------------------------------------------------------------===//
3145 // Move Quadword Int to Packed Quadword Int
3146 //
3147 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3148                     "vmovq\t{$src, $dst|$dst, $src}",
3149                     [(set VR128:$dst,
3150                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3151                     VEX, Requires<[HasAVX]>;
3152 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3153                     "movq\t{$src, $dst|$dst, $src}",
3154                     [(set VR128:$dst,
3155                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
3156                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
3157
3158 //===---------------------------------------------------------------------===//
3159 // Move Packed Quadword Int to Quadword Int
3160 //
3161 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3162                       "movq\t{$src, $dst|$dst, $src}",
3163                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3164                                     (iPTR 0))), addr:$dst)]>, VEX;
3165 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3166                       "movq\t{$src, $dst|$dst, $src}",
3167                       [(store (i64 (vector_extract (v2i64 VR128:$src),
3168                                     (iPTR 0))), addr:$dst)]>;
3169
3170 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
3171           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
3172
3173 //===---------------------------------------------------------------------===//
3174 // Store / copy lower 64-bits of a XMM register.
3175 //
3176 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3177                      "movq\t{$src, $dst|$dst, $src}",
3178                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
3179 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
3180                      "movq\t{$src, $dst|$dst, $src}",
3181                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
3182
3183 let AddedComplexity = 20 in
3184 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3185                      "vmovq\t{$src, $dst|$dst, $src}",
3186                      [(set VR128:$dst,
3187                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3188                                                  (loadi64 addr:$src))))))]>,
3189                      XS, VEX, Requires<[HasAVX]>;
3190
3191 let AddedComplexity = 20 in {
3192 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3193                      "movq\t{$src, $dst|$dst, $src}",
3194                      [(set VR128:$dst,
3195                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
3196                                                  (loadi64 addr:$src))))))]>,
3197                      XS, Requires<[HasSSE2]>;
3198
3199 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
3200             (MOVZQI2PQIrm addr:$src)>;
3201 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
3202             (MOVZQI2PQIrm addr:$src)>;
3203 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
3204 }
3205
3206 //===---------------------------------------------------------------------===//
3207 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
3208 // IA32 document. movq xmm1, xmm2 does clear the high bits.
3209 //
3210 let AddedComplexity = 15 in
3211 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3212                         "vmovq\t{$src, $dst|$dst, $src}",
3213                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3214                       XS, VEX, Requires<[HasAVX]>;
3215 let AddedComplexity = 15 in
3216 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3217                         "movq\t{$src, $dst|$dst, $src}",
3218                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
3219                       XS, Requires<[HasSSE2]>;
3220
3221 let AddedComplexity = 20 in
3222 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3223                         "vmovq\t{$src, $dst|$dst, $src}",
3224                     [(set VR128:$dst, (v2i64 (X86vzmovl
3225                                              (loadv2i64 addr:$src))))]>,
3226                       XS, VEX, Requires<[HasAVX]>;
3227 let AddedComplexity = 20 in {
3228 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3229                         "movq\t{$src, $dst|$dst, $src}",
3230                     [(set VR128:$dst, (v2i64 (X86vzmovl
3231                                              (loadv2i64 addr:$src))))]>,
3232                       XS, Requires<[HasSSE2]>;
3233
3234 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
3235             (MOVZPQILo2PQIrm addr:$src)>;
3236 }
3237
3238 // Instructions to match in the assembler
3239 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
3240                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3241 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3242                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3243 // Recognize "movd" with GR64 destination, but encode as a "movq"
3244 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
3245                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
3246
3247 // Instructions for the disassembler
3248 // xr = XMM register
3249 // xm = mem64
3250
3251 let Predicates = [HasAVX] in
3252 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3253                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
3254 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3255                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
3256
3257 //===---------------------------------------------------------------------===//
3258 // SSE2 - Misc Instructions
3259 //===---------------------------------------------------------------------===//
3260
3261 // Flush cache
3262 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3263                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3264               TB, Requires<[HasSSE2]>;
3265
3266 // Load, store, and memory fence
3267 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3268                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3269 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3270                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3271 def : Pat<(X86LFence), (LFENCE)>;
3272 def : Pat<(X86MFence), (MFENCE)>;
3273
3274
3275 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3276 // was introduced with SSE2, it's backward compatible.
3277 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3278
3279 // Alias instructions that map zero vector to pxor / xorp* for sse.
3280 // We set canFoldAsLoad because this can be converted to a constant-pool
3281 // load of an all-ones value if folding it would be beneficial.
3282 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
3283 // JIT implementation, it does not expand the instructions below like
3284 // X86MCInstLower does.
3285 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3286     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
3287   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3288                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
3289 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
3290     isCodeGenOnly = 1, ExeDomain = SSEPackedInt, Predicates = [HasAVX] in
3291   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
3292                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
3293
3294 //===---------------------------------------------------------------------===//
3295 // SSE3 - Conversion Instructions
3296 //===---------------------------------------------------------------------===//
3297
3298 // Convert Packed Double FP to Packed DW Integers
3299 let Predicates = [HasAVX] in {
3300 // The assembler can recognize rr 256-bit instructions by seeing a ymm
3301 // register, but the same isn't true when using memory operands instead.
3302 // Provide other assembly rr and rm forms to address this explicitly.
3303 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3304                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3305 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3306                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
3307
3308 // XMM only
3309 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3310                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3311 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3312                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
3313
3314 // YMM only
3315 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
3316                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
3317 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
3318                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
3319 }
3320
3321 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3322                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3323 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3324                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
3325
3326 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
3327           (VCVTPD2DQYrr VR256:$src)>;
3328 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
3329           (VCVTPD2DQYrm addr:$src)>;
3330
3331 // Convert Packed DW Integers to Packed Double FP
3332 let Predicates = [HasAVX] in {
3333 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3334                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3335 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3336                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3337 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
3338                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3339 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
3340                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
3341 }
3342
3343 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3344                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3345 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3346                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
3347
3348 // AVX 256-bit register conversion intrinsics
3349 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
3350            (VCVTDQ2PDYrr VR128:$src)>;
3351 def : Pat<(int_x86_avx_cvtdq2_pd_256 (memopv4i32 addr:$src)),
3352            (VCVTDQ2PDYrm addr:$src)>;
3353
3354 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
3355           (VCVTPD2DQYrr VR256:$src)>;
3356 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
3357           (VCVTPD2DQYrm addr:$src)>;
3358
3359 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
3360           (VCVTDQ2PDYrr VR128:$src)>;
3361 def : Pat<(v4f64 (sint_to_fp (memopv4i32 addr:$src))),
3362           (VCVTDQ2PDYrm addr:$src)>;
3363
3364 //===---------------------------------------------------------------------===//
3365 // SSE3 - Move Instructions
3366 //===---------------------------------------------------------------------===//
3367
3368 //===---------------------------------------------------------------------===//
3369 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3370 //
3371 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3372                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3373                               X86MemOperand x86memop> {
3374 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3375                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3376                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
3377 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3378                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3379                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
3380 }
3381
3382 let Predicates = [HasAVX] in {
3383   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3384                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3385   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3386                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
3387   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3388                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3389   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3390                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
3391 }
3392 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
3393                                    memopv4f32, f128mem>;
3394 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
3395                                    memopv4f32, f128mem>;
3396
3397 let Predicates = [HasSSE3] in {
3398   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3399             (MOVSHDUPrr VR128:$src)>;
3400   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3401             (MOVSHDUPrm addr:$src)>;
3402   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3403             (MOVSLDUPrr VR128:$src)>;
3404   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3405             (MOVSLDUPrm addr:$src)>;
3406 }
3407
3408 let Predicates = [HasAVX] in {
3409   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
3410             (VMOVSHDUPrr VR128:$src)>;
3411   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
3412             (VMOVSHDUPrm addr:$src)>;
3413   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
3414             (VMOVSLDUPrr VR128:$src)>;
3415   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
3416             (VMOVSLDUPrm addr:$src)>;
3417   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
3418             (VMOVSHDUPYrr VR256:$src)>;
3419   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
3420             (VMOVSHDUPYrm addr:$src)>;
3421   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
3422             (VMOVSLDUPYrr VR256:$src)>;
3423   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
3424             (VMOVSLDUPYrm addr:$src)>;
3425 }
3426
3427 //===---------------------------------------------------------------------===//
3428 // Replicate Double FP - MOVDDUP
3429 //
3430 multiclass sse3_replicate_dfp<string OpcodeStr> {
3431 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3432                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3433                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
3434 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
3435                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3436                     [(set VR128:$dst,
3437                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
3438                                       (undef))))]>;
3439 }
3440
3441 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
3442 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3443                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3444                     []>;
3445 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3446                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3447                     []>;
3448 }
3449
3450 let Predicates = [HasAVX] in {
3451   // FIXME: Merge above classes when we have patterns for the ymm version
3452   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
3453   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
3454 }
3455 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
3456
3457 // Move Unaligned Integer
3458 let Predicates = [HasAVX] in {
3459   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3460                    "vlddqu\t{$src, $dst|$dst, $src}",
3461                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
3462   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3463                    "vlddqu\t{$src, $dst|$dst, $src}",
3464                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
3465 }
3466 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3467                    "lddqu\t{$src, $dst|$dst, $src}",
3468                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
3469
3470 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
3471                    (undef)),
3472           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3473
3474 // Several Move patterns
3475 let AddedComplexity = 5 in {
3476 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
3477           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3478 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
3479           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3480 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
3481           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3482 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
3483           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
3484 }
3485
3486 //===---------------------------------------------------------------------===//
3487 // SSE3 - Arithmetic
3488 //===---------------------------------------------------------------------===//
3489
3490 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
3491                        X86MemOperand x86memop, bit Is2Addr = 1> {
3492   def rr : I<0xD0, MRMSrcReg,
3493        (outs RC:$dst), (ins RC:$src1, RC:$src2),
3494        !if(Is2Addr,
3495            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3496            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3497        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
3498   def rm : I<0xD0, MRMSrcMem,
3499        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3500        !if(Is2Addr,
3501            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3502            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3503        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
3504 }
3505
3506 let Predicates = [HasAVX],
3507   ExeDomain = SSEPackedDouble in {
3508   defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
3509                                f128mem, 0>, TB, XD, VEX_4V;
3510   defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
3511                                f128mem, 0>, TB, OpSize, VEX_4V;
3512   defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
3513                                f256mem, 0>, TB, XD, VEX_4V;
3514   defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
3515                                f256mem, 0>, TB, OpSize, VEX_4V;
3516 }
3517 let Constraints = "$src1 = $dst", Predicates = [HasSSE3],
3518     ExeDomain = SSEPackedDouble in {
3519   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
3520                               f128mem>, TB, XD;
3521   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
3522                               f128mem>, TB, OpSize;
3523 }
3524
3525 //===---------------------------------------------------------------------===//
3526 // SSE3 Instructions
3527 //===---------------------------------------------------------------------===//
3528
3529 // Horizontal ops
3530 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3531                    X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3532   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3533        !if(Is2Addr,
3534          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3535          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3536       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3537
3538   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3539        !if(Is2Addr,
3540          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3541          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3542       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3543 }
3544 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
3545                   X86MemOperand x86memop, Intrinsic IntId, bit Is2Addr = 1> {
3546   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3547        !if(Is2Addr,
3548          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3549          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3550       [(set RC:$dst, (vt (IntId RC:$src1, RC:$src2)))]>;
3551
3552   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3553        !if(Is2Addr,
3554          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3555          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3556       [(set RC:$dst, (vt (IntId RC:$src1, (memop addr:$src2))))]>;
3557 }
3558
3559 let Predicates = [HasAVX] in {
3560   defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
3561                           int_x86_sse3_hadd_ps, 0>, VEX_4V;
3562   defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
3563                           int_x86_sse3_hadd_pd, 0>, VEX_4V;
3564   defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
3565                           int_x86_sse3_hsub_ps, 0>, VEX_4V;
3566   defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
3567                           int_x86_sse3_hsub_pd, 0>, VEX_4V;
3568   defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
3569                           int_x86_avx_hadd_ps_256, 0>, VEX_4V;
3570   defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
3571                           int_x86_avx_hadd_pd_256, 0>, VEX_4V;
3572   defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
3573                           int_x86_avx_hsub_ps_256, 0>, VEX_4V;
3574   defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
3575                           int_x86_avx_hsub_pd_256, 0>, VEX_4V;
3576 }
3577
3578 let Constraints = "$src1 = $dst" in {
3579   defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem,
3580                         int_x86_sse3_hadd_ps>;
3581   defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem,
3582                        int_x86_sse3_hadd_pd>;
3583   defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem,
3584                         int_x86_sse3_hsub_ps>;
3585   defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem,
3586                        int_x86_sse3_hsub_pd>;
3587 }
3588
3589 //===---------------------------------------------------------------------===//
3590 // SSSE3 - Packed Absolute Instructions
3591 //===---------------------------------------------------------------------===//
3592
3593
3594 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
3595 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
3596                             PatFrag mem_frag128, Intrinsic IntId128> {
3597   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3598                     (ins VR128:$src),
3599                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3600                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
3601                     OpSize;
3602
3603   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3604                     (ins i128mem:$src),
3605                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3606                     [(set VR128:$dst,
3607                       (IntId128
3608                        (bitconvert (mem_frag128 addr:$src))))]>, OpSize;
3609 }
3610
3611 let Predicates = [HasAVX] in {
3612   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", memopv16i8,
3613                                   int_x86_ssse3_pabs_b_128>, VEX;
3614   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", memopv8i16,
3615                                   int_x86_ssse3_pabs_w_128>, VEX;
3616   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", memopv4i32,
3617                                   int_x86_ssse3_pabs_d_128>, VEX;
3618 }
3619
3620 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", memopv16i8,
3621                               int_x86_ssse3_pabs_b_128>;
3622 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", memopv8i16,
3623                               int_x86_ssse3_pabs_w_128>;
3624 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", memopv4i32,
3625                               int_x86_ssse3_pabs_d_128>;
3626
3627 //===---------------------------------------------------------------------===//
3628 // SSSE3 - Packed Binary Operator Instructions
3629 //===---------------------------------------------------------------------===//
3630
3631 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
3632 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
3633                              PatFrag mem_frag128, Intrinsic IntId128,
3634                              bit Is2Addr = 1> {
3635   let isCommutable = 1 in
3636   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
3637        (ins VR128:$src1, VR128:$src2),
3638        !if(Is2Addr,
3639          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3640          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3641        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3642        OpSize;
3643   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
3644        (ins VR128:$src1, i128mem:$src2),
3645        !if(Is2Addr,
3646          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3647          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3648        [(set VR128:$dst,
3649          (IntId128 VR128:$src1,
3650           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3651 }
3652
3653 let Predicates = [HasAVX] in {
3654 let isCommutable = 0 in {
3655   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw", memopv8i16,
3656                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
3657   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd", memopv4i32,
3658                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
3659   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw", memopv8i16,
3660                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
3661   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw", memopv8i16,
3662                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
3663   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd", memopv4i32,
3664                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
3665   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw", memopv8i16,
3666                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
3667   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw", memopv16i8,
3668                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
3669   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb", memopv16i8,
3670                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
3671   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb", memopv16i8,
3672                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
3673   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw", memopv8i16,
3674                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
3675   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd", memopv4i32,
3676                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
3677 }
3678 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw", memopv8i16,
3679                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
3680 }
3681
3682 // None of these have i8 immediate fields.
3683 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
3684 let isCommutable = 0 in {
3685   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw", memopv8i16,
3686                                      int_x86_ssse3_phadd_w_128>;
3687   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd", memopv4i32,
3688                                      int_x86_ssse3_phadd_d_128>;
3689   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw", memopv8i16,
3690                                      int_x86_ssse3_phadd_sw_128>;
3691   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw", memopv8i16,
3692                                      int_x86_ssse3_phsub_w_128>;
3693   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd", memopv4i32,
3694                                      int_x86_ssse3_phsub_d_128>;
3695   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw", memopv8i16,
3696                                      int_x86_ssse3_phsub_sw_128>;
3697   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw", memopv16i8,
3698                                      int_x86_ssse3_pmadd_ub_sw_128>;
3699   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb", memopv16i8,
3700                                      int_x86_ssse3_pshuf_b_128>;
3701   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb", memopv16i8,
3702                                      int_x86_ssse3_psign_b_128>;
3703   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw", memopv8i16,
3704                                      int_x86_ssse3_psign_w_128>;
3705   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd", memopv4i32,
3706                                        int_x86_ssse3_psign_d_128>;
3707 }
3708 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw", memopv8i16,
3709                                      int_x86_ssse3_pmul_hr_sw_128>;
3710 }
3711
3712 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
3713           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
3714 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
3715           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
3716
3717 def : Pat<(X86psignb VR128:$src1, VR128:$src2),
3718           (PSIGNBrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3719 def : Pat<(X86psignw VR128:$src1, VR128:$src2),
3720           (PSIGNWrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3721 def : Pat<(X86psignd VR128:$src1, VR128:$src2),
3722           (PSIGNDrr128 VR128:$src1, VR128:$src2)>, Requires<[HasSSSE3]>;
3723
3724 //===---------------------------------------------------------------------===//
3725 // SSSE3 - Packed Align Instruction Patterns
3726 //===---------------------------------------------------------------------===//
3727
3728 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
3729   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
3730       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3731       !if(Is2Addr,
3732         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3733         !strconcat(asm,
3734                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3735       []>, OpSize;
3736   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
3737       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3738       !if(Is2Addr,
3739         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3740         !strconcat(asm,
3741                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
3742       []>, OpSize;
3743 }
3744
3745 let Predicates = [HasAVX] in
3746   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
3747 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
3748   defm PALIGN : ssse3_palign<"palignr">;
3749
3750 let Predicates = [HasSSSE3] in {
3751 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3752           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3753 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3754           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3755 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3756           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3757 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3758           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3759 }
3760
3761 let Predicates = [HasAVX] in {
3762 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3763           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3764 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3765           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3766 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3767           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3768 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
3769           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
3770 }
3771
3772 //===---------------------------------------------------------------------===//
3773 // SSSE3 Misc Instructions
3774 //===---------------------------------------------------------------------===//
3775
3776 // Thread synchronization
3777 let usesCustomInserter = 1 in {
3778 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
3779                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>;
3780 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
3781                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>;
3782 }
3783
3784 let Uses = [EAX, ECX, EDX] in
3785 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
3786                  Requires<[HasSSE3]>;
3787 let Uses = [ECX, EAX] in
3788 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
3789                 Requires<[HasSSE3]>;
3790
3791 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
3792 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
3793
3794 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
3795       Requires<[In32BitMode]>;
3796 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
3797       Requires<[In64BitMode]>;
3798
3799 //===---------------------------------------------------------------------===//
3800 // Non-Instruction Patterns
3801 //===---------------------------------------------------------------------===//
3802
3803 // extload f32 -> f64.  This matches load+fextend because we have a hack in
3804 // the isel (PreprocessForFPConvert) that can introduce loads after dag
3805 // combine.
3806 // Since these loads aren't folded into the fextend, we have to match it
3807 // explicitly here.
3808 let Predicates = [HasSSE2] in
3809  def : Pat<(fextend (loadf32 addr:$src)),
3810            (CVTSS2SDrm addr:$src)>;
3811
3812 // Bitcasts between 128-bit vector types. Return the original type since
3813 // no instruction is needed for the conversion
3814 let Predicates = [HasXMMInt] in {
3815   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
3816   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
3817   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
3818   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
3819   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
3820   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
3821   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
3822   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
3823   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
3824   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
3825   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
3826   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
3827   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
3828   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
3829   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
3830   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
3831   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
3832   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
3833   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
3834   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
3835   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
3836   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
3837   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
3838   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
3839   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
3840   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
3841   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
3842   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
3843   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
3844   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
3845 }
3846
3847 // Bitcasts between 256-bit vector types. Return the original type since
3848 // no instruction is needed for the conversion
3849 let Predicates = [HasAVX] in {
3850   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
3851   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
3852   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
3853   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
3854   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
3855   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
3856   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
3857   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
3858   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
3859   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
3860   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
3861   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
3862   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
3863   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
3864   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
3865   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
3866   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
3867   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
3868   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
3869   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
3870   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
3871   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
3872   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
3873   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
3874   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
3875   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
3876   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
3877   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
3878   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
3879   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
3880 }
3881
3882 // Move scalar to XMM zero-extended
3883 // movd to XMM register zero-extends
3884 let AddedComplexity = 15 in {
3885 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
3886 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
3887           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
3888 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
3889           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
3890 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
3891           (MOVSSrr (v4f32 (V_SET0PS)),
3892                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
3893 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
3894           (MOVSSrr (v4i32 (V_SET0PI)),
3895                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
3896 }
3897
3898 // Splat v2f64 / v2i64
3899 let AddedComplexity = 10 in {
3900 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
3901           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
3902 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
3903           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
3904 }
3905
3906 // Special unary SHUFPSrri case.
3907 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
3908           (SHUFPSrri VR128:$src1, VR128:$src1,
3909                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3910 let AddedComplexity = 5 in
3911 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
3912           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3913       Requires<[HasSSE2]>;
3914 // Special unary SHUFPDrri case.
3915 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
3916           (SHUFPDrri VR128:$src1, VR128:$src1,
3917                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3918       Requires<[HasSSE2]>;
3919 // Special unary SHUFPDrri case.
3920 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
3921           (SHUFPDrri VR128:$src1, VR128:$src1,
3922                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3923       Requires<[HasSSE2]>;
3924 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
3925 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
3926           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3927       Requires<[HasSSE2]>;
3928
3929 // Special binary v4i32 shuffle cases with SHUFPS.
3930 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
3931           (SHUFPSrri VR128:$src1, VR128:$src2,
3932                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3933            Requires<[HasSSE2]>;
3934 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
3935           (SHUFPSrmi VR128:$src1, addr:$src2,
3936                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
3937            Requires<[HasSSE2]>;
3938 // Special binary v2i64 shuffle cases using SHUFPDrri.
3939 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
3940           (SHUFPDrri VR128:$src1, VR128:$src2,
3941                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
3942           Requires<[HasSSE2]>;
3943
3944 let AddedComplexity = 20 in {
3945 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3946 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3947           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3948
3949 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3950 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3951           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3952
3953 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3954 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3955           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3956 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3957           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3958 }
3959
3960 let AddedComplexity = 20 in {
3961 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3962 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3963           (MOVLPSrm VR128:$src1, addr:$src2)>;
3964 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3965           (MOVLPDrm VR128:$src1, addr:$src2)>;
3966 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3967           (MOVLPSrm VR128:$src1, addr:$src2)>;
3968 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3969           (MOVLPDrm VR128:$src1, addr:$src2)>;
3970 }
3971
3972 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3973 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3974           (MOVLPSmr addr:$src1, VR128:$src2)>;
3975 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3976           (MOVLPDmr addr:$src1, VR128:$src2)>;
3977 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3978                  addr:$src1),
3979           (MOVLPSmr addr:$src1, VR128:$src2)>;
3980 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3981           (MOVLPDmr addr:$src1, VR128:$src2)>;
3982
3983 let AddedComplexity = 15 in {
3984 // Setting the lowest element in the vector.
3985 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3986           (MOVSSrr (v4i32 VR128:$src1),
3987                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3988 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3989           (MOVSDrr (v2i64 VR128:$src1),
3990                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3991
3992 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3993 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3994           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3995       Requires<[HasSSE2]>;
3996 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3997           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3998       Requires<[HasSSE2]>;
3999 }
4000
4001 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
4002 // fall back to this for SSE1)
4003 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
4004           (SHUFPSrri VR128:$src2, VR128:$src1,
4005                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
4006
4007 // Set lowest element and zero upper elements.
4008 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4009           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
4010
4011 // Use movaps / movups for SSE integer load / store (one byte shorter).
4012 // The instructions selected below are then converted to MOVDQA/MOVDQU
4013 // during the SSE domain pass.
4014 let Predicates = [HasSSE1] in {
4015   def : Pat<(alignedloadv4i32 addr:$src),
4016             (MOVAPSrm addr:$src)>;
4017   def : Pat<(loadv4i32 addr:$src),
4018             (MOVUPSrm addr:$src)>;
4019   def : Pat<(alignedloadv2i64 addr:$src),
4020             (MOVAPSrm addr:$src)>;
4021   def : Pat<(loadv2i64 addr:$src),
4022             (MOVUPSrm addr:$src)>;
4023
4024   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4025             (MOVAPSmr addr:$dst, VR128:$src)>;
4026   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4027             (MOVAPSmr addr:$dst, VR128:$src)>;
4028   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4029             (MOVAPSmr addr:$dst, VR128:$src)>;
4030   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4031             (MOVAPSmr addr:$dst, VR128:$src)>;
4032   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4033             (MOVUPSmr addr:$dst, VR128:$src)>;
4034   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4035             (MOVUPSmr addr:$dst, VR128:$src)>;
4036   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4037             (MOVUPSmr addr:$dst, VR128:$src)>;
4038   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4039             (MOVUPSmr addr:$dst, VR128:$src)>;
4040 }
4041
4042 // Use vmovaps/vmovups for AVX integer load/store.
4043 let Predicates = [HasAVX] in {
4044   // 128-bit load/store
4045   def : Pat<(alignedloadv4i32 addr:$src),
4046             (VMOVAPSrm addr:$src)>;
4047   def : Pat<(loadv4i32 addr:$src),
4048             (VMOVUPSrm addr:$src)>;
4049   def : Pat<(alignedloadv2i64 addr:$src),
4050             (VMOVAPSrm addr:$src)>;
4051   def : Pat<(loadv2i64 addr:$src),
4052             (VMOVUPSrm addr:$src)>;
4053
4054   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
4055             (VMOVAPSmr addr:$dst, VR128:$src)>;
4056   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
4057             (VMOVAPSmr addr:$dst, VR128:$src)>;
4058   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
4059             (VMOVAPSmr addr:$dst, VR128:$src)>;
4060   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
4061             (VMOVAPSmr addr:$dst, VR128:$src)>;
4062   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
4063             (VMOVUPSmr addr:$dst, VR128:$src)>;
4064   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
4065             (VMOVUPSmr addr:$dst, VR128:$src)>;
4066   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
4067             (VMOVUPSmr addr:$dst, VR128:$src)>;
4068   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
4069             (VMOVUPSmr addr:$dst, VR128:$src)>;
4070
4071   // 256-bit load/store
4072   def : Pat<(alignedloadv4i64 addr:$src),
4073             (VMOVAPSYrm addr:$src)>;
4074   def : Pat<(loadv4i64 addr:$src),
4075             (VMOVUPSYrm addr:$src)>;
4076   def : Pat<(alignedloadv8i32 addr:$src),
4077             (VMOVAPSYrm addr:$src)>;
4078   def : Pat<(loadv8i32 addr:$src),
4079             (VMOVUPSYrm addr:$src)>;
4080   def : Pat<(alignedstore (v4i64 VR256:$src), addr:$dst),
4081             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4082   def : Pat<(alignedstore (v8i32 VR256:$src), addr:$dst),
4083             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4084   def : Pat<(alignedstore (v16i16 VR256:$src), addr:$dst),
4085             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4086   def : Pat<(alignedstore (v32i8 VR256:$src), addr:$dst),
4087             (VMOVAPSYmr addr:$dst, VR256:$src)>;
4088   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
4089             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4090   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
4091             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4092   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
4093             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4094   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
4095             (VMOVUPSYmr addr:$dst, VR256:$src)>;
4096 }
4097
4098 //===----------------------------------------------------------------------===//
4099 // SSE4.1 - Packed Move with Sign/Zero Extend
4100 //===----------------------------------------------------------------------===//
4101
4102 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4103   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4104                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4105                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4106
4107   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4108                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4109        [(set VR128:$dst,
4110          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
4111        OpSize;
4112 }
4113
4114 let Predicates = [HasAVX] in {
4115 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
4116                                      VEX;
4117 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
4118                                      VEX;
4119 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
4120                                      VEX;
4121 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
4122                                      VEX;
4123 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
4124                                      VEX;
4125 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
4126                                      VEX;
4127 }
4128
4129 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
4130 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
4131 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
4132 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
4133 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
4134 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
4135
4136 // Common patterns involving scalar load.
4137 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
4138           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4139 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
4140           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
4141
4142 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
4143           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4144 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
4145           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
4146
4147 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
4148           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4149 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
4150           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
4151
4152 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
4153           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4154 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
4155           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
4156
4157 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
4158           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4159 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
4160           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
4161
4162 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
4163           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4164 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
4165           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
4166
4167
4168 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4169   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4170                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4171                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4172
4173   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4174                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4175        [(set VR128:$dst,
4176          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
4177           OpSize;
4178 }
4179
4180 let Predicates = [HasAVX] in {
4181 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
4182                                      VEX;
4183 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
4184                                      VEX;
4185 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
4186                                      VEX;
4187 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
4188                                      VEX;
4189 }
4190
4191 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
4192 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
4193 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
4194 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
4195
4196 // Common patterns involving scalar load
4197 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
4198           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
4199 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
4200           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
4201
4202 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
4203           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
4204 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
4205           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
4206
4207
4208 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4209   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4210                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4211                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
4212
4213   // Expecting a i16 load any extended to i32 value.
4214   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
4215                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4216                  [(set VR128:$dst, (IntId (bitconvert
4217                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
4218                  OpSize;
4219 }
4220
4221 let Predicates = [HasAVX] in {
4222 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
4223                                      VEX;
4224 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
4225                                      VEX;
4226 }
4227 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
4228 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
4229
4230 // Common patterns involving scalar load
4231 def : Pat<(int_x86_sse41_pmovsxbq
4232             (bitconvert (v4i32 (X86vzmovl
4233                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4234           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
4235
4236 def : Pat<(int_x86_sse41_pmovzxbq
4237             (bitconvert (v4i32 (X86vzmovl
4238                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
4239           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
4240
4241 //===----------------------------------------------------------------------===//
4242 // SSE4.1 - Extract Instructions
4243 //===----------------------------------------------------------------------===//
4244
4245 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
4246 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
4247   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4248                  (ins VR128:$src1, i32i8imm:$src2),
4249                  !strconcat(OpcodeStr,
4250                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4251                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
4252                  OpSize;
4253   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4254                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
4255                  !strconcat(OpcodeStr,
4256                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4257                  []>, OpSize;
4258 // FIXME:
4259 // There's an AssertZext in the way of writing the store pattern
4260 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4261 }
4262
4263 let Predicates = [HasAVX] in {
4264   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
4265   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
4266          (ins VR128:$src1, i32i8imm:$src2),
4267          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
4268 }
4269
4270 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
4271
4272
4273 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
4274 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
4275   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4276                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
4277                  !strconcat(OpcodeStr,
4278                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4279                  []>, OpSize;
4280 // FIXME:
4281 // There's an AssertZext in the way of writing the store pattern
4282 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
4283 }
4284
4285 let Predicates = [HasAVX] in
4286   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
4287
4288 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
4289
4290
4291 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4292 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
4293   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4294                  (ins VR128:$src1, i32i8imm:$src2),
4295                  !strconcat(OpcodeStr,
4296                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4297                  [(set GR32:$dst,
4298                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
4299   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4300                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
4301                  !strconcat(OpcodeStr,
4302                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4303                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
4304                           addr:$dst)]>, OpSize;
4305 }
4306
4307 let Predicates = [HasAVX] in
4308   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
4309
4310 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
4311
4312 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
4313 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
4314   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
4315                  (ins VR128:$src1, i32i8imm:$src2),
4316                  !strconcat(OpcodeStr,
4317                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4318                  [(set GR64:$dst,
4319                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
4320   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4321                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
4322                  !strconcat(OpcodeStr,
4323                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4324                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
4325                           addr:$dst)]>, OpSize, REX_W;
4326 }
4327
4328 let Predicates = [HasAVX] in
4329   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
4330
4331 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
4332
4333 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
4334 /// destination
4335 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
4336   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
4337                  (ins VR128:$src1, i32i8imm:$src2),
4338                  !strconcat(OpcodeStr,
4339                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4340                  [(set GR32:$dst,
4341                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
4342            OpSize;
4343   def mr : SS4AIi8<opc, MRMDestMem, (outs),
4344                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
4345                  !strconcat(OpcodeStr,
4346                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4347                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
4348                           addr:$dst)]>, OpSize;
4349 }
4350
4351 let Predicates = [HasAVX] in {
4352   defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
4353   def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
4354                   (ins VR128:$src1, i32i8imm:$src2),
4355                   "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
4356                   []>, OpSize, VEX;
4357 }
4358 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
4359
4360 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
4361 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
4362                                               imm:$src2))),
4363                  addr:$dst),
4364           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
4365          Requires<[HasSSE41]>;
4366
4367 //===----------------------------------------------------------------------===//
4368 // SSE4.1 - Insert Instructions
4369 //===----------------------------------------------------------------------===//
4370
4371 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
4372   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4373       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4374       !if(Is2Addr,
4375         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4376         !strconcat(asm,
4377                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4378       [(set VR128:$dst,
4379         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
4380   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4381       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
4382       !if(Is2Addr,
4383         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4384         !strconcat(asm,
4385                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4386       [(set VR128:$dst,
4387         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
4388                    imm:$src3))]>, OpSize;
4389 }
4390
4391 let Predicates = [HasAVX] in
4392   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
4393 let Constraints = "$src1 = $dst" in
4394   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
4395
4396 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
4397   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4398       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
4399       !if(Is2Addr,
4400         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4401         !strconcat(asm,
4402                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4403       [(set VR128:$dst,
4404         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
4405       OpSize;
4406   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4407       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
4408       !if(Is2Addr,
4409         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4410         !strconcat(asm,
4411                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4412       [(set VR128:$dst,
4413         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
4414                           imm:$src3)))]>, OpSize;
4415 }
4416
4417 let Predicates = [HasAVX] in
4418   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
4419 let Constraints = "$src1 = $dst" in
4420   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
4421
4422 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
4423   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4424       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4425       !if(Is2Addr,
4426         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4427         !strconcat(asm,
4428                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4429       [(set VR128:$dst,
4430         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
4431       OpSize;
4432   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4433       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
4434       !if(Is2Addr,
4435         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4436         !strconcat(asm,
4437                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4438       [(set VR128:$dst,
4439         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
4440                           imm:$src3)))]>, OpSize;
4441 }
4442
4443 let Predicates = [HasAVX] in
4444   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
4445 let Constraints = "$src1 = $dst" in
4446   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
4447
4448 // insertps has a few different modes, there's the first two here below which
4449 // are optimized inserts that won't zero arbitrary elements in the destination
4450 // vector. The next one matches the intrinsic and could zero arbitrary elements
4451 // in the target vector.
4452 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
4453   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
4454       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
4455       !if(Is2Addr,
4456         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4457         !strconcat(asm,
4458                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4459       [(set VR128:$dst,
4460         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
4461       OpSize;
4462   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
4463       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
4464       !if(Is2Addr,
4465         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4466         !strconcat(asm,
4467                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4468       [(set VR128:$dst,
4469         (X86insrtps VR128:$src1,
4470                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
4471                     imm:$src3))]>, OpSize;
4472 }
4473
4474 let Constraints = "$src1 = $dst" in
4475   defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
4476 let Predicates = [HasAVX] in
4477   defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
4478
4479 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4480           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4481           Requires<[HasAVX]>;
4482 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
4483           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
4484           Requires<[HasSSE41]>;
4485
4486 //===----------------------------------------------------------------------===//
4487 // SSE4.1 - Round Instructions
4488 //===----------------------------------------------------------------------===//
4489
4490 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
4491                             X86MemOperand x86memop, RegisterClass RC,
4492                             PatFrag mem_frag32, PatFrag mem_frag64,
4493                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
4494   // Intrinsic operation, reg.
4495   // Vector intrinsic operation, reg
4496   def PSr : SS4AIi8<opcps, MRMSrcReg,
4497                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4498                     !strconcat(OpcodeStr,
4499                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4500                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
4501                     OpSize;
4502
4503   // Vector intrinsic operation, mem
4504   def PSm : Ii8<opcps, MRMSrcMem,
4505                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4506                     !strconcat(OpcodeStr,
4507                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4508                     [(set RC:$dst,
4509                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
4510                     TA, OpSize,
4511                 Requires<[HasSSE41]>;
4512
4513   // Vector intrinsic operation, reg
4514   def PDr : SS4AIi8<opcpd, MRMSrcReg,
4515                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4516                     !strconcat(OpcodeStr,
4517                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4518                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
4519                     OpSize;
4520
4521   // Vector intrinsic operation, mem
4522   def PDm : SS4AIi8<opcpd, MRMSrcMem,
4523                     (outs RC:$dst), (ins f256mem:$src1, i32i8imm:$src2),
4524                     !strconcat(OpcodeStr,
4525                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4526                     [(set RC:$dst,
4527                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
4528                     OpSize;
4529 }
4530
4531 multiclass sse41_fp_unop_rm_avx_p<bits<8> opcps, bits<8> opcpd,
4532                    RegisterClass RC, X86MemOperand x86memop, string OpcodeStr> {
4533   // Intrinsic operation, reg.
4534   // Vector intrinsic operation, reg
4535   def PSr_AVX : SS4AIi8<opcps, MRMSrcReg,
4536                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4537                     !strconcat(OpcodeStr,
4538                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4539                     []>, OpSize;
4540
4541   // Vector intrinsic operation, mem
4542   def PSm_AVX : Ii8<opcps, MRMSrcMem,
4543                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4544                     !strconcat(OpcodeStr,
4545                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4546                     []>, TA, OpSize, Requires<[HasSSE41]>;
4547
4548   // Vector intrinsic operation, reg
4549   def PDr_AVX : SS4AIi8<opcpd, MRMSrcReg,
4550                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
4551                     !strconcat(OpcodeStr,
4552                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4553                     []>, OpSize;
4554
4555   // Vector intrinsic operation, mem
4556   def PDm_AVX : SS4AIi8<opcpd, MRMSrcMem,
4557                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
4558                     !strconcat(OpcodeStr,
4559                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4560                     []>, OpSize;
4561 }
4562
4563 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
4564                             string OpcodeStr,
4565                             Intrinsic F32Int,
4566                             Intrinsic F64Int, bit Is2Addr = 1> {
4567   // Intrinsic operation, reg.
4568   def SSr : SS4AIi8<opcss, MRMSrcReg,
4569         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4570         !if(Is2Addr,
4571             !strconcat(OpcodeStr,
4572                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4573             !strconcat(OpcodeStr,
4574                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4575         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4576         OpSize;
4577
4578   // Intrinsic operation, mem.
4579   def SSm : SS4AIi8<opcss, MRMSrcMem,
4580         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4581         !if(Is2Addr,
4582             !strconcat(OpcodeStr,
4583                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4584             !strconcat(OpcodeStr,
4585                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4586         [(set VR128:$dst,
4587              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
4588         OpSize;
4589
4590   // Intrinsic operation, reg.
4591   def SDr : SS4AIi8<opcsd, MRMSrcReg,
4592         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4593         !if(Is2Addr,
4594             !strconcat(OpcodeStr,
4595                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4596             !strconcat(OpcodeStr,
4597                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4598         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
4599         OpSize;
4600
4601   // Intrinsic operation, mem.
4602   def SDm : SS4AIi8<opcsd, MRMSrcMem,
4603         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4604         !if(Is2Addr,
4605             !strconcat(OpcodeStr,
4606                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4607             !strconcat(OpcodeStr,
4608                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4609         [(set VR128:$dst,
4610               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
4611         OpSize;
4612 }
4613
4614 multiclass sse41_fp_binop_rm_avx_s<bits<8> opcss, bits<8> opcsd,
4615                                    string OpcodeStr> {
4616   // Intrinsic operation, reg.
4617   def SSr_AVX : SS4AIi8<opcss, MRMSrcReg,
4618         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4619         !strconcat(OpcodeStr,
4620                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4621         []>, OpSize;
4622
4623   // Intrinsic operation, mem.
4624   def SSm_AVX : SS4AIi8<opcss, MRMSrcMem,
4625         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
4626         !strconcat(OpcodeStr,
4627                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4628         []>, OpSize;
4629
4630   // Intrinsic operation, reg.
4631   def SDr_AVX : SS4AIi8<opcsd, MRMSrcReg,
4632         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
4633             !strconcat(OpcodeStr,
4634                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4635         []>, OpSize;
4636
4637   // Intrinsic operation, mem.
4638   def SDm_AVX : SS4AIi8<opcsd, MRMSrcMem,
4639         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
4640             !strconcat(OpcodeStr,
4641                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4642         []>, OpSize;
4643 }
4644
4645 // FP round - roundss, roundps, roundsd, roundpd
4646 let Predicates = [HasAVX] in {
4647   // Intrinsic form
4648   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
4649                                   memopv4f32, memopv2f64,
4650                                   int_x86_sse41_round_ps,
4651                                   int_x86_sse41_round_pd>, VEX;
4652   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
4653                                   memopv8f32, memopv4f64,
4654                                   int_x86_avx_round_ps_256,
4655                                   int_x86_avx_round_pd_256>, VEX;
4656   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
4657                                   int_x86_sse41_round_ss,
4658                                   int_x86_sse41_round_sd, 0>, VEX_4V;
4659
4660   // Instructions for the assembler
4661   defm VROUND  : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR128, f128mem, "vround">,
4662                                         VEX;
4663   defm VROUNDY : sse41_fp_unop_rm_avx_p<0x08, 0x09, VR256, f256mem, "vround">,
4664                                         VEX;
4665   defm VROUND  : sse41_fp_binop_rm_avx_s<0x0A, 0x0B, "vround">, VEX_4V;
4666 }
4667
4668 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
4669                                memopv4f32, memopv2f64,
4670                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
4671 let Constraints = "$src1 = $dst" in
4672 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
4673                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
4674
4675 //===----------------------------------------------------------------------===//
4676 // SSE4.1 - Packed Bit Test
4677 //===----------------------------------------------------------------------===//
4678
4679 // ptest instruction we'll lower to this in X86ISelLowering primarily from
4680 // the intel intrinsic that corresponds to this.
4681 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4682 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4683                 "vptest\t{$src2, $src1|$src1, $src2}",
4684                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4685                 OpSize, VEX;
4686 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4687                 "vptest\t{$src2, $src1|$src1, $src2}",
4688                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4689                 OpSize, VEX;
4690
4691 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
4692                 "vptest\t{$src2, $src1|$src1, $src2}",
4693                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
4694                 OpSize, VEX;
4695 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
4696                 "vptest\t{$src2, $src1|$src1, $src2}",
4697                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
4698                 OpSize, VEX;
4699 }
4700
4701 let Defs = [EFLAGS] in {
4702 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
4703               "ptest \t{$src2, $src1|$src1, $src2}",
4704               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
4705               OpSize;
4706 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
4707               "ptest \t{$src2, $src1|$src1, $src2}",
4708               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
4709               OpSize;
4710 }
4711
4712 // The bit test instructions below are AVX only
4713 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
4714                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
4715   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
4716             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4717             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
4718   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
4719             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
4720             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
4721             OpSize, VEX;
4722 }
4723
4724 let Defs = [EFLAGS], Predicates = [HasAVX] in {
4725 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
4726 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
4727 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
4728 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
4729 }
4730
4731 //===----------------------------------------------------------------------===//
4732 // SSE4.1 - Misc Instructions
4733 //===----------------------------------------------------------------------===//
4734
4735 def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
4736                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4737                    [(set GR16:$dst, (ctpop GR16:$src))]>, OpSize, XS;
4738 def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
4739                    "popcnt{w}\t{$src, $dst|$dst, $src}",
4740                    [(set GR16:$dst, (ctpop (loadi16 addr:$src)))]>, OpSize, XS;
4741
4742 def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
4743                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4744                    [(set GR32:$dst, (ctpop GR32:$src))]>, XS;
4745 def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
4746                    "popcnt{l}\t{$src, $dst|$dst, $src}",
4747                    [(set GR32:$dst, (ctpop (loadi32 addr:$src)))]>, XS;
4748
4749 def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
4750                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4751                     [(set GR64:$dst, (ctpop GR64:$src))]>, XS;
4752 def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
4753                     "popcnt{q}\t{$src, $dst|$dst, $src}",
4754                     [(set GR64:$dst, (ctpop (loadi64 addr:$src)))]>, XS;
4755
4756
4757
4758 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
4759 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
4760                                  Intrinsic IntId128> {
4761   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4762                     (ins VR128:$src),
4763                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4764                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
4765   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4766                      (ins i128mem:$src),
4767                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4768                      [(set VR128:$dst,
4769                        (IntId128
4770                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
4771 }
4772
4773 let Predicates = [HasAVX] in
4774 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
4775                                          int_x86_sse41_phminposuw>, VEX;
4776 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
4777                                          int_x86_sse41_phminposuw>;
4778
4779 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
4780 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
4781                               Intrinsic IntId128, bit Is2Addr = 1> {
4782   let isCommutable = 1 in
4783   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4784        (ins VR128:$src1, VR128:$src2),
4785        !if(Is2Addr,
4786            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4787            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4788        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
4789   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4790        (ins VR128:$src1, i128mem:$src2),
4791        !if(Is2Addr,
4792            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4793            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4794        [(set VR128:$dst,
4795          (IntId128 VR128:$src1,
4796           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
4797 }
4798
4799 let Predicates = [HasAVX] in {
4800   let isCommutable = 0 in
4801   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
4802                                                          0>, VEX_4V;
4803   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
4804                                                          0>, VEX_4V;
4805   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
4806                                                          0>, VEX_4V;
4807   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
4808                                                          0>, VEX_4V;
4809   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
4810                                                          0>, VEX_4V;
4811   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
4812                                                          0>, VEX_4V;
4813   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
4814                                                          0>, VEX_4V;
4815   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
4816                                                          0>, VEX_4V;
4817   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
4818                                                          0>, VEX_4V;
4819   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
4820                                                          0>, VEX_4V;
4821   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
4822                                                          0>, VEX_4V;
4823 }
4824
4825 let Constraints = "$src1 = $dst" in {
4826   let isCommutable = 0 in
4827   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
4828   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
4829   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
4830   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
4831   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
4832   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
4833   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
4834   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
4835   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
4836   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
4837   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
4838 }
4839
4840 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
4841           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
4842 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
4843           (PCMPEQQrm VR128:$src1, addr:$src2)>;
4844
4845 /// SS48I_binop_rm - Simple SSE41 binary operator.
4846 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4847                         ValueType OpVT, bit Is2Addr = 1> {
4848   let isCommutable = 1 in
4849   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4850        (ins VR128:$src1, VR128:$src2),
4851        !if(Is2Addr,
4852            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4853            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4854        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
4855        OpSize;
4856   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4857        (ins VR128:$src1, i128mem:$src2),
4858        !if(Is2Addr,
4859            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4860            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4861        [(set VR128:$dst, (OpNode VR128:$src1,
4862                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
4863        OpSize;
4864 }
4865
4866 let Predicates = [HasAVX] in
4867   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
4868 let Constraints = "$src1 = $dst" in
4869   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
4870
4871 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
4872 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
4873                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
4874                  X86MemOperand x86memop, bit Is2Addr = 1> {
4875   let isCommutable = 1 in
4876   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
4877         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
4878         !if(Is2Addr,
4879             !strconcat(OpcodeStr,
4880                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4881             !strconcat(OpcodeStr,
4882                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4883         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
4884         OpSize;
4885   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
4886         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
4887         !if(Is2Addr,
4888             !strconcat(OpcodeStr,
4889                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4890             !strconcat(OpcodeStr,
4891                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
4892         [(set RC:$dst,
4893           (IntId RC:$src1,
4894            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
4895         OpSize;
4896 }
4897
4898 let Predicates = [HasAVX] in {
4899   let isCommutable = 0 in {
4900   defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
4901                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4902   defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
4903                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4904   defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
4905             int_x86_avx_blend_ps_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4906   defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
4907             int_x86_avx_blend_pd_256, VR256, memopv32i8, i256mem, 0>, VEX_4V;
4908   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
4909                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4910   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
4911                                       VR128, memopv16i8, i128mem, 0>, VEX_4V;
4912   }
4913   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
4914                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4915   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
4916                                    VR128, memopv16i8, i128mem, 0>, VEX_4V;
4917   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
4918                                    VR256, memopv32i8, i256mem, 0>, VEX_4V;
4919 }
4920
4921 let Constraints = "$src1 = $dst" in {
4922   let isCommutable = 0 in {
4923   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
4924                                      VR128, memopv16i8, i128mem>;
4925   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
4926                                      VR128, memopv16i8, i128mem>;
4927   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
4928                                      VR128, memopv16i8, i128mem>;
4929   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
4930                                      VR128, memopv16i8, i128mem>;
4931   }
4932   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
4933                                   VR128, memopv16i8, i128mem>;
4934   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
4935                                   VR128, memopv16i8, i128mem>;
4936 }
4937
4938 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
4939 let Predicates = [HasAVX] in {
4940 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
4941                                     RegisterClass RC, X86MemOperand x86memop,
4942                                     PatFrag mem_frag, Intrinsic IntId> {
4943   def rr : I<opc, MRMSrcReg, (outs RC:$dst),
4944                   (ins RC:$src1, RC:$src2, RC:$src3),
4945                   !strconcat(OpcodeStr,
4946                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4947                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
4948                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4949
4950   def rm : I<opc, MRMSrcMem, (outs RC:$dst),
4951                   (ins RC:$src1, x86memop:$src2, RC:$src3),
4952                   !strconcat(OpcodeStr,
4953                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4954                   [(set RC:$dst,
4955                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
4956                                RC:$src3))],
4957                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
4958 }
4959 }
4960
4961 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
4962                                            memopv16i8, int_x86_sse41_blendvpd>;
4963 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
4964                                            memopv16i8, int_x86_sse41_blendvps>;
4965 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
4966                                            memopv16i8, int_x86_sse41_pblendvb>;
4967 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
4968                                          memopv32i8, int_x86_avx_blendv_pd_256>;
4969 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
4970                                          memopv32i8, int_x86_avx_blendv_ps_256>;
4971
4972 /// SS41I_ternary_int - SSE 4.1 ternary operator
4973 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
4974   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
4975     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
4976                     (ins VR128:$src1, VR128:$src2),
4977                     !strconcat(OpcodeStr,
4978                      "\t{$src2, $dst|$dst, $src2}"),
4979                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
4980                     OpSize;
4981
4982     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
4983                     (ins VR128:$src1, i128mem:$src2),
4984                     !strconcat(OpcodeStr,
4985                      "\t{$src2, $dst|$dst, $src2}"),
4986                     [(set VR128:$dst,
4987                       (IntId VR128:$src1,
4988                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
4989   }
4990 }
4991
4992 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
4993 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
4994 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
4995
4996 def : Pat<(X86pblendv VR128:$src1, VR128:$src2, XMM0),
4997           (PBLENDVBrr0 VR128:$src1, VR128:$src2)>;
4998
4999 let Predicates = [HasAVX] in
5000 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5001                        "vmovntdqa\t{$src, $dst|$dst, $src}",
5002                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5003                        OpSize, VEX;
5004 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5005                        "movntdqa\t{$src, $dst|$dst, $src}",
5006                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
5007                        OpSize;
5008
5009 //===----------------------------------------------------------------------===//
5010 // SSE4.2 - Compare Instructions
5011 //===----------------------------------------------------------------------===//
5012
5013 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
5014 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
5015                               Intrinsic IntId128, bit Is2Addr = 1> {
5016   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
5017        (ins VR128:$src1, VR128:$src2),
5018        !if(Is2Addr,
5019            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5020            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5021        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5022        OpSize;
5023   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
5024        (ins VR128:$src1, i128mem:$src2),
5025        !if(Is2Addr,
5026            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5027            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5028        [(set VR128:$dst,
5029          (IntId128 VR128:$src1,
5030           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5031 }
5032
5033 let Predicates = [HasAVX] in
5034   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
5035                                      0>, VEX_4V;
5036 let Constraints = "$src1 = $dst" in
5037   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
5038
5039 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
5040           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
5041 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
5042           (PCMPGTQrm VR128:$src1, addr:$src2)>;
5043
5044 //===----------------------------------------------------------------------===//
5045 // SSE4.2 - String/text Processing Instructions
5046 //===----------------------------------------------------------------------===//
5047
5048 // Packed Compare Implicit Length Strings, Return Mask
5049 multiclass pseudo_pcmpistrm<string asm> {
5050   def REG : PseudoI<(outs VR128:$dst),
5051                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5052     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
5053                                                   imm:$src3))]>;
5054   def MEM : PseudoI<(outs VR128:$dst),
5055                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5056     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
5057                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
5058 }
5059
5060 let Defs = [EFLAGS], usesCustomInserter = 1 in {
5061   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
5062   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
5063 }
5064
5065 let Defs = [XMM0, EFLAGS], Predicates = [HasAVX] in {
5066   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5067       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5068       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5069   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5070       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5071       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
5072 }
5073
5074 let Defs = [XMM0, EFLAGS] in {
5075   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
5076       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5077       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5078   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
5079       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5080       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
5081 }
5082
5083 // Packed Compare Explicit Length Strings, Return Mask
5084 multiclass pseudo_pcmpestrm<string asm> {
5085   def REG : PseudoI<(outs VR128:$dst),
5086                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5087     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5088                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
5089   def MEM : PseudoI<(outs VR128:$dst),
5090                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5091     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
5092                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
5093 }
5094
5095 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
5096   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
5097   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
5098 }
5099
5100 let Predicates = [HasAVX],
5101     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5102   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5103       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5104       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5105   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5106       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5107       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
5108 }
5109
5110 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
5111   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
5112       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5113       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5114   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
5115       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5116       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
5117 }
5118
5119 // Packed Compare Implicit Length Strings, Return Index
5120 let Defs = [ECX, EFLAGS] in {
5121   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
5122     def rr : SS42AI<0x63, MRMSrcReg, (outs),
5123       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5124       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5125       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
5126        (implicit EFLAGS)]>, OpSize;
5127     def rm : SS42AI<0x63, MRMSrcMem, (outs),
5128       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5129       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
5130       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
5131        (implicit EFLAGS)]>, OpSize;
5132   }
5133 }
5134
5135 let Predicates = [HasAVX] in {
5136 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
5137                                     VEX;
5138 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
5139                                     VEX;
5140 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
5141                                     VEX;
5142 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
5143                                     VEX;
5144 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
5145                                     VEX;
5146 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
5147                                     VEX;
5148 }
5149
5150 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
5151 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
5152 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
5153 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
5154 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
5155 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
5156
5157 // Packed Compare Explicit Length Strings, Return Index
5158 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
5159   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
5160     def rr : SS42AI<0x61, MRMSrcReg, (outs),
5161       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
5162       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5163       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
5164        (implicit EFLAGS)]>, OpSize;
5165     def rm : SS42AI<0x61, MRMSrcMem, (outs),
5166       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
5167       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
5168        [(set ECX,
5169              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
5170         (implicit EFLAGS)]>, OpSize;
5171   }
5172 }
5173
5174 let Predicates = [HasAVX] in {
5175 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
5176                                     VEX;
5177 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
5178                                     VEX;
5179 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
5180                                     VEX;
5181 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
5182                                     VEX;
5183 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
5184                                     VEX;
5185 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
5186                                     VEX;
5187 }
5188
5189 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
5190 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
5191 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
5192 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
5193 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
5194 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
5195
5196 //===----------------------------------------------------------------------===//
5197 // SSE4.2 - CRC Instructions
5198 //===----------------------------------------------------------------------===//
5199
5200 // No CRC instructions have AVX equivalents
5201
5202 // crc intrinsic instruction
5203 // This set of instructions are only rm, the only difference is the size
5204 // of r and m.
5205 let Constraints = "$src1 = $dst" in {
5206   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
5207                       (ins GR32:$src1, i8mem:$src2),
5208                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5209                        [(set GR32:$dst,
5210                          (int_x86_sse42_crc32_32_8 GR32:$src1,
5211                          (load addr:$src2)))]>;
5212   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
5213                       (ins GR32:$src1, GR8:$src2),
5214                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5215                        [(set GR32:$dst,
5216                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
5217   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5218                       (ins GR32:$src1, i16mem:$src2),
5219                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5220                        [(set GR32:$dst,
5221                          (int_x86_sse42_crc32_32_16 GR32:$src1,
5222                          (load addr:$src2)))]>,
5223                          OpSize;
5224   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5225                       (ins GR32:$src1, GR16:$src2),
5226                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
5227                        [(set GR32:$dst,
5228                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
5229                          OpSize;
5230   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
5231                       (ins GR32:$src1, i32mem:$src2),
5232                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5233                        [(set GR32:$dst,
5234                          (int_x86_sse42_crc32_32_32 GR32:$src1,
5235                          (load addr:$src2)))]>;
5236   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
5237                       (ins GR32:$src1, GR32:$src2),
5238                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
5239                        [(set GR32:$dst,
5240                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
5241   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
5242                       (ins GR64:$src1, i8mem:$src2),
5243                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5244                        [(set GR64:$dst,
5245                          (int_x86_sse42_crc32_64_8 GR64:$src1,
5246                          (load addr:$src2)))]>,
5247                          REX_W;
5248   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
5249                       (ins GR64:$src1, GR8:$src2),
5250                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
5251                        [(set GR64:$dst,
5252                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
5253                          REX_W;
5254   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
5255                       (ins GR64:$src1, i64mem:$src2),
5256                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5257                        [(set GR64:$dst,
5258                          (int_x86_sse42_crc32_64_64 GR64:$src1,
5259                          (load addr:$src2)))]>,
5260                          REX_W;
5261   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
5262                       (ins GR64:$src1, GR64:$src2),
5263                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
5264                        [(set GR64:$dst,
5265                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
5266                          REX_W;
5267 }
5268
5269 //===----------------------------------------------------------------------===//
5270 // AES-NI Instructions
5271 //===----------------------------------------------------------------------===//
5272
5273 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
5274                               Intrinsic IntId128, bit Is2Addr = 1> {
5275   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
5276        (ins VR128:$src1, VR128:$src2),
5277        !if(Is2Addr,
5278            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5279            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5280        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5281        OpSize;
5282   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
5283        (ins VR128:$src1, i128mem:$src2),
5284        !if(Is2Addr,
5285            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5286            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5287        [(set VR128:$dst,
5288          (IntId128 VR128:$src1,
5289           (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
5290 }
5291
5292 // Perform One Round of an AES Encryption/Decryption Flow
5293 let Predicates = [HasAVX, HasAES] in {
5294   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
5295                          int_x86_aesni_aesenc, 0>, VEX_4V;
5296   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
5297                          int_x86_aesni_aesenclast, 0>, VEX_4V;
5298   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
5299                          int_x86_aesni_aesdec, 0>, VEX_4V;
5300   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
5301                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
5302 }
5303
5304 let Constraints = "$src1 = $dst" in {
5305   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
5306                          int_x86_aesni_aesenc>;
5307   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
5308                          int_x86_aesni_aesenclast>;
5309   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
5310                          int_x86_aesni_aesdec>;
5311   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
5312                          int_x86_aesni_aesdeclast>;
5313 }
5314
5315 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
5316           (AESENCrr VR128:$src1, VR128:$src2)>;
5317 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
5318           (AESENCrm VR128:$src1, addr:$src2)>;
5319 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
5320           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
5321 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
5322           (AESENCLASTrm VR128:$src1, addr:$src2)>;
5323 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
5324           (AESDECrr VR128:$src1, VR128:$src2)>;
5325 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
5326           (AESDECrm VR128:$src1, addr:$src2)>;
5327 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
5328           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
5329 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
5330           (AESDECLASTrm VR128:$src1, addr:$src2)>;
5331
5332 // Perform the AES InvMixColumn Transformation
5333 let Predicates = [HasAVX, HasAES] in {
5334   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5335       (ins VR128:$src1),
5336       "vaesimc\t{$src1, $dst|$dst, $src1}",
5337       [(set VR128:$dst,
5338         (int_x86_aesni_aesimc VR128:$src1))]>,
5339       OpSize, VEX;
5340   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5341       (ins i128mem:$src1),
5342       "vaesimc\t{$src1, $dst|$dst, $src1}",
5343       [(set VR128:$dst,
5344         (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5345       OpSize, VEX;
5346 }
5347 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
5348   (ins VR128:$src1),
5349   "aesimc\t{$src1, $dst|$dst, $src1}",
5350   [(set VR128:$dst,
5351     (int_x86_aesni_aesimc VR128:$src1))]>,
5352   OpSize;
5353 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
5354   (ins i128mem:$src1),
5355   "aesimc\t{$src1, $dst|$dst, $src1}",
5356   [(set VR128:$dst,
5357     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
5358   OpSize;
5359
5360 // AES Round Key Generation Assist
5361 let Predicates = [HasAVX, HasAES] in {
5362   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5363       (ins VR128:$src1, i8imm:$src2),
5364       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5365       [(set VR128:$dst,
5366         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5367       OpSize, VEX;
5368   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5369       (ins i128mem:$src1, i8imm:$src2),
5370       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5371       [(set VR128:$dst,
5372         (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5373                                         imm:$src2))]>,
5374       OpSize, VEX;
5375 }
5376 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
5377   (ins VR128:$src1, i8imm:$src2),
5378   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5379   [(set VR128:$dst,
5380     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
5381   OpSize;
5382 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
5383   (ins i128mem:$src1, i8imm:$src2),
5384   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5385   [(set VR128:$dst,
5386     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
5387                                     imm:$src2))]>,
5388   OpSize;
5389
5390 //===----------------------------------------------------------------------===//
5391 // CLMUL Instructions
5392 //===----------------------------------------------------------------------===//
5393
5394 // Carry-less Multiplication instructions
5395 let Constraints = "$src1 = $dst" in {
5396 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5397            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5398            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5399            []>;
5400
5401 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5402            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5403            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
5404            []>;
5405 }
5406
5407 // AVX carry-less Multiplication instructions
5408 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
5409            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5410            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5411            []>;
5412
5413 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
5414            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5415            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5416            []>;
5417
5418
5419 multiclass pclmul_alias<string asm, int immop> {
5420   def : InstAlias<!strconcat("pclmul", asm,
5421                            "dq {$src, $dst|$dst, $src}"),
5422                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
5423
5424   def : InstAlias<!strconcat("pclmul", asm,
5425                              "dq {$src, $dst|$dst, $src}"),
5426                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
5427
5428   def : InstAlias<!strconcat("vpclmul", asm,
5429                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5430                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
5431
5432   def : InstAlias<!strconcat("vpclmul", asm,
5433                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
5434                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
5435 }
5436 defm : pclmul_alias<"hqhq", 0x11>;
5437 defm : pclmul_alias<"hqlq", 0x01>;
5438 defm : pclmul_alias<"lqhq", 0x10>;
5439 defm : pclmul_alias<"lqlq", 0x00>;
5440
5441 //===----------------------------------------------------------------------===//
5442 // AVX Instructions
5443 //===----------------------------------------------------------------------===//
5444
5445 //===----------------------------------------------------------------------===//
5446 // VBROADCAST - Load from memory and broadcast to all elements of the
5447 //              destination operand
5448 //
5449 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
5450                     X86MemOperand x86memop, Intrinsic Int> :
5451   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5452         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5453         [(set RC:$dst, (Int addr:$src))]>, VEX;
5454
5455 def VBROADCASTSS   : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
5456                                    int_x86_avx_vbroadcastss>;
5457 def VBROADCASTSSY  : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
5458                                    int_x86_avx_vbroadcastss_256>;
5459 def VBROADCASTSD   : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
5460                                    int_x86_avx_vbroadcast_sd_256>;
5461 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
5462                                    int_x86_avx_vbroadcastf128_pd_256>;
5463
5464 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
5465           (VBROADCASTF128 addr:$src)>;
5466
5467 //===----------------------------------------------------------------------===//
5468 // VINSERTF128 - Insert packed floating-point values
5469 //
5470 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
5471           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
5472           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5473           []>, VEX_4V;
5474 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
5475           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
5476           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5477           []>, VEX_4V;
5478
5479 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
5480           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5481 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
5482           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5483 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
5484           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
5485
5486 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
5487                                    (i32 imm)),
5488           (VINSERTF128rr VR256:$src1, VR128:$src2,
5489                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5490 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
5491                                    (i32 imm)),
5492           (VINSERTF128rr VR256:$src1, VR128:$src2,
5493                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5494 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
5495                                    (i32 imm)),
5496           (VINSERTF128rr VR256:$src1, VR128:$src2,
5497                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5498 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
5499                                    (i32 imm)),
5500           (VINSERTF128rr VR256:$src1, VR128:$src2,
5501                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5502 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
5503                                    (i32 imm)),
5504           (VINSERTF128rr VR256:$src1, VR128:$src2,
5505                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5506 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
5507                                    (i32 imm)),
5508           (VINSERTF128rr VR256:$src1, VR128:$src2,
5509                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
5510
5511 // Special COPY patterns
5512 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
5513           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5514 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
5515           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5516 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
5517           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5518 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
5519           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5520 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
5521           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5522 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
5523           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
5524
5525 //===----------------------------------------------------------------------===//
5526 // VEXTRACTF128 - Extract packed floating-point values
5527 //
5528 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
5529           (ins VR256:$src1, i8imm:$src2),
5530           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5531           []>, VEX;
5532 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
5533           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
5534           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5535           []>, VEX;
5536
5537 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
5538           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5539 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
5540           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5541 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
5542           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
5543
5544 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5545           (v4f32 (VEXTRACTF128rr
5546                     (v8f32 VR256:$src1),
5547                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5548 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5549           (v2f64 (VEXTRACTF128rr
5550                     (v4f64 VR256:$src1),
5551                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5552 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5553           (v4i32 (VEXTRACTF128rr
5554                     (v8i32 VR256:$src1),
5555                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5556 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5557           (v2i64 (VEXTRACTF128rr
5558                     (v4i64 VR256:$src1),
5559                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5560 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5561           (v8i16 (VEXTRACTF128rr
5562                     (v16i16 VR256:$src1),
5563                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5564 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
5565           (v16i8 (VEXTRACTF128rr
5566                     (v32i8 VR256:$src1),
5567                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
5568
5569 // Special COPY patterns
5570 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
5571           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
5572 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
5573           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
5574
5575 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
5576           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
5577 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
5578           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
5579
5580
5581 //===----------------------------------------------------------------------===//
5582 // VMASKMOV - Conditional SIMD Packed Loads and Stores
5583 //
5584 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
5585                           Intrinsic IntLd, Intrinsic IntLd256,
5586                           Intrinsic IntSt, Intrinsic IntSt256,
5587                           PatFrag pf128, PatFrag pf256> {
5588   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
5589              (ins VR128:$src1, f128mem:$src2),
5590              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5591              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
5592              VEX_4V;
5593   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
5594              (ins VR256:$src1, f256mem:$src2),
5595              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5596              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
5597              VEX_4V;
5598   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
5599              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
5600              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5601              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
5602   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
5603              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
5604              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5605              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
5606 }
5607
5608 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
5609                                  int_x86_avx_maskload_ps,
5610                                  int_x86_avx_maskload_ps_256,
5611                                  int_x86_avx_maskstore_ps,
5612                                  int_x86_avx_maskstore_ps_256,
5613                                  memopv4f32, memopv8f32>;
5614 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
5615                                  int_x86_avx_maskload_pd,
5616                                  int_x86_avx_maskload_pd_256,
5617                                  int_x86_avx_maskstore_pd,
5618                                  int_x86_avx_maskstore_pd_256,
5619                                  memopv2f64, memopv4f64>;
5620
5621 //===----------------------------------------------------------------------===//
5622 // VPERMIL - Permute Single and Double Floating-Point Values
5623 //
5624 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
5625                       RegisterClass RC, X86MemOperand x86memop_f,
5626                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
5627                       Intrinsic IntVar, Intrinsic IntImm> {
5628   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
5629              (ins RC:$src1, RC:$src2),
5630              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5631              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
5632   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
5633              (ins RC:$src1, x86memop_i:$src2),
5634              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5635              [(set RC:$dst, (IntVar RC:$src1, (i_frag addr:$src2)))]>, VEX_4V;
5636
5637   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
5638              (ins RC:$src1, i8imm:$src2),
5639              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5640              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
5641   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
5642              (ins x86memop_f:$src1, i8imm:$src2),
5643              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5644              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
5645 }
5646
5647 defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
5648                              memopv4f32, memopv4i32,
5649                              int_x86_avx_vpermilvar_ps,
5650                              int_x86_avx_vpermil_ps>;
5651 defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
5652                              memopv8f32, memopv8i32,
5653                              int_x86_avx_vpermilvar_ps_256,
5654                              int_x86_avx_vpermil_ps_256>;
5655 defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
5656                              memopv2f64, memopv2i64,
5657                              int_x86_avx_vpermilvar_pd,
5658                              int_x86_avx_vpermil_pd>;
5659 defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
5660                              memopv4f64, memopv4i64,
5661                              int_x86_avx_vpermilvar_pd_256,
5662                              int_x86_avx_vpermil_pd_256>;
5663
5664 def : Pat<(v8f32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
5665           (VPERMILPSYri VR256:$src1, imm:$imm)>;
5666 def : Pat<(v4f64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
5667           (VPERMILPDYri VR256:$src1, imm:$imm)>;
5668 def : Pat<(v8i32 (X86VPermilpsy VR256:$src1, (i8 imm:$imm))),
5669           (VPERMILPSYri VR256:$src1, imm:$imm)>;
5670 def : Pat<(v4i64 (X86VPermilpdy VR256:$src1, (i8 imm:$imm))),
5671           (VPERMILPDYri VR256:$src1, imm:$imm)>;
5672
5673 //===----------------------------------------------------------------------===//
5674 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
5675 //
5676 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
5677           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5678           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5679           []>, VEX_4V;
5680 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
5681           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
5682           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
5683           []>, VEX_4V;
5684
5685 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
5686           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5687 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
5688           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5689 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
5690           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
5691
5692 def : Pat<(int_x86_avx_vperm2f128_ps_256
5693                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
5694           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5695 def : Pat<(int_x86_avx_vperm2f128_pd_256
5696                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
5697           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5698 def : Pat<(int_x86_avx_vperm2f128_si_256
5699                   VR256:$src1, (memopv8i32 addr:$src2), imm:$src3),
5700           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
5701
5702 def : Pat<(v8f32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5703           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5704 def : Pat<(v8i32 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5705           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5706 def : Pat<(v4i64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5707           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5708 def : Pat<(v4f64 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5709           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5710 def : Pat<(v32i8 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5711           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5712 def : Pat<(v16i16 (X86VPerm2f128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5713           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
5714
5715 //===----------------------------------------------------------------------===//
5716 // VZERO - Zero YMM registers
5717 //
5718 // Zero All YMM registers
5719 def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
5720                  [(int_x86_avx_vzeroall)]>, VEX, VEX_L, Requires<[HasAVX]>;
5721
5722 // Zero Upper bits of YMM registers
5723 def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
5724                    [(int_x86_avx_vzeroupper)]>, VEX, Requires<[HasAVX]>;
5725
5726 //===----------------------------------------------------------------------===//
5727 // SSE Shuffle pattern fragments
5728 //===----------------------------------------------------------------------===//
5729
5730 // This is part of a "work in progress" refactoring. The idea is that all
5731 // vector shuffles are going to be translated into target specific nodes and
5732 // directly matched by the patterns below (which can be changed along the way)
5733 // The AVX version of some but not all of them are described here, and more
5734 // should come in a near future.
5735
5736 // Shuffle with PSHUFD instruction folding loads. The first two patterns match
5737 // SSE2 loads, which are always promoted to v2i64. The last one should match
5738 // the SSE1 case, where the only legal load is v4f32, but there is no PSHUFD
5739 // in SSE2, how does it ever worked? Anyway, the pattern will remain here until
5740 // we investigate further.
5741 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5742                                  (i8 imm:$imm))),
5743           (VPSHUFDmi addr:$src1, imm:$imm)>, Requires<[HasAVX]>;
5744 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
5745                                  (i8 imm:$imm))),
5746           (PSHUFDmi addr:$src1, imm:$imm)>;
5747 def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
5748                                  (i8 imm:$imm))),
5749           (PSHUFDmi addr:$src1, imm:$imm)>; // FIXME: has this ever worked?
5750
5751 // Shuffle with PSHUFD instruction.
5752 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5753           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5754 def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5755           (PSHUFDri VR128:$src1, imm:$imm)>;
5756
5757 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5758           (VPSHUFDri VR128:$src1, imm:$imm)>, Requires<[HasAVX]>;
5759 def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
5760           (PSHUFDri VR128:$src1, imm:$imm)>;
5761
5762 // Shuffle with SHUFPD instruction.
5763 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5764                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5765           (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5766 def : Pat<(v2f64 (X86Shufps VR128:$src1,
5767                      (memopv2f64 addr:$src2), (i8 imm:$imm))),
5768           (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
5769
5770 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5771           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5772 def : Pat<(v2i64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5773           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5774
5775 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5776           (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5777 def : Pat<(v2f64 (X86Shufpd VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5778           (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
5779
5780 // Shuffle with SHUFPS instruction.
5781 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5782                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5783           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5784 def : Pat<(v4f32 (X86Shufps VR128:$src1,
5785                      (memopv4f32 addr:$src2), (i8 imm:$imm))),
5786           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5787
5788 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5789           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5790 def : Pat<(v4f32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5791           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5792
5793 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5794                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5795           (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>, Requires<[HasAVX]>;
5796 def : Pat<(v4i32 (X86Shufps VR128:$src1,
5797                      (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
5798           (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
5799
5800 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5801           (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>, Requires<[HasAVX]>;
5802 def : Pat<(v4i32 (X86Shufps VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5803           (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
5804
5805 // Shuffle with MOVHLPS instruction
5806 def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
5807           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5808 def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
5809           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
5810
5811 // Shuffle with MOVDDUP instruction
5812 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5813           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5814 def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5815           (MOVDDUPrm addr:$src)>;
5816
5817 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5818           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5819 def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5820           (MOVDDUPrm addr:$src)>;
5821
5822 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5823           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5824 def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5825           (MOVDDUPrm addr:$src)>;
5826
5827 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5828           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5829 def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5830           (MOVDDUPrm addr:$src)>;
5831
5832 def : Pat<(X86Movddup (bc_v2f64
5833                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5834           (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5835 def : Pat<(X86Movddup (bc_v2f64
5836                            (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5837           (MOVDDUPrm addr:$src)>;
5838
5839
5840 // Shuffle with UNPCKLPS
5841 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5842           (VUNPCKLPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5843 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, (memopv4f32 addr:$src2))),
5844           (UNPCKLPSrm VR128:$src1, addr:$src2)>;
5845
5846 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5847           (VUNPCKLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5848 def : Pat<(v4f32 (X86Unpcklps VR128:$src1, VR128:$src2)),
5849           (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
5850
5851 // Shuffle with VUNPCKHPSY
5852 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, (memopv8f32 addr:$src2))),
5853           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5854 def : Pat<(v8f32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5855           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5856 def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, VR256:$src2)),
5857           (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5858 def : Pat<(v8i32 (X86Unpcklpsy VR256:$src1, (memopv8i32 addr:$src2))),
5859           (VUNPCKLPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5860
5861 // Shuffle with UNPCKHPS
5862 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5863           (VUNPCKHPSrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5864 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, (memopv4f32 addr:$src2))),
5865           (UNPCKHPSrm VR128:$src1, addr:$src2)>;
5866
5867 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5868           (VUNPCKHPSrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5869 def : Pat<(v4f32 (X86Unpckhps VR128:$src1, VR128:$src2)),
5870           (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
5871
5872 // Shuffle with VUNPCKHPSY
5873 def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, (memopv8f32 addr:$src2))),
5874           (VUNPCKHPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5875 def : Pat<(v8f32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
5876           (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5877
5878 def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, (memopv8i32 addr:$src2))),
5879           (VUNPCKHPSYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5880 def : Pat<(v8i32 (X86Unpckhpsy VR256:$src1, VR256:$src2)),
5881           (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5882
5883 // Shuffle with UNPCKLPD
5884 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5885           (VUNPCKLPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5886 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, (memopv2f64 addr:$src2))),
5887           (UNPCKLPDrm VR128:$src1, addr:$src2)>;
5888
5889 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5890           (VUNPCKLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5891 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1, VR128:$src2)),
5892           (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
5893
5894 // Shuffle with VUNPCKLPDY
5895 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, (memopv4f64 addr:$src2))),
5896           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5897 def : Pat<(v4f64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5898           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5899
5900 def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, (memopv4i64 addr:$src2))),
5901           (VUNPCKLPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5902 def : Pat<(v4i64 (X86Unpcklpdy VR256:$src1, VR256:$src2)),
5903           (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5904
5905 // Shuffle with UNPCKHPD
5906 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5907           (VUNPCKHPDrm VR128:$src1, addr:$src2)>, Requires<[HasAVX]>;
5908 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, (memopv2f64 addr:$src2))),
5909           (UNPCKHPDrm VR128:$src1, addr:$src2)>;
5910
5911 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5912           (VUNPCKHPDrr VR128:$src1, VR128:$src2)>, Requires<[HasAVX]>;
5913 def : Pat<(v2f64 (X86Unpckhpd VR128:$src1, VR128:$src2)),
5914           (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
5915
5916 // Shuffle with VUNPCKHPDY
5917 def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, (memopv4f64 addr:$src2))),
5918           (VUNPCKHPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5919 def : Pat<(v4f64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
5920           (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5921 def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, (memopv4i64 addr:$src2))),
5922           (VUNPCKHPDYrm VR256:$src1, addr:$src2)>, Requires<[HasAVX]>;
5923 def : Pat<(v4i64 (X86Unpckhpdy VR256:$src1, VR256:$src2)),
5924           (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>, Requires<[HasAVX]>;
5925
5926 // Shuffle with MOVLHPS
5927 def : Pat<(X86Movlhps VR128:$src1,
5928                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
5929           (MOVHPSrm VR128:$src1, addr:$src2)>;
5930 def : Pat<(X86Movlhps VR128:$src1,
5931                     (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
5932           (MOVHPSrm VR128:$src1, addr:$src2)>;
5933 def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
5934           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5935 def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
5936           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
5937 def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
5938           (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
5939
5940 // FIXME: Instead of X86Movddup, there should be a X86Unpcklpd here, the problem
5941 // is during lowering, where it's not possible to recognize the load fold cause
5942 // it has two uses through a bitcast. One use disappears at isel time and the
5943 // fold opportunity reappears.
5944 def : Pat<(v2f64 (X86Movddup VR128:$src)),
5945           (UNPCKLPDrr VR128:$src, VR128:$src)>;
5946
5947 // Shuffle with MOVLHPD
5948 def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
5949                     (scalar_to_vector (loadf64 addr:$src2)))),
5950           (MOVHPDrm VR128:$src1, addr:$src2)>;
5951
5952 // FIXME: Instead of X86Unpcklpd, there should be a X86Movlhpd here, the problem
5953 // is during lowering, where it's not possible to recognize the load fold cause
5954 // it has two uses through a bitcast. One use disappears at isel time and the
5955 // fold opportunity reappears.
5956 def : Pat<(v2f64 (X86Unpcklpd VR128:$src1,
5957                     (scalar_to_vector (loadf64 addr:$src2)))),
5958           (MOVHPDrm VR128:$src1, addr:$src2)>;
5959
5960 // Shuffle with MOVSS
5961 def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
5962           (MOVSSrr VR128:$src1, FR32:$src2)>;
5963 def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
5964           (MOVSSrr (v4i32 VR128:$src1),
5965                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
5966 def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
5967           (MOVSSrr (v4f32 VR128:$src1),
5968                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
5969
5970 // Shuffle with MOVSD
5971 def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
5972           (MOVSDrr VR128:$src1, FR64:$src2)>;
5973 def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
5974           (MOVSDrr (v2i64 VR128:$src1),
5975                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
5976 def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
5977           (MOVSDrr (v2f64 VR128:$src1),
5978                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
5979 def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
5980           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
5981 def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
5982           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
5983
5984 // Shuffle with PSHUFHW
5985 def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
5986           (PSHUFHWri VR128:$src, imm:$imm)>;
5987 def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5988           (PSHUFHWmi addr:$src, imm:$imm)>;
5989
5990 // Shuffle with PSHUFLW
5991 def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
5992           (PSHUFLWri VR128:$src, imm:$imm)>;
5993 def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)), (i8 imm:$imm))),
5994           (PSHUFLWmi addr:$src, imm:$imm)>;
5995
5996 // Shuffle with MOVLPS
5997 def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
5998           (MOVLPSrm VR128:$src1, addr:$src2)>;
5999 def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
6000           (MOVLPSrm VR128:$src1, addr:$src2)>;
6001 def : Pat<(X86Movlps VR128:$src1,
6002                     (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
6003           (MOVLPSrm VR128:$src1, addr:$src2)>;
6004 // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
6005 // is during lowering, where it's not possible to recognize the load fold cause
6006 // it has two uses through a bitcast. One use disappears at isel time and the
6007 // fold opportunity reappears.
6008 def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
6009           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_sd))>;
6010
6011 def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
6012           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_sd))>;
6013
6014 // Shuffle with MOVLPD
6015 def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6016           (MOVLPDrm VR128:$src1, addr:$src2)>;
6017 def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
6018           (MOVLPDrm VR128:$src1, addr:$src2)>;
6019 def : Pat<(v2f64 (X86Movlpd VR128:$src1,
6020                             (scalar_to_vector (loadf64 addr:$src2)))),
6021           (MOVLPDrm VR128:$src1, addr:$src2)>;
6022
6023 // Extra patterns to match stores with MOVHPS/PD and MOVLPS/PD
6024 def : Pat<(store (f64 (vector_extract
6025           (v2f64 (X86Unpckhps VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6026           (MOVHPSmr addr:$dst, VR128:$src)>;
6027 def : Pat<(store (f64 (vector_extract
6028           (v2f64 (X86Unpckhpd VR128:$src, (undef))), (iPTR 0))),addr:$dst),
6029           (MOVHPDmr addr:$dst, VR128:$src)>;
6030
6031 def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),addr:$src1),
6032           (MOVLPSmr addr:$src1, VR128:$src2)>;
6033 def : Pat<(store (v4i32 (X86Movlps
6034                  (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
6035           (MOVLPSmr addr:$src1, VR128:$src2)>;
6036
6037 def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6038           (MOVLPDmr addr:$src1, VR128:$src2)>;
6039 def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),addr:$src1),
6040           (MOVLPDmr addr:$src1, VR128:$src2)>;