lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 245   let isCommutable = 1 in {
 246     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 247        !if(Is2Addr,
 248            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 249            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 250        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr, d>,
 251        Sched<[itins.Sched]>;
 252   }
 253   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 254        !if(Is2Addr,
 255            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 256            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 257        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm, d>,
 258        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 259 }
 260
 261 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 262 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 263                              string asm, string SSEVer, string FPSizeStr,
 264                              Operand memopr, ComplexPattern mem_cpat,
 265                              Domain d, OpndItins itins, bit Is2Addr = 1> {
 266 let isCodeGenOnly = 1 in {
 267   def rr_Int : SI_Int<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 268        !if(Is2Addr,
 269            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 270            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 271        [(set RC:$dst, (!cast<Intrinsic>(
 272                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 273              RC:$src1, RC:$src2))], itins.rr, d>,
 274        Sched<[itins.Sched]>;
 275   def rm_Int : SI_Int<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 276        !if(Is2Addr,
 277            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 278            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 279        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 280                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 281              RC:$src1, mem_cpat:$src2))], itins.rm, d>,
 282        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 283 }
 284 }
 285
 286 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 287 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 288                            RegisterClass RC, ValueType vt,
 289                            X86MemOperand x86memop, PatFrag mem_frag,
 290                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 291   let isCommutable = 1 in
 292     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 293        !if(Is2Addr,
 294            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 295            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 296        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 297        Sched<[itins.Sched]>;
 298   let mayLoad = 1 in
 299     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 300        !if(Is2Addr,
 301            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 302            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 303        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 304           itins.rm, d>,
 305        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 306 }
 307
 308 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 309 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 310                                       string OpcodeStr, X86MemOperand x86memop,
 311                                       list<dag> pat_rr, list<dag> pat_rm,
 312                                       bit Is2Addr = 1> {
 313   let isCommutable = 1, hasSideEffects = 0 in
 314     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 315        !if(Is2Addr,
 316            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 317            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 318        pat_rr, NoItinerary, d>,
 319        Sched<[WriteVecLogic]>;
 320   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 321        !if(Is2Addr,
 322            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 323            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 324        pat_rm, NoItinerary, d>,
 325        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 326 }
 327
 328 //===----------------------------------------------------------------------===//
 329 //  Non-instruction patterns
 330 //===----------------------------------------------------------------------===//
 331
 332 // A vector extract of the first f32/f64 position is a subregister copy
 333 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 334           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 335 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 337
 338 // A 128-bit subvector extract from the first 256-bit vector position
 339 // is a subregister copy that needs no instruction.
 340 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 341           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 342 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 343           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 344
 345 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 346           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 347 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 348           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 349
 350 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 351           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 352 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 353           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 354
 355 // A 128-bit subvector insert to the first 256-bit vector position
 356 // is a subregister copy that needs no instruction.
 357 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 358 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 359           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 360 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 }
 371
 372 // Implicitly promote a 32-bit scalar to a vector.
 373 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 374           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 375 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 // Implicitly promote a 64-bit scalar to a vector.
 378 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 379           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 380 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382
 383 // Bitcasts between 128-bit vector types. Return the original type since
 384 // no instruction is needed for the conversion
 385 let Predicates = [HasSSE2] in {
 386   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 387   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 388   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 392   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 397   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 402   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 407   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 412   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 416 }
 417
 418 // Bitcasts between 256-bit vector types. Return the original type since
 419 // no instruction is needed for the conversion
 420 let Predicates = [HasAVX] in {
 421   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 422   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 423   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 427   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 431   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 432   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 436   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 437   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 441   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 442   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 447   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 451 }
 452
 453 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 454 // This is expanded by ExpandPostRAPseudos.
 455 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 456     isPseudo = 1, SchedRW = [WriteZero] in {
 457   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 458                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 459   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 460                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 461 }
 462
 463 //===----------------------------------------------------------------------===//
 464 // AVX & SSE - Zero/One Vectors
 465 //===----------------------------------------------------------------------===//
 466
 467 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 468 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 469 // swizzled by ExecutionDepsFix to pxor.
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-zeros value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 476 }
 477
 478 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 479 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 480 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 483
 484
 485 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 486 // and doesn't need it because on sandy bridge the register is set to zero
 487 // at the rename stage without using any execution unit, so SET0PSY
 488 // and SET0PDY can be used for vector int instructions without penalty
 489 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 490     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 491 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 492                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 493 }
 494
 495 let Predicates = [HasAVX] in
 496   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 497
 498 let Predicates = [HasAVX2] in {
 499   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 500   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 501   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 503 }
 504
 505 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 506 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 507 let Predicates = [HasAVX1Only] in {
 508 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 509 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 510           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511
 512 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 513 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 514           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515
 516 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 517 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 518           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519
 520 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 521 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 522           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 }
 524
 525 // We set canFoldAsLoad because this can be converted to a constant-pool
 526 // load of an all-ones value if folding it would be beneficial.
 527 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 528     isPseudo = 1, SchedRW = [WriteZero] in {
 529   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 530                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 531   let Predicates = [HasAVX2] in
 532   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 533                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 534 }
 535
 536
 537 //===----------------------------------------------------------------------===//
 538 // SSE 1 & 2 - Move FP Scalar Instructions
 539 //
 540 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 541 // register copies because it's a partial register update; Register-to-register
 542 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 543 // that the insert be implementable in terms of a copy, and just mentioned, we
 544 // don't use movss/movsd for copies.
 545 //===----------------------------------------------------------------------===//
 546
 547 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 548                          X86MemOperand x86memop, string base_opc,
 549                          string asm_opr, Domain d = GenericDomain> {
 550   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 551               (ins VR128:$src1, RC:$src2),
 552               !strconcat(base_opc, asm_opr),
 553               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 554                                  (scalar_to_vector RC:$src2))))],
 555               IIC_SSE_MOV_S_RR, d>, Sched<[WriteFShuffle]>;
 556
 557   // For the disassembler
 558   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 559   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 560                   (ins VR128:$src1, RC:$src2),
 561                   !strconcat(base_opc, asm_opr),
 562                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 563 }
 564
 565 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 566                       X86MemOperand x86memop, string OpcodeStr,
 567                       Domain d = GenericDomain> {
 568   // AVX
 569   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 570                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}", d>,
 571                               VEX_4V, VEX_LIG;
 572
 573   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 574                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 575                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 576                      VEX, VEX_LIG, Sched<[WriteStore]>;
 577   // SSE1 & 2
 578   let Constraints = "$src1 = $dst" in {
 579     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 580                               "\t{$src2, $dst|$dst, $src2}", d>;
 581   }
 582
 583   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 584                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 585                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR, d>,
 586                   Sched<[WriteStore]>;
 587 }
 588
 589 // Loading from memory automatically zeroing upper bits.
 590 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 591                          PatFrag mem_pat, string OpcodeStr,
 592                          Domain d = GenericDomain> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM, d>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM, d>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss",
 604                         SSEPackedSingle>, XS;
 605 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd",
 606                         SSEPackedDouble>, XD;
 607
 608 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 609   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss",
 610                              SSEPackedSingle>, XS;
 611
 612   let AddedComplexity = 20 in
 613     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd",
 614                                SSEPackedDouble>, XD;
 615 }
 616
 617 // Patterns
 618 let Predicates = [UseAVX] in {
 619   let AddedComplexity = 20 in {
 620   // MOVSSrm zeros the high parts of the register; represent this
 621   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 625             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 626   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 627             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 628
 629   // MOVSDrm zeros the high parts of the register; represent this
 630   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 631   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 638             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 639   def : Pat<(v2f64 (X86vzload addr:$src)),
 640             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 641
 642   // Represent the same patterns above but in the form they appear for
 643   // 256-bit types
 644   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 645                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 646             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 647   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 648                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 649             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 650   }
 651
 652   // Extract and store.
 653   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 654                    addr:$dst),
 655             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 656   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 657                    addr:$dst),
 658             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 659
 660   // Shuffle with VMOVSS
 661   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 662             (VMOVSSrr (v4i32 VR128:$src1),
 663                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 664   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 665             (VMOVSSrr (v4f32 VR128:$src1),
 666                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 667
 668   // 256-bit variants
 669   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 670             (SUBREG_TO_REG (i32 0),
 671               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 672                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 673               sub_xmm)>;
 674   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 675             (SUBREG_TO_REG (i32 0),
 676               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 677                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 678               sub_xmm)>;
 679
 680   // Shuffle with VMOVSD
 681   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 682             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 683   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689
 690   // 256-bit variants
 691   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 692             (SUBREG_TO_REG (i32 0),
 693               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 694                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 695               sub_xmm)>;
 696   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 697             (SUBREG_TO_REG (i32 0),
 698               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 699                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 700               sub_xmm)>;
 701
 702   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 703   // is during lowering, where it's not possible to recognize the fold cause
 704   // it has two uses through a bitcast. One use disappears at isel time and the
 705   // fold opportunity reappears.
 706   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 707             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 708   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714 }
 715
 716 let Predicates = [UseSSE1] in {
 717   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 718   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 719   // MOVSS to the lower bits.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 721             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 723             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 725             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   }
 727
 728   let AddedComplexity = 20 in {
 729   // MOVSSrm already zeros the high parts of the register.
 730   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 731             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 732   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   }
 737
 738   // Extract and store.
 739   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 740                    addr:$dst),
 741             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 742
 743   // Shuffle with MOVSS
 744   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 745             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 746   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748 }
 749
 750 let Predicates = [UseSSE2] in {
 751   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 752   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 753   // MOVSD to the lower bits.
 754   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 755             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 756   }
 757
 758   let AddedComplexity = 20 in {
 759   // MOVSDrm already zeros the high parts of the register.
 760   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 761             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 762   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzload addr:$src)),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   }
 771
 772   // Extract and store.
 773   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 774                    addr:$dst),
 775             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 776
 777   // Shuffle with MOVSD
 778   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 779             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 780   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786
 787   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 788   // is during lowering, where it's not possible to recognize the fold because
 789   // it has two uses through a bitcast. One use disappears at isel time and the
 790   // fold opportunity reappears.
 791   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 792             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 793   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799 }
 800
 801 //===----------------------------------------------------------------------===//
 802 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 803 //===----------------------------------------------------------------------===//
 804
 805 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 806                             X86MemOperand x86memop, PatFrag ld_frag,
 807                             string asm, Domain d,
 808                             OpndItins itins,
 809                             bit IsReMaterializable = 1> {
 810 let hasSideEffects = 0 in
 811   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 812               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 813            Sched<[WriteFShuffle]>;
 814 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 815   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 816               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 817                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 818            Sched<[WriteLoad]>;
 819 }
 820
 821 let Predicates = [HasAVX, NoVLX] in {
 822 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 823                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 824                               PS, VEX;
 825 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 826                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 827                               PD, VEX;
 828 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 829                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 830                               PS, VEX;
 831 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 832                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 833                               PD, VEX;
 834
 835 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               PS, VEX, VEX_L;
 838 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               PD, VEX, VEX_L;
 841 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               PS, VEX, VEX_L;
 844 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               PD, VEX, VEX_L;
 847 }
 848
 849 let Predicates = [UseSSE1] in {
 850 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 851                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 852                               PS;
 853 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 854                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 855                               PS;
 856 }
 857 let Predicates = [UseSSE2] in {
 858 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 859                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 860                               PD;
 861 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 862                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 863                               PD;
 864 }
 865
 866 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 867 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 868                    "movaps\t{$src, $dst|$dst, $src}",
 869                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 870                    IIC_SSE_MOVA_P_MR>, VEX;
 871 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 872                    "movapd\t{$src, $dst|$dst, $src}",
 873                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 874                    IIC_SSE_MOVA_P_MR>, VEX;
 875 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 876                    "movups\t{$src, $dst|$dst, $src}",
 877                    [(store (v4f32 VR128:$src), addr:$dst)],
 878                    IIC_SSE_MOVU_P_MR>, VEX;
 879 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 880                    "movupd\t{$src, $dst|$dst, $src}",
 881                    [(store (v2f64 VR128:$src), addr:$dst)],
 882                    IIC_SSE_MOVU_P_MR>, VEX;
 883 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 884                    "movaps\t{$src, $dst|$dst, $src}",
 885                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 886                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 887 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 888                    "movapd\t{$src, $dst|$dst, $src}",
 889                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 890                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 891 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 892                    "movups\t{$src, $dst|$dst, $src}",
 893                    [(store (v8f32 VR256:$src), addr:$dst)],
 894                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 895 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 896                    "movupd\t{$src, $dst|$dst, $src}",
 897                    [(store (v4f64 VR256:$src), addr:$dst)],
 898                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 899 } // SchedRW
 900
 901 // For disassembler
 902 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 903     SchedRW = [WriteFShuffle] in {
 904   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 905                           (ins VR128:$src),
 906                           "movaps\t{$src, $dst|$dst, $src}", [],
 907                           IIC_SSE_MOVA_P_RR>, VEX;
 908   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 909                            (ins VR128:$src),
 910                            "movapd\t{$src, $dst|$dst, $src}", [],
 911                            IIC_SSE_MOVA_P_RR>, VEX;
 912   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 913                            (ins VR128:$src),
 914                            "movups\t{$src, $dst|$dst, $src}", [],
 915                            IIC_SSE_MOVU_P_RR>, VEX;
 916   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 917                            (ins VR128:$src),
 918                            "movupd\t{$src, $dst|$dst, $src}", [],
 919                            IIC_SSE_MOVU_P_RR>, VEX;
 920   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 921                             (ins VR256:$src),
 922                             "movaps\t{$src, $dst|$dst, $src}", [],
 923                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 924   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 925                             (ins VR256:$src),
 926                             "movapd\t{$src, $dst|$dst, $src}", [],
 927                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 928   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 929                             (ins VR256:$src),
 930                             "movups\t{$src, $dst|$dst, $src}", [],
 931                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 932   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 933                             (ins VR256:$src),
 934                             "movupd\t{$src, $dst|$dst, $src}", [],
 935                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 936 }
 937
 938 let Predicates = [HasAVX] in {
 939 def : Pat<(v8i32 (X86vzmovl
 940                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 942 def : Pat<(v4i64 (X86vzmovl
 943                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 945 def : Pat<(v8f32 (X86vzmovl
 946                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 948 def : Pat<(v4f64 (X86vzmovl
 949                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 950           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 951 }
 952
 953
 954 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 955           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 956 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 957           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 958
 959 let SchedRW = [WriteStore] in {
 960 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 961                    "movaps\t{$src, $dst|$dst, $src}",
 962                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 963                    IIC_SSE_MOVA_P_MR>;
 964 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 965                    "movapd\t{$src, $dst|$dst, $src}",
 966                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 967                    IIC_SSE_MOVA_P_MR>;
 968 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movups\t{$src, $dst|$dst, $src}",
 970                    [(store (v4f32 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVU_P_MR>;
 972 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 973                    "movupd\t{$src, $dst|$dst, $src}",
 974                    [(store (v2f64 VR128:$src), addr:$dst)],
 975                    IIC_SSE_MOVU_P_MR>;
 976 } // SchedRW
 977
 978 // For disassembler
 979 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 980     SchedRW = [WriteFShuffle] in {
 981   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 982                          "movaps\t{$src, $dst|$dst, $src}", [],
 983                          IIC_SSE_MOVA_P_RR>;
 984   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 985                          "movapd\t{$src, $dst|$dst, $src}", [],
 986                          IIC_SSE_MOVA_P_RR>;
 987   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 988                          "movups\t{$src, $dst|$dst, $src}", [],
 989                          IIC_SSE_MOVU_P_RR>;
 990   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 991                          "movupd\t{$src, $dst|$dst, $src}", [],
 992                          IIC_SSE_MOVU_P_RR>;
 993 }
 994
 995 let Predicates = [HasAVX] in {
 996   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 997             (VMOVUPSmr addr:$dst, VR128:$src)>;
 998   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 999             (VMOVUPDmr addr:$dst, VR128:$src)>;
1000 }
1001
1002 let Predicates = [UseSSE1] in
1003   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1004             (MOVUPSmr addr:$dst, VR128:$src)>;
1005 let Predicates = [UseSSE2] in
1006   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1007             (MOVUPDmr addr:$dst, VR128:$src)>;
1008
1009 // Use vmovaps/vmovups for AVX integer load/store.
1010 let Predicates = [HasAVX, NoVLX] in {
1011   // 128-bit load/store
1012   def : Pat<(alignedloadv2i64 addr:$src),
1013             (VMOVAPSrm addr:$src)>;
1014   def : Pat<(loadv2i64 addr:$src),
1015             (VMOVUPSrm addr:$src)>;
1016
1017   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033
1034   // 256-bit load/store
1035   def : Pat<(alignedloadv4i64 addr:$src),
1036             (VMOVAPSYrm addr:$src)>;
1037   def : Pat<(loadv4i64 addr:$src),
1038             (VMOVUPSYrm addr:$src)>;
1039   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055
1056   // Special patterns for storing subvector extracts of lower 128-bits
1057   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1058   def : Pat<(alignedstore (v2f64 (extract_subvector
1059                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(alignedstore (v4f32 (extract_subvector
1062                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(alignedstore (v2i64 (extract_subvector
1065                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(alignedstore (v4i32 (extract_subvector
1068                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(alignedstore (v8i16 (extract_subvector
1071                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(alignedstore (v16i8 (extract_subvector
1074                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076
1077   def : Pat<(store (v2f64 (extract_subvector
1078                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1079             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1080   def : Pat<(store (v4f32 (extract_subvector
1081                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1082             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1083   def : Pat<(store (v2i64 (extract_subvector
1084                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1085             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1086   def : Pat<(store (v4i32 (extract_subvector
1087                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1088             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1089   def : Pat<(store (v8i16 (extract_subvector
1090                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1091             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1092   def : Pat<(store (v16i8 (extract_subvector
1093                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1094             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1095 }
1096
1097 // Use movaps / movups for SSE integer load / store (one byte shorter).
1098 // The instructions selected below are then converted to MOVDQA/MOVDQU
1099 // during the SSE domain pass.
1100 let Predicates = [UseSSE1] in {
1101   def : Pat<(alignedloadv2i64 addr:$src),
1102             (MOVAPSrm addr:$src)>;
1103   def : Pat<(loadv2i64 addr:$src),
1104             (MOVUPSrm addr:$src)>;
1105
1106   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1107             (MOVAPSmr addr:$dst, VR128:$src)>;
1108   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1115             (MOVUPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122 }
1123
1124 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1125 // bits are disregarded. FIXME: Set encoding to pseudo!
1126 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1127 let isCodeGenOnly = 1 in {
1128   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1129                          "movaps\t{$src, $dst|$dst, $src}",
1130                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1131                          IIC_SSE_MOVA_P_RM>, VEX;
1132   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1133                          "movapd\t{$src, $dst|$dst, $src}",
1134                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1135                          IIC_SSE_MOVA_P_RM>, VEX;
1136   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1137                        "movaps\t{$src, $dst|$dst, $src}",
1138                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1139                        IIC_SSE_MOVA_P_RM>;
1140   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1141                        "movapd\t{$src, $dst|$dst, $src}",
1142                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1143                        IIC_SSE_MOVA_P_RM>;
1144 }
1145 }
1146
1147 //===----------------------------------------------------------------------===//
1148 // SSE 1 & 2 - Move Low packed FP Instructions
1149 //===----------------------------------------------------------------------===//
1150
1151 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1152                                       string base_opc, string asm_opr,
1153                                       InstrItinClass itin> {
1154   def PSrm : PI<opc, MRMSrcMem,
1155          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1156          !strconcat(base_opc, "s", asm_opr),
1157      [(set VR128:$dst,
1158        (psnode VR128:$src1,
1159               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1160               itin, SSEPackedSingle>, PS,
1161      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1162
1163   def PDrm : PI<opc, MRMSrcMem,
1164          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1165          !strconcat(base_opc, "d", asm_opr),
1166      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1167                               (scalar_to_vector (loadf64 addr:$src2)))))],
1168               itin, SSEPackedDouble>, PD,
1169      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1170
1171 }
1172
1173 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1174                                  string base_opc, InstrItinClass itin> {
1175   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1176                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1177                                     itin>, VEX_4V;
1178
1179 let Constraints = "$src1 = $dst" in
1180   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1181                                     "\t{$src2, $dst|$dst, $src2}",
1182                                     itin>;
1183 }
1184
1185 let AddedComplexity = 20 in {
1186   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1187                                     IIC_SSE_MOV_LH>;
1188 }
1189
1190 let SchedRW = [WriteStore] in {
1191 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1192                    "movlps\t{$src, $dst|$dst, $src}",
1193                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1194                                  (iPTR 0))), addr:$dst)],
1195                                  IIC_SSE_MOV_LH>, VEX;
1196 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1197                    "movlpd\t{$src, $dst|$dst, $src}",
1198                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1199                                  (iPTR 0))), addr:$dst)],
1200                                  IIC_SSE_MOV_LH>, VEX;
1201 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1202                    "movlps\t{$src, $dst|$dst, $src}",
1203                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1204                                  (iPTR 0))), addr:$dst)],
1205                                  IIC_SSE_MOV_LH>;
1206 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1207                    "movlpd\t{$src, $dst|$dst, $src}",
1208                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1209                                  (iPTR 0))), addr:$dst)],
1210                                  IIC_SSE_MOV_LH>;
1211 } // SchedRW
1212
1213 let Predicates = [HasAVX] in {
1214   // Shuffle with VMOVLPS
1215   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1216             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1217   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219
1220   // Shuffle with VMOVLPD
1221   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1223   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1226                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1227             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1228
1229   // Store patterns
1230   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1231                    addr:$src1),
1232             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1233   def : Pat<(store (v4i32 (X86Movlps
1234                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1235             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1236   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1237                    addr:$src1),
1238             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1239   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1240                    addr:$src1),
1241             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1242 }
1243
1244 let Predicates = [UseSSE1] in {
1245   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1246   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1247                                  (iPTR 0))), addr:$src1),
1248             (MOVLPSmr addr:$src1, VR128:$src2)>;
1249
1250   // Shuffle with MOVLPS
1251   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1252             (MOVLPSrm VR128:$src1, addr:$src2)>;
1253   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(X86Movlps VR128:$src1,
1256                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1257             (MOVLPSrm VR128:$src1, addr:$src2)>;
1258
1259   // Store patterns
1260   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1261                                       addr:$src1),
1262             (MOVLPSmr addr:$src1, VR128:$src2)>;
1263   def : Pat<(store (v4i32 (X86Movlps
1264                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1265                               addr:$src1),
1266             (MOVLPSmr addr:$src1, VR128:$src2)>;
1267 }
1268
1269 let Predicates = [UseSSE2] in {
1270   // Shuffle with MOVLPD
1271   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1272             (MOVLPDrm VR128:$src1, addr:$src2)>;
1273   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1276                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1277             (MOVLPDrm VR128:$src1, addr:$src2)>;
1278
1279   // Store patterns
1280   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1281                            addr:$src1),
1282             (MOVLPDmr addr:$src1, VR128:$src2)>;
1283   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1284                            addr:$src1),
1285             (MOVLPDmr addr:$src1, VR128:$src2)>;
1286 }
1287
1288 //===----------------------------------------------------------------------===//
1289 // SSE 1 & 2 - Move Hi packed FP Instructions
1290 //===----------------------------------------------------------------------===//
1291
1292 let AddedComplexity = 20 in {
1293   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1294                                     IIC_SSE_MOV_LH>;
1295 }
1296
1297 let SchedRW = [WriteStore] in {
1298 // v2f64 extract element 1 is always custom lowered to unpack high to low
1299 // and extract element 0 so the non-store version isn't too horrible.
1300 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1301                    "movhps\t{$src, $dst|$dst, $src}",
1302                    [(store (f64 (vector_extract
1303                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1304                                             (bc_v2f64 (v4f32 VR128:$src))),
1305                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1306 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1307                    "movhpd\t{$src, $dst|$dst, $src}",
1308                    [(store (f64 (vector_extract
1309                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1310                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1311 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1312                    "movhps\t{$src, $dst|$dst, $src}",
1313                    [(store (f64 (vector_extract
1314                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1315                                             (bc_v2f64 (v4f32 VR128:$src))),
1316                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1317 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1318                    "movhpd\t{$src, $dst|$dst, $src}",
1319                    [(store (f64 (vector_extract
1320                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1321                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1322 } // SchedRW
1323
1324 let Predicates = [HasAVX] in {
1325   // VMOVHPS patterns
1326   def : Pat<(X86Movlhps VR128:$src1,
1327                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1328             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1329   def : Pat<(X86Movlhps VR128:$src1,
1330                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1331             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1332
1333   // VMOVHPD patterns
1334
1335   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1336   // is during lowering, where it's not possible to recognize the load fold
1337   // cause it has two uses through a bitcast. One use disappears at isel time
1338   // and the fold opportunity reappears.
1339   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1340                       (scalar_to_vector (loadf64 addr:$src2)))),
1341             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1342   // Also handle an i64 load because that may get selected as a faster way to
1343   // load the data.
1344   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1345                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1346             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1347
1348   def : Pat<(store (f64 (vector_extract
1349                           (v2f64 (X86VPermilpi VR128:$src, (i8 1))),
1350                           (iPTR 0))), addr:$dst),
1351             (VMOVHPDmr addr:$dst, VR128:$src)>;
1352 }
1353
1354 let Predicates = [UseSSE1] in {
1355   // MOVHPS patterns
1356   def : Pat<(X86Movlhps VR128:$src1,
1357                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1358             (MOVHPSrm VR128:$src1, addr:$src2)>;
1359   def : Pat<(X86Movlhps VR128:$src1,
1360                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1361             (MOVHPSrm VR128:$src1, addr:$src2)>;
1362 }
1363
1364 let Predicates = [UseSSE2] in {
1365   // MOVHPD patterns
1366
1367   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1368   // is during lowering, where it's not possible to recognize the load fold
1369   // cause it has two uses through a bitcast. One use disappears at isel time
1370   // and the fold opportunity reappears.
1371   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1372                       (scalar_to_vector (loadf64 addr:$src2)))),
1373             (MOVHPDrm VR128:$src1, addr:$src2)>;
1374   // Also handle an i64 load because that may get selected as a faster way to
1375   // load the data.
1376   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1377                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1378             (MOVHPDrm VR128:$src1, addr:$src2)>;
1379
1380   def : Pat<(store (f64 (vector_extract
1381                           (v2f64 (X86Shufp VR128:$src, VR128:$src, (i8 1))),
1382                           (iPTR 0))), addr:$dst),
1383             (MOVHPDmr addr:$dst, VR128:$src)>;
1384 }
1385
1386 //===----------------------------------------------------------------------===//
1387 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1388 //===----------------------------------------------------------------------===//
1389
1390 let AddedComplexity = 20, Predicates = [UseAVX] in {
1391   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1392                                        (ins VR128:$src1, VR128:$src2),
1393                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1394                       [(set VR128:$dst,
1395                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1396                         IIC_SSE_MOV_LH>,
1397                       VEX_4V, Sched<[WriteFShuffle]>;
1398   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1399                                        (ins VR128:$src1, VR128:$src2),
1400                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1401                       [(set VR128:$dst,
1402                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1403                         IIC_SSE_MOV_LH>,
1404                       VEX_4V, Sched<[WriteFShuffle]>;
1405 }
1406 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1407   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1408                                        (ins VR128:$src1, VR128:$src2),
1409                       "movlhps\t{$src2, $dst|$dst, $src2}",
1410                       [(set VR128:$dst,
1411                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1412                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1413   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1414                                        (ins VR128:$src1, VR128:$src2),
1415                       "movhlps\t{$src2, $dst|$dst, $src2}",
1416                       [(set VR128:$dst,
1417                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1418                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1419 }
1420
1421 let Predicates = [UseAVX] in {
1422   // MOVLHPS patterns
1423   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1424             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1425   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1427
1428   // MOVHLPS patterns
1429   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1430             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1431 }
1432
1433 let Predicates = [UseSSE1] in {
1434   // MOVLHPS patterns
1435   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1436             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1437   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1438             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1439
1440   // MOVHLPS patterns
1441   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1442             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1443 }
1444
1445 //===----------------------------------------------------------------------===//
1446 // SSE 1 & 2 - Conversion Instructions
1447 //===----------------------------------------------------------------------===//
1448
1449 def SSE_CVT_PD : OpndItins<
1450   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1451 >;
1452
1453 let Sched = WriteCvtI2F in
1454 def SSE_CVT_PS : OpndItins<
1455   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1456 >;
1457
1458 let Sched = WriteCvtI2F in
1459 def SSE_CVT_Scalar : OpndItins<
1460   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1461 >;
1462
1463 let Sched = WriteCvtF2I in
1464 def SSE_CVT_SS2SI_32 : OpndItins<
1465   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1466 >;
1467
1468 let Sched = WriteCvtF2I in
1469 def SSE_CVT_SS2SI_64 : OpndItins<
1470   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1471 >;
1472
1473 let Sched = WriteCvtF2I in
1474 def SSE_CVT_SD2SI : OpndItins<
1475   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1476 >;
1477
1478 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1479                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1480                      string asm, OpndItins itins> {
1481   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1482                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1483                         itins.rr>, Sched<[itins.Sched]>;
1484   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1485                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1486                         itins.rm>, Sched<[itins.Sched.Folded]>;
1487 }
1488
1489 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1490                        X86MemOperand x86memop, string asm, Domain d,
1491                        OpndItins itins> {
1492 let hasSideEffects = 0 in {
1493   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1494              [], itins.rr, d>, Sched<[itins.Sched]>;
1495   let mayLoad = 1 in
1496   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1497              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1498 }
1499 }
1500
1501 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1502                           X86MemOperand x86memop, string asm> {
1503 let hasSideEffects = 0, Predicates = [UseAVX] in {
1504   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1505               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1506            Sched<[WriteCvtI2F]>;
1507   let mayLoad = 1 in
1508   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1509               (ins DstRC:$src1, x86memop:$src),
1510               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1511            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1512 } // hasSideEffects = 0
1513 }
1514
1515 let Predicates = [UseAVX] in {
1516 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1517                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1518                                 SSE_CVT_SS2SI_32>,
1519                                 XS, VEX, VEX_LIG;
1520 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1521                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1522                                 SSE_CVT_SS2SI_64>,
1523                                 XS, VEX, VEX_W, VEX_LIG;
1524 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1525                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1526                                 SSE_CVT_SD2SI>,
1527                                 XD, VEX, VEX_LIG;
1528 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1529                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1530                                 SSE_CVT_SD2SI>,
1531                                 XD, VEX, VEX_W, VEX_LIG;
1532
1533 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1534                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1535 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1537 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1538                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1539 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1540                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1541 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1542                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1543 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1544                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1545 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1546                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1547 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1548                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1549 }
1550 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1551 // register, but the same isn't true when only using memory operands,
1552 // provide other assembly "l" and "q" forms to address this explicitly
1553 // where appropriate to do so.
1554 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1555                                   XS, VEX_4V, VEX_LIG;
1556 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1557                                   XS, VEX_4V, VEX_W, VEX_LIG;
1558 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1559                                   XD, VEX_4V, VEX_LIG;
1560 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1561                                   XD, VEX_4V, VEX_W, VEX_LIG;
1562
1563 let Predicates = [UseAVX] in {
1564   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1565                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1566   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1567                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1568
1569   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1570             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1571   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1572             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1573   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1574             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1575   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1576             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1577
1578   def : Pat<(f32 (sint_to_fp GR32:$src)),
1579             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1580   def : Pat<(f32 (sint_to_fp GR64:$src)),
1581             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1582   def : Pat<(f64 (sint_to_fp GR32:$src)),
1583             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1584   def : Pat<(f64 (sint_to_fp GR64:$src)),
1585             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1586 }
1587
1588 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1589                       "cvttss2si\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_SS2SI_32>, XS;
1591 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1592                       "cvttss2si\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_SS2SI_64>, XS, REX_W;
1594 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1595                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_SD2SI>, XD;
1597 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1598                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_SD2SI>, XD, REX_W;
1600 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1601                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1602                       SSE_CVT_Scalar>, XS;
1603 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1604                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1605                       SSE_CVT_Scalar>, XS, REX_W;
1606 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1607                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1608                       SSE_CVT_Scalar>, XD;
1609 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1610                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1611                       SSE_CVT_Scalar>, XD, REX_W;
1612
1613 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1614                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1615 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1617 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1618                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1619 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1620                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1621 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1622                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1623 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1624                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1625 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1626                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1627 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1628                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1629
1630 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1631                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1632 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1633                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1634
1635 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1636 // and/or XMM operand(s).
1637
1638 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1639                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1640                          string asm, OpndItins itins> {
1641   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1642               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1643               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1644            Sched<[itins.Sched]>;
1645   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1646               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1647               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1648            Sched<[itins.Sched.Folded]>;
1649 }
1650
1651 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1652                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1653                     PatFrag ld_frag, string asm, OpndItins itins,
1654                     bit Is2Addr = 1> {
1655   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1656               !if(Is2Addr,
1657                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1658                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1659               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1660               itins.rr>, Sched<[itins.Sched]>;
1661   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1662               (ins DstRC:$src1, x86memop:$src2),
1663               !if(Is2Addr,
1664                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1665                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1666               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1667               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1668 }
1669
1670 let Predicates = [UseAVX] in {
1671 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1672                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1673                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1674 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1675                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1676                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1677 }
1678 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1679                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1680 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1681                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1682
1683
1684 let isCodeGenOnly = 1 in {
1685   let Predicates = [UseAVX] in {
1686   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1687             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1688             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1689   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1690             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1691             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1692             VEX_W;
1693   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1694             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1695             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1696   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1697             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1698             SSE_CVT_Scalar, 0>, XD,
1699             VEX_4V, VEX_W;
1700   }
1701   let Constraints = "$src1 = $dst" in {
1702     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1703                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1704                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1705     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1706                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1707                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1708     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1709                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1710                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1711     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1712                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1713                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1714   }
1715 } // isCodeGenOnly = 1
1716
1717 /// SSE 1 Only
1718
1719 // Aliases for intrinsics
1720 let isCodeGenOnly = 1 in {
1721 let Predicates = [UseAVX] in {
1722 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1723                                     ssmem, sse_load_f32, "cvttss2si",
1724                                     SSE_CVT_SS2SI_32>, XS, VEX;
1725 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1726                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1727                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1728                                    XS, VEX, VEX_W;
1729 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1730                                     sdmem, sse_load_f64, "cvttsd2si",
1731                                     SSE_CVT_SD2SI>, XD, VEX;
1732 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1733                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1734                                   "cvttsd2si", SSE_CVT_SD2SI>,
1735                                   XD, VEX, VEX_W;
1736 }
1737 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1738                                     ssmem, sse_load_f32, "cvttss2si",
1739                                     SSE_CVT_SS2SI_32>, XS;
1740 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1741                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1742                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1743 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1744                                     sdmem, sse_load_f64, "cvttsd2si",
1745                                     SSE_CVT_SD2SI>, XD;
1746 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1747                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1748                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1749 } // isCodeGenOnly = 1
1750
1751 let Predicates = [UseAVX] in {
1752 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1753                                   ssmem, sse_load_f32, "cvtss2si",
1754                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1755 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1756                                   ssmem, sse_load_f32, "cvtss2si",
1757                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1758 }
1759 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1760                                ssmem, sse_load_f32, "cvtss2si",
1761                                SSE_CVT_SS2SI_32>, XS;
1762 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1763                                  ssmem, sse_load_f32, "cvtss2si",
1764                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1765
1766 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1767                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1768                                SSEPackedSingle, SSE_CVT_PS>,
1769                                PS, VEX, Requires<[HasAVX]>;
1770 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1771                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1772                                SSEPackedSingle, SSE_CVT_PS>,
1773                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1774
1775 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1776                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1777                             SSEPackedSingle, SSE_CVT_PS>,
1778                             PS, Requires<[UseSSE2]>;
1779
1780 let Predicates = [UseAVX] in {
1781 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1782                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1783 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1785 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1786                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1787 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1788                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1789 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1790                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1791 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1792                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1793 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1794                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1795 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1796                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1797 }
1798
1799 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1800                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1801 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1802                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1803 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1804                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1805 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1806                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1807 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1808                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1809 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1810                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1811 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1812                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1813 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1814                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1815
1816 /// SSE 2 Only
1817
1818 // Convert scalar double to scalar single
1819 let hasSideEffects = 0, Predicates = [UseAVX] in {
1820 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1821                        (ins FR64:$src1, FR64:$src2),
1822                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1823                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1824                       Sched<[WriteCvtF2F]>;
1825 let mayLoad = 1 in
1826 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1827                        (ins FR64:$src1, f64mem:$src2),
1828                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1829                       [], IIC_SSE_CVT_Scalar_RM>,
1830                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1831                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1832 }
1833
1834 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1835           Requires<[UseAVX]>;
1836
1837 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1838                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1839                       [(set FR32:$dst, (fround FR64:$src))],
1840                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1841 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1842                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1843                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1844                       IIC_SSE_CVT_Scalar_RM>,
1845                       XD,
1846                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1847
1848 let isCodeGenOnly = 1 in {
1849 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1850                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1851                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1852                        [(set VR128:$dst,
1853                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1854                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>,
1855                        Sched<[WriteCvtF2F]>;
1856 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1857                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1858                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1859                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1860                                           VR128:$src1, sse_load_f64:$src2))],
1861                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>,
1862                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1863
1864 let Constraints = "$src1 = $dst" in {
1865 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1866                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1867                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1868                        [(set VR128:$dst,
1869                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1870                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1871                        Sched<[WriteCvtF2F]>;
1872 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1873                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1874                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1875                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1876                                           VR128:$src1, sse_load_f64:$src2))],
1877                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1878                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1879 }
1880 } // isCodeGenOnly = 1
1881
1882 // Convert scalar single to scalar double
1883 // SSE2 instructions with XS prefix
1884 let hasSideEffects = 0, Predicates = [UseAVX] in {
1885 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1886                     (ins FR32:$src1, FR32:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [], IIC_SSE_CVT_Scalar_RR>,
1889                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1890                     Sched<[WriteCvtF2F]>;
1891 let mayLoad = 1 in
1892 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1893                     (ins FR32:$src1, f32mem:$src2),
1894                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1895                     [], IIC_SSE_CVT_Scalar_RM>,
1896                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1897                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1898 }
1899
1900 def : Pat<(f64 (fextend FR32:$src)),
1901     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1902 def : Pat<(fextend (loadf32 addr:$src)),
1903     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1904
1905 def : Pat<(extloadf32 addr:$src),
1906     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1907     Requires<[UseAVX, OptForSize]>;
1908 def : Pat<(extloadf32 addr:$src),
1909     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1910     Requires<[UseAVX, OptForSpeed]>;
1911
1912 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1913                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1914                    [(set FR64:$dst, (fextend FR32:$src))],
1915                    IIC_SSE_CVT_Scalar_RR>, XS,
1916                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1917 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1918                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1919                    [(set FR64:$dst, (extloadf32 addr:$src))],
1920                    IIC_SSE_CVT_Scalar_RM>, XS,
1921                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1922
1923 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1924 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1925 // combine.
1926 // Since these loads aren't folded into the fextend, we have to match it
1927 // explicitly here.
1928 def : Pat<(fextend (loadf32 addr:$src)),
1929           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1930 def : Pat<(extloadf32 addr:$src),
1931           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1932
1933 let isCodeGenOnly = 1 in {
1934 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1935                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1936                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1937                     [(set VR128:$dst,
1938                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1939                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>,
1940                     Sched<[WriteCvtF2F]>;
1941 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1942                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1943                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1944                     [(set VR128:$dst,
1945                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1946                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>,
1947                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1948 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1949 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1950                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1951                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1952                     [(set VR128:$dst,
1953                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1954                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1955                     Sched<[WriteCvtF2F]>;
1956 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1957                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1958                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1959                     [(set VR128:$dst,
1960                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1961                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1962                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1963 }
1964 } // isCodeGenOnly = 1
1965
1966 // Convert packed single/double fp to doubleword
1967 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1968                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1969                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1970                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1971 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1972                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1973                        [(set VR128:$dst,
1974                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1975                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1976 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1977                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1978                         [(set VR256:$dst,
1979                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1980                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1981 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1982                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1983                         [(set VR256:$dst,
1984                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1985                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1986 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1988                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1989                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1990 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1991                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1992                      [(set VR128:$dst,
1993                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1994                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1995
1996
1997 // Convert Packed Double FP to Packed DW Integers
1998 let Predicates = [HasAVX] in {
1999 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2000 // register, but the same isn't true when using memory operands instead.
2001 // Provide other assembly rr and rm forms to address this explicitly.
2002 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2003                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
2004                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
2005                        VEX, Sched<[WriteCvtF2I]>;
2006
2007 // XMM only
2008 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2009                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
2010 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2011                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst,
2013                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2014                        Sched<[WriteCvtF2ILd]>;
2015
2016 // YMM only
2017 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2018                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2019                        [(set VR128:$dst,
2020                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2021                        Sched<[WriteCvtF2I]>;
2022 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2023                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2024                        [(set VR128:$dst,
2025                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2026                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2027 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2028                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2029 }
2030
2031 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2032                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2033                       [(set VR128:$dst,
2034                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2035                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2036 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2037                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2038                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2039                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2040
2041 // Convert with truncation packed single/double fp to doubleword
2042 // SSE2 packed instructions with XS prefix
2043 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2045                          [(set VR128:$dst,
2046                            (int_x86_sse2_cvttps2dq VR128:$src))],
2047                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2048 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2049                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2050                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2051                                             (loadv4f32 addr:$src)))],
2052                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2053 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2054                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2055                           [(set VR256:$dst,
2056                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2057                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2058 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2059                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2060                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2061                                              (loadv8f32 addr:$src)))],
2062                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2063                           Sched<[WriteCvtF2ILd]>;
2064
2065 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2066                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2067                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2068                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2069 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2070                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2071                        [(set VR128:$dst,
2072                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2073                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2074
2075 let Predicates = [HasAVX] in {
2076   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2077             (VCVTDQ2PSrr VR128:$src)>;
2078   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2079             (VCVTDQ2PSrm addr:$src)>;
2080 }
2081
2082 let Predicates = [HasAVX, NoVLX] in {
2083   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2084             (VCVTDQ2PSrr VR128:$src)>;
2085   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2086             (VCVTDQ2PSrm addr:$src)>;
2087
2088   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2089             (VCVTTPS2DQrr VR128:$src)>;
2090   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2091             (VCVTTPS2DQrm addr:$src)>;
2092
2093   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2094             (VCVTDQ2PSYrr VR256:$src)>;
2095   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2096             (VCVTDQ2PSYrm addr:$src)>;
2097
2098   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2099             (VCVTTPS2DQYrr VR256:$src)>;
2100   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2101             (VCVTTPS2DQYrm addr:$src)>;
2102 }
2103
2104 let Predicates = [UseSSE2] in {
2105   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2106             (CVTDQ2PSrr VR128:$src)>;
2107   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2108             (CVTDQ2PSrm addr:$src)>;
2109
2110   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2111             (CVTDQ2PSrr VR128:$src)>;
2112   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2113             (CVTDQ2PSrm addr:$src)>;
2114
2115   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2116             (CVTTPS2DQrr VR128:$src)>;
2117   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2118             (CVTTPS2DQrm addr:$src)>;
2119 }
2120
2121 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2122                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2123                         [(set VR128:$dst,
2124                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2125                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2126
2127 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2128 // register, but the same isn't true when using memory operands instead.
2129 // Provide other assembly rr and rm forms to address this explicitly.
2130
2131 // XMM only
2132 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2133                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2134 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2135                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2136                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2137                                             (loadv2f64 addr:$src)))],
2138                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2139
2140 // YMM only
2141 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2142                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2143                          [(set VR128:$dst,
2144                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2145                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2146 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2147                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2148                          [(set VR128:$dst,
2149                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2150                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2151 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2152                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2153
2154 let Predicates = [HasAVX, NoVLX] in {
2155   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2156             (VCVTTPD2DQYrr VR256:$src)>;
2157   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2158             (VCVTTPD2DQYrm addr:$src)>;
2159 } // Predicates = [HasAVX]
2160
2161 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2162                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2163                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2164                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2165 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2166                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2167                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2168                                         (memopv2f64 addr:$src)))],
2169                                         IIC_SSE_CVT_PD_RM>,
2170                       Sched<[WriteCvtF2ILd]>;
2171
2172 // Convert packed single to packed double
2173 let Predicates = [HasAVX] in {
2174                   // SSE2 instructions without OpSize prefix
2175 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2177                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2178                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2179 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2180                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2181                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2182                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2183 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2184                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2185                      [(set VR256:$dst,
2186                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2187                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2188 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2189                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2190                      [(set VR256:$dst,
2191                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2192                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2193 }
2194
2195 let Predicates = [UseSSE2] in {
2196 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2197                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2198                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2199                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2200 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2201                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2202                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2203                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2204 }
2205
2206 // Convert Packed DW Integers to Packed Double FP
2207 let Predicates = [HasAVX] in {
2208 let hasSideEffects = 0, mayLoad = 1 in
2209 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2212 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2213                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2214                      [(set VR128:$dst,
2215                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2216                    Sched<[WriteCvtI2F]>;
2217 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2218                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2219                      [(set VR256:$dst,
2220                        (int_x86_avx_cvtdq2_pd_256
2221                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2222                     Sched<[WriteCvtI2FLd]>;
2223 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2224                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2225                      [(set VR256:$dst,
2226                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2227                     Sched<[WriteCvtI2F]>;
2228 }
2229
2230 let hasSideEffects = 0, mayLoad = 1 in
2231 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2232                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2233                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2234 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2235                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2236                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2237                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2238
2239 // AVX register conversion intrinsics
2240 let Predicates = [HasAVX] in {
2241   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2242             (VCVTDQ2PDrr VR128:$src)>;
2243   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2244             (VCVTDQ2PDrm addr:$src)>;
2245
2246   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2247             (VCVTDQ2PDYrr VR128:$src)>;
2248   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2249             (VCVTDQ2PDYrm addr:$src)>;
2250 } // Predicates = [HasAVX]
2251
2252 // SSE2 register conversion intrinsics
2253 let Predicates = [HasSSE2] in {
2254   def : Pat<(v2f64 (X86cvtdq2pd (v4i32 VR128:$src))),
2255             (CVTDQ2PDrr VR128:$src)>;
2256   def : Pat<(v2f64 (X86cvtdq2pd (bc_v4i32 (loadv2i64 addr:$src)))),
2257             (CVTDQ2PDrm addr:$src)>;
2258 } // Predicates = [HasSSE2]
2259
2260 // Convert packed double to packed single
2261 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2262 // register, but the same isn't true when using memory operands instead.
2263 // Provide other assembly rr and rm forms to address this explicitly.
2264 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2265                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2266                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2267                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2268
2269 // XMM only
2270 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2271                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2272 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2273                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2274                         [(set VR128:$dst,
2275                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2276                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2277
2278 // YMM only
2279 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2280                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2281                         [(set VR128:$dst,
2282                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2283                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2284 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2285                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2286                         [(set VR128:$dst,
2287                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2288                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2289 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2290                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2291
2292 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2293                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2294                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2295                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2296 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2297                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2298                      [(set VR128:$dst,
2299                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2300                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2301
2302
2303 // AVX 256-bit register conversion intrinsics
2304 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2305 // whenever possible to avoid declaring two versions of each one.
2306 let Predicates = [HasAVX] in {
2307   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2308             (VCVTDQ2PSYrr VR256:$src)>;
2309   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2310             (VCVTDQ2PSYrm addr:$src)>;
2311 }
2312
2313 let Predicates = [HasAVX, NoVLX] in {
2314   // Match fround and fextend for 128/256-bit conversions
2315   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2316             (VCVTPD2PSrr VR128:$src)>;
2317   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2318             (VCVTPD2PSXrm addr:$src)>;
2319   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2320             (VCVTPD2PSYrr VR256:$src)>;
2321   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2322             (VCVTPD2PSYrm addr:$src)>;
2323
2324   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2325             (VCVTPS2PDrr VR128:$src)>;
2326   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2327             (VCVTPS2PDYrr VR128:$src)>;
2328   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2329             (VCVTPS2PDYrm addr:$src)>;
2330 }
2331
2332 let Predicates = [UseSSE2] in {
2333   // Match fround and fextend for 128 conversions
2334   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2335             (CVTPD2PSrr VR128:$src)>;
2336   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2337             (CVTPD2PSrm addr:$src)>;
2338
2339   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2340             (CVTPS2PDrr VR128:$src)>;
2341 }
2342
2343 //===----------------------------------------------------------------------===//
2344 // SSE 1 & 2 - Compare Instructions
2345 //===----------------------------------------------------------------------===//
2346
2347 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2348 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2349                             Operand CC, SDNode OpNode, ValueType VT,
2350                             PatFrag ld_frag, string asm, string asm_alt,
2351                             OpndItins itins, ImmLeaf immLeaf> {
2352   def rr : SIi8<0xC2, MRMSrcReg,
2353                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2354                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, immLeaf:$cc))],
2355                 itins.rr>, Sched<[itins.Sched]>;
2356   def rm : SIi8<0xC2, MRMSrcMem,
2357                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2358                 [(set RC:$dst, (OpNode (VT RC:$src1),
2359                                          (ld_frag addr:$src2), immLeaf:$cc))],
2360                                          itins.rm>,
2361            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2362
2363   // Accept explicit immediate argument form instead of comparison code.
2364   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2365     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2366                       (ins RC:$src1, RC:$src2, u8imm:$cc), asm_alt, [],
2367                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2368     let mayLoad = 1 in
2369     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2370                       (ins RC:$src1, x86memop:$src2, u8imm:$cc), asm_alt, [],
2371                       IIC_SSE_ALU_F32S_RM>,
2372                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2373   }
2374 }
2375
2376 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2377                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2378                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2379                  SSE_ALU_F32S, i8immZExt5>, XS, VEX_4V, VEX_LIG;
2380 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2381                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2382                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2383                  SSE_ALU_F32S, i8immZExt5>, // same latency as 32 bit compare
2384                  XD, VEX_4V, VEX_LIG;
2385
2386 let Constraints = "$src1 = $dst" in {
2387   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2388                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2389                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S,
2390                   i8immZExt3>, XS;
2391   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2392                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2393                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2394                   SSE_ALU_F64S, i8immZExt3>, XD;
2395 }
2396
2397 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2398                          Intrinsic Int, string asm, OpndItins itins,
2399                          ImmLeaf immLeaf> {
2400   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2401                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2402                         [(set VR128:$dst, (Int VR128:$src1,
2403                                                VR128:$src, immLeaf:$cc))],
2404                                                itins.rr>,
2405            Sched<[itins.Sched]>;
2406   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2407                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2408                         [(set VR128:$dst, (Int VR128:$src1,
2409                                                (load addr:$src), immLeaf:$cc))],
2410                                                itins.rm>,
2411            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2412 }
2413
2414 let isCodeGenOnly = 1 in {
2415   // Aliases to match intrinsics which expect XMM operand(s).
2416   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2417                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2418                        SSE_ALU_F32S, i8immZExt5>,
2419                        XS, VEX_4V;
2420   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2421                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2422                        SSE_ALU_F32S, i8immZExt5>, // same latency as f32
2423                        XD, VEX_4V;
2424   let Constraints = "$src1 = $dst" in {
2425     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2426                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2427                          SSE_ALU_F32S, i8immZExt3>, XS;
2428     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2429                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2430                          SSE_ALU_F64S, i8immZExt3>,
2431                          XD;
2432 }
2433 }
2434
2435
2436 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2437 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2438                             ValueType vt, X86MemOperand x86memop,
2439                             PatFrag ld_frag, string OpcodeStr> {
2440   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2441                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2442                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2443                      IIC_SSE_COMIS_RR>,
2444           Sched<[WriteFAdd]>;
2445   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2446                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2447                      [(set EFLAGS, (OpNode (vt RC:$src1),
2448                                            (ld_frag addr:$src2)))],
2449                                            IIC_SSE_COMIS_RM>,
2450           Sched<[WriteFAddLd, ReadAfterLd]>;
2451 }
2452
2453 let Defs = [EFLAGS] in {
2454   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2455                                   "ucomiss">, PS, VEX, VEX_LIG;
2456   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2457                                   "ucomisd">, PD, VEX, VEX_LIG;
2458   let Pattern = []<dag> in {
2459     defm VCOMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2460                                     "comiss">, PS, VEX, VEX_LIG;
2461     defm VCOMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2462                                     "comisd">, PD, VEX, VEX_LIG;
2463   }
2464
2465   let isCodeGenOnly = 1 in {
2466     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2467                               load, "ucomiss">, PS, VEX;
2468     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2469                               load, "ucomisd">, PD, VEX;
2470
2471     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2472                               load, "comiss">, PS, VEX;
2473     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2474                               load, "comisd">, PD, VEX;
2475   }
2476   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2477                                   "ucomiss">, PS;
2478   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2479                                   "ucomisd">, PD;
2480
2481   let Pattern = []<dag> in {
2482     defm COMISS  : sse12_ord_cmp<0x2F, FR32, undef, f32, f32mem, loadf32,
2483                                     "comiss">, PS;
2484     defm COMISD  : sse12_ord_cmp<0x2F, FR64, undef, f64, f64mem, loadf64,
2485                                     "comisd">, PD;
2486   }
2487
2488   let isCodeGenOnly = 1 in {
2489     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2490                                 load, "ucomiss">, PS;
2491     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2492                                 load, "ucomisd">, PD;
2493
2494     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2495                                     "comiss">, PS;
2496     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2497                                     "comisd">, PD;
2498   }
2499 } // Defs = [EFLAGS]
2500
2501 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2502 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2503                             Operand CC, Intrinsic Int, string asm,
2504                             string asm_alt, Domain d, ImmLeaf immLeaf,
2505                             PatFrag ld_frag, OpndItins itins = SSE_ALU_F32P> {
2506   let isCommutable = 1 in
2507   def rri : PIi8<0xC2, MRMSrcReg,
2508              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2509              [(set RC:$dst, (Int RC:$src1, RC:$src2, immLeaf:$cc))],
2510              itins.rr, d>,
2511             Sched<[WriteFAdd]>;
2512   def rmi : PIi8<0xC2, MRMSrcMem,
2513              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2514              [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2), immLeaf:$cc))],
2515              itins.rm, d>,
2516             Sched<[WriteFAddLd, ReadAfterLd]>;
2517
2518   // Accept explicit immediate argument form instead of comparison code.
2519   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2520     def rri_alt : PIi8<0xC2, MRMSrcReg,
2521                (outs RC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
2522                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2523     let mayLoad = 1 in
2524     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2525                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
2526                asm_alt, [], itins.rm, d>,
2527                Sched<[WriteFAddLd, ReadAfterLd]>;
2528   }
2529 }
2530
2531 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2532                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2533                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2534                SSEPackedSingle, i8immZExt5, loadv4f32>, PS, VEX_4V;
2535 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2536                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2537                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2538                SSEPackedDouble, i8immZExt5, loadv2f64>, PD, VEX_4V;
2539 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2540                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2541                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2542                SSEPackedSingle, i8immZExt5, loadv8f32>, PS, VEX_4V, VEX_L;
2543 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2544                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2545                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2546                SSEPackedDouble, i8immZExt5, loadv4f64>, PD, VEX_4V, VEX_L;
2547 let Constraints = "$src1 = $dst" in {
2548   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2549                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2550                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2551                  SSEPackedSingle, i8immZExt5, memopv4f32, SSE_ALU_F32P>, PS;
2552   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2553                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2554                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2555                  SSEPackedDouble, i8immZExt5, memopv2f64, SSE_ALU_F64P>, PD;
2556 }
2557
2558 let Predicates = [HasAVX] in {
2559 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2560           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2561 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (loadv4f32 addr:$src2), imm:$cc)),
2562           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2563 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2564           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2565 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (loadv2f64 addr:$src2), imm:$cc)),
2566           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2567
2568 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2569           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2570 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (loadv8f32 addr:$src2), imm:$cc)),
2571           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2572 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2573           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2574 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (loadv4f64 addr:$src2), imm:$cc)),
2575           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2576 }
2577
2578 let Predicates = [UseSSE1] in {
2579 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2580           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2581 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memopv4f32 addr:$src2), imm:$cc)),
2582           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2583 }
2584
2585 let Predicates = [UseSSE2] in {
2586 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2587           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2588 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memopv2f64 addr:$src2), imm:$cc)),
2589           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2590 }
2591
2592 //===----------------------------------------------------------------------===//
2593 // SSE 1 & 2 - Shuffle Instructions
2594 //===----------------------------------------------------------------------===//
2595
2596 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2597 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2598                          ValueType vt, string asm, PatFrag mem_frag,
2599                          Domain d> {
2600   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2601                    (ins RC:$src1, x86memop:$src2, u8imm:$src3), asm,
2602                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2603                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2604             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2605   def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2606                  (ins RC:$src1, RC:$src2, u8imm:$src3), asm,
2607                  [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2608                                      (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2609             Sched<[WriteFShuffle]>;
2610 }
2611
2612 let Predicates = [HasAVX, NoVLX] in {
2613   defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2614            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2615            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2616   defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2617            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2618            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2619   defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2620            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2621            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2622   defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2623            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2624            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2625 }
2626 let Constraints = "$src1 = $dst" in {
2627   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2628                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2629                     memopv4f32, SSEPackedSingle>, PS;
2630   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2631                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2632                     memopv2f64, SSEPackedDouble>, PD;
2633 }
2634
2635 let Predicates = [HasAVX, NoVLX] in {
2636   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2637                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2638             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2639   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2640             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2641
2642   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2643                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2644             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2645   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2646             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2647
2648   // 256-bit patterns
2649   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2650             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2651   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2652                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2653             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2654
2655   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2656             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2657   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2658                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2659             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2660 }
2661
2662 let Predicates = [UseSSE1] in {
2663   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2664                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2665             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2666   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2667             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2668 }
2669
2670 let Predicates = [UseSSE2] in {
2671   // Generic SHUFPD patterns
2672   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2673                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2674             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2675   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2676             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2677 }
2678
2679 //===----------------------------------------------------------------------===//
2680 // SSE 1 & 2 - Unpack FP Instructions
2681 //===----------------------------------------------------------------------===//
2682
2683 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2684 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2685                                    PatFrag mem_frag, RegisterClass RC,
2686                                    X86MemOperand x86memop, string asm,
2687                                    Domain d> {
2688     def rr : PI<opc, MRMSrcReg,
2689                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2690                 asm, [(set RC:$dst,
2691                            (vt (OpNode RC:$src1, RC:$src2)))],
2692                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2693     def rm : PI<opc, MRMSrcMem,
2694                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2695                 asm, [(set RC:$dst,
2696                            (vt (OpNode RC:$src1,
2697                                        (mem_frag addr:$src2))))],
2698                                        IIC_SSE_UNPCK, d>,
2699              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2700 }
2701
2702 let Predicates = [HasAVX, NoVLX] in {
2703 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2704       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2705                      SSEPackedSingle>, PS, VEX_4V;
2706 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2707       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2708                      SSEPackedDouble>, PD, VEX_4V;
2709 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2710       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2711                      SSEPackedSingle>, PS, VEX_4V;
2712 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2713       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2714                      SSEPackedDouble>, PD, VEX_4V;
2715
2716 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2717       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2718                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2719 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2720       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2721                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2722 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2723       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2724                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2725 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2726       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2727                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2728 }// Predicates = [HasAVX, NoVLX]
2729 let Constraints = "$src1 = $dst" in {
2730   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2731         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2732                        SSEPackedSingle>, PS;
2733   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2734         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2735                        SSEPackedDouble>, PD;
2736   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2737         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2738                        SSEPackedSingle>, PS;
2739   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2740         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2741                        SSEPackedDouble>, PD;
2742 } // Constraints = "$src1 = $dst"
2743
2744 let Predicates = [HasAVX1Only] in {
2745   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2746             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2747   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2748             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2749   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2750             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2751   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2752             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2753
2754   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2755             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2756   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2757             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2758   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2759             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2760   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2761             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2762 }
2763
2764 //===----------------------------------------------------------------------===//
2765 // SSE 1 & 2 - Extract Floating-Point Sign mask
2766 //===----------------------------------------------------------------------===//
2767
2768 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2769 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2770                                 Domain d> {
2771   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2772               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2773               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2774               Sched<[WriteVecLogic]>;
2775 }
2776
2777 let Predicates = [HasAVX] in {
2778   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2779                                         "movmskps", SSEPackedSingle>, PS, VEX;
2780   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2781                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2782   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2783                                         "movmskps", SSEPackedSingle>, PS,
2784                                         VEX, VEX_L;
2785   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2786                                         "movmskpd", SSEPackedDouble>, PD,
2787                                         VEX, VEX_L;
2788
2789   def : Pat<(i32 (X86fgetsign FR32:$src)),
2790             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2791   def : Pat<(i64 (X86fgetsign FR32:$src)),
2792             (SUBREG_TO_REG (i64 0),
2793              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2794   def : Pat<(i32 (X86fgetsign FR64:$src)),
2795             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2796   def : Pat<(i64 (X86fgetsign FR64:$src)),
2797             (SUBREG_TO_REG (i64 0),
2798              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2799 }
2800
2801 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2802                                      SSEPackedSingle>, PS;
2803 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2804                                      SSEPackedDouble>, PD;
2805
2806 def : Pat<(i32 (X86fgetsign FR32:$src)),
2807           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2808       Requires<[UseSSE1]>;
2809 def : Pat<(i64 (X86fgetsign FR32:$src)),
2810           (SUBREG_TO_REG (i64 0),
2811            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2812       Requires<[UseSSE1]>;
2813 def : Pat<(i32 (X86fgetsign FR64:$src)),
2814           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2815       Requires<[UseSSE2]>;
2816 def : Pat<(i64 (X86fgetsign FR64:$src)),
2817           (SUBREG_TO_REG (i64 0),
2818            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2819       Requires<[UseSSE2]>;
2820
2821 //===---------------------------------------------------------------------===//
2822 // SSE2 - Packed Integer Logical Instructions
2823 //===---------------------------------------------------------------------===//
2824
2825 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2826
2827 /// PDI_binop_rm - Simple SSE2 binary operator.
2828 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2829                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2830                         X86MemOperand x86memop, OpndItins itins,
2831                         bit IsCommutable, bit Is2Addr> {
2832   let isCommutable = IsCommutable in
2833   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2834        (ins RC:$src1, RC:$src2),
2835        !if(Is2Addr,
2836            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2837            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2838        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2839        Sched<[itins.Sched]>;
2840   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2841        (ins RC:$src1, x86memop:$src2),
2842        !if(Is2Addr,
2843            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2844            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2845        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2846                                      (bitconvert (memop_frag addr:$src2)))))],
2847                                      itins.rm>,
2848        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2849 }
2850 } // ExeDomain = SSEPackedInt
2851
2852 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2853                          ValueType OpVT128, ValueType OpVT256,
2854                          OpndItins itins, bit IsCommutable = 0, Predicate prd> {
2855 let Predicates = [HasAVX, prd] in
2856   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2857                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2858
2859 let Constraints = "$src1 = $dst" in
2860   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2861                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2862
2863 let Predicates = [HasAVX2, prd] in
2864   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2865                                OpVT256, VR256, loadv4i64, i256mem, itins,
2866                                IsCommutable, 0>, VEX_4V, VEX_L;
2867 }
2868
2869 // These are ordered here for pattern ordering requirements with the fp versions
2870
2871 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2872                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2873 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2874                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2875 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2876                            SSE_VEC_BIT_ITINS_P, 1, NoVLX>;
2877 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2878                            SSE_VEC_BIT_ITINS_P, 0, NoVLX>;
2879
2880 //===----------------------------------------------------------------------===//
2881 // SSE 1 & 2 - Logical Instructions
2882 //===----------------------------------------------------------------------===//
2883
2884 // Multiclass for scalars using the X86 logical operation aliases for FP.
2885 multiclass sse12_fp_packed_scalar_logical_alias<
2886     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2887   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2888                 FR32, f32, f128mem, loadf32_128, SSEPackedSingle, itins, 0>,
2889                 PS, VEX_4V;
2890
2891   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2892                 FR64, f64, f128mem, loadf64_128, SSEPackedDouble, itins, 0>,
2893                 PD, VEX_4V;
2894
2895   let Constraints = "$src1 = $dst" in {
2896     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2897                 f32, f128mem, memopfsf32_128, SSEPackedSingle, itins>, PS;
2898
2899     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2900                 f64, f128mem, memopfsf64_128, SSEPackedDouble, itins>, PD;
2901   }
2902 }
2903
2904 let isCodeGenOnly = 1 in {
2905   defm FsAND  : sse12_fp_packed_scalar_logical_alias<0x54, "and", X86fand,
2906                 SSE_BIT_ITINS_P>;
2907   defm FsOR   : sse12_fp_packed_scalar_logical_alias<0x56, "or", X86for,
2908                 SSE_BIT_ITINS_P>;
2909   defm FsXOR  : sse12_fp_packed_scalar_logical_alias<0x57, "xor", X86fxor,
2910                 SSE_BIT_ITINS_P>;
2911
2912   let isCommutable = 0 in
2913     defm FsANDN : sse12_fp_packed_scalar_logical_alias<0x55, "andn", X86fandn,
2914                   SSE_BIT_ITINS_P>;
2915 }
2916
2917 // Multiclass for vectors using the X86 logical operation aliases for FP.
2918 multiclass sse12_fp_packed_vector_logical_alias<
2919     bits<8> opc, string OpcodeStr, SDNode OpNode, OpndItins itins> {
2920   let Predicates = [HasAVX, NoVLX] in {
2921   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2922               VR128, v4f32, f128mem, loadv4f32, SSEPackedSingle, itins, 0>,
2923               PS, VEX_4V;
2924
2925   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2926         VR128, v2f64, f128mem, loadv2f64, SSEPackedDouble, itins, 0>,
2927         PD, VEX_4V;
2928
2929   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2930         VR256, v8f32, f256mem, loadv8f32, SSEPackedSingle, itins, 0>,
2931         PS, VEX_4V, VEX_L;
2932
2933   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2934         VR256, v4f64, f256mem, loadv4f64, SSEPackedDouble, itins, 0>,
2935         PD, VEX_4V, VEX_L;
2936   }
2937
2938   let Constraints = "$src1 = $dst" in {
2939     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2940                 v4f32, f128mem, memopv4f32, SSEPackedSingle, itins>,
2941                 PS;
2942
2943     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2944                 v2f64, f128mem, memopv2f64, SSEPackedDouble, itins>,
2945                 PD;
2946   }
2947 }
2948
2949 let isCodeGenOnly = 1 in {
2950   defm FvAND  : sse12_fp_packed_vector_logical_alias<0x54, "and", X86fand,
2951                 SSE_BIT_ITINS_P>;
2952   defm FvOR   : sse12_fp_packed_vector_logical_alias<0x56, "or", X86for,
2953                 SSE_BIT_ITINS_P>;
2954   defm FvXOR  : sse12_fp_packed_vector_logical_alias<0x57, "xor", X86fxor,
2955                 SSE_BIT_ITINS_P>;
2956
2957   let isCommutable = 0 in
2958     defm FvANDN : sse12_fp_packed_vector_logical_alias<0x55, "andn", X86fandn,
2959                   SSE_BIT_ITINS_P>;
2960 }
2961
2962 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2963 ///
2964 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2965                                    SDNode OpNode> {
2966   let Predicates = [HasAVX, NoVLX] in {
2967   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2968         !strconcat(OpcodeStr, "ps"), f256mem,
2969         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2970         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2971                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2972
2973   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2974         !strconcat(OpcodeStr, "pd"), f256mem,
2975         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2976                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2977         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2978                                   (loadv4i64 addr:$src2)))], 0>,
2979                                   PD, VEX_4V, VEX_L;
2980
2981   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2982   // are all promoted to v2i64, and the patterns are covered by the int
2983   // version. This is needed in SSE only, because v2i64 isn't supported on
2984   // SSE1, but only on SSE2.
2985   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2986        !strconcat(OpcodeStr, "ps"), f128mem, [],
2987        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2988                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2989
2990   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2991        !strconcat(OpcodeStr, "pd"), f128mem,
2992        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2993                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2994        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2995                                  (loadv2i64 addr:$src2)))], 0>,
2996                                                  PD, VEX_4V;
2997   }
2998
2999   let Constraints = "$src1 = $dst" in {
3000     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
3001          !strconcat(OpcodeStr, "ps"), f128mem,
3002          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
3003          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
3004                                    (memopv2i64 addr:$src2)))]>, PS;
3005
3006     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
3007          !strconcat(OpcodeStr, "pd"), f128mem,
3008          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3009                                    (bc_v2i64 (v2f64 VR128:$src2))))],
3010          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
3011                                    (memopv2i64 addr:$src2)))]>, PD;
3012   }
3013 }
3014
3015 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
3016 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
3017 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
3018 let isCommutable = 0 in
3019   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
3020
3021 // AVX1 requires type coercions in order to fold loads directly into logical
3022 // operations.
3023 let Predicates = [HasAVX1Only] in {
3024   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
3025             (VANDPSYrm VR256:$src1, addr:$src2)>;
3026   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
3027             (VORPSYrm VR256:$src1, addr:$src2)>;
3028   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
3029             (VXORPSYrm VR256:$src1, addr:$src2)>;
3030   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
3031             (VANDNPSYrm VR256:$src1, addr:$src2)>;
3032 }
3033
3034 //===----------------------------------------------------------------------===//
3035 // SSE 1 & 2 - Arithmetic Instructions
3036 //===----------------------------------------------------------------------===//
3037
3038 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
3039 /// vector forms.
3040 ///
3041 /// In addition, we also have a special variant of the scalar form here to
3042 /// represent the associated intrinsic operation.  This form is unlike the
3043 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
3044 /// and leaves the top elements unmodified (therefore these cannot be commuted).
3045 ///
3046 /// These three forms can each be reg+reg or reg+mem.
3047 ///
3048
3049 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
3050 /// classes below
3051 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
3052                                   SDNode OpNode, SizeItins itins> {
3053   let Predicates = [HasAVX, NoVLX] in {
3054   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
3055                                VR128, v4f32, f128mem, loadv4f32,
3056                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3057   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3058                                VR128, v2f64, f128mem, loadv2f64,
3059                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3060
3061   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3062                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3063                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3064   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3065                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3066                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3067   }
3068
3069   let Constraints = "$src1 = $dst" in {
3070     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3071                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3072                               itins.s>, PS;
3073     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3074                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3075                               itins.d>, PD;
3076   }
3077 }
3078
3079 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3080                                   SizeItins itins> {
3081   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3082                          OpNode, FR32, f32mem, SSEPackedSingle, itins.s, 0>,
3083                          XS, VEX_4V, VEX_LIG;
3084   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3085                          OpNode, FR64, f64mem, SSEPackedDouble, itins.d, 0>,
3086                          XD, VEX_4V, VEX_LIG;
3087
3088   let Constraints = "$src1 = $dst" in {
3089     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3090                               OpNode, FR32, f32mem, SSEPackedSingle,
3091                               itins.s>, XS;
3092     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3093                               OpNode, FR64, f64mem, SSEPackedDouble,
3094                               itins.d>, XD;
3095   }
3096 }
3097
3098 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3099                                       SizeItins itins> {
3100   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3101                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3102                    SSEPackedSingle, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3103   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3104                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3105                    SSEPackedDouble, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3106
3107   let Constraints = "$src1 = $dst" in {
3108     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3109                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3110                    SSEPackedSingle, itins.s>, XS;
3111     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3112                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3113                    SSEPackedDouble, itins.d>, XD;
3114   }
3115 }
3116
3117 // Binary Arithmetic instructions
3118 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3119            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3120            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3121 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3122            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3123            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3124 let isCommutable = 0 in {
3125   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3126              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3127              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3128   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3129              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3130              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3131   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3132              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3133              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3134   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3135              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3136              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3137 }
3138
3139 let isCodeGenOnly = 1 in {
3140   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3141              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3142   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3143              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3144 }
3145
3146 // Patterns used to select SSE scalar fp arithmetic instructions from
3147 // either:
3148 //
3149 // (1) a scalar fp operation followed by a blend
3150 //
3151 // The effect is that the backend no longer emits unnecessary vector
3152 // insert instructions immediately after SSE scalar fp instructions
3153 // like addss or mulss.
3154 //
3155 // For example, given the following code:
3156 //   __m128 foo(__m128 A, __m128 B) {
3157 //     A[0] += B[0];
3158 //     return A;
3159 //   }
3160 //
3161 // Previously we generated:
3162 //   addss %xmm0, %xmm1
3163 //   movss %xmm1, %xmm0
3164 //
3165 // We now generate:
3166 //   addss %xmm1, %xmm0
3167 //
3168 // (2) a vector packed single/double fp operation followed by a vector insert
3169 //
3170 // The effect is that the backend converts the packed fp instruction
3171 // followed by a vector insert into a single SSE scalar fp instruction.
3172 //
3173 // For example, given the following code:
3174 //   __m128 foo(__m128 A, __m128 B) {
3175 //     __m128 C = A + B;
3176 //     return (__m128) {c[0], a[1], a[2], a[3]};
3177 //   }
3178 //
3179 // Previously we generated:
3180 //   addps %xmm0, %xmm1
3181 //   movss %xmm1, %xmm0
3182 //
3183 // We now generate:
3184 //   addss %xmm1, %xmm0
3185
3186 // TODO: Some canonicalization in lowering would simplify the number of
3187 // patterns we have to try to match.
3188 multiclass scalar_math_f32_patterns<SDNode Op, string OpcPrefix> {
3189   let Predicates = [UseSSE1] in {
3190     // extracted scalar math op with insert via movss
3191     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3192           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3193           FR32:$src))))),
3194       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3195           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3196
3197     // vector math op with insert via movss
3198     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3199           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3200       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3201   }
3202
3203   // With SSE 4.1, blendi is preferred to movsd, so match that too.
3204   let Predicates = [UseSSE41] in {
3205     // extracted scalar math op with insert via blend
3206     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3207           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3208           FR32:$src))), (i8 1))),
3209       (!cast<I>(OpcPrefix#SSrr_Int) v4f32:$dst,
3210           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3211
3212     // vector math op with insert via blend
3213     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3214           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3215       (!cast<I>(OpcPrefix#SSrr_Int)v4f32:$dst, v4f32:$src)>;
3216
3217   }
3218
3219   // Repeat everything for AVX, except for the movss + scalar combo...
3220   // because that one shouldn't occur with AVX codegen?
3221   let Predicates = [HasAVX] in {
3222     // extracted scalar math op with insert via blend
3223     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3224           (Op (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3225           FR32:$src))), (i8 1))),
3226       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst,
3227           (COPY_TO_REGCLASS FR32:$src, VR128))>;
3228
3229     // vector math op with insert via movss
3230     def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3231           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3232       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3233
3234     // vector math op with insert via blend
3235     def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$dst),
3236           (Op (v4f32 VR128:$dst), (v4f32 VR128:$src)), (i8 1))),
3237       (!cast<I>("V"#OpcPrefix#SSrr_Int) v4f32:$dst, v4f32:$src)>;
3238   }
3239 }
3240
3241 defm : scalar_math_f32_patterns<fadd, "ADD">;
3242 defm : scalar_math_f32_patterns<fsub, "SUB">;
3243 defm : scalar_math_f32_patterns<fmul, "MUL">;
3244 defm : scalar_math_f32_patterns<fdiv, "DIV">;
3245
3246 multiclass scalar_math_f64_patterns<SDNode Op, string OpcPrefix> {
3247   let Predicates = [UseSSE2] in {
3248     // extracted scalar math op with insert via movsd
3249     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3250           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3251           FR64:$src))))),
3252       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3253           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3254
3255     // vector math op with insert via movsd
3256     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3257           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3258       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3259   }
3260
3261   // With SSE 4.1, blendi is preferred to movsd, so match those too.
3262   let Predicates = [UseSSE41] in {
3263     // extracted scalar math op with insert via blend
3264     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3265           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3266           FR64:$src))), (i8 1))),
3267       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst,
3268           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3269
3270     // vector math op with insert via blend
3271     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3272           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3273       (!cast<I>(OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3274   }
3275
3276   // Repeat everything for AVX.
3277   let Predicates = [HasAVX] in {
3278     // extracted scalar math op with insert via movsd
3279     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3280           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3281           FR64:$src))))),
3282       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3283           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3284
3285     // extracted scalar math op with insert via blend
3286     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst), (v2f64 (scalar_to_vector
3287           (Op (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3288           FR64:$src))), (i8 1))),
3289       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst,
3290           (COPY_TO_REGCLASS FR64:$src, VR128))>;
3291
3292     // vector math op with insert via movsd
3293     def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3294           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3295       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3296
3297     // vector math op with insert via blend
3298     def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$dst),
3299           (Op (v2f64 VR128:$dst), (v2f64 VR128:$src)), (i8 1))),
3300       (!cast<I>("V"#OpcPrefix#SDrr_Int) v2f64:$dst, v2f64:$src)>;
3301   }
3302 }
3303
3304 defm : scalar_math_f64_patterns<fadd, "ADD">;
3305 defm : scalar_math_f64_patterns<fsub, "SUB">;
3306 defm : scalar_math_f64_patterns<fmul, "MUL">;
3307 defm : scalar_math_f64_patterns<fdiv, "DIV">;
3308
3309
3310 /// Unop Arithmetic
3311 /// In addition, we also have a special variant of the scalar form here to
3312 /// represent the associated intrinsic operation.  This form is unlike the
3313 /// plain scalar form, in that it takes an entire vector (instead of a
3314 /// scalar) and leaves the top elements undefined.
3315 ///
3316 /// And, we have a special variant form for a full-vector intrinsic form.
3317
3318 let Sched = WriteFSqrt in {
3319 def SSE_SQRTPS : OpndItins<
3320   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3321 >;
3322
3323 def SSE_SQRTSS : OpndItins<
3324   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3325 >;
3326
3327 def SSE_SQRTPD : OpndItins<
3328   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3329 >;
3330
3331 def SSE_SQRTSD : OpndItins<
3332   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3333 >;
3334 }
3335
3336 let Sched = WriteFRsqrt in {
3337 def SSE_RSQRTPS : OpndItins<
3338   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3339 >;
3340
3341 def SSE_RSQRTSS : OpndItins<
3342   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3343 >;
3344 }
3345
3346 let Sched = WriteFRcp in {
3347 def SSE_RCPP : OpndItins<
3348   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3349 >;
3350
3351 def SSE_RCPS : OpndItins<
3352   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3353 >;
3354 }
3355
3356 /// sse_fp_unop_s - SSE1 unops in scalar form
3357 /// For the non-AVX defs, we need $src1 to be tied to $dst because
3358 /// the HW instructions are 2 operand / destructive.
3359 multiclass sse_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3360                           ValueType vt, ValueType ScalarVT,
3361                           X86MemOperand x86memop, Operand vec_memop,
3362                           ComplexPattern mem_cpat, Intrinsic Intr,
3363                           SDNode OpNode, Domain d, OpndItins itins,
3364                           Predicate target, string Suffix> {
3365   let hasSideEffects = 0 in {
3366   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1),
3367               !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3368             [(set RC:$dst, (OpNode RC:$src1))], itins.rr, d>, Sched<[itins.Sched]>,
3369             Requires<[target]>;
3370   let mayLoad = 1 in
3371   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src1),
3372             !strconcat(OpcodeStr, "\t{$src1, $dst|$dst, $src1}"),
3373             [(set RC:$dst, (OpNode (load addr:$src1)))], itins.rm, d>,
3374             Sched<[itins.Sched.Folded, ReadAfterLd]>,
3375             Requires<[target, OptForSize]>;
3376
3377   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3378   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3379               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3380             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3381   let mayLoad = 1 in
3382   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, vec_memop:$src2),
3383               !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3384             []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3385   }
3386   }
3387
3388   let Predicates = [target] in {
3389   def : Pat<(vt (OpNode mem_cpat:$src)),
3390             (vt (COPY_TO_REGCLASS (vt (!cast<Instruction>(NAME#Suffix##m_Int)
3391                  (vt (IMPLICIT_DEF)), mem_cpat:$src)), RC))>;
3392   // These are unary operations, but they are modeled as having 2 source operands
3393   // because the high elements of the destination are unchanged in SSE.
3394   def : Pat<(Intr VR128:$src),
3395             (!cast<Instruction>(NAME#Suffix##r_Int) VR128:$src, VR128:$src)>;
3396   def : Pat<(Intr (load addr:$src)),
3397             (vt (COPY_TO_REGCLASS(!cast<Instruction>(NAME#Suffix##m)
3398                                       addr:$src), VR128))>;
3399   def : Pat<(Intr mem_cpat:$src),
3400              (!cast<Instruction>(NAME#Suffix##m_Int)
3401                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3402   }
3403 }
3404
3405 multiclass avx_fp_unop_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
3406                           ValueType vt, ValueType ScalarVT,
3407                           X86MemOperand x86memop, Operand vec_memop,
3408                           ComplexPattern mem_cpat,
3409                           Intrinsic Intr, SDNode OpNode, Domain d,
3410                           OpndItins itins, string Suffix> {
3411   let hasSideEffects = 0 in {
3412   def r : I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
3413             !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3414             [], itins.rr, d>, Sched<[itins.Sched]>;
3415   let mayLoad = 1 in
3416   def m : I<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3417              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3418             [], itins.rm, d>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3419   let isCodeGenOnly = 1 in {
3420   def r_Int : I<opc, MRMSrcReg, (outs VR128:$dst),
3421                 (ins VR128:$src1, VR128:$src2),
3422              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3423              []>, Sched<[itins.Sched.Folded]>;
3424   let mayLoad = 1 in
3425   def m_Int : I<opc, MRMSrcMem, (outs VR128:$dst),
3426                 (ins VR128:$src1, vec_memop:$src2),
3427              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3428              []>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3429   }
3430   }
3431
3432   let Predicates = [UseAVX] in {
3433    def : Pat<(OpNode RC:$src),  (!cast<Instruction>("V"#NAME#Suffix##r)
3434                                 (ScalarVT (IMPLICIT_DEF)), RC:$src)>;
3435
3436    def : Pat<(vt (OpNode mem_cpat:$src)),
3437              (!cast<Instruction>("V"#NAME#Suffix##m_Int) (vt (IMPLICIT_DEF)),
3438                                   mem_cpat:$src)>;
3439
3440   }
3441   let Predicates = [HasAVX] in {
3442    def : Pat<(Intr VR128:$src),
3443              (!cast<Instruction>("V"#NAME#Suffix##r_Int) (vt (IMPLICIT_DEF)),
3444                                  VR128:$src)>;
3445
3446    def : Pat<(Intr mem_cpat:$src),
3447              (!cast<Instruction>("V"#NAME#Suffix##m_Int)
3448                     (vt (IMPLICIT_DEF)), mem_cpat:$src)>;
3449   }
3450   let Predicates = [UseAVX, OptForSize] in
3451   def : Pat<(ScalarVT (OpNode (load addr:$src))),
3452             (!cast<Instruction>("V"#NAME#Suffix##m) (ScalarVT (IMPLICIT_DEF)),
3453              addr:$src)>;
3454 }
3455
3456 /// sse1_fp_unop_p - SSE1 unops in packed form.
3457 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3458                           OpndItins itins> {
3459 let Predicates = [HasAVX] in {
3460   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3461                        !strconcat("v", OpcodeStr,
3462                                   "ps\t{$src, $dst|$dst, $src}"),
3463                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3464                        itins.rr>, VEX, Sched<[itins.Sched]>;
3465   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3466                        !strconcat("v", OpcodeStr,
3467                                   "ps\t{$src, $dst|$dst, $src}"),
3468                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3469                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3470   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3471                         !strconcat("v", OpcodeStr,
3472                                    "ps\t{$src, $dst|$dst, $src}"),
3473                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3474                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3475   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3476                         !strconcat("v", OpcodeStr,
3477                                    "ps\t{$src, $dst|$dst, $src}"),
3478                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3479                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3480 }
3481
3482   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3483                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3484                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3485             Sched<[itins.Sched]>;
3486   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3487                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3488                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3489             Sched<[itins.Sched.Folded]>;
3490 }
3491
3492 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3493 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3494                           SDNode OpNode, OpndItins itins> {
3495 let Predicates = [HasAVX] in {
3496   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3497                        !strconcat("v", OpcodeStr,
3498                                   "pd\t{$src, $dst|$dst, $src}"),
3499                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3500                        itins.rr>, VEX, Sched<[itins.Sched]>;
3501   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3502                        !strconcat("v", OpcodeStr,
3503                                   "pd\t{$src, $dst|$dst, $src}"),
3504                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3505                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3506   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3507                         !strconcat("v", OpcodeStr,
3508                                    "pd\t{$src, $dst|$dst, $src}"),
3509                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3510                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3511   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3512                         !strconcat("v", OpcodeStr,
3513                                    "pd\t{$src, $dst|$dst, $src}"),
3514                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3515                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3516 }
3517
3518   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3519               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3520               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3521             Sched<[itins.Sched]>;
3522   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3523                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3524                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3525             Sched<[itins.Sched.Folded]>;
3526 }
3527
3528 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3529                           OpndItins itins> {
3530   defm SS        :  sse_fp_unop_s<opc, OpcodeStr##ss, FR32, v4f32, f32, f32mem,
3531                       ssmem, sse_load_f32,
3532                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3533                       SSEPackedSingle, itins, UseSSE1, "SS">, XS;
3534   defm V#NAME#SS  : avx_fp_unop_s<opc, "v"#OpcodeStr##ss, FR32, v4f32, f32,
3535                       f32mem, ssmem, sse_load_f32,
3536                       !cast<Intrinsic>("int_x86_sse_"##OpcodeStr##_ss), OpNode,
3537                       SSEPackedSingle, itins, "SS">, XS, VEX_4V, VEX_LIG;
3538 }
3539
3540 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3541                           OpndItins itins> {
3542   defm SD         : sse_fp_unop_s<opc, OpcodeStr##sd, FR64, v2f64, f64, f64mem,
3543                          sdmem, sse_load_f64,
3544                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3545                          OpNode, SSEPackedDouble, itins, UseSSE2, "SD">, XD;
3546   defm V#NAME#SD  : avx_fp_unop_s<opc, "v"#OpcodeStr##sd, FR64, v2f64, f64,
3547                          f64mem, sdmem, sse_load_f64,
3548                          !cast<Intrinsic>("int_x86_sse2_"##OpcodeStr##_sd),
3549                          OpNode, SSEPackedDouble, itins, "SD">,
3550                          XD, VEX_4V, VEX_LIG;
3551 }
3552
3553 // Square root.
3554 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSS>,
3555              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3556              sse2_fp_unop_s<0x51, "sqrt", fsqrt, SSE_SQRTSD>,
3557              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3558
3559 // Reciprocal approximations. Note that these typically require refinement
3560 // in order to obtain suitable precision.
3561 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3562              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>;
3563 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, SSE_RCPS>,
3564              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>;
3565
3566 // There is no f64 version of the reciprocal approximation instructions.
3567
3568 // TODO: We should add *scalar* op patterns for these just like we have for
3569 // the binops above. If the binop and unop patterns could all be unified
3570 // that would be even better.
3571
3572 multiclass scalar_unary_math_patterns<Intrinsic Intr, string OpcPrefix,
3573                                       SDNode Move, ValueType VT,
3574                                       Predicate BasePredicate> {
3575   let Predicates = [BasePredicate] in {
3576     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3577               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3578   }
3579
3580   // With SSE 4.1, blendi is preferred to movs*, so match that too.
3581   let Predicates = [UseSSE41] in {
3582     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3583               (!cast<I>(OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3584   }
3585
3586   // Repeat for AVX versions of the instructions.
3587   let Predicates = [HasAVX] in {
3588     def : Pat<(VT (Move VT:$dst, (Intr VT:$src))),
3589               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3590
3591     def : Pat<(VT (X86Blendi VT:$dst, (Intr VT:$src), (i8 1))),
3592               (!cast<I>("V"#OpcPrefix#r_Int) VT:$dst, VT:$src)>;
3593   }
3594 }
3595
3596 defm : scalar_unary_math_patterns<int_x86_sse_rcp_ss, "RCPSS", X86Movss,
3597                                   v4f32, UseSSE1>;
3598 defm : scalar_unary_math_patterns<int_x86_sse_rsqrt_ss, "RSQRTSS", X86Movss,
3599                                   v4f32, UseSSE1>;
3600 defm : scalar_unary_math_patterns<int_x86_sse_sqrt_ss, "SQRTSS", X86Movss,
3601                                   v4f32, UseSSE1>;
3602 defm : scalar_unary_math_patterns<int_x86_sse2_sqrt_sd, "SQRTSD", X86Movsd,
3603                                   v2f64, UseSSE2>;
3604
3605
3606 //===----------------------------------------------------------------------===//
3607 // SSE 1 & 2 - Non-temporal stores
3608 //===----------------------------------------------------------------------===//
3609
3610 let AddedComplexity = 400 in { // Prefer non-temporal versions
3611 let SchedRW = [WriteStore] in {
3612 let Predicates = [HasAVX, NoVLX] in {
3613 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3614                      (ins f128mem:$dst, VR128:$src),
3615                      "movntps\t{$src, $dst|$dst, $src}",
3616                      [(alignednontemporalstore (v4f32 VR128:$src),
3617                                                addr:$dst)],
3618                                                IIC_SSE_MOVNT>, VEX;
3619 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3620                      (ins f128mem:$dst, VR128:$src),
3621                      "movntpd\t{$src, $dst|$dst, $src}",
3622                      [(alignednontemporalstore (v2f64 VR128:$src),
3623                                                addr:$dst)],
3624                                                IIC_SSE_MOVNT>, VEX;
3625
3626 let ExeDomain = SSEPackedInt in
3627 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3628                          (ins f128mem:$dst, VR128:$src),
3629                          "movntdq\t{$src, $dst|$dst, $src}",
3630                          [(alignednontemporalstore (v2i64 VR128:$src),
3631                                                    addr:$dst)],
3632                                                    IIC_SSE_MOVNT>, VEX;
3633
3634 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3635                      (ins f256mem:$dst, VR256:$src),
3636                      "movntps\t{$src, $dst|$dst, $src}",
3637                      [(alignednontemporalstore (v8f32 VR256:$src),
3638                                                addr:$dst)],
3639                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3640 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3641                      (ins f256mem:$dst, VR256:$src),
3642                      "movntpd\t{$src, $dst|$dst, $src}",
3643                      [(alignednontemporalstore (v4f64 VR256:$src),
3644                                                addr:$dst)],
3645                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3646 let ExeDomain = SSEPackedInt in
3647 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3648                     (ins f256mem:$dst, VR256:$src),
3649                     "movntdq\t{$src, $dst|$dst, $src}",
3650                     [(alignednontemporalstore (v4i64 VR256:$src),
3651                                               addr:$dst)],
3652                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3653 }
3654
3655 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3656                     "movntps\t{$src, $dst|$dst, $src}",
3657                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3658                     IIC_SSE_MOVNT>;
3659 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3660                     "movntpd\t{$src, $dst|$dst, $src}",
3661                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3662                     IIC_SSE_MOVNT>;
3663
3664 let ExeDomain = SSEPackedInt in
3665 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3666                     "movntdq\t{$src, $dst|$dst, $src}",
3667                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3668                     IIC_SSE_MOVNT>;
3669
3670 // There is no AVX form for instructions below this point
3671 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3672                  "movnti{l}\t{$src, $dst|$dst, $src}",
3673                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3674                  IIC_SSE_MOVNT>,
3675                PS, Requires<[HasSSE2]>;
3676 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3677                      "movnti{q}\t{$src, $dst|$dst, $src}",
3678                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3679                      IIC_SSE_MOVNT>,
3680                   PS, Requires<[HasSSE2]>;
3681 } // SchedRW = [WriteStore]
3682
3683 let Predicates = [HasAVX2, NoVLX] in {
3684   def : Pat<(alignednontemporalstore (v8i32 VR256:$src), addr:$dst),
3685             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3686   def : Pat<(alignednontemporalstore (v16i16 VR256:$src), addr:$dst),
3687             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3688   def : Pat<(alignednontemporalstore (v32i8 VR256:$src), addr:$dst),
3689             (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3690 }
3691
3692 let Predicates = [HasAVX, NoVLX] in {
3693   def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3694             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3695   def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3696             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3697   def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3698             (VMOVNTDQmr addr:$dst, VR128:$src)>;
3699 }
3700
3701 def : Pat<(alignednontemporalstore (v4i32 VR128:$src), addr:$dst),
3702           (MOVNTDQmr addr:$dst, VR128:$src)>;
3703 def : Pat<(alignednontemporalstore (v8i16 VR128:$src), addr:$dst),
3704           (MOVNTDQmr addr:$dst, VR128:$src)>;
3705 def : Pat<(alignednontemporalstore (v16i8 VR128:$src), addr:$dst),
3706           (MOVNTDQmr addr:$dst, VR128:$src)>;
3707
3708 } // AddedComplexity
3709
3710 //===----------------------------------------------------------------------===//
3711 // SSE 1 & 2 - Prefetch and memory fence
3712 //===----------------------------------------------------------------------===//
3713
3714 // Prefetch intrinsic.
3715 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3716 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3717     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3718     IIC_SSE_PREFETCH>, TB;
3719 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3720     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3721     IIC_SSE_PREFETCH>, TB;
3722 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3723     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3724     IIC_SSE_PREFETCH>, TB;
3725 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3726     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3727     IIC_SSE_PREFETCH>, TB;
3728 }
3729
3730 // FIXME: How should flush instruction be modeled?
3731 let SchedRW = [WriteLoad] in {
3732 // Flush cache
3733 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3734                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3735                IIC_SSE_PREFETCH>, PS, Requires<[HasSSE2]>;
3736 }
3737
3738 let SchedRW = [WriteNop] in {
3739 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3740 // was introduced with SSE2, it's backward compatible.
3741 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3742               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3743               OBXS, Requires<[HasSSE2]>;
3744 }
3745
3746 let SchedRW = [WriteFence] in {
3747 // Load, store, and memory fence
3748 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3749                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3750                PS, Requires<[HasSSE1]>;
3751 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3752                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3753                TB, Requires<[HasSSE2]>;
3754 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3755                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3756                TB, Requires<[HasSSE2]>;
3757 } // SchedRW
3758
3759 def : Pat<(X86SFence), (SFENCE)>;
3760 def : Pat<(X86LFence), (LFENCE)>;
3761 def : Pat<(X86MFence), (MFENCE)>;
3762
3763 //===----------------------------------------------------------------------===//
3764 // SSE 1 & 2 - Load/Store XCSR register
3765 //===----------------------------------------------------------------------===//
3766
3767 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3768                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3769                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3770 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3771                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3772                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3773
3774 let Predicates = [UseSSE1] in {
3775 def LDMXCSR : I<0xAE, MRM2m, (outs), (ins i32mem:$src),
3776                 "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3777                 IIC_SSE_LDMXCSR>, TB, Sched<[WriteLoad]>;
3778 def STMXCSR : I<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3779                 "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3780                 IIC_SSE_STMXCSR>, TB, Sched<[WriteStore]>;
3781 }
3782
3783 //===---------------------------------------------------------------------===//
3784 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3785 //===---------------------------------------------------------------------===//
3786
3787 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3788
3789 let hasSideEffects = 0, SchedRW = [WriteMove] in {
3790 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3791                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3792                     VEX;
3793 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3794                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3795                     VEX, VEX_L;
3796 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3797                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3798                     VEX;
3799 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3800                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3801                     VEX, VEX_L;
3802 }
3803
3804 // For Disassembler
3805 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3806     SchedRW = [WriteMove] in {
3807 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3808                         "movdqa\t{$src, $dst|$dst, $src}", [],
3809                         IIC_SSE_MOVA_P_RR>,
3810                         VEX;
3811 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3812                         "movdqa\t{$src, $dst|$dst, $src}", [],
3813                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3814 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3815                         "movdqu\t{$src, $dst|$dst, $src}", [],
3816                         IIC_SSE_MOVU_P_RR>,
3817                         VEX;
3818 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3819                         "movdqu\t{$src, $dst|$dst, $src}", [],
3820                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3821 }
3822
3823 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3824     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3825 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3826                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3827                    VEX;
3828 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3829                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3830                    VEX, VEX_L;
3831 let Predicates = [HasAVX] in {
3832   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3833                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3834                     XS, VEX;
3835   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3836                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3837                     XS, VEX, VEX_L;
3838 }
3839 }
3840
3841 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3842 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3843                      (ins i128mem:$dst, VR128:$src),
3844                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3845                      VEX;
3846 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3847                      (ins i256mem:$dst, VR256:$src),
3848                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3849                      VEX, VEX_L;
3850 let Predicates = [HasAVX] in {
3851 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3852                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3853                   XS, VEX;
3854 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3855                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3856                   XS, VEX, VEX_L;
3857 }
3858 }
3859
3860 let SchedRW = [WriteMove] in {
3861 let hasSideEffects = 0 in
3862 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3863                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3864
3865 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3866                    "movdqu\t{$src, $dst|$dst, $src}",
3867                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3868
3869 // For Disassembler
3870 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3871 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3872                        "movdqa\t{$src, $dst|$dst, $src}", [],
3873                        IIC_SSE_MOVA_P_RR>;
3874
3875 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3876                        "movdqu\t{$src, $dst|$dst, $src}",
3877                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3878 }
3879 } // SchedRW
3880
3881 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3882     hasSideEffects = 0, SchedRW = [WriteLoad] in {
3883 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3884                    "movdqa\t{$src, $dst|$dst, $src}",
3885                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3886                    IIC_SSE_MOVA_P_RM>;
3887 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3888                    "movdqu\t{$src, $dst|$dst, $src}",
3889                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3890                    IIC_SSE_MOVU_P_RM>,
3891                  XS, Requires<[UseSSE2]>;
3892 }
3893
3894 let mayStore = 1, hasSideEffects = 0, SchedRW = [WriteStore] in {
3895 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3896                    "movdqa\t{$src, $dst|$dst, $src}",
3897                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3898                    IIC_SSE_MOVA_P_MR>;
3899 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3900                    "movdqu\t{$src, $dst|$dst, $src}",
3901                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3902                    IIC_SSE_MOVU_P_MR>,
3903                  XS, Requires<[UseSSE2]>;
3904 }
3905
3906 } // ExeDomain = SSEPackedInt
3907
3908 let Predicates = [HasAVX] in {
3909   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3910             (VMOVDQUmr addr:$dst, VR128:$src)>;
3911   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3912             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3913 }
3914 let Predicates = [UseSSE2] in
3915 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3916           (MOVDQUmr addr:$dst, VR128:$src)>;
3917
3918 //===---------------------------------------------------------------------===//
3919 // SSE2 - Packed Integer Arithmetic Instructions
3920 //===---------------------------------------------------------------------===//
3921
3922 let Sched = WriteVecIMul in
3923 def SSE_PMADD : OpndItins<
3924   IIC_SSE_PMADD, IIC_SSE_PMADD
3925 >;
3926
3927 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3928
3929 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3930                             RegisterClass RC, PatFrag memop_frag,
3931                             X86MemOperand x86memop,
3932                             OpndItins itins,
3933                             bit IsCommutable = 0,
3934                             bit Is2Addr = 1> {
3935   let isCommutable = IsCommutable in
3936   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3937        (ins RC:$src1, RC:$src2),
3938        !if(Is2Addr,
3939            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3940            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3941        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3942       Sched<[itins.Sched]>;
3943   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3944        (ins RC:$src1, x86memop:$src2),
3945        !if(Is2Addr,
3946            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3947            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3948        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3949        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3950 }
3951
3952 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3953                              Intrinsic IntId256, OpndItins itins,
3954                              bit IsCommutable = 0> {
3955 let Predicates = [HasAVX] in
3956   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3957                                  VR128, loadv2i64, i128mem, itins,
3958                                  IsCommutable, 0>, VEX_4V;
3959
3960 let Constraints = "$src1 = $dst" in
3961   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3962                                i128mem, itins, IsCommutable, 1>;
3963
3964 let Predicates = [HasAVX2] in
3965   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3966                                    VR256, loadv4i64, i256mem, itins,
3967                                    IsCommutable, 0>, VEX_4V, VEX_L;
3968 }
3969
3970 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3971                          string OpcodeStr, SDNode OpNode,
3972                          SDNode OpNode2, RegisterClass RC,
3973                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3974                          PatFrag ld_frag, ShiftOpndItins itins,
3975                          bit Is2Addr = 1> {
3976   // src2 is always 128-bit
3977   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3978        (ins RC:$src1, VR128:$src2),
3979        !if(Is2Addr,
3980            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3981            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3982        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3983         itins.rr>, Sched<[WriteVecShift]>;
3984   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3985        (ins RC:$src1, i128mem:$src2),
3986        !if(Is2Addr,
3987            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3988            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3989        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3990                        (bc_frag (ld_frag addr:$src2)))))], itins.rm>,
3991       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3992   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3993        (ins RC:$src1, u8imm:$src2),
3994        !if(Is2Addr,
3995            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3996            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3997        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
3998        Sched<[WriteVecShift]>;
3999 }
4000
4001 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4002 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4003                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4004                          PatFrag memop_frag, X86MemOperand x86memop,
4005                          OpndItins itins,
4006                          bit IsCommutable = 0, bit Is2Addr = 1> {
4007   let isCommutable = IsCommutable in
4008   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4009        (ins RC:$src1, RC:$src2),
4010        !if(Is2Addr,
4011            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4012            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4013        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4014        Sched<[itins.Sched]>;
4015   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4016        (ins RC:$src1, x86memop:$src2),
4017        !if(Is2Addr,
4018            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4019            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4020        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4021                                      (bitconvert (memop_frag addr:$src2)))))]>,
4022        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4023 }
4024 } // ExeDomain = SSEPackedInt
4025
4026 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4027                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4028 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4029                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4030 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4031                              SSE_INTALU_ITINS_P, 1, NoVLX>;
4032 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4033                              SSE_INTALUQ_ITINS_P, 1, NoVLX>;
4034 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4035                              SSE_INTMUL_ITINS_P, 1, NoVLX_Or_NoBWI>;
4036 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4037                              SSE_INTMUL_ITINS_P, 1, NoVLX_Or_NoBWI>;
4038 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4039                              SSE_INTMUL_ITINS_P, 1, NoVLX_Or_NoBWI>;
4040 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4041                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4042 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4043                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4044 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4045                              SSE_INTALU_ITINS_P, 0, NoVLX>;
4046 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4047                              SSE_INTALUQ_ITINS_P, 0, NoVLX>;
4048 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4049                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4050 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4051                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4052 defm PMINUB  : PDI_binop_all<0xDA, "pminub", umin, v16i8, v32i8,
4053                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4054 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", smin, v8i16, v16i16,
4055                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4056 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", umax, v16i8, v32i8,
4057                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4058 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", smax, v8i16, v16i16,
4059                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4060
4061 // Intrinsic forms
4062 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4063                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4064 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4065                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4066 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4067                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4068 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4069                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4070 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4071                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4072 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4073                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4074 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4075                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4076 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4077                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4078 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4079                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4080 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4081                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4082
4083 let Predicates = [HasAVX2] in
4084   def : Pat<(v32i8 (X86psadbw (v32i8 VR256:$src1),
4085                               (v32i8 VR256:$src2))),
4086             (VPSADBWYrr VR256:$src2, VR256:$src1)>;
4087
4088 let Predicates = [HasAVX] in
4089   def : Pat<(v16i8 (X86psadbw (v16i8 VR128:$src1),
4090                               (v16i8 VR128:$src2))),
4091             (VPSADBWrr VR128:$src2, VR128:$src1)>;
4092
4093 def : Pat<(v16i8 (X86psadbw (v16i8 VR128:$src1),
4094                             (v16i8 VR128:$src2))),
4095           (PSADBWrr VR128:$src2, VR128:$src1)>;
4096
4097 let Predicates = [HasAVX] in
4098 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4099                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4100                               VEX_4V;
4101 let Predicates = [HasAVX2] in
4102 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4103                                VR256, loadv4i64, i256mem,
4104                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4105 let Constraints = "$src1 = $dst" in
4106 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4107                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4108
4109 //===---------------------------------------------------------------------===//
4110 // SSE2 - Packed Integer Logical Instructions
4111 //===---------------------------------------------------------------------===//
4112
4113 let Predicates = [HasAVX, NoVLX] in {
4114 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4115                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4116                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4117 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4118                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4119                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4120 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4121                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4122                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4123
4124 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4125                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4126                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4127 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4128                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4129                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4130 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4131                             VR128, v2i64, v2i64, bc_v2i64, loadv2i64,
4132                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4133
4134 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4135                             VR128, v8i16, v8i16, bc_v8i16, loadv2i64,
4136                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4137 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4138                             VR128, v4i32, v4i32, bc_v4i32, loadv2i64,
4139                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4140
4141 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4142   // 128-bit logical shifts.
4143   def VPSLLDQri : PDIi8<0x73, MRM7r,
4144                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4145                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4146                     [(set VR128:$dst,
4147                       (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))]>,
4148                     VEX_4V;
4149   def VPSRLDQri : PDIi8<0x73, MRM3r,
4150                     (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4151                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4152                     [(set VR128:$dst,
4153                       (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))]>,
4154                     VEX_4V;
4155   // PSRADQri doesn't exist in SSE[1-3].
4156 }
4157 } // Predicates = [HasAVX]
4158
4159 let Predicates = [HasAVX2, NoVLX] in {
4160 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4161                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4162                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4163 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4164                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4165                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4166 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4167                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4168                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4169
4170 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4171                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4172                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4173 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4174                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4175                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4176 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4177                              VR256, v4i64, v2i64, bc_v2i64, loadv2i64,
4178                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4179
4180 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4181                              VR256, v16i16, v8i16, bc_v8i16, loadv2i64,
4182                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4183 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4184                              VR256, v8i32, v4i32, bc_v4i32, loadv2i64,
4185                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4186
4187 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4188   // 256-bit logical shifts.
4189   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4190                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4191                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4192                     [(set VR256:$dst,
4193                       (v4i64 (X86vshldq VR256:$src1, (i8 imm:$src2))))]>,
4194                     VEX_4V, VEX_L;
4195   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4196                     (outs VR256:$dst), (ins VR256:$src1, u8imm:$src2),
4197                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4198                     [(set VR256:$dst,
4199                       (v4i64 (X86vshrdq VR256:$src1, (i8 imm:$src2))))]>,
4200                     VEX_4V, VEX_L;
4201   // PSRADQYri doesn't exist in SSE[1-3].
4202 }
4203 } // Predicates = [HasAVX2]
4204
4205 let Constraints = "$src1 = $dst" in {
4206 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4207                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4208                            SSE_INTSHIFT_ITINS_P>;
4209 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4210                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4211                            SSE_INTSHIFT_ITINS_P>;
4212 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4213                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4214                            SSE_INTSHIFT_ITINS_P>;
4215
4216 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4217                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4218                            SSE_INTSHIFT_ITINS_P>;
4219 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4220                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4221                            SSE_INTSHIFT_ITINS_P>;
4222 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4223                            VR128, v2i64, v2i64, bc_v2i64, memopv2i64,
4224                            SSE_INTSHIFT_ITINS_P>;
4225
4226 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4227                            VR128, v8i16, v8i16, bc_v8i16, memopv2i64,
4228                            SSE_INTSHIFT_ITINS_P>;
4229 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4230                            VR128, v4i32, v4i32, bc_v4i32, memopv2i64,
4231                            SSE_INTSHIFT_ITINS_P>;
4232
4233 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift], hasSideEffects = 0 in {
4234   // 128-bit logical shifts.
4235   def PSLLDQri : PDIi8<0x73, MRM7r,
4236                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4237                        "pslldq\t{$src2, $dst|$dst, $src2}",
4238                        [(set VR128:$dst,
4239                          (v2i64 (X86vshldq VR128:$src1, (i8 imm:$src2))))],
4240                        IIC_SSE_INTSHDQ_P_RI>;
4241   def PSRLDQri : PDIi8<0x73, MRM3r,
4242                        (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4243                        "psrldq\t{$src2, $dst|$dst, $src2}",
4244                        [(set VR128:$dst,
4245                          (v2i64 (X86vshrdq VR128:$src1, (i8 imm:$src2))))],
4246                        IIC_SSE_INTSHDQ_P_RI>;
4247   // PSRADQri doesn't exist in SSE[1-3].
4248 }
4249 } // Constraints = "$src1 = $dst"
4250
4251 //===---------------------------------------------------------------------===//
4252 // SSE2 - Packed Integer Comparison Instructions
4253 //===---------------------------------------------------------------------===//
4254
4255 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4256                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4257 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4258                              SSE_INTALU_ITINS_P, 1, NoVLX_Or_NoBWI>;
4259 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4260                              SSE_INTALU_ITINS_P, 1, NoVLX>;
4261 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4262                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4263 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4264                              SSE_INTALU_ITINS_P, 0, NoVLX_Or_NoBWI>;
4265 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4266                              SSE_INTALU_ITINS_P, 0, NoVLX>;
4267
4268 //===---------------------------------------------------------------------===//
4269 // SSE2 - Packed Integer Shuffle Instructions
4270 //===---------------------------------------------------------------------===//
4271
4272 let ExeDomain = SSEPackedInt in {
4273 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4274                          SDNode OpNode> {
4275 let Predicates = [HasAVX] in {
4276   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4277                       (ins VR128:$src1, u8imm:$src2),
4278                       !strconcat("v", OpcodeStr,
4279                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4280                       [(set VR128:$dst,
4281                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4282                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4283   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4284                       (ins i128mem:$src1, u8imm:$src2),
4285                       !strconcat("v", OpcodeStr,
4286                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4287                      [(set VR128:$dst,
4288                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4289                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4290                   Sched<[WriteShuffleLd]>;
4291 }
4292
4293 let Predicates = [HasAVX2] in {
4294   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4295                        (ins VR256:$src1, u8imm:$src2),
4296                        !strconcat("v", OpcodeStr,
4297                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4298                        [(set VR256:$dst,
4299                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4300                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4301   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4302                        (ins i256mem:$src1, u8imm:$src2),
4303                        !strconcat("v", OpcodeStr,
4304                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4305                       [(set VR256:$dst,
4306                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4307                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4308                    Sched<[WriteShuffleLd]>;
4309 }
4310
4311 let Predicates = [UseSSE2] in {
4312   def ri : Ii8<0x70, MRMSrcReg,
4313                (outs VR128:$dst), (ins VR128:$src1, u8imm:$src2),
4314                !strconcat(OpcodeStr,
4315                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4316                 [(set VR128:$dst,
4317                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4318                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4319   def mi : Ii8<0x70, MRMSrcMem,
4320                (outs VR128:$dst), (ins i128mem:$src1, u8imm:$src2),
4321                !strconcat(OpcodeStr,
4322                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4323                 [(set VR128:$dst,
4324                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4325                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4326            Sched<[WriteShuffleLd, ReadAfterLd]>;
4327 }
4328 }
4329 } // ExeDomain = SSEPackedInt
4330
4331 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4332 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4333 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4334
4335 let Predicates = [HasAVX] in {
4336   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4337             (VPSHUFDmi addr:$src1, imm:$imm)>;
4338   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4339             (VPSHUFDri VR128:$src1, imm:$imm)>;
4340 }
4341
4342 let Predicates = [UseSSE2] in {
4343   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4344             (PSHUFDmi addr:$src1, imm:$imm)>;
4345   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4346             (PSHUFDri VR128:$src1, imm:$imm)>;
4347 }
4348
4349 //===---------------------------------------------------------------------===//
4350 // Packed Integer Pack Instructions (SSE & AVX)
4351 //===---------------------------------------------------------------------===//
4352
4353 let ExeDomain = SSEPackedInt in {
4354 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4355                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4356                      PatFrag ld_frag, bit Is2Addr = 1> {
4357   def rr : PDI<opc, MRMSrcReg,
4358                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4359                !if(Is2Addr,
4360                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4361                    !strconcat(OpcodeStr,
4362                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4363                [(set VR128:$dst,
4364                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4365                Sched<[WriteShuffle]>;
4366   def rm : PDI<opc, MRMSrcMem,
4367                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4368                !if(Is2Addr,
4369                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4370                    !strconcat(OpcodeStr,
4371                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4372                [(set VR128:$dst,
4373                      (OutVT (OpNode VR128:$src1,
4374                                     (bc_frag (ld_frag addr:$src2)))))]>,
4375                Sched<[WriteShuffleLd, ReadAfterLd]>;
4376 }
4377
4378 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4379                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4380   def Yrr : PDI<opc, MRMSrcReg,
4381                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4382                 !strconcat(OpcodeStr,
4383                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4384                 [(set VR256:$dst,
4385                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4386                 Sched<[WriteShuffle]>;
4387   def Yrm : PDI<opc, MRMSrcMem,
4388                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4389                 !strconcat(OpcodeStr,
4390                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4391                 [(set VR256:$dst,
4392                       (OutVT (OpNode VR256:$src1,
4393                                      (bc_frag (loadv4i64 addr:$src2)))))]>,
4394                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4395 }
4396
4397 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4398                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4399                      PatFrag ld_frag, bit Is2Addr = 1> {
4400   def rr : SS48I<opc, MRMSrcReg,
4401                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4402                  !if(Is2Addr,
4403                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4404                      !strconcat(OpcodeStr,
4405                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4406                  [(set VR128:$dst,
4407                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4408                  Sched<[WriteShuffle]>;
4409   def rm : SS48I<opc, MRMSrcMem,
4410                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4411                  !if(Is2Addr,
4412                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4413                      !strconcat(OpcodeStr,
4414                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4415                  [(set VR128:$dst,
4416                        (OutVT (OpNode VR128:$src1,
4417                                       (bc_frag (ld_frag addr:$src2)))))]>,
4418                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4419 }
4420
4421 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4422                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4423   def Yrr : SS48I<opc, MRMSrcReg,
4424                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4425                   !strconcat(OpcodeStr,
4426                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4427                   [(set VR256:$dst,
4428                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4429                   Sched<[WriteShuffle]>;
4430   def Yrm : SS48I<opc, MRMSrcMem,
4431                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4432                   !strconcat(OpcodeStr,
4433                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4434                   [(set VR256:$dst,
4435                         (OutVT (OpNode VR256:$src1,
4436                                        (bc_frag (loadv4i64 addr:$src2)))))]>,
4437                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4438 }
4439
4440 let Predicates = [HasAVX] in {
4441   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4442                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4443   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4444                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4445
4446   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4447                              bc_v8i16, loadv2i64, 0>, VEX_4V;
4448   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4449                              bc_v4i32, loadv2i64, 0>, VEX_4V;
4450 }
4451
4452 let Predicates = [HasAVX2] in {
4453   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4454                                bc_v16i16>, VEX_4V, VEX_L;
4455   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4456                                bc_v8i32>, VEX_4V, VEX_L;
4457
4458   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4459                                bc_v16i16>, VEX_4V, VEX_L;
4460   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4461                                bc_v8i32>, VEX_4V, VEX_L;
4462 }
4463
4464 let Constraints = "$src1 = $dst" in {
4465   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4466                             bc_v8i16, memopv2i64>;
4467   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4468                             bc_v4i32, memopv2i64>;
4469
4470   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4471                             bc_v8i16, memopv2i64>;
4472
4473   let Predicates = [HasSSE41] in
4474   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4475                             bc_v4i32, memopv2i64>;
4476 }
4477 } // ExeDomain = SSEPackedInt
4478
4479 //===---------------------------------------------------------------------===//
4480 // SSE2 - Packed Integer Unpack Instructions
4481 //===---------------------------------------------------------------------===//
4482
4483 let ExeDomain = SSEPackedInt in {
4484 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4485                        SDNode OpNode, PatFrag bc_frag, PatFrag ld_frag,
4486                        bit Is2Addr = 1> {
4487   def rr : PDI<opc, MRMSrcReg,
4488       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4489       !if(Is2Addr,
4490           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4491           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4492       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4493       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4494   def rm : PDI<opc, MRMSrcMem,
4495       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4496       !if(Is2Addr,
4497           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4498           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4499       [(set VR128:$dst, (OpNode VR128:$src1,
4500                                   (bc_frag (ld_frag addr:$src2))))],
4501                                                IIC_SSE_UNPCK>,
4502       Sched<[WriteShuffleLd, ReadAfterLd]>;
4503 }
4504
4505 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4506                          SDNode OpNode, PatFrag bc_frag> {
4507   def Yrr : PDI<opc, MRMSrcReg,
4508       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4509       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4510       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4511       Sched<[WriteShuffle]>;
4512   def Yrm : PDI<opc, MRMSrcMem,
4513       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4514       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4515       [(set VR256:$dst, (OpNode VR256:$src1,
4516                                   (bc_frag (loadv4i64 addr:$src2))))]>,
4517       Sched<[WriteShuffleLd, ReadAfterLd]>;
4518 }
4519
4520
4521 let Predicates = [HasAVX, NoVLX_Or_NoBWI] in {
4522   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4523                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4524   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4525                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4526   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4527                                  bc_v16i8, loadv2i64, 0>, VEX_4V;
4528   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4529                                  bc_v8i16, loadv2i64, 0>, VEX_4V;
4530 }
4531 let Predicates = [HasAVX, NoVLX] in {
4532   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4533                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4534   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4535                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4536   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4537                                  bc_v4i32, loadv2i64, 0>, VEX_4V;
4538   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4539                                  bc_v2i64, loadv2i64, 0>, VEX_4V;
4540 }
4541
4542 let Predicates = [HasAVX2, NoVLX_Or_NoBWI] in {
4543   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4544                                    bc_v32i8>, VEX_4V, VEX_L;
4545   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4546                                    bc_v16i16>, VEX_4V, VEX_L;
4547   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4548                                    bc_v32i8>, VEX_4V, VEX_L;
4549   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4550                                    bc_v16i16>, VEX_4V, VEX_L;
4551 }
4552 let Predicates = [HasAVX2, NoVLX] in {
4553   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4554                                    bc_v8i32>, VEX_4V, VEX_L;
4555   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4556                                    bc_v4i64>, VEX_4V, VEX_L;
4557   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4558                                    bc_v8i32>, VEX_4V, VEX_L;
4559   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4560                                    bc_v4i64>, VEX_4V, VEX_L;
4561 }
4562
4563 let Constraints = "$src1 = $dst" in {
4564   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4565                                 bc_v16i8, memopv2i64>;
4566   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4567                                 bc_v8i16, memopv2i64>;
4568   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4569                                 bc_v4i32, memopv2i64>;
4570   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4571                                 bc_v2i64, memopv2i64>;
4572
4573   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4574                                 bc_v16i8, memopv2i64>;
4575   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4576                                 bc_v8i16, memopv2i64>;
4577   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4578                                 bc_v4i32, memopv2i64>;
4579   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4580                                 bc_v2i64, memopv2i64>;
4581 }
4582 } // ExeDomain = SSEPackedInt
4583
4584 //===---------------------------------------------------------------------===//
4585 // SSE2 - Packed Integer Extract and Insert
4586 //===---------------------------------------------------------------------===//
4587
4588 let ExeDomain = SSEPackedInt in {
4589 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4590   def rri : Ii8<0xC4, MRMSrcReg,
4591        (outs VR128:$dst), (ins VR128:$src1,
4592         GR32orGR64:$src2, u8imm:$src3),
4593        !if(Is2Addr,
4594            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4595            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4596        [(set VR128:$dst,
4597          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4598        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4599   def rmi : Ii8<0xC4, MRMSrcMem,
4600                        (outs VR128:$dst), (ins VR128:$src1,
4601                         i16mem:$src2, u8imm:$src3),
4602        !if(Is2Addr,
4603            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4604            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4605        [(set VR128:$dst,
4606          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4607                     imm:$src3))], IIC_SSE_PINSRW>,
4608        Sched<[WriteShuffleLd, ReadAfterLd]>;
4609 }
4610
4611 // Extract
4612 let Predicates = [HasAVX] in
4613 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4614                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4615                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4616                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4617                                             imm:$src2))]>, PD, VEX,
4618                 Sched<[WriteShuffle]>;
4619 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4620                     (outs GR32orGR64:$dst), (ins VR128:$src1, u8imm:$src2),
4621                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4622                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4623                                             imm:$src2))], IIC_SSE_PEXTRW>,
4624                Sched<[WriteShuffleLd, ReadAfterLd]>;
4625
4626 // Insert
4627 let Predicates = [HasAVX] in
4628 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4629
4630 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4631 defm PINSRW : sse2_pinsrw, PD;
4632
4633 } // ExeDomain = SSEPackedInt
4634
4635 //===---------------------------------------------------------------------===//
4636 // SSE2 - Packed Mask Creation
4637 //===---------------------------------------------------------------------===//
4638
4639 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4640
4641 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4642            (ins VR128:$src),
4643            "pmovmskb\t{$src, $dst|$dst, $src}",
4644            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4645            IIC_SSE_MOVMSK>, VEX;
4646
4647 let Predicates = [HasAVX2] in {
4648 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4649            (ins VR256:$src),
4650            "pmovmskb\t{$src, $dst|$dst, $src}",
4651            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4652            VEX, VEX_L;
4653 }
4654
4655 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4656            "pmovmskb\t{$src, $dst|$dst, $src}",
4657            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4658            IIC_SSE_MOVMSK>;
4659
4660 } // ExeDomain = SSEPackedInt
4661
4662 //===---------------------------------------------------------------------===//
4663 // SSE2 - Conditional Store
4664 //===---------------------------------------------------------------------===//
4665
4666 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4667
4668 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4669 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4670            (ins VR128:$src, VR128:$mask),
4671            "maskmovdqu\t{$mask, $src|$src, $mask}",
4672            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4673            IIC_SSE_MASKMOV>, VEX;
4674 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4675 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4676            (ins VR128:$src, VR128:$mask),
4677            "maskmovdqu\t{$mask, $src|$src, $mask}",
4678            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4679            IIC_SSE_MASKMOV>, VEX;
4680
4681 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4682 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4683            "maskmovdqu\t{$mask, $src|$src, $mask}",
4684            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4685            IIC_SSE_MASKMOV>;
4686 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4687 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4688            "maskmovdqu\t{$mask, $src|$src, $mask}",
4689            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4690            IIC_SSE_MASKMOV>;
4691
4692 } // ExeDomain = SSEPackedInt
4693
4694 //===---------------------------------------------------------------------===//
4695 // SSE2 - Move Doubleword
4696 //===---------------------------------------------------------------------===//
4697
4698 //===---------------------------------------------------------------------===//
4699 // Move Int Doubleword to Packed Double Int
4700 //
4701 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4702                       "movd\t{$src, $dst|$dst, $src}",
4703                       [(set VR128:$dst,
4704                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4705                         VEX, Sched<[WriteMove]>;
4706 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4707                       "movd\t{$src, $dst|$dst, $src}",
4708                       [(set VR128:$dst,
4709                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4710                         IIC_SSE_MOVDQ>,
4711                       VEX, Sched<[WriteLoad]>;
4712 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4713                         "movq\t{$src, $dst|$dst, $src}",
4714                         [(set VR128:$dst,
4715                           (v2i64 (scalar_to_vector GR64:$src)))],
4716                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4717 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4718 def VMOV64toPQIrm : VRS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4719                         "movq\t{$src, $dst|$dst, $src}",
4720                         [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteLoad]>;
4721 let isCodeGenOnly = 1 in
4722 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4723                        "movq\t{$src, $dst|$dst, $src}",
4724                        [(set FR64:$dst, (bitconvert GR64:$src))],
4725                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4726
4727 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4728                       "movd\t{$src, $dst|$dst, $src}",
4729                       [(set VR128:$dst,
4730                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4731                   Sched<[WriteMove]>;
4732 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4733                       "movd\t{$src, $dst|$dst, $src}",
4734                       [(set VR128:$dst,
4735                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4736                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4737 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4738                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4739                         [(set VR128:$dst,
4740                           (v2i64 (scalar_to_vector GR64:$src)))],
4741                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4742 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayLoad = 1 in
4743 def MOV64toPQIrm : RS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4744                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4745                         [], IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4746 let isCodeGenOnly = 1 in
4747 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4748                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4749                        [(set FR64:$dst, (bitconvert GR64:$src))],
4750                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4751
4752 //===---------------------------------------------------------------------===//
4753 // Move Int Doubleword to Single Scalar
4754 //
4755 let isCodeGenOnly = 1 in {
4756   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4757                         "movd\t{$src, $dst|$dst, $src}",
4758                         [(set FR32:$dst, (bitconvert GR32:$src))],
4759                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4760
4761   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4762                         "movd\t{$src, $dst|$dst, $src}",
4763                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4764                         IIC_SSE_MOVDQ>,
4765                         VEX, Sched<[WriteLoad]>;
4766   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4767                         "movd\t{$src, $dst|$dst, $src}",
4768                         [(set FR32:$dst, (bitconvert GR32:$src))],
4769                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4770
4771   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4772                         "movd\t{$src, $dst|$dst, $src}",
4773                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4774                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4775 }
4776
4777 //===---------------------------------------------------------------------===//
4778 // Move Packed Doubleword Int to Packed Double Int
4779 //
4780 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4781                        "movd\t{$src, $dst|$dst, $src}",
4782                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4783                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4784                     Sched<[WriteMove]>;
4785 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4786                        (ins i32mem:$dst, VR128:$src),
4787                        "movd\t{$src, $dst|$dst, $src}",
4788                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4789                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4790                                      VEX, Sched<[WriteStore]>;
4791 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4792                        "movd\t{$src, $dst|$dst, $src}",
4793                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4794                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4795                    Sched<[WriteMove]>;
4796 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4797                        "movd\t{$src, $dst|$dst, $src}",
4798                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4799                                      (iPTR 0))), addr:$dst)],
4800                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4801
4802 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4803         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4804
4805 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4806         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4807
4808 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4809         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4810
4811 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4812         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4813
4814 //===---------------------------------------------------------------------===//
4815 // Move Packed Doubleword Int first element to Doubleword Int
4816 //
4817 let SchedRW = [WriteMove] in {
4818 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4819                           "movq\t{$src, $dst|$dst, $src}",
4820                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4821                                                            (iPTR 0)))],
4822                                                            IIC_SSE_MOVD_ToGP>,
4823                       VEX;
4824
4825 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4826                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4827                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4828                                                          (iPTR 0)))],
4829                                                          IIC_SSE_MOVD_ToGP>;
4830 } //SchedRW
4831
4832 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4833 def VMOVPQIto64rm : VRS2I<0x7E, MRMDestMem, (outs i64mem:$dst),
4834                           (ins VR128:$src), "movq\t{$src, $dst|$dst, $src}",
4835                           [], IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4836 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0, mayStore = 1 in
4837 def MOVPQIto64rm : RS2I<0x7E, MRMDestMem, (outs i64mem:$dst), (ins VR128:$src),
4838                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4839                         [], IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4840
4841 //===---------------------------------------------------------------------===//
4842 // Bitcast FR64 <-> GR64
4843 //
4844 let isCodeGenOnly = 1 in {
4845   let Predicates = [UseAVX] in
4846   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4847                           "movq\t{$src, $dst|$dst, $src}",
4848                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4849                           VEX, Sched<[WriteLoad]>;
4850   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4851                            "movq\t{$src, $dst|$dst, $src}",
4852                            [(set GR64:$dst, (bitconvert FR64:$src))],
4853                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4854   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4855                            "movq\t{$src, $dst|$dst, $src}",
4856                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4857                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4858
4859   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4860                          "movq\t{$src, $dst|$dst, $src}",
4861                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4862                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4863   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4864                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4865                          [(set GR64:$dst, (bitconvert FR64:$src))],
4866                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4867   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4868                          "movq\t{$src, $dst|$dst, $src}",
4869                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4870                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4871 }
4872
4873 //===---------------------------------------------------------------------===//
4874 // Move Scalar Single to Double Int
4875 //
4876 let isCodeGenOnly = 1 in {
4877   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4878                         "movd\t{$src, $dst|$dst, $src}",
4879                         [(set GR32:$dst, (bitconvert FR32:$src))],
4880                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4881   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4882                         "movd\t{$src, $dst|$dst, $src}",
4883                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4884                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4885   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4886                         "movd\t{$src, $dst|$dst, $src}",
4887                         [(set GR32:$dst, (bitconvert FR32:$src))],
4888                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4889   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4890                         "movd\t{$src, $dst|$dst, $src}",
4891                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4892                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4893 }
4894
4895 //===---------------------------------------------------------------------===//
4896 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4897 //
4898 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4899 let AddedComplexity = 15 in {
4900 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4901                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4902                        [(set VR128:$dst, (v2i64 (X86vzmovl
4903                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4904                                       IIC_SSE_MOVDQ>,
4905                                       VEX, VEX_W;
4906 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4907                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4908                        [(set VR128:$dst, (v2i64 (X86vzmovl
4909                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4910                                       IIC_SSE_MOVDQ>;
4911 }
4912 } // isCodeGenOnly, SchedRW
4913
4914 let Predicates = [UseAVX] in {
4915   let AddedComplexity = 15 in
4916     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4917               (VMOVDI2PDIrr GR32:$src)>;
4918
4919   // AVX 128-bit movd/movq instructions write zeros in the high 128-bit part.
4920   // These instructions also write zeros in the high part of a 256-bit register.
4921   let AddedComplexity = 20 in {
4922     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4923               (VMOVDI2PDIrm addr:$src)>;
4924     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4925               (VMOVDI2PDIrm addr:$src)>;
4926     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4927               (VMOVDI2PDIrm addr:$src)>;
4928     def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4929                 (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
4930               (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrm addr:$src), sub_xmm)>;
4931   }
4932   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4933   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4934                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4935             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4936   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4937                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4938             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4939 }
4940
4941 let Predicates = [UseSSE2] in {
4942   let AddedComplexity = 15 in
4943     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4944               (MOVDI2PDIrr GR32:$src)>;
4945
4946   let AddedComplexity = 20 in {
4947     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4948               (MOVDI2PDIrm addr:$src)>;
4949     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4950               (MOVDI2PDIrm addr:$src)>;
4951     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4952               (MOVDI2PDIrm addr:$src)>;
4953   }
4954 }
4955
4956 // These are the correct encodings of the instructions so that we know how to
4957 // read correct assembly, even though we continue to emit the wrong ones for
4958 // compatibility with Darwin's buggy assembler.
4959 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4960                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4961 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4962                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4963 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4964 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4965                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4966 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4967                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4968
4969 //===---------------------------------------------------------------------===//
4970 // SSE2 - Move Quadword
4971 //===---------------------------------------------------------------------===//
4972
4973 //===---------------------------------------------------------------------===//
4974 // Move Quadword Int to Packed Quadword Int
4975 //
4976
4977 let ExeDomain = SSEPackedInt, SchedRW = [WriteLoad] in {
4978 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4979                     "vmovq\t{$src, $dst|$dst, $src}",
4980                     [(set VR128:$dst,
4981                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4982                     VEX, Requires<[UseAVX]>;
4983 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4984                     "movq\t{$src, $dst|$dst, $src}",
4985                     [(set VR128:$dst,
4986                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4987                       IIC_SSE_MOVDQ>, XS,
4988                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4989 } // ExeDomain, SchedRW
4990
4991 //===---------------------------------------------------------------------===//
4992 // Move Packed Quadword Int to Quadword Int
4993 //
4994 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4995 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4996                       "movq\t{$src, $dst|$dst, $src}",
4997                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4998                                     (iPTR 0))), addr:$dst)],
4999                                     IIC_SSE_MOVDQ>, VEX;
5000 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5001                       "movq\t{$src, $dst|$dst, $src}",
5002                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5003                                     (iPTR 0))), addr:$dst)],
5004                                     IIC_SSE_MOVDQ>;
5005 } // ExeDomain, SchedRW
5006
5007 // For disassembler only
5008 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5009     SchedRW = [WriteVecLogic] in {
5010 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5011                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5012 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5013                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5014 }
5015
5016 //===---------------------------------------------------------------------===//
5017 // Store / copy lower 64-bits of a XMM register.
5018 //
5019 let Predicates = [HasAVX] in
5020 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5021           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5022 let Predicates = [UseSSE2] in
5023 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5024           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5025
5026 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, AddedComplexity = 20 in {
5027 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5028                      "vmovq\t{$src, $dst|$dst, $src}",
5029                      [(set VR128:$dst,
5030                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5031                                                  (loadi64 addr:$src))))))],
5032                                                  IIC_SSE_MOVDQ>,
5033                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5034
5035 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5036                      "movq\t{$src, $dst|$dst, $src}",
5037                      [(set VR128:$dst,
5038                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5039                                                  (loadi64 addr:$src))))))],
5040                                                  IIC_SSE_MOVDQ>,
5041                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5042 } // ExeDomain, isCodeGenOnly, AddedComplexity
5043
5044 let Predicates = [UseAVX], AddedComplexity = 20 in {
5045   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5046             (VMOVZQI2PQIrm addr:$src)>;
5047   def : Pat<(v2i64 (X86vzload addr:$src)),
5048             (VMOVZQI2PQIrm addr:$src)>;
5049   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
5050               (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
5051             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrm addr:$src), sub_xmm)>;
5052 }
5053
5054 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5055   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5056             (MOVZQI2PQIrm addr:$src)>;
5057   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5058 }
5059
5060 let Predicates = [HasAVX] in {
5061 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5062           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5063 def : Pat<(v4i64 (X86vzload addr:$src)),
5064           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5065 }
5066
5067 //===---------------------------------------------------------------------===//
5068 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5069 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5070 //
5071 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
5072 let AddedComplexity = 15 in
5073 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5074                         "vmovq\t{$src, $dst|$dst, $src}",
5075                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5076                     IIC_SSE_MOVQ_RR>,
5077                       XS, VEX, Requires<[UseAVX]>;
5078 let AddedComplexity = 15 in
5079 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5080                         "movq\t{$src, $dst|$dst, $src}",
5081                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5082                     IIC_SSE_MOVQ_RR>,
5083                       XS, Requires<[UseSSE2]>;
5084 } // ExeDomain, SchedRW
5085
5086 let ExeDomain = SSEPackedInt, isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5087 let AddedComplexity = 20 in
5088 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5089                         "vmovq\t{$src, $dst|$dst, $src}",
5090                     [(set VR128:$dst, (v2i64 (X86vzmovl
5091                                              (loadv2i64 addr:$src))))],
5092                                              IIC_SSE_MOVDQ>,
5093                       XS, VEX, Requires<[UseAVX]>;
5094 let AddedComplexity = 20 in {
5095 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5096                         "movq\t{$src, $dst|$dst, $src}",
5097                     [(set VR128:$dst, (v2i64 (X86vzmovl
5098                                              (loadv2i64 addr:$src))))],
5099                                              IIC_SSE_MOVDQ>,
5100                       XS, Requires<[UseSSE2]>;
5101 }
5102 } // ExeDomain, isCodeGenOnly, SchedRW
5103
5104 let AddedComplexity = 20 in {
5105   let Predicates = [UseAVX] in {
5106     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5107               (VMOVZPQILo2PQIrr VR128:$src)>;
5108   }
5109   let Predicates = [UseSSE2] in {
5110     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5111               (MOVZPQILo2PQIrr VR128:$src)>;
5112   }
5113 }
5114
5115 //===---------------------------------------------------------------------===//
5116 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5117 //===---------------------------------------------------------------------===//
5118 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5119                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5120                               X86MemOperand x86memop> {
5121 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5122                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5123                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5124                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5125 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5126                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5127                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5128                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5129 }
5130
5131 let Predicates = [HasAVX] in {
5132   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5133                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5134   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5135                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5136   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5137                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5138   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5139                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5140 }
5141 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5142                                    memopv4f32, f128mem>;
5143 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5144                                    memopv4f32, f128mem>;
5145
5146 let Predicates = [HasAVX] in {
5147   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5148             (VMOVSHDUPrr VR128:$src)>;
5149   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5150             (VMOVSHDUPrm addr:$src)>;
5151   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5152             (VMOVSLDUPrr VR128:$src)>;
5153   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5154             (VMOVSLDUPrm addr:$src)>;
5155   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5156             (VMOVSHDUPYrr VR256:$src)>;
5157   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5158             (VMOVSHDUPYrm addr:$src)>;
5159   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5160             (VMOVSLDUPYrr VR256:$src)>;
5161   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5162             (VMOVSLDUPYrm addr:$src)>;
5163 }
5164
5165 let Predicates = [UseSSE3] in {
5166   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5167             (MOVSHDUPrr VR128:$src)>;
5168   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5169             (MOVSHDUPrm addr:$src)>;
5170   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5171             (MOVSLDUPrr VR128:$src)>;
5172   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5173             (MOVSLDUPrm addr:$src)>;
5174 }
5175
5176 //===---------------------------------------------------------------------===//
5177 // SSE3 - Replicate Double FP - MOVDDUP
5178 //===---------------------------------------------------------------------===//
5179
5180 multiclass sse3_replicate_dfp<string OpcodeStr> {
5181 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5182                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5183                     [(set VR128:$dst, (v2f64 (X86Movddup VR128:$src)))],
5184                     IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5185 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5186                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5187                     [(set VR128:$dst,
5188                       (v2f64 (X86Movddup
5189                               (scalar_to_vector (loadf64 addr:$src)))))],
5190                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5191 }
5192
5193 // FIXME: Merge with above classe when there're patterns for the ymm version
5194 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5195 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5196                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5197                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5198                     Sched<[WriteFShuffle]>;
5199 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5200                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5201                     [(set VR256:$dst,
5202                       (v4f64 (X86Movddup
5203                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5204                     Sched<[WriteLoad]>;
5205 }
5206
5207 let Predicates = [HasAVX] in {
5208   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5209   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5210 }
5211
5212 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5213
5214 let Predicates = [HasAVX] in {
5215   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5216             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5217   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5218             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5219   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5220             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5221   def : Pat<(X86Movddup (bc_v2f64
5222                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5223             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5224
5225   // 256-bit version
5226   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5227             (VMOVDDUPYrm addr:$src)>;
5228   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5229             (VMOVDDUPYrm addr:$src)>;
5230   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5231             (VMOVDDUPYrm addr:$src)>;
5232   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5233             (VMOVDDUPYrr VR256:$src)>;
5234 }
5235
5236 let Predicates = [UseAVX, OptForSize] in {
5237   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5238             (VMOVDDUPrm addr:$src)>;
5239   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5240             (VMOVDDUPrm addr:$src)>;
5241 }
5242
5243 let Predicates = [UseSSE3] in {
5244   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5245             (MOVDDUPrm addr:$src)>;
5246   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5247             (MOVDDUPrm addr:$src)>;
5248   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5249             (MOVDDUPrm addr:$src)>;
5250   def : Pat<(X86Movddup (bc_v2f64
5251                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5252             (MOVDDUPrm addr:$src)>;
5253 }
5254
5255 //===---------------------------------------------------------------------===//
5256 // SSE3 - Move Unaligned Integer
5257 //===---------------------------------------------------------------------===//
5258
5259 let SchedRW = [WriteLoad] in {
5260 let Predicates = [HasAVX] in {
5261   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5262                    "vlddqu\t{$src, $dst|$dst, $src}",
5263                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5264   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5265                    "vlddqu\t{$src, $dst|$dst, $src}",
5266                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5267                    VEX, VEX_L;
5268 }
5269 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5270                    "lddqu\t{$src, $dst|$dst, $src}",
5271                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5272                    IIC_SSE_LDDQU>;
5273 }
5274
5275 //===---------------------------------------------------------------------===//
5276 // SSE3 - Arithmetic
5277 //===---------------------------------------------------------------------===//
5278
5279 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5280                        X86MemOperand x86memop, OpndItins itins,
5281                        PatFrag ld_frag, bit Is2Addr = 1> {
5282   def rr : I<0xD0, MRMSrcReg,
5283        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5284        !if(Is2Addr,
5285            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5286            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5287        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5288        Sched<[itins.Sched]>;
5289   def rm : I<0xD0, MRMSrcMem,
5290        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5291        !if(Is2Addr,
5292            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5293            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5294        [(set RC:$dst, (Int RC:$src1, (ld_frag addr:$src2)))], itins.rr>,
5295        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5296 }
5297
5298 let Predicates = [HasAVX] in {
5299   let ExeDomain = SSEPackedSingle in {
5300     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5301                                f128mem, SSE_ALU_F32P, loadv4f32, 0>, XD, VEX_4V;
5302     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5303                         f256mem, SSE_ALU_F32P, loadv8f32, 0>, XD, VEX_4V, VEX_L;
5304   }
5305   let ExeDomain = SSEPackedDouble in {
5306     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5307                                f128mem, SSE_ALU_F64P, loadv2f64, 0>, PD, VEX_4V;
5308     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5309                         f256mem, SSE_ALU_F64P, loadv4f64, 0>, PD, VEX_4V, VEX_L;
5310   }
5311 }
5312 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5313   let ExeDomain = SSEPackedSingle in
5314   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5315                               f128mem, SSE_ALU_F32P, memopv4f32>, XD;
5316   let ExeDomain = SSEPackedDouble in
5317   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5318                               f128mem, SSE_ALU_F64P, memopv2f64>, PD;
5319 }
5320
5321 // Patterns used to select 'addsub' instructions.
5322 let Predicates = [HasAVX] in {
5323   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5324             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5325   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (loadv4f32 addr:$rhs))),
5326             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5327   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5328             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5329   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (loadv2f64 addr:$rhs))),
5330             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5331
5332   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5333             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5334   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (loadv8f32 addr:$rhs))),
5335             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5336   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5337             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5338   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (loadv4f64 addr:$rhs))),
5339             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5340 }
5341
5342 let Predicates = [UseSSE3] in {
5343   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5344             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5345   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (memopv4f32 addr:$rhs))),
5346             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5347   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5348             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5349   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (memopv2f64 addr:$rhs))),
5350             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5351 }
5352
5353 //===---------------------------------------------------------------------===//
5354 // SSE3 Instructions
5355 //===---------------------------------------------------------------------===//
5356
5357 // Horizontal ops
5358 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5359                    X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5360                    bit Is2Addr = 1> {
5361   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5362        !if(Is2Addr,
5363          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5364          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5365       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5366       Sched<[WriteFAdd]>;
5367
5368   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5369        !if(Is2Addr,
5370          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5371          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5372       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5373         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5374 }
5375 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5376                   X86MemOperand x86memop, SDNode OpNode, PatFrag ld_frag,
5377                   bit Is2Addr = 1> {
5378   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5379        !if(Is2Addr,
5380          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5381          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5382       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5383       Sched<[WriteFAdd]>;
5384
5385   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5386        !if(Is2Addr,
5387          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5388          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5389       [(set RC:$dst, (vt (OpNode RC:$src1, (ld_frag addr:$src2))))],
5390         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5391 }
5392
5393 let Predicates = [HasAVX] in {
5394   let ExeDomain = SSEPackedSingle in {
5395     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5396                             X86fhadd, loadv4f32, 0>, VEX_4V;
5397     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5398                             X86fhsub, loadv4f32, 0>, VEX_4V;
5399     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5400                             X86fhadd, loadv8f32, 0>, VEX_4V, VEX_L;
5401     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5402                             X86fhsub, loadv8f32, 0>, VEX_4V, VEX_L;
5403   }
5404   let ExeDomain = SSEPackedDouble in {
5405     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5406                             X86fhadd, loadv2f64, 0>, VEX_4V;
5407     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5408                             X86fhsub, loadv2f64, 0>, VEX_4V;
5409     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5410                             X86fhadd, loadv4f64, 0>, VEX_4V, VEX_L;
5411     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5412                             X86fhsub, loadv4f64, 0>, VEX_4V, VEX_L;
5413   }
5414 }
5415
5416 let Constraints = "$src1 = $dst" in {
5417   let ExeDomain = SSEPackedSingle in {
5418     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd,
5419                           memopv4f32>;
5420     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub,
5421                           memopv4f32>;
5422   }
5423   let ExeDomain = SSEPackedDouble in {
5424     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd,
5425                          memopv2f64>;
5426     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub,
5427                          memopv2f64>;
5428   }
5429 }
5430
5431 //===---------------------------------------------------------------------===//
5432 // SSSE3 - Packed Absolute Instructions
5433 //===---------------------------------------------------------------------===//
5434
5435
5436 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5437 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
5438                             PatFrag ld_frag> {
5439   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5440                     (ins VR128:$src),
5441                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5442                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5443                     Sched<[WriteVecALU]>;
5444
5445   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5446                     (ins i128mem:$src),
5447                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5448                     [(set VR128:$dst,
5449                       (IntId128
5450                        (bitconvert (ld_frag addr:$src))))], IIC_SSE_PABS_RM>,
5451                     Sched<[WriteVecALULd]>;
5452 }
5453
5454 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5455 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5456                               Intrinsic IntId256> {
5457   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5458                     (ins VR256:$src),
5459                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5460                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5461                     Sched<[WriteVecALU]>;
5462
5463   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5464                     (ins i256mem:$src),
5465                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5466                     [(set VR256:$dst,
5467                       (IntId256
5468                        (bitconvert (loadv4i64 addr:$src))))]>,
5469                     Sched<[WriteVecALULd]>;
5470 }
5471
5472 // Helper fragments to match sext vXi1 to vXiY.
5473 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5474                                                VR128:$src))>;
5475 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5476 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5477 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5478                                                VR256:$src))>;
5479 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5480 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5481
5482 let Predicates = [HasAVX] in {
5483   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb", int_x86_ssse3_pabs_b_128,
5484                                   loadv2i64>, VEX;
5485   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw", int_x86_ssse3_pabs_w_128,
5486                                   loadv2i64>, VEX;
5487   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd", int_x86_ssse3_pabs_d_128,
5488                                   loadv2i64>, VEX;
5489
5490   def : Pat<(xor
5491             (bc_v2i64 (v16i1sextv16i8)),
5492             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5493             (VPABSBrr128 VR128:$src)>;
5494   def : Pat<(xor
5495             (bc_v2i64 (v8i1sextv8i16)),
5496             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5497             (VPABSWrr128 VR128:$src)>;
5498   def : Pat<(xor
5499             (bc_v2i64 (v4i1sextv4i32)),
5500             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5501             (VPABSDrr128 VR128:$src)>;
5502 }
5503
5504 let Predicates = [HasAVX2] in {
5505   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5506                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5507   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5508                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5509   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5510                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5511
5512   def : Pat<(xor
5513             (bc_v4i64 (v32i1sextv32i8)),
5514             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5515             (VPABSBrr256 VR256:$src)>;
5516   def : Pat<(xor
5517             (bc_v4i64 (v16i1sextv16i16)),
5518             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5519             (VPABSWrr256 VR256:$src)>;
5520   def : Pat<(xor
5521             (bc_v4i64 (v8i1sextv8i32)),
5522             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5523             (VPABSDrr256 VR256:$src)>;
5524 }
5525
5526 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb", int_x86_ssse3_pabs_b_128,
5527                               memopv2i64>;
5528 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw", int_x86_ssse3_pabs_w_128,
5529                               memopv2i64>;
5530 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd", int_x86_ssse3_pabs_d_128,
5531                               memopv2i64>;
5532
5533 let Predicates = [HasSSSE3] in {
5534   def : Pat<(xor
5535             (bc_v2i64 (v16i1sextv16i8)),
5536             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5537             (PABSBrr128 VR128:$src)>;
5538   def : Pat<(xor
5539             (bc_v2i64 (v8i1sextv8i16)),
5540             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5541             (PABSWrr128 VR128:$src)>;
5542   def : Pat<(xor
5543             (bc_v2i64 (v4i1sextv4i32)),
5544             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5545             (PABSDrr128 VR128:$src)>;
5546 }
5547
5548 //===---------------------------------------------------------------------===//
5549 // SSSE3 - Packed Binary Operator Instructions
5550 //===---------------------------------------------------------------------===//
5551
5552 let Sched = WriteVecALU in {
5553 def SSE_PHADDSUBD : OpndItins<
5554   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5555 >;
5556 def SSE_PHADDSUBSW : OpndItins<
5557   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5558 >;
5559 def SSE_PHADDSUBW : OpndItins<
5560   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5561 >;
5562 }
5563 let Sched = WriteShuffle in
5564 def SSE_PSHUFB : OpndItins<
5565   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5566 >;
5567 let Sched = WriteVecALU in
5568 def SSE_PSIGN : OpndItins<
5569   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5570 >;
5571 let Sched = WriteVecIMul in
5572 def SSE_PMULHRSW : OpndItins<
5573   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5574 >;
5575
5576 /// SS3I_binop_rm - Simple SSSE3 bin op
5577 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5578                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5579                          X86MemOperand x86memop, OpndItins itins,
5580                          bit Is2Addr = 1> {
5581   let isCommutable = 1 in
5582   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5583        (ins RC:$src1, RC:$src2),
5584        !if(Is2Addr,
5585          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5586          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5587        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5588        Sched<[itins.Sched]>;
5589   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5590        (ins RC:$src1, x86memop:$src2),
5591        !if(Is2Addr,
5592          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5593          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5594        [(set RC:$dst,
5595          (OpVT (OpNode RC:$src1,
5596           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5597        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5598 }
5599
5600 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5601 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5602                              Intrinsic IntId128, OpndItins itins,
5603                              PatFrag ld_frag, bit Is2Addr = 1> {
5604   let isCommutable = 1 in
5605   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5606        (ins VR128:$src1, VR128:$src2),
5607        !if(Is2Addr,
5608          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5609          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5610        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5611        Sched<[itins.Sched]>;
5612   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5613        (ins VR128:$src1, i128mem:$src2),
5614        !if(Is2Addr,
5615          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5616          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5617        [(set VR128:$dst,
5618          (IntId128 VR128:$src1,
5619           (bitconvert (ld_frag addr:$src2))))]>,
5620        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5621 }
5622
5623 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5624                                Intrinsic IntId256,
5625                                X86FoldableSchedWrite Sched> {
5626   let isCommutable = 1 in
5627   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5628        (ins VR256:$src1, VR256:$src2),
5629        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5630        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5631        Sched<[Sched]>;
5632   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5633        (ins VR256:$src1, i256mem:$src2),
5634        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5635        [(set VR256:$dst,
5636          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5637        Sched<[Sched.Folded, ReadAfterLd]>;
5638 }
5639
5640 let ImmT = NoImm, Predicates = [HasAVX] in {
5641 let isCommutable = 0 in {
5642   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5643                                   loadv2i64, i128mem,
5644                                   SSE_PHADDSUBW, 0>, VEX_4V;
5645   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5646                                   loadv2i64, i128mem,
5647                                   SSE_PHADDSUBD, 0>, VEX_4V;
5648   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5649                                   loadv2i64, i128mem,
5650                                   SSE_PHADDSUBW, 0>, VEX_4V;
5651   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5652                                   loadv2i64, i128mem,
5653                                   SSE_PHADDSUBD, 0>, VEX_4V;
5654   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5655                                   loadv2i64, i128mem,
5656                                   SSE_PSIGN, 0>, VEX_4V;
5657   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5658                                   loadv2i64, i128mem,
5659                                   SSE_PSIGN, 0>, VEX_4V;
5660   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5661                                   loadv2i64, i128mem,
5662                                   SSE_PSIGN, 0>, VEX_4V;
5663   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5664                                   loadv2i64, i128mem,
5665                                   SSE_PSHUFB, 0>, VEX_4V;
5666   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5667                                       int_x86_ssse3_phadd_sw_128,
5668                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5669   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5670                                       int_x86_ssse3_phsub_sw_128,
5671                                       SSE_PHADDSUBSW, loadv2i64, 0>, VEX_4V;
5672   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5673                                       int_x86_ssse3_pmadd_ub_sw_128,
5674                                       SSE_PMADD, loadv2i64, 0>, VEX_4V;
5675 }
5676 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5677                                       int_x86_ssse3_pmul_hr_sw_128,
5678                                       SSE_PMULHRSW, loadv2i64, 0>, VEX_4V;
5679 }
5680
5681 let ImmT = NoImm, Predicates = [HasAVX2] in {
5682 let isCommutable = 0 in {
5683   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5684                                   loadv4i64, i256mem,
5685                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5686   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5687                                   loadv4i64, i256mem,
5688                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5689   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5690                                   loadv4i64, i256mem,
5691                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5692   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5693                                   loadv4i64, i256mem,
5694                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5695   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5696                                   loadv4i64, i256mem,
5697                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5698   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5699                                   loadv4i64, i256mem,
5700                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5701   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5702                                   loadv4i64, i256mem,
5703                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5704   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5705                                   loadv4i64, i256mem,
5706                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5707   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5708                                         int_x86_avx2_phadd_sw,
5709                                         WriteVecALU>, VEX_4V, VEX_L;
5710   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5711                                         int_x86_avx2_phsub_sw,
5712                                         WriteVecALU>, VEX_4V, VEX_L;
5713   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5714                                        int_x86_avx2_pmadd_ub_sw,
5715                                         WriteVecIMul>, VEX_4V, VEX_L;
5716 }
5717 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5718                                         int_x86_avx2_pmul_hr_sw,
5719                                         WriteVecIMul>, VEX_4V, VEX_L;
5720 }
5721
5722 // None of these have i8 immediate fields.
5723 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5724 let isCommutable = 0 in {
5725   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5726                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5727   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5728                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5729   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5730                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5731   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5732                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5733   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5734                                  memopv2i64, i128mem, SSE_PSIGN>;
5735   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5736                                  memopv2i64, i128mem, SSE_PSIGN>;
5737   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5738                                  memopv2i64, i128mem, SSE_PSIGN>;
5739   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5740                                  memopv2i64, i128mem, SSE_PSHUFB>;
5741   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5742                                      int_x86_ssse3_phadd_sw_128,
5743                                      SSE_PHADDSUBSW, memopv2i64>;
5744   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5745                                      int_x86_ssse3_phsub_sw_128,
5746                                      SSE_PHADDSUBSW, memopv2i64>;
5747   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5748                                      int_x86_ssse3_pmadd_ub_sw_128,
5749                                      SSE_PMADD, memopv2i64>;
5750 }
5751 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5752                                      int_x86_ssse3_pmul_hr_sw_128,
5753                                      SSE_PMULHRSW, memopv2i64>;
5754 }
5755
5756 //===---------------------------------------------------------------------===//
5757 // SSSE3 - Packed Align Instruction Patterns
5758 //===---------------------------------------------------------------------===//
5759
5760 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5761   let hasSideEffects = 0 in {
5762   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5763       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
5764       !if(Is2Addr,
5765         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5766         !strconcat(asm,
5767                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5768       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5769   let mayLoad = 1 in
5770   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5771       (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
5772       !if(Is2Addr,
5773         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5774         !strconcat(asm,
5775                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5776       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5777   }
5778 }
5779
5780 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5781   let hasSideEffects = 0 in {
5782   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5783       (ins VR256:$src1, VR256:$src2, u8imm:$src3),
5784       !strconcat(asm,
5785                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5786       []>, Sched<[WriteShuffle]>;
5787   let mayLoad = 1 in
5788   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5789       (ins VR256:$src1, i256mem:$src2, u8imm:$src3),
5790       !strconcat(asm,
5791                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5792       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5793   }
5794 }
5795
5796 let Predicates = [HasAVX] in
5797   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5798 let Predicates = [HasAVX2] in
5799   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5800 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5801   defm PALIGN : ssse3_palignr<"palignr">;
5802
5803 let Predicates = [HasAVX2, NoVLX_Or_NoBWI] in {
5804 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5805           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5806 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5807           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5808 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5809           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5810 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5811           (VPALIGNR256rr VR256:$src1, VR256:$src2, imm:$imm)>;
5812 }
5813
5814 let Predicates = [HasAVX, NoVLX_Or_NoBWI] in {
5815 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5816           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5817 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5818           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5819 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5820           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5821 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5822           (VPALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5823 }
5824
5825 let Predicates = [UseSSSE3] in {
5826 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5827           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5828 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5829           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5830 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5831           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5832 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5833           (PALIGNR128rr VR128:$src1, VR128:$src2, imm:$imm)>;
5834 }
5835
5836 //===---------------------------------------------------------------------===//
5837 // SSSE3 - Thread synchronization
5838 //===---------------------------------------------------------------------===//
5839
5840 let SchedRW = [WriteSystem] in {
5841 let usesCustomInserter = 1 in {
5842 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5843                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5844                 Requires<[HasSSE3]>;
5845 }
5846
5847 let Uses = [EAX, ECX, EDX] in
5848 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5849                  TB, Requires<[HasSSE3]>;
5850 let Uses = [ECX, EAX] in
5851 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5852                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5853                 TB, Requires<[HasSSE3]>;
5854 } // SchedRW
5855
5856 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5857 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5858
5859 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5860       Requires<[Not64BitMode]>;
5861 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5862       Requires<[In64BitMode]>;
5863
5864 //===----------------------------------------------------------------------===//
5865 // SSE4.1 - Packed Move with Sign/Zero Extend
5866 //===----------------------------------------------------------------------===//
5867
5868 multiclass SS41I_pmovx_rrrm<bits<8> opc, string OpcodeStr, X86MemOperand MemOp,
5869                           RegisterClass OutRC, RegisterClass InRC,
5870                           OpndItins itins> {
5871   def rr : SS48I<opc, MRMSrcReg, (outs OutRC:$dst), (ins InRC:$src),
5872                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5873                  [], itins.rr>,
5874                  Sched<[itins.Sched]>;
5875
5876   def rm : SS48I<opc, MRMSrcMem, (outs OutRC:$dst), (ins MemOp:$src),
5877                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5878                  [],
5879                  itins.rm>, Sched<[itins.Sched.Folded]>;
5880 }
5881
5882 multiclass SS41I_pmovx_rm_all<bits<8> opc, string OpcodeStr,
5883                           X86MemOperand MemOp, X86MemOperand MemYOp,
5884                           OpndItins SSEItins, OpndItins AVXItins,
5885                           OpndItins AVX2Itins> {
5886   defm NAME : SS41I_pmovx_rrrm<opc, OpcodeStr, MemOp, VR128, VR128, SSEItins>;
5887   let Predicates = [HasAVX, NoVLX] in
5888     defm V#NAME   : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemOp,
5889                                      VR128, VR128, AVXItins>, VEX;
5890   let Predicates = [HasAVX2, NoVLX] in
5891     defm V#NAME#Y : SS41I_pmovx_rrrm<opc, !strconcat("v", OpcodeStr), MemYOp,
5892                                      VR256, VR128, AVX2Itins>, VEX, VEX_L;
5893 }
5894
5895 multiclass SS41I_pmovx_rm<bits<8> opc, string OpcodeStr,
5896                                 X86MemOperand MemOp, X86MemOperand MemYOp> {
5897   defm PMOVSX#NAME : SS41I_pmovx_rm_all<opc, !strconcat("pmovsx", OpcodeStr),
5898                                         MemOp, MemYOp,
5899                                         SSE_INTALU_ITINS_SHUFF_P,
5900                                         DEFAULT_ITINS_SHUFFLESCHED,
5901                                         DEFAULT_ITINS_SHUFFLESCHED>;
5902   defm PMOVZX#NAME : SS41I_pmovx_rm_all<!add(opc, 0x10),
5903                                         !strconcat("pmovzx", OpcodeStr),
5904                                         MemOp, MemYOp,
5905                                         SSE_INTALU_ITINS_SHUFF_P,
5906                                         DEFAULT_ITINS_SHUFFLESCHED,
5907                                         DEFAULT_ITINS_SHUFFLESCHED>;
5908 }
5909
5910 defm BW : SS41I_pmovx_rm<0x20, "bw", i64mem, i128mem>;
5911 defm WD : SS41I_pmovx_rm<0x23, "wd", i64mem, i128mem>;
5912 defm DQ : SS41I_pmovx_rm<0x25, "dq", i64mem, i128mem>;
5913
5914 defm BD : SS41I_pmovx_rm<0x21, "bd", i32mem, i64mem>;
5915 defm WQ : SS41I_pmovx_rm<0x24, "wq", i32mem, i64mem>;
5916
5917 defm BQ : SS41I_pmovx_rm<0x22, "bq", i16mem, i32mem>;
5918
5919 // AVX2 Patterns
5920 multiclass SS41I_pmovx_avx2_patterns<string OpcPrefix, string ExtTy, SDNode ExtOp> {
5921   // Register-Register patterns
5922   def : Pat<(v16i16 (ExtOp (v16i8 VR128:$src))),
5923             (!cast<I>(OpcPrefix#BWYrr) VR128:$src)>;
5924   def : Pat<(v8i32 (ExtOp (v16i8 VR128:$src))),
5925             (!cast<I>(OpcPrefix#BDYrr) VR128:$src)>;
5926   def : Pat<(v4i64 (ExtOp (v16i8 VR128:$src))),
5927             (!cast<I>(OpcPrefix#BQYrr) VR128:$src)>;
5928
5929   def : Pat<(v8i32 (ExtOp (v8i16 VR128:$src))),
5930             (!cast<I>(OpcPrefix#WDYrr) VR128:$src)>;
5931   def : Pat<(v4i64 (ExtOp (v8i16 VR128:$src))),
5932             (!cast<I>(OpcPrefix#WQYrr) VR128:$src)>;
5933
5934   def : Pat<(v4i64 (ExtOp (v4i32 VR128:$src))),
5935             (!cast<I>(OpcPrefix#DQYrr) VR128:$src)>;
5936
5937   // On AVX2, we also support 256bit inputs.
5938   def : Pat<(v16i16 (ExtOp (v32i8 VR256:$src))),
5939             (!cast<I>(OpcPrefix#BWYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5940   def : Pat<(v8i32 (ExtOp (v32i8 VR256:$src))),
5941             (!cast<I>(OpcPrefix#BDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5942   def : Pat<(v4i64 (ExtOp (v32i8 VR256:$src))),
5943             (!cast<I>(OpcPrefix#BQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5944
5945   def : Pat<(v8i32 (ExtOp (v16i16 VR256:$src))),
5946             (!cast<I>(OpcPrefix#WDYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5947   def : Pat<(v4i64 (ExtOp (v16i16 VR256:$src))),
5948             (!cast<I>(OpcPrefix#WQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5949
5950   def : Pat<(v4i64 (ExtOp (v8i32 VR256:$src))),
5951             (!cast<I>(OpcPrefix#DQYrr) (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5952
5953   // Simple Register-Memory patterns
5954   def : Pat<(v16i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5955             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5956   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5957             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5958   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
5959             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5960
5961   def : Pat<(v8i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5962             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5963   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
5964             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
5965
5966   def : Pat<(v4i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
5967             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
5968
5969   // AVX2 Register-Memory patterns
5970   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5971             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5972   def : Pat<(v16i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5973             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5974   def : Pat<(v16i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5975             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5976   def : Pat<(v16i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5977             (!cast<I>(OpcPrefix#BWYrm) addr:$src)>;
5978
5979   def : Pat<(v8i32 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
5980             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5981   def : Pat<(v8i32 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
5982             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5983   def : Pat<(v8i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5984             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5985   def : Pat<(v8i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5986             (!cast<I>(OpcPrefix#BDYrm) addr:$src)>;
5987
5988   def : Pat<(v4i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
5989             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5990   def : Pat<(v4i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
5991             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5992   def : Pat<(v4i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
5993             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5994   def : Pat<(v4i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
5995             (!cast<I>(OpcPrefix#BQYrm) addr:$src)>;
5996
5997   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
5998             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
5999   def : Pat<(v8i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6000             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6001   def : Pat<(v8i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6002             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6003   def : Pat<(v8i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6004             (!cast<I>(OpcPrefix#WDYrm) addr:$src)>;
6005
6006   def : Pat<(v4i64 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6007             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6008   def : Pat<(v4i64 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6009             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6010   def : Pat<(v4i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6011             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6012   def : Pat<(v4i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6013             (!cast<I>(OpcPrefix#WQYrm) addr:$src)>;
6014
6015   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6016             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6017   def : Pat<(v4i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6018             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6019   def : Pat<(v4i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6020             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6021   def : Pat<(v4i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6022             (!cast<I>(OpcPrefix#DQYrm) addr:$src)>;
6023 }
6024
6025 let Predicates = [HasAVX2, NoVLX] in {
6026   defm : SS41I_pmovx_avx2_patterns<"VPMOVSX", "s", X86vsext>;
6027   defm : SS41I_pmovx_avx2_patterns<"VPMOVZX", "z", X86vzext>;
6028 }
6029
6030 // SSE4.1/AVX patterns.
6031 multiclass SS41I_pmovx_patterns<string OpcPrefix, string ExtTy,
6032                                 SDNode ExtOp, PatFrag ExtLoad16> {
6033   def : Pat<(v8i16 (ExtOp (v16i8 VR128:$src))),
6034             (!cast<I>(OpcPrefix#BWrr) VR128:$src)>;
6035   def : Pat<(v4i32 (ExtOp (v16i8 VR128:$src))),
6036             (!cast<I>(OpcPrefix#BDrr) VR128:$src)>;
6037   def : Pat<(v2i64 (ExtOp (v16i8 VR128:$src))),
6038             (!cast<I>(OpcPrefix#BQrr) VR128:$src)>;
6039
6040   def : Pat<(v4i32 (ExtOp (v8i16 VR128:$src))),
6041             (!cast<I>(OpcPrefix#WDrr) VR128:$src)>;
6042   def : Pat<(v2i64 (ExtOp (v8i16 VR128:$src))),
6043             (!cast<I>(OpcPrefix#WQrr) VR128:$src)>;
6044
6045   def : Pat<(v2i64 (ExtOp (v4i32 VR128:$src))),
6046             (!cast<I>(OpcPrefix#DQrr) VR128:$src)>;
6047
6048   def : Pat<(v8i16 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6049             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6050   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6051             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6052   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi8") addr:$src)),
6053             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6054
6055   def : Pat<(v4i32 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6056             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6057   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi16") addr:$src)),
6058             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6059
6060   def : Pat<(v2i64 (!cast<PatFrag>(ExtTy#"extloadvi32") addr:$src)),
6061             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6062
6063   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6064             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6065   def : Pat<(v8i16 (ExtOp (bc_v16i8 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6066             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6067   def : Pat<(v8i16 (ExtOp (v16i8 (vzmovl_v2i64 addr:$src)))),
6068             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6069   def : Pat<(v8i16 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6070             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6071   def : Pat<(v8i16 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6072             (!cast<I>(OpcPrefix#BWrm) addr:$src)>;
6073
6074   def : Pat<(v4i32 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6075             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6076   def : Pat<(v4i32 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6077             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6078   def : Pat<(v4i32 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6079             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6080   def : Pat<(v4i32 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6081             (!cast<I>(OpcPrefix#BDrm) addr:$src)>;
6082
6083   def : Pat<(v2i64 (ExtOp (bc_v16i8 (v4i32 (scalar_to_vector (ExtLoad16 addr:$src)))))),
6084             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6085   def : Pat<(v2i64 (ExtOp (v16i8 (vzmovl_v4i32 addr:$src)))),
6086             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6087   def : Pat<(v2i64 (ExtOp (v16i8 (vzload_v2i64 addr:$src)))),
6088             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6089   def : Pat<(v2i64 (ExtOp (bc_v16i8 (loadv2i64 addr:$src)))),
6090             (!cast<I>(OpcPrefix#BQrm) addr:$src)>;
6091
6092   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6093             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6094   def : Pat<(v4i32 (ExtOp (bc_v8i16 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6095             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6096   def : Pat<(v4i32 (ExtOp (v8i16 (vzmovl_v2i64 addr:$src)))),
6097             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6098   def : Pat<(v4i32 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6099             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6100   def : Pat<(v4i32 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6101             (!cast<I>(OpcPrefix#WDrm) addr:$src)>;
6102
6103   def : Pat<(v2i64 (ExtOp (bc_v8i16 (v4i32 (scalar_to_vector (loadi32 addr:$src)))))),
6104             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6105   def : Pat<(v2i64 (ExtOp (v8i16 (vzmovl_v4i32 addr:$src)))),
6106             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6107   def : Pat<(v2i64 (ExtOp (v8i16 (vzload_v2i64 addr:$src)))),
6108             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6109   def : Pat<(v2i64 (ExtOp (bc_v8i16 (loadv2i64 addr:$src)))),
6110             (!cast<I>(OpcPrefix#WQrm) addr:$src)>;
6111
6112   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2i64 (scalar_to_vector (loadi64 addr:$src)))))),
6113             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6114   def : Pat<(v2i64 (ExtOp (bc_v4i32 (v2f64 (scalar_to_vector (loadf64 addr:$src)))))),
6115             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6116   def : Pat<(v2i64 (ExtOp (v4i32 (vzmovl_v2i64 addr:$src)))),
6117             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6118   def : Pat<(v2i64 (ExtOp (v4i32 (vzload_v2i64 addr:$src)))),
6119             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6120   def : Pat<(v2i64 (ExtOp (bc_v4i32 (loadv2i64 addr:$src)))),
6121             (!cast<I>(OpcPrefix#DQrm) addr:$src)>;
6122 }
6123
6124 let Predicates = [HasAVX, NoVLX] in {
6125   defm : SS41I_pmovx_patterns<"VPMOVSX", "s", X86vsext, extloadi32i16>;
6126   defm : SS41I_pmovx_patterns<"VPMOVZX", "z", X86vzext, loadi16_anyext>;
6127 }
6128
6129 let Predicates = [UseSSE41] in {
6130   defm : SS41I_pmovx_patterns<"PMOVSX", "s", X86vsext, extloadi32i16>;
6131   defm : SS41I_pmovx_patterns<"PMOVZX", "z", X86vzext, loadi16_anyext>;
6132 }
6133
6134 //===----------------------------------------------------------------------===//
6135 // SSE4.1 - Extract Instructions
6136 //===----------------------------------------------------------------------===//
6137
6138 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6139 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6140   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6141                  (ins VR128:$src1, u8imm:$src2),
6142                  !strconcat(OpcodeStr,
6143                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6144                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6145                                          imm:$src2))]>,
6146                   Sched<[WriteShuffle]>;
6147   let hasSideEffects = 0, mayStore = 1,
6148       SchedRW = [WriteShuffleLd, WriteRMW] in
6149   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6150                  (ins i8mem:$dst, VR128:$src1, u8imm:$src2),
6151                  !strconcat(OpcodeStr,
6152                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6153                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6154                                                  imm:$src2)))), addr:$dst)]>;
6155 }
6156
6157 let Predicates = [HasAVX] in
6158   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6159
6160 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6161
6162
6163 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6164 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6165   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6166   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6167                    (ins VR128:$src1, u8imm:$src2),
6168                    !strconcat(OpcodeStr,
6169                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6170                    []>, Sched<[WriteShuffle]>;
6171
6172   let hasSideEffects = 0, mayStore = 1,
6173       SchedRW = [WriteShuffleLd, WriteRMW] in
6174   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6175                  (ins i16mem:$dst, VR128:$src1, u8imm:$src2),
6176                  !strconcat(OpcodeStr,
6177                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6178                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6179                                                   imm:$src2)))), addr:$dst)]>;
6180 }
6181
6182 let Predicates = [HasAVX] in
6183   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6184
6185 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6186
6187
6188 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6189 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6190   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6191                  (ins VR128:$src1, u8imm:$src2),
6192                  !strconcat(OpcodeStr,
6193                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6194                  [(set GR32:$dst,
6195                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6196                   Sched<[WriteShuffle]>;
6197   let SchedRW = [WriteShuffleLd, WriteRMW] in
6198   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6199                  (ins i32mem:$dst, VR128:$src1, u8imm:$src2),
6200                  !strconcat(OpcodeStr,
6201                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6202                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6203                           addr:$dst)]>;
6204 }
6205
6206 let Predicates = [HasAVX] in
6207   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6208
6209 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6210
6211 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6212 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6213   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6214                  (ins VR128:$src1, u8imm:$src2),
6215                  !strconcat(OpcodeStr,
6216                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6217                  [(set GR64:$dst,
6218                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6219                   Sched<[WriteShuffle]>, REX_W;
6220   let SchedRW = [WriteShuffleLd, WriteRMW] in
6221   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6222                  (ins i64mem:$dst, VR128:$src1, u8imm:$src2),
6223                  !strconcat(OpcodeStr,
6224                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6225                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6226                           addr:$dst)]>, REX_W;
6227 }
6228
6229 let Predicates = [HasAVX] in
6230   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6231
6232 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6233
6234 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6235 /// destination
6236 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6237                             OpndItins itins = DEFAULT_ITINS> {
6238   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6239                  (ins VR128:$src1, u8imm:$src2),
6240                  !strconcat(OpcodeStr,
6241                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6242                  [(set GR32orGR64:$dst,
6243                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6244                     itins.rr>, Sched<[WriteFBlend]>;
6245   let SchedRW = [WriteFBlendLd, WriteRMW] in
6246   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6247                  (ins f32mem:$dst, VR128:$src1, u8imm:$src2),
6248                  !strconcat(OpcodeStr,
6249                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6250                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6251                           addr:$dst)], itins.rm>;
6252 }
6253
6254 let ExeDomain = SSEPackedSingle in {
6255   let Predicates = [UseAVX] in
6256     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6257   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6258 }
6259
6260 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6261 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6262                                               imm:$src2))),
6263                  addr:$dst),
6264           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6265           Requires<[HasAVX]>;
6266 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6267                                               imm:$src2))),
6268                  addr:$dst),
6269           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6270           Requires<[UseSSE41]>;
6271
6272 //===----------------------------------------------------------------------===//
6273 // SSE4.1 - Insert Instructions
6274 //===----------------------------------------------------------------------===//
6275
6276 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6277   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6278       (ins VR128:$src1, GR32orGR64:$src2, u8imm:$src3),
6279       !if(Is2Addr,
6280         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6281         !strconcat(asm,
6282                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6283       [(set VR128:$dst,
6284         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6285       Sched<[WriteShuffle]>;
6286   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6287       (ins VR128:$src1, i8mem:$src2, u8imm:$src3),
6288       !if(Is2Addr,
6289         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6290         !strconcat(asm,
6291                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6292       [(set VR128:$dst,
6293         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6294                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6295 }
6296
6297 let Predicates = [HasAVX] in
6298   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6299 let Constraints = "$src1 = $dst" in
6300   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6301
6302 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6303   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6304       (ins VR128:$src1, GR32:$src2, u8imm:$src3),
6305       !if(Is2Addr,
6306         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6307         !strconcat(asm,
6308                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6309       [(set VR128:$dst,
6310         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6311       Sched<[WriteShuffle]>;
6312   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6313       (ins VR128:$src1, i32mem:$src2, u8imm:$src3),
6314       !if(Is2Addr,
6315         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6316         !strconcat(asm,
6317                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6318       [(set VR128:$dst,
6319         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6320                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6321 }
6322
6323 let Predicates = [HasAVX] in
6324   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6325 let Constraints = "$src1 = $dst" in
6326   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6327
6328 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6329   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6330       (ins VR128:$src1, GR64:$src2, u8imm:$src3),
6331       !if(Is2Addr,
6332         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6333         !strconcat(asm,
6334                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6335       [(set VR128:$dst,
6336         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6337       Sched<[WriteShuffle]>;
6338   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6339       (ins VR128:$src1, i64mem:$src2, u8imm:$src3),
6340       !if(Is2Addr,
6341         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6342         !strconcat(asm,
6343                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6344       [(set VR128:$dst,
6345         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6346                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6347 }
6348
6349 let Predicates = [HasAVX] in
6350   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6351 let Constraints = "$src1 = $dst" in
6352   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6353
6354 // insertps has a few different modes, there's the first two here below which
6355 // are optimized inserts that won't zero arbitrary elements in the destination
6356 // vector. The next one matches the intrinsic and could zero arbitrary elements
6357 // in the target vector.
6358 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6359                            OpndItins itins = DEFAULT_ITINS> {
6360   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6361       (ins VR128:$src1, VR128:$src2, u8imm:$src3),
6362       !if(Is2Addr,
6363         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6364         !strconcat(asm,
6365                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6366       [(set VR128:$dst,
6367         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6368       Sched<[WriteFShuffle]>;
6369   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6370       (ins VR128:$src1, f32mem:$src2, u8imm:$src3),
6371       !if(Is2Addr,
6372         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6373         !strconcat(asm,
6374                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6375       [(set VR128:$dst,
6376         (X86insertps VR128:$src1,
6377                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6378                     imm:$src3))], itins.rm>,
6379       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6380 }
6381
6382 let ExeDomain = SSEPackedSingle in {
6383   let Predicates = [UseAVX] in
6384     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6385   let Constraints = "$src1 = $dst" in
6386     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6387 }
6388
6389 let Predicates = [UseSSE41] in {
6390   // If we're inserting an element from a load or a null pshuf of a load,
6391   // fold the load into the insertps instruction.
6392   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6393                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6394                    imm:$src3)),
6395             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6396   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6397                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6398             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6399 }
6400
6401 let Predicates = [UseAVX] in {
6402   // If we're inserting an element from a vbroadcast of a load, fold the
6403   // load into the X86insertps instruction.
6404   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6405                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6406             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6407   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6408                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6409             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6410 }
6411
6412 //===----------------------------------------------------------------------===//
6413 // SSE4.1 - Round Instructions
6414 //===----------------------------------------------------------------------===//
6415
6416 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6417                             X86MemOperand x86memop, RegisterClass RC,
6418                             PatFrag mem_frag32, PatFrag mem_frag64,
6419                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6420 let ExeDomain = SSEPackedSingle in {
6421   // Intrinsic operation, reg.
6422   // Vector intrinsic operation, reg
6423   def PSr : SS4AIi8<opcps, MRMSrcReg,
6424                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6425                     !strconcat(OpcodeStr,
6426                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6427                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6428                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6429
6430   // Vector intrinsic operation, mem
6431   def PSm : SS4AIi8<opcps, MRMSrcMem,
6432                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6433                     !strconcat(OpcodeStr,
6434                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6435                     [(set RC:$dst,
6436                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6437                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6438 } // ExeDomain = SSEPackedSingle
6439
6440 let ExeDomain = SSEPackedDouble in {
6441   // Vector intrinsic operation, reg
6442   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6443                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
6444                     !strconcat(OpcodeStr,
6445                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6446                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6447                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6448
6449   // Vector intrinsic operation, mem
6450   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6451                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
6452                     !strconcat(OpcodeStr,
6453                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6454                     [(set RC:$dst,
6455                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6456                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6457 } // ExeDomain = SSEPackedDouble
6458 }
6459
6460 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6461                             string OpcodeStr,
6462                             Intrinsic F32Int,
6463                             Intrinsic F64Int, bit Is2Addr = 1> {
6464 let ExeDomain = GenericDomain in {
6465   // Operation, reg.
6466   let hasSideEffects = 0 in
6467   def SSr : SS4AIi8<opcss, MRMSrcReg,
6468       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32u8imm:$src3),
6469       !if(Is2Addr,
6470           !strconcat(OpcodeStr,
6471               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6472           !strconcat(OpcodeStr,
6473               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6474       []>, Sched<[WriteFAdd]>;
6475
6476   // Intrinsic operation, reg.
6477   let isCodeGenOnly = 1 in
6478   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6479         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6480         !if(Is2Addr,
6481             !strconcat(OpcodeStr,
6482                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6483             !strconcat(OpcodeStr,
6484                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6485         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6486         Sched<[WriteFAdd]>;
6487
6488   // Intrinsic operation, mem.
6489   def SSm : SS4AIi8<opcss, MRMSrcMem,
6490         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32u8imm:$src3),
6491         !if(Is2Addr,
6492             !strconcat(OpcodeStr,
6493                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6494             !strconcat(OpcodeStr,
6495                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6496         [(set VR128:$dst,
6497              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6498         Sched<[WriteFAddLd, ReadAfterLd]>;
6499
6500   // Operation, reg.
6501   let hasSideEffects = 0 in
6502   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6503         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32u8imm:$src3),
6504         !if(Is2Addr,
6505             !strconcat(OpcodeStr,
6506                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6507             !strconcat(OpcodeStr,
6508                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6509         []>, Sched<[WriteFAdd]>;
6510
6511   // Intrinsic operation, reg.
6512   let isCodeGenOnly = 1 in
6513   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6514         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32u8imm:$src3),
6515         !if(Is2Addr,
6516             !strconcat(OpcodeStr,
6517                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6518             !strconcat(OpcodeStr,
6519                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6520         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6521         Sched<[WriteFAdd]>;
6522
6523   // Intrinsic operation, mem.
6524   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6525         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32u8imm:$src3),
6526         !if(Is2Addr,
6527             !strconcat(OpcodeStr,
6528                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6529             !strconcat(OpcodeStr,
6530                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6531         [(set VR128:$dst,
6532               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6533         Sched<[WriteFAddLd, ReadAfterLd]>;
6534 } // ExeDomain = GenericDomain
6535 }
6536
6537 // FP round - roundss, roundps, roundsd, roundpd
6538 let Predicates = [HasAVX] in {
6539   // Intrinsic form
6540   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6541                                   loadv4f32, loadv2f64,
6542                                   int_x86_sse41_round_ps,
6543                                   int_x86_sse41_round_pd>, VEX;
6544   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6545                                   loadv8f32, loadv4f64,
6546                                   int_x86_avx_round_ps_256,
6547                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6548   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6549                                   int_x86_sse41_round_ss,
6550                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6551 }
6552
6553 let Predicates = [UseAVX] in {
6554   def : Pat<(ffloor FR32:$src),
6555             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6556   def : Pat<(f64 (ffloor FR64:$src)),
6557             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6558   def : Pat<(f32 (fnearbyint FR32:$src)),
6559             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6560   def : Pat<(f64 (fnearbyint FR64:$src)),
6561             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6562   def : Pat<(f32 (fceil FR32:$src)),
6563             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6564   def : Pat<(f64 (fceil FR64:$src)),
6565             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6566   def : Pat<(f32 (frint FR32:$src)),
6567             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6568   def : Pat<(f64 (frint FR64:$src)),
6569             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6570   def : Pat<(f32 (ftrunc FR32:$src)),
6571             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6572   def : Pat<(f64 (ftrunc FR64:$src)),
6573             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6574 }
6575
6576 let Predicates = [HasAVX] in {
6577   def : Pat<(v4f32 (ffloor VR128:$src)),
6578             (VROUNDPSr VR128:$src, (i32 0x1))>;
6579   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6580             (VROUNDPSr VR128:$src, (i32 0xC))>;
6581   def : Pat<(v4f32 (fceil VR128:$src)),
6582             (VROUNDPSr VR128:$src, (i32 0x2))>;
6583   def : Pat<(v4f32 (frint VR128:$src)),
6584             (VROUNDPSr VR128:$src, (i32 0x4))>;
6585   def : Pat<(v4f32 (ftrunc VR128:$src)),
6586             (VROUNDPSr VR128:$src, (i32 0x3))>;
6587
6588   def : Pat<(v2f64 (ffloor VR128:$src)),
6589             (VROUNDPDr VR128:$src, (i32 0x1))>;
6590   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6591             (VROUNDPDr VR128:$src, (i32 0xC))>;
6592   def : Pat<(v2f64 (fceil VR128:$src)),
6593             (VROUNDPDr VR128:$src, (i32 0x2))>;
6594   def : Pat<(v2f64 (frint VR128:$src)),
6595             (VROUNDPDr VR128:$src, (i32 0x4))>;
6596   def : Pat<(v2f64 (ftrunc VR128:$src)),
6597             (VROUNDPDr VR128:$src, (i32 0x3))>;
6598
6599   def : Pat<(v8f32 (ffloor VR256:$src)),
6600             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6601   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6602             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6603   def : Pat<(v8f32 (fceil VR256:$src)),
6604             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6605   def : Pat<(v8f32 (frint VR256:$src)),
6606             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6607   def : Pat<(v8f32 (ftrunc VR256:$src)),
6608             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6609
6610   def : Pat<(v4f64 (ffloor VR256:$src)),
6611             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6612   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6613             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6614   def : Pat<(v4f64 (fceil VR256:$src)),
6615             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6616   def : Pat<(v4f64 (frint VR256:$src)),
6617             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6618   def : Pat<(v4f64 (ftrunc VR256:$src)),
6619             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6620 }
6621
6622 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6623                                memopv4f32, memopv2f64,
6624                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6625 let Constraints = "$src1 = $dst" in
6626 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6627                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6628
6629 let Predicates = [UseSSE41] in {
6630   def : Pat<(ffloor FR32:$src),
6631             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6632   def : Pat<(f64 (ffloor FR64:$src)),
6633             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6634   def : Pat<(f32 (fnearbyint FR32:$src)),
6635             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6636   def : Pat<(f64 (fnearbyint FR64:$src)),
6637             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6638   def : Pat<(f32 (fceil FR32:$src)),
6639             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6640   def : Pat<(f64 (fceil FR64:$src)),
6641             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6642   def : Pat<(f32 (frint FR32:$src)),
6643             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6644   def : Pat<(f64 (frint FR64:$src)),
6645             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6646   def : Pat<(f32 (ftrunc FR32:$src)),
6647             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6648   def : Pat<(f64 (ftrunc FR64:$src)),
6649             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6650
6651   def : Pat<(v4f32 (ffloor VR128:$src)),
6652             (ROUNDPSr VR128:$src, (i32 0x1))>;
6653   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6654             (ROUNDPSr VR128:$src, (i32 0xC))>;
6655   def : Pat<(v4f32 (fceil VR128:$src)),
6656             (ROUNDPSr VR128:$src, (i32 0x2))>;
6657   def : Pat<(v4f32 (frint VR128:$src)),
6658             (ROUNDPSr VR128:$src, (i32 0x4))>;
6659   def : Pat<(v4f32 (ftrunc VR128:$src)),
6660             (ROUNDPSr VR128:$src, (i32 0x3))>;
6661
6662   def : Pat<(v2f64 (ffloor VR128:$src)),
6663             (ROUNDPDr VR128:$src, (i32 0x1))>;
6664   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6665             (ROUNDPDr VR128:$src, (i32 0xC))>;
6666   def : Pat<(v2f64 (fceil VR128:$src)),
6667             (ROUNDPDr VR128:$src, (i32 0x2))>;
6668   def : Pat<(v2f64 (frint VR128:$src)),
6669             (ROUNDPDr VR128:$src, (i32 0x4))>;
6670   def : Pat<(v2f64 (ftrunc VR128:$src)),
6671             (ROUNDPDr VR128:$src, (i32 0x3))>;
6672 }
6673
6674 //===----------------------------------------------------------------------===//
6675 // SSE4.1 - Packed Bit Test
6676 //===----------------------------------------------------------------------===//
6677
6678 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6679 // the intel intrinsic that corresponds to this.
6680 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6681 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6682                 "vptest\t{$src2, $src1|$src1, $src2}",
6683                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6684                 Sched<[WriteVecLogic]>, VEX;
6685 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6686                 "vptest\t{$src2, $src1|$src1, $src2}",
6687                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
6688                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6689
6690 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6691                 "vptest\t{$src2, $src1|$src1, $src2}",
6692                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6693                 Sched<[WriteVecLogic]>, VEX, VEX_L;
6694 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6695                 "vptest\t{$src2, $src1|$src1, $src2}",
6696                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
6697                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
6698 }
6699
6700 let Defs = [EFLAGS] in {
6701 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6702               "ptest\t{$src2, $src1|$src1, $src2}",
6703               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6704               Sched<[WriteVecLogic]>;
6705 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6706               "ptest\t{$src2, $src1|$src1, $src2}",
6707               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6708               Sched<[WriteVecLogicLd, ReadAfterLd]>;
6709 }
6710
6711 // The bit test instructions below are AVX only
6712 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6713                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6714   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6715             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6716             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
6717             Sched<[WriteVecLogic]>, VEX;
6718   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6719             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6720             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6721             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
6722 }
6723
6724 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6725 let ExeDomain = SSEPackedSingle in {
6726 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
6727 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
6728                             VEX_L;
6729 }
6730 let ExeDomain = SSEPackedDouble in {
6731 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
6732 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
6733                             VEX_L;
6734 }
6735 }
6736
6737 //===----------------------------------------------------------------------===//
6738 // SSE4.1 - Misc Instructions
6739 //===----------------------------------------------------------------------===//
6740
6741 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6742   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6743                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6744                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6745                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6746                      OpSize16, XS;
6747   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6748                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6749                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6750                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6751                       Sched<[WriteFAddLd]>, OpSize16, XS;
6752
6753   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6754                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6755                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6756                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
6757                      OpSize32, XS;
6758
6759   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6760                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6761                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6762                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6763                       Sched<[WriteFAddLd]>, OpSize32, XS;
6764
6765   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6766                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6767                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6768                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
6769   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6770                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6771                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6772                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
6773                        Sched<[WriteFAddLd]>, XS;
6774 }
6775
6776
6777
6778 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6779 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6780                                  Intrinsic IntId128, PatFrag ld_frag,
6781                                  X86FoldableSchedWrite Sched> {
6782   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6783                     (ins VR128:$src),
6784                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6785                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
6786                     Sched<[Sched]>;
6787   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6788                      (ins i128mem:$src),
6789                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6790                      [(set VR128:$dst,
6791                        (IntId128 (bitconvert (ld_frag addr:$src))))]>,
6792                     Sched<[Sched.Folded]>;
6793 }
6794
6795 // PHMIN has the same profile as PSAD, thus we use the same scheduling
6796 // model, although the naming is misleading.
6797 let Predicates = [HasAVX] in
6798 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6799                                          int_x86_sse41_phminposuw, loadv2i64,
6800                                          WriteVecIMul>, VEX;
6801 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6802                                          int_x86_sse41_phminposuw, memopv2i64,
6803                                          WriteVecIMul>;
6804
6805 /// SS48I_binop_rm - Simple SSE41 binary operator.
6806 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6807                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6808                           X86MemOperand x86memop, bit Is2Addr = 1,
6809                           OpndItins itins = SSE_INTALU_ITINS_P> {
6810   let isCommutable = 1 in
6811   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6812        (ins RC:$src1, RC:$src2),
6813        !if(Is2Addr,
6814            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6815            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6816        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6817        Sched<[itins.Sched]>;
6818   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6819        (ins RC:$src1, x86memop:$src2),
6820        !if(Is2Addr,
6821            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6822            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6823        [(set RC:$dst,
6824          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
6825        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6826 }
6827
6828 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
6829 /// types.
6830 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
6831                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
6832                          PatFrag memop_frag, X86MemOperand x86memop,
6833                          OpndItins itins,
6834                          bit IsCommutable = 0, bit Is2Addr = 1> {
6835   let isCommutable = IsCommutable in
6836   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6837        (ins RC:$src1, RC:$src2),
6838        !if(Is2Addr,
6839            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6840            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6841        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
6842        Sched<[itins.Sched]>;
6843   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6844        (ins RC:$src1, x86memop:$src2),
6845        !if(Is2Addr,
6846            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6847            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6848        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
6849                                      (bitconvert (memop_frag addr:$src2)))))]>,
6850        Sched<[itins.Sched.Folded, ReadAfterLd]>;
6851 }
6852
6853 let Predicates = [HasAVX, NoVLX] in {
6854   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", smin, v16i8, VR128,
6855                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6856                                   VEX_4V;
6857   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", smin, v4i32, VR128,
6858                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6859                                   VEX_4V;
6860   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", umin, v4i32, VR128,
6861                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6862                                   VEX_4V;
6863   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", umin, v8i16, VR128,
6864                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6865                                   VEX_4V;
6866   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", smax, v16i8, VR128,
6867                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6868                                   VEX_4V;
6869   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", smax, v4i32, VR128,
6870                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6871                                   VEX_4V;
6872   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", umax, v4i32, VR128,
6873                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6874                                   VEX_4V;
6875   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", umax, v8i16, VR128,
6876                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6877                                   VEX_4V;
6878   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
6879                                    VR128, loadv2i64, i128mem,
6880                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
6881 }
6882
6883 let Predicates = [HasAVX2, NoVLX] in {
6884   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", smin, v32i8, VR256,
6885                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6886                                   VEX_4V, VEX_L;
6887   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", smin, v8i32, VR256,
6888                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6889                                   VEX_4V, VEX_L;
6890   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", umin, v8i32, VR256,
6891                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6892                                   VEX_4V, VEX_L;
6893   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", umin, v16i16, VR256,
6894                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6895                                   VEX_4V, VEX_L;
6896   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", smax, v32i8, VR256,
6897                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6898                                   VEX_4V, VEX_L;
6899   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", smax, v8i32, VR256,
6900                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6901                                   VEX_4V, VEX_L;
6902   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", umax, v8i32, VR256,
6903                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6904                                   VEX_4V, VEX_L;
6905   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", umax, v16i16, VR256,
6906                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6907                                   VEX_4V, VEX_L;
6908   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
6909                                   VR256, loadv4i64, i256mem,
6910                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
6911 }
6912
6913 let Constraints = "$src1 = $dst" in {
6914   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", smin, v16i8, VR128,
6915                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6916   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", smin, v4i32, VR128,
6917                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6918   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", umin, v4i32, VR128,
6919                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6920   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", umin, v8i16, VR128,
6921                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6922   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", smax, v16i8, VR128,
6923                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6924   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", smax, v4i32, VR128,
6925                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6926   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", umax, v4i32, VR128,
6927                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6928   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", umax, v8i16, VR128,
6929                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6930   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
6931                                   VR128, memopv2i64, i128mem,
6932                                   SSE_INTMUL_ITINS_P, 1>;
6933 }
6934
6935 let Predicates = [HasAVX, NoVLX] in {
6936   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6937                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
6938                                  VEX_4V;
6939   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6940                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
6941                                  VEX_4V;
6942 }
6943 let Predicates = [HasAVX2] in {
6944   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6945                                   loadv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
6946                                   VEX_4V, VEX_L;
6947   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6948                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
6949                                   VEX_4V, VEX_L;
6950 }
6951
6952 let Constraints = "$src1 = $dst" in {
6953   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6954                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6955   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6956                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6957 }
6958
6959 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6960 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6961                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6962                  X86MemOperand x86memop, bit Is2Addr = 1,
6963                  OpndItins itins = DEFAULT_ITINS> {
6964   let isCommutable = 1 in
6965   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6966         (ins RC:$src1, RC:$src2, u8imm:$src3),
6967         !if(Is2Addr,
6968             !strconcat(OpcodeStr,
6969                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6970             !strconcat(OpcodeStr,
6971                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6972         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6973         Sched<[itins.Sched]>;
6974   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6975         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6976         !if(Is2Addr,
6977             !strconcat(OpcodeStr,
6978                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6979             !strconcat(OpcodeStr,
6980                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6981         [(set RC:$dst,
6982           (IntId RC:$src1,
6983            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6984         Sched<[itins.Sched.Folded, ReadAfterLd]>;
6985 }
6986
6987 /// SS41I_binop_rmi - SSE 4.1 binary operator with 8-bit immediate
6988 multiclass SS41I_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
6989                            ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6990                            X86MemOperand x86memop, bit Is2Addr = 1,
6991                            OpndItins itins = DEFAULT_ITINS> {
6992   let isCommutable = 1 in
6993   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6994         (ins RC:$src1, RC:$src2, u8imm:$src3),
6995         !if(Is2Addr,
6996             !strconcat(OpcodeStr,
6997                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6998             !strconcat(OpcodeStr,
6999                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7000         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))],
7001         itins.rr>, Sched<[itins.Sched]>;
7002   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7003         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
7004         !if(Is2Addr,
7005             !strconcat(OpcodeStr,
7006                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7007             !strconcat(OpcodeStr,
7008                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7009         [(set RC:$dst,
7010           (OpVT (OpNode RC:$src1,
7011                  (bitconvert (memop_frag addr:$src2)), imm:$src3)))], itins.rm>,
7012         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7013 }
7014
7015 let Predicates = [HasAVX] in {
7016   let isCommutable = 0 in {
7017     defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7018                                         VR128, loadv2i64, i128mem, 0,
7019                                         DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7020   }
7021
7022   let ExeDomain = SSEPackedSingle in {
7023   defm VBLENDPS : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v4f32,
7024                                   VR128, loadv4f32, f128mem, 0,
7025                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7026   defm VBLENDPSY : SS41I_binop_rmi<0x0C, "vblendps", X86Blendi, v8f32,
7027                                    VR256, loadv8f32, f256mem, 0,
7028                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7029   }
7030   let ExeDomain = SSEPackedDouble in {
7031   defm VBLENDPD : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v2f64,
7032                                   VR128, loadv2f64, f128mem, 0,
7033                                   DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7034   defm VBLENDPDY : SS41I_binop_rmi<0x0D, "vblendpd", X86Blendi, v4f64,
7035                                    VR256, loadv4f64, f256mem, 0,
7036                                    DEFAULT_ITINS_FBLENDSCHED>, VEX_4V, VEX_L;
7037   }
7038   defm VPBLENDW : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v8i16,
7039                                   VR128, loadv2i64, i128mem, 0,
7040                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7041
7042   let ExeDomain = SSEPackedSingle in
7043   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7044                                    VR128, loadv4f32, f128mem, 0,
7045                                    SSE_DPPS_ITINS>, VEX_4V;
7046   let ExeDomain = SSEPackedDouble in
7047   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7048                                    VR128, loadv2f64, f128mem, 0,
7049                                    SSE_DPPS_ITINS>, VEX_4V;
7050   let ExeDomain = SSEPackedSingle in
7051   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7052                                     VR256, loadv8f32, i256mem, 0,
7053                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7054 }
7055
7056 let Predicates = [HasAVX2] in {
7057   let isCommutable = 0 in {
7058   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7059                                   VR256, loadv4i64, i256mem, 0,
7060                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7061   }
7062   defm VPBLENDWY : SS41I_binop_rmi<0x0E, "vpblendw", X86Blendi, v16i16,
7063                                    VR256, loadv4i64, i256mem, 0,
7064                                    DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7065 }
7066
7067 let Constraints = "$src1 = $dst" in {
7068   let isCommutable = 0 in {
7069   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7070                                      VR128, memopv2i64, i128mem,
7071                                      1, SSE_MPSADBW_ITINS>;
7072   }
7073   let ExeDomain = SSEPackedSingle in
7074   defm BLENDPS : SS41I_binop_rmi<0x0C, "blendps", X86Blendi, v4f32,
7075                                  VR128, memopv4f32, f128mem,
7076                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7077   let ExeDomain = SSEPackedDouble in
7078   defm BLENDPD : SS41I_binop_rmi<0x0D, "blendpd", X86Blendi, v2f64,
7079                                  VR128, memopv2f64, f128mem,
7080                                  1, SSE_INTALU_ITINS_FBLEND_P>;
7081   defm PBLENDW : SS41I_binop_rmi<0x0E, "pblendw", X86Blendi, v8i16,
7082                                  VR128, memopv2i64, i128mem,
7083                                  1, SSE_INTALU_ITINS_BLEND_P>;
7084   let ExeDomain = SSEPackedSingle in
7085   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7086                                   VR128, memopv4f32, f128mem, 1,
7087                                   SSE_DPPS_ITINS>;
7088   let ExeDomain = SSEPackedDouble in
7089   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7090                                   VR128, memopv2f64, f128mem, 1,
7091                                   SSE_DPPD_ITINS>;
7092 }
7093
7094 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7095 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7096                                     RegisterClass RC, X86MemOperand x86memop,
7097                                     PatFrag mem_frag, Intrinsic IntId,
7098                                     X86FoldableSchedWrite Sched> {
7099   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7100                   (ins RC:$src1, RC:$src2, RC:$src3),
7101                   !strconcat(OpcodeStr,
7102                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7103                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7104                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7105                 Sched<[Sched]>;
7106
7107   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7108                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7109                   !strconcat(OpcodeStr,
7110                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7111                   [(set RC:$dst,
7112                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7113                                RC:$src3))],
7114                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7115                 Sched<[Sched.Folded, ReadAfterLd]>;
7116 }
7117
7118 let Predicates = [HasAVX] in {
7119 let ExeDomain = SSEPackedDouble in {
7120 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7121                                            loadv2f64, int_x86_sse41_blendvpd,
7122                                            WriteFVarBlend>;
7123 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7124                                   loadv4f64, int_x86_avx_blendv_pd_256,
7125                                   WriteFVarBlend>, VEX_L;
7126 } // ExeDomain = SSEPackedDouble
7127 let ExeDomain = SSEPackedSingle in {
7128 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7129                                            loadv4f32, int_x86_sse41_blendvps,
7130                                            WriteFVarBlend>;
7131 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7132                                   loadv8f32, int_x86_avx_blendv_ps_256,
7133                                   WriteFVarBlend>, VEX_L;
7134 } // ExeDomain = SSEPackedSingle
7135 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7136                                            loadv2i64, int_x86_sse41_pblendvb,
7137                                            WriteVarBlend>;
7138 }
7139
7140 let Predicates = [HasAVX2] in {
7141 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7142                                       loadv4i64, int_x86_avx2_pblendvb,
7143                                       WriteVarBlend>, VEX_L;
7144 }
7145
7146 let Predicates = [HasAVX] in {
7147   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7148                             (v16i8 VR128:$src2))),
7149             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7150   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7151                             (v4i32 VR128:$src2))),
7152             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7153   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7154                             (v4f32 VR128:$src2))),
7155             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7156   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7157                             (v2i64 VR128:$src2))),
7158             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7159   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7160                             (v2f64 VR128:$src2))),
7161             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7162   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7163                             (v8i32 VR256:$src2))),
7164             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7165   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7166                             (v8f32 VR256:$src2))),
7167             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7168   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7169                             (v4i64 VR256:$src2))),
7170             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7171   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7172                             (v4f64 VR256:$src2))),
7173             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7174 }
7175
7176 let Predicates = [HasAVX2] in {
7177   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7178                             (v32i8 VR256:$src2))),
7179             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7180 }
7181
7182 // Patterns
7183 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7184 // on targets where they have equal performance. These were changed to use
7185 // blends because blends have better throughput on SandyBridge and Haswell, but
7186 // movs[s/d] are 1-2 byte shorter instructions.
7187 let Predicates = [UseAVX] in {
7188   let AddedComplexity = 15 in {
7189   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7190   // MOVS{S,D} to the lower bits.
7191   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7192             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7193   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7194             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7195   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7196             (VPBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7197   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7198             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7199
7200   // Move low f32 and clear high bits.
7201   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7202             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7203
7204   // Move low f64 and clear high bits.
7205   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7206             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7207   }
7208
7209   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7210                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7211             (SUBREG_TO_REG (i32 0),
7212                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7213                            sub_xmm)>;
7214   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7215                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7216             (SUBREG_TO_REG (i64 0),
7217                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7218                            sub_xmm)>;
7219
7220   // These will incur an FP/int domain crossing penalty, but it may be the only
7221   // way without AVX2. Do not add any complexity because we may be able to match
7222   // more optimal patterns defined earlier in this file.
7223   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7224             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7225   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7226             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7227 }
7228
7229 // FIXME: Prefer a movss or movsd over a blendps when optimizing for size or
7230 // on targets where they have equal performance. These were changed to use
7231 // blends because blends have better throughput on SandyBridge and Haswell, but
7232 // movs[s/d] are 1-2 byte shorter instructions.
7233 let Predicates = [UseSSE41] in {
7234   // With SSE41 we can use blends for these patterns.
7235   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7236             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7237   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7238             (PBLENDWrri (v4i32 (V_SET0)), VR128:$src, (i8 3))>;
7239   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7240             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7241 }
7242
7243
7244 /// SS41I_ternary_int - SSE 4.1 ternary operator
7245 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7246   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7247                                X86MemOperand x86memop, Intrinsic IntId,
7248                                OpndItins itins = DEFAULT_ITINS> {
7249     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7250                     (ins VR128:$src1, VR128:$src2),
7251                     !strconcat(OpcodeStr,
7252                      "\t{$src2, $dst|$dst, $src2}"),
7253                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7254                     itins.rr>, Sched<[itins.Sched]>;
7255
7256     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7257                     (ins VR128:$src1, x86memop:$src2),
7258                     !strconcat(OpcodeStr,
7259                      "\t{$src2, $dst|$dst, $src2}"),
7260                     [(set VR128:$dst,
7261                       (IntId VR128:$src1,
7262                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7263                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7264   }
7265 }
7266
7267 let ExeDomain = SSEPackedDouble in
7268 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7269                                   int_x86_sse41_blendvpd,
7270                                   DEFAULT_ITINS_FBLENDSCHED>;
7271 let ExeDomain = SSEPackedSingle in
7272 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7273                                   int_x86_sse41_blendvps,
7274                                   DEFAULT_ITINS_FBLENDSCHED>;
7275 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7276                                   int_x86_sse41_pblendvb,
7277                                   DEFAULT_ITINS_VARBLENDSCHED>;
7278
7279 // Aliases with the implicit xmm0 argument
7280 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7281                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7282 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7283                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7284 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7285                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7286 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7287                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7288 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7289                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7290 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7291                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7292
7293 let Predicates = [UseSSE41] in {
7294   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7295                             (v16i8 VR128:$src2))),
7296             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7297   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7298                             (v4i32 VR128:$src2))),
7299             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7300   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7301                             (v4f32 VR128:$src2))),
7302             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7303   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7304                             (v2i64 VR128:$src2))),
7305             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7306   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7307                             (v2f64 VR128:$src2))),
7308             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7309 }
7310
7311 let SchedRW = [WriteLoad] in {
7312 let Predicates = [HasAVX] in
7313 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7314                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7315                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7316                        VEX;
7317 let Predicates = [HasAVX2] in
7318 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7319                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7320                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7321                          VEX, VEX_L;
7322 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7323                        "movntdqa\t{$src, $dst|$dst, $src}",
7324                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7325 } // SchedRW
7326
7327 //===----------------------------------------------------------------------===//
7328 // SSE4.2 - Compare Instructions
7329 //===----------------------------------------------------------------------===//
7330
7331 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7332 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7333                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7334                           X86MemOperand x86memop, bit Is2Addr = 1> {
7335   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7336        (ins RC:$src1, RC:$src2),
7337        !if(Is2Addr,
7338            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7339            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7340        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7341   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7342        (ins RC:$src1, x86memop:$src2),
7343        !if(Is2Addr,
7344            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7345            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7346        [(set RC:$dst,
7347          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7348 }
7349
7350 let Predicates = [HasAVX] in
7351   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7352                                  loadv2i64, i128mem, 0>, VEX_4V;
7353
7354 let Predicates = [HasAVX2] in
7355   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7356                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7357
7358 let Constraints = "$src1 = $dst" in
7359   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7360                                 memopv2i64, i128mem>;
7361
7362 //===----------------------------------------------------------------------===//
7363 // SSE4.2 - String/text Processing Instructions
7364 //===----------------------------------------------------------------------===//
7365
7366 // Packed Compare Implicit Length Strings, Return Mask
7367 multiclass pseudo_pcmpistrm<string asm, PatFrag ld_frag> {
7368   def REG : PseudoI<(outs VR128:$dst),
7369                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7370     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7371                                                   imm:$src3))]>;
7372   def MEM : PseudoI<(outs VR128:$dst),
7373                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7374     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7375                        (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7376 }
7377
7378 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7379   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128", loadv2i64>,
7380                          Requires<[HasAVX]>;
7381   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128", memopv2i64>,
7382                          Requires<[UseSSE42]>;
7383 }
7384
7385 multiclass pcmpistrm_SS42AI<string asm> {
7386   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7387     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7388     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7389     []>, Sched<[WritePCmpIStrM]>;
7390   let mayLoad = 1 in
7391   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7392     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7393     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7394     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7395 }
7396
7397 let Defs = [XMM0, EFLAGS], hasSideEffects = 0 in {
7398   let Predicates = [HasAVX] in
7399   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7400   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7401 }
7402
7403 // Packed Compare Explicit Length Strings, Return Mask
7404 multiclass pseudo_pcmpestrm<string asm, PatFrag ld_frag> {
7405   def REG : PseudoI<(outs VR128:$dst),
7406                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7407     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7408                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7409   def MEM : PseudoI<(outs VR128:$dst),
7410                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7411     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7412                        (bc_v16i8 (ld_frag addr:$src3)), EDX, imm:$src5))]>;
7413 }
7414
7415 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7416   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128", loadv2i64>,
7417                          Requires<[HasAVX]>;
7418   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128", memopv2i64>,
7419                          Requires<[UseSSE42]>;
7420 }
7421
7422 multiclass SS42AI_pcmpestrm<string asm> {
7423   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7424     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7425     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7426     []>, Sched<[WritePCmpEStrM]>;
7427   let mayLoad = 1 in
7428   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7429     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7430     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7431     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7432 }
7433
7434 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7435   let Predicates = [HasAVX] in
7436   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7437   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7438 }
7439
7440 // Packed Compare Implicit Length Strings, Return Index
7441 multiclass pseudo_pcmpistri<string asm, PatFrag ld_frag> {
7442   def REG : PseudoI<(outs GR32:$dst),
7443                     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7444     [(set GR32:$dst, EFLAGS,
7445       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7446   def MEM : PseudoI<(outs GR32:$dst),
7447                     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7448     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7449                               (bc_v16i8 (ld_frag addr:$src2)), imm:$src3))]>;
7450 }
7451
7452 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7453   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI", loadv2i64>,
7454                       Requires<[HasAVX]>;
7455   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI", memopv2i64>,
7456                       Requires<[UseSSE42]>;
7457 }
7458
7459 multiclass SS42AI_pcmpistri<string asm> {
7460   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7461     (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7462     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7463     []>, Sched<[WritePCmpIStrI]>;
7464   let mayLoad = 1 in
7465   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7466     (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7467     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7468     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7469 }
7470
7471 let Defs = [ECX, EFLAGS], hasSideEffects = 0 in {
7472   let Predicates = [HasAVX] in
7473   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7474   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7475 }
7476
7477 // Packed Compare Explicit Length Strings, Return Index
7478 multiclass pseudo_pcmpestri<string asm, PatFrag ld_frag> {
7479   def REG : PseudoI<(outs GR32:$dst),
7480                     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7481     [(set GR32:$dst, EFLAGS,
7482       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7483   def MEM : PseudoI<(outs GR32:$dst),
7484                     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7485     [(set GR32:$dst, EFLAGS,
7486       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (ld_frag addr:$src3)), EDX,
7487        imm:$src5))]>;
7488 }
7489
7490 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7491   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI", loadv2i64>,
7492                       Requires<[HasAVX]>;
7493   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI", memopv2i64>,
7494                       Requires<[UseSSE42]>;
7495 }
7496
7497 multiclass SS42AI_pcmpestri<string asm> {
7498   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7499     (ins VR128:$src1, VR128:$src3, u8imm:$src5),
7500     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7501     []>, Sched<[WritePCmpEStrI]>;
7502   let mayLoad = 1 in
7503   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7504     (ins VR128:$src1, i128mem:$src3, u8imm:$src5),
7505     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7506     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7507 }
7508
7509 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], hasSideEffects = 0 in {
7510   let Predicates = [HasAVX] in
7511   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7512   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7513 }
7514
7515 //===----------------------------------------------------------------------===//
7516 // SSE4.2 - CRC Instructions
7517 //===----------------------------------------------------------------------===//
7518
7519 // No CRC instructions have AVX equivalents
7520
7521 // crc intrinsic instruction
7522 // This set of instructions are only rm, the only difference is the size
7523 // of r and m.
7524 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7525                    RegisterClass RCIn, SDPatternOperator Int> :
7526   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7527          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7528          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7529          Sched<[WriteFAdd]>;
7530
7531 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7532                    X86MemOperand x86memop, SDPatternOperator Int> :
7533   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7534          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7535          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7536          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7537
7538 let Constraints = "$src1 = $dst" in {
7539   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7540                                  int_x86_sse42_crc32_32_8>;
7541   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7542                                  int_x86_sse42_crc32_32_8>;
7543   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7544                                  int_x86_sse42_crc32_32_16>, OpSize16;
7545   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7546                                  int_x86_sse42_crc32_32_16>, OpSize16;
7547   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7548                                  int_x86_sse42_crc32_32_32>, OpSize32;
7549   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7550                                  int_x86_sse42_crc32_32_32>, OpSize32;
7551   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7552                                  int_x86_sse42_crc32_64_64>, REX_W;
7553   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7554                                  int_x86_sse42_crc32_64_64>, REX_W;
7555   let hasSideEffects = 0 in {
7556     let mayLoad = 1 in
7557     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7558                                    null_frag>, REX_W;
7559     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7560                                    null_frag>, REX_W;
7561   }
7562 }
7563
7564 //===----------------------------------------------------------------------===//
7565 // SHA-NI Instructions
7566 //===----------------------------------------------------------------------===//
7567
7568 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7569                       bit UsesXMM0 = 0> {
7570   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7571              (ins VR128:$src1, VR128:$src2),
7572              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7573              [!if(UsesXMM0,
7574                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7575                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7576
7577   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7578              (ins VR128:$src1, i128mem:$src2),
7579              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7580              [!if(UsesXMM0,
7581                   (set VR128:$dst, (IntId VR128:$src1,
7582                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7583                   (set VR128:$dst, (IntId VR128:$src1,
7584                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7585 }
7586
7587 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7588   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7589                          (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7590                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7591                          [(set VR128:$dst,
7592                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7593                             (i8 imm:$src3)))]>, TA;
7594   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7595                          (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7596                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7597                          [(set VR128:$dst,
7598                            (int_x86_sha1rnds4 VR128:$src1,
7599                             (bc_v4i32 (memopv2i64 addr:$src2)),
7600                             (i8 imm:$src3)))]>, TA;
7601
7602   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7603   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7604   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7605
7606   let Uses=[XMM0] in
7607   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7608
7609   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7610   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7611 }
7612
7613 // Aliases with explicit %xmm0
7614 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7615                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7616 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7617                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7618
7619 //===----------------------------------------------------------------------===//
7620 // AES-NI Instructions
7621 //===----------------------------------------------------------------------===//
7622
7623 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
7624                              PatFrag ld_frag, bit Is2Addr = 1> {
7625   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7626        (ins VR128:$src1, VR128:$src2),
7627        !if(Is2Addr,
7628            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7629            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7630        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7631        Sched<[WriteAESDecEnc]>;
7632   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7633        (ins VR128:$src1, i128mem:$src2),
7634        !if(Is2Addr,
7635            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7636            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7637        [(set VR128:$dst,
7638          (IntId128 VR128:$src1, (ld_frag addr:$src2)))]>,
7639        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7640 }
7641
7642 // Perform One Round of an AES Encryption/Decryption Flow
7643 let Predicates = [HasAVX, HasAES] in {
7644   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7645                          int_x86_aesni_aesenc, loadv2i64, 0>, VEX_4V;
7646   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7647                          int_x86_aesni_aesenclast, loadv2i64, 0>, VEX_4V;
7648   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7649                          int_x86_aesni_aesdec, loadv2i64, 0>, VEX_4V;
7650   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7651                          int_x86_aesni_aesdeclast, loadv2i64, 0>, VEX_4V;
7652 }
7653
7654 let Constraints = "$src1 = $dst" in {
7655   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7656                          int_x86_aesni_aesenc, memopv2i64>;
7657   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7658                          int_x86_aesni_aesenclast, memopv2i64>;
7659   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7660                          int_x86_aesni_aesdec, memopv2i64>;
7661   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7662                          int_x86_aesni_aesdeclast, memopv2i64>;
7663 }
7664
7665 // Perform the AES InvMixColumn Transformation
7666 let Predicates = [HasAVX, HasAES] in {
7667   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7668       (ins VR128:$src1),
7669       "vaesimc\t{$src1, $dst|$dst, $src1}",
7670       [(set VR128:$dst,
7671         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
7672       VEX;
7673   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7674       (ins i128mem:$src1),
7675       "vaesimc\t{$src1, $dst|$dst, $src1}",
7676       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
7677       Sched<[WriteAESIMCLd]>, VEX;
7678 }
7679 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7680   (ins VR128:$src1),
7681   "aesimc\t{$src1, $dst|$dst, $src1}",
7682   [(set VR128:$dst,
7683     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
7684 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7685   (ins i128mem:$src1),
7686   "aesimc\t{$src1, $dst|$dst, $src1}",
7687   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7688   Sched<[WriteAESIMCLd]>;
7689
7690 // AES Round Key Generation Assist
7691 let Predicates = [HasAVX, HasAES] in {
7692   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7693       (ins VR128:$src1, u8imm:$src2),
7694       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7695       [(set VR128:$dst,
7696         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7697       Sched<[WriteAESKeyGen]>, VEX;
7698   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7699       (ins i128mem:$src1, u8imm:$src2),
7700       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7701       [(set VR128:$dst,
7702         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
7703       Sched<[WriteAESKeyGenLd]>, VEX;
7704 }
7705 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7706   (ins VR128:$src1, u8imm:$src2),
7707   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7708   [(set VR128:$dst,
7709     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7710   Sched<[WriteAESKeyGen]>;
7711 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7712   (ins i128mem:$src1, u8imm:$src2),
7713   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7714   [(set VR128:$dst,
7715     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7716   Sched<[WriteAESKeyGenLd]>;
7717
7718 //===----------------------------------------------------------------------===//
7719 // PCLMUL Instructions
7720 //===----------------------------------------------------------------------===//
7721
7722 // AVX carry-less Multiplication instructions
7723 let isCommutable = 1 in
7724 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7725            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7726            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7727            [(set VR128:$dst,
7728              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
7729            Sched<[WriteCLMul]>;
7730
7731 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7732            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7733            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7734            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7735                               (loadv2i64 addr:$src2), imm:$src3))]>,
7736            Sched<[WriteCLMulLd, ReadAfterLd]>;
7737
7738 // Carry-less Multiplication instructions
7739 let Constraints = "$src1 = $dst" in {
7740 let isCommutable = 1 in
7741 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7742            (ins VR128:$src1, VR128:$src2, u8imm:$src3),
7743            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7744            [(set VR128:$dst,
7745              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7746              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
7747
7748 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7749            (ins VR128:$src1, i128mem:$src2, u8imm:$src3),
7750            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7751            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7752                               (memopv2i64 addr:$src2), imm:$src3))],
7753                               IIC_SSE_PCLMULQDQ_RM>,
7754            Sched<[WriteCLMulLd, ReadAfterLd]>;
7755 } // Constraints = "$src1 = $dst"
7756
7757
7758 multiclass pclmul_alias<string asm, int immop> {
7759   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7760                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
7761
7762   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7763                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
7764
7765   def : InstAlias<!strconcat("vpclmul", asm,
7766                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7767                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
7768                   0>;
7769
7770   def : InstAlias<!strconcat("vpclmul", asm,
7771                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7772                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
7773                   0>;
7774 }
7775 defm : pclmul_alias<"hqhq", 0x11>;
7776 defm : pclmul_alias<"hqlq", 0x01>;
7777 defm : pclmul_alias<"lqhq", 0x10>;
7778 defm : pclmul_alias<"lqlq", 0x00>;
7779
7780 //===----------------------------------------------------------------------===//
7781 // SSE4A Instructions
7782 //===----------------------------------------------------------------------===//
7783
7784 let Predicates = [HasSSE4A] in {
7785
7786 let Constraints = "$src = $dst" in {
7787 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
7788                  (ins VR128:$src, u8imm:$len, u8imm:$idx),
7789                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7790                  [(set VR128:$dst, (X86extrqi VR128:$src, imm:$len,
7791                                     imm:$idx))]>, PD;
7792 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7793               (ins VR128:$src, VR128:$mask),
7794               "extrq\t{$mask, $src|$src, $mask}",
7795               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7796                                  VR128:$mask))]>, PD;
7797
7798 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7799                    (ins VR128:$src, VR128:$src2, u8imm:$len, u8imm:$idx),
7800                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7801                    [(set VR128:$dst, (X86insertqi VR128:$src, VR128:$src2,
7802                                       imm:$len, imm:$idx))]>, XD;
7803 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7804                  (ins VR128:$src, VR128:$mask),
7805                  "insertq\t{$mask, $src|$src, $mask}",
7806                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7807                                     VR128:$mask))]>, XD;
7808 }
7809
7810 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7811                 "movntss\t{$src, $dst|$dst, $src}",
7812                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7813
7814 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7815                 "movntsd\t{$src, $dst|$dst, $src}",
7816                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7817 }
7818
7819 //===----------------------------------------------------------------------===//
7820 // AVX Instructions
7821 //===----------------------------------------------------------------------===//
7822
7823 //===----------------------------------------------------------------------===//
7824 // VBROADCAST - Load from memory and broadcast to all elements of the
7825 //              destination operand
7826 //
7827 class avx_broadcast_rm<bits<8> opc, string OpcodeStr, RegisterClass RC,
7828                            X86MemOperand x86memop, ValueType VT,
7829                            PatFrag ld_frag, SchedWrite Sched> :
7830   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7831         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7832         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
7833         Sched<[Sched]>, VEX {
7834     let mayLoad = 1;
7835 }
7836
7837 // AVX2 adds register forms
7838 class avx2_broadcast_rr<bits<8> opc, string OpcodeStr, RegisterClass RC,
7839                         ValueType ResVT, ValueType OpVT, SchedWrite Sched> :
7840   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7841          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7842          [(set RC:$dst, (ResVT (X86VBroadcast (OpVT VR128:$src))))]>,
7843          Sched<[Sched]>, VEX;
7844
7845 let ExeDomain = SSEPackedSingle in {
7846   def VBROADCASTSSrm  : avx_broadcast_rm<0x18, "vbroadcastss", VR128,
7847                                              f32mem, v4f32, loadf32, WriteLoad>;
7848   def VBROADCASTSSYrm : avx_broadcast_rm<0x18, "vbroadcastss", VR256,
7849                                              f32mem, v8f32, loadf32,
7850                                              WriteFShuffleLd>, VEX_L;
7851 }
7852 let ExeDomain = SSEPackedDouble in
7853 def VBROADCASTSDYrm  : avx_broadcast_rm<0x19, "vbroadcastsd", VR256, f64mem,
7854                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
7855
7856 let ExeDomain = SSEPackedSingle in {
7857   def VBROADCASTSSrr  : avx2_broadcast_rr<0x18, "vbroadcastss", VR128,
7858                                           v4f32, v4f32, WriteFShuffle>;
7859   def VBROADCASTSSYrr : avx2_broadcast_rr<0x18, "vbroadcastss", VR256,
7860                                           v8f32, v4f32, WriteFShuffle256>, VEX_L;
7861 }
7862 let ExeDomain = SSEPackedDouble in
7863 def VBROADCASTSDYrr  : avx2_broadcast_rr<0x19, "vbroadcastsd", VR256,
7864                                          v4f64, v2f64, WriteFShuffle256>, VEX_L;
7865
7866 let mayLoad = 1, Predicates = [HasAVX2] in
7867 def VBROADCASTI128 : AVX8I<0x5A, MRMSrcMem, (outs VR256:$dst),
7868                            (ins i128mem:$src),
7869                            "vbroadcasti128\t{$src, $dst|$dst, $src}", []>,
7870                            Sched<[WriteLoad]>, VEX, VEX_L;
7871
7872 def VBROADCASTF128 : AVX8I<0x1A, MRMSrcMem, (outs VR256:$dst),
7873                            (ins f128mem:$src),
7874                            "vbroadcastf128\t{$src, $dst|$dst, $src}",
7875                            [(set VR256:$dst,
7876                               (int_x86_avx_vbroadcastf128_pd_256 addr:$src))]>,
7877                            Sched<[WriteFShuffleLd]>, VEX, VEX_L;
7878
7879 let Predicates = [HasAVX] in
7880 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7881           (VBROADCASTF128 addr:$src)>;
7882
7883
7884 //===----------------------------------------------------------------------===//
7885 // VINSERTF128 - Insert packed floating-point values
7886 //
7887 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7888 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7889           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
7890           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7891           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
7892 let mayLoad = 1 in
7893 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7894           (ins VR256:$src1, f128mem:$src2, u8imm:$src3),
7895           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7896           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
7897 }
7898
7899 let Predicates = [HasAVX] in {
7900 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7901                                    (iPTR imm)),
7902           (VINSERTF128rr VR256:$src1, VR128:$src2,
7903                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7904 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7905                                    (iPTR imm)),
7906           (VINSERTF128rr VR256:$src1, VR128:$src2,
7907                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7908
7909 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7910                                    (iPTR imm)),
7911           (VINSERTF128rm VR256:$src1, addr:$src2,
7912                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7913 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7914                                    (iPTR imm)),
7915           (VINSERTF128rm VR256:$src1, addr:$src2,
7916                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7917 }
7918
7919 let Predicates = [HasAVX1Only] in {
7920 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7921                                    (iPTR imm)),
7922           (VINSERTF128rr VR256:$src1, VR128:$src2,
7923                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7924 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7925                                    (iPTR imm)),
7926           (VINSERTF128rr VR256:$src1, VR128:$src2,
7927                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7928 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7929                                    (iPTR imm)),
7930           (VINSERTF128rr VR256:$src1, VR128:$src2,
7931                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7932 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7933                                    (iPTR imm)),
7934           (VINSERTF128rr VR256:$src1, VR128:$src2,
7935                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7936
7937 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7938                                    (iPTR imm)),
7939           (VINSERTF128rm VR256:$src1, addr:$src2,
7940                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7941 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7942                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7943                                    (iPTR imm)),
7944           (VINSERTF128rm VR256:$src1, addr:$src2,
7945                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7946 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7947                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7948                                    (iPTR imm)),
7949           (VINSERTF128rm VR256:$src1, addr:$src2,
7950                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7951 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7952                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7953                                    (iPTR imm)),
7954           (VINSERTF128rm VR256:$src1, addr:$src2,
7955                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7956 }
7957
7958 //===----------------------------------------------------------------------===//
7959 // VEXTRACTF128 - Extract packed floating-point values
7960 //
7961 let hasSideEffects = 0, ExeDomain = SSEPackedSingle in {
7962 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7963           (ins VR256:$src1, u8imm:$src2),
7964           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7965           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
7966 let mayStore = 1 in
7967 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7968           (ins f128mem:$dst, VR256:$src1, u8imm:$src2),
7969           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7970           []>, Sched<[WriteStore]>, VEX, VEX_L;
7971 }
7972
7973 // AVX1 patterns
7974 let Predicates = [HasAVX] in {
7975 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7976           (v4f32 (VEXTRACTF128rr
7977                     (v8f32 VR256:$src1),
7978                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7979 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7980           (v2f64 (VEXTRACTF128rr
7981                     (v4f64 VR256:$src1),
7982                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7983
7984 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7985                          (iPTR imm))), addr:$dst),
7986           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7987            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7988 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7989                          (iPTR imm))), addr:$dst),
7990           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7991            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7992 }
7993
7994 let Predicates = [HasAVX1Only] in {
7995 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7996           (v2i64 (VEXTRACTF128rr
7997                   (v4i64 VR256:$src1),
7998                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7999 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8000           (v4i32 (VEXTRACTF128rr
8001                   (v8i32 VR256:$src1),
8002                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8003 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8004           (v8i16 (VEXTRACTF128rr
8005                   (v16i16 VR256:$src1),
8006                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8007 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8008           (v16i8 (VEXTRACTF128rr
8009                   (v32i8 VR256:$src1),
8010                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8011
8012 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8013                                 (iPTR imm))), addr:$dst),
8014           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8015            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8016 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8017                                 (iPTR imm))), addr:$dst),
8018           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8019            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8020 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8021                                 (iPTR imm))), addr:$dst),
8022           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8023            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8024 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8025                                 (iPTR imm))), addr:$dst),
8026           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8027            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8028 }
8029
8030 //===----------------------------------------------------------------------===//
8031 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8032 //
8033 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8034                           Intrinsic IntLd, Intrinsic IntLd256,
8035                           Intrinsic IntSt, Intrinsic IntSt256> {
8036   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8037              (ins VR128:$src1, f128mem:$src2),
8038              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8039              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8040              VEX_4V;
8041   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8042              (ins VR256:$src1, f256mem:$src2),
8043              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8044              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8045              VEX_4V, VEX_L;
8046   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8047              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8048              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8049              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8050   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8051              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8052              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8053              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8054 }
8055
8056 let ExeDomain = SSEPackedSingle in
8057 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8058                                  int_x86_avx_maskload_ps,
8059                                  int_x86_avx_maskload_ps_256,
8060                                  int_x86_avx_maskstore_ps,
8061                                  int_x86_avx_maskstore_ps_256>;
8062 let ExeDomain = SSEPackedDouble in
8063 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8064                                  int_x86_avx_maskload_pd,
8065                                  int_x86_avx_maskload_pd_256,
8066                                  int_x86_avx_maskstore_pd,
8067                                  int_x86_avx_maskstore_pd_256>;
8068
8069 //===----------------------------------------------------------------------===//
8070 // VPERMIL - Permute Single and Double Floating-Point Values
8071 //
8072 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8073                       RegisterClass RC, X86MemOperand x86memop_f,
8074                       X86MemOperand x86memop_i, PatFrag i_frag,
8075                       Intrinsic IntVar, ValueType vt> {
8076   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8077              (ins RC:$src1, RC:$src2),
8078              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8079              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8080              Sched<[WriteFShuffle]>;
8081   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8082              (ins RC:$src1, x86memop_i:$src2),
8083              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8084              [(set RC:$dst, (IntVar RC:$src1,
8085                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8086              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8087
8088   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8089              (ins RC:$src1, u8imm:$src2),
8090              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8091              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8092              Sched<[WriteFShuffle]>;
8093   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8094              (ins x86memop_f:$src1, u8imm:$src2),
8095              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8096              [(set RC:$dst,
8097                (vt (X86VPermilpi (load addr:$src1), (i8 imm:$src2))))]>, VEX,
8098              Sched<[WriteFShuffleLd]>;
8099 }
8100
8101 let ExeDomain = SSEPackedSingle in {
8102   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8103                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8104   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8105                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8106 }
8107 let ExeDomain = SSEPackedDouble in {
8108   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8109                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8110   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8111                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8112 }
8113
8114 let Predicates = [HasAVX] in {
8115 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8116           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8117 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8118           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8119 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8120           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8121 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8122           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8123
8124 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8125           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8126 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8127           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8128 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8129                                (i8 imm:$imm))),
8130           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8131 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8132           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8133
8134 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8135           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8136 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8137           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8138 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8139           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8140 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8141           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8142
8143 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8144           (VPERMILPDri VR128:$src1, imm:$imm)>;
8145 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8146           (VPERMILPDmi addr:$src1, imm:$imm)>;
8147 }
8148
8149 //===----------------------------------------------------------------------===//
8150 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8151 //
8152 let ExeDomain = SSEPackedSingle in {
8153 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8154           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8155           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8156           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8157                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8158           Sched<[WriteFShuffle]>;
8159 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8160           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8161           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8162           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8163                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8164           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8165 }
8166
8167 let Predicates = [HasAVX] in {
8168 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8169           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8170 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8171                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8172           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8173 }
8174
8175 let Predicates = [HasAVX1Only] in {
8176 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8177           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8178 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8179           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8180 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8181           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8182 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8183           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8184
8185 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8186                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8187           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8188 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8189                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8190           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8191 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8192                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8193           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8194 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8195                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8196           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8197 }
8198
8199 //===----------------------------------------------------------------------===//
8200 // VZERO - Zero YMM registers
8201 //
8202 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8203             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8204   // Zero All YMM registers
8205   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8206                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8207
8208   // Zero Upper bits of YMM registers
8209   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8210                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8211 }
8212
8213 //===----------------------------------------------------------------------===//
8214 // Half precision conversion instructions
8215 //===----------------------------------------------------------------------===//
8216 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8217   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8218              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8219              [(set RC:$dst, (Int VR128:$src))]>,
8220              T8PD, VEX, Sched<[WriteCvtF2F]>;
8221   let hasSideEffects = 0, mayLoad = 1 in
8222   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8223              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8224              Sched<[WriteCvtF2FLd]>;
8225 }
8226
8227 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8228   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8229                (ins RC:$src1, i32u8imm:$src2),
8230                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8231                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8232                TAPD, VEX, Sched<[WriteCvtF2F]>;
8233   let hasSideEffects = 0, mayStore = 1,
8234       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8235   def mr : Ii8<0x1D, MRMDestMem, (outs),
8236                (ins x86memop:$dst, RC:$src1, i32u8imm:$src2),
8237                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8238                TAPD, VEX;
8239 }
8240
8241 let Predicates = [HasF16C] in {
8242   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8243   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8244   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8245   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8246
8247   // Pattern match vcvtph2ps of a scalar i64 load.
8248   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8249             (VCVTPH2PSrm addr:$src)>;
8250   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8251             (VCVTPH2PSrm addr:$src)>;
8252
8253   def : Pat<(store (f64 (vector_extract (bc_v2f64 (v8i16
8254                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8255                    addr:$dst),
8256                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8257   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v8i16
8258                   (int_x86_vcvtps2ph_128 VR128:$src1, i32:$src2))), (iPTR 0))),
8259                    addr:$dst),
8260                    (VCVTPS2PHmr addr:$dst, VR128:$src1, imm:$src2)>;
8261   def : Pat<(store (v8i16 (int_x86_vcvtps2ph_256 VR256:$src1, i32:$src2)),
8262                    addr:$dst),
8263                    (VCVTPS2PHYmr addr:$dst, VR256:$src1, imm:$src2)>;
8264 }
8265
8266 // Patterns for  matching conversions from float to half-float and vice versa.
8267 let Predicates = [HasF16C] in {
8268   def : Pat<(fp_to_f16 FR32:$src),
8269             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8270               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8271
8272   def : Pat<(f16_to_fp GR16:$src),
8273             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8274               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8275
8276   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8277             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8278               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8279 }
8280
8281 //===----------------------------------------------------------------------===//
8282 // AVX2 Instructions
8283 //===----------------------------------------------------------------------===//
8284
8285 /// AVX2_binop_rmi - AVX2 binary operator with 8-bit immediate
8286 multiclass AVX2_binop_rmi<bits<8> opc, string OpcodeStr, SDNode OpNode,
8287                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
8288                           X86MemOperand x86memop> {
8289   let isCommutable = 1 in
8290   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8291         (ins RC:$src1, RC:$src2, u8imm:$src3),
8292         !strconcat(OpcodeStr,
8293             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8294         [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2, imm:$src3)))]>,
8295         Sched<[WriteBlend]>, VEX_4V;
8296   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8297         (ins RC:$src1, x86memop:$src2, u8imm:$src3),
8298         !strconcat(OpcodeStr,
8299             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8300         [(set RC:$dst,
8301           (OpVT (OpNode RC:$src1,
8302            (bitconvert (memop_frag addr:$src2)), imm:$src3)))]>,
8303         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8304 }
8305
8306 defm VPBLENDD : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v4i32,
8307                                VR128, loadv2i64, i128mem>;
8308 defm VPBLENDDY : AVX2_binop_rmi<0x02, "vpblendd", X86Blendi, v8i32,
8309                                 VR256, loadv4i64, i256mem>, VEX_L;
8310
8311 //===----------------------------------------------------------------------===//
8312 // VPBROADCAST - Load from memory and broadcast to all elements of the
8313 //               destination operand
8314 //
8315 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8316                           X86MemOperand x86memop, PatFrag ld_frag,
8317                           ValueType OpVT128, ValueType OpVT256> {
8318   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8319                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8320                   [(set VR128:$dst, (OpVT128 (X86VBroadcast (OpVT128 VR128:$src))))]>,
8321                   Sched<[WriteShuffle]>, VEX;
8322   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8323                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8324                   [(set VR128:$dst, (OpVT128 (X86VBroadcast (ld_frag addr:$src))))]>,
8325                   Sched<[WriteLoad]>, VEX;
8326   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8327                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8328                    [(set VR256:$dst, (OpVT256 (X86VBroadcast (OpVT128 VR128:$src))))]>,
8329                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8330   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8331                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8332                    [(set VR256:$dst, (OpVT256 (X86VBroadcast (ld_frag addr:$src))))]>,
8333                    Sched<[WriteLoad]>, VEX, VEX_L;
8334 }
8335
8336 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8, v16i8, v32i8>;
8337 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16, v8i16, v16i16>;
8338 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32, v4i32, v8i32>;
8339 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64, v2i64, v4i64>;
8340
8341 let Predicates = [HasAVX2] in {
8342   // loadi16 is tricky to fold, because !isTypeDesirableForOp, justifiably.
8343   // This means we'll encounter truncated i32 loads; match that here.
8344   def : Pat<(v8i16 (X86VBroadcast (i16 (trunc (i32 (load addr:$src)))))),
8345             (VPBROADCASTWrm addr:$src)>;
8346   def : Pat<(v16i16 (X86VBroadcast (i16 (trunc (i32 (load addr:$src)))))),
8347             (VPBROADCASTWYrm addr:$src)>;
8348
8349   // Provide aliases for broadcast from the same register class that
8350   // automatically does the extract.
8351   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8352             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8353                                                     sub_xmm)))>;
8354   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8355             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8356                                                     sub_xmm)))>;
8357   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8358             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8359                                                     sub_xmm)))>;
8360   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8361             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8362                                                     sub_xmm)))>;
8363   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8364             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8365                                                     sub_xmm)))>;
8366   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8367             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8368                                                     sub_xmm)))>;
8369
8370   // Provide fallback in case the load node that is used in the patterns above
8371   // is used by additional users, which prevents the pattern selection.
8372   let AddedComplexity = 20 in {
8373     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8374               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8375     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8376               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8377     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8378               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8379
8380     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8381               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8382     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8383               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8384     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8385               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8386
8387     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8388           (VPBROADCASTBrr (COPY_TO_REGCLASS
8389                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8390                            VR128))>;
8391     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8392           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8393                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8394                             VR128))>;
8395
8396     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8397           (VPBROADCASTWrr (COPY_TO_REGCLASS
8398                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8399                            VR128))>;
8400     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8401           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8402                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8403                             VR128))>;
8404
8405     // The patterns for VPBROADCASTD are not needed because they would match
8406     // the exact same thing as VBROADCASTSS patterns.
8407
8408     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8409           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8410     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8411   }
8412 }
8413
8414 // AVX1 broadcast patterns
8415 let Predicates = [HasAVX1Only] in {
8416 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8417           (VBROADCASTSSYrm addr:$src)>;
8418 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8419           (VBROADCASTSDYrm addr:$src)>;
8420 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8421           (VBROADCASTSSrm addr:$src)>;
8422 }
8423
8424 let Predicates = [HasAVX] in {
8425   // Provide fallback in case the load node that is used in the patterns above
8426   // is used by additional users, which prevents the pattern selection.
8427   let AddedComplexity = 20 in {
8428   // 128bit broadcasts:
8429   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8430             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8431   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8432             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8433               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8434               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8435   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8436             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8437               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8438               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8439
8440   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8441             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8442   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8443             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8444               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8445               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8446   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8447             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8448               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8449               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8450   }
8451
8452   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8453             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8454   def : Pat<(v2i64 (X86VBroadcast i64:$src)),
8455             (VMOVDDUPrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8456 }
8457
8458 //===----------------------------------------------------------------------===//
8459 // VPERM - Permute instructions
8460 //
8461
8462 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8463                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8464   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8465                    (ins VR256:$src1, VR256:$src2),
8466                    !strconcat(OpcodeStr,
8467                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8468                    [(set VR256:$dst,
8469                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8470                    Sched<[Sched]>, VEX_4V, VEX_L;
8471   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8472                    (ins VR256:$src1, i256mem:$src2),
8473                    !strconcat(OpcodeStr,
8474                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8475                    [(set VR256:$dst,
8476                      (OpVT (X86VPermv VR256:$src1,
8477                             (bitconvert (mem_frag addr:$src2)))))]>,
8478                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8479 }
8480
8481 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8482 let ExeDomain = SSEPackedSingle in
8483 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8484
8485 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8486                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8487   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8488                      (ins VR256:$src1, u8imm:$src2),
8489                      !strconcat(OpcodeStr,
8490                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8491                      [(set VR256:$dst,
8492                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8493                      Sched<[Sched]>, VEX, VEX_L;
8494   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8495                      (ins i256mem:$src1, u8imm:$src2),
8496                      !strconcat(OpcodeStr,
8497                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8498                      [(set VR256:$dst,
8499                        (OpVT (X86VPermi (mem_frag addr:$src1),
8500                               (i8 imm:$src2))))]>,
8501                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8502 }
8503
8504 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8505                             WriteShuffle256>, VEX_W;
8506 let ExeDomain = SSEPackedDouble in
8507 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8508                              WriteFShuffle256>, VEX_W;
8509
8510 //===----------------------------------------------------------------------===//
8511 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8512 //
8513 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8514           (ins VR256:$src1, VR256:$src2, u8imm:$src3),
8515           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8516           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8517                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8518           VEX_4V, VEX_L;
8519 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8520           (ins VR256:$src1, f256mem:$src2, u8imm:$src3),
8521           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8522           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8523                              (i8 imm:$src3)))]>,
8524           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8525
8526 let Predicates = [HasAVX2] in {
8527 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8528           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8529 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8530           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8531 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8532           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8533
8534 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8535                   (i8 imm:$imm))),
8536           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8537 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8538                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8539           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8540 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8541                   (i8 imm:$imm))),
8542           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8543 }
8544
8545
8546 //===----------------------------------------------------------------------===//
8547 // VINSERTI128 - Insert packed integer values
8548 //
8549 let hasSideEffects = 0 in {
8550 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8551           (ins VR256:$src1, VR128:$src2, u8imm:$src3),
8552           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8553           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8554 let mayLoad = 1 in
8555 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8556           (ins VR256:$src1, i128mem:$src2, u8imm:$src3),
8557           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8558           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8559 }
8560
8561 let Predicates = [HasAVX2] in {
8562 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8563                                    (iPTR imm)),
8564           (VINSERTI128rr VR256:$src1, VR128:$src2,
8565                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8566 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8567                                    (iPTR imm)),
8568           (VINSERTI128rr VR256:$src1, VR128:$src2,
8569                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8570 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8571                                    (iPTR imm)),
8572           (VINSERTI128rr VR256:$src1, VR128:$src2,
8573                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8574 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8575                                    (iPTR imm)),
8576           (VINSERTI128rr VR256:$src1, VR128:$src2,
8577                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8578
8579 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8580                                    (iPTR imm)),
8581           (VINSERTI128rm VR256:$src1, addr:$src2,
8582                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8583 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8584                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8585                                    (iPTR imm)),
8586           (VINSERTI128rm VR256:$src1, addr:$src2,
8587                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8588 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8589                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8590                                    (iPTR imm)),
8591           (VINSERTI128rm VR256:$src1, addr:$src2,
8592                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8593 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8594                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8595                                    (iPTR imm)),
8596           (VINSERTI128rm VR256:$src1, addr:$src2,
8597                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8598 }
8599
8600 //===----------------------------------------------------------------------===//
8601 // VEXTRACTI128 - Extract packed integer values
8602 //
8603 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8604           (ins VR256:$src1, u8imm:$src2),
8605           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8606           Sched<[WriteShuffle256]>, VEX, VEX_L;
8607 let hasSideEffects = 0, mayStore = 1 in
8608 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8609           (ins i128mem:$dst, VR256:$src1, u8imm:$src2),
8610           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8611           Sched<[WriteStore]>, VEX, VEX_L;
8612
8613 let Predicates = [HasAVX2] in {
8614 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8615           (v2i64 (VEXTRACTI128rr
8616                     (v4i64 VR256:$src1),
8617                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8618 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8619           (v4i32 (VEXTRACTI128rr
8620                     (v8i32 VR256:$src1),
8621                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8622 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8623           (v8i16 (VEXTRACTI128rr
8624                     (v16i16 VR256:$src1),
8625                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8626 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8627           (v16i8 (VEXTRACTI128rr
8628                     (v32i8 VR256:$src1),
8629                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8630
8631 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8632                          (iPTR imm))), addr:$dst),
8633           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8634            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8635 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8636                          (iPTR imm))), addr:$dst),
8637           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8638            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8639 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8640                          (iPTR imm))), addr:$dst),
8641           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8642            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8643 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8644                          (iPTR imm))), addr:$dst),
8645           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8646            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8647 }
8648
8649 //===----------------------------------------------------------------------===//
8650 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8651 //
8652 multiclass avx2_pmovmask<string OpcodeStr,
8653                          Intrinsic IntLd128, Intrinsic IntLd256,
8654                          Intrinsic IntSt128, Intrinsic IntSt256> {
8655   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8656              (ins VR128:$src1, i128mem:$src2),
8657              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8658              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8659   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8660              (ins VR256:$src1, i256mem:$src2),
8661              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8662              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8663              VEX_4V, VEX_L;
8664   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8665              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8666              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8667              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8668   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8669              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8670              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8671              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8672 }
8673
8674 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8675                                 int_x86_avx2_maskload_d,
8676                                 int_x86_avx2_maskload_d_256,
8677                                 int_x86_avx2_maskstore_d,
8678                                 int_x86_avx2_maskstore_d_256>;
8679 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8680                                 int_x86_avx2_maskload_q,
8681                                 int_x86_avx2_maskload_q_256,
8682                                 int_x86_avx2_maskstore_q,
8683                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8684
8685 def: Pat<(X86mstore addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src)),
8686          (VMASKMOVPSYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8687
8688 def: Pat<(X86mstore addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src)),
8689          (VPMASKMOVDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8690
8691 def: Pat<(X86mstore addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src)),
8692          (VMASKMOVPSmr addr:$ptr, VR128:$mask, VR128:$src)>;
8693
8694 def: Pat<(X86mstore addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src)),
8695          (VPMASKMOVDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8696
8697 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8698          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8699
8700 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask),
8701                              (bc_v8f32 (v8i32 immAllZerosV)))),
8702          (VMASKMOVPSYrm VR256:$mask, addr:$ptr)>;
8703
8704 def: Pat<(v8f32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8f32 VR256:$src0))),
8705          (VBLENDVPSYrr VR256:$src0, (VMASKMOVPSYrm VR256:$mask, addr:$ptr),
8706                        VR256:$mask)>;
8707
8708 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), undef)),
8709          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8710
8711 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 immAllZerosV))),
8712          (VPMASKMOVDYrm VR256:$mask, addr:$ptr)>;
8713
8714 def: Pat<(v8i32 (masked_load addr:$ptr, (v8i32 VR256:$mask), (v8i32 VR256:$src0))),
8715          (VBLENDVPSYrr VR256:$src0, (VPMASKMOVDYrm VR256:$mask, addr:$ptr),
8716                        VR256:$mask)>;
8717
8718 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8719          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8720
8721 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask),
8722                              (bc_v4f32 (v4i32 immAllZerosV)))),
8723          (VMASKMOVPSrm VR128:$mask, addr:$ptr)>;
8724
8725 def: Pat<(v4f32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4f32 VR128:$src0))),
8726          (VBLENDVPSrr VR128:$src0, (VMASKMOVPSrm VR128:$mask, addr:$ptr),
8727                        VR128:$mask)>;
8728
8729 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), undef)),
8730          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8731
8732 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 immAllZerosV))),
8733          (VPMASKMOVDrm VR128:$mask, addr:$ptr)>;
8734
8735 def: Pat<(v4i32 (masked_load addr:$ptr, (v4i32 VR128:$mask), (v4i32 VR128:$src0))),
8736          (VBLENDVPSrr VR128:$src0, (VPMASKMOVDrm VR128:$mask, addr:$ptr),
8737                        VR128:$mask)>;
8738
8739 def: Pat<(X86mstore addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src)),
8740          (VMASKMOVPDYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8741
8742 def: Pat<(X86mstore addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src)),
8743          (VPMASKMOVQYmr addr:$ptr, VR256:$mask, VR256:$src)>;
8744
8745 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8746          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8747
8748 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8749                              (v4f64 immAllZerosV))),
8750          (VMASKMOVPDYrm VR256:$mask, addr:$ptr)>;
8751
8752 def: Pat<(v4f64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4f64 VR256:$src0))),
8753          (VBLENDVPDYrr VR256:$src0, (VMASKMOVPDYrm VR256:$mask, addr:$ptr),
8754                        VR256:$mask)>;
8755
8756 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), undef)),
8757          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8758
8759 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask),
8760                              (bc_v4i64 (v8i32 immAllZerosV)))),
8761          (VPMASKMOVQYrm VR256:$mask, addr:$ptr)>;
8762
8763 def: Pat<(v4i64 (masked_load addr:$ptr, (v4i64 VR256:$mask), (v4i64 VR256:$src0))),
8764          (VBLENDVPDYrr VR256:$src0, (VPMASKMOVQYrm VR256:$mask, addr:$ptr),
8765                        VR256:$mask)>;
8766
8767 def: Pat<(X86mstore addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src)),
8768          (VMASKMOVPDmr addr:$ptr, VR128:$mask, VR128:$src)>;
8769
8770 def: Pat<(X86mstore addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src)),
8771          (VPMASKMOVQmr addr:$ptr, VR128:$mask, VR128:$src)>;
8772
8773 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8774          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8775
8776 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8777                              (v2f64 immAllZerosV))),
8778          (VMASKMOVPDrm VR128:$mask, addr:$ptr)>;
8779
8780 def: Pat<(v2f64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2f64 VR128:$src0))),
8781          (VBLENDVPDrr VR128:$src0, (VMASKMOVPDrm VR128:$mask, addr:$ptr),
8782                        VR128:$mask)>;
8783
8784 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), undef)),
8785          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8786
8787 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask),
8788                              (bc_v2i64 (v4i32 immAllZerosV)))),
8789          (VPMASKMOVQrm VR128:$mask, addr:$ptr)>;
8790
8791 def: Pat<(v2i64 (masked_load addr:$ptr, (v2i64 VR128:$mask), (v2i64 VR128:$src0))),
8792          (VBLENDVPDrr VR128:$src0, (VPMASKMOVQrm VR128:$mask, addr:$ptr),
8793                        VR128:$mask)>;
8794
8795 //===----------------------------------------------------------------------===//
8796 // Variable Bit Shifts
8797 //
8798 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8799                           ValueType vt128, ValueType vt256> {
8800   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8801              (ins VR128:$src1, VR128:$src2),
8802              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8803              [(set VR128:$dst,
8804                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8805              VEX_4V, Sched<[WriteVarVecShift]>;
8806   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8807              (ins VR128:$src1, i128mem:$src2),
8808              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8809              [(set VR128:$dst,
8810                (vt128 (OpNode VR128:$src1,
8811                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
8812              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8813   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8814              (ins VR256:$src1, VR256:$src2),
8815              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8816              [(set VR256:$dst,
8817                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8818              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
8819   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8820              (ins VR256:$src1, i256mem:$src2),
8821              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8822              [(set VR256:$dst,
8823                (vt256 (OpNode VR256:$src1,
8824                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
8825              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
8826 }
8827
8828 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8829 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8830 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8831 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8832 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8833
8834 //===----------------------------------------------------------------------===//
8835 // VGATHER - GATHER Operations
8836 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8837                        X86MemOperand memop128, X86MemOperand memop256> {
8838   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8839             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8840             !strconcat(OpcodeStr,
8841               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8842             []>, VEX_4VOp3;
8843   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8844             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8845             !strconcat(OpcodeStr,
8846               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8847             []>, VEX_4VOp3, VEX_L;
8848 }
8849
8850 let mayLoad = 1, Constraints
8851   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8852   in {
8853   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8854   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8855   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8856   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8857
8858   let ExeDomain = SSEPackedDouble in {
8859     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8860     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8861   }
8862
8863   let ExeDomain = SSEPackedSingle in {
8864     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8865     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8866   }
8867 }