lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 566   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 567             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 568   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 569             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 570
 571   // Move low f32 and clear high bits.
 572   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 573             (SUBREG_TO_REG (i32 0),
 574              (VMOVSSrr (v4f32 (V_SET0)),
 575                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 576   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 577             (SUBREG_TO_REG (i32 0),
 578              (VMOVSSrr (v4i32 (V_SET0)),
 579                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 580   }
 581
 582   let AddedComplexity = 20 in {
 583   // MOVSSrm zeros the high parts of the register; represent this
 584   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 585   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 586             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 587   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 589   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 590             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 591
 592   // MOVSDrm zeros the high parts of the register; represent this
 593   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 594   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 595             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 596   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 597             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 598   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 599             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 600   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 601             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 602   def : Pat<(v2f64 (X86vzload addr:$src)),
 603             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 604
 605   // Represent the same patterns above but in the form they appear for
 606   // 256-bit types
 607   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 608                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 610   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 611                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 612             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 613   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 614                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 615             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 616   }
 617   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 618                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 619             (SUBREG_TO_REG (i32 0),
 620                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 621                            sub_xmm)>;
 622   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 623                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 624             (SUBREG_TO_REG (i64 0),
 625                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 626                            sub_xmm)>;
 627   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 628                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 629             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 630
 631   // Move low f64 and clear high bits.
 632   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 633             (SUBREG_TO_REG (i32 0),
 634              (VMOVSDrr (v2f64 (V_SET0)),
 635                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 636
 637   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 638             (SUBREG_TO_REG (i32 0),
 639              (VMOVSDrr (v2i64 (V_SET0)),
 640                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 641
 642   // Extract and store.
 643   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 644                    addr:$dst),
 645             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 646   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 647                    addr:$dst),
 648             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 649
 650   // Shuffle with VMOVSS
 651   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 652             (VMOVSSrr (v4i32 VR128:$src1),
 653                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 654   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 655             (VMOVSSrr (v4f32 VR128:$src1),
 656                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 657
 658   // 256-bit variants
 659   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 660             (SUBREG_TO_REG (i32 0),
 661               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 662                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 663               sub_xmm)>;
 664   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 665             (SUBREG_TO_REG (i32 0),
 666               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 667                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 668               sub_xmm)>;
 669
 670   // Shuffle with VMOVSD
 671   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 672             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 673   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 677   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 678             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 679
 680   // 256-bit variants
 681   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 682             (SUBREG_TO_REG (i32 0),
 683               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 684                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 685               sub_xmm)>;
 686   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 687             (SUBREG_TO_REG (i32 0),
 688               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 689                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 690               sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 699   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 700             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 701   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 703   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 705 }
 706
 707 let Predicates = [HasSSE1] in {
 708   let AddedComplexity = 15 in {
 709   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 710   // MOVSS to the lower bits.
 711   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 712             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 713   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 714             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 715   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 716             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 717   }
 718
 719   let AddedComplexity = 20 in {
 720   // MOVSSrm already zeros the high parts of the register.
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 722             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 723   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 724             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 725   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 726             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 727   }
 728
 729   // Extract and store.
 730   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 731                    addr:$dst),
 732             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 733
 734   // Shuffle with MOVSS
 735   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 736             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 737   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 738             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 739 }
 740
 741 let Predicates = [HasSSE2] in {
 742   let AddedComplexity = 15 in {
 743   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 744   // MOVSD to the lower bits.
 745   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 746             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 747   }
 748
 749   let AddedComplexity = 20 in {
 750   // MOVSDrm already zeros the high parts of the register.
 751   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 752             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 753   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 754             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 755   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 756             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 757   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 758             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 759   def : Pat<(v2f64 (X86vzload addr:$src)),
 760             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 761   }
 762
 763   // Extract and store.
 764   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 765                    addr:$dst),
 766             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 767
 768   // Shuffle with MOVSD
 769   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 770             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 771   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 772             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 773   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777
 778   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 779   // is during lowering, where it's not possible to recognize the fold cause
 780   // it has two uses through a bitcast. One use disappears at isel time and the
 781   // fold opportunity reappears.
 782   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 789             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 790 }
 791
 792 //===----------------------------------------------------------------------===//
 793 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 794 //===----------------------------------------------------------------------===//
 795
 796 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 797                             X86MemOperand x86memop, PatFrag ld_frag,
 798                             string asm, Domain d,
 799                             OpndItins itins,
 800                             bit IsReMaterializable = 1> {
 801 let neverHasSideEffects = 1 in
 802   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 803               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 808 }
 809
 810 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 811                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 812                               TB, VEX;
 813 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 814                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 815                               TB, OpSize, VEX;
 816 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 817                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 818                               TB, VEX;
 819 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 820                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 821                               TB, OpSize, VEX;
 822
 823 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 824                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 825                               TB, VEX;
 826 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 827                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 828                               TB, OpSize, VEX;
 829 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 830                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 831                               TB, VEX;
 832 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 833                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 834                               TB, OpSize, VEX;
 835 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               TB;
 838 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               TB, OpSize;
 841 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               TB;
 844 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               TB, OpSize;
 847
 848 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 851                    IIC_SSE_MOVA_P_MR>, VEX;
 852 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 853                    "movapd\t{$src, $dst|$dst, $src}",
 854                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 855                    IIC_SSE_MOVA_P_MR>, VEX;
 856 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movups\t{$src, $dst|$dst, $src}",
 858                    [(store (v4f32 VR128:$src), addr:$dst)],
 859                    IIC_SSE_MOVU_P_MR>, VEX;
 860 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 861                    "movupd\t{$src, $dst|$dst, $src}",
 862                    [(store (v2f64 VR128:$src), addr:$dst)],
 863                    IIC_SSE_MOVU_P_MR>, VEX;
 864 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 865                    "movaps\t{$src, $dst|$dst, $src}",
 866                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 867                    IIC_SSE_MOVA_P_MR>, VEX;
 868 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 869                    "movapd\t{$src, $dst|$dst, $src}",
 870                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 871                    IIC_SSE_MOVA_P_MR>, VEX;
 872 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 873                    "movups\t{$src, $dst|$dst, $src}",
 874                    [(store (v8f32 VR256:$src), addr:$dst)],
 875                    IIC_SSE_MOVU_P_MR>, VEX;
 876 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 877                    "movupd\t{$src, $dst|$dst, $src}",
 878                    [(store (v4f64 VR256:$src), addr:$dst)],
 879                    IIC_SSE_MOVU_P_MR>, VEX;
 880
 881 // For disassembler
 882 let isCodeGenOnly = 1 in {
 883   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 884                           (ins VR128:$src),
 885                           "movaps\t{$src, $dst|$dst, $src}", [],
 886                           IIC_SSE_MOVA_P_RR>, VEX;
 887   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 888                            (ins VR128:$src),
 889                            "movapd\t{$src, $dst|$dst, $src}", [],
 890                            IIC_SSE_MOVA_P_RR>, VEX;
 891   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 892                            (ins VR128:$src),
 893                            "movups\t{$src, $dst|$dst, $src}", [],
 894                            IIC_SSE_MOVU_P_RR>, VEX;
 895   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 896                            (ins VR128:$src),
 897                            "movupd\t{$src, $dst|$dst, $src}", [],
 898                            IIC_SSE_MOVU_P_RR>, VEX;
 899   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 900                             (ins VR256:$src),
 901                             "movaps\t{$src, $dst|$dst, $src}", [],
 902                             IIC_SSE_MOVA_P_RR>, VEX;
 903   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 904                             (ins VR256:$src),
 905                             "movapd\t{$src, $dst|$dst, $src}", [],
 906                             IIC_SSE_MOVA_P_RR>, VEX;
 907   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 908                             (ins VR256:$src),
 909                             "movups\t{$src, $dst|$dst, $src}", [],
 910                             IIC_SSE_MOVU_P_RR>, VEX;
 911   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 912                             (ins VR256:$src),
 913                             "movupd\t{$src, $dst|$dst, $src}", [],
 914                             IIC_SSE_MOVU_P_RR>, VEX;
 915 }
 916
 917 let Predicates = [HasAVX] in {
 918 def : Pat<(v8i32 (X86vzmovl
 919                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 920           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 921 def : Pat<(v4i64 (X86vzmovl
 922                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v8f32 (X86vzmovl
 925                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v4f64 (X86vzmovl
 928                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 }
 931
 932
 933 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 934           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 935 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 936           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 937
 938 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 939                    "movaps\t{$src, $dst|$dst, $src}",
 940                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 941                    IIC_SSE_MOVA_P_MR>;
 942 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movapd\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movups\t{$src, $dst|$dst, $src}",
 948                    [(store (v4f32 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVU_P_MR>;
 950 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movupd\t{$src, $dst|$dst, $src}",
 952                    [(store (v2f64 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954
 955 // For disassembler
 956 let isCodeGenOnly = 1 in {
 957   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 958                          "movaps\t{$src, $dst|$dst, $src}", [],
 959                          IIC_SSE_MOVA_P_RR>;
 960   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 961                          "movapd\t{$src, $dst|$dst, $src}", [],
 962                          IIC_SSE_MOVA_P_RR>;
 963   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 964                          "movups\t{$src, $dst|$dst, $src}", [],
 965                          IIC_SSE_MOVU_P_RR>;
 966   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 967                          "movupd\t{$src, $dst|$dst, $src}", [],
 968                          IIC_SSE_MOVU_P_RR>;
 969 }
 970
 971 let Predicates = [HasAVX] in {
 972   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 975             (VMOVUPDmr addr:$dst, VR128:$src)>;
 976 }
 977
 978 let Predicates = [HasSSE1] in
 979   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 980             (MOVUPSmr addr:$dst, VR128:$src)>;
 981 let Predicates = [HasSSE2] in
 982   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 983             (MOVUPDmr addr:$dst, VR128:$src)>;
 984
 985 // Use vmovaps/vmovups for AVX integer load/store.
 986 let Predicates = [HasAVX] in {
 987   // 128-bit load/store
 988   def : Pat<(alignedloadv2i64 addr:$src),
 989             (VMOVAPSrm addr:$src)>;
 990   def : Pat<(loadv2i64 addr:$src),
 991             (VMOVUPSrm addr:$src)>;
 992
 993   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 994             (VMOVAPSmr addr:$dst, VR128:$src)>;
 995   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 996             (VMOVAPSmr addr:$dst, VR128:$src)>;
 997   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 998             (VMOVAPSmr addr:$dst, VR128:$src)>;
 999   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1000             (VMOVAPSmr addr:$dst, VR128:$src)>;
1001   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1002             (VMOVUPSmr addr:$dst, VR128:$src)>;
1003   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1004             (VMOVUPSmr addr:$dst, VR128:$src)>;
1005   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1006             (VMOVUPSmr addr:$dst, VR128:$src)>;
1007   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1008             (VMOVUPSmr addr:$dst, VR128:$src)>;
1009
1010   // 256-bit load/store
1011   def : Pat<(alignedloadv4i64 addr:$src),
1012             (VMOVAPSYrm addr:$src)>;
1013   def : Pat<(loadv4i64 addr:$src),
1014             (VMOVUPSYrm addr:$src)>;
1015   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1016             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1017   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1018             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1019   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1020             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1021   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1022             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1023   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1024             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1025   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1026             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1027   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1028             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1029   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1030             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1031 }
1032
1033 // Use movaps / movups for SSE integer load / store (one byte shorter).
1034 // The instructions selected below are then converted to MOVDQA/MOVDQU
1035 // during the SSE domain pass.
1036 let Predicates = [HasSSE1] in {
1037   def : Pat<(alignedloadv2i64 addr:$src),
1038             (MOVAPSrm addr:$src)>;
1039   def : Pat<(loadv2i64 addr:$src),
1040             (MOVUPSrm addr:$src)>;
1041
1042   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1043             (MOVAPSmr addr:$dst, VR128:$src)>;
1044   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1045             (MOVAPSmr addr:$dst, VR128:$src)>;
1046   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1047             (MOVAPSmr addr:$dst, VR128:$src)>;
1048   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1049             (MOVAPSmr addr:$dst, VR128:$src)>;
1050   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1051             (MOVUPSmr addr:$dst, VR128:$src)>;
1052   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1053             (MOVUPSmr addr:$dst, VR128:$src)>;
1054   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1055             (MOVUPSmr addr:$dst, VR128:$src)>;
1056   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1057             (MOVUPSmr addr:$dst, VR128:$src)>;
1058 }
1059
1060 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1061 // bits are disregarded. FIXME: Set encoding to pseudo!
1062 let neverHasSideEffects = 1 in {
1063 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1064                        "movaps\t{$src, $dst|$dst, $src}", [],
1065                        IIC_SSE_MOVA_P_RR>, VEX;
1066 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1067                        "movapd\t{$src, $dst|$dst, $src}", [],
1068                        IIC_SSE_MOVA_P_RR>, VEX;
1069 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1070                      "movaps\t{$src, $dst|$dst, $src}", [],
1071                      IIC_SSE_MOVA_P_RR>;
1072 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1073                      "movapd\t{$src, $dst|$dst, $src}", [],
1074                      IIC_SSE_MOVA_P_RR>;
1075 }
1076
1077 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1078 // bits are disregarded. FIXME: Set encoding to pseudo!
1079 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1080 let isCodeGenOnly = 1 in {
1081   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1082                          "movaps\t{$src, $dst|$dst, $src}",
1083                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1084                          IIC_SSE_MOVA_P_RM>, VEX;
1085   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1086                          "movapd\t{$src, $dst|$dst, $src}",
1087                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1088                          IIC_SSE_MOVA_P_RM>, VEX;
1089 }
1090 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                      "movaps\t{$src, $dst|$dst, $src}",
1092                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                      IIC_SSE_MOVA_P_RM>;
1094 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                      "movapd\t{$src, $dst|$dst, $src}",
1096                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                      IIC_SSE_MOVA_P_RM>;
1098 }
1099
1100 //===----------------------------------------------------------------------===//
1101 // SSE 1 & 2 - Move Low packed FP Instructions
1102 //===----------------------------------------------------------------------===//
1103
1104 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1105                                  SDNode psnode, SDNode pdnode, string base_opc,
1106                                  string asm_opr, InstrItinClass itin> {
1107   def PSrm : PI<opc, MRMSrcMem,
1108          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1109          !strconcat(base_opc, "s", asm_opr),
1110      [(set RC:$dst,
1111        (psnode RC:$src1,
1112               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1113               itin, SSEPackedSingle>, TB;
1114
1115   def PDrm : PI<opc, MRMSrcMem,
1116          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1117          !strconcat(base_opc, "d", asm_opr),
1118      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1119                               (scalar_to_vector (loadf64 addr:$src2)))))],
1120               itin, SSEPackedDouble>, TB, OpSize;
1121 }
1122
1123 let AddedComplexity = 20 in {
1124   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1125                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1126                      IIC_SSE_MOV_LH>, VEX_4V;
1127 }
1128 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1129   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1130                                    "\t{$src2, $dst|$dst, $src2}",
1131                                    IIC_SSE_MOV_LH>;
1132 }
1133
1134 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1135                    "movlps\t{$src, $dst|$dst, $src}",
1136                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1137                                  (iPTR 0))), addr:$dst)],
1138                                  IIC_SSE_MOV_LH>, VEX;
1139 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1140                    "movlpd\t{$src, $dst|$dst, $src}",
1141                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1142                                  (iPTR 0))), addr:$dst)],
1143                                  IIC_SSE_MOV_LH>, VEX;
1144 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1145                    "movlps\t{$src, $dst|$dst, $src}",
1146                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1147                                  (iPTR 0))), addr:$dst)],
1148                                  IIC_SSE_MOV_LH>;
1149 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1150                    "movlpd\t{$src, $dst|$dst, $src}",
1151                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1152                                  (iPTR 0))), addr:$dst)],
1153                                  IIC_SSE_MOV_LH>;
1154
1155 let Predicates = [HasAVX] in {
1156   // Shuffle with VMOVLPS
1157   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1158             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1160             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1161
1162   // Shuffle with VMOVLPD
1163   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1164             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1165   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1166             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1170                    addr:$src1),
1171             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v4i32 (X86Movlps
1173                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1174             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1175   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1176                    addr:$src1),
1177             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1178   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1181 }
1182
1183 let Predicates = [HasSSE1] in {
1184   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1185   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1186                                  (iPTR 0))), addr:$src1),
1187             (MOVLPSmr addr:$src1, VR128:$src2)>;
1188
1189   // Shuffle with MOVLPS
1190   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1191             (MOVLPSrm VR128:$src1, addr:$src2)>;
1192   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1193             (MOVLPSrm VR128:$src1, addr:$src2)>;
1194   def : Pat<(X86Movlps VR128:$src1,
1195                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1196             (MOVLPSrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1200                                       addr:$src1),
1201             (MOVLPSmr addr:$src1, VR128:$src2)>;
1202   def : Pat<(store (v4i32 (X86Movlps
1203                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1204                               addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206 }
1207
1208 let Predicates = [HasSSE2] in {
1209   // Shuffle with MOVLPD
1210   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1211             (MOVLPDrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1213             (MOVLPDrm VR128:$src1, addr:$src2)>;
1214
1215   // Store patterns
1216   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1217                            addr:$src1),
1218             (MOVLPDmr addr:$src1, VR128:$src2)>;
1219   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1220                            addr:$src1),
1221             (MOVLPDmr addr:$src1, VR128:$src2)>;
1222 }
1223
1224 //===----------------------------------------------------------------------===//
1225 // SSE 1 & 2 - Move Hi packed FP Instructions
1226 //===----------------------------------------------------------------------===//
1227
1228 let AddedComplexity = 20 in {
1229   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1230                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1231                      IIC_SSE_MOV_LH>, VEX_4V;
1232 }
1233 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1234   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1235                                    "\t{$src2, $dst|$dst, $src2}",
1236                                    IIC_SSE_MOV_LH>;
1237 }
1238
1239 // v2f64 extract element 1 is always custom lowered to unpack high to low
1240 // and extract element 0 so the non-store version isn't too horrible.
1241 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1242                    "movhps\t{$src, $dst|$dst, $src}",
1243                    [(store (f64 (vector_extract
1244                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                                             (bc_v2f64 (v4f32 VR128:$src))),
1246                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1247 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1248                    "movhpd\t{$src, $dst|$dst, $src}",
1249                    [(store (f64 (vector_extract
1250                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1251                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1252 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1253                    "movhps\t{$src, $dst|$dst, $src}",
1254                    [(store (f64 (vector_extract
1255                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1256                                             (bc_v2f64 (v4f32 VR128:$src))),
1257                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1258 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1259                    "movhpd\t{$src, $dst|$dst, $src}",
1260                    [(store (f64 (vector_extract
1261                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1262                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1263
1264 let Predicates = [HasAVX] in {
1265   // VMOVHPS patterns
1266   def : Pat<(X86Movlhps VR128:$src1,
1267                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1268             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1269   def : Pat<(X86Movlhps VR128:$src1,
1270                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1271             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1272
1273   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1274   // is during lowering, where it's not possible to recognize the load fold
1275   // cause it has two uses through a bitcast. One use disappears at isel time
1276   // and the fold opportunity reappears.
1277   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1278                       (scalar_to_vector (loadf64 addr:$src2)))),
1279             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1280 }
1281
1282 let Predicates = [HasSSE1] in {
1283   // MOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (MOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1289             (MOVHPSrm VR128:$src1, addr:$src2)>;
1290 }
1291
1292 let Predicates = [HasSSE2] in {
1293   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1294   // is during lowering, where it's not possible to recognize the load fold
1295   // cause it has two uses through a bitcast. One use disappears at isel time
1296   // and the fold opportunity reappears.
1297   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1298                       (scalar_to_vector (loadf64 addr:$src2)))),
1299             (MOVHPDrm VR128:$src1, addr:$src2)>;
1300 }
1301
1302 //===----------------------------------------------------------------------===//
1303 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1304 //===----------------------------------------------------------------------===//
1305
1306 let AddedComplexity = 20 in {
1307   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1308                                        (ins VR128:$src1, VR128:$src2),
1309                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1310                       [(set VR128:$dst,
1311                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1312                         IIC_SSE_MOV_LH>,
1313                       VEX_4V;
1314   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1315                                        (ins VR128:$src1, VR128:$src2),
1316                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1317                       [(set VR128:$dst,
1318                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1319                         IIC_SSE_MOV_LH>,
1320                       VEX_4V;
1321 }
1322 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1323   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movlhps\t{$src2, $dst|$dst, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>;
1329   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1330                                        (ins VR128:$src1, VR128:$src2),
1331                       "movhlps\t{$src2, $dst|$dst, $src2}",
1332                       [(set VR128:$dst,
1333                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1334                         IIC_SSE_MOV_LH>;
1335 }
1336
1337 let Predicates = [HasAVX] in {
1338   // MOVLHPS patterns
1339   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1340             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1341   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1342             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1343
1344   // MOVHLPS patterns
1345   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1346             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1347 }
1348
1349 let Predicates = [HasSSE1] in {
1350   // MOVLHPS patterns
1351   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1352             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1353   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1354             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1355
1356   // MOVHLPS patterns
1357   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1358             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1359 }
1360
1361 //===----------------------------------------------------------------------===//
1362 // SSE 1 & 2 - Conversion Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 def SSE_CVT_PD : OpndItins<
1366   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1367 >;
1368
1369 def SSE_CVT_PS : OpndItins<
1370   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1371 >;
1372
1373 def SSE_CVT_Scalar : OpndItins<
1374   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1375 >;
1376
1377 def SSE_CVT_SS2SI_32 : OpndItins<
1378   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1379 >;
1380
1381 def SSE_CVT_SS2SI_64 : OpndItins<
1382   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1383 >;
1384
1385 def SSE_CVT_SD2SI : OpndItins<
1386   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1387 >;
1388
1389 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1390                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1391                      string asm, OpndItins itins> {
1392   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1393                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1394                         itins.rr>;
1395   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1396                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1397                         itins.rm>;
1398 }
1399
1400 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1401                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1402                          string asm, Domain d, OpndItins itins> {
1403   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1404                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1405                         itins.rr, d>;
1406   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1407                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1408                         itins.rm, d>;
1409 }
1410
1411 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1412                           X86MemOperand x86memop, string asm> {
1413 let neverHasSideEffects = 1 in {
1414   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1415               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1416   let mayLoad = 1 in
1417   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1418               (ins DstRC:$src1, x86memop:$src),
1419               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1420 } // neverHasSideEffects = 1
1421 }
1422
1423 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1424                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1425                                 SSE_CVT_SS2SI_32>,
1426                                 XS, VEX, VEX_LIG;
1427 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1428                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1429                                 SSE_CVT_SS2SI_64>,
1430                                 XS, VEX, VEX_W, VEX_LIG;
1431 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1432                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1433                                 SSE_CVT_SD2SI>,
1434                                 XD, VEX, VEX_LIG;
1435 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1436                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1437                                 SSE_CVT_SD2SI>,
1438                                 XD, VEX, VEX_W, VEX_LIG;
1439
1440 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1441 // register, but the same isn't true when only using memory operands,
1442 // provide other assembly "l" and "q" forms to address this explicitly
1443 // where appropriate to do so.
1444 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1445                                   XS, VEX_4V, VEX_LIG;
1446 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1447                                   XS, VEX_4V, VEX_W, VEX_LIG;
1448 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1449                                   XD, VEX_4V, VEX_LIG;
1450 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1451                                   XD, VEX_4V, VEX_W, VEX_LIG;
1452
1453 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1454                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1455 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1456                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1457
1458 let Predicates = [HasAVX], AddedComplexity = 1 in {
1459   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1460             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1461   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1462             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1463   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1464             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1465   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1466             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1467
1468   def : Pat<(f32 (sint_to_fp GR32:$src)),
1469             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1470   def : Pat<(f32 (sint_to_fp GR64:$src)),
1471             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1472   def : Pat<(f64 (sint_to_fp GR32:$src)),
1473             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1474   def : Pat<(f64 (sint_to_fp GR64:$src)),
1475             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1476 }
1477
1478 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1479                       "cvttss2si\t{$src, $dst|$dst, $src}",
1480                       SSE_CVT_SS2SI_32>, XS;
1481 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1482                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1483                       SSE_CVT_SS2SI_64>, XS, REX_W;
1484 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1485                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1486                       SSE_CVT_SD2SI>, XD;
1487 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1488                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1489                       SSE_CVT_SD2SI>, XD, REX_W;
1490 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1491                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1492                       SSE_CVT_Scalar>, XS;
1493 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1494                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1495                       SSE_CVT_Scalar>, XS, REX_W;
1496 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1497                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1498                       SSE_CVT_Scalar>, XD;
1499 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1500                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1501                       SSE_CVT_Scalar>, XD, REX_W;
1502
1503 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1504 // and/or XMM operand(s).
1505
1506 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1507                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1508                          string asm, OpndItins itins> {
1509   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1510               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1511               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1512   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1513               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1514               [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm>;
1515 }
1516
1517 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1518                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1519                     PatFrag ld_frag, string asm, OpndItins itins,
1520                     bit Is2Addr = 1> {
1521   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1522               !if(Is2Addr,
1523                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1524                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1525               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1526               itins.rr>;
1527   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1528               (ins DstRC:$src1, x86memop:$src2),
1529               !if(Is2Addr,
1530                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1531                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1532               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1533               itins.rm>;
1534 }
1535
1536 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1537                   f128mem, load, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1538 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1539                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si{q}",
1540                   SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1541
1542 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1543                 f128mem, load, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1544 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1545                   f128mem, load, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1546
1547
1548 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1549           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1550           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1551 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1552           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1553           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1554           VEX_W;
1555 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1556           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1557           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1558 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1559           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1560           SSE_CVT_Scalar, 0>, XD,
1561           VEX_4V, VEX_W;
1562
1563 let Constraints = "$src1 = $dst" in {
1564   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1565                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1566                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1567   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1568                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1569                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1570   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1571                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1572                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1573   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1574                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1575                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1576 }
1577
1578 /// SSE 1 Only
1579
1580 // Aliases for intrinsics
1581 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1582                                     f32mem, load, "cvttss2si",
1583                                     SSE_CVT_SS2SI_32>, XS, VEX;
1584 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1585                                     int_x86_sse_cvttss2si64, f32mem, load,
1586                                     "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1587                                     XS, VEX, VEX_W;
1588 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1589                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1590                                     XD, VEX;
1591 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1592                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1593                                     "cvttsd2si{q}", SSE_CVT_SD2SI>,
1594                                     XD, VEX, VEX_W;
1595 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1596                                     f32mem, load, "cvttss2si",
1597                                     SSE_CVT_SS2SI_32>, XS;
1598 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1599                                     int_x86_sse_cvttss2si64, f32mem, load,
1600                                     "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1601                                     XS, REX_W;
1602 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1603                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1604                                     XD;
1605 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1606                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1607                                     "cvttsd2si{q}", SSE_CVT_SD2SI>,
1608                                     XD, REX_W;
1609
1610 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1611 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1612                                "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1613                                SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1614 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1615                                "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1616                                SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1617 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1618                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1619                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1620                                Requires<[HasAVX]>;
1621 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1622                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1623                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1624                                Requires<[HasAVX]>;
1625 }
1626
1627 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1628 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1629                           "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1630                           SSE_CVT_SS2SI_32>, XS;
1631 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1632                           "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1633                           SSE_CVT_SS2SI_64>, XS, REX_W;
1634 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1635                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1636                             SSEPackedSingle, SSE_CVT_PS>, TB,
1637                             Requires<[HasSSE2]>;
1638 }
1639
1640 let Predicates = [HasAVX] in {
1641   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1642             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1643   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1644             (VCVTSS2SIrm addr:$src)>;
1645   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1646             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1647   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1648             (VCVTSS2SI64rm addr:$src)>;
1649 }
1650
1651 let Predicates = [HasSSE1] in {
1652   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1653             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1654   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1655             (CVTSS2SIrm addr:$src)>;
1656   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1657             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1658   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1659             (CVTSS2SI64rm addr:$src)>;
1660 }
1661
1662 /// SSE 2 Only
1663
1664 // Convert scalar double to scalar single
1665 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1666                        (ins FR64:$src1, FR64:$src2),
1667                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1668                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1669 let mayLoad = 1 in
1670 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1671                        (ins FR64:$src1, f64mem:$src2),
1672                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1673                       [], IIC_SSE_CVT_Scalar_RM>,
1674                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1675
1676 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1677           Requires<[HasAVX]>;
1678
1679 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1680                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1681                       [(set FR32:$dst, (fround FR64:$src))],
1682                       IIC_SSE_CVT_Scalar_RR>;
1683 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1684                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1685                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1686                       IIC_SSE_CVT_Scalar_RM>,
1687                       XD,
1688                   Requires<[HasSSE2, OptForSize]>;
1689
1690 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1691                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1692                       SSE_CVT_Scalar, 0>,
1693                       XS, VEX_4V;
1694 let Constraints = "$src1 = $dst" in
1695 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1696                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1697                       SSE_CVT_Scalar>, XS;
1698
1699 // Convert scalar single to scalar double
1700 // SSE2 instructions with XS prefix
1701 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1702                     (ins FR32:$src1, FR32:$src2),
1703                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1704                     [], IIC_SSE_CVT_Scalar_RR>,
1705                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1706 let mayLoad = 1 in
1707 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1708                     (ins FR32:$src1, f32mem:$src2),
1709                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1710                     [], IIC_SSE_CVT_Scalar_RM>,
1711                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1712
1713 let Predicates = [HasAVX] in {
1714   def : Pat<(f64 (fextend FR32:$src)),
1715             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1716   def : Pat<(fextend (loadf32 addr:$src)),
1717             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1718   def : Pat<(extloadf32 addr:$src),
1719             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1720 }
1721
1722 def : Pat<(extloadf32 addr:$src),
1723           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1724           Requires<[HasAVX, OptForSpeed]>;
1725
1726 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1727                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1728                    [(set FR64:$dst, (fextend FR32:$src))],
1729                    IIC_SSE_CVT_Scalar_RR>, XS,
1730                  Requires<[HasSSE2]>;
1731 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1732                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1733                    [(set FR64:$dst, (extloadf32 addr:$src))],
1734                    IIC_SSE_CVT_Scalar_RM>, XS,
1735                  Requires<[HasSSE2, OptForSize]>;
1736
1737 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1738 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1739 // combine.
1740 // Since these loads aren't folded into the fextend, we have to match it
1741 // explicitly here.
1742 def : Pat<(fextend (loadf32 addr:$src)),
1743           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1744 def : Pat<(extloadf32 addr:$src),
1745           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1746
1747 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1748                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1749                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1750                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1751                                        VR128:$src2))],
1752                                        IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V,
1753                     Requires<[HasAVX]>;
1754 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1755                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1756                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1757                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1758                                        (load addr:$src2)))],
1759                                        IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V,
1760                     Requires<[HasAVX]>;
1761 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1762 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1763                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1764                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1765                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1766                                        VR128:$src2))],
1767                                        IIC_SSE_CVT_Scalar_RR>, XS,
1768                     Requires<[HasSSE2]>;
1769 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1770                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1771                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1772                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1773                                        (load addr:$src2)))],
1774                                        IIC_SSE_CVT_Scalar_RM>, XS,
1775                     Requires<[HasSSE2]>;
1776 }
1777
1778 // Convert packed single/double fp to doubleword
1779 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1780                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1781                        IIC_SSE_CVT_PS_RR>, VEX;
1782 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1783                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1784                        IIC_SSE_CVT_PS_RM>, VEX;
1785 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1786                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1787                         IIC_SSE_CVT_PS_RR>, VEX;
1788 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1789                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1790                         IIC_SSE_CVT_PS_RM>, VEX;
1791 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1792                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1793                      IIC_SSE_CVT_PS_RR>;
1794 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1795                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1796                      IIC_SSE_CVT_PS_RM>;
1797
1798 let Predicates = [HasAVX] in {
1799   def : Pat<(int_x86_sse2_cvtps2dq VR128:$src),
1800             (VCVTPS2DQrr VR128:$src)>;
1801   def : Pat<(int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)),
1802             (VCVTPS2DQrm addr:$src)>;
1803 }
1804
1805 let Predicates = [HasSSE2] in {
1806   def : Pat<(int_x86_sse2_cvtps2dq VR128:$src),
1807             (CVTPS2DQrr VR128:$src)>;
1808   def : Pat<(int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)),
1809             (CVTPS2DQrm addr:$src)>;
1810 }
1811
1812 // Convert Packed Double FP to Packed DW Integers
1813 let Predicates = [HasAVX] in {
1814 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1815 // register, but the same isn't true when using memory operands instead.
1816 // Provide other assembly rr and rm forms to address this explicitly.
1817 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1819
1820 // XMM only
1821 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1822                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1823 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1824                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1825
1826 // YMM only
1827 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1828                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX;
1829 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1830                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1831 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1832                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1833 }
1834
1835 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1836                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1837                       IIC_SSE_CVT_PD_RM>;
1838 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1839                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1840                       IIC_SSE_CVT_PD_RR>;
1841
1842 let Predicates = [HasAVX] in {
1843   def : Pat<(int_x86_sse2_cvtpd2dq VR128:$src),
1844             (VCVTPD2DQrr VR128:$src)>;
1845   def : Pat<(int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)),
1846             (VCVTPD2DQXrm addr:$src)>;
1847 }
1848
1849 let Predicates = [HasSSE2] in {
1850   def : Pat<(int_x86_sse2_cvtpd2dq VR128:$src),
1851             (CVTPD2DQrr VR128:$src)>;
1852   def : Pat<(int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)),
1853             (CVTPD2DQrm addr:$src)>;
1854 }
1855
1856 // Convert with truncation packed single/double fp to doubleword
1857 // SSE2 packed instructions with XS prefix
1858 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1859                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1860                         [(set VR128:$dst,
1861                           (int_x86_sse2_cvttps2dq VR128:$src))],
1862                           IIC_SSE_CVT_PS_RR>, VEX;
1863 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1864                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1865                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1866                                            (memopv4f32 addr:$src)))],
1867                                            IIC_SSE_CVT_PS_RM>, VEX;
1868 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1869                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1870                          [(set VR256:$dst,
1871                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1872                            IIC_SSE_CVT_PS_RR>, VEX;
1873 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1874                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1875                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1876                                             (memopv8f32 addr:$src)))],
1877                                             IIC_SSE_CVT_PS_RM>, VEX;
1878
1879 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1880                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1881                       [(set VR128:$dst,
1882                             (int_x86_sse2_cvttps2dq VR128:$src))],
1883                             IIC_SSE_CVT_PS_RR>;
1884 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1885                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1886                       [(set VR128:$dst,
1887                             (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1888                             IIC_SSE_CVT_PS_RM>;
1889
1890 let Predicates = [HasAVX] in {
1891   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1892             (VCVTDQ2PSrr VR128:$src)>;
1893   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1894             (VCVTDQ2PSrm addr:$src)>;
1895
1896   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1897             (VCVTDQ2PSrr VR128:$src)>;
1898   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1899             (VCVTDQ2PSrm addr:$src)>;
1900
1901   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1902             (VCVTTPS2DQrr VR128:$src)>;
1903   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1904             (VCVTTPS2DQrm addr:$src)>;
1905
1906   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1907             (VCVTDQ2PSYrr VR256:$src)>;
1908   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1909             (VCVTDQ2PSYrm addr:$src)>;
1910
1911   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1912             (VCVTTPS2DQYrr VR256:$src)>;
1913   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1914             (VCVTTPS2DQYrm addr:$src)>;
1915 }
1916
1917 let Predicates = [HasSSE2] in {
1918   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1919             (CVTDQ2PSrr VR128:$src)>;
1920   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1921             (CVTDQ2PSrm addr:$src)>;
1922
1923   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1924             (CVTDQ2PSrr VR128:$src)>;
1925   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1926             (CVTDQ2PSrm addr:$src)>;
1927
1928   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1929             (CVTTPS2DQrr VR128:$src)>;
1930   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1931             (CVTTPS2DQrm addr:$src)>;
1932 }
1933
1934 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1935                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1936                         [(set VR128:$dst,
1937                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1938                               IIC_SSE_CVT_PD_RR>, VEX;
1939
1940 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1941                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1942                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1943                       IIC_SSE_CVT_PD_RR>;
1944 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1945                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1946                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1947                                         (memopv2f64 addr:$src)))],
1948                                         IIC_SSE_CVT_PD_RM>;
1949
1950 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1951 // register, but the same isn't true when using memory operands instead.
1952 // Provide other assembly rr and rm forms to address this explicitly.
1953
1954 // XMM only
1955 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1956                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1957 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1958                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1959                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1960                                             (memopv2f64 addr:$src)))],
1961                          IIC_SSE_CVT_PD_RM>, VEX;
1962
1963 // YMM only
1964 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1965                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
1966                          IIC_SSE_CVT_PD_RR>, VEX;
1967 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1968                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
1969                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1970 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1971                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1972
1973 let Predicates = [HasAVX] in {
1974   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1975             (VCVTTPD2DQYrr VR256:$src)>;
1976   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1977             (VCVTTPD2DQYrm addr:$src)>;
1978 } // Predicates = [HasAVX]
1979
1980 // Convert packed single to packed double
1981 let Predicates = [HasAVX] in {
1982                   // SSE2 instructions without OpSize prefix
1983 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1984                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1985                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1986 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1987                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1988                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1989 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1990                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1991                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1992 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1993                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1994                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1995 }
1996
1997 let Predicates = [HasSSE2] in {
1998 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2000                        IIC_SSE_CVT_PD_RR>, TB;
2001 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2002                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2003                        IIC_SSE_CVT_PD_RM>, TB;
2004 }
2005
2006 let Predicates = [HasAVX] in {
2007   def : Pat<(int_x86_sse2_cvtps2pd VR128:$src),
2008             (VCVTPS2PDrr VR128:$src)>;
2009 }
2010
2011 let Predicates = [HasSSE2] in {
2012   def : Pat<(int_x86_sse2_cvtps2pd VR128:$src),
2013             (CVTPS2PDrr VR128:$src)>;
2014 }
2015
2016 // Convert Packed DW Integers to Packed Double FP
2017 let Predicates = [HasAVX] in {
2018 def VCVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2019                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2020 def VCVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2021                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2022 def VCVTDQ2PDYrm  : SSDI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2023                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2024 def VCVTDQ2PDYrr  : SSDI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2025                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2026 }
2027
2028 def CVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2029                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2030                        IIC_SSE_CVT_PD_RR>;
2031 def CVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2032                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2033                        IIC_SSE_CVT_PD_RM>;
2034
2035 // 128 bit register conversion intrinsics
2036 let Predicates = [HasAVX] in
2037 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2038            (VCVTDQ2PDrr VR128:$src)>;
2039
2040 let Predicates = [HasSSE2] in
2041 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2042            (CVTDQ2PDrr VR128:$src)>;
2043
2044 // AVX 256-bit register conversion intrinsics
2045 let Predicates = [HasAVX] in {
2046   def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
2047             (VCVTDQ2PDYrr VR128:$src)>;
2048   def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
2049             (VCVTDQ2PDYrm addr:$src)>;
2050
2051   def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
2052             (VCVTPD2DQYrr VR256:$src)>;
2053   def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
2054             (VCVTPD2DQYrm addr:$src)>;
2055
2056   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2057             (VCVTDQ2PDYrr VR128:$src)>;
2058   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2059             (VCVTDQ2PDYrm addr:$src)>;
2060 } // Predicates = [HasAVX]
2061
2062 // Convert packed double to packed single
2063 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2064 // register, but the same isn't true when using memory operands instead.
2065 // Provide other assembly rr and rm forms to address this explicitly.
2066 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2067                        "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2068                        IIC_SSE_CVT_PD_RR>, VEX;
2069
2070 // XMM only
2071 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2072                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2073 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2074                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2075                         IIC_SSE_CVT_PD_RM>, VEX;
2076
2077 // YMM only
2078 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2079                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2080                         IIC_SSE_CVT_PD_RR>, VEX;
2081 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2082                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2083                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2084 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2085                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2086
2087 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2088                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2089                      IIC_SSE_CVT_PD_RR>;
2090 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2091                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2092                      IIC_SSE_CVT_PD_RM>;
2093
2094
2095 let Predicates = [HasAVX] in {
2096   def : Pat<(int_x86_sse2_cvtpd2ps VR128:$src),
2097             (VCVTPD2PSrr VR128:$src)>;
2098   def : Pat<(int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)),
2099             (VCVTPD2PSXrm addr:$src)>;
2100 }
2101
2102 let Predicates = [HasSSE2] in {
2103   def : Pat<(int_x86_sse2_cvtpd2ps VR128:$src),
2104             (CVTPD2PSrr VR128:$src)>;
2105   def : Pat<(int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)),
2106             (CVTPD2PSrm addr:$src)>;
2107 }
2108
2109 // AVX 256-bit register conversion intrinsics
2110 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2111 // whenever possible to avoid declaring two versions of each one.
2112 let Predicates = [HasAVX] in {
2113   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2114             (VCVTDQ2PSYrr VR256:$src)>;
2115   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2116             (VCVTDQ2PSYrm addr:$src)>;
2117
2118   def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2119             (VCVTPD2PSYrr VR256:$src)>;
2120   def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2121             (VCVTPD2PSYrm addr:$src)>;
2122
2123   def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2124             (VCVTPS2DQYrr VR256:$src)>;
2125   def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2126             (VCVTPS2DQYrm addr:$src)>;
2127
2128   def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2129             (VCVTPS2PDYrr VR128:$src)>;
2130   def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2131             (VCVTPS2PDYrm addr:$src)>;
2132
2133   def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2134             (VCVTTPD2DQYrr VR256:$src)>;
2135   def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2136             (VCVTTPD2DQYrm addr:$src)>;
2137
2138   // Match fround and fextend for 128/256-bit conversions
2139   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2140             (VCVTPD2PSYrr VR256:$src)>;
2141   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2142             (VCVTPD2PSYrm addr:$src)>;
2143
2144   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2145             (VCVTPS2PDYrr VR128:$src)>;
2146   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2147             (VCVTPS2PDYrm addr:$src)>;
2148 }
2149
2150 //===----------------------------------------------------------------------===//
2151 // SSE 1 & 2 - Compare Instructions
2152 //===----------------------------------------------------------------------===//
2153
2154 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2155 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2156                             Operand CC, SDNode OpNode, ValueType VT,
2157                             PatFrag ld_frag, string asm, string asm_alt,
2158                             OpndItins itins> {
2159   def rr : SIi8<0xC2, MRMSrcReg,
2160                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2161                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2162                 itins.rr>;
2163   def rm : SIi8<0xC2, MRMSrcMem,
2164                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2165                 [(set RC:$dst, (OpNode (VT RC:$src1),
2166                                          (ld_frag addr:$src2), imm:$cc))],
2167                                          itins.rm>;
2168
2169   // Accept explicit immediate argument form instead of comparison code.
2170   let neverHasSideEffects = 1 in {
2171     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2172                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2173                       IIC_SSE_ALU_F32S_RR>;
2174     let mayLoad = 1 in
2175     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2176                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2177                       IIC_SSE_ALU_F32S_RM>;
2178   }
2179 }
2180
2181 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2182                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2183                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2184                  SSE_ALU_F32S>,
2185                  XS, VEX_4V, VEX_LIG;
2186 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2187                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2188                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2189                  SSE_ALU_F32S>, // same latency as 32 bit compare
2190                  XD, VEX_4V, VEX_LIG;
2191
2192 let Constraints = "$src1 = $dst" in {
2193   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2194                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2195                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2196                   XS;
2197   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2198                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2199                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2200                   SSE_ALU_F32S>, // same latency as 32 bit compare
2201                   XD;
2202 }
2203
2204 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2205                          Intrinsic Int, string asm, OpndItins itins> {
2206   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2207                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2208                         [(set VR128:$dst, (Int VR128:$src1,
2209                                                VR128:$src, imm:$cc))],
2210                                                itins.rr>;
2211   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2212                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2213                         [(set VR128:$dst, (Int VR128:$src1,
2214                                                (load addr:$src), imm:$cc))],
2215                                                itins.rm>;
2216 }
2217
2218 // Aliases to match intrinsics which expect XMM operand(s).
2219 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2220                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2221                      SSE_ALU_F32S>,
2222                      XS, VEX_4V;
2223 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2224                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2225                      SSE_ALU_F32S>, // same latency as f32
2226                      XD, VEX_4V;
2227 let Constraints = "$src1 = $dst" in {
2228   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2229                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2230                        SSE_ALU_F32S>, XS;
2231   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2232                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2233                        SSE_ALU_F32S>, // same latency as f32
2234                        XD;
2235 }
2236
2237
2238 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2239 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2240                             ValueType vt, X86MemOperand x86memop,
2241                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2242   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2243                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2244                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2245                      IIC_SSE_COMIS_RR, d>;
2246   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2247                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2248                      [(set EFLAGS, (OpNode (vt RC:$src1),
2249                                            (ld_frag addr:$src2)))],
2250                                            IIC_SSE_COMIS_RM, d>;
2251 }
2252
2253 let Defs = [EFLAGS] in {
2254   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2255                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2256   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2257                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2258                                   VEX_LIG;
2259   let Pattern = []<dag> in {
2260     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2261                                     "comiss", SSEPackedSingle>, TB, VEX,
2262                                     VEX_LIG;
2263     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2264                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2265                                     VEX_LIG;
2266   }
2267
2268   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2269                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2270   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2271                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2272
2273   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2274                             load, "comiss", SSEPackedSingle>, TB, VEX;
2275   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2276                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2277   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2278                                   "ucomiss", SSEPackedSingle>, TB;
2279   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2280                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2281
2282   let Pattern = []<dag> in {
2283     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2284                                     "comiss", SSEPackedSingle>, TB;
2285     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2286                                     "comisd", SSEPackedDouble>, TB, OpSize;
2287   }
2288
2289   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2290                               load, "ucomiss", SSEPackedSingle>, TB;
2291   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2292                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2293
2294   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2295                                   "comiss", SSEPackedSingle>, TB;
2296   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2297                                   "comisd", SSEPackedDouble>, TB, OpSize;
2298 } // Defs = [EFLAGS]
2299
2300 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2301 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2302                             Operand CC, Intrinsic Int, string asm,
2303                             string asm_alt, Domain d> {
2304   def rri : PIi8<0xC2, MRMSrcReg,
2305              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2306              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2307              IIC_SSE_CMPP_RR, d>;
2308   def rmi : PIi8<0xC2, MRMSrcMem,
2309              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2310              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2311              IIC_SSE_CMPP_RM, d>;
2312
2313   // Accept explicit immediate argument form instead of comparison code.
2314   let neverHasSideEffects = 1 in {
2315     def rri_alt : PIi8<0xC2, MRMSrcReg,
2316                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2317                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2318     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2319                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2320                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2321   }
2322 }
2323
2324 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2325                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2326                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2327                SSEPackedSingle>, TB, VEX_4V;
2328 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2329                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2330                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2331                SSEPackedDouble>, TB, OpSize, VEX_4V;
2332 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2333                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2334                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2335                SSEPackedSingle>, TB, VEX_4V;
2336 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2337                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2338                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2339                SSEPackedDouble>, TB, OpSize, VEX_4V;
2340 let Constraints = "$src1 = $dst" in {
2341   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2342                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2343                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2344                  SSEPackedSingle>, TB;
2345   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2346                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2347                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2348                  SSEPackedDouble>, TB, OpSize;
2349 }
2350
2351 let Predicates = [HasAVX] in {
2352 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2353           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2354 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2355           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2356 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2357           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2358 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2359           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2360
2361 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2362           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2363 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2364           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2365 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2366           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2367 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2368           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2369 }
2370
2371 let Predicates = [HasSSE1] in {
2372 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2373           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2374 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2375           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2376 }
2377
2378 let Predicates = [HasSSE2] in {
2379 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2380           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2381 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2382           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2383 }
2384
2385 //===----------------------------------------------------------------------===//
2386 // SSE 1 & 2 - Shuffle Instructions
2387 //===----------------------------------------------------------------------===//
2388
2389 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2390 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2391                          ValueType vt, string asm, PatFrag mem_frag,
2392                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2393   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2394                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2395                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2396                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2397   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2398     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2399                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2400                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2401                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2402 }
2403
2404 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2405            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2406            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2407 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2408            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2409            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2410 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2411            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2412            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2413 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2414            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2415            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2416
2417 let Constraints = "$src1 = $dst" in {
2418   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2419                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2420                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2421                     TB;
2422   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2423                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2424                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2425                     TB, OpSize;
2426 }
2427
2428 let Predicates = [HasAVX] in {
2429   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2430                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2431             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2432   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2433             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2434
2435   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2436                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2437             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2438   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2439             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2440
2441   // 256-bit patterns
2442   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2443             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2444   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2445                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2446             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2447
2448   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2449             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2450   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2451                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2452             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2453 }
2454
2455 let Predicates = [HasSSE1] in {
2456   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2457                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2458             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2459   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2460             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2461 }
2462
2463 let Predicates = [HasSSE2] in {
2464   // Generic SHUFPD patterns
2465   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2466                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2467             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2468   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2469             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2470 }
2471
2472 //===----------------------------------------------------------------------===//
2473 // SSE 1 & 2 - Unpack Instructions
2474 //===----------------------------------------------------------------------===//
2475
2476 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2477 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2478                                    PatFrag mem_frag, RegisterClass RC,
2479                                    X86MemOperand x86memop, string asm,
2480                                    Domain d> {
2481     def rr : PI<opc, MRMSrcReg,
2482                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2483                 asm, [(set RC:$dst,
2484                            (vt (OpNode RC:$src1, RC:$src2)))],
2485                            IIC_SSE_UNPCK, d>;
2486     def rm : PI<opc, MRMSrcMem,
2487                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2488                 asm, [(set RC:$dst,
2489                            (vt (OpNode RC:$src1,
2490                                        (mem_frag addr:$src2))))],
2491                                        IIC_SSE_UNPCK, d>;
2492 }
2493
2494 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2495       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2496                      SSEPackedSingle>, TB, VEX_4V;
2497 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2498       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2499                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2500 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2501       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                      SSEPackedSingle>, TB, VEX_4V;
2503 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2504       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2505                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2506
2507 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2508       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2509                      SSEPackedSingle>, TB, VEX_4V;
2510 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2511       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2512                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2513 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2514       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2515                      SSEPackedSingle>, TB, VEX_4V;
2516 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2517       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2518                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2519
2520 let Constraints = "$src1 = $dst" in {
2521   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2522         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2523                        SSEPackedSingle>, TB;
2524   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2525         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2526                        SSEPackedDouble>, TB, OpSize;
2527   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2528         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2529                        SSEPackedSingle>, TB;
2530   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2531         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2532                        SSEPackedDouble>, TB, OpSize;
2533 } // Constraints = "$src1 = $dst"
2534
2535 let Predicates = [HasAVX], AddedComplexity = 1 in {
2536   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2537   // problem is during lowering, where it's not possible to recognize the load
2538   // fold cause it has two uses through a bitcast. One use disappears at isel
2539   // time and the fold opportunity reappears.
2540   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2541             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2542 }
2543
2544 let Predicates = [HasSSE2] in {
2545   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2546   // problem is during lowering, where it's not possible to recognize the load
2547   // fold cause it has two uses through a bitcast. One use disappears at isel
2548   // time and the fold opportunity reappears.
2549   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2550             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2551 }
2552
2553 //===----------------------------------------------------------------------===//
2554 // SSE 1 & 2 - Extract Floating-Point Sign mask
2555 //===----------------------------------------------------------------------===//
2556
2557 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2558 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2559                                 Domain d> {
2560   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2561                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2562                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2563   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2564                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2565                 IIC_SSE_MOVMSK, d>, REX_W;
2566 }
2567
2568 let Predicates = [HasAVX] in {
2569   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2570                                         "movmskps", SSEPackedSingle>, TB, VEX;
2571   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2572                                         "movmskpd", SSEPackedDouble>, TB,
2573                                         OpSize, VEX;
2574   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2575                                         "movmskps", SSEPackedSingle>, TB, VEX;
2576   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2577                                         "movmskpd", SSEPackedDouble>, TB,
2578                                         OpSize, VEX;
2579
2580   def : Pat<(i32 (X86fgetsign FR32:$src)),
2581             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2582                                           sub_ss))>;
2583   def : Pat<(i64 (X86fgetsign FR32:$src)),
2584             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2585                                           sub_ss))>;
2586   def : Pat<(i32 (X86fgetsign FR64:$src)),
2587             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2588                                           sub_sd))>;
2589   def : Pat<(i64 (X86fgetsign FR64:$src)),
2590             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2591                                           sub_sd))>;
2592
2593   // Assembler Only
2594   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2595              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2596              SSEPackedSingle>, TB, VEX;
2597   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2598              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2599              SSEPackedDouble>, TB,
2600              OpSize, VEX;
2601   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2602              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2603              SSEPackedSingle>, TB, VEX;
2604   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2605              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2606              SSEPackedDouble>, TB,
2607              OpSize, VEX;
2608 }
2609
2610 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2611                                      SSEPackedSingle>, TB;
2612 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2613                                      SSEPackedDouble>, TB, OpSize;
2614
2615 def : Pat<(i32 (X86fgetsign FR32:$src)),
2616           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2617                                        sub_ss))>, Requires<[HasSSE1]>;
2618 def : Pat<(i64 (X86fgetsign FR32:$src)),
2619           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2620                                        sub_ss))>, Requires<[HasSSE1]>;
2621 def : Pat<(i32 (X86fgetsign FR64:$src)),
2622           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2623                                        sub_sd))>, Requires<[HasSSE2]>;
2624 def : Pat<(i64 (X86fgetsign FR64:$src)),
2625           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2626                                        sub_sd))>, Requires<[HasSSE2]>;
2627
2628 //===---------------------------------------------------------------------===//
2629 // SSE2 - Packed Integer Logical Instructions
2630 //===---------------------------------------------------------------------===//
2631
2632 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2633
2634 /// PDI_binop_rm - Simple SSE2 binary operator.
2635 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2636                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2637                         X86MemOperand x86memop,
2638                         OpndItins itins,
2639                         bit IsCommutable = 0,
2640                         bit Is2Addr = 1> {
2641   let isCommutable = IsCommutable in
2642   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2643        (ins RC:$src1, RC:$src2),
2644        !if(Is2Addr,
2645            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2646            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2647        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2648   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2649        (ins RC:$src1, x86memop:$src2),
2650        !if(Is2Addr,
2651            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2652            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2653        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2654                                      (bitconvert (memop_frag addr:$src2)))))],
2655                                      itins.rm>;
2656 }
2657 } // ExeDomain = SSEPackedInt
2658
2659 // These are ordered here for pattern ordering requirements with the fp versions
2660
2661 let Predicates = [HasAVX] in {
2662 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2663                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2664 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2665                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2666 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2667                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2668 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2669                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2670 }
2671
2672 let Constraints = "$src1 = $dst" in {
2673 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2674                          i128mem, SSE_BIT_ITINS_P, 1>;
2675 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2676                          i128mem, SSE_BIT_ITINS_P, 1>;
2677 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2678                          i128mem, SSE_BIT_ITINS_P, 1>;
2679 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2680                           i128mem, SSE_BIT_ITINS_P, 0>;
2681 } // Constraints = "$src1 = $dst"
2682
2683 let Predicates = [HasAVX2] in {
2684 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2685                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2686 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2687                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2688 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2689                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2690 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2691                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2692 }
2693
2694 //===----------------------------------------------------------------------===//
2695 // SSE 1 & 2 - Logical Instructions
2696 //===----------------------------------------------------------------------===//
2697
2698 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2699 ///
2700 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2701                                        SDNode OpNode, OpndItins itins> {
2702   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2703               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2704               TB, VEX_4V;
2705
2706   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2707         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2708         TB, OpSize, VEX_4V;
2709
2710   let Constraints = "$src1 = $dst" in {
2711     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2712                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2713                 TB;
2714
2715     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2716                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2717                 TB, OpSize;
2718   }
2719 }
2720
2721 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2722 let mayLoad = 0 in {
2723   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2724                 SSE_BIT_ITINS_P>;
2725   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2726                 SSE_BIT_ITINS_P>;
2727   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2728                 SSE_BIT_ITINS_P>;
2729 }
2730
2731 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2732   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2733                 SSE_BIT_ITINS_P>;
2734
2735 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2736 ///
2737 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2738                                    SDNode OpNode> {
2739   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2740   // are all promoted to v2i64, and the patterns are covered by the int
2741   // version. This is needed in SSE only, because v2i64 isn't supported on
2742   // SSE1, but only on SSE2.
2743   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2744        !strconcat(OpcodeStr, "ps"), f128mem, [],
2745        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2746                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2747
2748   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2749        !strconcat(OpcodeStr, "pd"), f128mem,
2750        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2751                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2752        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2753                                  (memopv2i64 addr:$src2)))], 0>,
2754                                                  TB, OpSize, VEX_4V;
2755   let Constraints = "$src1 = $dst" in {
2756     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2757          !strconcat(OpcodeStr, "ps"), f128mem,
2758          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2759          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2760                                    (memopv2i64 addr:$src2)))]>, TB;
2761
2762     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2763          !strconcat(OpcodeStr, "pd"), f128mem,
2764          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2765                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2766          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2767                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2768   }
2769 }
2770
2771 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2772 ///
2773 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2774                                      SDNode OpNode> {
2775     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2776           !strconcat(OpcodeStr, "ps"), f256mem,
2777           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2778           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2779                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2780
2781     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2782           !strconcat(OpcodeStr, "pd"), f256mem,
2783           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2784                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2785           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2786                                     (memopv4i64 addr:$src2)))], 0>,
2787                                     TB, OpSize, VEX_4V;
2788 }
2789
2790 // AVX 256-bit packed logical ops forms
2791 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2792 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2793 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2794 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2795
2796 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2797 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2798 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2799 let isCommutable = 0 in
2800   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2801
2802 //===----------------------------------------------------------------------===//
2803 // SSE 1 & 2 - Arithmetic Instructions
2804 //===----------------------------------------------------------------------===//
2805
2806 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2807 /// vector forms.
2808 ///
2809 /// In addition, we also have a special variant of the scalar form here to
2810 /// represent the associated intrinsic operation.  This form is unlike the
2811 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2812 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2813 ///
2814 /// These three forms can each be reg+reg or reg+mem.
2815 ///
2816
2817 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2818 /// classes below
2819 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2820                                   SizeItins itins,
2821                                   bit Is2Addr = 1> {
2822   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2823                             OpNode, FR32, f32mem,
2824                             itins.s, Is2Addr>, XS;
2825   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2826                             OpNode, FR64, f64mem,
2827                             itins.d, Is2Addr>, XD;
2828 }
2829
2830 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2831                                    SizeItins itins,
2832                                    bit Is2Addr = 1> {
2833   let mayLoad = 0 in {
2834   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2835               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2836               TB;
2837   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2838               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2839               TB, OpSize;
2840   }
2841 }
2842
2843 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2844                                     SDNode OpNode,
2845                                     SizeItins itins> {
2846   let mayLoad = 0 in {
2847     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2848                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2849                 TB;
2850     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2851                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2852                 TB, OpSize;
2853   }
2854 }
2855
2856 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2857                                       SizeItins itins,
2858                                       bit Is2Addr = 1> {
2859   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2860      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2861      itins.s, Is2Addr>, XS;
2862   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2863      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2864      itins.d, Is2Addr>, XD;
2865 }
2866
2867 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2868                                       SizeItins itins,
2869                                       bit Is2Addr = 1> {
2870   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2871      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2872                               SSEPackedSingle, itins.s, Is2Addr>,
2873                               TB;
2874
2875   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2876      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2877                               SSEPackedDouble, itins.d, Is2Addr>,
2878                               TB, OpSize;
2879 }
2880
2881 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2882                                         SizeItins itins> {
2883   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2884      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2885       SSEPackedSingle, itins.s, 0>, TB;
2886
2887   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2888      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2889       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2890 }
2891
2892 // Binary Arithmetic instructions
2893 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2894             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2895               VEX_4V, VEX_LIG;
2896 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2897             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2898               VEX_4V;
2899 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2900             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2901               VEX_4V, VEX_LIG;
2902 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2903             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2904               VEX_4V;
2905
2906 let isCommutable = 0 in {
2907   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2908               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2909                 VEX_4V, VEX_LIG;
2910   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2911               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>, VEX_4V;
2912   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2913               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2914                 VEX_4V, VEX_LIG;
2915   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2916               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2917                 VEX_4V;
2918   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2919               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2920                 VEX_4V, VEX_LIG;
2921   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2922               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2923               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2924               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2925                 VEX_4V;
2926   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2927               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2928                 VEX_4V, VEX_LIG;
2929   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2930               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2931               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2932               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2933                 VEX_4V;
2934 }
2935
2936 let Constraints = "$src1 = $dst" in {
2937   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2938              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2939              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2940   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2941              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2942              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2943
2944   let isCommutable = 0 in {
2945     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2946                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2947                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2948     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2949                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2950                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2951     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2952                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2953                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2954                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2955     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2956                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2957                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2958                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2959   }
2960 }
2961
2962 /// Unop Arithmetic
2963 /// In addition, we also have a special variant of the scalar form here to
2964 /// represent the associated intrinsic operation.  This form is unlike the
2965 /// plain scalar form, in that it takes an entire vector (instead of a
2966 /// scalar) and leaves the top elements undefined.
2967 ///
2968 /// And, we have a special variant form for a full-vector intrinsic form.
2969
2970 def SSE_SQRTP : OpndItins<
2971   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2972 >;
2973
2974 def SSE_SQRTS : OpndItins<
2975   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2976 >;
2977
2978 def SSE_RCPP : OpndItins<
2979   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2980 >;
2981
2982 def SSE_RCPS : OpndItins<
2983   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2984 >;
2985
2986 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2987 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2988                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2989   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2990                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2991                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2992   // For scalar unary operations, fold a load into the operation
2993   // only in OptForSize mode. It eliminates an instruction, but it also
2994   // eliminates a whole-register clobber (the load), so it introduces a
2995   // partial register update condition.
2996   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2997                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2998                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2999             Requires<[HasSSE1, OptForSize]>;
3000   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3001                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3002                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3003   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3004                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3005                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3006 }
3007
3008 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3009 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3010   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3011                 !strconcat(OpcodeStr,
3012                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3013   let mayLoad = 1 in
3014   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3015                 !strconcat(OpcodeStr,
3016                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3017   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3018                 (ins VR128:$src1, ssmem:$src2),
3019                 !strconcat(OpcodeStr,
3020                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3021 }
3022
3023 /// sse1_fp_unop_p - SSE1 unops in packed form.
3024 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3025                           OpndItins itins> {
3026   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3027               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3028               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3029   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3030                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3031                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3032 }
3033
3034 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3035 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3036                             OpndItins itins> {
3037   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3038               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3039               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3040               itins.rr>;
3041   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3042                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3043                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3044                 itins.rm>;
3045 }
3046
3047 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3048 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3049                               Intrinsic V4F32Int, OpndItins itins> {
3050   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3051                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3052                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3053                     itins.rr>;
3054   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3055                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3056                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3057                     itins.rm>;
3058 }
3059
3060 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3061 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3062                                 Intrinsic V4F32Int, OpndItins itins> {
3063   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3064                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3065                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3066                     itins.rr>;
3067   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3068                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3069                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3070                     itins.rm>;
3071 }
3072
3073 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3074 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3075                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3076   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3077                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3078                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3079   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3080   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3081                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3082                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3083             Requires<[HasSSE2, OptForSize]>;
3084   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3085                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3086                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3087   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3088                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3089                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3090 }
3091
3092 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3093 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3094   let neverHasSideEffects = 1 in {
3095   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3096                !strconcat(OpcodeStr,
3097                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3098   let mayLoad = 1 in
3099   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3100                !strconcat(OpcodeStr,
3101                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3102   }
3103   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3104                (ins VR128:$src1, sdmem:$src2),
3105                !strconcat(OpcodeStr,
3106                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3107 }
3108
3109 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3110 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3111                           SDNode OpNode, OpndItins itins> {
3112   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3113               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3114               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3115   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3116                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3117                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3118 }
3119
3120 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3121 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3122                           OpndItins itins> {
3123   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3124               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3125               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3126               itins.rr>;
3127   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3128                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3129                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3130                 itins.rm>;
3131 }
3132
3133 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3134 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3135                               Intrinsic V2F64Int, OpndItins itins> {
3136   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3137                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3138                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3139                     itins.rr>;
3140   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3141                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3142                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3143                     itins.rm>;
3144 }
3145
3146 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3147 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3148                                 Intrinsic V2F64Int, OpndItins itins> {
3149   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3150                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3151                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3152                     itins.rr>;
3153   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3154                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3155                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3156                     itins.rm>;
3157 }
3158
3159 let Predicates = [HasAVX] in {
3160   // Square root.
3161   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3162                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3163
3164   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3165                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3166                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3167                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3168                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3169                                    SSE_SQRTP>,
3170                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3171                                     SSE_SQRTP>,
3172                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3173                                     SSE_SQRTP>,
3174                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3175                                     SSE_SQRTP>,
3176                 VEX;
3177
3178   // Reciprocal approximations. Note that these typically require refinement
3179   // in order to obtain suitable precision.
3180   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3181   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3182                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3183                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3184                                     SSE_SQRTP>,
3185                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3186                                     SSE_SQRTP>, VEX;
3187
3188   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3189   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3190                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3191                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3192                                     SSE_RCPP>,
3193                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3194                                     SSE_RCPP>, VEX;
3195 }
3196
3197 let AddedComplexity = 1 in {
3198 def : Pat<(f32 (fsqrt FR32:$src)),
3199           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3200 def : Pat<(f32 (fsqrt (load addr:$src))),
3201           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3202           Requires<[HasAVX, OptForSize]>;
3203 def : Pat<(f64 (fsqrt FR64:$src)),
3204           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3205 def : Pat<(f64 (fsqrt (load addr:$src))),
3206           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3207           Requires<[HasAVX, OptForSize]>;
3208
3209 def : Pat<(f32 (X86frsqrt FR32:$src)),
3210           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3211 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3212           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3213           Requires<[HasAVX, OptForSize]>;
3214
3215 def : Pat<(f32 (X86frcp FR32:$src)),
3216           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3217 def : Pat<(f32 (X86frcp (load addr:$src))),
3218           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3219           Requires<[HasAVX, OptForSize]>;
3220 }
3221
3222 let Predicates = [HasAVX], AddedComplexity = 1 in {
3223   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3224             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3225                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3226                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3227                 sub_ss)>;
3228   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3229             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3230
3231   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3232             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3233                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3234                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3235                 sub_sd)>;
3236   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3237             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3238
3239   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3240             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3241                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3242                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3243                 sub_ss)>;
3244   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3245             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3246
3247   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3248             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3249                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3250                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3251                 sub_ss)>;
3252   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3253             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3254 }
3255
3256 // Square root.
3257 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3258                             SSE_SQRTS>,
3259              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3260              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3261              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3262                             SSE_SQRTS>,
3263              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3264              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3265
3266 // Reciprocal approximations. Note that these typically require refinement
3267 // in order to obtain suitable precision.
3268 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3269                             SSE_SQRTS>,
3270              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3271              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3272                             SSE_SQRTS>;
3273 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3274                             SSE_RCPS>,
3275              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3276              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3277
3278 // There is no f64 version of the reciprocal approximation instructions.
3279
3280 //===----------------------------------------------------------------------===//
3281 // SSE 1 & 2 - Non-temporal stores
3282 //===----------------------------------------------------------------------===//
3283
3284 let AddedComplexity = 400 in { // Prefer non-temporal versions
3285   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3286                        (ins f128mem:$dst, VR128:$src),
3287                        "movntps\t{$src, $dst|$dst, $src}",
3288                        [(alignednontemporalstore (v4f32 VR128:$src),
3289                                                  addr:$dst)],
3290                                                  IIC_SSE_MOVNT>, VEX;
3291   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3292                        (ins f128mem:$dst, VR128:$src),
3293                        "movntpd\t{$src, $dst|$dst, $src}",
3294                        [(alignednontemporalstore (v2f64 VR128:$src),
3295                                                  addr:$dst)],
3296                                                  IIC_SSE_MOVNT>, VEX;
3297
3298   let ExeDomain = SSEPackedInt in
3299   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3300                            (ins f128mem:$dst, VR128:$src),
3301                            "movntdq\t{$src, $dst|$dst, $src}",
3302                            [(alignednontemporalstore (v2i64 VR128:$src),
3303                                                      addr:$dst)],
3304                                                      IIC_SSE_MOVNT>, VEX;
3305
3306   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3307             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3308
3309   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3310                        (ins f256mem:$dst, VR256:$src),
3311                        "movntps\t{$src, $dst|$dst, $src}",
3312                        [(alignednontemporalstore (v8f32 VR256:$src),
3313                                                  addr:$dst)],
3314                                                  IIC_SSE_MOVNT>, VEX;
3315   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3316                        (ins f256mem:$dst, VR256:$src),
3317                        "movntpd\t{$src, $dst|$dst, $src}",
3318                        [(alignednontemporalstore (v4f64 VR256:$src),
3319                                                  addr:$dst)],
3320                                                  IIC_SSE_MOVNT>, VEX;
3321   let ExeDomain = SSEPackedInt in
3322   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3323                       (ins f256mem:$dst, VR256:$src),
3324                       "movntdq\t{$src, $dst|$dst, $src}",
3325                       [(alignednontemporalstore (v4i64 VR256:$src),
3326                                                 addr:$dst)],
3327                                                 IIC_SSE_MOVNT>, VEX;
3328 }
3329
3330 let AddedComplexity = 400 in { // Prefer non-temporal versions
3331 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3332                     "movntps\t{$src, $dst|$dst, $src}",
3333                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3334                     IIC_SSE_MOVNT>;
3335 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3336                     "movntpd\t{$src, $dst|$dst, $src}",
3337                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3338                     IIC_SSE_MOVNT>;
3339
3340 let ExeDomain = SSEPackedInt in
3341 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3342                     "movntdq\t{$src, $dst|$dst, $src}",
3343                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3344                     IIC_SSE_MOVNT>;
3345
3346 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3347           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3348
3349 // There is no AVX form for instructions below this point
3350 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3351                  "movnti{l}\t{$src, $dst|$dst, $src}",
3352                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3353                  IIC_SSE_MOVNT>,
3354                TB, Requires<[HasSSE2]>;
3355 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3356                      "movnti{q}\t{$src, $dst|$dst, $src}",
3357                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3358                      IIC_SSE_MOVNT>,
3359                   TB, Requires<[HasSSE2]>;
3360 }
3361
3362 //===----------------------------------------------------------------------===//
3363 // SSE 1 & 2 - Prefetch and memory fence
3364 //===----------------------------------------------------------------------===//
3365
3366 // Prefetch intrinsic.
3367 let Predicates = [HasSSE1] in {
3368 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3369     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3370     IIC_SSE_PREFETCH>, TB;
3371 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3372     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3373     IIC_SSE_PREFETCH>, TB;
3374 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3375     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3376     IIC_SSE_PREFETCH>, TB;
3377 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3378     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3379     IIC_SSE_PREFETCH>, TB;
3380 }
3381
3382 // Flush cache
3383 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3384                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3385                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3386
3387 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3388 // was introduced with SSE2, it's backward compatible.
3389 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3390
3391 // Load, store, and memory fence
3392 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3393                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3394                TB, Requires<[HasSSE1]>;
3395 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3396                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3397                TB, Requires<[HasSSE2]>;
3398 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3399                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3400                TB, Requires<[HasSSE2]>;
3401
3402 def : Pat<(X86SFence), (SFENCE)>;
3403 def : Pat<(X86LFence), (LFENCE)>;
3404 def : Pat<(X86MFence), (MFENCE)>;
3405
3406 //===----------------------------------------------------------------------===//
3407 // SSE 1 & 2 - Load/Store XCSR register
3408 //===----------------------------------------------------------------------===//
3409
3410 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3411                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3412                   IIC_SSE_LDMXCSR>, VEX;
3413 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3414                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3415                   IIC_SSE_STMXCSR>, VEX;
3416
3417 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3418                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3419                   IIC_SSE_LDMXCSR>;
3420 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3421                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3422                   IIC_SSE_STMXCSR>;
3423
3424 //===---------------------------------------------------------------------===//
3425 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3426 //===---------------------------------------------------------------------===//
3427
3428 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3429
3430 let neverHasSideEffects = 1 in {
3431 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3432                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3433                     VEX;
3434 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3435                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3436                     VEX;
3437 }
3438 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3439                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3440                     VEX;
3441 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3442                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3443                     VEX;
3444
3445 // For Disassembler
3446 let isCodeGenOnly = 1 in {
3447 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3448                         "movdqa\t{$src, $dst|$dst, $src}", [],
3449                         IIC_SSE_MOVA_P_RR>,
3450                         VEX;
3451 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3452                         "movdqa\t{$src, $dst|$dst, $src}", [],
3453                         IIC_SSE_MOVA_P_RR>,
3454                         VEX;
3455 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3456                         "movdqu\t{$src, $dst|$dst, $src}", [],
3457                         IIC_SSE_MOVU_P_RR>,
3458                         VEX;
3459 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3460                         "movdqu\t{$src, $dst|$dst, $src}", [],
3461                         IIC_SSE_MOVU_P_RR>,
3462                         VEX;
3463 }
3464
3465 let canFoldAsLoad = 1, mayLoad = 1 in {
3466 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3467                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3468                    VEX;
3469 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3470                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3471                    VEX;
3472 let Predicates = [HasAVX] in {
3473   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3474                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3475                     XS, VEX;
3476   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3477                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3478                     XS, VEX;
3479 }
3480 }
3481
3482 let mayStore = 1 in {
3483 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3484                      (ins i128mem:$dst, VR128:$src),
3485                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3486                      VEX;
3487 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3488                      (ins i256mem:$dst, VR256:$src),
3489                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3490                      VEX;
3491 let Predicates = [HasAVX] in {
3492 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3493                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3494                   XS, VEX;
3495 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3496                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3497                   XS, VEX;
3498 }
3499 }
3500
3501 let neverHasSideEffects = 1 in
3502 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3503                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3504
3505 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3506                    "movdqu\t{$src, $dst|$dst, $src}",
3507                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3508
3509 // For Disassembler
3510 let isCodeGenOnly = 1 in {
3511 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3512                        "movdqa\t{$src, $dst|$dst, $src}", [],
3513                        IIC_SSE_MOVA_P_RR>;
3514
3515 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3516                        "movdqu\t{$src, $dst|$dst, $src}",
3517                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3518 }
3519
3520 let canFoldAsLoad = 1, mayLoad = 1 in {
3521 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3522                    "movdqa\t{$src, $dst|$dst, $src}",
3523                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3524                    IIC_SSE_MOVA_P_RM>;
3525 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3526                    "movdqu\t{$src, $dst|$dst, $src}",
3527                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3528                    IIC_SSE_MOVU_P_RM>,
3529                  XS, Requires<[HasSSE2]>;
3530 }
3531
3532 let mayStore = 1 in {
3533 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3534                    "movdqa\t{$src, $dst|$dst, $src}",
3535                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3536                    IIC_SSE_MOVA_P_MR>;
3537 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3538                    "movdqu\t{$src, $dst|$dst, $src}",
3539                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3540                    IIC_SSE_MOVU_P_MR>,
3541                  XS, Requires<[HasSSE2]>;
3542 }
3543
3544 // Intrinsic forms of MOVDQU load and store
3545 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3546                        "vmovdqu\t{$src, $dst|$dst, $src}",
3547                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3548                        IIC_SSE_MOVU_P_MR>,
3549                      XS, VEX, Requires<[HasAVX]>;
3550
3551 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3552                        "movdqu\t{$src, $dst|$dst, $src}",
3553                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3554                        IIC_SSE_MOVU_P_MR>,
3555                      XS, Requires<[HasSSE2]>;
3556
3557 } // ExeDomain = SSEPackedInt
3558
3559 let Predicates = [HasAVX] in {
3560   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3561             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3562 }
3563
3564 //===---------------------------------------------------------------------===//
3565 // SSE2 - Packed Integer Arithmetic Instructions
3566 //===---------------------------------------------------------------------===//
3567
3568 def SSE_PMADD : OpndItins<
3569   IIC_SSE_PMADD, IIC_SSE_PMADD
3570 >;
3571
3572 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3573
3574 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3575                             RegisterClass RC, PatFrag memop_frag,
3576                             X86MemOperand x86memop,
3577                             OpndItins itins,
3578                             bit IsCommutable = 0,
3579                             bit Is2Addr = 1> {
3580   let isCommutable = IsCommutable in
3581   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3582        (ins RC:$src1, RC:$src2),
3583        !if(Is2Addr,
3584            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3585            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3586        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3587   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3588        (ins RC:$src1, x86memop:$src2),
3589        !if(Is2Addr,
3590            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3591            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3592        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3593        itins.rm>;
3594 }
3595
3596 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3597                          string OpcodeStr, SDNode OpNode,
3598                          SDNode OpNode2, RegisterClass RC,
3599                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3600                          ShiftOpndItins itins,
3601                          bit Is2Addr = 1> {
3602   // src2 is always 128-bit
3603   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3604        (ins RC:$src1, VR128:$src2),
3605        !if(Is2Addr,
3606            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3607            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3608        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3609         itins.rr>;
3610   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3611        (ins RC:$src1, i128mem:$src2),
3612        !if(Is2Addr,
3613            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3614            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3615        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3616                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3617   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3618        (ins RC:$src1, i32i8imm:$src2),
3619        !if(Is2Addr,
3620            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3621            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3622        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3623 }
3624
3625 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3626 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3627                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3628                          PatFrag memop_frag, X86MemOperand x86memop,
3629                          OpndItins itins,
3630                          bit IsCommutable = 0, bit Is2Addr = 1> {
3631   let isCommutable = IsCommutable in
3632   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3633        (ins RC:$src1, RC:$src2),
3634        !if(Is2Addr,
3635            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3636            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3637        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3638   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3639        (ins RC:$src1, x86memop:$src2),
3640        !if(Is2Addr,
3641            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3642            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3643        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3644                                      (bitconvert (memop_frag addr:$src2)))))]>;
3645 }
3646 } // ExeDomain = SSEPackedInt
3647
3648 // 128-bit Integer Arithmetic
3649
3650 let Predicates = [HasAVX] in {
3651 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3652                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3653                             VEX_4V;
3654 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3655                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3656 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3657                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3658 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3659                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3660 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3661                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3662 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3663                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3664 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3665                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3666 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3667                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3668 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3669                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3670 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3671                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3672                               VEX_4V;
3673
3674 // Intrinsic forms
3675 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3676                                  VR128, memopv2i64, i128mem,
3677                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3678 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3679                                  VR128, memopv2i64, i128mem,
3680                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3681 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3682                                  VR128, memopv2i64, i128mem,
3683                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3684 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3685                                  VR128, memopv2i64, i128mem,
3686                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3687 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3688                                  VR128, memopv2i64, i128mem,
3689                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3690 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3691                                  VR128, memopv2i64, i128mem,
3692                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3693 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3694                                  VR128, memopv2i64, i128mem,
3695                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3696 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3697                                  VR128, memopv2i64, i128mem,
3698                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3699 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3700                                  VR128, memopv2i64, i128mem,
3701                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3702 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3703                                  VR128, memopv2i64, i128mem,
3704                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3705 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3706                                  VR128, memopv2i64, i128mem,
3707                                  SSE_PMADD, 1, 0>, VEX_4V;
3708 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3709                                  VR128, memopv2i64, i128mem,
3710                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3711 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3712                                  VR128, memopv2i64, i128mem,
3713                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3714 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3715                                  VR128, memopv2i64, i128mem,
3716                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3717 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3718                                  VR128, memopv2i64, i128mem,
3719                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3720 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3721                                  VR128, memopv2i64, i128mem,
3722                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3723 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3724                                  VR128, memopv2i64, i128mem,
3725                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3726 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3727                                  VR128, memopv2i64, i128mem,
3728                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3729 }
3730
3731 let Predicates = [HasAVX2] in {
3732 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3733                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3734 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3735                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3736 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3737                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3738 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3739                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3740 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3741                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3742 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3743                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3744 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3745                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3746 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3747                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3748 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3749                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3750 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3751                                VR256, memopv4i64, i256mem,
3752                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3753
3754 // Intrinsic forms
3755 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3756                                   VR256, memopv4i64, i256mem,
3757                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3758 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3759                                   VR256, memopv4i64, i256mem,
3760                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3761 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3762                                   VR256, memopv4i64, i256mem,
3763                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3764 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3765                                   VR256, memopv4i64, i256mem,
3766                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3767 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3768                                   VR256, memopv4i64, i256mem,
3769                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3770 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3771                                   VR256, memopv4i64, i256mem,
3772                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3773 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3774                                   VR256, memopv4i64, i256mem,
3775                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3776 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3777                                   VR256, memopv4i64, i256mem,
3778                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3779 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3780                                   VR256, memopv4i64, i256mem,
3781                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3782 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3783                                   VR256, memopv4i64, i256mem,
3784                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3785 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3786                                   VR256, memopv4i64, i256mem,
3787                                   SSE_PMADD, 1, 0>, VEX_4V;
3788 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3789                                   VR256, memopv4i64, i256mem,
3790                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3791 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3792                                   VR256, memopv4i64, i256mem,
3793                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3794 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3795                                   VR256, memopv4i64, i256mem,
3796                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3797 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3798                                   VR256, memopv4i64, i256mem,
3799                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3800 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3801                                   VR256, memopv4i64, i256mem,
3802                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3803 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3804                                   VR256, memopv4i64, i256mem,
3805                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3806 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3807                                   VR256, memopv4i64, i256mem,
3808                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3809 }
3810
3811 let Constraints = "$src1 = $dst" in {
3812 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3813                            i128mem, SSE_INTALU_ITINS_P, 1>;
3814 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3815                            i128mem, SSE_INTALU_ITINS_P, 1>;
3816 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3817                            i128mem, SSE_INTALU_ITINS_P, 1>;
3818 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3819                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3820 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3821                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3822 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3823                           i128mem, SSE_INTALU_ITINS_P>;
3824 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3825                           i128mem, SSE_INTALU_ITINS_P>;
3826 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3827                           i128mem, SSE_INTALU_ITINS_P>;
3828 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3829                           i128mem, SSE_INTALUQ_ITINS_P>;
3830 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3831                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3832
3833 // Intrinsic forms
3834 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3835                                 VR128, memopv2i64, i128mem,
3836                                 SSE_INTALU_ITINS_P>;
3837 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3838                                 VR128, memopv2i64, i128mem,
3839                                 SSE_INTALU_ITINS_P>;
3840 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3841                                 VR128, memopv2i64, i128mem,
3842                                 SSE_INTALU_ITINS_P>;
3843 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3844                                 VR128, memopv2i64, i128mem,
3845                                 SSE_INTALU_ITINS_P>;
3846 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3847                                 VR128, memopv2i64, i128mem,
3848                                 SSE_INTALU_ITINS_P, 1>;
3849 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3850                                 VR128, memopv2i64, i128mem,
3851                                 SSE_INTALU_ITINS_P, 1>;
3852 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3853                                 VR128, memopv2i64, i128mem,
3854                                 SSE_INTALU_ITINS_P, 1>;
3855 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3856                                 VR128, memopv2i64, i128mem,
3857                                 SSE_INTALU_ITINS_P, 1>;
3858 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3859                                 VR128, memopv2i64, i128mem,
3860                                 SSE_INTMUL_ITINS_P, 1>;
3861 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3862                                 VR128, memopv2i64, i128mem,
3863                                 SSE_INTMUL_ITINS_P, 1>;
3864 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3865                                 VR128, memopv2i64, i128mem,
3866                                 SSE_PMADD, 1>;
3867 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3868                                 VR128, memopv2i64, i128mem,
3869                                 SSE_INTALU_ITINS_P, 1>;
3870 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3871                                 VR128, memopv2i64, i128mem,
3872                                 SSE_INTALU_ITINS_P, 1>;
3873 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3874                                 VR128, memopv2i64, i128mem,
3875                                 SSE_INTALU_ITINS_P, 1>;
3876 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3877                                 VR128, memopv2i64, i128mem,
3878                                 SSE_INTALU_ITINS_P, 1>;
3879 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3880                                 VR128, memopv2i64, i128mem,
3881                                 SSE_INTALU_ITINS_P, 1>;
3882 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3883                                 VR128, memopv2i64, i128mem,
3884                                 SSE_INTALU_ITINS_P, 1>;
3885 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3886                                 VR128, memopv2i64, i128mem,
3887                                 SSE_INTALU_ITINS_P, 1>;
3888
3889 } // Constraints = "$src1 = $dst"
3890
3891 //===---------------------------------------------------------------------===//
3892 // SSE2 - Packed Integer Logical Instructions
3893 //===---------------------------------------------------------------------===//
3894
3895 let Predicates = [HasAVX] in {
3896 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3897                             VR128, v8i16, v8i16, bc_v8i16,
3898                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3899 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3900                             VR128, v4i32, v4i32, bc_v4i32,
3901                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3902 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3903                             VR128, v2i64, v2i64, bc_v2i64,
3904                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3905
3906 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3907                             VR128, v8i16, v8i16, bc_v8i16,
3908                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3909 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3910                             VR128, v4i32, v4i32, bc_v4i32,
3911                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3912 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3913                             VR128, v2i64, v2i64, bc_v2i64,
3914                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3915
3916 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3917                             VR128, v8i16, v8i16, bc_v8i16,
3918                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3919 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3920                             VR128, v4i32, v4i32, bc_v4i32,
3921                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3922
3923 let ExeDomain = SSEPackedInt in {
3924   // 128-bit logical shifts.
3925   def VPSLLDQri : PDIi8<0x73, MRM7r,
3926                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3927                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3928                     [(set VR128:$dst,
3929                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3930                     VEX_4V;
3931   def VPSRLDQri : PDIi8<0x73, MRM3r,
3932                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3933                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3934                     [(set VR128:$dst,
3935                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3936                     VEX_4V;
3937   // PSRADQri doesn't exist in SSE[1-3].
3938 }
3939 } // Predicates = [HasAVX]
3940
3941 let Predicates = [HasAVX2] in {
3942 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3943                              VR256, v16i16, v8i16, bc_v8i16,
3944                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3945 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3946                              VR256, v8i32, v4i32, bc_v4i32,
3947                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3948 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3949                              VR256, v4i64, v2i64, bc_v2i64,
3950                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3951
3952 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3953                              VR256, v16i16, v8i16, bc_v8i16,
3954                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3955 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3956                              VR256, v8i32, v4i32, bc_v4i32,
3957                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3958 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3959                              VR256, v4i64, v2i64, bc_v2i64,
3960                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3961
3962 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3963                              VR256, v16i16, v8i16, bc_v8i16,
3964                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3965 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3966                              VR256, v8i32, v4i32, bc_v4i32,
3967                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3968
3969 let ExeDomain = SSEPackedInt in {
3970   // 256-bit logical shifts.
3971   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3972                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3973                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3974                     [(set VR256:$dst,
3975                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3976                     VEX_4V;
3977   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3978                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3979                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3980                     [(set VR256:$dst,
3981                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3982                     VEX_4V;
3983   // PSRADQYri doesn't exist in SSE[1-3].
3984 }
3985 } // Predicates = [HasAVX2]
3986
3987 let Constraints = "$src1 = $dst" in {
3988 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3989                            VR128, v8i16, v8i16, bc_v8i16,
3990                            SSE_INTSHIFT_ITINS_P>;
3991 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3992                            VR128, v4i32, v4i32, bc_v4i32,
3993                            SSE_INTSHIFT_ITINS_P>;
3994 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3995                            VR128, v2i64, v2i64, bc_v2i64,
3996                            SSE_INTSHIFT_ITINS_P>;
3997
3998 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3999                            VR128, v8i16, v8i16, bc_v8i16,
4000                            SSE_INTSHIFT_ITINS_P>;
4001 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4002                            VR128, v4i32, v4i32, bc_v4i32,
4003                            SSE_INTSHIFT_ITINS_P>;
4004 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4005                            VR128, v2i64, v2i64, bc_v2i64,
4006                            SSE_INTSHIFT_ITINS_P>;
4007
4008 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4009                            VR128, v8i16, v8i16, bc_v8i16,
4010                            SSE_INTSHIFT_ITINS_P>;
4011 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4012                            VR128, v4i32, v4i32, bc_v4i32,
4013                            SSE_INTSHIFT_ITINS_P>;
4014
4015 let ExeDomain = SSEPackedInt in {
4016   // 128-bit logical shifts.
4017   def PSLLDQri : PDIi8<0x73, MRM7r,
4018                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4019                        "pslldq\t{$src2, $dst|$dst, $src2}",
4020                        [(set VR128:$dst,
4021                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
4022   def PSRLDQri : PDIi8<0x73, MRM3r,
4023                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4024                        "psrldq\t{$src2, $dst|$dst, $src2}",
4025                        [(set VR128:$dst,
4026                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
4027   // PSRADQri doesn't exist in SSE[1-3].
4028 }
4029 } // Constraints = "$src1 = $dst"
4030
4031 let Predicates = [HasAVX] in {
4032   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4033             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4034   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4035             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4036   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4037             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4038
4039   // Shift up / down and insert zero's.
4040   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4041             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4042   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4043             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4044 }
4045
4046 let Predicates = [HasAVX2] in {
4047   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4048             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4049   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4050             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4051 }
4052
4053 let Predicates = [HasSSE2] in {
4054   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4055             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4056   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4057             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4058   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4059             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4060
4061   // Shift up / down and insert zero's.
4062   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4063             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4064   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4065             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4066 }
4067
4068 //===---------------------------------------------------------------------===//
4069 // SSE2 - Packed Integer Comparison Instructions
4070 //===---------------------------------------------------------------------===//
4071
4072 let Predicates = [HasAVX] in {
4073   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4074                                 VR128, memopv2i64, i128mem,
4075                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4076   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4077                                 VR128, memopv2i64, i128mem,
4078                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4079   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4080                                 VR128, memopv2i64, i128mem,
4081                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4082   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4083                                 VR128, memopv2i64, i128mem,
4084                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4085   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4086                                 VR128, memopv2i64, i128mem,
4087                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4088   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4089                                 VR128, memopv2i64, i128mem,
4090                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4091 }
4092
4093 let Predicates = [HasAVX2] in {
4094   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4095                                 VR256, memopv4i64, i256mem,
4096                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4097   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4098                                 VR256, memopv4i64, i256mem,
4099                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4100   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4101                                 VR256, memopv4i64, i256mem,
4102                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4103   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4104                                 VR256, memopv4i64, i256mem,
4105                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4106   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4107                                 VR256, memopv4i64, i256mem,
4108                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4109   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4110                                 VR256, memopv4i64, i256mem,
4111                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4112 }
4113
4114 let Constraints = "$src1 = $dst" in {
4115   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4116                                VR128, memopv2i64, i128mem,
4117                                SSE_INTALU_ITINS_P, 1>;
4118   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4119                                VR128, memopv2i64, i128mem,
4120                                SSE_INTALU_ITINS_P, 1>;
4121   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4122                                VR128, memopv2i64, i128mem,
4123                                SSE_INTALU_ITINS_P, 1>;
4124   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4125                                VR128, memopv2i64, i128mem,
4126                                SSE_INTALU_ITINS_P>;
4127   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4128                                VR128, memopv2i64, i128mem,
4129                                SSE_INTALU_ITINS_P>;
4130   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4131                                VR128, memopv2i64, i128mem,
4132                                SSE_INTALU_ITINS_P>;
4133 } // Constraints = "$src1 = $dst"
4134
4135 //===---------------------------------------------------------------------===//
4136 // SSE2 - Packed Integer Pack Instructions
4137 //===---------------------------------------------------------------------===//
4138
4139 let Predicates = [HasAVX] in {
4140 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4141                                   VR128, memopv2i64, i128mem,
4142                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4143 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4144                                   VR128, memopv2i64, i128mem,
4145                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4146 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4147                                   VR128, memopv2i64, i128mem,
4148                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4149 }
4150
4151 let Predicates = [HasAVX2] in {
4152 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4153                                    VR256, memopv4i64, i256mem,
4154                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4155 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4156                                    VR256, memopv4i64, i256mem,
4157                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4158 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4159                                    VR256, memopv4i64, i256mem,
4160                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4161 }
4162
4163 let Constraints = "$src1 = $dst" in {
4164 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4165                                  VR128, memopv2i64, i128mem,
4166                                  SSE_INTALU_ITINS_P>;
4167 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4168                                  VR128, memopv2i64, i128mem,
4169                                  SSE_INTALU_ITINS_P>;
4170 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4171                                  VR128, memopv2i64, i128mem,
4172                                  SSE_INTALU_ITINS_P>;
4173 } // Constraints = "$src1 = $dst"
4174
4175 //===---------------------------------------------------------------------===//
4176 // SSE2 - Packed Integer Shuffle Instructions
4177 //===---------------------------------------------------------------------===//
4178
4179 let ExeDomain = SSEPackedInt in {
4180 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4181 def ri : Ii8<0x70, MRMSrcReg,
4182              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4183              !strconcat(OpcodeStr,
4184                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4185               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4186               IIC_SSE_PSHUF>;
4187 def mi : Ii8<0x70, MRMSrcMem,
4188              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4189              !strconcat(OpcodeStr,
4190                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4191               [(set VR128:$dst,
4192                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4193                              (i8 imm:$src2))))],
4194                              IIC_SSE_PSHUF>;
4195 }
4196
4197 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4198 def Yri : Ii8<0x70, MRMSrcReg,
4199               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4200               !strconcat(OpcodeStr,
4201                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4202               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4203 def Ymi : Ii8<0x70, MRMSrcMem,
4204               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4205               !strconcat(OpcodeStr,
4206                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4207               [(set VR256:$dst,
4208                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4209                              (i8 imm:$src2))))]>;
4210 }
4211 } // ExeDomain = SSEPackedInt
4212
4213 let Predicates = [HasAVX] in {
4214  let AddedComplexity = 5 in
4215   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4216
4217  // SSE2 with ImmT == Imm8 and XS prefix.
4218   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4219
4220  // SSE2 with ImmT == Imm8 and XD prefix.
4221   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4222
4223  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4224            (VPSHUFDmi addr:$src1, imm:$imm)>;
4225  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4226            (VPSHUFDri VR128:$src1, imm:$imm)>;
4227 }
4228
4229 let Predicates = [HasAVX2] in {
4230   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4231   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4232   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4233 }
4234
4235 let Predicates = [HasSSE2] in {
4236  let AddedComplexity = 5 in
4237   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4238
4239  // SSE2 with ImmT == Imm8 and XS prefix.
4240   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4241
4242  // SSE2 with ImmT == Imm8 and XD prefix.
4243   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4244
4245  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4246            (PSHUFDmi addr:$src1, imm:$imm)>;
4247  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4248            (PSHUFDri VR128:$src1, imm:$imm)>;
4249 }
4250
4251 //===---------------------------------------------------------------------===//
4252 // SSE2 - Packed Integer Unpack Instructions
4253 //===---------------------------------------------------------------------===//
4254
4255 let ExeDomain = SSEPackedInt in {
4256 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4257                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4258   def rr : PDI<opc, MRMSrcReg,
4259       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4260       !if(Is2Addr,
4261           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4262           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4263       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4264       IIC_SSE_UNPCK>;
4265   def rm : PDI<opc, MRMSrcMem,
4266       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4267       !if(Is2Addr,
4268           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4269           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4270       [(set VR128:$dst, (OpNode VR128:$src1,
4271                                   (bc_frag (memopv2i64
4272                                                addr:$src2))))],
4273                                                IIC_SSE_UNPCK>;
4274 }
4275
4276 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4277                          SDNode OpNode, PatFrag bc_frag> {
4278   def Yrr : PDI<opc, MRMSrcReg,
4279       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4280       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4281       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4282   def Yrm : PDI<opc, MRMSrcMem,
4283       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4284       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4285       [(set VR256:$dst, (OpNode VR256:$src1,
4286                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4287 }
4288
4289 let Predicates = [HasAVX] in {
4290   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4291                                  bc_v16i8, 0>, VEX_4V;
4292   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4293                                  bc_v8i16, 0>, VEX_4V;
4294   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4295                                  bc_v4i32, 0>, VEX_4V;
4296   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4297                                  bc_v2i64, 0>, VEX_4V;
4298
4299   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4300                                  bc_v16i8, 0>, VEX_4V;
4301   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4302                                  bc_v8i16, 0>, VEX_4V;
4303   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4304                                  bc_v4i32, 0>, VEX_4V;
4305   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4306                                  bc_v2i64, 0>, VEX_4V;
4307 }
4308
4309 let Predicates = [HasAVX2] in {
4310   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4311                                    bc_v32i8>, VEX_4V;
4312   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4313                                    bc_v16i16>, VEX_4V;
4314   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4315                                    bc_v8i32>, VEX_4V;
4316   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4317                                    bc_v4i64>, VEX_4V;
4318
4319   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4320                                    bc_v32i8>, VEX_4V;
4321   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4322                                    bc_v16i16>, VEX_4V;
4323   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4324                                    bc_v8i32>, VEX_4V;
4325   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4326                                    bc_v4i64>, VEX_4V;
4327 }
4328
4329 let Constraints = "$src1 = $dst" in {
4330   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4331                                 bc_v16i8>;
4332   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4333                                 bc_v8i16>;
4334   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4335                                 bc_v4i32>;
4336   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4337                                 bc_v2i64>;
4338
4339   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4340                                 bc_v16i8>;
4341   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4342                                 bc_v8i16>;
4343   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4344                                 bc_v4i32>;
4345   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4346                                 bc_v2i64>;
4347 }
4348 } // ExeDomain = SSEPackedInt
4349
4350 // Patterns for using AVX1 instructions with integer vectors
4351 // Here to give AVX2 priority
4352 let Predicates = [HasAVX] in {
4353   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4354             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4355   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4356             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4357   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4358             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4359   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4360             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4361
4362   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4363             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4364   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4365             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4366   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4367             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4368   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4369             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4370 }
4371
4372 //===---------------------------------------------------------------------===//
4373 // SSE2 - Packed Integer Extract and Insert
4374 //===---------------------------------------------------------------------===//
4375
4376 let ExeDomain = SSEPackedInt in {
4377 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4378   def rri : Ii8<0xC4, MRMSrcReg,
4379        (outs VR128:$dst), (ins VR128:$src1,
4380         GR32:$src2, i32i8imm:$src3),
4381        !if(Is2Addr,
4382            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4383            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4384        [(set VR128:$dst,
4385          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4386   def rmi : Ii8<0xC4, MRMSrcMem,
4387                        (outs VR128:$dst), (ins VR128:$src1,
4388                         i16mem:$src2, i32i8imm:$src3),
4389        !if(Is2Addr,
4390            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4391            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4392        [(set VR128:$dst,
4393          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4394                     imm:$src3))], IIC_SSE_PINSRW>;
4395 }
4396
4397 // Extract
4398 let Predicates = [HasAVX] in
4399 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4400                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4401                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4402                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4403                                                 imm:$src2))]>, TB, OpSize, VEX;
4404 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4405                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4406                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4407                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4408                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4409
4410 // Insert
4411 let Predicates = [HasAVX] in {
4412   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4413   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4414        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4415        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4416        []>, TB, OpSize, VEX_4V;
4417 }
4418
4419 let Constraints = "$src1 = $dst" in
4420   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4421
4422 } // ExeDomain = SSEPackedInt
4423
4424 //===---------------------------------------------------------------------===//
4425 // SSE2 - Packed Mask Creation
4426 //===---------------------------------------------------------------------===//
4427
4428 let ExeDomain = SSEPackedInt in {
4429
4430 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4431            "pmovmskb\t{$src, $dst|$dst, $src}",
4432            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4433            IIC_SSE_MOVMSK>, VEX;
4434 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4435            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4436
4437 let Predicates = [HasAVX2] in {
4438 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4439            "pmovmskb\t{$src, $dst|$dst, $src}",
4440            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4441 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4442            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4443 }
4444
4445 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4446            "pmovmskb\t{$src, $dst|$dst, $src}",
4447            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4448            IIC_SSE_MOVMSK>;
4449
4450 } // ExeDomain = SSEPackedInt
4451
4452 //===---------------------------------------------------------------------===//
4453 // SSE2 - Conditional Store
4454 //===---------------------------------------------------------------------===//
4455
4456 let ExeDomain = SSEPackedInt in {
4457
4458 let Uses = [EDI] in
4459 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4460            (ins VR128:$src, VR128:$mask),
4461            "maskmovdqu\t{$mask, $src|$src, $mask}",
4462            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4463            IIC_SSE_MASKMOV>, VEX;
4464 let Uses = [RDI] in
4465 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4466            (ins VR128:$src, VR128:$mask),
4467            "maskmovdqu\t{$mask, $src|$src, $mask}",
4468            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4469            IIC_SSE_MASKMOV>, VEX;
4470
4471 let Uses = [EDI] in
4472 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4473            "maskmovdqu\t{$mask, $src|$src, $mask}",
4474            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4475            IIC_SSE_MASKMOV>;
4476 let Uses = [RDI] in
4477 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4478            "maskmovdqu\t{$mask, $src|$src, $mask}",
4479            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4480            IIC_SSE_MASKMOV>;
4481
4482 } // ExeDomain = SSEPackedInt
4483
4484 //===---------------------------------------------------------------------===//
4485 // SSE2 - Move Doubleword
4486 //===---------------------------------------------------------------------===//
4487
4488 //===---------------------------------------------------------------------===//
4489 // Move Int Doubleword to Packed Double Int
4490 //
4491 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4492                       "movd\t{$src, $dst|$dst, $src}",
4493                       [(set VR128:$dst,
4494                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4495                         VEX;
4496 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4497                       "movd\t{$src, $dst|$dst, $src}",
4498                       [(set VR128:$dst,
4499                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4500                         IIC_SSE_MOVDQ>,
4501                       VEX;
4502 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4503                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4504                         [(set VR128:$dst,
4505                           (v2i64 (scalar_to_vector GR64:$src)))],
4506                           IIC_SSE_MOVDQ>, VEX;
4507 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4508                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4509                        [(set FR64:$dst, (bitconvert GR64:$src))],
4510                        IIC_SSE_MOVDQ>, VEX;
4511
4512 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4513                       "movd\t{$src, $dst|$dst, $src}",
4514                       [(set VR128:$dst,
4515                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4516 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4517                       "movd\t{$src, $dst|$dst, $src}",
4518                       [(set VR128:$dst,
4519                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4520                         IIC_SSE_MOVDQ>;
4521 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4522                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4523                         [(set VR128:$dst,
4524                           (v2i64 (scalar_to_vector GR64:$src)))],
4525                           IIC_SSE_MOVDQ>;
4526 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4527                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4528                        [(set FR64:$dst, (bitconvert GR64:$src))],
4529                        IIC_SSE_MOVDQ>;
4530
4531 //===---------------------------------------------------------------------===//
4532 // Move Int Doubleword to Single Scalar
4533 //
4534 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4535                       "movd\t{$src, $dst|$dst, $src}",
4536                       [(set FR32:$dst, (bitconvert GR32:$src))],
4537                       IIC_SSE_MOVDQ>, VEX;
4538
4539 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4540                       "movd\t{$src, $dst|$dst, $src}",
4541                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4542                       IIC_SSE_MOVDQ>,
4543                       VEX;
4544 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4545                       "movd\t{$src, $dst|$dst, $src}",
4546                       [(set FR32:$dst, (bitconvert GR32:$src))],
4547                       IIC_SSE_MOVDQ>;
4548
4549 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4550                       "movd\t{$src, $dst|$dst, $src}",
4551                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4552                       IIC_SSE_MOVDQ>;
4553
4554 //===---------------------------------------------------------------------===//
4555 // Move Packed Doubleword Int to Packed Double Int
4556 //
4557 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4558                        "movd\t{$src, $dst|$dst, $src}",
4559                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4560                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4561 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4562                        (ins i32mem:$dst, VR128:$src),
4563                        "movd\t{$src, $dst|$dst, $src}",
4564                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4565                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4566                                      VEX;
4567 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4568                        "movd\t{$src, $dst|$dst, $src}",
4569                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4570                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4571 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4572                        "movd\t{$src, $dst|$dst, $src}",
4573                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4574                                      (iPTR 0))), addr:$dst)],
4575                                      IIC_SSE_MOVDQ>;
4576
4577 //===---------------------------------------------------------------------===//
4578 // Move Packed Doubleword Int first element to Doubleword Int
4579 //
4580 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4581                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4582                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4583                                                            (iPTR 0)))],
4584                                                            IIC_SSE_MOVD_ToGP>,
4585                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4586
4587 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4588                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4589                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4590                                                          (iPTR 0)))],
4591                                                          IIC_SSE_MOVD_ToGP>;
4592
4593 //===---------------------------------------------------------------------===//
4594 // Bitcast FR64 <-> GR64
4595 //
4596 let Predicates = [HasAVX] in
4597 def VMOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4598                         "vmovq\t{$src, $dst|$dst, $src}",
4599                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4600                         VEX;
4601 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4602                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4603                          [(set GR64:$dst, (bitconvert FR64:$src))],
4604                          IIC_SSE_MOVDQ>, VEX;
4605 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4606                          "movq\t{$src, $dst|$dst, $src}",
4607                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4608                          IIC_SSE_MOVDQ>, VEX;
4609
4610 def MOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4611                        "movq\t{$src, $dst|$dst, $src}",
4612                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4613                        IIC_SSE_MOVDQ>;
4614 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4615                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4616                        [(set GR64:$dst, (bitconvert FR64:$src))],
4617                        IIC_SSE_MOVD_ToGP>;
4618 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4619                        "movq\t{$src, $dst|$dst, $src}",
4620                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4621                        IIC_SSE_MOVDQ>;
4622
4623 //===---------------------------------------------------------------------===//
4624 // Move Scalar Single to Double Int
4625 //
4626 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4627                       "movd\t{$src, $dst|$dst, $src}",
4628                       [(set GR32:$dst, (bitconvert FR32:$src))],
4629                       IIC_SSE_MOVD_ToGP>, VEX;
4630 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4631                       "movd\t{$src, $dst|$dst, $src}",
4632                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4633                       IIC_SSE_MOVDQ>, VEX;
4634 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4635                       "movd\t{$src, $dst|$dst, $src}",
4636                       [(set GR32:$dst, (bitconvert FR32:$src))],
4637                       IIC_SSE_MOVD_ToGP>;
4638 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4639                       "movd\t{$src, $dst|$dst, $src}",
4640                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4641                       IIC_SSE_MOVDQ>;
4642
4643 //===---------------------------------------------------------------------===//
4644 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4645 //
4646 let AddedComplexity = 15 in {
4647 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4648                        "movd\t{$src, $dst|$dst, $src}",
4649                        [(set VR128:$dst, (v4i32 (X86vzmovl
4650                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4651                                       IIC_SSE_MOVDQ>, VEX;
4652 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4653                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4654                        [(set VR128:$dst, (v2i64 (X86vzmovl
4655                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4656                                       IIC_SSE_MOVDQ>,
4657                                       VEX, VEX_W;
4658 }
4659 let AddedComplexity = 15 in {
4660 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4661                        "movd\t{$src, $dst|$dst, $src}",
4662                        [(set VR128:$dst, (v4i32 (X86vzmovl
4663                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4664                                       IIC_SSE_MOVDQ>;
4665 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4666                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4667                        [(set VR128:$dst, (v2i64 (X86vzmovl
4668                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4669                                       IIC_SSE_MOVDQ>;
4670 }
4671
4672 let AddedComplexity = 20 in {
4673 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4674                        "movd\t{$src, $dst|$dst, $src}",
4675                        [(set VR128:$dst,
4676                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4677                                                    (loadi32 addr:$src))))))],
4678                                                    IIC_SSE_MOVDQ>, VEX;
4679 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4680                        "movd\t{$src, $dst|$dst, $src}",
4681                        [(set VR128:$dst,
4682                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4683                                                    (loadi32 addr:$src))))))],
4684                                                    IIC_SSE_MOVDQ>;
4685 }
4686
4687 let Predicates = [HasAVX] in {
4688   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4689   let AddedComplexity = 20 in {
4690     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4691               (VMOVZDI2PDIrm addr:$src)>;
4692     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4693               (VMOVZDI2PDIrm addr:$src)>;
4694   }
4695   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4696   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4697                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4698             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4699   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4700                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4701             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4702 }
4703
4704 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4705   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4706             (MOVZDI2PDIrm addr:$src)>;
4707   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4708             (MOVZDI2PDIrm addr:$src)>;
4709 }
4710
4711 // These are the correct encodings of the instructions so that we know how to
4712 // read correct assembly, even though we continue to emit the wrong ones for
4713 // compatibility with Darwin's buggy assembler.
4714 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4715                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4716 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4717                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4718 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4719                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4720 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4721                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4722 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4723                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4724 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4725                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4726
4727 //===---------------------------------------------------------------------===//
4728 // SSE2 - Move Quadword
4729 //===---------------------------------------------------------------------===//
4730
4731 //===---------------------------------------------------------------------===//
4732 // Move Quadword Int to Packed Quadword Int
4733 //
4734 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4735                     "vmovq\t{$src, $dst|$dst, $src}",
4736                     [(set VR128:$dst,
4737                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4738                     VEX, Requires<[HasAVX]>;
4739 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4740                     "movq\t{$src, $dst|$dst, $src}",
4741                     [(set VR128:$dst,
4742                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4743                       IIC_SSE_MOVDQ>, XS,
4744                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4745
4746 //===---------------------------------------------------------------------===//
4747 // Move Packed Quadword Int to Quadword Int
4748 //
4749 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4750                       "movq\t{$src, $dst|$dst, $src}",
4751                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4752                                     (iPTR 0))), addr:$dst)],
4753                                     IIC_SSE_MOVDQ>, VEX;
4754 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4755                       "movq\t{$src, $dst|$dst, $src}",
4756                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4757                                     (iPTR 0))), addr:$dst)],
4758                                     IIC_SSE_MOVDQ>;
4759
4760 //===---------------------------------------------------------------------===//
4761 // Store / copy lower 64-bits of a XMM register.
4762 //
4763 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4764                      "movq\t{$src, $dst|$dst, $src}",
4765                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4766 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4767                      "movq\t{$src, $dst|$dst, $src}",
4768                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4769                      IIC_SSE_MOVDQ>;
4770
4771 let AddedComplexity = 20 in
4772 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4773                      "vmovq\t{$src, $dst|$dst, $src}",
4774                      [(set VR128:$dst,
4775                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4776                                                  (loadi64 addr:$src))))))],
4777                                                  IIC_SSE_MOVDQ>,
4778                      XS, VEX, Requires<[HasAVX]>;
4779
4780 let AddedComplexity = 20 in
4781 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4782                      "movq\t{$src, $dst|$dst, $src}",
4783                      [(set VR128:$dst,
4784                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4785                                                  (loadi64 addr:$src))))))],
4786                                                  IIC_SSE_MOVDQ>,
4787                      XS, Requires<[HasSSE2]>;
4788
4789 let Predicates = [HasAVX], AddedComplexity = 20 in {
4790   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4791             (VMOVZQI2PQIrm addr:$src)>;
4792   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4793             (VMOVZQI2PQIrm addr:$src)>;
4794   def : Pat<(v2i64 (X86vzload addr:$src)),
4795             (VMOVZQI2PQIrm addr:$src)>;
4796 }
4797
4798 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4799   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4800             (MOVZQI2PQIrm addr:$src)>;
4801   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4802             (MOVZQI2PQIrm addr:$src)>;
4803   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4804 }
4805
4806 let Predicates = [HasAVX] in {
4807 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4808           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4809 def : Pat<(v4i64 (X86vzload addr:$src)),
4810           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4811 }
4812
4813 //===---------------------------------------------------------------------===//
4814 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4815 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4816 //
4817 let AddedComplexity = 15 in
4818 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4819                         "vmovq\t{$src, $dst|$dst, $src}",
4820                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4821                     IIC_SSE_MOVQ_RR>,
4822                       XS, VEX, Requires<[HasAVX]>;
4823 let AddedComplexity = 15 in
4824 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4825                         "movq\t{$src, $dst|$dst, $src}",
4826                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4827                     IIC_SSE_MOVQ_RR>,
4828                       XS, Requires<[HasSSE2]>;
4829
4830 let AddedComplexity = 20 in
4831 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4832                         "vmovq\t{$src, $dst|$dst, $src}",
4833                     [(set VR128:$dst, (v2i64 (X86vzmovl
4834                                              (loadv2i64 addr:$src))))],
4835                                              IIC_SSE_MOVDQ>,
4836                       XS, VEX, Requires<[HasAVX]>;
4837 let AddedComplexity = 20 in {
4838 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4839                         "movq\t{$src, $dst|$dst, $src}",
4840                     [(set VR128:$dst, (v2i64 (X86vzmovl
4841                                              (loadv2i64 addr:$src))))],
4842                                              IIC_SSE_MOVDQ>,
4843                       XS, Requires<[HasSSE2]>;
4844 }
4845
4846 let AddedComplexity = 20 in {
4847   let Predicates = [HasAVX] in {
4848     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4849               (VMOVZPQILo2PQIrm addr:$src)>;
4850     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4851               (VMOVZPQILo2PQIrr VR128:$src)>;
4852   }
4853   let Predicates = [HasSSE2] in {
4854     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4855               (MOVZPQILo2PQIrm addr:$src)>;
4856     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4857               (MOVZPQILo2PQIrr VR128:$src)>;
4858   }
4859 }
4860
4861 // Instructions to match in the assembler
4862 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4863                       "movq\t{$src, $dst|$dst, $src}", [],
4864                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4865 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4866                       "movq\t{$src, $dst|$dst, $src}", [],
4867                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4868 // Recognize "movd" with GR64 destination, but encode as a "movq"
4869 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4870                           "movd\t{$src, $dst|$dst, $src}", [],
4871                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4872
4873 // Instructions for the disassembler
4874 // xr = XMM register
4875 // xm = mem64
4876
4877 let Predicates = [HasAVX] in
4878 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4879                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4880 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4881                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4882
4883 //===---------------------------------------------------------------------===//
4884 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4885 //===---------------------------------------------------------------------===//
4886 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4887                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4888                               X86MemOperand x86memop> {
4889 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4890                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4891                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4892                       IIC_SSE_MOV_LH>;
4893 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4894                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4895                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4896                       IIC_SSE_MOV_LH>;
4897 }
4898
4899 let Predicates = [HasAVX] in {
4900   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4901                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4902   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4903                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4904   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4905                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4906   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4907                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4908 }
4909 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4910                                    memopv4f32, f128mem>;
4911 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4912                                    memopv4f32, f128mem>;
4913
4914 let Predicates = [HasAVX] in {
4915   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4916             (VMOVSHDUPrr VR128:$src)>;
4917   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4918             (VMOVSHDUPrm addr:$src)>;
4919   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4920             (VMOVSLDUPrr VR128:$src)>;
4921   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4922             (VMOVSLDUPrm addr:$src)>;
4923   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4924             (VMOVSHDUPYrr VR256:$src)>;
4925   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4926             (VMOVSHDUPYrm addr:$src)>;
4927   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4928             (VMOVSLDUPYrr VR256:$src)>;
4929   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4930             (VMOVSLDUPYrm addr:$src)>;
4931 }
4932
4933 let Predicates = [HasSSE3] in {
4934   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4935             (MOVSHDUPrr VR128:$src)>;
4936   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4937             (MOVSHDUPrm addr:$src)>;
4938   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4939             (MOVSLDUPrr VR128:$src)>;
4940   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4941             (MOVSLDUPrm addr:$src)>;
4942 }
4943
4944 //===---------------------------------------------------------------------===//
4945 // SSE3 - Replicate Double FP - MOVDDUP
4946 //===---------------------------------------------------------------------===//
4947
4948 multiclass sse3_replicate_dfp<string OpcodeStr> {
4949 let neverHasSideEffects = 1 in
4950 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4951                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4952                     [], IIC_SSE_MOV_LH>;
4953 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4954                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4955                     [(set VR128:$dst,
4956                       (v2f64 (X86Movddup
4957                               (scalar_to_vector (loadf64 addr:$src)))))],
4958                               IIC_SSE_MOV_LH>;
4959 }
4960
4961 // FIXME: Merge with above classe when there're patterns for the ymm version
4962 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4963 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4964                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4965                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4966 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4967                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4968                     [(set VR256:$dst,
4969                       (v4f64 (X86Movddup
4970                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4971 }
4972
4973 let Predicates = [HasAVX] in {
4974   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4975   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4976 }
4977
4978 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4979
4980 let Predicates = [HasAVX] in {
4981   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4982             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4983   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4984             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4985   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4986             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4987   def : Pat<(X86Movddup (bc_v2f64
4988                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4989             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4990
4991   // 256-bit version
4992   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4993             (VMOVDDUPYrm addr:$src)>;
4994   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4995             (VMOVDDUPYrm addr:$src)>;
4996   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4997             (VMOVDDUPYrm addr:$src)>;
4998   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4999             (VMOVDDUPYrr VR256:$src)>;
5000 }
5001
5002 let Predicates = [HasSSE3] in {
5003   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5004             (MOVDDUPrm addr:$src)>;
5005   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5006             (MOVDDUPrm addr:$src)>;
5007   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5008             (MOVDDUPrm addr:$src)>;
5009   def : Pat<(X86Movddup (bc_v2f64
5010                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5011             (MOVDDUPrm addr:$src)>;
5012 }
5013
5014 //===---------------------------------------------------------------------===//
5015 // SSE3 - Move Unaligned Integer
5016 //===---------------------------------------------------------------------===//
5017
5018 let Predicates = [HasAVX] in {
5019   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5020                    "vlddqu\t{$src, $dst|$dst, $src}",
5021                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5022   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5023                    "vlddqu\t{$src, $dst|$dst, $src}",
5024                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5025 }
5026 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5027                    "lddqu\t{$src, $dst|$dst, $src}",
5028                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5029                    IIC_SSE_LDDQU>;
5030
5031 //===---------------------------------------------------------------------===//
5032 // SSE3 - Arithmetic
5033 //===---------------------------------------------------------------------===//
5034
5035 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5036                        X86MemOperand x86memop, OpndItins itins,
5037                        bit Is2Addr = 1> {
5038   def rr : I<0xD0, MRMSrcReg,
5039        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5040        !if(Is2Addr,
5041            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5042            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5043        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5044   def rm : I<0xD0, MRMSrcMem,
5045        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5046        !if(Is2Addr,
5047            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5048            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5049        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5050 }
5051
5052 let Predicates = [HasAVX] in {
5053   let ExeDomain = SSEPackedSingle in {
5054     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5055                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5056     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5057                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5058   }
5059   let ExeDomain = SSEPackedDouble in {
5060     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5061                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5062     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5063                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5064   }
5065 }
5066 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5067   let ExeDomain = SSEPackedSingle in
5068   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5069                               f128mem, SSE_ALU_F32P>, TB, XD;
5070   let ExeDomain = SSEPackedDouble in
5071   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5072                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5073 }
5074
5075 //===---------------------------------------------------------------------===//
5076 // SSE3 Instructions
5077 //===---------------------------------------------------------------------===//
5078
5079 // Horizontal ops
5080 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5081                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5082   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5083        !if(Is2Addr,
5084          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5085          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5086       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5087
5088   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5089        !if(Is2Addr,
5090          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5091          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5092       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5093         IIC_SSE_HADDSUB_RM>;
5094 }
5095 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5096                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5097   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5098        !if(Is2Addr,
5099          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5100          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5101       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5102
5103   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5104        !if(Is2Addr,
5105          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5106          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5107       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5108         IIC_SSE_HADDSUB_RM>;
5109 }
5110
5111 let Predicates = [HasAVX] in {
5112   let ExeDomain = SSEPackedSingle in {
5113     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5114                             X86fhadd, 0>, VEX_4V;
5115     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5116                             X86fhsub, 0>, VEX_4V;
5117     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5118                             X86fhadd, 0>, VEX_4V;
5119     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5120                             X86fhsub, 0>, VEX_4V;
5121   }
5122   let ExeDomain = SSEPackedDouble in {
5123     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5124                             X86fhadd, 0>, VEX_4V;
5125     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5126                             X86fhsub, 0>, VEX_4V;
5127     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5128                             X86fhadd, 0>, VEX_4V;
5129     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5130                             X86fhsub, 0>, VEX_4V;
5131   }
5132 }
5133
5134 let Constraints = "$src1 = $dst" in {
5135   let ExeDomain = SSEPackedSingle in {
5136     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5137     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5138   }
5139   let ExeDomain = SSEPackedDouble in {
5140     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5141     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5142   }
5143 }
5144
5145 //===---------------------------------------------------------------------===//
5146 // SSSE3 - Packed Absolute Instructions
5147 //===---------------------------------------------------------------------===//
5148
5149
5150 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5151 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5152                             Intrinsic IntId128> {
5153   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5154                     (ins VR128:$src),
5155                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5156                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5157                     OpSize;
5158
5159   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5160                     (ins i128mem:$src),
5161                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5162                     [(set VR128:$dst,
5163                       (IntId128
5164                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5165                     OpSize;
5166 }
5167
5168 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5169 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5170                               Intrinsic IntId256> {
5171   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5172                     (ins VR256:$src),
5173                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5174                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5175                     OpSize;
5176
5177   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5178                     (ins i256mem:$src),
5179                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5180                     [(set VR256:$dst,
5181                       (IntId256
5182                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5183 }
5184
5185 let Predicates = [HasAVX] in {
5186   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5187                                   int_x86_ssse3_pabs_b_128>, VEX;
5188   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5189                                   int_x86_ssse3_pabs_w_128>, VEX;
5190   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5191                                   int_x86_ssse3_pabs_d_128>, VEX;
5192 }
5193
5194 let Predicates = [HasAVX2] in {
5195   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5196                                     int_x86_avx2_pabs_b>, VEX;
5197   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5198                                     int_x86_avx2_pabs_w>, VEX;
5199   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5200                                     int_x86_avx2_pabs_d>, VEX;
5201 }
5202
5203 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5204                               int_x86_ssse3_pabs_b_128>;
5205 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5206                               int_x86_ssse3_pabs_w_128>;
5207 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5208                               int_x86_ssse3_pabs_d_128>;
5209
5210 //===---------------------------------------------------------------------===//
5211 // SSSE3 - Packed Binary Operator Instructions
5212 //===---------------------------------------------------------------------===//
5213
5214 def SSE_PHADDSUBD : OpndItins<
5215   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5216 >;
5217 def SSE_PHADDSUBSW : OpndItins<
5218   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5219 >;
5220 def SSE_PHADDSUBW : OpndItins<
5221   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5222 >;
5223 def SSE_PSHUFB : OpndItins<
5224   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5225 >;
5226 def SSE_PSIGN : OpndItins<
5227   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5228 >;
5229 def SSE_PMULHRSW : OpndItins<
5230   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5231 >;
5232
5233 /// SS3I_binop_rm - Simple SSSE3 bin op
5234 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5235                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5236                          X86MemOperand x86memop, OpndItins itins,
5237                          bit Is2Addr = 1> {
5238   let isCommutable = 1 in
5239   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5240        (ins RC:$src1, RC:$src2),
5241        !if(Is2Addr,
5242          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5243          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5244        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5245        OpSize;
5246   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5247        (ins RC:$src1, x86memop:$src2),
5248        !if(Is2Addr,
5249          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5250          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5251        [(set RC:$dst,
5252          (OpVT (OpNode RC:$src1,
5253           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5254 }
5255
5256 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5257 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5258                              Intrinsic IntId128, OpndItins itins,
5259                              bit Is2Addr = 1> {
5260   let isCommutable = 1 in
5261   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5262        (ins VR128:$src1, VR128:$src2),
5263        !if(Is2Addr,
5264          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5265          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5266        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5267        OpSize;
5268   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5269        (ins VR128:$src1, i128mem:$src2),
5270        !if(Is2Addr,
5271          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5272          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5273        [(set VR128:$dst,
5274          (IntId128 VR128:$src1,
5275           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5276 }
5277
5278 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5279                                Intrinsic IntId256> {
5280   let isCommutable = 1 in
5281   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5282        (ins VR256:$src1, VR256:$src2),
5283        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5284        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5285        OpSize;
5286   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5287        (ins VR256:$src1, i256mem:$src2),
5288        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5289        [(set VR256:$dst,
5290          (IntId256 VR256:$src1,
5291           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5292 }
5293
5294 let ImmT = NoImm, Predicates = [HasAVX] in {
5295 let isCommutable = 0 in {
5296   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5297                                   memopv2i64, i128mem,
5298                                   SSE_PHADDSUBW, 0>, VEX_4V;
5299   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5300                                   memopv2i64, i128mem,
5301                                   SSE_PHADDSUBD, 0>, VEX_4V;
5302   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5303                                   memopv2i64, i128mem,
5304                                   SSE_PHADDSUBW, 0>, VEX_4V;
5305   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5306                                   memopv2i64, i128mem,
5307                                   SSE_PHADDSUBD, 0>, VEX_4V;
5308   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5309                                   memopv2i64, i128mem,
5310                                   SSE_PSIGN, 0>, VEX_4V;
5311   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5312                                   memopv2i64, i128mem,
5313                                   SSE_PSIGN, 0>, VEX_4V;
5314   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5315                                   memopv2i64, i128mem,
5316                                   SSE_PSIGN, 0>, VEX_4V;
5317   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5318                                   memopv2i64, i128mem,
5319                                   SSE_PSHUFB, 0>, VEX_4V;
5320   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5321                                       int_x86_ssse3_phadd_sw_128,
5322                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5323   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5324                                       int_x86_ssse3_phsub_sw_128,
5325                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5326   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5327                                       int_x86_ssse3_pmadd_ub_sw_128,
5328                                       SSE_PMADD, 0>, VEX_4V;
5329 }
5330 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5331                                       int_x86_ssse3_pmul_hr_sw_128,
5332                                       SSE_PMULHRSW, 0>, VEX_4V;
5333 }
5334
5335 let ImmT = NoImm, Predicates = [HasAVX2] in {
5336 let isCommutable = 0 in {
5337   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5338                                   memopv4i64, i256mem,
5339                                   SSE_PHADDSUBW, 0>, VEX_4V;
5340   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5341                                   memopv4i64, i256mem,
5342                                   SSE_PHADDSUBW, 0>, VEX_4V;
5343   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5344                                   memopv4i64, i256mem,
5345                                   SSE_PHADDSUBW, 0>, VEX_4V;
5346   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5347                                   memopv4i64, i256mem,
5348                                   SSE_PHADDSUBW, 0>, VEX_4V;
5349   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5350                                   memopv4i64, i256mem,
5351                                   SSE_PHADDSUBW, 0>, VEX_4V;
5352   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5353                                   memopv4i64, i256mem,
5354                                   SSE_PHADDSUBW, 0>, VEX_4V;
5355   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5356                                   memopv4i64, i256mem,
5357                                   SSE_PHADDSUBW, 0>, VEX_4V;
5358   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5359                                   memopv4i64, i256mem,
5360                                   SSE_PHADDSUBW, 0>, VEX_4V;
5361   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5362                                         int_x86_avx2_phadd_sw>, VEX_4V;
5363   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5364                                         int_x86_avx2_phsub_sw>, VEX_4V;
5365   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5366                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5367 }
5368 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5369                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5370 }
5371
5372 // None of these have i8 immediate fields.
5373 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5374 let isCommutable = 0 in {
5375   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5376                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5377   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5378                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5379   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5380                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5381   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5382                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5383   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5384                                  memopv2i64, i128mem, SSE_PSIGN>;
5385   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5386                                  memopv2i64, i128mem, SSE_PSIGN>;
5387   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5388                                  memopv2i64, i128mem, SSE_PSIGN>;
5389   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5390                                  memopv2i64, i128mem, SSE_PSHUFB>;
5391   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5392                                      int_x86_ssse3_phadd_sw_128,
5393                                      SSE_PHADDSUBSW>;
5394   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5395                                      int_x86_ssse3_phsub_sw_128,
5396                                      SSE_PHADDSUBSW>;
5397   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5398                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5399 }
5400 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5401                                      int_x86_ssse3_pmul_hr_sw_128,
5402                                      SSE_PMULHRSW>;
5403 }
5404
5405 //===---------------------------------------------------------------------===//
5406 // SSSE3 - Packed Align Instruction Patterns
5407 //===---------------------------------------------------------------------===//
5408
5409 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5410   let neverHasSideEffects = 1 in {
5411   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5412       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5413       !if(Is2Addr,
5414         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5415         !strconcat(asm,
5416                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5417       [], IIC_SSE_PALIGNR>, OpSize;
5418   let mayLoad = 1 in
5419   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5420       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5421       !if(Is2Addr,
5422         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5423         !strconcat(asm,
5424                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5425       [], IIC_SSE_PALIGNR>, OpSize;
5426   }
5427 }
5428
5429 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5430   let neverHasSideEffects = 1 in {
5431   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5432       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5433       !strconcat(asm,
5434                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5435       []>, OpSize;
5436   let mayLoad = 1 in
5437   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5438       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5439       !strconcat(asm,
5440                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5441       []>, OpSize;
5442   }
5443 }
5444
5445 let Predicates = [HasAVX] in
5446   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5447 let Predicates = [HasAVX2] in
5448   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5449 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5450   defm PALIGN : ssse3_palign<"palignr">;
5451
5452 let Predicates = [HasAVX2] in {
5453 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5454           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5455 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5456           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5457 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5458           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5459 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5460           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5461 }
5462
5463 let Predicates = [HasAVX] in {
5464 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5465           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5466 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5467           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5468 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5469           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5470 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5471           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5472 }
5473
5474 let Predicates = [HasSSSE3] in {
5475 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5476           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5477 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5478           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5479 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5480           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5481 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5482           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5483 }
5484
5485 //===---------------------------------------------------------------------===//
5486 // SSSE3 - Thread synchronization
5487 //===---------------------------------------------------------------------===//
5488
5489 let usesCustomInserter = 1 in {
5490 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5491                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5492                 Requires<[HasSSE3]>;
5493 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5494                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5495                 Requires<[HasSSE3]>;
5496 }
5497
5498 let Uses = [EAX, ECX, EDX] in
5499 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5500                  TB, Requires<[HasSSE3]>;
5501 let Uses = [ECX, EAX] in
5502 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", [], IIC_SSE_MWAIT>,
5503                 TB, Requires<[HasSSE3]>;
5504
5505 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5506 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5507
5508 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5509       Requires<[In32BitMode]>;
5510 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5511       Requires<[In64BitMode]>;
5512
5513 //===----------------------------------------------------------------------===//
5514 // SSE4.1 - Packed Move with Sign/Zero Extend
5515 //===----------------------------------------------------------------------===//
5516
5517 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5518   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5519                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5520                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5521
5522   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5523                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5524        [(set VR128:$dst,
5525          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5526        OpSize;
5527 }
5528
5529 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5530                                  Intrinsic IntId> {
5531   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5532                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5533                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5534
5535   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5536                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5537                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5538 }
5539
5540 let Predicates = [HasAVX] in {
5541 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5542                                      VEX;
5543 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5544                                      VEX;
5545 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5546                                      VEX;
5547 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5548                                      VEX;
5549 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5550                                      VEX;
5551 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5552                                      VEX;
5553 }
5554
5555 let Predicates = [HasAVX2] in {
5556 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5557                                         int_x86_avx2_pmovsxbw>, VEX;
5558 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5559                                         int_x86_avx2_pmovsxwd>, VEX;
5560 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5561                                         int_x86_avx2_pmovsxdq>, VEX;
5562 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5563                                         int_x86_avx2_pmovzxbw>, VEX;
5564 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5565                                         int_x86_avx2_pmovzxwd>, VEX;
5566 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5567                                         int_x86_avx2_pmovzxdq>, VEX;
5568 }
5569
5570 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5571 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5572 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5573 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5574 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5575 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5576
5577 let Predicates = [HasAVX] in {
5578   // Common patterns involving scalar load.
5579   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5580             (VPMOVSXBWrm addr:$src)>;
5581   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5582             (VPMOVSXBWrm addr:$src)>;
5583
5584   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5585             (VPMOVSXWDrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5587             (VPMOVSXWDrm addr:$src)>;
5588
5589   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5590             (VPMOVSXDQrm addr:$src)>;
5591   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5592             (VPMOVSXDQrm addr:$src)>;
5593
5594   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5595             (VPMOVZXBWrm addr:$src)>;
5596   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5597             (VPMOVZXBWrm addr:$src)>;
5598
5599   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5600             (VPMOVZXWDrm addr:$src)>;
5601   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5602             (VPMOVZXWDrm addr:$src)>;
5603
5604   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5605             (VPMOVZXDQrm addr:$src)>;
5606   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5607             (VPMOVZXDQrm addr:$src)>;
5608 }
5609
5610 let Predicates = [HasSSE41] in {
5611   // Common patterns involving scalar load.
5612   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5613             (PMOVSXBWrm addr:$src)>;
5614   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5615             (PMOVSXBWrm addr:$src)>;
5616
5617   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5618             (PMOVSXWDrm addr:$src)>;
5619   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5620             (PMOVSXWDrm addr:$src)>;
5621
5622   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5623             (PMOVSXDQrm addr:$src)>;
5624   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5625             (PMOVSXDQrm addr:$src)>;
5626
5627   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5628             (PMOVZXBWrm addr:$src)>;
5629   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5630             (PMOVZXBWrm addr:$src)>;
5631
5632   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5633             (PMOVZXWDrm addr:$src)>;
5634   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5635             (PMOVZXWDrm addr:$src)>;
5636
5637   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5638             (PMOVZXDQrm addr:$src)>;
5639   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5640             (PMOVZXDQrm addr:$src)>;
5641 }
5642
5643 let Predicates = [HasAVX2] in {
5644   let AddedComplexity = 15 in {
5645     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5646               (VPMOVZXDQYrr VR128:$src)>;
5647     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5648               (VPMOVZXWDYrr VR128:$src)>;
5649   }
5650
5651   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5652   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5653 }
5654
5655 let Predicates = [HasAVX] in {
5656   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5657   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5658 }
5659
5660 let Predicates = [HasSSE41] in {
5661   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5662   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5663 }
5664
5665
5666 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5667   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5668                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5669                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5670
5671   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5672                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5673        [(set VR128:$dst,
5674          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5675           OpSize;
5676 }
5677
5678 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5679                                  Intrinsic IntId> {
5680   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5681                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5682                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5683
5684   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5685                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5686        [(set VR256:$dst,
5687          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5688           OpSize;
5689 }
5690
5691 let Predicates = [HasAVX] in {
5692 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5693                                      VEX;
5694 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5695                                      VEX;
5696 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5697                                      VEX;
5698 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5699                                      VEX;
5700 }
5701
5702 let Predicates = [HasAVX2] in {
5703 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5704                                        int_x86_avx2_pmovsxbd>, VEX;
5705 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5706                                        int_x86_avx2_pmovsxwq>, VEX;
5707 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5708                                        int_x86_avx2_pmovzxbd>, VEX;
5709 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5710                                        int_x86_avx2_pmovzxwq>, VEX;
5711 }
5712
5713 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5714 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5715 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5716 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5717
5718 let Predicates = [HasAVX] in {
5719   // Common patterns involving scalar load
5720   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5721             (VPMOVSXBDrm addr:$src)>;
5722   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5723             (VPMOVSXWQrm addr:$src)>;
5724
5725   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5726             (VPMOVZXBDrm addr:$src)>;
5727   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5728             (VPMOVZXWQrm addr:$src)>;
5729 }
5730
5731 let Predicates = [HasSSE41] in {
5732   // Common patterns involving scalar load
5733   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5734             (PMOVSXBDrm addr:$src)>;
5735   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5736             (PMOVSXWQrm addr:$src)>;
5737
5738   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5739             (PMOVZXBDrm addr:$src)>;
5740   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5741             (PMOVZXWQrm addr:$src)>;
5742 }
5743
5744 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5745   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5746                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5747                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5748
5749   // Expecting a i16 load any extended to i32 value.
5750   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5751                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5752                  [(set VR128:$dst, (IntId (bitconvert
5753                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5754                  OpSize;
5755 }
5756
5757 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5758                                  Intrinsic IntId> {
5759   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5760                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5761                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5762
5763   // Expecting a i16 load any extended to i32 value.
5764   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5765                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5766                   [(set VR256:$dst, (IntId (bitconvert
5767                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5768                   OpSize;
5769 }
5770
5771 let Predicates = [HasAVX] in {
5772 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5773                                      VEX;
5774 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5775                                      VEX;
5776 }
5777 let Predicates = [HasAVX2] in {
5778 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5779                                        int_x86_avx2_pmovsxbq>, VEX;
5780 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5781                                        int_x86_avx2_pmovzxbq>, VEX;
5782 }
5783 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5784 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5785
5786 let Predicates = [HasAVX] in {
5787   // Common patterns involving scalar load
5788   def : Pat<(int_x86_sse41_pmovsxbq
5789               (bitconvert (v4i32 (X86vzmovl
5790                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5791             (VPMOVSXBQrm addr:$src)>;
5792
5793   def : Pat<(int_x86_sse41_pmovzxbq
5794               (bitconvert (v4i32 (X86vzmovl
5795                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5796             (VPMOVZXBQrm addr:$src)>;
5797 }
5798
5799 let Predicates = [HasSSE41] in {
5800   // Common patterns involving scalar load
5801   def : Pat<(int_x86_sse41_pmovsxbq
5802               (bitconvert (v4i32 (X86vzmovl
5803                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5804             (PMOVSXBQrm addr:$src)>;
5805
5806   def : Pat<(int_x86_sse41_pmovzxbq
5807               (bitconvert (v4i32 (X86vzmovl
5808                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5809             (PMOVZXBQrm addr:$src)>;
5810 }
5811
5812 //===----------------------------------------------------------------------===//
5813 // SSE4.1 - Extract Instructions
5814 //===----------------------------------------------------------------------===//
5815
5816 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5817 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5818   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5819                  (ins VR128:$src1, i32i8imm:$src2),
5820                  !strconcat(OpcodeStr,
5821                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5822                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5823                  OpSize;
5824   let neverHasSideEffects = 1, mayStore = 1 in
5825   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5826                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5827                  !strconcat(OpcodeStr,
5828                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5829                  []>, OpSize;
5830 // FIXME:
5831 // There's an AssertZext in the way of writing the store pattern
5832 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5833 }
5834
5835 let Predicates = [HasAVX] in {
5836   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5837   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5838          (ins VR128:$src1, i32i8imm:$src2),
5839          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5840 }
5841
5842 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5843
5844
5845 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5846 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5847   let neverHasSideEffects = 1, mayStore = 1 in
5848   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5849                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5850                  !strconcat(OpcodeStr,
5851                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5852                  []>, OpSize;
5853 // FIXME:
5854 // There's an AssertZext in the way of writing the store pattern
5855 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5856 }
5857
5858 let Predicates = [HasAVX] in
5859   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5860
5861 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5862
5863
5864 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5865 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5866   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5867                  (ins VR128:$src1, i32i8imm:$src2),
5868                  !strconcat(OpcodeStr,
5869                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5870                  [(set GR32:$dst,
5871                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5872   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5873                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5874                  !strconcat(OpcodeStr,
5875                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5876                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5877                           addr:$dst)]>, OpSize;
5878 }
5879
5880 let Predicates = [HasAVX] in
5881   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5882
5883 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5884
5885 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5886 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5887   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5888                  (ins VR128:$src1, i32i8imm:$src2),
5889                  !strconcat(OpcodeStr,
5890                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5891                  [(set GR64:$dst,
5892                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5893   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5894                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5895                  !strconcat(OpcodeStr,
5896                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5897                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5898                           addr:$dst)]>, OpSize, REX_W;
5899 }
5900
5901 let Predicates = [HasAVX] in
5902   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5903
5904 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5905
5906 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5907 /// destination
5908 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5909   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5910                  (ins VR128:$src1, i32i8imm:$src2),
5911                  !strconcat(OpcodeStr,
5912                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5913                  [(set GR32:$dst,
5914                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5915            OpSize;
5916   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5917                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5918                  !strconcat(OpcodeStr,
5919                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5920                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5921                           addr:$dst)]>, OpSize;
5922 }
5923
5924 let ExeDomain = SSEPackedSingle in {
5925   let Predicates = [HasAVX] in {
5926     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5927     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5928                     (ins VR128:$src1, i32i8imm:$src2),
5929                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5930                     []>, OpSize, VEX;
5931   }
5932   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5933 }
5934
5935 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5936 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5937                                               imm:$src2))),
5938                  addr:$dst),
5939           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5940           Requires<[HasAVX]>;
5941 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5942                                               imm:$src2))),
5943                  addr:$dst),
5944           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5945           Requires<[HasSSE41]>;
5946
5947 //===----------------------------------------------------------------------===//
5948 // SSE4.1 - Insert Instructions
5949 //===----------------------------------------------------------------------===//
5950
5951 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5952   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5953       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5954       !if(Is2Addr,
5955         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5956         !strconcat(asm,
5957                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5958       [(set VR128:$dst,
5959         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5960   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5961       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5962       !if(Is2Addr,
5963         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5964         !strconcat(asm,
5965                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5966       [(set VR128:$dst,
5967         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5968                    imm:$src3))]>, OpSize;
5969 }
5970
5971 let Predicates = [HasAVX] in
5972   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5973 let Constraints = "$src1 = $dst" in
5974   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5975
5976 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5977   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5978       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5979       !if(Is2Addr,
5980         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5981         !strconcat(asm,
5982                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5983       [(set VR128:$dst,
5984         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5985       OpSize;
5986   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5987       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5988       !if(Is2Addr,
5989         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5990         !strconcat(asm,
5991                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5992       [(set VR128:$dst,
5993         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5994                           imm:$src3)))]>, OpSize;
5995 }
5996
5997 let Predicates = [HasAVX] in
5998   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5999 let Constraints = "$src1 = $dst" in
6000   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6001
6002 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6003   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6004       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6005       !if(Is2Addr,
6006         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6007         !strconcat(asm,
6008                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6009       [(set VR128:$dst,
6010         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6011       OpSize;
6012   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6013       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6014       !if(Is2Addr,
6015         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6016         !strconcat(asm,
6017                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6018       [(set VR128:$dst,
6019         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6020                           imm:$src3)))]>, OpSize;
6021 }
6022
6023 let Predicates = [HasAVX] in
6024   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6025 let Constraints = "$src1 = $dst" in
6026   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6027
6028 // insertps has a few different modes, there's the first two here below which
6029 // are optimized inserts that won't zero arbitrary elements in the destination
6030 // vector. The next one matches the intrinsic and could zero arbitrary elements
6031 // in the target vector.
6032 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6033   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6034       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6035       !if(Is2Addr,
6036         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6037         !strconcat(asm,
6038                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6039       [(set VR128:$dst,
6040         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6041       OpSize;
6042   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6043       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6044       !if(Is2Addr,
6045         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6046         !strconcat(asm,
6047                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6048       [(set VR128:$dst,
6049         (X86insrtps VR128:$src1,
6050                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6051                     imm:$src3))]>, OpSize;
6052 }
6053
6054 let ExeDomain = SSEPackedSingle in {
6055   let Predicates = [HasAVX] in
6056     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6057   let Constraints = "$src1 = $dst" in
6058     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6059 }
6060
6061 //===----------------------------------------------------------------------===//
6062 // SSE4.1 - Round Instructions
6063 //===----------------------------------------------------------------------===//
6064
6065 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6066                             X86MemOperand x86memop, RegisterClass RC,
6067                             PatFrag mem_frag32, PatFrag mem_frag64,
6068                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6069 let ExeDomain = SSEPackedSingle in {
6070   // Intrinsic operation, reg.
6071   // Vector intrinsic operation, reg
6072   def PSr : SS4AIi8<opcps, MRMSrcReg,
6073                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6074                     !strconcat(OpcodeStr,
6075                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6076                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6077                     OpSize;
6078
6079   // Vector intrinsic operation, mem
6080   def PSm : SS4AIi8<opcps, MRMSrcMem,
6081                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6082                     !strconcat(OpcodeStr,
6083                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6084                     [(set RC:$dst,
6085                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6086                     OpSize;
6087 } // ExeDomain = SSEPackedSingle
6088
6089 let ExeDomain = SSEPackedDouble in {
6090   // Vector intrinsic operation, reg
6091   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6092                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6093                     !strconcat(OpcodeStr,
6094                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6095                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6096                     OpSize;
6097
6098   // Vector intrinsic operation, mem
6099   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6100                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6101                     !strconcat(OpcodeStr,
6102                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6103                     [(set RC:$dst,
6104                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6105                     OpSize;
6106 } // ExeDomain = SSEPackedDouble
6107 }
6108
6109 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6110                             string OpcodeStr,
6111                             Intrinsic F32Int,
6112                             Intrinsic F64Int, bit Is2Addr = 1> {
6113 let ExeDomain = GenericDomain in {
6114   // Operation, reg.
6115   def SSr : SS4AIi8<opcss, MRMSrcReg,
6116       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6117       !if(Is2Addr,
6118           !strconcat(OpcodeStr,
6119               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6120           !strconcat(OpcodeStr,
6121               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6122       []>, OpSize;
6123
6124   // Intrinsic operation, reg.
6125   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6126         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6127         !if(Is2Addr,
6128             !strconcat(OpcodeStr,
6129                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6130             !strconcat(OpcodeStr,
6131                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6132         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6133         OpSize;
6134
6135   // Intrinsic operation, mem.
6136   def SSm : SS4AIi8<opcss, MRMSrcMem,
6137         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6138         !if(Is2Addr,
6139             !strconcat(OpcodeStr,
6140                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6141             !strconcat(OpcodeStr,
6142                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6143         [(set VR128:$dst,
6144              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6145         OpSize;
6146
6147   // Operation, reg.
6148   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6149         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6150         !if(Is2Addr,
6151             !strconcat(OpcodeStr,
6152                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6153             !strconcat(OpcodeStr,
6154                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6155         []>, OpSize;
6156
6157   // Intrinsic operation, reg.
6158   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6159         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6160         !if(Is2Addr,
6161             !strconcat(OpcodeStr,
6162                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6163             !strconcat(OpcodeStr,
6164                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6165         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6166         OpSize;
6167
6168   // Intrinsic operation, mem.
6169   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6170         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6171         !if(Is2Addr,
6172             !strconcat(OpcodeStr,
6173                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6174             !strconcat(OpcodeStr,
6175                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6176         [(set VR128:$dst,
6177               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6178         OpSize;
6179 } // ExeDomain = GenericDomain
6180 }
6181
6182 // FP round - roundss, roundps, roundsd, roundpd
6183 let Predicates = [HasAVX] in {
6184   // Intrinsic form
6185   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6186                                   memopv4f32, memopv2f64,
6187                                   int_x86_sse41_round_ps,
6188                                   int_x86_sse41_round_pd>, VEX;
6189   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6190                                   memopv8f32, memopv4f64,
6191                                   int_x86_avx_round_ps_256,
6192                                   int_x86_avx_round_pd_256>, VEX;
6193   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6194                                   int_x86_sse41_round_ss,
6195                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6196
6197   def : Pat<(ffloor FR32:$src),
6198             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6199   def : Pat<(f64 (ffloor FR64:$src)),
6200             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6201   def : Pat<(f32 (fnearbyint FR32:$src)),
6202             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6203   def : Pat<(f64 (fnearbyint FR64:$src)),
6204             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6205   def : Pat<(f32 (fceil FR32:$src)),
6206             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6207   def : Pat<(f64 (fceil FR64:$src)),
6208             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6209   def : Pat<(f32 (frint FR32:$src)),
6210             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6211   def : Pat<(f64 (frint FR64:$src)),
6212             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6213   def : Pat<(f32 (ftrunc FR32:$src)),
6214             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6215   def : Pat<(f64 (ftrunc FR64:$src)),
6216             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6217 }
6218
6219 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6220                                memopv4f32, memopv2f64,
6221                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6222 let Constraints = "$src1 = $dst" in
6223 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6224                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6225
6226 def : Pat<(ffloor FR32:$src),
6227           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6228 def : Pat<(f64 (ffloor FR64:$src)),
6229           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6230 def : Pat<(f32 (fnearbyint FR32:$src)),
6231           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6232 def : Pat<(f64 (fnearbyint FR64:$src)),
6233           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6234 def : Pat<(f32 (fceil FR32:$src)),
6235           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6236 def : Pat<(f64 (fceil FR64:$src)),
6237           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6238 def : Pat<(f32 (frint FR32:$src)),
6239           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6240 def : Pat<(f64 (frint FR64:$src)),
6241           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6242 def : Pat<(f32 (ftrunc FR32:$src)),
6243           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6244 def : Pat<(f64 (ftrunc FR64:$src)),
6245           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6246
6247 //===----------------------------------------------------------------------===//
6248 // SSE4.1 - Packed Bit Test
6249 //===----------------------------------------------------------------------===//
6250
6251 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6252 // the intel intrinsic that corresponds to this.
6253 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6254 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6255                 "vptest\t{$src2, $src1|$src1, $src2}",
6256                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6257                 OpSize, VEX;
6258 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6259                 "vptest\t{$src2, $src1|$src1, $src2}",
6260                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6261                 OpSize, VEX;
6262
6263 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6264                 "vptest\t{$src2, $src1|$src1, $src2}",
6265                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6266                 OpSize, VEX;
6267 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6268                 "vptest\t{$src2, $src1|$src1, $src2}",
6269                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6270                 OpSize, VEX;
6271 }
6272
6273 let Defs = [EFLAGS] in {
6274 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6275               "ptest\t{$src2, $src1|$src1, $src2}",
6276               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6277               OpSize;
6278 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6279               "ptest\t{$src2, $src1|$src1, $src2}",
6280               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6281               OpSize;
6282 }
6283
6284 // The bit test instructions below are AVX only
6285 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6286                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6287   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6288             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6289             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6290   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6291             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6292             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6293             OpSize, VEX;
6294 }
6295
6296 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6297 let ExeDomain = SSEPackedSingle in {
6298 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6299 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6300 }
6301 let ExeDomain = SSEPackedDouble in {
6302 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6303 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6304 }
6305 }
6306
6307 //===----------------------------------------------------------------------===//
6308 // SSE4.1 - Misc Instructions
6309 //===----------------------------------------------------------------------===//
6310
6311 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6312   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6313                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6314                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6315                      OpSize, XS;
6316   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6317                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6318                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6319                       (implicit EFLAGS)]>, OpSize, XS;
6320
6321   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6322                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6323                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6324                      XS;
6325   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6326                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6327                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6328                       (implicit EFLAGS)]>, XS;
6329
6330   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6331                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6332                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6333                       XS;
6334   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6335                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6336                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6337                        (implicit EFLAGS)]>, XS;
6338 }
6339
6340
6341
6342 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6343 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6344                                  Intrinsic IntId128> {
6345   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6346                     (ins VR128:$src),
6347                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6348                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6349   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6350                      (ins i128mem:$src),
6351                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6352                      [(set VR128:$dst,
6353                        (IntId128
6354                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6355 }
6356
6357 let Predicates = [HasAVX] in
6358 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6359                                          int_x86_sse41_phminposuw>, VEX;
6360 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6361                                          int_x86_sse41_phminposuw>;
6362
6363 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6364 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6365                               Intrinsic IntId128, bit Is2Addr = 1> {
6366   let isCommutable = 1 in
6367   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6368        (ins VR128:$src1, VR128:$src2),
6369        !if(Is2Addr,
6370            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6371            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6372        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6373   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6374        (ins VR128:$src1, i128mem:$src2),
6375        !if(Is2Addr,
6376            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6377            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6378        [(set VR128:$dst,
6379          (IntId128 VR128:$src1,
6380           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6381 }
6382
6383 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6384 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6385                                 Intrinsic IntId256> {
6386   let isCommutable = 1 in
6387   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6388        (ins VR256:$src1, VR256:$src2),
6389        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6390        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6391   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6392        (ins VR256:$src1, i256mem:$src2),
6393        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6394        [(set VR256:$dst,
6395          (IntId256 VR256:$src1,
6396           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6397 }
6398
6399 let Predicates = [HasAVX] in {
6400   let isCommutable = 0 in
6401   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6402                                                          0>, VEX_4V;
6403   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6404                                                          0>, VEX_4V;
6405   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6406                                                          0>, VEX_4V;
6407   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6408                                                          0>, VEX_4V;
6409   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6410                                                          0>, VEX_4V;
6411   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6412                                                          0>, VEX_4V;
6413   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6414                                                          0>, VEX_4V;
6415   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6416                                                          0>, VEX_4V;
6417   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6418                                                          0>, VEX_4V;
6419   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6420                                                          0>, VEX_4V;
6421 }
6422
6423 let Predicates = [HasAVX2] in {
6424   let isCommutable = 0 in
6425   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6426                                         int_x86_avx2_packusdw>, VEX_4V;
6427   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6428                                         int_x86_avx2_pmins_b>, VEX_4V;
6429   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6430                                         int_x86_avx2_pmins_d>, VEX_4V;
6431   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6432                                         int_x86_avx2_pminu_d>, VEX_4V;
6433   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6434                                         int_x86_avx2_pminu_w>, VEX_4V;
6435   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6436                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6437   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6438                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6439   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6440                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6441   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6442                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6443   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6444                                         int_x86_avx2_pmul_dq>, VEX_4V;
6445 }
6446
6447 let Constraints = "$src1 = $dst" in {
6448   let isCommutable = 0 in
6449   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6450   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6451   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6452   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6453   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6454   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6455   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6456   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6457   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6458   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6459 }
6460
6461 /// SS48I_binop_rm - Simple SSE41 binary operator.
6462 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6463                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6464                           X86MemOperand x86memop, bit Is2Addr = 1> {
6465   let isCommutable = 1 in
6466   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6467        (ins RC:$src1, RC:$src2),
6468        !if(Is2Addr,
6469            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6470            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6471        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6472   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6473        (ins RC:$src1, x86memop:$src2),
6474        !if(Is2Addr,
6475            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6476            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6477        [(set RC:$dst,
6478          (OpVT (OpNode RC:$src1,
6479           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6480 }
6481
6482 let Predicates = [HasAVX] in {
6483   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6484                                 memopv2i64, i128mem, 0>, VEX_4V;
6485   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6486                                  memopv2i64, i128mem, 0>, VEX_4V;
6487 }
6488 let Predicates = [HasAVX2] in {
6489   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6490                                   memopv4i64, i256mem, 0>, VEX_4V;
6491   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6492                                   memopv4i64, i256mem, 0>, VEX_4V;
6493 }
6494
6495 let Constraints = "$src1 = $dst" in {
6496   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6497                                 memopv2i64, i128mem>;
6498   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6499                                 memopv2i64, i128mem>;
6500 }
6501
6502 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6503 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6504                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6505                  X86MemOperand x86memop, bit Is2Addr = 1> {
6506   let isCommutable = 1 in
6507   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6508         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6509         !if(Is2Addr,
6510             !strconcat(OpcodeStr,
6511                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6512             !strconcat(OpcodeStr,
6513                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6514         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6515         OpSize;
6516   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6517         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6518         !if(Is2Addr,
6519             !strconcat(OpcodeStr,
6520                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6521             !strconcat(OpcodeStr,
6522                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6523         [(set RC:$dst,
6524           (IntId RC:$src1,
6525            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6526         OpSize;
6527 }
6528
6529 let Predicates = [HasAVX] in {
6530   let isCommutable = 0 in {
6531     let ExeDomain = SSEPackedSingle in {
6532     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6533                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6534     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6535               int_x86_avx_blend_ps_256, VR256, memopv8f32, f256mem, 0>, VEX_4V;
6536     }
6537     let ExeDomain = SSEPackedDouble in {
6538     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6539                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6540     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6541               int_x86_avx_blend_pd_256, VR256, memopv4f64, f256mem, 0>, VEX_4V;
6542     }
6543   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6544                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6545   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6546                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6547   }
6548   let ExeDomain = SSEPackedSingle in
6549   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6550                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6551   let ExeDomain = SSEPackedDouble in
6552   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6553                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6554   let ExeDomain = SSEPackedSingle in
6555   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6556                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6557 }
6558
6559 let Predicates = [HasAVX2] in {
6560   let isCommutable = 0 in {
6561   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6562                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6563   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6564                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6565   }
6566 }
6567
6568 let Constraints = "$src1 = $dst" in {
6569   let isCommutable = 0 in {
6570   let ExeDomain = SSEPackedSingle in
6571   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6572                                      VR128, memopv4f32, f128mem>;
6573   let ExeDomain = SSEPackedDouble in
6574   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6575                                      VR128, memopv2f64, f128mem>;
6576   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6577                                      VR128, memopv2i64, i128mem>;
6578   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6579                                      VR128, memopv2i64, i128mem>;
6580   }
6581   let ExeDomain = SSEPackedSingle in
6582   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6583                                   VR128, memopv4f32, f128mem>;
6584   let ExeDomain = SSEPackedDouble in
6585   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6586                                   VR128, memopv2f64, f128mem>;
6587 }
6588
6589 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6590 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6591                                     RegisterClass RC, X86MemOperand x86memop,
6592                                     PatFrag mem_frag, Intrinsic IntId> {
6593   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6594                   (ins RC:$src1, RC:$src2, RC:$src3),
6595                   !strconcat(OpcodeStr,
6596                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6597                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6598                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6599
6600   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6601                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6602                   !strconcat(OpcodeStr,
6603                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6604                   [(set RC:$dst,
6605                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6606                                RC:$src3))],
6607                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6608 }
6609
6610 let Predicates = [HasAVX] in {
6611 let ExeDomain = SSEPackedDouble in {
6612 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6613                                            memopv2f64, int_x86_sse41_blendvpd>;
6614 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6615                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6616 } // ExeDomain = SSEPackedDouble
6617 let ExeDomain = SSEPackedSingle in {
6618 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6619                                            memopv4f32, int_x86_sse41_blendvps>;
6620 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6621                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6622 } // ExeDomain = SSEPackedSingle
6623 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6624                                            memopv2i64, int_x86_sse41_pblendvb>;
6625 }
6626
6627 let Predicates = [HasAVX2] in {
6628 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6629                                            memopv4i64, int_x86_avx2_pblendvb>;
6630 }
6631
6632 let Predicates = [HasAVX] in {
6633   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6634                             (v16i8 VR128:$src2))),
6635             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6636   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6637                             (v4i32 VR128:$src2))),
6638             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6639   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6640                             (v4f32 VR128:$src2))),
6641             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6642   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6643                             (v2i64 VR128:$src2))),
6644             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6645   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6646                             (v2f64 VR128:$src2))),
6647             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6648   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6649                             (v8i32 VR256:$src2))),
6650             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6651   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6652                             (v8f32 VR256:$src2))),
6653             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6654   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6655                             (v4i64 VR256:$src2))),
6656             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6657   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6658                             (v4f64 VR256:$src2))),
6659             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6660
6661   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6662                                (imm:$mask))),
6663             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6664   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6665                                (imm:$mask))),
6666             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6667
6668   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6669                                (imm:$mask))),
6670             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6671   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6672                                (imm:$mask))),
6673             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6674   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6675                                (imm:$mask))),
6676             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6677 }
6678
6679 let Predicates = [HasAVX2] in {
6680   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6681                             (v32i8 VR256:$src2))),
6682             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6683   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6684                                (imm:$mask))),
6685             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6686 }
6687
6688 /// SS41I_ternary_int - SSE 4.1 ternary operator
6689 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6690   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6691                                X86MemOperand x86memop, Intrinsic IntId> {
6692     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6693                     (ins VR128:$src1, VR128:$src2),
6694                     !strconcat(OpcodeStr,
6695                      "\t{$src2, $dst|$dst, $src2}"),
6696                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6697                     OpSize;
6698
6699     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6700                     (ins VR128:$src1, x86memop:$src2),
6701                     !strconcat(OpcodeStr,
6702                      "\t{$src2, $dst|$dst, $src2}"),
6703                     [(set VR128:$dst,
6704                       (IntId VR128:$src1,
6705                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6706   }
6707 }
6708
6709 let ExeDomain = SSEPackedDouble in
6710 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6711                                   int_x86_sse41_blendvpd>;
6712 let ExeDomain = SSEPackedSingle in
6713 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6714                                   int_x86_sse41_blendvps>;
6715 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6716                                   int_x86_sse41_pblendvb>;
6717
6718 // Aliases with the implicit xmm0 argument
6719 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6720                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6721 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6722                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6723 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6724                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6725 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6726                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6727 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6728                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6729 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6730                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6731
6732 let Predicates = [HasSSE41] in {
6733   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6734                             (v16i8 VR128:$src2))),
6735             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6736   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6737                             (v4i32 VR128:$src2))),
6738             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6739   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6740                             (v4f32 VR128:$src2))),
6741             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6742   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6743                             (v2i64 VR128:$src2))),
6744             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6745   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6746                             (v2f64 VR128:$src2))),
6747             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6748
6749   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6750                                (imm:$mask))),
6751             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6752   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6753                                (imm:$mask))),
6754             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6755   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6756                                (imm:$mask))),
6757             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6758
6759 }
6760
6761 let Predicates = [HasAVX] in
6762 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6763                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6764                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6765                        OpSize, VEX;
6766 let Predicates = [HasAVX2] in
6767 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6768                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6769                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6770                          OpSize, VEX;
6771 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6772                        "movntdqa\t{$src, $dst|$dst, $src}",
6773                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6774                        OpSize;
6775
6776 //===----------------------------------------------------------------------===//
6777 // SSE4.2 - Compare Instructions
6778 //===----------------------------------------------------------------------===//
6779
6780 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6781 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6782                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6783                           X86MemOperand x86memop, bit Is2Addr = 1> {
6784   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6785        (ins RC:$src1, RC:$src2),
6786        !if(Is2Addr,
6787            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6788            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6789        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6790        OpSize;
6791   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6792        (ins RC:$src1, x86memop:$src2),
6793        !if(Is2Addr,
6794            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6795            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6796        [(set RC:$dst,
6797          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6798 }
6799
6800 let Predicates = [HasAVX] in
6801   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6802                                  memopv2i64, i128mem, 0>, VEX_4V;
6803
6804 let Predicates = [HasAVX2] in
6805   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6806                                   memopv4i64, i256mem, 0>, VEX_4V;
6807
6808 let Constraints = "$src1 = $dst" in
6809   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6810                                 memopv2i64, i128mem>;
6811
6812 //===----------------------------------------------------------------------===//
6813 // SSE4.2 - String/text Processing Instructions
6814 //===----------------------------------------------------------------------===//
6815
6816 // Packed Compare Implicit Length Strings, Return Mask
6817 multiclass pseudo_pcmpistrm<string asm> {
6818   def REG : PseudoI<(outs VR128:$dst),
6819                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6820     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6821                                                   imm:$src3))]>;
6822   def MEM : PseudoI<(outs VR128:$dst),
6823                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6824     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6825                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6826 }
6827
6828 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6829   let AddedComplexity = 1 in
6830     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6831   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6832 }
6833
6834 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6835   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6836       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6837       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6838   let mayLoad = 1 in
6839   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6840       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6841       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6842 }
6843
6844 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6845   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6846       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6847       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6848   let mayLoad = 1 in
6849   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6850       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6851       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6852 }
6853
6854 // Packed Compare Explicit Length Strings, Return Mask
6855 multiclass pseudo_pcmpestrm<string asm> {
6856   def REG : PseudoI<(outs VR128:$dst),
6857                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6858     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6859                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6860   def MEM : PseudoI<(outs VR128:$dst),
6861                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6862     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6863                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6864 }
6865
6866 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6867   let AddedComplexity = 1 in
6868     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6869   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6870 }
6871
6872 let Predicates = [HasAVX],
6873     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6874   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6875       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6876       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6877   let mayLoad = 1 in
6878   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6879       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6880       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6881 }
6882
6883 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6884   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6885       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6886       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6887   let mayLoad = 1 in
6888   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6889       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6890       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6891 }
6892
6893 // Packed Compare Implicit Length Strings, Return Index
6894 let Defs = [ECX, EFLAGS] in {
6895   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6896     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6897       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6898       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6899       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6900        (implicit EFLAGS)]>, OpSize;
6901     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6902       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6903       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6904       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6905        (implicit EFLAGS)]>, OpSize;
6906   }
6907 }
6908
6909 let Predicates = [HasAVX] in {
6910 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6911                                     VEX;
6912 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6913                                     VEX;
6914 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6915                                     VEX;
6916 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6917                                     VEX;
6918 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6919                                     VEX;
6920 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6921                                     VEX;
6922 }
6923
6924 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6925 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6926 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6927 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6928 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6929 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6930
6931 // Packed Compare Explicit Length Strings, Return Index
6932 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6933   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6934     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6935       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6936       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6937       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6938        (implicit EFLAGS)]>, OpSize;
6939     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6940       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6941       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6942        [(set ECX,
6943              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6944         (implicit EFLAGS)]>, OpSize;
6945   }
6946 }
6947
6948 let Predicates = [HasAVX] in {
6949 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6950                                     VEX;
6951 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6952                                     VEX;
6953 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6954                                     VEX;
6955 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6956                                     VEX;
6957 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6958                                     VEX;
6959 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6960                                     VEX;
6961 }
6962
6963 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6964 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6965 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6966 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6967 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6968 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6969
6970 //===----------------------------------------------------------------------===//
6971 // SSE4.2 - CRC Instructions
6972 //===----------------------------------------------------------------------===//
6973
6974 // No CRC instructions have AVX equivalents
6975
6976 // crc intrinsic instruction
6977 // This set of instructions are only rm, the only difference is the size
6978 // of r and m.
6979 let Constraints = "$src1 = $dst" in {
6980   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6981                       (ins GR32:$src1, i8mem:$src2),
6982                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6983                        [(set GR32:$dst,
6984                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6985                          (load addr:$src2)))]>;
6986   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6987                       (ins GR32:$src1, GR8:$src2),
6988                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6989                        [(set GR32:$dst,
6990                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6991   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6992                       (ins GR32:$src1, i16mem:$src2),
6993                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6994                        [(set GR32:$dst,
6995                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6996                          (load addr:$src2)))]>,
6997                          OpSize;
6998   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6999                       (ins GR32:$src1, GR16:$src2),
7000                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7001                        [(set GR32:$dst,
7002                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7003                          OpSize;
7004   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7005                       (ins GR32:$src1, i32mem:$src2),
7006                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7007                        [(set GR32:$dst,
7008                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7009                          (load addr:$src2)))]>;
7010   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7011                       (ins GR32:$src1, GR32:$src2),
7012                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7013                        [(set GR32:$dst,
7014                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7015   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7016                       (ins GR64:$src1, i8mem:$src2),
7017                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7018                        [(set GR64:$dst,
7019                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7020                          (load addr:$src2)))]>,
7021                          REX_W;
7022   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7023                       (ins GR64:$src1, GR8:$src2),
7024                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7025                        [(set GR64:$dst,
7026                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7027                          REX_W;
7028   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7029                       (ins GR64:$src1, i64mem:$src2),
7030                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7031                        [(set GR64:$dst,
7032                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7033                          (load addr:$src2)))]>,
7034                          REX_W;
7035   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7036                       (ins GR64:$src1, GR64:$src2),
7037                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7038                        [(set GR64:$dst,
7039                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7040                          REX_W;
7041 }
7042
7043 //===----------------------------------------------------------------------===//
7044 // AES-NI Instructions
7045 //===----------------------------------------------------------------------===//
7046
7047 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7048                               Intrinsic IntId128, bit Is2Addr = 1> {
7049   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7050        (ins VR128:$src1, VR128:$src2),
7051        !if(Is2Addr,
7052            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7053            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7054        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7055        OpSize;
7056   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7057        (ins VR128:$src1, i128mem:$src2),
7058        !if(Is2Addr,
7059            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7060            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7061        [(set VR128:$dst,
7062          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7063 }
7064
7065 // Perform One Round of an AES Encryption/Decryption Flow
7066 let Predicates = [HasAVX, HasAES] in {
7067   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7068                          int_x86_aesni_aesenc, 0>, VEX_4V;
7069   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7070                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7071   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7072                          int_x86_aesni_aesdec, 0>, VEX_4V;
7073   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7074                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7075 }
7076
7077 let Constraints = "$src1 = $dst" in {
7078   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7079                          int_x86_aesni_aesenc>;
7080   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7081                          int_x86_aesni_aesenclast>;
7082   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7083                          int_x86_aesni_aesdec>;
7084   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7085                          int_x86_aesni_aesdeclast>;
7086 }
7087
7088 // Perform the AES InvMixColumn Transformation
7089 let Predicates = [HasAVX, HasAES] in {
7090   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7091       (ins VR128:$src1),
7092       "vaesimc\t{$src1, $dst|$dst, $src1}",
7093       [(set VR128:$dst,
7094         (int_x86_aesni_aesimc VR128:$src1))]>,
7095       OpSize, VEX;
7096   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7097       (ins i128mem:$src1),
7098       "vaesimc\t{$src1, $dst|$dst, $src1}",
7099       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7100       OpSize, VEX;
7101 }
7102 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7103   (ins VR128:$src1),
7104   "aesimc\t{$src1, $dst|$dst, $src1}",
7105   [(set VR128:$dst,
7106     (int_x86_aesni_aesimc VR128:$src1))]>,
7107   OpSize;
7108 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7109   (ins i128mem:$src1),
7110   "aesimc\t{$src1, $dst|$dst, $src1}",
7111   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7112   OpSize;
7113
7114 // AES Round Key Generation Assist
7115 let Predicates = [HasAVX, HasAES] in {
7116   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7117       (ins VR128:$src1, i8imm:$src2),
7118       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7119       [(set VR128:$dst,
7120         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7121       OpSize, VEX;
7122   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7123       (ins i128mem:$src1, i8imm:$src2),
7124       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7125       [(set VR128:$dst,
7126         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7127       OpSize, VEX;
7128 }
7129 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7130   (ins VR128:$src1, i8imm:$src2),
7131   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7132   [(set VR128:$dst,
7133     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7134   OpSize;
7135 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7136   (ins i128mem:$src1, i8imm:$src2),
7137   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7138   [(set VR128:$dst,
7139     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7140   OpSize;
7141
7142 //===----------------------------------------------------------------------===//
7143 // PCLMUL Instructions
7144 //===----------------------------------------------------------------------===//
7145
7146 // AVX carry-less Multiplication instructions
7147 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7148            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7149            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7150            [(set VR128:$dst,
7151              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7152
7153 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7154            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7155            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7156            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7157                               (memopv2i64 addr:$src2), imm:$src3))]>;
7158
7159 // Carry-less Multiplication instructions
7160 let Constraints = "$src1 = $dst" in {
7161 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7162            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7163            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7164            [(set VR128:$dst,
7165              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7166
7167 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7168            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7169            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7170            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7171                               (memopv2i64 addr:$src2), imm:$src3))]>;
7172 } // Constraints = "$src1 = $dst"
7173
7174
7175 multiclass pclmul_alias<string asm, int immop> {
7176   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7177                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7178
7179   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7180                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7181
7182   def : InstAlias<!strconcat("vpclmul", asm,
7183                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7184                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7185
7186   def : InstAlias<!strconcat("vpclmul", asm,
7187                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7188                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7189 }
7190 defm : pclmul_alias<"hqhq", 0x11>;
7191 defm : pclmul_alias<"hqlq", 0x01>;
7192 defm : pclmul_alias<"lqhq", 0x10>;
7193 defm : pclmul_alias<"lqlq", 0x00>;
7194
7195 //===----------------------------------------------------------------------===//
7196 // SSE4A Instructions
7197 //===----------------------------------------------------------------------===//
7198
7199 let Predicates = [HasSSE4A] in {
7200
7201 let Constraints = "$src = $dst" in {
7202 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7203                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7204                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7205                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7206                                     imm:$idx))]>, TB, OpSize;
7207 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7208               (ins VR128:$src, VR128:$mask),
7209               "extrq\t{$mask, $src|$src, $mask}",
7210               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7211                                  VR128:$mask))]>, TB, OpSize;
7212
7213 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7214                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7215                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7216                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7217                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7218 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7219                  (ins VR128:$src, VR128:$mask),
7220                  "insertq\t{$mask, $src|$src, $mask}",
7221                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7222                                     VR128:$mask))]>, XD;
7223 }
7224
7225 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7226                 "movntss\t{$src, $dst|$dst, $src}",
7227                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7228
7229 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7230                 "movntsd\t{$src, $dst|$dst, $src}",
7231                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7232 }
7233
7234 //===----------------------------------------------------------------------===//
7235 // AVX Instructions
7236 //===----------------------------------------------------------------------===//
7237
7238 //===----------------------------------------------------------------------===//
7239 // VBROADCAST - Load from memory and broadcast to all elements of the
7240 //              destination operand
7241 //
7242 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7243                     X86MemOperand x86memop, Intrinsic Int> :
7244   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7245         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7246         [(set RC:$dst, (Int addr:$src))]>, VEX;
7247
7248 // AVX2 adds register forms
7249 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7250                          Intrinsic Int> :
7251   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7252          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7253          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7254
7255 let ExeDomain = SSEPackedSingle in {
7256   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7257                                       int_x86_avx_vbroadcast_ss>;
7258   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7259                                       int_x86_avx_vbroadcast_ss_256>;
7260 }
7261 let ExeDomain = SSEPackedDouble in
7262 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7263                                     int_x86_avx_vbroadcast_sd_256>;
7264 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7265                                    int_x86_avx_vbroadcastf128_pd_256>;
7266
7267 let ExeDomain = SSEPackedSingle in {
7268   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7269                                            int_x86_avx2_vbroadcast_ss_ps>;
7270   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7271                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7272 }
7273 let ExeDomain = SSEPackedDouble in
7274 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7275                                           int_x86_avx2_vbroadcast_sd_pd_256>;
7276
7277 let Predicates = [HasAVX2] in
7278 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7279                                    int_x86_avx2_vbroadcasti128>;
7280
7281 let Predicates = [HasAVX] in
7282 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7283           (VBROADCASTF128 addr:$src)>;
7284
7285
7286 //===----------------------------------------------------------------------===//
7287 // VINSERTF128 - Insert packed floating-point values
7288 //
7289 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7290 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7291           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7292           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7293           []>, VEX_4V;
7294 let mayLoad = 1 in
7295 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7296           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7297           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7298           []>, VEX_4V;
7299 }
7300
7301 let Predicates = [HasAVX] in {
7302 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7303                                    (i32 imm)),
7304           (VINSERTF128rr VR256:$src1, VR128:$src2,
7305                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7306 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7307                                    (i32 imm)),
7308           (VINSERTF128rr VR256:$src1, VR128:$src2,
7309                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7310 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7311                                    (i32 imm)),
7312           (VINSERTF128rr VR256:$src1, VR128:$src2,
7313                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7314 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7315                                    (i32 imm)),
7316           (VINSERTF128rr VR256:$src1, VR128:$src2,
7317                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7318 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7319                                    (i32 imm)),
7320           (VINSERTF128rr VR256:$src1, VR128:$src2,
7321                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7322 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7323                                    (i32 imm)),
7324           (VINSERTF128rr VR256:$src1, VR128:$src2,
7325                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7326
7327 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7328                                    (i32 imm)),
7329           (VINSERTF128rm VR256:$src1, addr:$src2,
7330                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7331 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7332                                    (i32 imm)),
7333           (VINSERTF128rm VR256:$src1, addr:$src2,
7334                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7335 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7336                                    (i32 imm)),
7337           (VINSERTF128rm VR256:$src1, addr:$src2,
7338                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7339 }
7340
7341 //===----------------------------------------------------------------------===//
7342 // VEXTRACTF128 - Extract packed floating-point values
7343 //
7344 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7345 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7346           (ins VR256:$src1, i8imm:$src2),
7347           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7348           []>, VEX;
7349 let mayStore = 1 in
7350 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7351           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7352           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7353           []>, VEX;
7354 }
7355
7356 // Extract and store.
7357 let Predicates = [HasAVX] in {
7358   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7359           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7360   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7361           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7362   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7363           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7364
7365   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7366           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7367   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7368           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7369   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7370           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7371 }
7372
7373 // AVX1 patterns
7374 let Predicates = [HasAVX] in {
7375 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7376           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7377 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7378           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7379 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7380           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7381
7382 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7383           (v4f32 (VEXTRACTF128rr
7384                     (v8f32 VR256:$src1),
7385                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7386 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7387           (v2f64 (VEXTRACTF128rr
7388                     (v4f64 VR256:$src1),
7389                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7390 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7391           (v2i64 (VEXTRACTF128rr
7392                     (v4i64 VR256:$src1),
7393                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7394 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7395           (v4i32 (VEXTRACTF128rr
7396                     (v8i32 VR256:$src1),
7397                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7398 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7399           (v8i16 (VEXTRACTF128rr
7400                     (v16i16 VR256:$src1),
7401                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7402 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7403           (v16i8 (VEXTRACTF128rr
7404                     (v32i8 VR256:$src1),
7405                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7406 }
7407
7408 //===----------------------------------------------------------------------===//
7409 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7410 //
7411 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7412                           Intrinsic IntLd, Intrinsic IntLd256,
7413                           Intrinsic IntSt, Intrinsic IntSt256> {
7414   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7415              (ins VR128:$src1, f128mem:$src2),
7416              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7417              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7418              VEX_4V;
7419   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7420              (ins VR256:$src1, f256mem:$src2),
7421              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7422              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7423              VEX_4V;
7424   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7425              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7426              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7427              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7428   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7429              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7430              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7431              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7432 }
7433
7434 let ExeDomain = SSEPackedSingle in
7435 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7436                                  int_x86_avx_maskload_ps,
7437                                  int_x86_avx_maskload_ps_256,
7438                                  int_x86_avx_maskstore_ps,
7439                                  int_x86_avx_maskstore_ps_256>;
7440 let ExeDomain = SSEPackedDouble in
7441 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7442                                  int_x86_avx_maskload_pd,
7443                                  int_x86_avx_maskload_pd_256,
7444                                  int_x86_avx_maskstore_pd,
7445                                  int_x86_avx_maskstore_pd_256>;
7446
7447 //===----------------------------------------------------------------------===//
7448 // VPERMIL - Permute Single and Double Floating-Point Values
7449 //
7450 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7451                       RegisterClass RC, X86MemOperand x86memop_f,
7452                       X86MemOperand x86memop_i, PatFrag i_frag,
7453                       Intrinsic IntVar, ValueType vt> {
7454   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7455              (ins RC:$src1, RC:$src2),
7456              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7457              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7458   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7459              (ins RC:$src1, x86memop_i:$src2),
7460              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7461              [(set RC:$dst, (IntVar RC:$src1,
7462                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7463
7464   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7465              (ins RC:$src1, i8imm:$src2),
7466              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7467              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7468   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7469              (ins x86memop_f:$src1, i8imm:$src2),
7470              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7471              [(set RC:$dst,
7472                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7473 }
7474
7475 let ExeDomain = SSEPackedSingle in {
7476   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7477                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7478   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7479                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7480 }
7481 let ExeDomain = SSEPackedDouble in {
7482   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7483                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7484   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7485                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7486 }
7487
7488 let Predicates = [HasAVX] in {
7489 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7490           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7491 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7492           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7493 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7494                                (i8 imm:$imm))),
7495           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7496 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7497           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7498
7499 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7500           (VPERMILPDri VR128:$src1, imm:$imm)>;
7501 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7502           (VPERMILPDmi addr:$src1, imm:$imm)>;
7503 }
7504
7505 //===----------------------------------------------------------------------===//
7506 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7507 //
7508 let ExeDomain = SSEPackedSingle in {
7509 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7510           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7511           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7512           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7513                               (i8 imm:$src3))))]>, VEX_4V;
7514 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7515           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7516           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7517           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7518                              (i8 imm:$src3)))]>, VEX_4V;
7519 }
7520
7521 let Predicates = [HasAVX] in {
7522 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7523           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7524 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7525           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7526 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7527           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7528 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7529           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7530 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7531           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7532
7533 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7534                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7535           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7536 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7537                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7538           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7539 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7540                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7541           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7542 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7543                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7544           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7545 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7546                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7547           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7548 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7549                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7550           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7551 }
7552
7553 //===----------------------------------------------------------------------===//
7554 // VZERO - Zero YMM registers
7555 //
7556 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7557             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7558   // Zero All YMM registers
7559   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7560                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7561
7562   // Zero Upper bits of YMM registers
7563   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7564                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7565 }
7566
7567 //===----------------------------------------------------------------------===//
7568 // Half precision conversion instructions
7569 //===----------------------------------------------------------------------===//
7570 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7571   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7572              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7573              [(set RC:$dst, (Int VR128:$src))]>,
7574              T8, OpSize, VEX;
7575   let neverHasSideEffects = 1, mayLoad = 1 in
7576   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7577              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7578 }
7579
7580 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7581   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7582                (ins RC:$src1, i32i8imm:$src2),
7583                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7584                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7585                TA, OpSize, VEX;
7586   let neverHasSideEffects = 1, mayStore = 1 in
7587   def mr : Ii8<0x1D, MRMDestMem, (outs),
7588                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7589                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7590                TA, OpSize, VEX;
7591 }
7592
7593 let Predicates = [HasAVX, HasF16C] in {
7594   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7595   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7596   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7597   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7598 }
7599
7600 //===----------------------------------------------------------------------===//
7601 // AVX2 Instructions
7602 //===----------------------------------------------------------------------===//
7603
7604 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7605 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7606                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7607                  X86MemOperand x86memop> {
7608   let isCommutable = 1 in
7609   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7610         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7611         !strconcat(OpcodeStr,
7612             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7613         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7614         VEX_4V;
7615   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7616         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7617         !strconcat(OpcodeStr,
7618             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7619         [(set RC:$dst,
7620           (IntId RC:$src1,
7621            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7622         VEX_4V;
7623 }
7624
7625 let isCommutable = 0 in {
7626 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7627                                    VR128, memopv2i64, i128mem>;
7628 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7629                                     VR256, memopv4i64, i256mem>;
7630 }
7631
7632 //===----------------------------------------------------------------------===//
7633 // VPBROADCAST - Load from memory and broadcast to all elements of the
7634 //               destination operand
7635 //
7636 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7637                           X86MemOperand x86memop, PatFrag ld_frag,
7638                           Intrinsic Int128, Intrinsic Int256> {
7639   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7640                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7641                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7642   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7643                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7644                   [(set VR128:$dst,
7645                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7646   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7647                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7648                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7649   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7650                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7651                    [(set VR256:$dst,
7652                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7653 }
7654
7655 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7656                                     int_x86_avx2_pbroadcastb_128,
7657                                     int_x86_avx2_pbroadcastb_256>;
7658 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7659                                     int_x86_avx2_pbroadcastw_128,
7660                                     int_x86_avx2_pbroadcastw_256>;
7661 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7662                                     int_x86_avx2_pbroadcastd_128,
7663                                     int_x86_avx2_pbroadcastd_256>;
7664 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7665                                     int_x86_avx2_pbroadcastq_128,
7666                                     int_x86_avx2_pbroadcastq_256>;
7667
7668 let Predicates = [HasAVX2] in {
7669   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7670           (VPBROADCASTBrm addr:$src)>;
7671   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7672           (VPBROADCASTBYrm addr:$src)>;
7673   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7674           (VPBROADCASTWrm addr:$src)>;
7675   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7676           (VPBROADCASTWYrm addr:$src)>;
7677   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7678           (VPBROADCASTDrm addr:$src)>;
7679   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7680           (VPBROADCASTDYrm addr:$src)>;
7681   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7682           (VPBROADCASTQrm addr:$src)>;
7683   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7684           (VPBROADCASTQYrm addr:$src)>;
7685
7686   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7687           (VPBROADCASTBrr VR128:$src)>;
7688   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7689           (VPBROADCASTBYrr VR128:$src)>;
7690   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7691           (VPBROADCASTWrr VR128:$src)>;
7692   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7693           (VPBROADCASTWYrr VR128:$src)>;
7694   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7695           (VPBROADCASTDrr VR128:$src)>;
7696   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7697           (VPBROADCASTDYrr VR128:$src)>;
7698   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7699           (VPBROADCASTQrr VR128:$src)>;
7700   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7701           (VPBROADCASTQYrr VR128:$src)>;
7702   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7703           (VBROADCASTSSrr VR128:$src)>;
7704   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7705           (VBROADCASTSSYrr VR128:$src)>;
7706   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7707           (VPBROADCASTQrr VR128:$src)>;
7708   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7709           (VBROADCASTSDYrr VR128:$src)>;
7710
7711   // Provide fallback in case the load node that is used in the patterns above
7712   // is used by additional users, which prevents the pattern selection.
7713   let AddedComplexity = 20 in {
7714     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7715               (VBROADCASTSSrr
7716               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7717     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7718               (VBROADCASTSSYrr
7719               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7720     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7721               (VBROADCASTSDYrr
7722               (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd))>;
7723
7724     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7725               (VBROADCASTSSrr
7726               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7727     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7728               (VBROADCASTSSYrr
7729               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7730     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7731               (VBROADCASTSDYrr
7732               (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd))>;
7733   }
7734 }
7735
7736 // AVX1 broadcast patterns
7737 let Predicates = [HasAVX] in {
7738 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7739           (VBROADCASTSSYrm addr:$src)>;
7740 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7741           (VBROADCASTSDYrm addr:$src)>;
7742 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7743           (VBROADCASTSSYrm addr:$src)>;
7744 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7745           (VBROADCASTSDYrm addr:$src)>;
7746 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7747           (VBROADCASTSSrm addr:$src)>;
7748 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7749           (VBROADCASTSSrm addr:$src)>;
7750
7751   // Provide fallback in case the load node that is used in the patterns above
7752   // is used by additional users, which prevents the pattern selection.
7753   let AddedComplexity = 20 in {
7754   // 128bit broadcasts:
7755   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7756             (VPSHUFDri
7757             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0)>;
7758   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7759             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7760               (VPSHUFDri
7761                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0),
7762                   sub_xmm),
7763               (VPSHUFDri
7764                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss),
7765                0), 1)>;
7766   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7767             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7768               (VPSHUFDri
7769                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd),
7770                 0x44),
7771               sub_xmm),
7772               (VPSHUFDri
7773                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd),
7774                 0x44), 1)>;
7775
7776   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7777             (VPSHUFDri
7778             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0)>;
7779   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7780             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7781               (VPSHUFDri
7782                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0),
7783                   sub_xmm),
7784               (VPSHUFDri
7785                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss),
7786                0), 1)>;
7787   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7788             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7789               (VPSHUFDri
7790                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd),
7791                 0x44),
7792               sub_xmm),
7793               (VPSHUFDri
7794                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd),
7795                 0x44), 1)>;
7796   }
7797 }
7798
7799 //===----------------------------------------------------------------------===//
7800 // VPERM - Permute instructions
7801 //
7802
7803 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7804                      ValueType OpVT> {
7805   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7806                    (ins VR256:$src1, VR256:$src2),
7807                    !strconcat(OpcodeStr,
7808                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7809                    [(set VR256:$dst,
7810                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7811   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7812                    (ins VR256:$src1, i256mem:$src2),
7813                    !strconcat(OpcodeStr,
7814                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7815                    [(set VR256:$dst,
7816                      (OpVT (X86VPermv VR256:$src1,
7817                             (bitconvert (mem_frag addr:$src2)))))]>,
7818                    VEX_4V;
7819 }
7820
7821 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7822 let ExeDomain = SSEPackedSingle in
7823 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7824
7825 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7826                          ValueType OpVT> {
7827   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7828                      (ins VR256:$src1, i8imm:$src2),
7829                      !strconcat(OpcodeStr,
7830                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7831                      [(set VR256:$dst,
7832                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7833   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7834                      (ins i256mem:$src1, i8imm:$src2),
7835                      !strconcat(OpcodeStr,
7836                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7837                      [(set VR256:$dst,
7838                        (OpVT (X86VPermi (mem_frag addr:$src1),
7839                               (i8 imm:$src2))))]>, VEX;
7840 }
7841
7842 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7843 let ExeDomain = SSEPackedDouble in
7844 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7845
7846 //===----------------------------------------------------------------------===//
7847 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7848 //
7849 let AddedComplexity = 1 in {
7850 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7851           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7852           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7853           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7854                             (i8 imm:$src3))))]>, VEX_4V;
7855 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7856           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7857           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7858           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7859                              (i8 imm:$src3)))]>, VEX_4V;
7860 }
7861
7862 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7863 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7864           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7865 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7866           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7867 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7868           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7869
7870 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7871                   (i8 imm:$imm))),
7872           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7873 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7874                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7875           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7876 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7877                   (i8 imm:$imm))),
7878           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7879 }
7880
7881
7882 //===----------------------------------------------------------------------===//
7883 // VINSERTI128 - Insert packed integer values
7884 //
7885 let neverHasSideEffects = 1 in {
7886 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7887           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7888           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7889           []>, VEX_4V;
7890 let mayLoad = 1 in
7891 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7892           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7893           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7894           []>, VEX_4V;
7895 }
7896
7897 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7898 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7899                                    (i32 imm)),
7900           (VINSERTI128rr VR256:$src1, VR128:$src2,
7901                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7902 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7903                                    (i32 imm)),
7904           (VINSERTI128rr VR256:$src1, VR128:$src2,
7905                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7906 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7907                                    (i32 imm)),
7908           (VINSERTI128rr VR256:$src1, VR128:$src2,
7909                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7910 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7911                                    (i32 imm)),
7912           (VINSERTI128rr VR256:$src1, VR128:$src2,
7913                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7914 }
7915
7916 //===----------------------------------------------------------------------===//
7917 // VEXTRACTI128 - Extract packed integer values
7918 //
7919 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7920           (ins VR256:$src1, i8imm:$src2),
7921           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7922           [(set VR128:$dst,
7923             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7924           VEX;
7925 let neverHasSideEffects = 1, mayStore = 1 in
7926 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7927           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7928           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7929
7930 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7931 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7932           (v2i64 (VEXTRACTI128rr
7933                     (v4i64 VR256:$src1),
7934                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7935 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7936           (v4i32 (VEXTRACTI128rr
7937                     (v8i32 VR256:$src1),
7938                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7939 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7940           (v8i16 (VEXTRACTI128rr
7941                     (v16i16 VR256:$src1),
7942                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7943 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7944           (v16i8 (VEXTRACTI128rr
7945                     (v32i8 VR256:$src1),
7946                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7947 }
7948
7949 //===----------------------------------------------------------------------===//
7950 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7951 //
7952 multiclass avx2_pmovmask<string OpcodeStr,
7953                          Intrinsic IntLd128, Intrinsic IntLd256,
7954                          Intrinsic IntSt128, Intrinsic IntSt256> {
7955   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7956              (ins VR128:$src1, i128mem:$src2),
7957              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7958              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7959   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7960              (ins VR256:$src1, i256mem:$src2),
7961              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7962              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7963   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7964              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7965              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7966              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7967   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7968              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7969              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7970              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7971 }
7972
7973 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7974                                 int_x86_avx2_maskload_d,
7975                                 int_x86_avx2_maskload_d_256,
7976                                 int_x86_avx2_maskstore_d,
7977                                 int_x86_avx2_maskstore_d_256>;
7978 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7979                                 int_x86_avx2_maskload_q,
7980                                 int_x86_avx2_maskload_q_256,
7981                                 int_x86_avx2_maskstore_q,
7982                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7983
7984
7985 //===----------------------------------------------------------------------===//
7986 // Variable Bit Shifts
7987 //
7988 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7989                           ValueType vt128, ValueType vt256> {
7990   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7991              (ins VR128:$src1, VR128:$src2),
7992              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7993              [(set VR128:$dst,
7994                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7995              VEX_4V;
7996   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7997              (ins VR128:$src1, i128mem:$src2),
7998              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7999              [(set VR128:$dst,
8000                (vt128 (OpNode VR128:$src1,
8001                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8002              VEX_4V;
8003   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8004              (ins VR256:$src1, VR256:$src2),
8005              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8006              [(set VR256:$dst,
8007                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8008              VEX_4V;
8009   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8010              (ins VR256:$src1, i256mem:$src2),
8011              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8012              [(set VR256:$dst,
8013                (vt256 (OpNode VR256:$src1,
8014                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8015              VEX_4V;
8016 }
8017
8018 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8019 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8020 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8021 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8022 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8023
8024 //===----------------------------------------------------------------------===//
8025 // VGATHER - GATHER Operations
8026 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8027                        X86MemOperand memop128, X86MemOperand memop256> {
8028   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8029             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8030             !strconcat(OpcodeStr,
8031               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8032             []>, VEX_4VOp3;
8033   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8034             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8035             !strconcat(OpcodeStr,
8036               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8037             []>, VEX_4VOp3, VEX_L;
8038 }
8039
8040 let Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8041   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8042   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8043   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8044   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8045   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8046   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8047   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8048   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8049 }