lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 272 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 273           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 274 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 275           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 276 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 277           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 278 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 279           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 280 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 281           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 282 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 283           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 284 }
 285
 286 // Implicitly promote a 32-bit scalar to a vector.
 287 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 290           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 291 // Implicitly promote a 64-bit scalar to a vector.
 292 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 295           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 296
 297 // Bitcasts between 128-bit vector types. Return the original type since
 298 // no instruction is needed for the conversion
 299 let Predicates = [HasSSE2] in {
 300   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 304   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 309   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 314   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 319   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 324   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 328   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 329   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 330 }
 331
 332 // Bitcasts between 256-bit vector types. Return the original type since
 333 // no instruction is needed for the conversion
 334 let Predicates = [HasAVX] in {
 335   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 339   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 343   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 344   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 348   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 349   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 353   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 354   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 359   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 363   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 364   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 365 }
 366
 367 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 368 // This is expanded by ExpandPostRAPseudos.
 369 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 370     isPseudo = 1 in {
 371   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 372                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 373   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 374                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 375 }
 376
 377 //===----------------------------------------------------------------------===//
 378 // AVX & SSE - Zero/One Vectors
 379 //===----------------------------------------------------------------------===//
 380
 381 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 382 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 383 // swizzled by ExecutionDepsFix to pxor.
 384 // We set canFoldAsLoad because this can be converted to a constant-pool
 385 // load of an all-zeros value if folding it would be beneficial.
 386 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 387     isPseudo = 1 in {
 388 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 389                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 390 }
 391
 392 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 395 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 396 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 397
 398
 399 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 400 // and doesn't need it because on sandy bridge the register is set to zero
 401 // at the rename stage without using any execution unit, so SET0PSY
 402 // and SET0PDY can be used for vector int instructions without penalty
 403 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 404     isPseudo = 1, Predicates = [HasAVX] in {
 405 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 406                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 407 }
 408
 409 let Predicates = [HasAVX] in
 410   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 411
 412 let Predicates = [HasAVX2] in {
 413   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 414   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 415   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 416   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 417 }
 418
 419 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 420 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 421 let Predicates = [HasAVX1Only] in {
 422 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 423 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 424           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 425
 426 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 437 }
 438
 439 // We set canFoldAsLoad because this can be converted to a constant-pool
 440 // load of an all-ones value if folding it would be beneficial.
 441 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 442     isPseudo = 1 in {
 443   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 444                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 445   let Predicates = [HasAVX2] in
 446   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 447                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 448 }
 449
 450
 451 //===----------------------------------------------------------------------===//
 452 // SSE 1 & 2 - Move FP Scalar Instructions
 453 //
 454 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 455 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 456 // is used instead. Register-to-register movss/movsd is not modeled as an
 457 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 458 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 459 //===----------------------------------------------------------------------===//
 460
 461 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 462       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 463       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 464                              (scalar_to_vector RC:$src2))))],
 465       IIC_SSE_MOV_S_RR>;
 466
 467 // Loading from memory automatically zeroing upper bits.
 468 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 469                     PatFrag mem_pat, string OpcodeStr> :
 470       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 471          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 472                         [(set RC:$dst, (mem_pat addr:$src))],
 473                         IIC_SSE_MOV_S_RM>;
 474
 475 // AVX
 476 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 477                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 478                 VEX_LIG;
 479 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 480                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 481                 VEX_LIG;
 482
 483 // For the disassembler
 484 let isCodeGenOnly = 1 in {
 485   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 486                         (ins VR128:$src1, FR32:$src2),
 487                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 488                         IIC_SSE_MOV_S_RR>,
 489                         XS, VEX_4V, VEX_LIG;
 490   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 491                         (ins VR128:$src1, FR64:$src2),
 492                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 493                         IIC_SSE_MOV_S_RR>,
 494                         XD, VEX_4V, VEX_LIG;
 495 }
 496
 497 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 498   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 499                  VEX_LIG;
 500   let AddedComplexity = 20 in
 501     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 502                    VEX_LIG;
 503 }
 504
 505 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 506                   "movss\t{$src, $dst|$dst, $src}",
 507                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 508                   XS, VEX, VEX_LIG;
 509 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 510                   "movsd\t{$src, $dst|$dst, $src}",
 511                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 512                   XD, VEX, VEX_LIG;
 513
 514 // SSE1 & 2
 515 let Constraints = "$src1 = $dst" in {
 516   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 517                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 518   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 519                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 520
 521   // For the disassembler
 522   let isCodeGenOnly = 1 in {
 523     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 524                          (ins VR128:$src1, FR32:$src2),
 525                          "movss\t{$src2, $dst|$dst, $src2}", [],
 526                          IIC_SSE_MOV_S_RR>, XS;
 527     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 528                          (ins VR128:$src1, FR64:$src2),
 529                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 530                          IIC_SSE_MOV_S_RR>, XD;
 531   }
 532 }
 533
 534 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 535   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 536
 537   let AddedComplexity = 20 in
 538     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 539 }
 540
 541 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 542                   "movss\t{$src, $dst|$dst, $src}",
 543                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 544 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 545                   "movsd\t{$src, $dst|$dst, $src}",
 546                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 547
 548 // Patterns
 549 let Predicates = [HasAVX] in {
 550   let AddedComplexity = 15 in {
 551   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 552   // MOVS{S,D} to the lower bits.
 553   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 554             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 555   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 556             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 557   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 558             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 559   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 560             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 561
 562   // Move low f32 and clear high bits.
 563   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 564             (SUBREG_TO_REG (i32 0),
 565              (VMOVSSrr (v4f32 (V_SET0)),
 566                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 567   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 568             (SUBREG_TO_REG (i32 0),
 569              (VMOVSSrr (v4i32 (V_SET0)),
 570                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 571   }
 572
 573   let AddedComplexity = 20 in {
 574   // MOVSSrm zeros the high parts of the register; represent this
 575   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 576   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 577             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 578   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 579             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 580   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 581             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 582
 583   // MOVSDrm zeros the high parts of the register; represent this
 584   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 585   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 586             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 587   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 589   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 590             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 591   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 592             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 593   def : Pat<(v2f64 (X86vzload addr:$src)),
 594             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 595
 596   // Represent the same patterns above but in the form they appear for
 597   // 256-bit types
 598   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 599                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 600             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 601   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 602                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 603             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 604   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 605                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 606             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 607   }
 608   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 609                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 610             (SUBREG_TO_REG (i32 0),
 611                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 612                            sub_xmm)>;
 613   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 614                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 615             (SUBREG_TO_REG (i64 0),
 616                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 617                            sub_xmm)>;
 618   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 619                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 620             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 621
 622   // Move low f64 and clear high bits.
 623   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 624             (SUBREG_TO_REG (i32 0),
 625              (VMOVSDrr (v2f64 (V_SET0)),
 626                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 627
 628   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 629             (SUBREG_TO_REG (i32 0),
 630              (VMOVSDrr (v2i64 (V_SET0)),
 631                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 632
 633   // Extract and store.
 634   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 635                    addr:$dst),
 636             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 637   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 638                    addr:$dst),
 639             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 640
 641   // Shuffle with VMOVSS
 642   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 643             (VMOVSSrr (v4i32 VR128:$src1),
 644                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 645   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 646             (VMOVSSrr (v4f32 VR128:$src1),
 647                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 648
 649   // 256-bit variants
 650   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 651             (SUBREG_TO_REG (i32 0),
 652               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 653                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 654               sub_xmm)>;
 655   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 656             (SUBREG_TO_REG (i32 0),
 657               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 658                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 659               sub_xmm)>;
 660
 661   // Shuffle with VMOVSD
 662   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 663             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 664   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 665             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 666   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 668   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670
 671   // 256-bit variants
 672   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 673             (SUBREG_TO_REG (i32 0),
 674               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 675                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 676               sub_xmm)>;
 677   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 678             (SUBREG_TO_REG (i32 0),
 679               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 680                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 681               sub_xmm)>;
 682
 683
 684   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 685   // is during lowering, where it's not possible to recognize the fold cause
 686   // it has two uses through a bitcast. One use disappears at isel time and the
 687   // fold opportunity reappears.
 688   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 689             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 690   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 691             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 692   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 693             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 694   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 695             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 696 }
 697
 698 let Predicates = [UseSSE1] in {
 699   let AddedComplexity = 15 in {
 700   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 701   // MOVSS to the lower bits.
 702   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 703             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 704   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 705             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 706   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 707             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 708   }
 709
 710   let AddedComplexity = 20 in {
 711   // MOVSSrm already zeros the high parts of the register.
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 713             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 714   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 715             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 716   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 717             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 718   }
 719
 720   // Extract and store.
 721   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 722                    addr:$dst),
 723             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 724
 725   // Shuffle with MOVSS
 726   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 727             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 728   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 729             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 730 }
 731
 732 let Predicates = [UseSSE2] in {
 733   let AddedComplexity = 15 in {
 734   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 735   // MOVSD to the lower bits.
 736   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 737             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 738   }
 739
 740   let AddedComplexity = 20 in {
 741   // MOVSDrm already zeros the high parts of the register.
 742   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 743             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 744   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 745             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 746   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 747             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 748   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 749             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 750   def : Pat<(v2f64 (X86vzload addr:$src)),
 751             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 752   }
 753
 754   // Extract and store.
 755   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 756                    addr:$dst),
 757             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 758
 759   // Shuffle with MOVSD
 760   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 761             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 762   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 763             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 764   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 765             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 766   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 767             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 768
 769   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 770   // is during lowering, where it's not possible to recognize the fold cause
 771   // it has two uses through a bitcast. One use disappears at isel time and the
 772   // fold opportunity reappears.
 773   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 778             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 779   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 780             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 781 }
 782
 783 //===----------------------------------------------------------------------===//
 784 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 785 //===----------------------------------------------------------------------===//
 786
 787 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 788                             X86MemOperand x86memop, PatFrag ld_frag,
 789                             string asm, Domain d,
 790                             OpndItins itins,
 791                             bit IsReMaterializable = 1> {
 792 let neverHasSideEffects = 1 in
 793   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 794               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 795 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 796   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 797               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 798                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 799 }
 800
 801 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 802                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 803                               TB, VEX;
 804 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 805                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 806                               TB, OpSize, VEX;
 807 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 808                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 809                               TB, VEX;
 810 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 811                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 812                               TB, OpSize, VEX;
 813
 814 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 815                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 816                               TB, VEX, VEX_L;
 817 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 818                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 819                               TB, OpSize, VEX, VEX_L;
 820 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 821                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 822                               TB, VEX, VEX_L;
 823 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 824                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 825                               TB, OpSize, VEX, VEX_L;
 826 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 827                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 828                               TB;
 829 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 830                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 831                               TB, OpSize;
 832 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 833                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 834                               TB;
 835 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 836                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 837                               TB, OpSize;
 838
 839 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 840                    "movaps\t{$src, $dst|$dst, $src}",
 841                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 842                    IIC_SSE_MOVA_P_MR>, VEX;
 843 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 844                    "movapd\t{$src, $dst|$dst, $src}",
 845                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 846                    IIC_SSE_MOVA_P_MR>, VEX;
 847 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 848                    "movups\t{$src, $dst|$dst, $src}",
 849                    [(store (v4f32 VR128:$src), addr:$dst)],
 850                    IIC_SSE_MOVU_P_MR>, VEX;
 851 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 852                    "movupd\t{$src, $dst|$dst, $src}",
 853                    [(store (v2f64 VR128:$src), addr:$dst)],
 854                    IIC_SSE_MOVU_P_MR>, VEX;
 855 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 856                    "movaps\t{$src, $dst|$dst, $src}",
 857                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 858                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 859 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 860                    "movapd\t{$src, $dst|$dst, $src}",
 861                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 862                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 863 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 864                    "movups\t{$src, $dst|$dst, $src}",
 865                    [(store (v8f32 VR256:$src), addr:$dst)],
 866                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 867 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 868                    "movupd\t{$src, $dst|$dst, $src}",
 869                    [(store (v4f64 VR256:$src), addr:$dst)],
 870                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 871
 872 // For disassembler
 873 let isCodeGenOnly = 1 in {
 874   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 875                           (ins VR128:$src),
 876                           "movaps\t{$src, $dst|$dst, $src}", [],
 877                           IIC_SSE_MOVA_P_RR>, VEX;
 878   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 879                            (ins VR128:$src),
 880                            "movapd\t{$src, $dst|$dst, $src}", [],
 881                            IIC_SSE_MOVA_P_RR>, VEX;
 882   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 883                            (ins VR128:$src),
 884                            "movups\t{$src, $dst|$dst, $src}", [],
 885                            IIC_SSE_MOVU_P_RR>, VEX;
 886   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 887                            (ins VR128:$src),
 888                            "movupd\t{$src, $dst|$dst, $src}", [],
 889                            IIC_SSE_MOVU_P_RR>, VEX;
 890   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 891                             (ins VR256:$src),
 892                             "movaps\t{$src, $dst|$dst, $src}", [],
 893                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 894   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 895                             (ins VR256:$src),
 896                             "movapd\t{$src, $dst|$dst, $src}", [],
 897                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 898   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 899                             (ins VR256:$src),
 900                             "movups\t{$src, $dst|$dst, $src}", [],
 901                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 902   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 903                             (ins VR256:$src),
 904                             "movupd\t{$src, $dst|$dst, $src}", [],
 905                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 906 }
 907
 908 let Predicates = [HasAVX] in {
 909 def : Pat<(v8i32 (X86vzmovl
 910                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 911           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 912 def : Pat<(v4i64 (X86vzmovl
 913                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 914           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 915 def : Pat<(v8f32 (X86vzmovl
 916                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 917           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 918 def : Pat<(v4f64 (X86vzmovl
 919                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 920           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 921 }
 922
 923
 924 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 925           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 926 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 927           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 928
 929 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 930                    "movaps\t{$src, $dst|$dst, $src}",
 931                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 932                    IIC_SSE_MOVA_P_MR>;
 933 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 934                    "movapd\t{$src, $dst|$dst, $src}",
 935                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 936                    IIC_SSE_MOVA_P_MR>;
 937 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 938                    "movups\t{$src, $dst|$dst, $src}",
 939                    [(store (v4f32 VR128:$src), addr:$dst)],
 940                    IIC_SSE_MOVU_P_MR>;
 941 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 942                    "movupd\t{$src, $dst|$dst, $src}",
 943                    [(store (v2f64 VR128:$src), addr:$dst)],
 944                    IIC_SSE_MOVU_P_MR>;
 945
 946 // For disassembler
 947 let isCodeGenOnly = 1 in {
 948   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 949                          "movaps\t{$src, $dst|$dst, $src}", [],
 950                          IIC_SSE_MOVA_P_RR>;
 951   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 952                          "movapd\t{$src, $dst|$dst, $src}", [],
 953                          IIC_SSE_MOVA_P_RR>;
 954   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 955                          "movups\t{$src, $dst|$dst, $src}", [],
 956                          IIC_SSE_MOVU_P_RR>;
 957   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 958                          "movupd\t{$src, $dst|$dst, $src}", [],
 959                          IIC_SSE_MOVU_P_RR>;
 960 }
 961
 962 let Predicates = [HasAVX] in {
 963   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 964             (VMOVUPSmr addr:$dst, VR128:$src)>;
 965   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 966             (VMOVUPDmr addr:$dst, VR128:$src)>;
 967 }
 968
 969 let Predicates = [UseSSE1] in
 970   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 971             (MOVUPSmr addr:$dst, VR128:$src)>;
 972 let Predicates = [UseSSE2] in
 973   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 974             (MOVUPDmr addr:$dst, VR128:$src)>;
 975
 976 // Use vmovaps/vmovups for AVX integer load/store.
 977 let Predicates = [HasAVX] in {
 978   // 128-bit load/store
 979   def : Pat<(alignedloadv2i64 addr:$src),
 980             (VMOVAPSrm addr:$src)>;
 981   def : Pat<(loadv2i64 addr:$src),
 982             (VMOVUPSrm addr:$src)>;
 983
 984   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 985             (VMOVAPSmr addr:$dst, VR128:$src)>;
 986   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 987             (VMOVAPSmr addr:$dst, VR128:$src)>;
 988   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 989             (VMOVAPSmr addr:$dst, VR128:$src)>;
 990   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 991             (VMOVAPSmr addr:$dst, VR128:$src)>;
 992   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 993             (VMOVUPSmr addr:$dst, VR128:$src)>;
 994   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 995             (VMOVUPSmr addr:$dst, VR128:$src)>;
 996   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 997             (VMOVUPSmr addr:$dst, VR128:$src)>;
 998   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 999             (VMOVUPSmr addr:$dst, VR128:$src)>;
1000
1001   // 256-bit load/store
1002   def : Pat<(alignedloadv4i64 addr:$src),
1003             (VMOVAPSYrm addr:$src)>;
1004   def : Pat<(loadv4i64 addr:$src),
1005             (VMOVUPSYrm addr:$src)>;
1006   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1007             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1008   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1009             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1010   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1011             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1012   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1013             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1014   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1015             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1016   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1017             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1018   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1019             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1020   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1021             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1022
1023   // Special patterns for storing subvector extracts of lower 128-bits
1024   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1025   def : Pat<(alignedstore (v2f64 (extract_subvector
1026                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1027             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1028   def : Pat<(alignedstore (v4f32 (extract_subvector
1029                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1030             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1031   def : Pat<(alignedstore (v2i64 (extract_subvector
1032                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1033             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1034   def : Pat<(alignedstore (v4i32 (extract_subvector
1035                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1036             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1037   def : Pat<(alignedstore (v8i16 (extract_subvector
1038                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1039             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1040   def : Pat<(alignedstore (v16i8 (extract_subvector
1041                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1042             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1043
1044   def : Pat<(store (v2f64 (extract_subvector
1045                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1046             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1047   def : Pat<(store (v4f32 (extract_subvector
1048                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1049             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1050   def : Pat<(store (v2i64 (extract_subvector
1051                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1052             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1053   def : Pat<(store (v4i32 (extract_subvector
1054                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1055             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1056   def : Pat<(store (v8i16 (extract_subvector
1057                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1058             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1059   def : Pat<(store (v16i8 (extract_subvector
1060                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1061             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1062 }
1063
1064 // Use movaps / movups for SSE integer load / store (one byte shorter).
1065 // The instructions selected below are then converted to MOVDQA/MOVDQU
1066 // during the SSE domain pass.
1067 let Predicates = [UseSSE1] in {
1068   def : Pat<(alignedloadv2i64 addr:$src),
1069             (MOVAPSrm addr:$src)>;
1070   def : Pat<(loadv2i64 addr:$src),
1071             (MOVUPSrm addr:$src)>;
1072
1073   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1074             (MOVAPSmr addr:$dst, VR128:$src)>;
1075   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1076             (MOVAPSmr addr:$dst, VR128:$src)>;
1077   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1078             (MOVAPSmr addr:$dst, VR128:$src)>;
1079   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1080             (MOVAPSmr addr:$dst, VR128:$src)>;
1081   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1082             (MOVUPSmr addr:$dst, VR128:$src)>;
1083   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1084             (MOVUPSmr addr:$dst, VR128:$src)>;
1085   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1086             (MOVUPSmr addr:$dst, VR128:$src)>;
1087   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1088             (MOVUPSmr addr:$dst, VR128:$src)>;
1089 }
1090
1091 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1092 // bits are disregarded. FIXME: Set encoding to pseudo!
1093 let neverHasSideEffects = 1 in {
1094 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1095                        "movaps\t{$src, $dst|$dst, $src}", [],
1096                        IIC_SSE_MOVA_P_RR>, VEX;
1097 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1098                        "movapd\t{$src, $dst|$dst, $src}", [],
1099                        IIC_SSE_MOVA_P_RR>, VEX;
1100 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1101                      "movaps\t{$src, $dst|$dst, $src}", [],
1102                      IIC_SSE_MOVA_P_RR>;
1103 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1104                      "movapd\t{$src, $dst|$dst, $src}", [],
1105                      IIC_SSE_MOVA_P_RR>;
1106 }
1107
1108 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1109 // bits are disregarded. FIXME: Set encoding to pseudo!
1110 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1111 let isCodeGenOnly = 1 in {
1112   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1113                          "movaps\t{$src, $dst|$dst, $src}",
1114                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1115                          IIC_SSE_MOVA_P_RM>, VEX;
1116   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1117                          "movapd\t{$src, $dst|$dst, $src}",
1118                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1119                          IIC_SSE_MOVA_P_RM>, VEX;
1120 }
1121 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1122                      "movaps\t{$src, $dst|$dst, $src}",
1123                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1124                      IIC_SSE_MOVA_P_RM>;
1125 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1126                      "movapd\t{$src, $dst|$dst, $src}",
1127                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1128                      IIC_SSE_MOVA_P_RM>;
1129 }
1130
1131 //===----------------------------------------------------------------------===//
1132 // SSE 1 & 2 - Move Low packed FP Instructions
1133 //===----------------------------------------------------------------------===//
1134
1135 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1136                                  SDNode psnode, SDNode pdnode, string base_opc,
1137                                  string asm_opr, InstrItinClass itin> {
1138   def PSrm : PI<opc, MRMSrcMem,
1139          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1140          !strconcat(base_opc, "s", asm_opr),
1141      [(set RC:$dst,
1142        (psnode RC:$src1,
1143               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1144               itin, SSEPackedSingle>, TB;
1145
1146   def PDrm : PI<opc, MRMSrcMem,
1147          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1148          !strconcat(base_opc, "d", asm_opr),
1149      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1150                               (scalar_to_vector (loadf64 addr:$src2)))))],
1151               itin, SSEPackedDouble>, TB, OpSize;
1152 }
1153
1154 let AddedComplexity = 20 in {
1155   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1156                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1157                      IIC_SSE_MOV_LH>, VEX_4V;
1158 }
1159 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1160   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1161                                    "\t{$src2, $dst|$dst, $src2}",
1162                                    IIC_SSE_MOV_LH>;
1163 }
1164
1165 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1166                    "movlps\t{$src, $dst|$dst, $src}",
1167                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1168                                  (iPTR 0))), addr:$dst)],
1169                                  IIC_SSE_MOV_LH>, VEX;
1170 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1171                    "movlpd\t{$src, $dst|$dst, $src}",
1172                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1173                                  (iPTR 0))), addr:$dst)],
1174                                  IIC_SSE_MOV_LH>, VEX;
1175 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1176                    "movlps\t{$src, $dst|$dst, $src}",
1177                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1178                                  (iPTR 0))), addr:$dst)],
1179                                  IIC_SSE_MOV_LH>;
1180 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1181                    "movlpd\t{$src, $dst|$dst, $src}",
1182                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1183                                  (iPTR 0))), addr:$dst)],
1184                                  IIC_SSE_MOV_LH>;
1185
1186 let Predicates = [HasAVX] in {
1187   // Shuffle with VMOVLPS
1188   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1189             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1190   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1191             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1192
1193   // Shuffle with VMOVLPD
1194   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1195             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1196   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1197             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1198
1199   // Store patterns
1200   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1201                    addr:$src1),
1202             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1203   def : Pat<(store (v4i32 (X86Movlps
1204                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1205             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1206   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1207                    addr:$src1),
1208             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1209   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1210                    addr:$src1),
1211             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1212 }
1213
1214 let Predicates = [UseSSE1] in {
1215   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1216   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1217                                  (iPTR 0))), addr:$src1),
1218             (MOVLPSmr addr:$src1, VR128:$src2)>;
1219
1220   // Shuffle with MOVLPS
1221   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1222             (MOVLPSrm VR128:$src1, addr:$src2)>;
1223   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1224             (MOVLPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlps VR128:$src1,
1226                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1227             (MOVLPSrm VR128:$src1, addr:$src2)>;
1228
1229   // Store patterns
1230   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1231                                       addr:$src1),
1232             (MOVLPSmr addr:$src1, VR128:$src2)>;
1233   def : Pat<(store (v4i32 (X86Movlps
1234                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1235                               addr:$src1),
1236             (MOVLPSmr addr:$src1, VR128:$src2)>;
1237 }
1238
1239 let Predicates = [UseSSE2] in {
1240   // Shuffle with MOVLPD
1241   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1242             (MOVLPDrm VR128:$src1, addr:$src2)>;
1243   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1244             (MOVLPDrm VR128:$src1, addr:$src2)>;
1245
1246   // Store patterns
1247   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1248                            addr:$src1),
1249             (MOVLPDmr addr:$src1, VR128:$src2)>;
1250   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1251                            addr:$src1),
1252             (MOVLPDmr addr:$src1, VR128:$src2)>;
1253 }
1254
1255 //===----------------------------------------------------------------------===//
1256 // SSE 1 & 2 - Move Hi packed FP Instructions
1257 //===----------------------------------------------------------------------===//
1258
1259 let AddedComplexity = 20 in {
1260   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1261                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1262                      IIC_SSE_MOV_LH>, VEX_4V;
1263 }
1264 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1265   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1266                                    "\t{$src2, $dst|$dst, $src2}",
1267                                    IIC_SSE_MOV_LH>;
1268 }
1269
1270 // v2f64 extract element 1 is always custom lowered to unpack high to low
1271 // and extract element 0 so the non-store version isn't too horrible.
1272 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1273                    "movhps\t{$src, $dst|$dst, $src}",
1274                    [(store (f64 (vector_extract
1275                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1276                                             (bc_v2f64 (v4f32 VR128:$src))),
1277                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1278 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1279                    "movhpd\t{$src, $dst|$dst, $src}",
1280                    [(store (f64 (vector_extract
1281                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1282                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1283 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1284                    "movhps\t{$src, $dst|$dst, $src}",
1285                    [(store (f64 (vector_extract
1286                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1287                                             (bc_v2f64 (v4f32 VR128:$src))),
1288                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1289 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1290                    "movhpd\t{$src, $dst|$dst, $src}",
1291                    [(store (f64 (vector_extract
1292                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1293                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1294
1295 let Predicates = [HasAVX] in {
1296   // VMOVHPS patterns
1297   def : Pat<(X86Movlhps VR128:$src1,
1298                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1299             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1300   def : Pat<(X86Movlhps VR128:$src1,
1301                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1302             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1303
1304   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1305   // is during lowering, where it's not possible to recognize the load fold
1306   // cause it has two uses through a bitcast. One use disappears at isel time
1307   // and the fold opportunity reappears.
1308   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1309                       (scalar_to_vector (loadf64 addr:$src2)))),
1310             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1311 }
1312
1313 let Predicates = [UseSSE1] in {
1314   // MOVHPS patterns
1315   def : Pat<(X86Movlhps VR128:$src1,
1316                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1317             (MOVHPSrm VR128:$src1, addr:$src2)>;
1318   def : Pat<(X86Movlhps VR128:$src1,
1319                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1320             (MOVHPSrm VR128:$src1, addr:$src2)>;
1321 }
1322
1323 let Predicates = [UseSSE2] in {
1324   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1325   // is during lowering, where it's not possible to recognize the load fold
1326   // cause it has two uses through a bitcast. One use disappears at isel time
1327   // and the fold opportunity reappears.
1328   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1329                       (scalar_to_vector (loadf64 addr:$src2)))),
1330             (MOVHPDrm VR128:$src1, addr:$src2)>;
1331 }
1332
1333 //===----------------------------------------------------------------------===//
1334 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1335 //===----------------------------------------------------------------------===//
1336
1337 let AddedComplexity = 20 in {
1338   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1339                                        (ins VR128:$src1, VR128:$src2),
1340                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1341                       [(set VR128:$dst,
1342                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1343                         IIC_SSE_MOV_LH>,
1344                       VEX_4V;
1345   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1346                                        (ins VR128:$src1, VR128:$src2),
1347                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1348                       [(set VR128:$dst,
1349                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1350                         IIC_SSE_MOV_LH>,
1351                       VEX_4V;
1352 }
1353 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1354   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1355                                        (ins VR128:$src1, VR128:$src2),
1356                       "movlhps\t{$src2, $dst|$dst, $src2}",
1357                       [(set VR128:$dst,
1358                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1359                         IIC_SSE_MOV_LH>;
1360   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1361                                        (ins VR128:$src1, VR128:$src2),
1362                       "movhlps\t{$src2, $dst|$dst, $src2}",
1363                       [(set VR128:$dst,
1364                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1365                         IIC_SSE_MOV_LH>;
1366 }
1367
1368 let Predicates = [HasAVX] in {
1369   // MOVLHPS patterns
1370   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1371             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1372   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1373             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1374
1375   // MOVHLPS patterns
1376   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1377             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1378 }
1379
1380 let Predicates = [UseSSE1] in {
1381   // MOVLHPS patterns
1382   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1383             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1384   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1385             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1386
1387   // MOVHLPS patterns
1388   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1389             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1390 }
1391
1392 //===----------------------------------------------------------------------===//
1393 // SSE 1 & 2 - Conversion Instructions
1394 //===----------------------------------------------------------------------===//
1395
1396 def SSE_CVT_PD : OpndItins<
1397   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1398 >;
1399
1400 def SSE_CVT_PS : OpndItins<
1401   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1402 >;
1403
1404 def SSE_CVT_Scalar : OpndItins<
1405   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1406 >;
1407
1408 def SSE_CVT_SS2SI_32 : OpndItins<
1409   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1410 >;
1411
1412 def SSE_CVT_SS2SI_64 : OpndItins<
1413   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1414 >;
1415
1416 def SSE_CVT_SD2SI : OpndItins<
1417   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1418 >;
1419
1420 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1421                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1422                      string asm, OpndItins itins> {
1423   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1424                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1425                         itins.rr>;
1426   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1427                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1428                         itins.rm>;
1429 }
1430
1431 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1432                        X86MemOperand x86memop, string asm, Domain d,
1433                        OpndItins itins> {
1434 let neverHasSideEffects = 1 in {
1435   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1436              [], itins.rr, d>;
1437   let mayLoad = 1 in
1438   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1439              [], itins.rm, d>;
1440 }
1441 }
1442
1443 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1444                           X86MemOperand x86memop, string asm> {
1445 let neverHasSideEffects = 1 in {
1446   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1447               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1448   let mayLoad = 1 in
1449   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1450               (ins DstRC:$src1, x86memop:$src),
1451               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1452 } // neverHasSideEffects = 1
1453 }
1454
1455 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1456                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1457                                 SSE_CVT_SS2SI_32>,
1458                                 XS, VEX, VEX_LIG;
1459 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1460                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1461                                 SSE_CVT_SS2SI_64>,
1462                                 XS, VEX, VEX_W, VEX_LIG;
1463 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1464                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1465                                 SSE_CVT_SD2SI>,
1466                                 XD, VEX, VEX_LIG;
1467 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1468                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SD2SI>,
1470                                 XD, VEX, VEX_W, VEX_LIG;
1471
1472 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1473 // register, but the same isn't true when only using memory operands,
1474 // provide other assembly "l" and "q" forms to address this explicitly
1475 // where appropriate to do so.
1476 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1477                                   XS, VEX_4V, VEX_LIG;
1478 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1479                                   XS, VEX_4V, VEX_W, VEX_LIG;
1480 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1481                                   XD, VEX_4V, VEX_LIG;
1482 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1483                                   XD, VEX_4V, VEX_W, VEX_LIG;
1484
1485 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1486                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1487 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1488                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1489
1490 let Predicates = [HasAVX] in {
1491   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1492             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1493   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1494             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1495   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1496             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1497   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1498             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1499
1500   def : Pat<(f32 (sint_to_fp GR32:$src)),
1501             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1502   def : Pat<(f32 (sint_to_fp GR64:$src)),
1503             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1504   def : Pat<(f64 (sint_to_fp GR32:$src)),
1505             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1506   def : Pat<(f64 (sint_to_fp GR64:$src)),
1507             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1508 }
1509
1510 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1511                       "cvttss2si\t{$src, $dst|$dst, $src}",
1512                       SSE_CVT_SS2SI_32>, XS;
1513 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1514                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1515                       SSE_CVT_SS2SI_64>, XS, REX_W;
1516 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1517                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1518                       SSE_CVT_SD2SI>, XD;
1519 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1520                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1521                       SSE_CVT_SD2SI>, XD, REX_W;
1522 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1523                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1524                       SSE_CVT_Scalar>, XS;
1525 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1526                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1527                       SSE_CVT_Scalar>, XS, REX_W;
1528 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1529                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1530                       SSE_CVT_Scalar>, XD;
1531 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1532                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1533                       SSE_CVT_Scalar>, XD, REX_W;
1534
1535 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1536 // and/or XMM operand(s).
1537
1538 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1539                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1540                          string asm, OpndItins itins> {
1541   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1542               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1543               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1544   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1545               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1546               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1547 }
1548
1549 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1550                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1551                     PatFrag ld_frag, string asm, OpndItins itins,
1552                     bit Is2Addr = 1> {
1553   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1554               !if(Is2Addr,
1555                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1556                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1557               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1558               itins.rr>;
1559   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1560               (ins DstRC:$src1, x86memop:$src2),
1561               !if(Is2Addr,
1562                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1563                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1564               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1565               itins.rm>;
1566 }
1567
1568 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1569                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1570                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1571 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1572                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1573                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1574
1575 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1576                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1577 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1578                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1579
1580
1581 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1582           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1583           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1584 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1585           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1586           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1587           VEX_W;
1588 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1589           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1590           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1591 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1592           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1593           SSE_CVT_Scalar, 0>, XD,
1594           VEX_4V, VEX_W;
1595
1596 let Constraints = "$src1 = $dst" in {
1597   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1598                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1599                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1600   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1601                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1602                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1603   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1604                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1605                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1606   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1607                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1608                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1609 }
1610
1611 /// SSE 1 Only
1612
1613 // Aliases for intrinsics
1614 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1615                                     ssmem, sse_load_f32, "cvttss2si",
1616                                     SSE_CVT_SS2SI_32>, XS, VEX;
1617 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1618                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1619                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1620                                    XS, VEX, VEX_W;
1621 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1622                                     sdmem, sse_load_f64, "cvttsd2si",
1623                                     SSE_CVT_SD2SI>, XD, VEX;
1624 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1625                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1626                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1627                                   XD, VEX, VEX_W;
1628 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1629                                     ssmem, sse_load_f32, "cvttss2si",
1630                                     SSE_CVT_SS2SI_32>, XS;
1631 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1632                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1633                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1634 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1635                                     sdmem, sse_load_f64, "cvttsd2si",
1636                                     SSE_CVT_SD2SI>, XD;
1637 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1638                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1639                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1640
1641 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1642                                   ssmem, sse_load_f32, "cvtss2si{l}",
1643                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1644 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1645                                   ssmem, sse_load_f32, "cvtss2si{q}",
1646                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1647
1648 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1649                                ssmem, sse_load_f32, "cvtss2si{l}",
1650                                SSE_CVT_SS2SI_32>, XS;
1651 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1652                                  ssmem, sse_load_f32, "cvtss2si{q}",
1653                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1654
1655 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1656                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1657                                SSEPackedSingle, SSE_CVT_PS>,
1658                                TB, VEX, Requires<[HasAVX]>;
1659 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1660                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1661                                SSEPackedSingle, SSE_CVT_PS>,
1662                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1663
1664 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1665                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1666                             SSEPackedSingle, SSE_CVT_PS>,
1667                             TB, Requires<[UseSSE2]>;
1668
1669 /// SSE 2 Only
1670
1671 // Convert scalar double to scalar single
1672 let neverHasSideEffects = 1 in {
1673 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1674                        (ins FR64:$src1, FR64:$src2),
1675                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1676                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1677 let mayLoad = 1 in
1678 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1679                        (ins FR64:$src1, f64mem:$src2),
1680                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1681                       [], IIC_SSE_CVT_Scalar_RM>,
1682                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1683 }
1684
1685 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1686           Requires<[HasAVX]>;
1687
1688 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1689                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1690                       [(set FR32:$dst, (fround FR64:$src))],
1691                       IIC_SSE_CVT_Scalar_RR>;
1692 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1693                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1694                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1695                       IIC_SSE_CVT_Scalar_RM>,
1696                       XD,
1697                   Requires<[UseSSE2, OptForSize]>;
1698
1699 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1700                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1701                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1702                        [(set VR128:$dst,
1703                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1704                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1705 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1706                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1707                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1708                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1709                                           VR128:$src1, sse_load_f64:$src2))],
1710                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1711
1712 let Constraints = "$src1 = $dst" in {
1713 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1714                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1715                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1716                        [(set VR128:$dst,
1717                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1718                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>;
1719 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1720                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1721                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1722                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1723                                           VR128:$src1, sse_load_f64:$src2))],
1724                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>;
1725 }
1726
1727 // Convert scalar single to scalar double
1728 // SSE2 instructions with XS prefix
1729 let neverHasSideEffects = 1 in {
1730 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1731                     (ins FR32:$src1, FR32:$src2),
1732                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1733                     [], IIC_SSE_CVT_Scalar_RR>,
1734                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1735 let mayLoad = 1 in
1736 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1737                     (ins FR32:$src1, f32mem:$src2),
1738                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1739                     [], IIC_SSE_CVT_Scalar_RM>,
1740                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1741 }
1742
1743 def : Pat<(f64 (fextend FR32:$src)),
1744     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1745 def : Pat<(fextend (loadf32 addr:$src)),
1746     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1747
1748 def : Pat<(extloadf32 addr:$src),
1749     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1750     Requires<[HasAVX, OptForSize]>;
1751 def : Pat<(extloadf32 addr:$src),
1752     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1753     Requires<[HasAVX, OptForSpeed]>;
1754
1755 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1756                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1757                    [(set FR64:$dst, (fextend FR32:$src))],
1758                    IIC_SSE_CVT_Scalar_RR>, XS,
1759                  Requires<[UseSSE2]>;
1760 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1761                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1762                    [(set FR64:$dst, (extloadf32 addr:$src))],
1763                    IIC_SSE_CVT_Scalar_RM>, XS,
1764                  Requires<[UseSSE2, OptForSize]>;
1765
1766 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1767 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1768 // combine.
1769 // Since these loads aren't folded into the fextend, we have to match it
1770 // explicitly here.
1771 def : Pat<(fextend (loadf32 addr:$src)),
1772           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1773 def : Pat<(extloadf32 addr:$src),
1774           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1775
1776 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1777                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1778                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1779                     [(set VR128:$dst,
1780                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1781                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1782 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1783                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1784                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1785                     [(set VR128:$dst,
1786                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1787                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1788 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1789 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1790                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1791                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1792                     [(set VR128:$dst,
1793                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1794                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>;
1795 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1796                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1797                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1798                     [(set VR128:$dst,
1799                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1800                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>;
1801 }
1802
1803 // Convert packed single/double fp to doubleword
1804 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1805                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1806                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1807                        IIC_SSE_CVT_PS_RR>, VEX;
1808 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1809                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1810                        [(set VR128:$dst,
1811                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1812                        IIC_SSE_CVT_PS_RM>, VEX;
1813 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1814                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1815                         [(set VR256:$dst,
1816                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1817                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1818 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1819                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1820                         [(set VR256:$dst,
1821                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1822                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1823 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1825                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1826                      IIC_SSE_CVT_PS_RR>;
1827 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1829                      [(set VR128:$dst,
1830                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1831                      IIC_SSE_CVT_PS_RM>;
1832
1833
1834 // Convert Packed Double FP to Packed DW Integers
1835 let Predicates = [HasAVX] in {
1836 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1837 // register, but the same isn't true when using memory operands instead.
1838 // Provide other assembly rr and rm forms to address this explicitly.
1839 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1841                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1842                        VEX;
1843
1844 // XMM only
1845 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1846                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1847 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1848                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1849                        [(set VR128:$dst,
1850                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1851
1852 // YMM only
1853 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1854                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1855                        [(set VR128:$dst,
1856                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L;
1857 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1858                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1859                        [(set VR128:$dst,
1860                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1861                        VEX, VEX_L;
1862 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1863                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1864 }
1865
1866 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1867                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1868                       [(set VR128:$dst,
1869                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1870                       IIC_SSE_CVT_PD_RM>;
1871 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1872                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1873                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1874                       IIC_SSE_CVT_PD_RR>;
1875
1876 // Convert with truncation packed single/double fp to doubleword
1877 // SSE2 packed instructions with XS prefix
1878 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1879                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1880                          [(set VR128:$dst,
1881                            (int_x86_sse2_cvttps2dq VR128:$src))],
1882                          IIC_SSE_CVT_PS_RR>, VEX;
1883 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1884                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1885                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1886                                             (memopv4f32 addr:$src)))],
1887                          IIC_SSE_CVT_PS_RM>, VEX;
1888 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1889                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1890                           [(set VR256:$dst,
1891                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1892                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1893 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1894                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1895                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1896                                              (memopv8f32 addr:$src)))],
1897                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1898
1899 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1901                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1902                        IIC_SSE_CVT_PS_RR>;
1903 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1904                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1905                        [(set VR128:$dst,
1906                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1907                        IIC_SSE_CVT_PS_RM>;
1908
1909 let Predicates = [HasAVX] in {
1910   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1911             (VCVTDQ2PSrr VR128:$src)>;
1912   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1913             (VCVTDQ2PSrm addr:$src)>;
1914
1915   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1916             (VCVTDQ2PSrr VR128:$src)>;
1917   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1918             (VCVTDQ2PSrm addr:$src)>;
1919
1920   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1921             (VCVTTPS2DQrr VR128:$src)>;
1922   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1923             (VCVTTPS2DQrm addr:$src)>;
1924
1925   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1926             (VCVTDQ2PSYrr VR256:$src)>;
1927   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1928             (VCVTDQ2PSYrm addr:$src)>;
1929
1930   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1931             (VCVTTPS2DQYrr VR256:$src)>;
1932   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1933             (VCVTTPS2DQYrm addr:$src)>;
1934 }
1935
1936 let Predicates = [UseSSE2] in {
1937   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1938             (CVTDQ2PSrr VR128:$src)>;
1939   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1940             (CVTDQ2PSrm addr:$src)>;
1941
1942   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1943             (CVTDQ2PSrr VR128:$src)>;
1944   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1945             (CVTDQ2PSrm addr:$src)>;
1946
1947   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1948             (CVTTPS2DQrr VR128:$src)>;
1949   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1950             (CVTTPS2DQrm addr:$src)>;
1951 }
1952
1953 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1954                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1955                         [(set VR128:$dst,
1956                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1957                               IIC_SSE_CVT_PD_RR>, VEX;
1958
1959 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1960 // register, but the same isn't true when using memory operands instead.
1961 // Provide other assembly rr and rm forms to address this explicitly.
1962
1963 // XMM only
1964 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1965                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1966 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1967                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1968                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1969                                             (memopv2f64 addr:$src)))],
1970                          IIC_SSE_CVT_PD_RM>, VEX;
1971
1972 // YMM only
1973 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1974                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1975                          [(set VR128:$dst,
1976                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1977                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
1978 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1979                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1980                          [(set VR128:$dst,
1981                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1982                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1983 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1984                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1985
1986 let Predicates = [HasAVX] in {
1987   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1988             (VCVTTPD2DQYrr VR256:$src)>;
1989   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1990             (VCVTTPD2DQYrm addr:$src)>;
1991 } // Predicates = [HasAVX]
1992
1993 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1994                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1995                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1996                       IIC_SSE_CVT_PD_RR>;
1997 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1998                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1999                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2000                                         (memopv2f64 addr:$src)))],
2001                                         IIC_SSE_CVT_PD_RM>;
2002
2003 // Convert packed single to packed double
2004 let Predicates = [HasAVX] in {
2005                   // SSE2 instructions without OpSize prefix
2006 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2007                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2008                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2009                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2010 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2011                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2012                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2013                     IIC_SSE_CVT_PD_RM>, TB, VEX;
2014 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2015                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2016                      [(set VR256:$dst,
2017                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2018                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L;
2019 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2020                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2021                      [(set VR256:$dst,
2022                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2023                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L;
2024 }
2025
2026 let Predicates = [UseSSE2] in {
2027 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2028                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2029                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2030                        IIC_SSE_CVT_PD_RR>, TB;
2031 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2032                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2033                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2034                    IIC_SSE_CVT_PD_RM>, TB;
2035 }
2036
2037 // Convert Packed DW Integers to Packed Double FP
2038 let Predicates = [HasAVX] in {
2039 let neverHasSideEffects = 1, mayLoad = 1 in
2040 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2041                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2042                      []>, VEX;
2043 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2045                      [(set VR128:$dst,
2046                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2047 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2048                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2049                      [(set VR256:$dst,
2050                        (int_x86_avx_cvtdq2_pd_256
2051                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L;
2052 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2053                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2054                      [(set VR256:$dst,
2055                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L;
2056 }
2057
2058 let neverHasSideEffects = 1, mayLoad = 1 in
2059 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2060                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2061                        IIC_SSE_CVT_PD_RR>;
2062 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2063                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2064                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2065                        IIC_SSE_CVT_PD_RM>;
2066
2067 // AVX 256-bit register conversion intrinsics
2068 let Predicates = [HasAVX] in {
2069   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2070             (VCVTDQ2PDYrr VR128:$src)>;
2071   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2072             (VCVTDQ2PDYrm addr:$src)>;
2073 } // Predicates = [HasAVX]
2074
2075 // Convert packed double to packed single
2076 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2077 // register, but the same isn't true when using memory operands instead.
2078 // Provide other assembly rr and rm forms to address this explicitly.
2079 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2080                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2081                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2082                        IIC_SSE_CVT_PD_RR>, VEX;
2083
2084 // XMM only
2085 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2086                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2087 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2088                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2089                         [(set VR128:$dst,
2090                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2091                         IIC_SSE_CVT_PD_RM>, VEX;
2092
2093 // YMM only
2094 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2095                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2096                         [(set VR128:$dst,
2097                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2098                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2099 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2100                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2101                         [(set VR128:$dst,
2102                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2103                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2104 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2105                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2106
2107 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2108                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2109                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2110                      IIC_SSE_CVT_PD_RR>;
2111 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2112                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2113                      [(set VR128:$dst,
2114                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2115                      IIC_SSE_CVT_PD_RM>;
2116
2117
2118 // AVX 256-bit register conversion intrinsics
2119 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2120 // whenever possible to avoid declaring two versions of each one.
2121 let Predicates = [HasAVX] in {
2122   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2123             (VCVTDQ2PSYrr VR256:$src)>;
2124   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2125             (VCVTDQ2PSYrm addr:$src)>;
2126
2127   // Match fround and fextend for 128/256-bit conversions
2128   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2129             (VCVTPD2PSrr VR128:$src)>;
2130   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2131             (VCVTPD2PSXrm addr:$src)>;
2132   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2133             (VCVTPD2PSYrr VR256:$src)>;
2134   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2135             (VCVTPD2PSYrm addr:$src)>;
2136
2137   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2138             (VCVTPS2PDrr VR128:$src)>;
2139   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2140             (VCVTPS2PDYrr VR128:$src)>;
2141   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2142             (VCVTPS2PDYrm addr:$src)>;
2143 }
2144
2145 let Predicates = [UseSSE2] in {
2146   // Match fround and fextend for 128 conversions
2147   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2148             (CVTPD2PSrr VR128:$src)>;
2149   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2150             (CVTPD2PSrm addr:$src)>;
2151
2152   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2153             (CVTPS2PDrr VR128:$src)>;
2154 }
2155
2156 //===----------------------------------------------------------------------===//
2157 // SSE 1 & 2 - Compare Instructions
2158 //===----------------------------------------------------------------------===//
2159
2160 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2161 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2162                             Operand CC, SDNode OpNode, ValueType VT,
2163                             PatFrag ld_frag, string asm, string asm_alt,
2164                             OpndItins itins> {
2165   def rr : SIi8<0xC2, MRMSrcReg,
2166                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2167                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2168                 itins.rr>;
2169   def rm : SIi8<0xC2, MRMSrcMem,
2170                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2171                 [(set RC:$dst, (OpNode (VT RC:$src1),
2172                                          (ld_frag addr:$src2), imm:$cc))],
2173                                          itins.rm>;
2174
2175   // Accept explicit immediate argument form instead of comparison code.
2176   let neverHasSideEffects = 1 in {
2177     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2178                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2179                       IIC_SSE_ALU_F32S_RR>;
2180     let mayLoad = 1 in
2181     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2182                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2183                       IIC_SSE_ALU_F32S_RM>;
2184   }
2185 }
2186
2187 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2188                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2189                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2190                  SSE_ALU_F32S>,
2191                  XS, VEX_4V, VEX_LIG;
2192 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2193                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2194                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2195                  SSE_ALU_F32S>, // same latency as 32 bit compare
2196                  XD, VEX_4V, VEX_LIG;
2197
2198 let Constraints = "$src1 = $dst" in {
2199   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2200                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2201                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2202                   XS;
2203   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2204                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2205                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2206                   SSE_ALU_F32S>, // same latency as 32 bit compare
2207                   XD;
2208 }
2209
2210 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2211                          Intrinsic Int, string asm, OpndItins itins> {
2212   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2213                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2214                         [(set VR128:$dst, (Int VR128:$src1,
2215                                                VR128:$src, imm:$cc))],
2216                                                itins.rr>;
2217   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2218                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2219                         [(set VR128:$dst, (Int VR128:$src1,
2220                                                (load addr:$src), imm:$cc))],
2221                                                itins.rm>;
2222 }
2223
2224 // Aliases to match intrinsics which expect XMM operand(s).
2225 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2226                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2227                      SSE_ALU_F32S>,
2228                      XS, VEX_4V;
2229 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2230                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2231                      SSE_ALU_F32S>, // same latency as f32
2232                      XD, VEX_4V;
2233 let Constraints = "$src1 = $dst" in {
2234   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2235                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2236                        SSE_ALU_F32S>, XS;
2237   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2238                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2239                        SSE_ALU_F32S>, // same latency as f32
2240                        XD;
2241 }
2242
2243
2244 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2245 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2246                             ValueType vt, X86MemOperand x86memop,
2247                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2248   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2249                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2250                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2251                      IIC_SSE_COMIS_RR, d>;
2252   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2253                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2254                      [(set EFLAGS, (OpNode (vt RC:$src1),
2255                                            (ld_frag addr:$src2)))],
2256                                            IIC_SSE_COMIS_RM, d>;
2257 }
2258
2259 let Defs = [EFLAGS] in {
2260   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2261                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2262   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2263                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2264                                   VEX_LIG;
2265   let Pattern = []<dag> in {
2266     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2267                                     "comiss", SSEPackedSingle>, TB, VEX,
2268                                     VEX_LIG;
2269     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2270                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2271                                     VEX_LIG;
2272   }
2273
2274   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2275                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2276   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2277                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2278
2279   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2280                             load, "comiss", SSEPackedSingle>, TB, VEX;
2281   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2282                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2283   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2284                                   "ucomiss", SSEPackedSingle>, TB;
2285   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2286                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2287
2288   let Pattern = []<dag> in {
2289     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2290                                     "comiss", SSEPackedSingle>, TB;
2291     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2292                                     "comisd", SSEPackedDouble>, TB, OpSize;
2293   }
2294
2295   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2296                               load, "ucomiss", SSEPackedSingle>, TB;
2297   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2298                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2299
2300   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2301                                   "comiss", SSEPackedSingle>, TB;
2302   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2303                                   "comisd", SSEPackedDouble>, TB, OpSize;
2304 } // Defs = [EFLAGS]
2305
2306 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2307 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2308                             Operand CC, Intrinsic Int, string asm,
2309                             string asm_alt, Domain d> {
2310   def rri : PIi8<0xC2, MRMSrcReg,
2311              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2312              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2313              IIC_SSE_CMPP_RR, d>;
2314   def rmi : PIi8<0xC2, MRMSrcMem,
2315              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2316              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2317              IIC_SSE_CMPP_RM, d>;
2318
2319   // Accept explicit immediate argument form instead of comparison code.
2320   let neverHasSideEffects = 1 in {
2321     def rri_alt : PIi8<0xC2, MRMSrcReg,
2322                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2323                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2324     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2325                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2326                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2327   }
2328 }
2329
2330 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2331                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2332                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2333                SSEPackedSingle>, TB, VEX_4V;
2334 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2335                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2336                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2337                SSEPackedDouble>, TB, OpSize, VEX_4V;
2338 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2339                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2340                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2341                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2342 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2343                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2344                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2345                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2346 let Constraints = "$src1 = $dst" in {
2347   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2348                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2349                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2350                  SSEPackedSingle>, TB;
2351   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2352                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2353                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2354                  SSEPackedDouble>, TB, OpSize;
2355 }
2356
2357 let Predicates = [HasAVX] in {
2358 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2359           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2360 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2361           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2362 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2363           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2364 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2365           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2366
2367 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2368           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2369 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2370           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2371 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2372           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2373 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2374           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2375 }
2376
2377 let Predicates = [UseSSE1] in {
2378 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2379           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2380 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2381           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2382 }
2383
2384 let Predicates = [UseSSE2] in {
2385 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2386           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2387 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2388           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2389 }
2390
2391 //===----------------------------------------------------------------------===//
2392 // SSE 1 & 2 - Shuffle Instructions
2393 //===----------------------------------------------------------------------===//
2394
2395 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2396 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2397                          ValueType vt, string asm, PatFrag mem_frag,
2398                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2399   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2400                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2401                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2402                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2403   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2404     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2405                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2406                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2407                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2408 }
2409
2410 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2411            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2412            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2413 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2414            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2415            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2416 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2417            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2418            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2419 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2420            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2421            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2422
2423 let Constraints = "$src1 = $dst" in {
2424   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2425                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2426                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2427                     TB;
2428   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2429                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2430                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2431                     TB, OpSize;
2432 }
2433
2434 let Predicates = [HasAVX] in {
2435   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2436                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2437             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2438   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2439             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2440
2441   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2442                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2443             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2444   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2445             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2446
2447   // 256-bit patterns
2448   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2449             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2450   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2451                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2452             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2453
2454   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2455             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2456   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2457                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2458             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2459 }
2460
2461 let Predicates = [UseSSE1] in {
2462   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2463                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2464             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2465   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2466             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2467 }
2468
2469 let Predicates = [UseSSE2] in {
2470   // Generic SHUFPD patterns
2471   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2472                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2473             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2474   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2475             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2476 }
2477
2478 //===----------------------------------------------------------------------===//
2479 // SSE 1 & 2 - Unpack Instructions
2480 //===----------------------------------------------------------------------===//
2481
2482 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2483 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2484                                    PatFrag mem_frag, RegisterClass RC,
2485                                    X86MemOperand x86memop, string asm,
2486                                    Domain d> {
2487     def rr : PI<opc, MRMSrcReg,
2488                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2489                 asm, [(set RC:$dst,
2490                            (vt (OpNode RC:$src1, RC:$src2)))],
2491                            IIC_SSE_UNPCK, d>;
2492     def rm : PI<opc, MRMSrcMem,
2493                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2494                 asm, [(set RC:$dst,
2495                            (vt (OpNode RC:$src1,
2496                                        (mem_frag addr:$src2))))],
2497                                        IIC_SSE_UNPCK, d>;
2498 }
2499
2500 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2501       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                      SSEPackedSingle>, TB, VEX_4V;
2503 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2504       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2505                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2506 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2507       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2508                      SSEPackedSingle>, TB, VEX_4V;
2509 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2510       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2511                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2512
2513 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2514       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2515                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2516 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2517       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2518                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2519 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2520       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2521                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2522 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2523       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2525
2526 let Constraints = "$src1 = $dst" in {
2527   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2528         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2529                        SSEPackedSingle>, TB;
2530   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2531         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2532                        SSEPackedDouble>, TB, OpSize;
2533   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2534         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2535                        SSEPackedSingle>, TB;
2536   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2537         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2538                        SSEPackedDouble>, TB, OpSize;
2539 } // Constraints = "$src1 = $dst"
2540
2541 let Predicates = [HasAVX1Only] in {
2542   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2543             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2544   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2545             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2546   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2547             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2548   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2549             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2550
2551   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2552             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2553   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2554             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2555   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2556             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2557   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2558             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2559 }
2560
2561 let Predicates = [HasAVX] in {
2562   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2563   // problem is during lowering, where it's not possible to recognize the load
2564   // fold cause it has two uses through a bitcast. One use disappears at isel
2565   // time and the fold opportunity reappears.
2566   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2567             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2568 }
2569
2570 let Predicates = [UseSSE2] in {
2571   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2572   // problem is during lowering, where it's not possible to recognize the load
2573   // fold cause it has two uses through a bitcast. One use disappears at isel
2574   // time and the fold opportunity reappears.
2575   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2576             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2577 }
2578
2579 //===----------------------------------------------------------------------===//
2580 // SSE 1 & 2 - Extract Floating-Point Sign mask
2581 //===----------------------------------------------------------------------===//
2582
2583 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2584 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2585                                 Domain d> {
2586   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2587                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2588                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2589   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2590                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2591                 IIC_SSE_MOVMSK, d>, REX_W;
2592 }
2593
2594 let Predicates = [HasAVX] in {
2595   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2596                                         "movmskps", SSEPackedSingle>, TB, VEX;
2597   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2598                                         "movmskpd", SSEPackedDouble>, TB,
2599                                         OpSize, VEX;
2600   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2601                                         "movmskps", SSEPackedSingle>, TB,
2602                                         VEX, VEX_L;
2603   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2604                                         "movmskpd", SSEPackedDouble>, TB,
2605                                         OpSize, VEX, VEX_L;
2606
2607   def : Pat<(i32 (X86fgetsign FR32:$src)),
2608             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2609   def : Pat<(i64 (X86fgetsign FR32:$src)),
2610             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2611   def : Pat<(i32 (X86fgetsign FR64:$src)),
2612             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2613   def : Pat<(i64 (X86fgetsign FR64:$src)),
2614             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2615
2616   // Assembler Only
2617   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2618              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2619              SSEPackedSingle>, TB, VEX;
2620   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2621              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2622              SSEPackedDouble>, TB,
2623              OpSize, VEX;
2624   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2625              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2626              SSEPackedSingle>, TB, VEX, VEX_L;
2627   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2628              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2629              SSEPackedDouble>, TB,
2630              OpSize, VEX, VEX_L;
2631 }
2632
2633 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2634                                      SSEPackedSingle>, TB;
2635 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2636                                      SSEPackedDouble>, TB, OpSize;
2637
2638 def : Pat<(i32 (X86fgetsign FR32:$src)),
2639           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2640       Requires<[UseSSE1]>;
2641 def : Pat<(i64 (X86fgetsign FR32:$src)),
2642           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2643       Requires<[UseSSE1]>;
2644 def : Pat<(i32 (X86fgetsign FR64:$src)),
2645           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2646       Requires<[UseSSE2]>;
2647 def : Pat<(i64 (X86fgetsign FR64:$src)),
2648           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2649       Requires<[UseSSE2]>;
2650
2651 //===---------------------------------------------------------------------===//
2652 // SSE2 - Packed Integer Logical Instructions
2653 //===---------------------------------------------------------------------===//
2654
2655 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2656
2657 /// PDI_binop_rm - Simple SSE2 binary operator.
2658 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2659                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2660                         X86MemOperand x86memop, OpndItins itins,
2661                         bit IsCommutable, bit Is2Addr> {
2662   let isCommutable = IsCommutable in
2663   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2664        (ins RC:$src1, RC:$src2),
2665        !if(Is2Addr,
2666            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2667            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2668        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2669   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2670        (ins RC:$src1, x86memop:$src2),
2671        !if(Is2Addr,
2672            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2673            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2674        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2675                                      (bitconvert (memop_frag addr:$src2)))))],
2676                                      itins.rm>;
2677 }
2678 } // ExeDomain = SSEPackedInt
2679
2680 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2681                          ValueType OpVT128, ValueType OpVT256,
2682                          OpndItins itins, bit IsCommutable = 0> {
2683 let Predicates = [HasAVX] in
2684   defm VP#NAME# : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2685                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2686
2687 let Constraints = "$src1 = $dst" in
2688   defm P#NAME# : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2689                               memopv2i64, i128mem, itins, IsCommutable, 1>;
2690
2691 let Predicates = [HasAVX2] in
2692   defm VP#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2693                                 OpVT256, VR256, memopv4i64, i256mem, itins,
2694                                 IsCommutable, 0>, VEX_4V, VEX_L;
2695 }
2696
2697 // These are ordered here for pattern ordering requirements with the fp versions
2698
2699 defm AND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2700 defm OR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2701 defm XOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2702 defm ANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2703                           SSE_BIT_ITINS_P, 0>;
2704
2705 //===----------------------------------------------------------------------===//
2706 // SSE 1 & 2 - Logical Instructions
2707 //===----------------------------------------------------------------------===//
2708
2709 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2710 ///
2711 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2712                                        SDNode OpNode, OpndItins itins> {
2713   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2714               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2715               TB, VEX_4V;
2716
2717   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2718         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2719         TB, OpSize, VEX_4V;
2720
2721   let Constraints = "$src1 = $dst" in {
2722     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2723                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2724                 TB;
2725
2726     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2727                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2728                 TB, OpSize;
2729   }
2730 }
2731
2732 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2733 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2734               SSE_BIT_ITINS_P>;
2735 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2736               SSE_BIT_ITINS_P>;
2737 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2738               SSE_BIT_ITINS_P>;
2739
2740 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2741   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2742                 SSE_BIT_ITINS_P>;
2743
2744 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2745 ///
2746 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2747                                    SDNode OpNode> {
2748   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2749         !strconcat(OpcodeStr, "ps"), f256mem,
2750         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2751         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2752                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2753
2754   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2755         !strconcat(OpcodeStr, "pd"), f256mem,
2756         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2757                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2758         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2759                                   (memopv4i64 addr:$src2)))], 0>,
2760                                   TB, OpSize, VEX_4V, VEX_L;
2761
2762   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2763   // are all promoted to v2i64, and the patterns are covered by the int
2764   // version. This is needed in SSE only, because v2i64 isn't supported on
2765   // SSE1, but only on SSE2.
2766   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2767        !strconcat(OpcodeStr, "ps"), f128mem, [],
2768        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2769                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2770
2771   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2772        !strconcat(OpcodeStr, "pd"), f128mem,
2773        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2774                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2775        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2776                                  (memopv2i64 addr:$src2)))], 0>,
2777                                                  TB, OpSize, VEX_4V;
2778
2779   let Constraints = "$src1 = $dst" in {
2780     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2781          !strconcat(OpcodeStr, "ps"), f128mem,
2782          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2783          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2784                                    (memopv2i64 addr:$src2)))]>, TB;
2785
2786     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2787          !strconcat(OpcodeStr, "pd"), f128mem,
2788          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2789                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2790          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2791                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2792   }
2793 }
2794
2795 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2796 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2797 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2798 let isCommutable = 0 in
2799   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2800
2801 //===----------------------------------------------------------------------===//
2802 // SSE 1 & 2 - Arithmetic Instructions
2803 //===----------------------------------------------------------------------===//
2804
2805 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2806 /// vector forms.
2807 ///
2808 /// In addition, we also have a special variant of the scalar form here to
2809 /// represent the associated intrinsic operation.  This form is unlike the
2810 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2811 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2812 ///
2813 /// These three forms can each be reg+reg or reg+mem.
2814 ///
2815
2816 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2817 /// classes below
2818 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2819                                   SizeItins itins,
2820                                   bit Is2Addr = 1> {
2821   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2822                             OpNode, FR32, f32mem,
2823                             itins.s, Is2Addr>, XS;
2824   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2825                             OpNode, FR64, f64mem,
2826                             itins.d, Is2Addr>, XD;
2827 }
2828
2829 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2830                                    SizeItins itins,
2831                                    bit Is2Addr = 1> {
2832   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2833               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2834               TB;
2835   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2836               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2837               TB, OpSize;
2838 }
2839
2840 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2841                                     SDNode OpNode,
2842                                     SizeItins itins> {
2843   defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2844                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2845                 TB, VEX_L;
2846   defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2847                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2848                 TB, OpSize, VEX_L;
2849 }
2850
2851 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2852                                       SizeItins itins,
2853                                       bit Is2Addr = 1> {
2854   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2855      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2856      itins.s, Is2Addr>, XS;
2857   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2858      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2859      itins.d, Is2Addr>, XD;
2860 }
2861
2862 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2863                                       SizeItins itins,
2864                                       bit Is2Addr = 1> {
2865   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2866      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2867                               SSEPackedSingle, itins.s, Is2Addr>,
2868                               TB;
2869
2870   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2871      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2872                               SSEPackedDouble, itins.d, Is2Addr>,
2873                               TB, OpSize;
2874 }
2875
2876 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2877                                         SizeItins itins> {
2878   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2879      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2880       SSEPackedSingle, itins.s, 0>, TB, VEX_L;
2881
2882   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2883      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2884       SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_L;
2885 }
2886
2887 // Binary Arithmetic instructions
2888 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2889             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2890               VEX_4V, VEX_LIG;
2891 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2892             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2893               VEX_4V;
2894 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2895             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2896               VEX_4V, VEX_LIG;
2897 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2898             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2899               VEX_4V;
2900
2901 let isCommutable = 0 in {
2902   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2903               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2904                 VEX_4V, VEX_LIG;
2905   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2906               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2907                 VEX_4V;
2908   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2909               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2910                 VEX_4V, VEX_LIG;
2911   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2912               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2913                 VEX_4V;
2914   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2915               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2916                 VEX_4V, VEX_LIG;
2917   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2918               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2919               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2920               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2921                 VEX_4V;
2922   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2923               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2924                 VEX_4V, VEX_LIG;
2925   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2926               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2927               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2928               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2929                 VEX_4V;
2930 }
2931
2932 let Constraints = "$src1 = $dst" in {
2933   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2934              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2935              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2936   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2937              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2938              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2939
2940   let isCommutable = 0 in {
2941     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2942                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2943                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2944     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2945                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2946                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2947     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2948                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2949                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2950                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2951     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2952                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2953                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2954                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2955   }
2956 }
2957
2958 let isCodeGenOnly = 1 in {
2959   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2960        VEX_4V, VEX_LIG;
2961   defm VMAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P, 0>,
2962        basic_sse12_fp_binop_p_y<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>, VEX_4V;
2963   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2964        VEX_4V, VEX_LIG;
2965   defm VMINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P, 0>,
2966        basic_sse12_fp_binop_p_y<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>, VEX_4V;
2967   let Constraints = "$src1 = $dst" in {
2968     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>,
2969          basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2970     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>,
2971          basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2972   }
2973 }
2974
2975 /// Unop Arithmetic
2976 /// In addition, we also have a special variant of the scalar form here to
2977 /// represent the associated intrinsic operation.  This form is unlike the
2978 /// plain scalar form, in that it takes an entire vector (instead of a
2979 /// scalar) and leaves the top elements undefined.
2980 ///
2981 /// And, we have a special variant form for a full-vector intrinsic form.
2982
2983 def SSE_SQRTP : OpndItins<
2984   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2985 >;
2986
2987 def SSE_SQRTS : OpndItins<
2988   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2989 >;
2990
2991 def SSE_RCPP : OpndItins<
2992   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2993 >;
2994
2995 def SSE_RCPS : OpndItins<
2996   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2997 >;
2998
2999 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3000 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3001                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3002   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3003                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3004                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3005   // For scalar unary operations, fold a load into the operation
3006   // only in OptForSize mode. It eliminates an instruction, but it also
3007   // eliminates a whole-register clobber (the load), so it introduces a
3008   // partial register update condition.
3009   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3010                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3011                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3012             Requires<[UseSSE1, OptForSize]>;
3013   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3014                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3015                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3016   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3017                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3018                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3019 }
3020
3021 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3022 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3023   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3024                 !strconcat(OpcodeStr,
3025                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3026   let mayLoad = 1 in {
3027   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3028                 !strconcat(OpcodeStr,
3029                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3030   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3031                 (ins VR128:$src1, ssmem:$src2),
3032                 !strconcat(OpcodeStr,
3033                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3034   }
3035 }
3036
3037 /// sse1_fp_unop_p - SSE1 unops in packed form.
3038 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3039                           OpndItins itins> {
3040   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3041               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3042               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3043   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3044                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3045                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3046 }
3047
3048 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3049 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3050                             OpndItins itins> {
3051   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3052               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3053               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3054               itins.rr>, VEX_L;
3055   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3056                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3057                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3058                 itins.rm>, VEX_L;
3059 }
3060
3061 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3062 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3063                               Intrinsic V4F32Int, OpndItins itins> {
3064   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3065                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3066                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3067                     itins.rr>;
3068   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3069                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3070                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3071                     itins.rm>;
3072 }
3073
3074 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3075 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3076                                 Intrinsic V4F32Int, OpndItins itins> {
3077   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3078                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3079                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3080                     itins.rr>, VEX_L;
3081   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3082                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3083                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3084                     itins.rm>, VEX_L;
3085 }
3086
3087 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3088 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3089                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3090   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3091                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3092                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3093   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3094   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3095                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3096                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3097             Requires<[UseSSE2, OptForSize]>;
3098   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3099                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3100                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3101   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3102                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3103                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3104 }
3105
3106 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3107 let hasSideEffects = 0 in
3108 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3109   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3110                !strconcat(OpcodeStr,
3111                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3112   let mayLoad = 1 in {
3113   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3114                !strconcat(OpcodeStr,
3115                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3116   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3117                (ins VR128:$src1, sdmem:$src2),
3118                !strconcat(OpcodeStr,
3119                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3120   }
3121 }
3122
3123 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3124 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3125                           SDNode OpNode, OpndItins itins> {
3126   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3127               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3128               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3129   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3130                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3131                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3132 }
3133
3134 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3135 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3136                           OpndItins itins> {
3137   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3138               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3139               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3140               itins.rr>, VEX_L;
3141   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3142                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3143                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3144                 itins.rm>, VEX_L;
3145 }
3146
3147 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3148 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3149                               Intrinsic V2F64Int, OpndItins itins> {
3150   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3151                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3152                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3153                     itins.rr>;
3154   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3155                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3156                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3157                     itins.rm>;
3158 }
3159
3160 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3161 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3162                                 Intrinsic V2F64Int, OpndItins itins> {
3163   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3164                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3165                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3166                     itins.rr>, VEX_L;
3167   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3168                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3169                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3170                     itins.rm>, VEX_L;
3171 }
3172
3173 let Predicates = [HasAVX] in {
3174   // Square root.
3175   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3176                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3177
3178   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3179                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3180                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3181                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3182                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3183                                    SSE_SQRTP>,
3184                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3185                                     SSE_SQRTP>,
3186                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3187                                     SSE_SQRTP>,
3188                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3189                                     SSE_SQRTP>,
3190                 VEX;
3191
3192   // Reciprocal approximations. Note that these typically require refinement
3193   // in order to obtain suitable precision.
3194   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3195   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3196                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3197                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3198                                     SSE_SQRTP>,
3199                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3200                                     SSE_SQRTP>, VEX;
3201
3202   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3203   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3204                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3205                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3206                                     SSE_RCPP>,
3207                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3208                                     SSE_RCPP>, VEX;
3209 }
3210
3211 def : Pat<(f32 (fsqrt FR32:$src)),
3212           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3213 def : Pat<(f32 (fsqrt (load addr:$src))),
3214           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3215           Requires<[HasAVX, OptForSize]>;
3216 def : Pat<(f64 (fsqrt FR64:$src)),
3217           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3218 def : Pat<(f64 (fsqrt (load addr:$src))),
3219           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3220           Requires<[HasAVX, OptForSize]>;
3221
3222 def : Pat<(f32 (X86frsqrt FR32:$src)),
3223           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3224 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3225           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3226           Requires<[HasAVX, OptForSize]>;
3227
3228 def : Pat<(f32 (X86frcp FR32:$src)),
3229           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3230 def : Pat<(f32 (X86frcp (load addr:$src))),
3231           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3232           Requires<[HasAVX, OptForSize]>;
3233
3234 let Predicates = [HasAVX] in {
3235   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3236             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3237                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3238                               VR128)>;
3239   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3240             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3241
3242   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3243             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3244                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3245                               VR128)>;
3246   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3247             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3248
3249   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3250             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3251                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3252                               VR128)>;
3253   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3254             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3255
3256   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3257             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3258                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3259                               VR128)>;
3260   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3261             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3262 }
3263
3264 // Square root.
3265 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3266                             SSE_SQRTS>,
3267              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3268              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3269              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3270                             SSE_SQRTS>,
3271              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3272              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3273
3274 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3275 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3276                                Intrinsic F32Int, OpndItins itins> {
3277   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3278                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3279                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3280   // For scalar unary operations, fold a load into the operation
3281   // only in OptForSize mode. It eliminates an instruction, but it also
3282   // eliminates a whole-register clobber (the load), so it introduces a
3283   // partial register update condition.
3284   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3285                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3286                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3287             Requires<[UseSSE1, OptForSize]>;
3288   let Constraints = "$src1 = $dst" in {
3289     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3290                       (ins VR128:$src1, VR128:$src2),
3291                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3292                       [], itins.rr>;
3293     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3294                       (ins VR128:$src1, ssmem:$src2),
3295                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3296                       [], itins.rm>;
3297   }
3298 }
3299
3300 // Reciprocal approximations. Note that these typically require refinement
3301 // in order to obtain suitable precision.
3302 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3303                              SSE_SQRTS>,
3304              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3305              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3306                             SSE_SQRTS>;
3307 let Predicates = [UseSSE1] in {
3308   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3309             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3310 }
3311
3312 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3313                              SSE_RCPS>,
3314              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3315              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3316 let Predicates = [UseSSE1] in {
3317   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3318             (RCPSSr_Int VR128:$src, VR128:$src)>;
3319 }
3320
3321 // There is no f64 version of the reciprocal approximation instructions.
3322
3323 //===----------------------------------------------------------------------===//
3324 // SSE 1 & 2 - Non-temporal stores
3325 //===----------------------------------------------------------------------===//
3326
3327 let AddedComplexity = 400 in { // Prefer non-temporal versions
3328   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3329                        (ins f128mem:$dst, VR128:$src),
3330                        "movntps\t{$src, $dst|$dst, $src}",
3331                        [(alignednontemporalstore (v4f32 VR128:$src),
3332                                                  addr:$dst)],
3333                                                  IIC_SSE_MOVNT>, VEX;
3334   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3335                        (ins f128mem:$dst, VR128:$src),
3336                        "movntpd\t{$src, $dst|$dst, $src}",
3337                        [(alignednontemporalstore (v2f64 VR128:$src),
3338                                                  addr:$dst)],
3339                                                  IIC_SSE_MOVNT>, VEX;
3340
3341   let ExeDomain = SSEPackedInt in
3342   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3343                            (ins f128mem:$dst, VR128:$src),
3344                            "movntdq\t{$src, $dst|$dst, $src}",
3345                            [(alignednontemporalstore (v2i64 VR128:$src),
3346                                                      addr:$dst)],
3347                                                      IIC_SSE_MOVNT>, VEX;
3348
3349   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3350             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3351
3352   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3353                        (ins f256mem:$dst, VR256:$src),
3354                        "movntps\t{$src, $dst|$dst, $src}",
3355                        [(alignednontemporalstore (v8f32 VR256:$src),
3356                                                  addr:$dst)],
3357                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3358   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3359                        (ins f256mem:$dst, VR256:$src),
3360                        "movntpd\t{$src, $dst|$dst, $src}",
3361                        [(alignednontemporalstore (v4f64 VR256:$src),
3362                                                  addr:$dst)],
3363                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3364   let ExeDomain = SSEPackedInt in
3365   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3366                       (ins f256mem:$dst, VR256:$src),
3367                       "movntdq\t{$src, $dst|$dst, $src}",
3368                       [(alignednontemporalstore (v4i64 VR256:$src),
3369                                                 addr:$dst)],
3370                                                 IIC_SSE_MOVNT>, VEX, VEX_L;
3371 }
3372
3373 let AddedComplexity = 400 in { // Prefer non-temporal versions
3374 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3375                     "movntps\t{$src, $dst|$dst, $src}",
3376                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3377                     IIC_SSE_MOVNT>;
3378 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3379                     "movntpd\t{$src, $dst|$dst, $src}",
3380                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3381                     IIC_SSE_MOVNT>;
3382
3383 let ExeDomain = SSEPackedInt in
3384 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3385                     "movntdq\t{$src, $dst|$dst, $src}",
3386                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3387                     IIC_SSE_MOVNT>;
3388
3389 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3390           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3391
3392 // There is no AVX form for instructions below this point
3393 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3394                  "movnti{l}\t{$src, $dst|$dst, $src}",
3395                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3396                  IIC_SSE_MOVNT>,
3397                TB, Requires<[HasSSE2]>;
3398 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3399                      "movnti{q}\t{$src, $dst|$dst, $src}",
3400                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3401                      IIC_SSE_MOVNT>,
3402                   TB, Requires<[HasSSE2]>;
3403 }
3404
3405 //===----------------------------------------------------------------------===//
3406 // SSE 1 & 2 - Prefetch and memory fence
3407 //===----------------------------------------------------------------------===//
3408
3409 // Prefetch intrinsic.
3410 let Predicates = [HasSSE1] in {
3411 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3412     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3413     IIC_SSE_PREFETCH>, TB;
3414 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3415     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3416     IIC_SSE_PREFETCH>, TB;
3417 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3418     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3419     IIC_SSE_PREFETCH>, TB;
3420 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3421     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3422     IIC_SSE_PREFETCH>, TB;
3423 }
3424
3425 // Flush cache
3426 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3427                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3428                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3429
3430 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3431 // was introduced with SSE2, it's backward compatible.
3432 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3433
3434 // Load, store, and memory fence
3435 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3436                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3437                TB, Requires<[HasSSE1]>;
3438 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3439                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3440                TB, Requires<[HasSSE2]>;
3441 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3442                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3443                TB, Requires<[HasSSE2]>;
3444
3445 def : Pat<(X86SFence), (SFENCE)>;
3446 def : Pat<(X86LFence), (LFENCE)>;
3447 def : Pat<(X86MFence), (MFENCE)>;
3448
3449 //===----------------------------------------------------------------------===//
3450 // SSE 1 & 2 - Load/Store XCSR register
3451 //===----------------------------------------------------------------------===//
3452
3453 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3454                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3455                   IIC_SSE_LDMXCSR>, VEX;
3456 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3457                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3458                   IIC_SSE_STMXCSR>, VEX;
3459
3460 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3461                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3462                   IIC_SSE_LDMXCSR>;
3463 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3464                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3465                   IIC_SSE_STMXCSR>;
3466
3467 //===---------------------------------------------------------------------===//
3468 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3469 //===---------------------------------------------------------------------===//
3470
3471 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3472
3473 let neverHasSideEffects = 1 in {
3474 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3475                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3476                     VEX;
3477 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3478                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3479                     VEX, VEX_L;
3480 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3481                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3482                     VEX;
3483 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3484                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3485                     VEX, VEX_L;
3486 }
3487
3488 // For Disassembler
3489 let isCodeGenOnly = 1 in {
3490 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3491                         "movdqa\t{$src, $dst|$dst, $src}", [],
3492                         IIC_SSE_MOVA_P_RR>,
3493                         VEX;
3494 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3495                         "movdqa\t{$src, $dst|$dst, $src}", [],
3496                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3497 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3498                         "movdqu\t{$src, $dst|$dst, $src}", [],
3499                         IIC_SSE_MOVU_P_RR>,
3500                         VEX;
3501 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3502                         "movdqu\t{$src, $dst|$dst, $src}", [],
3503                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3504 }
3505
3506 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3507     neverHasSideEffects = 1 in {
3508 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3509                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3510                    VEX;
3511 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3512                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3513                    VEX, VEX_L;
3514 let Predicates = [HasAVX] in {
3515   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3516                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3517                     XS, VEX;
3518   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3519                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3520                     XS, VEX, VEX_L;
3521 }
3522 }
3523
3524 let mayStore = 1, neverHasSideEffects = 1 in {
3525 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3526                      (ins i128mem:$dst, VR128:$src),
3527                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3528                      VEX;
3529 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3530                      (ins i256mem:$dst, VR256:$src),
3531                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3532                      VEX, VEX_L;
3533 let Predicates = [HasAVX] in {
3534 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3535                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3536                   XS, VEX;
3537 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3538                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3539                   XS, VEX, VEX_L;
3540 }
3541 }
3542
3543 let neverHasSideEffects = 1 in
3544 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3545                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3546
3547 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3548                    "movdqu\t{$src, $dst|$dst, $src}",
3549                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3550
3551 // For Disassembler
3552 let isCodeGenOnly = 1 in {
3553 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3554                        "movdqa\t{$src, $dst|$dst, $src}", [],
3555                        IIC_SSE_MOVA_P_RR>;
3556
3557 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3558                        "movdqu\t{$src, $dst|$dst, $src}",
3559                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3560 }
3561
3562 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3563     neverHasSideEffects = 1 in {
3564 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3565                    "movdqa\t{$src, $dst|$dst, $src}",
3566                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3567                    IIC_SSE_MOVA_P_RM>;
3568 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3569                    "movdqu\t{$src, $dst|$dst, $src}",
3570                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3571                    IIC_SSE_MOVU_P_RM>,
3572                  XS, Requires<[UseSSE2]>;
3573 }
3574
3575 let mayStore = 1 in {
3576 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3577                    "movdqa\t{$src, $dst|$dst, $src}",
3578                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3579                    IIC_SSE_MOVA_P_MR>;
3580 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3581                    "movdqu\t{$src, $dst|$dst, $src}",
3582                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3583                    IIC_SSE_MOVU_P_MR>,
3584                  XS, Requires<[UseSSE2]>;
3585 }
3586
3587 } // ExeDomain = SSEPackedInt
3588
3589 let Predicates = [HasAVX] in {
3590   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3591             (VMOVDQUmr addr:$dst, VR128:$src)>;
3592   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3593             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3594 }
3595 let Predicates = [UseSSE2] in
3596 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3597           (MOVDQUmr addr:$dst, VR128:$src)>;
3598
3599 //===---------------------------------------------------------------------===//
3600 // SSE2 - Packed Integer Arithmetic Instructions
3601 //===---------------------------------------------------------------------===//
3602
3603 def SSE_PMADD : OpndItins<
3604   IIC_SSE_PMADD, IIC_SSE_PMADD
3605 >;
3606
3607 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3608
3609 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3610                             RegisterClass RC, PatFrag memop_frag,
3611                             X86MemOperand x86memop,
3612                             OpndItins itins,
3613                             bit IsCommutable = 0,
3614                             bit Is2Addr = 1> {
3615   let isCommutable = IsCommutable in
3616   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3617        (ins RC:$src1, RC:$src2),
3618        !if(Is2Addr,
3619            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3620            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3621        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3622   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3623        (ins RC:$src1, x86memop:$src2),
3624        !if(Is2Addr,
3625            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3626            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3627        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3628        itins.rm>;
3629 }
3630
3631 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3632                              Intrinsic IntId256, OpndItins itins,
3633                              bit IsCommutable = 0> {
3634 let Predicates = [HasAVX] in
3635   defm VP#NAME# : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3636                                    VR128, memopv2i64, i128mem, itins,
3637                                    IsCommutable, 0>, VEX_4V;
3638
3639 let Constraints = "$src1 = $dst" in
3640   defm P#NAME# : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3641                                   i128mem, itins, IsCommutable, 1>;
3642
3643 let Predicates = [HasAVX2] in
3644   defm VP#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3645                                     VR256, memopv4i64, i256mem, itins,
3646                                     IsCommutable, 0>, VEX_4V, VEX_L;
3647 }
3648
3649 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3650                          string OpcodeStr, SDNode OpNode,
3651                          SDNode OpNode2, RegisterClass RC,
3652                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3653                          ShiftOpndItins itins,
3654                          bit Is2Addr = 1> {
3655   // src2 is always 128-bit
3656   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3657        (ins RC:$src1, VR128:$src2),
3658        !if(Is2Addr,
3659            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3660            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3661        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3662         itins.rr>;
3663   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3664        (ins RC:$src1, i128mem:$src2),
3665        !if(Is2Addr,
3666            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3667            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3668        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3669                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3670   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3671        (ins RC:$src1, i32i8imm:$src2),
3672        !if(Is2Addr,
3673            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3674            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3675        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3676 }
3677
3678 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3679 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3680                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3681                          PatFrag memop_frag, X86MemOperand x86memop,
3682                          OpndItins itins,
3683                          bit IsCommutable = 0, bit Is2Addr = 1> {
3684   let isCommutable = IsCommutable in
3685   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3686        (ins RC:$src1, RC:$src2),
3687        !if(Is2Addr,
3688            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3689            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3690        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3691   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3692        (ins RC:$src1, x86memop:$src2),
3693        !if(Is2Addr,
3694            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3695            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3696        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3697                                      (bitconvert (memop_frag addr:$src2)))))]>;
3698 }
3699 } // ExeDomain = SSEPackedInt
3700
3701 defm ADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3702                             SSE_INTALU_ITINS_P, 1>;
3703 defm ADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3704                             SSE_INTALU_ITINS_P, 1>;
3705 defm ADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3706                             SSE_INTALU_ITINS_P, 1>;
3707 defm ADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3708                             SSE_INTALUQ_ITINS_P, 1>;
3709 defm MULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3710                             SSE_INTMUL_ITINS_P, 1>;
3711 defm SUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3712                             SSE_INTALU_ITINS_P, 0>;
3713 defm SUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3714                             SSE_INTALU_ITINS_P, 0>;
3715 defm SUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3716                             SSE_INTALU_ITINS_P, 0>;
3717 defm SUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3718                             SSE_INTALUQ_ITINS_P, 0>;
3719 defm SUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3720                             SSE_INTALU_ITINS_P, 0>;
3721 defm SUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3722                             SSE_INTALU_ITINS_P, 0>;
3723 defm MINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3724                             SSE_INTALU_ITINS_P, 1>;
3725 defm MINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3726                             SSE_INTALU_ITINS_P, 1>;
3727 defm MAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3728                             SSE_INTALU_ITINS_P, 1>;
3729 defm MAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3730                             SSE_INTALU_ITINS_P, 1>;
3731
3732 // Intrinsic forms
3733 defm SUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3734                                 int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3735 defm SUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3736                                 int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3737 defm ADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3738                                 int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3739 defm ADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3740                                 int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3741 defm ADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3742                                 int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3743 defm ADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3744                                 int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3745 defm MULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3746                                 int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3747 defm MULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3748                                 int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3749 defm MADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3750                                 int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3751 defm AVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3752                                 int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3753 defm AVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3754                                 int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3755 defm SADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3756                                 int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3757
3758 let Predicates = [HasAVX] in
3759 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3760                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3761                               VEX_4V;
3762 let Predicates = [HasAVX2] in
3763 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3764                                VR256, memopv4i64, i256mem,
3765                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3766 let Constraints = "$src1 = $dst" in
3767 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3768                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3769
3770 //===---------------------------------------------------------------------===//
3771 // SSE2 - Packed Integer Logical Instructions
3772 //===---------------------------------------------------------------------===//
3773
3774 let Predicates = [HasAVX] in {
3775 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3776                             VR128, v8i16, v8i16, bc_v8i16,
3777                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3778 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3779                             VR128, v4i32, v4i32, bc_v4i32,
3780                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3781 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3782                             VR128, v2i64, v2i64, bc_v2i64,
3783                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3784
3785 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3786                             VR128, v8i16, v8i16, bc_v8i16,
3787                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3788 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3789                             VR128, v4i32, v4i32, bc_v4i32,
3790                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3791 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3792                             VR128, v2i64, v2i64, bc_v2i64,
3793                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3794
3795 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3796                             VR128, v8i16, v8i16, bc_v8i16,
3797                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3798 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3799                             VR128, v4i32, v4i32, bc_v4i32,
3800                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3801
3802 let ExeDomain = SSEPackedInt in {
3803   // 128-bit logical shifts.
3804   def VPSLLDQri : PDIi8<0x73, MRM7r,
3805                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3806                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3807                     [(set VR128:$dst,
3808                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3809                     VEX_4V;
3810   def VPSRLDQri : PDIi8<0x73, MRM3r,
3811                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3812                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3813                     [(set VR128:$dst,
3814                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3815                     VEX_4V;
3816   // PSRADQri doesn't exist in SSE[1-3].
3817 }
3818 } // Predicates = [HasAVX]
3819
3820 let Predicates = [HasAVX2] in {
3821 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3822                              VR256, v16i16, v8i16, bc_v8i16,
3823                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3824 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3825                              VR256, v8i32, v4i32, bc_v4i32,
3826                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3827 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3828                              VR256, v4i64, v2i64, bc_v2i64,
3829                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3830
3831 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3832                              VR256, v16i16, v8i16, bc_v8i16,
3833                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3834 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3835                              VR256, v8i32, v4i32, bc_v4i32,
3836                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3837 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3838                              VR256, v4i64, v2i64, bc_v2i64,
3839                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3840
3841 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3842                              VR256, v16i16, v8i16, bc_v8i16,
3843                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3844 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3845                              VR256, v8i32, v4i32, bc_v4i32,
3846                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3847
3848 let ExeDomain = SSEPackedInt in {
3849   // 256-bit logical shifts.
3850   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3851                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3852                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3853                     [(set VR256:$dst,
3854                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3855                     VEX_4V, VEX_L;
3856   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3857                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3858                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3859                     [(set VR256:$dst,
3860                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3861                     VEX_4V, VEX_L;
3862   // PSRADQYri doesn't exist in SSE[1-3].
3863 }
3864 } // Predicates = [HasAVX2]
3865
3866 let Constraints = "$src1 = $dst" in {
3867 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3868                            VR128, v8i16, v8i16, bc_v8i16,
3869                            SSE_INTSHIFT_ITINS_P>;
3870 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3871                            VR128, v4i32, v4i32, bc_v4i32,
3872                            SSE_INTSHIFT_ITINS_P>;
3873 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3874                            VR128, v2i64, v2i64, bc_v2i64,
3875                            SSE_INTSHIFT_ITINS_P>;
3876
3877 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3878                            VR128, v8i16, v8i16, bc_v8i16,
3879                            SSE_INTSHIFT_ITINS_P>;
3880 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3881                            VR128, v4i32, v4i32, bc_v4i32,
3882                            SSE_INTSHIFT_ITINS_P>;
3883 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3884                            VR128, v2i64, v2i64, bc_v2i64,
3885                            SSE_INTSHIFT_ITINS_P>;
3886
3887 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3888                            VR128, v8i16, v8i16, bc_v8i16,
3889                            SSE_INTSHIFT_ITINS_P>;
3890 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3891                            VR128, v4i32, v4i32, bc_v4i32,
3892                            SSE_INTSHIFT_ITINS_P>;
3893
3894 let ExeDomain = SSEPackedInt in {
3895   // 128-bit logical shifts.
3896   def PSLLDQri : PDIi8<0x73, MRM7r,
3897                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3898                        "pslldq\t{$src2, $dst|$dst, $src2}",
3899                        [(set VR128:$dst,
3900                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3901   def PSRLDQri : PDIi8<0x73, MRM3r,
3902                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3903                        "psrldq\t{$src2, $dst|$dst, $src2}",
3904                        [(set VR128:$dst,
3905                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3906   // PSRADQri doesn't exist in SSE[1-3].
3907 }
3908 } // Constraints = "$src1 = $dst"
3909
3910 let Predicates = [HasAVX] in {
3911   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3912             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3913   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3914             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3915   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3916             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3917
3918   // Shift up / down and insert zero's.
3919   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3920             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3921   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3922             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3923 }
3924
3925 let Predicates = [HasAVX2] in {
3926   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3927             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3928   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3929             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3930 }
3931
3932 let Predicates = [UseSSE2] in {
3933   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3934             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3935   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3936             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3937   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3938             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3939
3940   // Shift up / down and insert zero's.
3941   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3942             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3943   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3944             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3945 }
3946
3947 //===---------------------------------------------------------------------===//
3948 // SSE2 - Packed Integer Comparison Instructions
3949 //===---------------------------------------------------------------------===//
3950
3951 defm CMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
3952                             SSE_INTALU_ITINS_P, 1>;
3953 defm CMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
3954                             SSE_INTALU_ITINS_P, 1>;
3955 defm CMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
3956                             SSE_INTALU_ITINS_P, 1>;
3957 defm CMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
3958                             SSE_INTALU_ITINS_P, 0>;
3959 defm CMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
3960                             SSE_INTALU_ITINS_P, 0>;
3961 defm CMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
3962                             SSE_INTALU_ITINS_P, 0>;
3963
3964 //===---------------------------------------------------------------------===//
3965 // SSE2 - Packed Integer Pack Instructions
3966 //===---------------------------------------------------------------------===//
3967
3968 let Predicates = [HasAVX] in {
3969 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3970                                   VR128, memopv2i64, i128mem,
3971                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3972 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3973                                   VR128, memopv2i64, i128mem,
3974                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3975 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3976                                   VR128, memopv2i64, i128mem,
3977                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3978 }
3979
3980 let Predicates = [HasAVX2] in {
3981 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3982                                    VR256, memopv4i64, i256mem,
3983                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3984 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3985                                    VR256, memopv4i64, i256mem,
3986                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3987 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3988                                    VR256, memopv4i64, i256mem,
3989                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3990 }
3991
3992 let Constraints = "$src1 = $dst" in {
3993 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3994                                  VR128, memopv2i64, i128mem,
3995                                  SSE_INTALU_ITINS_P>;
3996 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3997                                  VR128, memopv2i64, i128mem,
3998                                  SSE_INTALU_ITINS_P>;
3999 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4000                                  VR128, memopv2i64, i128mem,
4001                                  SSE_INTALU_ITINS_P>;
4002 } // Constraints = "$src1 = $dst"
4003
4004 //===---------------------------------------------------------------------===//
4005 // SSE2 - Packed Integer Shuffle Instructions
4006 //===---------------------------------------------------------------------===//
4007
4008 let ExeDomain = SSEPackedInt in {
4009 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4010 def ri : Ii8<0x70, MRMSrcReg,
4011              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4012              !strconcat(OpcodeStr,
4013                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4014               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4015               IIC_SSE_PSHUF>;
4016 def mi : Ii8<0x70, MRMSrcMem,
4017              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4018              !strconcat(OpcodeStr,
4019                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4020               [(set VR128:$dst,
4021                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4022                              (i8 imm:$src2))))],
4023                              IIC_SSE_PSHUF>;
4024 }
4025
4026 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4027 def Yri : Ii8<0x70, MRMSrcReg,
4028               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4029               !strconcat(OpcodeStr,
4030                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4031               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4032 def Ymi : Ii8<0x70, MRMSrcMem,
4033               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4034               !strconcat(OpcodeStr,
4035                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4036               [(set VR256:$dst,
4037                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4038                              (i8 imm:$src2))))]>;
4039 }
4040 } // ExeDomain = SSEPackedInt
4041
4042 let Predicates = [HasAVX] in {
4043  let AddedComplexity = 5 in
4044   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4045
4046  // SSE2 with ImmT == Imm8 and XS prefix.
4047   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4048
4049  // SSE2 with ImmT == Imm8 and XD prefix.
4050   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4051
4052  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4053            (VPSHUFDmi addr:$src1, imm:$imm)>;
4054  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4055            (VPSHUFDri VR128:$src1, imm:$imm)>;
4056 }
4057
4058 let Predicates = [HasAVX2] in {
4059   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>,
4060                                 TB, OpSize, VEX,VEX_L;
4061   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>,
4062                                   XS, VEX, VEX_L;
4063   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>,
4064                                   XD, VEX, VEX_L;
4065 }
4066
4067 let Predicates = [UseSSE2] in {
4068  let AddedComplexity = 5 in
4069   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4070
4071  // SSE2 with ImmT == Imm8 and XS prefix.
4072   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4073
4074  // SSE2 with ImmT == Imm8 and XD prefix.
4075   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4076
4077  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4078            (PSHUFDmi addr:$src1, imm:$imm)>;
4079  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4080            (PSHUFDri VR128:$src1, imm:$imm)>;
4081 }
4082
4083 //===---------------------------------------------------------------------===//
4084 // SSE2 - Packed Integer Unpack Instructions
4085 //===---------------------------------------------------------------------===//
4086
4087 let ExeDomain = SSEPackedInt in {
4088 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4089                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4090   def rr : PDI<opc, MRMSrcReg,
4091       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4092       !if(Is2Addr,
4093           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4094           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4095       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4096       IIC_SSE_UNPCK>;
4097   def rm : PDI<opc, MRMSrcMem,
4098       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4099       !if(Is2Addr,
4100           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4101           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4102       [(set VR128:$dst, (OpNode VR128:$src1,
4103                                   (bc_frag (memopv2i64
4104                                                addr:$src2))))],
4105                                                IIC_SSE_UNPCK>;
4106 }
4107
4108 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4109                          SDNode OpNode, PatFrag bc_frag> {
4110   def Yrr : PDI<opc, MRMSrcReg,
4111       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4112       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4113       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4114   def Yrm : PDI<opc, MRMSrcMem,
4115       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4116       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4117       [(set VR256:$dst, (OpNode VR256:$src1,
4118                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4119 }
4120
4121 let Predicates = [HasAVX] in {
4122   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4123                                  bc_v16i8, 0>, VEX_4V;
4124   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4125                                  bc_v8i16, 0>, VEX_4V;
4126   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4127                                  bc_v4i32, 0>, VEX_4V;
4128   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4129                                  bc_v2i64, 0>, VEX_4V;
4130
4131   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4132                                  bc_v16i8, 0>, VEX_4V;
4133   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4134                                  bc_v8i16, 0>, VEX_4V;
4135   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4136                                  bc_v4i32, 0>, VEX_4V;
4137   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4138                                  bc_v2i64, 0>, VEX_4V;
4139 }
4140
4141 let Predicates = [HasAVX2] in {
4142   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4143                                    bc_v32i8>, VEX_4V, VEX_L;
4144   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4145                                    bc_v16i16>, VEX_4V, VEX_L;
4146   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4147                                    bc_v8i32>, VEX_4V, VEX_L;
4148   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4149                                    bc_v4i64>, VEX_4V, VEX_L;
4150
4151   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4152                                    bc_v32i8>, VEX_4V, VEX_L;
4153   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4154                                    bc_v16i16>, VEX_4V, VEX_L;
4155   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4156                                    bc_v8i32>, VEX_4V, VEX_L;
4157   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4158                                    bc_v4i64>, VEX_4V, VEX_L;
4159 }
4160
4161 let Constraints = "$src1 = $dst" in {
4162   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4163                                 bc_v16i8>;
4164   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4165                                 bc_v8i16>;
4166   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4167                                 bc_v4i32>;
4168   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4169                                 bc_v2i64>;
4170
4171   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4172                                 bc_v16i8>;
4173   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4174                                 bc_v8i16>;
4175   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4176                                 bc_v4i32>;
4177   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4178                                 bc_v2i64>;
4179 }
4180 } // ExeDomain = SSEPackedInt
4181
4182 //===---------------------------------------------------------------------===//
4183 // SSE2 - Packed Integer Extract and Insert
4184 //===---------------------------------------------------------------------===//
4185
4186 let ExeDomain = SSEPackedInt in {
4187 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4188   def rri : Ii8<0xC4, MRMSrcReg,
4189        (outs VR128:$dst), (ins VR128:$src1,
4190         GR32:$src2, i32i8imm:$src3),
4191        !if(Is2Addr,
4192            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4193            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4194        [(set VR128:$dst,
4195          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4196   def rmi : Ii8<0xC4, MRMSrcMem,
4197                        (outs VR128:$dst), (ins VR128:$src1,
4198                         i16mem:$src2, i32i8imm:$src3),
4199        !if(Is2Addr,
4200            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4201            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4202        [(set VR128:$dst,
4203          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4204                     imm:$src3))], IIC_SSE_PINSRW>;
4205 }
4206
4207 // Extract
4208 let Predicates = [HasAVX] in
4209 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4210                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4211                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4212                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4213                                                 imm:$src2))]>, TB, OpSize, VEX;
4214 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4215                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4216                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4217                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4218                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4219
4220 // Insert
4221 let Predicates = [HasAVX] in {
4222   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4223   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4224        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4225        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4226        []>, TB, OpSize, VEX_4V;
4227 }
4228
4229 let Constraints = "$src1 = $dst" in
4230   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4231
4232 } // ExeDomain = SSEPackedInt
4233
4234 //===---------------------------------------------------------------------===//
4235 // SSE2 - Packed Mask Creation
4236 //===---------------------------------------------------------------------===//
4237
4238 let ExeDomain = SSEPackedInt in {
4239
4240 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4241            "pmovmskb\t{$src, $dst|$dst, $src}",
4242            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4243            IIC_SSE_MOVMSK>, VEX;
4244 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4245            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4246
4247 let Predicates = [HasAVX2] in {
4248 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4249            "pmovmskb\t{$src, $dst|$dst, $src}",
4250            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4251 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4252            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4253 }
4254
4255 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4256            "pmovmskb\t{$src, $dst|$dst, $src}",
4257            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4258            IIC_SSE_MOVMSK>;
4259
4260 } // ExeDomain = SSEPackedInt
4261
4262 //===---------------------------------------------------------------------===//
4263 // SSE2 - Conditional Store
4264 //===---------------------------------------------------------------------===//
4265
4266 let ExeDomain = SSEPackedInt in {
4267
4268 let Uses = [EDI] in
4269 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4270            (ins VR128:$src, VR128:$mask),
4271            "maskmovdqu\t{$mask, $src|$src, $mask}",
4272            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4273            IIC_SSE_MASKMOV>, VEX;
4274 let Uses = [RDI] in
4275 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4276            (ins VR128:$src, VR128:$mask),
4277            "maskmovdqu\t{$mask, $src|$src, $mask}",
4278            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4279            IIC_SSE_MASKMOV>, VEX;
4280
4281 let Uses = [EDI] in
4282 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4283            "maskmovdqu\t{$mask, $src|$src, $mask}",
4284            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4285            IIC_SSE_MASKMOV>;
4286 let Uses = [RDI] in
4287 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4288            "maskmovdqu\t{$mask, $src|$src, $mask}",
4289            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4290            IIC_SSE_MASKMOV>;
4291
4292 } // ExeDomain = SSEPackedInt
4293
4294 //===---------------------------------------------------------------------===//
4295 // SSE2 - Move Doubleword
4296 //===---------------------------------------------------------------------===//
4297
4298 //===---------------------------------------------------------------------===//
4299 // Move Int Doubleword to Packed Double Int
4300 //
4301 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4302                       "movd\t{$src, $dst|$dst, $src}",
4303                       [(set VR128:$dst,
4304                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4305                         VEX;
4306 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4307                       "movd\t{$src, $dst|$dst, $src}",
4308                       [(set VR128:$dst,
4309                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4310                         IIC_SSE_MOVDQ>,
4311                       VEX;
4312 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4313                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4314                         [(set VR128:$dst,
4315                           (v2i64 (scalar_to_vector GR64:$src)))],
4316                           IIC_SSE_MOVDQ>, VEX;
4317 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4318                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4319                        [(set FR64:$dst, (bitconvert GR64:$src))],
4320                        IIC_SSE_MOVDQ>, VEX;
4321
4322 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4323                       "movd\t{$src, $dst|$dst, $src}",
4324                       [(set VR128:$dst,
4325                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4326 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4327                       "movd\t{$src, $dst|$dst, $src}",
4328                       [(set VR128:$dst,
4329                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4330                         IIC_SSE_MOVDQ>;
4331 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4332                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4333                         [(set VR128:$dst,
4334                           (v2i64 (scalar_to_vector GR64:$src)))],
4335                           IIC_SSE_MOVDQ>;
4336 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4337                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4338                        [(set FR64:$dst, (bitconvert GR64:$src))],
4339                        IIC_SSE_MOVDQ>;
4340
4341 //===---------------------------------------------------------------------===//
4342 // Move Int Doubleword to Single Scalar
4343 //
4344 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4345                       "movd\t{$src, $dst|$dst, $src}",
4346                       [(set FR32:$dst, (bitconvert GR32:$src))],
4347                       IIC_SSE_MOVDQ>, VEX;
4348
4349 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4350                       "movd\t{$src, $dst|$dst, $src}",
4351                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4352                       IIC_SSE_MOVDQ>,
4353                       VEX;
4354 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4355                       "movd\t{$src, $dst|$dst, $src}",
4356                       [(set FR32:$dst, (bitconvert GR32:$src))],
4357                       IIC_SSE_MOVDQ>;
4358
4359 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4360                       "movd\t{$src, $dst|$dst, $src}",
4361                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4362                       IIC_SSE_MOVDQ>;
4363
4364 //===---------------------------------------------------------------------===//
4365 // Move Packed Doubleword Int to Packed Double Int
4366 //
4367 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4368                        "movd\t{$src, $dst|$dst, $src}",
4369                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4370                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4371 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4372                        (ins i32mem:$dst, VR128:$src),
4373                        "movd\t{$src, $dst|$dst, $src}",
4374                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4375                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4376                                      VEX;
4377 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4378                        "movd\t{$src, $dst|$dst, $src}",
4379                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4380                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4381 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4382                        "movd\t{$src, $dst|$dst, $src}",
4383                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4384                                      (iPTR 0))), addr:$dst)],
4385                                      IIC_SSE_MOVDQ>;
4386
4387 //===---------------------------------------------------------------------===//
4388 // Move Packed Doubleword Int first element to Doubleword Int
4389 //
4390 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4391                           "vmov{d|q}\t{$src, $dst|$dst, $src}",
4392                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4393                                                            (iPTR 0)))],
4394                                                            IIC_SSE_MOVD_ToGP>,
4395                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4396
4397 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4398                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4399                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4400                                                          (iPTR 0)))],
4401                                                          IIC_SSE_MOVD_ToGP>;
4402
4403 //===---------------------------------------------------------------------===//
4404 // Bitcast FR64 <-> GR64
4405 //
4406 let Predicates = [HasAVX] in
4407 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4408                         "vmovq\t{$src, $dst|$dst, $src}",
4409                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4410                         VEX;
4411 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4412                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4413                          [(set GR64:$dst, (bitconvert FR64:$src))],
4414                          IIC_SSE_MOVDQ>, VEX;
4415 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4416                          "movq\t{$src, $dst|$dst, $src}",
4417                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4418                          IIC_SSE_MOVDQ>, VEX;
4419
4420 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4421                        "movq\t{$src, $dst|$dst, $src}",
4422                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4423                        IIC_SSE_MOVDQ>;
4424 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4425                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4426                        [(set GR64:$dst, (bitconvert FR64:$src))],
4427                        IIC_SSE_MOVD_ToGP>;
4428 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4429                        "movq\t{$src, $dst|$dst, $src}",
4430                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4431                        IIC_SSE_MOVDQ>;
4432
4433 //===---------------------------------------------------------------------===//
4434 // Move Scalar Single to Double Int
4435 //
4436 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4437                       "movd\t{$src, $dst|$dst, $src}",
4438                       [(set GR32:$dst, (bitconvert FR32:$src))],
4439                       IIC_SSE_MOVD_ToGP>, VEX;
4440 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4441                       "movd\t{$src, $dst|$dst, $src}",
4442                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4443                       IIC_SSE_MOVDQ>, VEX;
4444 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4445                       "movd\t{$src, $dst|$dst, $src}",
4446                       [(set GR32:$dst, (bitconvert FR32:$src))],
4447                       IIC_SSE_MOVD_ToGP>;
4448 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4449                       "movd\t{$src, $dst|$dst, $src}",
4450                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4451                       IIC_SSE_MOVDQ>;
4452
4453 //===---------------------------------------------------------------------===//
4454 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4455 //
4456 let AddedComplexity = 15 in {
4457 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4458                        "movd\t{$src, $dst|$dst, $src}",
4459                        [(set VR128:$dst, (v4i32 (X86vzmovl
4460                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4461                                       IIC_SSE_MOVDQ>, VEX;
4462 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4463                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4464                        [(set VR128:$dst, (v2i64 (X86vzmovl
4465                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4466                                       IIC_SSE_MOVDQ>,
4467                                       VEX, VEX_W;
4468 }
4469 let AddedComplexity = 15 in {
4470 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4471                        "movd\t{$src, $dst|$dst, $src}",
4472                        [(set VR128:$dst, (v4i32 (X86vzmovl
4473                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4474                                       IIC_SSE_MOVDQ>;
4475 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4476                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4477                        [(set VR128:$dst, (v2i64 (X86vzmovl
4478                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4479                                       IIC_SSE_MOVDQ>;
4480 }
4481
4482 let AddedComplexity = 20 in {
4483 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4484                        "movd\t{$src, $dst|$dst, $src}",
4485                        [(set VR128:$dst,
4486                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4487                                                    (loadi32 addr:$src))))))],
4488                                                    IIC_SSE_MOVDQ>, VEX;
4489 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4490                        "movd\t{$src, $dst|$dst, $src}",
4491                        [(set VR128:$dst,
4492                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4493                                                    (loadi32 addr:$src))))))],
4494                                                    IIC_SSE_MOVDQ>;
4495 }
4496
4497 let Predicates = [HasAVX] in {
4498   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4499   let AddedComplexity = 20 in {
4500     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4501               (VMOVZDI2PDIrm addr:$src)>;
4502     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4503               (VMOVZDI2PDIrm addr:$src)>;
4504   }
4505   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4506   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4507                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4508             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4509   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4510                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4511             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4512 }
4513
4514 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4515   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4516             (MOVZDI2PDIrm addr:$src)>;
4517   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4518             (MOVZDI2PDIrm addr:$src)>;
4519 }
4520
4521 // These are the correct encodings of the instructions so that we know how to
4522 // read correct assembly, even though we continue to emit the wrong ones for
4523 // compatibility with Darwin's buggy assembler.
4524 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4525                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4526 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4527                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4528 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4529                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4530 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4531                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4532 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4533                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4534 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4535                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4536
4537 //===---------------------------------------------------------------------===//
4538 // SSE2 - Move Quadword
4539 //===---------------------------------------------------------------------===//
4540
4541 //===---------------------------------------------------------------------===//
4542 // Move Quadword Int to Packed Quadword Int
4543 //
4544 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4545                     "vmovq\t{$src, $dst|$dst, $src}",
4546                     [(set VR128:$dst,
4547                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4548                     VEX, Requires<[HasAVX]>;
4549 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4550                     "movq\t{$src, $dst|$dst, $src}",
4551                     [(set VR128:$dst,
4552                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4553                       IIC_SSE_MOVDQ>, XS,
4554                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4555
4556 //===---------------------------------------------------------------------===//
4557 // Move Packed Quadword Int to Quadword Int
4558 //
4559 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4560                       "movq\t{$src, $dst|$dst, $src}",
4561                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4562                                     (iPTR 0))), addr:$dst)],
4563                                     IIC_SSE_MOVDQ>, VEX;
4564 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4565                       "movq\t{$src, $dst|$dst, $src}",
4566                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4567                                     (iPTR 0))), addr:$dst)],
4568                                     IIC_SSE_MOVDQ>;
4569
4570 //===---------------------------------------------------------------------===//
4571 // Store / copy lower 64-bits of a XMM register.
4572 //
4573 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4574                      "movq\t{$src, $dst|$dst, $src}",
4575                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4576 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4577                      "movq\t{$src, $dst|$dst, $src}",
4578                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4579                      IIC_SSE_MOVDQ>;
4580
4581 let AddedComplexity = 20 in
4582 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4583                      "vmovq\t{$src, $dst|$dst, $src}",
4584                      [(set VR128:$dst,
4585                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4586                                                  (loadi64 addr:$src))))))],
4587                                                  IIC_SSE_MOVDQ>,
4588                      XS, VEX, Requires<[HasAVX]>;
4589
4590 let AddedComplexity = 20 in
4591 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4592                      "movq\t{$src, $dst|$dst, $src}",
4593                      [(set VR128:$dst,
4594                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4595                                                  (loadi64 addr:$src))))))],
4596                                                  IIC_SSE_MOVDQ>,
4597                      XS, Requires<[UseSSE2]>;
4598
4599 let Predicates = [HasAVX], AddedComplexity = 20 in {
4600   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4601             (VMOVZQI2PQIrm addr:$src)>;
4602   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4603             (VMOVZQI2PQIrm addr:$src)>;
4604   def : Pat<(v2i64 (X86vzload addr:$src)),
4605             (VMOVZQI2PQIrm addr:$src)>;
4606 }
4607
4608 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4609   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4610             (MOVZQI2PQIrm addr:$src)>;
4611   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4612             (MOVZQI2PQIrm addr:$src)>;
4613   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4614 }
4615
4616 let Predicates = [HasAVX] in {
4617 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4618           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4619 def : Pat<(v4i64 (X86vzload addr:$src)),
4620           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4621 }
4622
4623 //===---------------------------------------------------------------------===//
4624 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4625 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4626 //
4627 let AddedComplexity = 15 in
4628 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4629                         "vmovq\t{$src, $dst|$dst, $src}",
4630                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4631                     IIC_SSE_MOVQ_RR>,
4632                       XS, VEX, Requires<[HasAVX]>;
4633 let AddedComplexity = 15 in
4634 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4635                         "movq\t{$src, $dst|$dst, $src}",
4636                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4637                     IIC_SSE_MOVQ_RR>,
4638                       XS, Requires<[UseSSE2]>;
4639
4640 let AddedComplexity = 20 in
4641 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4642                         "vmovq\t{$src, $dst|$dst, $src}",
4643                     [(set VR128:$dst, (v2i64 (X86vzmovl
4644                                              (loadv2i64 addr:$src))))],
4645                                              IIC_SSE_MOVDQ>,
4646                       XS, VEX, Requires<[HasAVX]>;
4647 let AddedComplexity = 20 in {
4648 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4649                         "movq\t{$src, $dst|$dst, $src}",
4650                     [(set VR128:$dst, (v2i64 (X86vzmovl
4651                                              (loadv2i64 addr:$src))))],
4652                                              IIC_SSE_MOVDQ>,
4653                       XS, Requires<[UseSSE2]>;
4654 }
4655
4656 let AddedComplexity = 20 in {
4657   let Predicates = [HasAVX] in {
4658     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4659               (VMOVZPQILo2PQIrm addr:$src)>;
4660     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4661               (VMOVZPQILo2PQIrr VR128:$src)>;
4662   }
4663   let Predicates = [UseSSE2] in {
4664     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4665               (MOVZPQILo2PQIrm addr:$src)>;
4666     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4667               (MOVZPQILo2PQIrr VR128:$src)>;
4668   }
4669 }
4670
4671 // Instructions to match in the assembler
4672 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4673                       "movq\t{$src, $dst|$dst, $src}", [],
4674                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4675 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4676                       "movq\t{$src, $dst|$dst, $src}", [],
4677                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4678 // Recognize "movd" with GR64 destination, but encode as a "movq"
4679 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4680                           "movd\t{$src, $dst|$dst, $src}", [],
4681                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4682
4683 // Instructions for the disassembler
4684 // xr = XMM register
4685 // xm = mem64
4686
4687 let Predicates = [HasAVX] in
4688 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4689                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4690 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4691                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4692
4693 //===---------------------------------------------------------------------===//
4694 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4695 //===---------------------------------------------------------------------===//
4696 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4697                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4698                               X86MemOperand x86memop> {
4699 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4700                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4701                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4702                       IIC_SSE_MOV_LH>;
4703 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4704                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4705                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4706                       IIC_SSE_MOV_LH>;
4707 }
4708
4709 let Predicates = [HasAVX] in {
4710   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4711                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4712   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4713                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4714   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4715                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4716   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4717                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4718 }
4719 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4720                                    memopv4f32, f128mem>;
4721 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4722                                    memopv4f32, f128mem>;
4723
4724 let Predicates = [HasAVX] in {
4725   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4726             (VMOVSHDUPrr VR128:$src)>;
4727   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4728             (VMOVSHDUPrm addr:$src)>;
4729   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4730             (VMOVSLDUPrr VR128:$src)>;
4731   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4732             (VMOVSLDUPrm addr:$src)>;
4733   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4734             (VMOVSHDUPYrr VR256:$src)>;
4735   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4736             (VMOVSHDUPYrm addr:$src)>;
4737   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4738             (VMOVSLDUPYrr VR256:$src)>;
4739   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4740             (VMOVSLDUPYrm addr:$src)>;
4741 }
4742
4743 let Predicates = [UseSSE3] in {
4744   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4745             (MOVSHDUPrr VR128:$src)>;
4746   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4747             (MOVSHDUPrm addr:$src)>;
4748   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4749             (MOVSLDUPrr VR128:$src)>;
4750   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4751             (MOVSLDUPrm addr:$src)>;
4752 }
4753
4754 //===---------------------------------------------------------------------===//
4755 // SSE3 - Replicate Double FP - MOVDDUP
4756 //===---------------------------------------------------------------------===//
4757
4758 multiclass sse3_replicate_dfp<string OpcodeStr> {
4759 let neverHasSideEffects = 1 in
4760 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4761                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4762                     [], IIC_SSE_MOV_LH>;
4763 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4764                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4765                     [(set VR128:$dst,
4766                       (v2f64 (X86Movddup
4767                               (scalar_to_vector (loadf64 addr:$src)))))],
4768                               IIC_SSE_MOV_LH>;
4769 }
4770
4771 // FIXME: Merge with above classe when there're patterns for the ymm version
4772 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4773 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4774                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4775                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4776 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4777                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4778                     [(set VR256:$dst,
4779                       (v4f64 (X86Movddup
4780                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4781 }
4782
4783 let Predicates = [HasAVX] in {
4784   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4785   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4786 }
4787
4788 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4789
4790 let Predicates = [HasAVX] in {
4791   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4792             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4793   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4794             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4795   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4796             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4797   def : Pat<(X86Movddup (bc_v2f64
4798                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4799             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4800
4801   // 256-bit version
4802   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4803             (VMOVDDUPYrm addr:$src)>;
4804   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4805             (VMOVDDUPYrm addr:$src)>;
4806   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4807             (VMOVDDUPYrm addr:$src)>;
4808   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4809             (VMOVDDUPYrr VR256:$src)>;
4810 }
4811
4812 let Predicates = [UseSSE3] in {
4813   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4814             (MOVDDUPrm addr:$src)>;
4815   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4816             (MOVDDUPrm addr:$src)>;
4817   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4818             (MOVDDUPrm addr:$src)>;
4819   def : Pat<(X86Movddup (bc_v2f64
4820                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4821             (MOVDDUPrm addr:$src)>;
4822 }
4823
4824 //===---------------------------------------------------------------------===//
4825 // SSE3 - Move Unaligned Integer
4826 //===---------------------------------------------------------------------===//
4827
4828 let Predicates = [HasAVX] in {
4829   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4830                    "vlddqu\t{$src, $dst|$dst, $src}",
4831                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4832   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4833                    "vlddqu\t{$src, $dst|$dst, $src}",
4834                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4835                    VEX, VEX_L;
4836 }
4837 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4838                    "lddqu\t{$src, $dst|$dst, $src}",
4839                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4840                    IIC_SSE_LDDQU>;
4841
4842 //===---------------------------------------------------------------------===//
4843 // SSE3 - Arithmetic
4844 //===---------------------------------------------------------------------===//
4845
4846 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4847                        X86MemOperand x86memop, OpndItins itins,
4848                        bit Is2Addr = 1> {
4849   def rr : I<0xD0, MRMSrcReg,
4850        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4851        !if(Is2Addr,
4852            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4853            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4854        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4855   def rm : I<0xD0, MRMSrcMem,
4856        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4857        !if(Is2Addr,
4858            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4859            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4860        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
4861 }
4862
4863 let Predicates = [HasAVX] in {
4864   let ExeDomain = SSEPackedSingle in {
4865     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4866                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4867     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4868                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4869   }
4870   let ExeDomain = SSEPackedDouble in {
4871     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4872                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4873     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4874                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4875   }
4876 }
4877 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4878   let ExeDomain = SSEPackedSingle in
4879   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4880                               f128mem, SSE_ALU_F32P>, TB, XD;
4881   let ExeDomain = SSEPackedDouble in
4882   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4883                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4884 }
4885
4886 //===---------------------------------------------------------------------===//
4887 // SSE3 Instructions
4888 //===---------------------------------------------------------------------===//
4889
4890 // Horizontal ops
4891 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4892                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4893   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4894        !if(Is2Addr,
4895          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4896          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4897       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4898
4899   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4900        !if(Is2Addr,
4901          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4902          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4903       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4904         IIC_SSE_HADDSUB_RM>;
4905 }
4906 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4907                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4908   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4909        !if(Is2Addr,
4910          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4911          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4912       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4913
4914   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4915        !if(Is2Addr,
4916          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4917          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4918       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4919         IIC_SSE_HADDSUB_RM>;
4920 }
4921
4922 let Predicates = [HasAVX] in {
4923   let ExeDomain = SSEPackedSingle in {
4924     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4925                             X86fhadd, 0>, VEX_4V;
4926     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4927                             X86fhsub, 0>, VEX_4V;
4928     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4929                             X86fhadd, 0>, VEX_4V, VEX_L;
4930     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4931                             X86fhsub, 0>, VEX_4V, VEX_L;
4932   }
4933   let ExeDomain = SSEPackedDouble in {
4934     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4935                             X86fhadd, 0>, VEX_4V;
4936     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4937                             X86fhsub, 0>, VEX_4V;
4938     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4939                             X86fhadd, 0>, VEX_4V, VEX_L;
4940     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4941                             X86fhsub, 0>, VEX_4V, VEX_L;
4942   }
4943 }
4944
4945 let Constraints = "$src1 = $dst" in {
4946   let ExeDomain = SSEPackedSingle in {
4947     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4948     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4949   }
4950   let ExeDomain = SSEPackedDouble in {
4951     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4952     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4953   }
4954 }
4955
4956 //===---------------------------------------------------------------------===//
4957 // SSSE3 - Packed Absolute Instructions
4958 //===---------------------------------------------------------------------===//
4959
4960
4961 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4962 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4963                             Intrinsic IntId128> {
4964   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4965                     (ins VR128:$src),
4966                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4967                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
4968                     OpSize;
4969
4970   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4971                     (ins i128mem:$src),
4972                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4973                     [(set VR128:$dst,
4974                       (IntId128
4975                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
4976                     OpSize;
4977 }
4978
4979 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4980 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4981                               Intrinsic IntId256> {
4982   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4983                     (ins VR256:$src),
4984                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4985                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4986                     OpSize;
4987
4988   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4989                     (ins i256mem:$src),
4990                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4991                     [(set VR256:$dst,
4992                       (IntId256
4993                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4994 }
4995
4996 let Predicates = [HasAVX] in {
4997   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4998                                   int_x86_ssse3_pabs_b_128>, VEX;
4999   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5000                                   int_x86_ssse3_pabs_w_128>, VEX;
5001   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5002                                   int_x86_ssse3_pabs_d_128>, VEX;
5003 }
5004
5005 let Predicates = [HasAVX2] in {
5006   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5007                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5008   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5009                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5010   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5011                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5012 }
5013
5014 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5015                               int_x86_ssse3_pabs_b_128>;
5016 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5017                               int_x86_ssse3_pabs_w_128>;
5018 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5019                               int_x86_ssse3_pabs_d_128>;
5020
5021 //===---------------------------------------------------------------------===//
5022 // SSSE3 - Packed Binary Operator Instructions
5023 //===---------------------------------------------------------------------===//
5024
5025 def SSE_PHADDSUBD : OpndItins<
5026   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5027 >;
5028 def SSE_PHADDSUBSW : OpndItins<
5029   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5030 >;
5031 def SSE_PHADDSUBW : OpndItins<
5032   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5033 >;
5034 def SSE_PSHUFB : OpndItins<
5035   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5036 >;
5037 def SSE_PSIGN : OpndItins<
5038   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5039 >;
5040 def SSE_PMULHRSW : OpndItins<
5041   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5042 >;
5043
5044 /// SS3I_binop_rm - Simple SSSE3 bin op
5045 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5046                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5047                          X86MemOperand x86memop, OpndItins itins,
5048                          bit Is2Addr = 1> {
5049   let isCommutable = 1 in
5050   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5051        (ins RC:$src1, RC:$src2),
5052        !if(Is2Addr,
5053          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5054          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5055        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5056        OpSize;
5057   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5058        (ins RC:$src1, x86memop:$src2),
5059        !if(Is2Addr,
5060          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5061          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5062        [(set RC:$dst,
5063          (OpVT (OpNode RC:$src1,
5064           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5065 }
5066
5067 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5068 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5069                              Intrinsic IntId128, OpndItins itins,
5070                              bit Is2Addr = 1> {
5071   let isCommutable = 1 in
5072   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5073        (ins VR128:$src1, VR128:$src2),
5074        !if(Is2Addr,
5075          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5076          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5077        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5078        OpSize;
5079   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5080        (ins VR128:$src1, i128mem:$src2),
5081        !if(Is2Addr,
5082          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5083          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5084        [(set VR128:$dst,
5085          (IntId128 VR128:$src1,
5086           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5087 }
5088
5089 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5090                                Intrinsic IntId256> {
5091   let isCommutable = 1 in
5092   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5093        (ins VR256:$src1, VR256:$src2),
5094        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5095        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5096        OpSize;
5097   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5098        (ins VR256:$src1, i256mem:$src2),
5099        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5100        [(set VR256:$dst,
5101          (IntId256 VR256:$src1,
5102           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5103 }
5104
5105 let ImmT = NoImm, Predicates = [HasAVX] in {
5106 let isCommutable = 0 in {
5107   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5108                                   memopv2i64, i128mem,
5109                                   SSE_PHADDSUBW, 0>, VEX_4V;
5110   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5111                                   memopv2i64, i128mem,
5112                                   SSE_PHADDSUBD, 0>, VEX_4V;
5113   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5114                                   memopv2i64, i128mem,
5115                                   SSE_PHADDSUBW, 0>, VEX_4V;
5116   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5117                                   memopv2i64, i128mem,
5118                                   SSE_PHADDSUBD, 0>, VEX_4V;
5119   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5120                                   memopv2i64, i128mem,
5121                                   SSE_PSIGN, 0>, VEX_4V;
5122   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5123                                   memopv2i64, i128mem,
5124                                   SSE_PSIGN, 0>, VEX_4V;
5125   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5126                                   memopv2i64, i128mem,
5127                                   SSE_PSIGN, 0>, VEX_4V;
5128   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5129                                   memopv2i64, i128mem,
5130                                   SSE_PSHUFB, 0>, VEX_4V;
5131   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5132                                       int_x86_ssse3_phadd_sw_128,
5133                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5134   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5135                                       int_x86_ssse3_phsub_sw_128,
5136                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5137   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5138                                       int_x86_ssse3_pmadd_ub_sw_128,
5139                                       SSE_PMADD, 0>, VEX_4V;
5140 }
5141 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5142                                       int_x86_ssse3_pmul_hr_sw_128,
5143                                       SSE_PMULHRSW, 0>, VEX_4V;
5144 }
5145
5146 let ImmT = NoImm, Predicates = [HasAVX2] in {
5147 let isCommutable = 0 in {
5148   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5149                                   memopv4i64, i256mem,
5150                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5151   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5152                                   memopv4i64, i256mem,
5153                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5154   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5155                                   memopv4i64, i256mem,
5156                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5157   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5158                                   memopv4i64, i256mem,
5159                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5160   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5161                                   memopv4i64, i256mem,
5162                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5163   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5164                                   memopv4i64, i256mem,
5165                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5166   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5167                                   memopv4i64, i256mem,
5168                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5169   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5170                                   memopv4i64, i256mem,
5171                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5172   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5173                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5174   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5175                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5176   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5177                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5178 }
5179 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5180                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5181 }
5182
5183 // None of these have i8 immediate fields.
5184 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5185 let isCommutable = 0 in {
5186   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5187                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5188   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5189                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5190   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5191                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5192   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5193                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5194   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5195                                  memopv2i64, i128mem, SSE_PSIGN>;
5196   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5197                                  memopv2i64, i128mem, SSE_PSIGN>;
5198   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5199                                  memopv2i64, i128mem, SSE_PSIGN>;
5200   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5201                                  memopv2i64, i128mem, SSE_PSHUFB>;
5202   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5203                                      int_x86_ssse3_phadd_sw_128,
5204                                      SSE_PHADDSUBSW>;
5205   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5206                                      int_x86_ssse3_phsub_sw_128,
5207                                      SSE_PHADDSUBSW>;
5208   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5209                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5210 }
5211 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5212                                      int_x86_ssse3_pmul_hr_sw_128,
5213                                      SSE_PMULHRSW>;
5214 }
5215
5216 //===---------------------------------------------------------------------===//
5217 // SSSE3 - Packed Align Instruction Patterns
5218 //===---------------------------------------------------------------------===//
5219
5220 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5221   let neverHasSideEffects = 1 in {
5222   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5223       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5224       !if(Is2Addr,
5225         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5226         !strconcat(asm,
5227                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5228       [], IIC_SSE_PALIGNR>, OpSize;
5229   let mayLoad = 1 in
5230   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5231       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5232       !if(Is2Addr,
5233         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5234         !strconcat(asm,
5235                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5236       [], IIC_SSE_PALIGNR>, OpSize;
5237   }
5238 }
5239
5240 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5241   let neverHasSideEffects = 1 in {
5242   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5243       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5244       !strconcat(asm,
5245                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5246       []>, OpSize;
5247   let mayLoad = 1 in
5248   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5249       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5250       !strconcat(asm,
5251                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5252       []>, OpSize;
5253   }
5254 }
5255
5256 let Predicates = [HasAVX] in
5257   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5258 let Predicates = [HasAVX2] in
5259   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V, VEX_L;
5260 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5261   defm PALIGN : ssse3_palign<"palignr">;
5262
5263 let Predicates = [HasAVX2] in {
5264 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5265           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5266 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5267           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5268 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5269           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5270 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5271           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5272 }
5273
5274 let Predicates = [HasAVX] in {
5275 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5276           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5277 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5278           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5279 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5280           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5281 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5282           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5283 }
5284
5285 let Predicates = [UseSSSE3] in {
5286 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5287           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5288 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5289           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5290 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5291           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5292 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5293           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5294 }
5295
5296 //===---------------------------------------------------------------------===//
5297 // SSSE3 - Thread synchronization
5298 //===---------------------------------------------------------------------===//
5299
5300 let usesCustomInserter = 1 in {
5301 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5302                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5303                 Requires<[HasSSE3]>;
5304 }
5305
5306 let Uses = [EAX, ECX, EDX] in
5307 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5308                  TB, Requires<[HasSSE3]>;
5309 let Uses = [ECX, EAX] in
5310 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5311                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5312                 TB, Requires<[HasSSE3]>;
5313
5314 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5315 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5316
5317 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5318       Requires<[In32BitMode]>;
5319 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5320       Requires<[In64BitMode]>;
5321
5322 //===----------------------------------------------------------------------===//
5323 // SSE4.1 - Packed Move with Sign/Zero Extend
5324 //===----------------------------------------------------------------------===//
5325
5326 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5327   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5328                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5329                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5330
5331   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5332                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5333        [(set VR128:$dst,
5334          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5335        OpSize;
5336 }
5337
5338 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5339                                  Intrinsic IntId> {
5340   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5341                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5342                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5343
5344   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5345                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5346                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5347 }
5348
5349 let Predicates = [HasAVX] in {
5350 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5351                                      VEX;
5352 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5353                                      VEX;
5354 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5355                                      VEX;
5356 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5357                                      VEX;
5358 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5359                                      VEX;
5360 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5361                                      VEX;
5362 }
5363
5364 let Predicates = [HasAVX2] in {
5365 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5366                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5367 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5368                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5369 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5370                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5371 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5372                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5373 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5374                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5375 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5376                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5377 }
5378
5379 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5380 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5381 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5382 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5383 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5384 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5385
5386 let Predicates = [HasAVX] in {
5387   // Common patterns involving scalar load.
5388   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5389             (VPMOVSXBWrm addr:$src)>;
5390   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5391             (VPMOVSXBWrm addr:$src)>;
5392   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5393             (VPMOVSXBWrm addr:$src)>;
5394
5395   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5396             (VPMOVSXWDrm addr:$src)>;
5397   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5398             (VPMOVSXWDrm addr:$src)>;
5399   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5400             (VPMOVSXWDrm addr:$src)>;
5401
5402   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5403             (VPMOVSXDQrm addr:$src)>;
5404   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5405             (VPMOVSXDQrm addr:$src)>;
5406   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5407             (VPMOVSXDQrm addr:$src)>;
5408
5409   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5410             (VPMOVZXBWrm addr:$src)>;
5411   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5412             (VPMOVZXBWrm addr:$src)>;
5413   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5414             (VPMOVZXBWrm addr:$src)>;
5415
5416   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5417             (VPMOVZXWDrm addr:$src)>;
5418   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5419             (VPMOVZXWDrm addr:$src)>;
5420   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5421             (VPMOVZXWDrm addr:$src)>;
5422
5423   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5424             (VPMOVZXDQrm addr:$src)>;
5425   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5426             (VPMOVZXDQrm addr:$src)>;
5427   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5428             (VPMOVZXDQrm addr:$src)>;
5429 }
5430
5431 let Predicates = [UseSSE41] in {
5432   // Common patterns involving scalar load.
5433   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5434             (PMOVSXBWrm addr:$src)>;
5435   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5436             (PMOVSXBWrm addr:$src)>;
5437   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5438             (PMOVSXBWrm addr:$src)>;
5439
5440   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5441             (PMOVSXWDrm addr:$src)>;
5442   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5443             (PMOVSXWDrm addr:$src)>;
5444   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5445             (PMOVSXWDrm addr:$src)>;
5446
5447   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5448             (PMOVSXDQrm addr:$src)>;
5449   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5450             (PMOVSXDQrm addr:$src)>;
5451   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5452             (PMOVSXDQrm addr:$src)>;
5453
5454   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5455             (PMOVZXBWrm addr:$src)>;
5456   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5457             (PMOVZXBWrm addr:$src)>;
5458   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5459             (PMOVZXBWrm addr:$src)>;
5460
5461   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5462             (PMOVZXWDrm addr:$src)>;
5463   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5464             (PMOVZXWDrm addr:$src)>;
5465   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5466             (PMOVZXWDrm addr:$src)>;
5467
5468   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5469             (PMOVZXDQrm addr:$src)>;
5470   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5471             (PMOVZXDQrm addr:$src)>;
5472   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5473             (PMOVZXDQrm addr:$src)>;
5474 }
5475
5476 let Predicates = [HasAVX2] in {
5477   let AddedComplexity = 15 in {
5478     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5479               (VPMOVZXDQYrr VR128:$src)>;
5480     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5481               (VPMOVZXWDYrr VR128:$src)>;
5482   }
5483
5484   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5485   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5486 }
5487
5488 let Predicates = [HasAVX] in {
5489   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5490   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5491 }
5492
5493 let Predicates = [UseSSE41] in {
5494   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5495   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5496 }
5497
5498
5499 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5500   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5501                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5502                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5503
5504   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5505                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5506        [(set VR128:$dst,
5507          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5508           OpSize;
5509 }
5510
5511 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5512                                  Intrinsic IntId> {
5513   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5514                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5515                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5516
5517   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5518                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5519        [(set VR256:$dst,
5520          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5521           OpSize;
5522 }
5523
5524 let Predicates = [HasAVX] in {
5525 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5526                                      VEX;
5527 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5528                                      VEX;
5529 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5530                                      VEX;
5531 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5532                                      VEX;
5533 }
5534
5535 let Predicates = [HasAVX2] in {
5536 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5537                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5538 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5539                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5540 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5541                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5542 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5543                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5544 }
5545
5546 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5547 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5548 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5549 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5550
5551 let Predicates = [HasAVX] in {
5552   // Common patterns involving scalar load
5553   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5554             (VPMOVSXBDrm addr:$src)>;
5555   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5556             (VPMOVSXWQrm addr:$src)>;
5557
5558   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5559             (VPMOVZXBDrm addr:$src)>;
5560   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5561             (VPMOVZXWQrm addr:$src)>;
5562 }
5563
5564 let Predicates = [UseSSE41] in {
5565   // Common patterns involving scalar load
5566   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5567             (PMOVSXBDrm addr:$src)>;
5568   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5569             (PMOVSXWQrm addr:$src)>;
5570
5571   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5572             (PMOVZXBDrm addr:$src)>;
5573   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5574             (PMOVZXWQrm addr:$src)>;
5575 }
5576
5577 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5578   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5579                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5580                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5581
5582   // Expecting a i16 load any extended to i32 value.
5583   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5584                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5585                  [(set VR128:$dst, (IntId (bitconvert
5586                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5587                  OpSize;
5588 }
5589
5590 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5591                                  Intrinsic IntId> {
5592   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5593                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5594                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5595
5596   // Expecting a i16 load any extended to i32 value.
5597   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5598                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5599                   [(set VR256:$dst, (IntId (bitconvert
5600                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5601                   OpSize;
5602 }
5603
5604 let Predicates = [HasAVX] in {
5605 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5606                                      VEX;
5607 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5608                                      VEX;
5609 }
5610 let Predicates = [HasAVX2] in {
5611 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5612                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5613 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5614                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5615 }
5616 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5617 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5618
5619 let Predicates = [HasAVX2] in {
5620   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5621             (VPMOVSXWDYrm addr:$src)>;
5622   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5623             (VPMOVSXDQYrm addr:$src)>;
5624
5625   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5626                     (scalar_to_vector (loadi64 addr:$src))))))),
5627             (VPMOVSXBDYrm addr:$src)>;
5628   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5629                     (scalar_to_vector (loadf64 addr:$src))))))),
5630             (VPMOVSXBDYrm addr:$src)>;
5631
5632   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5633                     (scalar_to_vector (loadi64 addr:$src))))))),
5634             (VPMOVSXWQYrm addr:$src)>;
5635   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5636                     (scalar_to_vector (loadf64 addr:$src))))))),
5637             (VPMOVSXWQYrm addr:$src)>;
5638
5639   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5640                     (scalar_to_vector (loadi32 addr:$src))))))),
5641             (VPMOVSXBQYrm addr:$src)>;
5642 }
5643
5644 let Predicates = [HasAVX] in {
5645   // Common patterns involving scalar load
5646   def : Pat<(int_x86_sse41_pmovsxbq
5647               (bitconvert (v4i32 (X86vzmovl
5648                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5649             (VPMOVSXBQrm addr:$src)>;
5650
5651   def : Pat<(int_x86_sse41_pmovzxbq
5652               (bitconvert (v4i32 (X86vzmovl
5653                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5654             (VPMOVZXBQrm addr:$src)>;
5655 }
5656
5657 let Predicates = [UseSSE41] in {
5658   // Common patterns involving scalar load
5659   def : Pat<(int_x86_sse41_pmovsxbq
5660               (bitconvert (v4i32 (X86vzmovl
5661                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5662             (PMOVSXBQrm addr:$src)>;
5663
5664   def : Pat<(int_x86_sse41_pmovzxbq
5665               (bitconvert (v4i32 (X86vzmovl
5666                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5667             (PMOVZXBQrm addr:$src)>;
5668
5669   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5670                     (scalar_to_vector (loadi64 addr:$src))))))),
5671             (PMOVSXWDrm addr:$src)>;
5672   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5673                     (scalar_to_vector (loadf64 addr:$src))))))),
5674             (PMOVSXWDrm addr:$src)>;
5675   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5676                     (scalar_to_vector (loadi32 addr:$src))))))),
5677             (PMOVSXBDrm addr:$src)>;
5678   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5679                     (scalar_to_vector (loadi32 addr:$src))))))),
5680             (PMOVSXWQrm addr:$src)>;
5681   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5682                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5683             (PMOVSXBQrm addr:$src)>;
5684   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5685                     (scalar_to_vector (loadi64 addr:$src))))))),
5686             (PMOVSXDQrm addr:$src)>;
5687   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5688                     (scalar_to_vector (loadf64 addr:$src))))))),
5689             (PMOVSXDQrm addr:$src)>;
5690   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5691                     (scalar_to_vector (loadi64 addr:$src))))))),
5692             (PMOVSXBWrm addr:$src)>;
5693   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5694                     (scalar_to_vector (loadf64 addr:$src))))))),
5695             (PMOVSXBWrm addr:$src)>;
5696 }
5697
5698 let Predicates = [HasAVX2] in {
5699   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5700   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5701   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5702
5703   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5704   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5705
5706   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5707
5708   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5709             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5710   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5711             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5712   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5713             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5714
5715   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5716             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5717   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5718             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5719
5720   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5721             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5722 }
5723
5724 let Predicates = [HasAVX] in {
5725   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5726   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5727   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5728
5729   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5730   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5731
5732   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5733
5734   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5735             (VPMOVZXBWrm addr:$src)>;
5736   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5737             (VPMOVZXBWrm addr:$src)>;
5738   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5739             (VPMOVZXBDrm addr:$src)>;
5740   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5741             (VPMOVZXBQrm addr:$src)>;
5742
5743   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5744             (VPMOVZXWDrm addr:$src)>;
5745   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5746             (VPMOVZXWDrm addr:$src)>;
5747   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5748             (VPMOVZXWQrm addr:$src)>;
5749
5750   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5751             (VPMOVZXDQrm addr:$src)>;
5752   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5753             (VPMOVZXDQrm addr:$src)>;
5754   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5755             (VPMOVZXDQrm addr:$src)>;
5756
5757   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5758                     (scalar_to_vector (loadi64 addr:$src))))))),
5759             (VPMOVSXWDrm addr:$src)>;
5760   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5761                     (scalar_to_vector (loadi64 addr:$src))))))),
5762             (VPMOVSXDQrm addr:$src)>;
5763   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5764                     (scalar_to_vector (loadf64 addr:$src))))))),
5765             (VPMOVSXWDrm addr:$src)>;
5766   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5767                     (scalar_to_vector (loadf64 addr:$src))))))),
5768             (VPMOVSXDQrm addr:$src)>;
5769   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5770                     (scalar_to_vector (loadi64 addr:$src))))))),
5771             (VPMOVSXBWrm addr:$src)>;
5772   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5773                     (scalar_to_vector (loadf64 addr:$src))))))),
5774             (VPMOVSXBWrm addr:$src)>;
5775
5776   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5777                     (scalar_to_vector (loadi32 addr:$src))))))),
5778             (VPMOVSXBDrm addr:$src)>;
5779   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5780                     (scalar_to_vector (loadi32 addr:$src))))))),
5781             (VPMOVSXWQrm addr:$src)>;
5782   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5783                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5784             (VPMOVSXBQrm addr:$src)>;
5785 }
5786
5787 let Predicates = [UseSSE41] in {
5788   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5789   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5790   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5791
5792   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5793   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5794
5795   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5796
5797   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5798             (PMOVZXBWrm addr:$src)>;
5799   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5800             (PMOVZXBWrm addr:$src)>;
5801   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5802             (PMOVZXBDrm addr:$src)>;
5803   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5804             (PMOVZXBQrm addr:$src)>;
5805
5806   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5807             (PMOVZXWDrm addr:$src)>;
5808   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5809             (PMOVZXWDrm addr:$src)>;
5810   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5811             (PMOVZXWQrm addr:$src)>;
5812
5813   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5814             (PMOVZXDQrm addr:$src)>;
5815   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5816             (PMOVZXDQrm addr:$src)>;
5817   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5818             (PMOVZXDQrm addr:$src)>;
5819 }
5820
5821 //===----------------------------------------------------------------------===//
5822 // SSE4.1 - Extract Instructions
5823 //===----------------------------------------------------------------------===//
5824
5825 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5826 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5827   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5828                  (ins VR128:$src1, i32i8imm:$src2),
5829                  !strconcat(OpcodeStr,
5830                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5831                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5832                  OpSize;
5833   let neverHasSideEffects = 1, mayStore = 1 in
5834   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5835                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5836                  !strconcat(OpcodeStr,
5837                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5838                  []>, OpSize;
5839 // FIXME:
5840 // There's an AssertZext in the way of writing the store pattern
5841 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5842 }
5843
5844 let Predicates = [HasAVX] in {
5845   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5846   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5847          (ins VR128:$src1, i32i8imm:$src2),
5848          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5849 }
5850
5851 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5852
5853
5854 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5855 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5856   let neverHasSideEffects = 1, mayStore = 1 in
5857   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5858                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5859                  !strconcat(OpcodeStr,
5860                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5861                  []>, OpSize;
5862 // FIXME:
5863 // There's an AssertZext in the way of writing the store pattern
5864 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5865 }
5866
5867 let Predicates = [HasAVX] in
5868   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5869
5870 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5871
5872
5873 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5874 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5875   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5876                  (ins VR128:$src1, i32i8imm:$src2),
5877                  !strconcat(OpcodeStr,
5878                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5879                  [(set GR32:$dst,
5880                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5881   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5882                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5883                  !strconcat(OpcodeStr,
5884                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5885                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5886                           addr:$dst)]>, OpSize;
5887 }
5888
5889 let Predicates = [HasAVX] in
5890   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5891
5892 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5893
5894 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5895 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5896   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5897                  (ins VR128:$src1, i32i8imm:$src2),
5898                  !strconcat(OpcodeStr,
5899                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5900                  [(set GR64:$dst,
5901                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5902   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5903                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5904                  !strconcat(OpcodeStr,
5905                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5906                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5907                           addr:$dst)]>, OpSize, REX_W;
5908 }
5909
5910 let Predicates = [HasAVX] in
5911   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5912
5913 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5914
5915 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5916 /// destination
5917 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5918   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5919                  (ins VR128:$src1, i32i8imm:$src2),
5920                  !strconcat(OpcodeStr,
5921                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5922                  [(set GR32:$dst,
5923                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5924            OpSize;
5925   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5926                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5927                  !strconcat(OpcodeStr,
5928                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5929                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5930                           addr:$dst)]>, OpSize;
5931 }
5932
5933 let ExeDomain = SSEPackedSingle in {
5934   let Predicates = [HasAVX] in {
5935     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5936     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5937                     (ins VR128:$src1, i32i8imm:$src2),
5938                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5939                     []>, OpSize, VEX;
5940   }
5941   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5942 }
5943
5944 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5945 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5946                                               imm:$src2))),
5947                  addr:$dst),
5948           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5949           Requires<[HasAVX]>;
5950 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5951                                               imm:$src2))),
5952                  addr:$dst),
5953           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5954           Requires<[UseSSE41]>;
5955
5956 //===----------------------------------------------------------------------===//
5957 // SSE4.1 - Insert Instructions
5958 //===----------------------------------------------------------------------===//
5959
5960 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5961   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5962       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5963       !if(Is2Addr,
5964         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5965         !strconcat(asm,
5966                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5967       [(set VR128:$dst,
5968         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5969   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5970       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5971       !if(Is2Addr,
5972         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5973         !strconcat(asm,
5974                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5975       [(set VR128:$dst,
5976         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5977                    imm:$src3))]>, OpSize;
5978 }
5979
5980 let Predicates = [HasAVX] in
5981   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5982 let Constraints = "$src1 = $dst" in
5983   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5984
5985 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5986   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5987       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5988       !if(Is2Addr,
5989         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5990         !strconcat(asm,
5991                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5992       [(set VR128:$dst,
5993         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5994       OpSize;
5995   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5996       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5997       !if(Is2Addr,
5998         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5999         !strconcat(asm,
6000                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6001       [(set VR128:$dst,
6002         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6003                           imm:$src3)))]>, OpSize;
6004 }
6005
6006 let Predicates = [HasAVX] in
6007   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6008 let Constraints = "$src1 = $dst" in
6009   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6010
6011 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6012   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6013       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6014       !if(Is2Addr,
6015         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6016         !strconcat(asm,
6017                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6018       [(set VR128:$dst,
6019         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6020       OpSize;
6021   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6022       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6023       !if(Is2Addr,
6024         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6025         !strconcat(asm,
6026                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6027       [(set VR128:$dst,
6028         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6029                           imm:$src3)))]>, OpSize;
6030 }
6031
6032 let Predicates = [HasAVX] in
6033   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6034 let Constraints = "$src1 = $dst" in
6035   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6036
6037 // insertps has a few different modes, there's the first two here below which
6038 // are optimized inserts that won't zero arbitrary elements in the destination
6039 // vector. The next one matches the intrinsic and could zero arbitrary elements
6040 // in the target vector.
6041 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6042   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6043       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6044       !if(Is2Addr,
6045         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6046         !strconcat(asm,
6047                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6048       [(set VR128:$dst,
6049         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6050       OpSize;
6051   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6052       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6053       !if(Is2Addr,
6054         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6055         !strconcat(asm,
6056                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6057       [(set VR128:$dst,
6058         (X86insrtps VR128:$src1,
6059                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6060                     imm:$src3))]>, OpSize;
6061 }
6062
6063 let ExeDomain = SSEPackedSingle in {
6064   let Predicates = [HasAVX] in
6065     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6066   let Constraints = "$src1 = $dst" in
6067     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6068 }
6069
6070 //===----------------------------------------------------------------------===//
6071 // SSE4.1 - Round Instructions
6072 //===----------------------------------------------------------------------===//
6073
6074 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6075                             X86MemOperand x86memop, RegisterClass RC,
6076                             PatFrag mem_frag32, PatFrag mem_frag64,
6077                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6078 let ExeDomain = SSEPackedSingle in {
6079   // Intrinsic operation, reg.
6080   // Vector intrinsic operation, reg
6081   def PSr : SS4AIi8<opcps, MRMSrcReg,
6082                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6083                     !strconcat(OpcodeStr,
6084                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6085                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6086                     OpSize;
6087
6088   // Vector intrinsic operation, mem
6089   def PSm : SS4AIi8<opcps, MRMSrcMem,
6090                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6091                     !strconcat(OpcodeStr,
6092                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6093                     [(set RC:$dst,
6094                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6095                     OpSize;
6096 } // ExeDomain = SSEPackedSingle
6097
6098 let ExeDomain = SSEPackedDouble in {
6099   // Vector intrinsic operation, reg
6100   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6101                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6102                     !strconcat(OpcodeStr,
6103                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6104                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6105                     OpSize;
6106
6107   // Vector intrinsic operation, mem
6108   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6109                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6110                     !strconcat(OpcodeStr,
6111                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6112                     [(set RC:$dst,
6113                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6114                     OpSize;
6115 } // ExeDomain = SSEPackedDouble
6116 }
6117
6118 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6119                             string OpcodeStr,
6120                             Intrinsic F32Int,
6121                             Intrinsic F64Int, bit Is2Addr = 1> {
6122 let ExeDomain = GenericDomain in {
6123   // Operation, reg.
6124   def SSr : SS4AIi8<opcss, MRMSrcReg,
6125       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6126       !if(Is2Addr,
6127           !strconcat(OpcodeStr,
6128               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6129           !strconcat(OpcodeStr,
6130               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6131       []>, OpSize;
6132
6133   // Intrinsic operation, reg.
6134   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6135         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6136         !if(Is2Addr,
6137             !strconcat(OpcodeStr,
6138                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6139             !strconcat(OpcodeStr,
6140                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6141         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6142         OpSize;
6143
6144   // Intrinsic operation, mem.
6145   def SSm : SS4AIi8<opcss, MRMSrcMem,
6146         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6147         !if(Is2Addr,
6148             !strconcat(OpcodeStr,
6149                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6150             !strconcat(OpcodeStr,
6151                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6152         [(set VR128:$dst,
6153              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6154         OpSize;
6155
6156   // Operation, reg.
6157   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6158         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6159         !if(Is2Addr,
6160             !strconcat(OpcodeStr,
6161                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6162             !strconcat(OpcodeStr,
6163                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6164         []>, OpSize;
6165
6166   // Intrinsic operation, reg.
6167   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6168         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6169         !if(Is2Addr,
6170             !strconcat(OpcodeStr,
6171                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6172             !strconcat(OpcodeStr,
6173                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6174         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6175         OpSize;
6176
6177   // Intrinsic operation, mem.
6178   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6179         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6180         !if(Is2Addr,
6181             !strconcat(OpcodeStr,
6182                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6183             !strconcat(OpcodeStr,
6184                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6185         [(set VR128:$dst,
6186               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6187         OpSize;
6188 } // ExeDomain = GenericDomain
6189 }
6190
6191 // FP round - roundss, roundps, roundsd, roundpd
6192 let Predicates = [HasAVX] in {
6193   // Intrinsic form
6194   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6195                                   memopv4f32, memopv2f64,
6196                                   int_x86_sse41_round_ps,
6197                                   int_x86_sse41_round_pd>, VEX;
6198   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6199                                   memopv8f32, memopv4f64,
6200                                   int_x86_avx_round_ps_256,
6201                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6202   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6203                                   int_x86_sse41_round_ss,
6204                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6205
6206   def : Pat<(ffloor FR32:$src),
6207             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6208   def : Pat<(f64 (ffloor FR64:$src)),
6209             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6210   def : Pat<(f32 (fnearbyint FR32:$src)),
6211             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6212   def : Pat<(f64 (fnearbyint FR64:$src)),
6213             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6214   def : Pat<(f32 (fceil FR32:$src)),
6215             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6216   def : Pat<(f64 (fceil FR64:$src)),
6217             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6218   def : Pat<(f32 (frint FR32:$src)),
6219             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6220   def : Pat<(f64 (frint FR64:$src)),
6221             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6222   def : Pat<(f32 (ftrunc FR32:$src)),
6223             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6224   def : Pat<(f64 (ftrunc FR64:$src)),
6225             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6226
6227   def : Pat<(v4f32 (ffloor VR128:$src)),
6228             (VROUNDPSr VR128:$src, (i32 0x1))>;
6229   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6230             (VROUNDPSr VR128:$src, (i32 0xC))>;
6231   def : Pat<(v4f32 (fceil VR128:$src)),
6232             (VROUNDPSr VR128:$src, (i32 0x2))>;
6233   def : Pat<(v4f32 (frint VR128:$src)),
6234             (VROUNDPSr VR128:$src, (i32 0x4))>;
6235   def : Pat<(v4f32 (ftrunc VR128:$src)),
6236             (VROUNDPSr VR128:$src, (i32 0x3))>;
6237
6238   def : Pat<(v2f64 (ffloor VR128:$src)),
6239             (VROUNDPDr VR128:$src, (i32 0x1))>;
6240   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6241             (VROUNDPDr VR128:$src, (i32 0xC))>;
6242   def : Pat<(v2f64 (fceil VR128:$src)),
6243             (VROUNDPDr VR128:$src, (i32 0x2))>;
6244   def : Pat<(v2f64 (frint VR128:$src)),
6245             (VROUNDPDr VR128:$src, (i32 0x4))>;
6246   def : Pat<(v2f64 (ftrunc VR128:$src)),
6247             (VROUNDPDr VR128:$src, (i32 0x3))>;
6248
6249   def : Pat<(v8f32 (ffloor VR256:$src)),
6250             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6251   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6252             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6253   def : Pat<(v8f32 (fceil VR256:$src)),
6254             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6255   def : Pat<(v8f32 (frint VR256:$src)),
6256             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6257   def : Pat<(v8f32 (ftrunc VR256:$src)),
6258             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6259
6260   def : Pat<(v4f64 (ffloor VR256:$src)),
6261             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6262   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6263             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6264   def : Pat<(v4f64 (fceil VR256:$src)),
6265             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6266   def : Pat<(v4f64 (frint VR256:$src)),
6267             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6268   def : Pat<(v4f64 (ftrunc VR256:$src)),
6269             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6270 }
6271
6272 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6273                                memopv4f32, memopv2f64,
6274                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6275 let Constraints = "$src1 = $dst" in
6276 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6277                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6278
6279 let Predicates = [UseSSE41] in {
6280   def : Pat<(ffloor FR32:$src),
6281             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6282   def : Pat<(f64 (ffloor FR64:$src)),
6283             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6284   def : Pat<(f32 (fnearbyint FR32:$src)),
6285             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6286   def : Pat<(f64 (fnearbyint FR64:$src)),
6287             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6288   def : Pat<(f32 (fceil FR32:$src)),
6289             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6290   def : Pat<(f64 (fceil FR64:$src)),
6291             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6292   def : Pat<(f32 (frint FR32:$src)),
6293             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6294   def : Pat<(f64 (frint FR64:$src)),
6295             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6296   def : Pat<(f32 (ftrunc FR32:$src)),
6297             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6298   def : Pat<(f64 (ftrunc FR64:$src)),
6299             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6300
6301   def : Pat<(v4f32 (ffloor VR128:$src)),
6302             (ROUNDPSr VR128:$src, (i32 0x1))>;
6303   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6304             (ROUNDPSr VR128:$src, (i32 0xC))>;
6305   def : Pat<(v4f32 (fceil VR128:$src)),
6306             (ROUNDPSr VR128:$src, (i32 0x2))>;
6307   def : Pat<(v4f32 (frint VR128:$src)),
6308             (ROUNDPSr VR128:$src, (i32 0x4))>;
6309   def : Pat<(v4f32 (ftrunc VR128:$src)),
6310             (ROUNDPSr VR128:$src, (i32 0x3))>;
6311
6312   def : Pat<(v2f64 (ffloor VR128:$src)),
6313             (ROUNDPDr VR128:$src, (i32 0x1))>;
6314   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6315             (ROUNDPDr VR128:$src, (i32 0xC))>;
6316   def : Pat<(v2f64 (fceil VR128:$src)),
6317             (ROUNDPDr VR128:$src, (i32 0x2))>;
6318   def : Pat<(v2f64 (frint VR128:$src)),
6319             (ROUNDPDr VR128:$src, (i32 0x4))>;
6320   def : Pat<(v2f64 (ftrunc VR128:$src)),
6321             (ROUNDPDr VR128:$src, (i32 0x3))>;
6322 }
6323
6324 //===----------------------------------------------------------------------===//
6325 // SSE4.1 - Packed Bit Test
6326 //===----------------------------------------------------------------------===//
6327
6328 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6329 // the intel intrinsic that corresponds to this.
6330 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6331 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6332                 "vptest\t{$src2, $src1|$src1, $src2}",
6333                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6334                 OpSize, VEX;
6335 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6336                 "vptest\t{$src2, $src1|$src1, $src2}",
6337                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6338                 OpSize, VEX;
6339
6340 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6341                 "vptest\t{$src2, $src1|$src1, $src2}",
6342                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6343                 OpSize, VEX, VEX_L;
6344 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6345                 "vptest\t{$src2, $src1|$src1, $src2}",
6346                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6347                 OpSize, VEX, VEX_L;
6348 }
6349
6350 let Defs = [EFLAGS] in {
6351 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6352               "ptest\t{$src2, $src1|$src1, $src2}",
6353               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6354               OpSize;
6355 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6356               "ptest\t{$src2, $src1|$src1, $src2}",
6357               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6358               OpSize;
6359 }
6360
6361 // The bit test instructions below are AVX only
6362 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6363                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6364   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6365             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6366             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6367   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6368             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6369             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6370             OpSize, VEX;
6371 }
6372
6373 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6374 let ExeDomain = SSEPackedSingle in {
6375 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6376 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6377                             VEX_L;
6378 }
6379 let ExeDomain = SSEPackedDouble in {
6380 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6381 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6382                             VEX_L;
6383 }
6384 }
6385
6386 //===----------------------------------------------------------------------===//
6387 // SSE4.1 - Misc Instructions
6388 //===----------------------------------------------------------------------===//
6389
6390 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6391   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6392                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6393                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6394                      OpSize, XS;
6395   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6396                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6397                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6398                       (implicit EFLAGS)]>, OpSize, XS;
6399
6400   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6401                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6402                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6403                      XS;
6404   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6405                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6406                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6407                       (implicit EFLAGS)]>, XS;
6408
6409   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6410                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6411                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6412                       XS;
6413   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6414                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6415                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6416                        (implicit EFLAGS)]>, XS;
6417 }
6418
6419
6420
6421 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6422 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6423                                  Intrinsic IntId128> {
6424   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6425                     (ins VR128:$src),
6426                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6427                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6428   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6429                      (ins i128mem:$src),
6430                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6431                      [(set VR128:$dst,
6432                        (IntId128
6433                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6434 }
6435
6436 let Predicates = [HasAVX] in
6437 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6438                                          int_x86_sse41_phminposuw>, VEX;
6439 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6440                                          int_x86_sse41_phminposuw>;
6441
6442 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6443 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6444                               Intrinsic IntId128, bit Is2Addr = 1> {
6445   let isCommutable = 1 in
6446   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6447        (ins VR128:$src1, VR128:$src2),
6448        !if(Is2Addr,
6449            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6450            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6451        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6452   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6453        (ins VR128:$src1, i128mem:$src2),
6454        !if(Is2Addr,
6455            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6456            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6457        [(set VR128:$dst,
6458          (IntId128 VR128:$src1,
6459           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6460 }
6461
6462 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6463 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6464                                 Intrinsic IntId256> {
6465   let isCommutable = 1 in
6466   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6467        (ins VR256:$src1, VR256:$src2),
6468        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6469        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6470   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6471        (ins VR256:$src1, i256mem:$src2),
6472        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6473        [(set VR256:$dst,
6474          (IntId256 VR256:$src1,
6475           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6476 }
6477
6478
6479 /// SS48I_binop_rm - Simple SSE41 binary operator.
6480 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6481                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6482                           X86MemOperand x86memop, bit Is2Addr = 1> {
6483   let isCommutable = 1 in
6484   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6485        (ins RC:$src1, RC:$src2),
6486        !if(Is2Addr,
6487            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6488            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6489        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6490   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6491        (ins RC:$src1, x86memop:$src2),
6492        !if(Is2Addr,
6493            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6494            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6495        [(set RC:$dst,
6496          (OpVT (OpNode RC:$src1,
6497           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6498 }
6499
6500 let Predicates = [HasAVX] in {
6501   let isCommutable = 0 in
6502   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6503                                                          0>, VEX_4V;
6504   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6505                                   memopv2i64, i128mem, 0>, VEX_4V;
6506   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6507                                   memopv2i64, i128mem, 0>, VEX_4V;
6508   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6509                                   memopv2i64, i128mem, 0>, VEX_4V;
6510   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6511                                   memopv2i64, i128mem, 0>, VEX_4V;
6512   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6513                                   memopv2i64, i128mem, 0>, VEX_4V;
6514   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6515                                   memopv2i64, i128mem, 0>, VEX_4V;
6516   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6517                                   memopv2i64, i128mem, 0>, VEX_4V;
6518   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6519                                   memopv2i64, i128mem, 0>, VEX_4V;
6520   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6521                                                          0>, VEX_4V;
6522 }
6523
6524 let Predicates = [HasAVX2] in {
6525   let isCommutable = 0 in
6526   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6527                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6528   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6529                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6530   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6531                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6532   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6533                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6534   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6535                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6536   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6537                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6538   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6539                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6540   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6541                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6542   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6543                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6544   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6545                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6546 }
6547
6548 let Constraints = "$src1 = $dst" in {
6549   let isCommutable = 0 in
6550   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6551   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6552                                  memopv2i64, i128mem>;
6553   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6554                                  memopv2i64, i128mem>;
6555   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6556                                  memopv2i64, i128mem>;
6557   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6558                                  memopv2i64, i128mem>;
6559   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6560                                  memopv2i64, i128mem>;
6561   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6562                                  memopv2i64, i128mem>;
6563   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6564                                  memopv2i64, i128mem>;
6565   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6566                                  memopv2i64, i128mem>;
6567   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6568 }
6569
6570 let Predicates = [HasAVX] in {
6571   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6572                                 memopv2i64, i128mem, 0>, VEX_4V;
6573   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6574                                  memopv2i64, i128mem, 0>, VEX_4V;
6575 }
6576 let Predicates = [HasAVX2] in {
6577   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6578                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6579   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6580                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6581 }
6582
6583 let Constraints = "$src1 = $dst" in {
6584   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6585                                 memopv2i64, i128mem>;
6586   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6587                                 memopv2i64, i128mem>;
6588 }
6589
6590 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6591 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6592                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6593                  X86MemOperand x86memop, bit Is2Addr = 1> {
6594   let isCommutable = 1 in
6595   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6596         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6597         !if(Is2Addr,
6598             !strconcat(OpcodeStr,
6599                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6600             !strconcat(OpcodeStr,
6601                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6602         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6603         OpSize;
6604   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6605         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6606         !if(Is2Addr,
6607             !strconcat(OpcodeStr,
6608                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6609             !strconcat(OpcodeStr,
6610                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6611         [(set RC:$dst,
6612           (IntId RC:$src1,
6613            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6614         OpSize;
6615 }
6616
6617 let Predicates = [HasAVX] in {
6618   let isCommutable = 0 in {
6619     let ExeDomain = SSEPackedSingle in {
6620     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6621                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6622     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6623                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6624                                     f256mem, 0>, VEX_4V, VEX_L;
6625     }
6626     let ExeDomain = SSEPackedDouble in {
6627     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6628                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6629     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6630                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6631                                      f256mem, 0>, VEX_4V, VEX_L;
6632     }
6633   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6634                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6635   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6636                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6637   }
6638   let ExeDomain = SSEPackedSingle in
6639   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6640                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6641   let ExeDomain = SSEPackedDouble in
6642   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6643                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6644   let ExeDomain = SSEPackedSingle in
6645   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6646                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6647 }
6648
6649 let Predicates = [HasAVX2] in {
6650   let isCommutable = 0 in {
6651   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6652                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6653   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6654                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6655   }
6656 }
6657
6658 let Constraints = "$src1 = $dst" in {
6659   let isCommutable = 0 in {
6660   let ExeDomain = SSEPackedSingle in
6661   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6662                                      VR128, memopv4f32, f128mem>;
6663   let ExeDomain = SSEPackedDouble in
6664   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6665                                      VR128, memopv2f64, f128mem>;
6666   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6667                                      VR128, memopv2i64, i128mem>;
6668   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6669                                      VR128, memopv2i64, i128mem>;
6670   }
6671   let ExeDomain = SSEPackedSingle in
6672   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6673                                   VR128, memopv4f32, f128mem>;
6674   let ExeDomain = SSEPackedDouble in
6675   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6676                                   VR128, memopv2f64, f128mem>;
6677 }
6678
6679 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6680 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6681                                     RegisterClass RC, X86MemOperand x86memop,
6682                                     PatFrag mem_frag, Intrinsic IntId> {
6683   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6684                   (ins RC:$src1, RC:$src2, RC:$src3),
6685                   !strconcat(OpcodeStr,
6686                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6687                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6688                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6689
6690   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6691                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6692                   !strconcat(OpcodeStr,
6693                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6694                   [(set RC:$dst,
6695                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6696                                RC:$src3))],
6697                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6698 }
6699
6700 let Predicates = [HasAVX] in {
6701 let ExeDomain = SSEPackedDouble in {
6702 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6703                                            memopv2f64, int_x86_sse41_blendvpd>;
6704 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6705                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6706 } // ExeDomain = SSEPackedDouble
6707 let ExeDomain = SSEPackedSingle in {
6708 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6709                                            memopv4f32, int_x86_sse41_blendvps>;
6710 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6711                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6712 } // ExeDomain = SSEPackedSingle
6713 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6714                                            memopv2i64, int_x86_sse41_pblendvb>;
6715 }
6716
6717 let Predicates = [HasAVX2] in {
6718 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6719                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6720 }
6721
6722 let Predicates = [HasAVX] in {
6723   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6724                             (v16i8 VR128:$src2))),
6725             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6726   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6727                             (v4i32 VR128:$src2))),
6728             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6729   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6730                             (v4f32 VR128:$src2))),
6731             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6732   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6733                             (v2i64 VR128:$src2))),
6734             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6735   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6736                             (v2f64 VR128:$src2))),
6737             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6738   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6739                             (v8i32 VR256:$src2))),
6740             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6741   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6742                             (v8f32 VR256:$src2))),
6743             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6744   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6745                             (v4i64 VR256:$src2))),
6746             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6747   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6748                             (v4f64 VR256:$src2))),
6749             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6750
6751   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6752                                (imm:$mask))),
6753             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6754   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6755                                (imm:$mask))),
6756             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6757
6758   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6759                                (imm:$mask))),
6760             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6761   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6762                                (imm:$mask))),
6763             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6764   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6765                                (imm:$mask))),
6766             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6767 }
6768
6769 let Predicates = [HasAVX2] in {
6770   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6771                             (v32i8 VR256:$src2))),
6772             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6773   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6774                                (imm:$mask))),
6775             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6776 }
6777
6778 /// SS41I_ternary_int - SSE 4.1 ternary operator
6779 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6780   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6781                                X86MemOperand x86memop, Intrinsic IntId> {
6782     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6783                     (ins VR128:$src1, VR128:$src2),
6784                     !strconcat(OpcodeStr,
6785                      "\t{$src2, $dst|$dst, $src2}"),
6786                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6787                     OpSize;
6788
6789     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6790                     (ins VR128:$src1, x86memop:$src2),
6791                     !strconcat(OpcodeStr,
6792                      "\t{$src2, $dst|$dst, $src2}"),
6793                     [(set VR128:$dst,
6794                       (IntId VR128:$src1,
6795                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6796   }
6797 }
6798
6799 let ExeDomain = SSEPackedDouble in
6800 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6801                                   int_x86_sse41_blendvpd>;
6802 let ExeDomain = SSEPackedSingle in
6803 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6804                                   int_x86_sse41_blendvps>;
6805 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6806                                   int_x86_sse41_pblendvb>;
6807
6808 // Aliases with the implicit xmm0 argument
6809 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6810                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6811 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6812                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6813 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6814                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6815 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6816                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6817 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6818                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6819 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6820                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6821
6822 let Predicates = [UseSSE41] in {
6823   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6824                             (v16i8 VR128:$src2))),
6825             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6826   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6827                             (v4i32 VR128:$src2))),
6828             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6829   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6830                             (v4f32 VR128:$src2))),
6831             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6832   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6833                             (v2i64 VR128:$src2))),
6834             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6835   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6836                             (v2f64 VR128:$src2))),
6837             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6838
6839   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6840                                (imm:$mask))),
6841             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6842   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6843                                (imm:$mask))),
6844             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6845   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6846                                (imm:$mask))),
6847             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6848
6849 }
6850
6851 let Predicates = [HasAVX] in
6852 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6853                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6854                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6855                        OpSize, VEX;
6856 let Predicates = [HasAVX2] in
6857 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6858                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6859                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6860                          OpSize, VEX, VEX_L;
6861 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6862                        "movntdqa\t{$src, $dst|$dst, $src}",
6863                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6864                        OpSize;
6865
6866 //===----------------------------------------------------------------------===//
6867 // SSE4.2 - Compare Instructions
6868 //===----------------------------------------------------------------------===//
6869
6870 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6871 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6872                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6873                           X86MemOperand x86memop, bit Is2Addr = 1> {
6874   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6875        (ins RC:$src1, RC:$src2),
6876        !if(Is2Addr,
6877            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6878            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6879        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6880        OpSize;
6881   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6882        (ins RC:$src1, x86memop:$src2),
6883        !if(Is2Addr,
6884            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6885            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6886        [(set RC:$dst,
6887          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6888 }
6889
6890 let Predicates = [HasAVX] in
6891   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6892                                  memopv2i64, i128mem, 0>, VEX_4V;
6893
6894 let Predicates = [HasAVX2] in
6895   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6896                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6897
6898 let Constraints = "$src1 = $dst" in
6899   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6900                                 memopv2i64, i128mem>;
6901
6902 //===----------------------------------------------------------------------===//
6903 // SSE4.2 - String/text Processing Instructions
6904 //===----------------------------------------------------------------------===//
6905
6906 // Packed Compare Implicit Length Strings, Return Mask
6907 multiclass pseudo_pcmpistrm<string asm> {
6908   def REG : PseudoI<(outs VR128:$dst),
6909                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6910     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6911                                                   imm:$src3))]>;
6912   def MEM : PseudoI<(outs VR128:$dst),
6913                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6914     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
6915                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6916 }
6917
6918 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6919   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6920   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
6921 }
6922
6923 multiclass pcmpistrm_SS42AI<string asm> {
6924   def rr : SS42AI<0x62, MRMSrcReg, (outs),
6925     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6926     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6927     []>, OpSize;
6928   let mayLoad = 1 in
6929   def rm :SS42AI<0x62, MRMSrcMem, (outs),
6930     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6931     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6932     []>, OpSize;
6933 }
6934
6935 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6936   let Predicates = [HasAVX] in
6937   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
6938   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
6939 }
6940
6941 // Packed Compare Explicit Length Strings, Return Mask
6942 multiclass pseudo_pcmpestrm<string asm> {
6943   def REG : PseudoI<(outs VR128:$dst),
6944                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6945     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6946                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6947   def MEM : PseudoI<(outs VR128:$dst),
6948                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6949     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
6950                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
6951 }
6952
6953 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6954   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6955   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
6956 }
6957
6958 multiclass SS42AI_pcmpestrm<string asm> {
6959   def rr : SS42AI<0x60, MRMSrcReg, (outs),
6960     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6961     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6962     []>, OpSize;
6963   let mayLoad = 1 in
6964   def rm : SS42AI<0x60, MRMSrcMem, (outs),
6965     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6966     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6967     []>, OpSize;
6968 }
6969
6970 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6971   let Predicates = [HasAVX] in
6972   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
6973   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
6974 }
6975
6976 // Packed Compare Implicit Length Strings, Return Index
6977 multiclass pseudo_pcmpistri<string asm> {
6978   def REG : PseudoI<(outs GR32:$dst),
6979                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6980     [(set GR32:$dst, EFLAGS,
6981       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
6982   def MEM : PseudoI<(outs GR32:$dst),
6983                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6984     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
6985                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6986 }
6987
6988 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6989   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
6990   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
6991 }
6992
6993 multiclass SS42AI_pcmpistri<string asm> {
6994   def rr : SS42AI<0x63, MRMSrcReg, (outs),
6995     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6996     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6997     []>, OpSize;
6998   let mayLoad = 1 in
6999   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7000     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7001     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7002     []>, OpSize;
7003 }
7004
7005 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7006   let Predicates = [HasAVX] in
7007   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7008   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7009 }
7010
7011 // Packed Compare Explicit Length Strings, Return Index
7012 multiclass pseudo_pcmpestri<string asm> {
7013   def REG : PseudoI<(outs GR32:$dst),
7014                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7015     [(set GR32:$dst, EFLAGS,
7016       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7017   def MEM : PseudoI<(outs GR32:$dst),
7018                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7019     [(set GR32:$dst, EFLAGS,
7020       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7021        imm:$src5))]>;
7022 }
7023
7024 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7025   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7026   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7027 }
7028
7029 multiclass SS42AI_pcmpestri<string asm> {
7030   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7031     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7032     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7033     []>, OpSize;
7034   let mayLoad = 1 in
7035   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7036     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7037     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7038     []>, OpSize;
7039 }
7040
7041 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7042   let Predicates = [HasAVX] in
7043   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7044   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7045 }
7046
7047 //===----------------------------------------------------------------------===//
7048 // SSE4.2 - CRC Instructions
7049 //===----------------------------------------------------------------------===//
7050
7051 // No CRC instructions have AVX equivalents
7052
7053 // crc intrinsic instruction
7054 // This set of instructions are only rm, the only difference is the size
7055 // of r and m.
7056 let Constraints = "$src1 = $dst" in {
7057   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7058                       (ins GR32:$src1, i8mem:$src2),
7059                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7060                        [(set GR32:$dst,
7061                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7062                          (load addr:$src2)))]>;
7063   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7064                       (ins GR32:$src1, GR8:$src2),
7065                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7066                        [(set GR32:$dst,
7067                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7068   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7069                       (ins GR32:$src1, i16mem:$src2),
7070                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7071                        [(set GR32:$dst,
7072                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7073                          (load addr:$src2)))]>,
7074                          OpSize;
7075   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7076                       (ins GR32:$src1, GR16:$src2),
7077                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7078                        [(set GR32:$dst,
7079                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7080                          OpSize;
7081   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7082                       (ins GR32:$src1, i32mem:$src2),
7083                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7084                        [(set GR32:$dst,
7085                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7086                          (load addr:$src2)))]>;
7087   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7088                       (ins GR32:$src1, GR32:$src2),
7089                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7090                        [(set GR32:$dst,
7091                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7092   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7093                       (ins GR64:$src1, i8mem:$src2),
7094                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7095                        [(set GR64:$dst,
7096                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7097                          (load addr:$src2)))]>,
7098                          REX_W;
7099   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7100                       (ins GR64:$src1, GR8:$src2),
7101                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7102                        [(set GR64:$dst,
7103                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7104                          REX_W;
7105   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7106                       (ins GR64:$src1, i64mem:$src2),
7107                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7108                        [(set GR64:$dst,
7109                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7110                          (load addr:$src2)))]>,
7111                          REX_W;
7112   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7113                       (ins GR64:$src1, GR64:$src2),
7114                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7115                        [(set GR64:$dst,
7116                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7117                          REX_W;
7118 }
7119
7120 //===----------------------------------------------------------------------===//
7121 // AES-NI Instructions
7122 //===----------------------------------------------------------------------===//
7123
7124 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7125                               Intrinsic IntId128, bit Is2Addr = 1> {
7126   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7127        (ins VR128:$src1, VR128:$src2),
7128        !if(Is2Addr,
7129            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7130            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7131        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7132        OpSize;
7133   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7134        (ins VR128:$src1, i128mem:$src2),
7135        !if(Is2Addr,
7136            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7137            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7138        [(set VR128:$dst,
7139          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7140 }
7141
7142 // Perform One Round of an AES Encryption/Decryption Flow
7143 let Predicates = [HasAVX, HasAES] in {
7144   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7145                          int_x86_aesni_aesenc, 0>, VEX_4V;
7146   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7147                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7148   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7149                          int_x86_aesni_aesdec, 0>, VEX_4V;
7150   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7151                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7152 }
7153
7154 let Constraints = "$src1 = $dst" in {
7155   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7156                          int_x86_aesni_aesenc>;
7157   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7158                          int_x86_aesni_aesenclast>;
7159   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7160                          int_x86_aesni_aesdec>;
7161   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7162                          int_x86_aesni_aesdeclast>;
7163 }
7164
7165 // Perform the AES InvMixColumn Transformation
7166 let Predicates = [HasAVX, HasAES] in {
7167   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7168       (ins VR128:$src1),
7169       "vaesimc\t{$src1, $dst|$dst, $src1}",
7170       [(set VR128:$dst,
7171         (int_x86_aesni_aesimc VR128:$src1))]>,
7172       OpSize, VEX;
7173   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7174       (ins i128mem:$src1),
7175       "vaesimc\t{$src1, $dst|$dst, $src1}",
7176       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7177       OpSize, VEX;
7178 }
7179 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7180   (ins VR128:$src1),
7181   "aesimc\t{$src1, $dst|$dst, $src1}",
7182   [(set VR128:$dst,
7183     (int_x86_aesni_aesimc VR128:$src1))]>,
7184   OpSize;
7185 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7186   (ins i128mem:$src1),
7187   "aesimc\t{$src1, $dst|$dst, $src1}",
7188   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7189   OpSize;
7190
7191 // AES Round Key Generation Assist
7192 let Predicates = [HasAVX, HasAES] in {
7193   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7194       (ins VR128:$src1, i8imm:$src2),
7195       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7196       [(set VR128:$dst,
7197         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7198       OpSize, VEX;
7199   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7200       (ins i128mem:$src1, i8imm:$src2),
7201       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7202       [(set VR128:$dst,
7203         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7204       OpSize, VEX;
7205 }
7206 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7207   (ins VR128:$src1, i8imm:$src2),
7208   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7209   [(set VR128:$dst,
7210     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7211   OpSize;
7212 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7213   (ins i128mem:$src1, i8imm:$src2),
7214   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7215   [(set VR128:$dst,
7216     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7217   OpSize;
7218
7219 //===----------------------------------------------------------------------===//
7220 // PCLMUL Instructions
7221 //===----------------------------------------------------------------------===//
7222
7223 // AVX carry-less Multiplication instructions
7224 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7225            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7226            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7227            [(set VR128:$dst,
7228              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7229
7230 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7231            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7232            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7233            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7234                               (memopv2i64 addr:$src2), imm:$src3))]>;
7235
7236 // Carry-less Multiplication instructions
7237 let Constraints = "$src1 = $dst" in {
7238 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7239            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7240            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7241            [(set VR128:$dst,
7242              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7243
7244 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7245            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7246            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7247            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7248                               (memopv2i64 addr:$src2), imm:$src3))]>;
7249 } // Constraints = "$src1 = $dst"
7250
7251
7252 multiclass pclmul_alias<string asm, int immop> {
7253   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7254                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7255
7256   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7257                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7258
7259   def : InstAlias<!strconcat("vpclmul", asm,
7260                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7261                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7262
7263   def : InstAlias<!strconcat("vpclmul", asm,
7264                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7265                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7266 }
7267 defm : pclmul_alias<"hqhq", 0x11>;
7268 defm : pclmul_alias<"hqlq", 0x01>;
7269 defm : pclmul_alias<"lqhq", 0x10>;
7270 defm : pclmul_alias<"lqlq", 0x00>;
7271
7272 //===----------------------------------------------------------------------===//
7273 // SSE4A Instructions
7274 //===----------------------------------------------------------------------===//
7275
7276 let Predicates = [HasSSE4A] in {
7277
7278 let Constraints = "$src = $dst" in {
7279 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7280                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7281                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7282                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7283                                     imm:$idx))]>, TB, OpSize;
7284 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7285               (ins VR128:$src, VR128:$mask),
7286               "extrq\t{$mask, $src|$src, $mask}",
7287               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7288                                  VR128:$mask))]>, TB, OpSize;
7289
7290 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7291                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7292                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7293                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7294                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7295 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7296                  (ins VR128:$src, VR128:$mask),
7297                  "insertq\t{$mask, $src|$src, $mask}",
7298                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7299                                     VR128:$mask))]>, XD;
7300 }
7301
7302 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7303                 "movntss\t{$src, $dst|$dst, $src}",
7304                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7305
7306 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7307                 "movntsd\t{$src, $dst|$dst, $src}",
7308                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7309 }
7310
7311 //===----------------------------------------------------------------------===//
7312 // AVX Instructions
7313 //===----------------------------------------------------------------------===//
7314
7315 //===----------------------------------------------------------------------===//
7316 // VBROADCAST - Load from memory and broadcast to all elements of the
7317 //              destination operand
7318 //
7319 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7320                     X86MemOperand x86memop, Intrinsic Int> :
7321   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7322         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7323         [(set RC:$dst, (Int addr:$src))]>, VEX;
7324
7325 // AVX2 adds register forms
7326 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7327                          Intrinsic Int> :
7328   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7329          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7330          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7331
7332 let ExeDomain = SSEPackedSingle in {
7333   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7334                                       int_x86_avx_vbroadcast_ss>;
7335   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7336                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7337 }
7338 let ExeDomain = SSEPackedDouble in
7339 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7340                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7341 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7342                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7343
7344 let ExeDomain = SSEPackedSingle in {
7345   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7346                                            int_x86_avx2_vbroadcast_ss_ps>;
7347   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7348                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7349 }
7350 let ExeDomain = SSEPackedDouble in
7351 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7352                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7353
7354 let Predicates = [HasAVX2] in
7355 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7356                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7357
7358 let Predicates = [HasAVX] in
7359 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7360           (VBROADCASTF128 addr:$src)>;
7361
7362
7363 //===----------------------------------------------------------------------===//
7364 // VINSERTF128 - Insert packed floating-point values
7365 //
7366 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7367 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7368           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7369           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7370           []>, VEX_4V, VEX_L;
7371 let mayLoad = 1 in
7372 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7373           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7374           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7375           []>, VEX_4V, VEX_L;
7376 }
7377
7378 let Predicates = [HasAVX] in {
7379 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7380                                    (iPTR imm)),
7381           (VINSERTF128rr VR256:$src1, VR128:$src2,
7382                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7383 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7384                                    (iPTR imm)),
7385           (VINSERTF128rr VR256:$src1, VR128:$src2,
7386                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7387
7388 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7389                                    (iPTR imm)),
7390           (VINSERTF128rm VR256:$src1, addr:$src2,
7391                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7392 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7393                                    (iPTR imm)),
7394           (VINSERTF128rm VR256:$src1, addr:$src2,
7395                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7396 }
7397
7398 let Predicates = [HasAVX1Only] in {
7399 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7400                                    (iPTR imm)),
7401           (VINSERTF128rr VR256:$src1, VR128:$src2,
7402                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7403 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7404                                    (iPTR imm)),
7405           (VINSERTF128rr VR256:$src1, VR128:$src2,
7406                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7407 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7408                                    (iPTR imm)),
7409           (VINSERTF128rr VR256:$src1, VR128:$src2,
7410                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7411 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7412                                    (iPTR imm)),
7413           (VINSERTF128rr VR256:$src1, VR128:$src2,
7414                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7415
7416 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7417                                    (iPTR imm)),
7418           (VINSERTF128rm VR256:$src1, addr:$src2,
7419                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7420 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7421                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7422                                    (iPTR imm)),
7423           (VINSERTF128rm VR256:$src1, addr:$src2,
7424                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7425 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7426                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7427                                    (iPTR imm)),
7428           (VINSERTF128rm VR256:$src1, addr:$src2,
7429                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7430 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7431                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7432                                    (iPTR imm)),
7433           (VINSERTF128rm VR256:$src1, addr:$src2,
7434                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7435 }
7436
7437 //===----------------------------------------------------------------------===//
7438 // VEXTRACTF128 - Extract packed floating-point values
7439 //
7440 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7441 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7442           (ins VR256:$src1, i8imm:$src2),
7443           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7444           []>, VEX, VEX_L;
7445 let mayStore = 1 in
7446 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7447           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7448           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7449           []>, VEX, VEX_L;
7450 }
7451
7452 // AVX1 patterns
7453 let Predicates = [HasAVX] in {
7454 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7455           (v4f32 (VEXTRACTF128rr
7456                     (v8f32 VR256:$src1),
7457                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7458 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7459           (v2f64 (VEXTRACTF128rr
7460                     (v4f64 VR256:$src1),
7461                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7462
7463 def : Pat<(alignedstore (v4f32 (vextractf128_extract:$ext (v8f32 VR256:$src1),
7464                                 (iPTR imm))), addr:$dst),
7465           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7466            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7467 def : Pat<(alignedstore (v2f64 (vextractf128_extract:$ext (v4f64 VR256:$src1),
7468                                 (iPTR imm))), addr:$dst),
7469           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7470            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7471 }
7472
7473 let Predicates = [HasAVX1Only] in {
7474 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7475           (v2i64 (VEXTRACTF128rr
7476                   (v4i64 VR256:$src1),
7477                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7478 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7479           (v4i32 (VEXTRACTF128rr
7480                   (v8i32 VR256:$src1),
7481                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7482 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7483           (v8i16 (VEXTRACTF128rr
7484                   (v16i16 VR256:$src1),
7485                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7486 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7487           (v16i8 (VEXTRACTF128rr
7488                   (v32i8 VR256:$src1),
7489                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7490
7491 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7492                                 (iPTR imm))), addr:$dst),
7493           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7494            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7495 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7496                                 (iPTR imm))), addr:$dst),
7497           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7498            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7499 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7500                                 (iPTR imm))), addr:$dst),
7501           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7502            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7503 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7504                                 (iPTR imm))), addr:$dst),
7505           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7506            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7507 }
7508
7509 //===----------------------------------------------------------------------===//
7510 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7511 //
7512 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7513                           Intrinsic IntLd, Intrinsic IntLd256,
7514                           Intrinsic IntSt, Intrinsic IntSt256> {
7515   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7516              (ins VR128:$src1, f128mem:$src2),
7517              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7518              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7519              VEX_4V;
7520   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7521              (ins VR256:$src1, f256mem:$src2),
7522              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7523              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7524              VEX_4V, VEX_L;
7525   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7526              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7527              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7528              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7529   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7530              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7531              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7532              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7533 }
7534
7535 let ExeDomain = SSEPackedSingle in
7536 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7537                                  int_x86_avx_maskload_ps,
7538                                  int_x86_avx_maskload_ps_256,
7539                                  int_x86_avx_maskstore_ps,
7540                                  int_x86_avx_maskstore_ps_256>;
7541 let ExeDomain = SSEPackedDouble in
7542 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7543                                  int_x86_avx_maskload_pd,
7544                                  int_x86_avx_maskload_pd_256,
7545                                  int_x86_avx_maskstore_pd,
7546                                  int_x86_avx_maskstore_pd_256>;
7547
7548 //===----------------------------------------------------------------------===//
7549 // VPERMIL - Permute Single and Double Floating-Point Values
7550 //
7551 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7552                       RegisterClass RC, X86MemOperand x86memop_f,
7553                       X86MemOperand x86memop_i, PatFrag i_frag,
7554                       Intrinsic IntVar, ValueType vt> {
7555   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7556              (ins RC:$src1, RC:$src2),
7557              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7558              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7559   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7560              (ins RC:$src1, x86memop_i:$src2),
7561              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7562              [(set RC:$dst, (IntVar RC:$src1,
7563                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7564
7565   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7566              (ins RC:$src1, i8imm:$src2),
7567              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7568              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7569   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7570              (ins x86memop_f:$src1, i8imm:$src2),
7571              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7572              [(set RC:$dst,
7573                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7574 }
7575
7576 let ExeDomain = SSEPackedSingle in {
7577   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7578                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7579   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7580                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7581 }
7582 let ExeDomain = SSEPackedDouble in {
7583   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7584                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7585   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7586                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7587 }
7588
7589 let Predicates = [HasAVX] in {
7590 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7591           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7592 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7593           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7594 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7595                                (i8 imm:$imm))),
7596           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7597 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7598           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7599
7600 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7601           (VPERMILPDri VR128:$src1, imm:$imm)>;
7602 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7603           (VPERMILPDmi addr:$src1, imm:$imm)>;
7604 }
7605
7606 //===----------------------------------------------------------------------===//
7607 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7608 //
7609 let ExeDomain = SSEPackedSingle in {
7610 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7611           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7612           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7613           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7614                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7615 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7616           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7617           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7618           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7619                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7620 }
7621
7622 let Predicates = [HasAVX] in {
7623 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7624           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7625 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7626                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7627           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7628 }
7629
7630 let Predicates = [HasAVX1Only] in {
7631 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7632           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7633 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7634           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7635 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7636           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7637 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7638           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7639
7640 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7641                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7642           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7643 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7644                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7645           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7646 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7647                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7648           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7649 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7650                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7651           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7652 }
7653
7654 //===----------------------------------------------------------------------===//
7655 // VZERO - Zero YMM registers
7656 //
7657 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7658             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7659   // Zero All YMM registers
7660   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7661                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7662
7663   // Zero Upper bits of YMM registers
7664   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7665                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7666 }
7667
7668 //===----------------------------------------------------------------------===//
7669 // Half precision conversion instructions
7670 //===----------------------------------------------------------------------===//
7671 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7672   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7673              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7674              [(set RC:$dst, (Int VR128:$src))]>,
7675              T8, OpSize, VEX;
7676   let neverHasSideEffects = 1, mayLoad = 1 in
7677   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7678              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7679 }
7680
7681 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7682   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7683                (ins RC:$src1, i32i8imm:$src2),
7684                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7685                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7686                TA, OpSize, VEX;
7687   let neverHasSideEffects = 1, mayStore = 1 in
7688   def mr : Ii8<0x1D, MRMDestMem, (outs),
7689                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7690                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7691                TA, OpSize, VEX;
7692 }
7693
7694 let Predicates = [HasAVX, HasF16C] in {
7695   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7696   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7697   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7698   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7699 }
7700
7701 //===----------------------------------------------------------------------===//
7702 // AVX2 Instructions
7703 //===----------------------------------------------------------------------===//
7704
7705 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7706 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7707                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7708                  X86MemOperand x86memop> {
7709   let isCommutable = 1 in
7710   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7711         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7712         !strconcat(OpcodeStr,
7713             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7714         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7715         VEX_4V;
7716   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7717         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7718         !strconcat(OpcodeStr,
7719             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7720         [(set RC:$dst,
7721           (IntId RC:$src1,
7722            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7723         VEX_4V;
7724 }
7725
7726 let isCommutable = 0 in {
7727 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7728                                    VR128, memopv2i64, i128mem>;
7729 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7730                                     VR256, memopv4i64, i256mem>, VEX_L;
7731 }
7732
7733 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7734                   imm:$mask)),
7735           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7736 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7737                   imm:$mask)),
7738           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7739
7740 //===----------------------------------------------------------------------===//
7741 // VPBROADCAST - Load from memory and broadcast to all elements of the
7742 //               destination operand
7743 //
7744 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7745                           X86MemOperand x86memop, PatFrag ld_frag,
7746                           Intrinsic Int128, Intrinsic Int256> {
7747   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7748                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7749                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7750   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7751                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7752                   [(set VR128:$dst,
7753                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7754   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7755                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7756                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7757   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7758                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7759                    [(set VR256:$dst,
7760                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7761                    VEX, VEX_L;
7762 }
7763
7764 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7765                                     int_x86_avx2_pbroadcastb_128,
7766                                     int_x86_avx2_pbroadcastb_256>;
7767 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7768                                     int_x86_avx2_pbroadcastw_128,
7769                                     int_x86_avx2_pbroadcastw_256>;
7770 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7771                                     int_x86_avx2_pbroadcastd_128,
7772                                     int_x86_avx2_pbroadcastd_256>;
7773 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7774                                     int_x86_avx2_pbroadcastq_128,
7775                                     int_x86_avx2_pbroadcastq_256>;
7776
7777 let Predicates = [HasAVX2] in {
7778   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7779           (VPBROADCASTBrm addr:$src)>;
7780   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7781           (VPBROADCASTBYrm addr:$src)>;
7782   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7783           (VPBROADCASTWrm addr:$src)>;
7784   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7785           (VPBROADCASTWYrm addr:$src)>;
7786   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7787           (VPBROADCASTDrm addr:$src)>;
7788   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7789           (VPBROADCASTDYrm addr:$src)>;
7790   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7791           (VPBROADCASTQrm addr:$src)>;
7792   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7793           (VPBROADCASTQYrm addr:$src)>;
7794
7795   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7796           (VPBROADCASTBrr VR128:$src)>;
7797   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7798           (VPBROADCASTBYrr VR128:$src)>;
7799   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7800           (VPBROADCASTWrr VR128:$src)>;
7801   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7802           (VPBROADCASTWYrr VR128:$src)>;
7803   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7804           (VPBROADCASTDrr VR128:$src)>;
7805   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7806           (VPBROADCASTDYrr VR128:$src)>;
7807   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7808           (VPBROADCASTQrr VR128:$src)>;
7809   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7810           (VPBROADCASTQYrr VR128:$src)>;
7811   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7812           (VBROADCASTSSrr VR128:$src)>;
7813   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7814           (VBROADCASTSSYrr VR128:$src)>;
7815   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7816           (VPBROADCASTQrr VR128:$src)>;
7817   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7818           (VBROADCASTSDYrr VR128:$src)>;
7819
7820   // Provide fallback in case the load node that is used in the patterns above
7821   // is used by additional users, which prevents the pattern selection.
7822   let AddedComplexity = 20 in {
7823     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7824               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7825     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7826               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7827     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7828               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7829
7830     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7831               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7832     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7833               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7834     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7835               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7836   }
7837 }
7838
7839 // AVX1 broadcast patterns
7840 let Predicates = [HasAVX1Only] in {
7841 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7842           (VBROADCASTSSYrm addr:$src)>;
7843 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7844           (VBROADCASTSDYrm addr:$src)>;
7845 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7846           (VBROADCASTSSrm addr:$src)>;
7847 }
7848
7849 let Predicates = [HasAVX] in {
7850 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7851           (VBROADCASTSSYrm addr:$src)>;
7852 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7853           (VBROADCASTSDYrm addr:$src)>;
7854 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7855           (VBROADCASTSSrm addr:$src)>;
7856
7857   // Provide fallback in case the load node that is used in the patterns above
7858   // is used by additional users, which prevents the pattern selection.
7859   let AddedComplexity = 20 in {
7860   // 128bit broadcasts:
7861   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7862             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7863   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7864             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7865               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7866               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7867   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7868             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7869               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7870               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7871
7872   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7873             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7874   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7875             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7876               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7877               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7878   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7879             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7880               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7881               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7882   }
7883 }
7884
7885 //===----------------------------------------------------------------------===//
7886 // VPERM - Permute instructions
7887 //
7888
7889 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7890                      ValueType OpVT> {
7891   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7892                    (ins VR256:$src1, VR256:$src2),
7893                    !strconcat(OpcodeStr,
7894                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7895                    [(set VR256:$dst,
7896                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
7897                    VEX_4V, VEX_L;
7898   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7899                    (ins VR256:$src1, i256mem:$src2),
7900                    !strconcat(OpcodeStr,
7901                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7902                    [(set VR256:$dst,
7903                      (OpVT (X86VPermv VR256:$src1,
7904                             (bitconvert (mem_frag addr:$src2)))))]>,
7905                    VEX_4V, VEX_L;
7906 }
7907
7908 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7909 let ExeDomain = SSEPackedSingle in
7910 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7911
7912 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7913                          ValueType OpVT> {
7914   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7915                      (ins VR256:$src1, i8imm:$src2),
7916                      !strconcat(OpcodeStr,
7917                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7918                      [(set VR256:$dst,
7919                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
7920                      VEX, VEX_L;
7921   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7922                      (ins i256mem:$src1, i8imm:$src2),
7923                      !strconcat(OpcodeStr,
7924                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7925                      [(set VR256:$dst,
7926                        (OpVT (X86VPermi (mem_frag addr:$src1),
7927                               (i8 imm:$src2))))]>, VEX, VEX_L;
7928 }
7929
7930 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7931 let ExeDomain = SSEPackedDouble in
7932 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7933
7934 //===----------------------------------------------------------------------===//
7935 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7936 //
7937 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7938           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7939           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7940           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7941                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7942 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7943           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7944           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7945           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7946                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7947
7948 let Predicates = [HasAVX2] in {
7949 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7950           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7951 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7952           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7953 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7954           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7955
7956 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7957                   (i8 imm:$imm))),
7958           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7959 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7960                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7961           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7962 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7963                   (i8 imm:$imm))),
7964           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7965 }
7966
7967
7968 //===----------------------------------------------------------------------===//
7969 // VINSERTI128 - Insert packed integer values
7970 //
7971 let neverHasSideEffects = 1 in {
7972 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7973           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7974           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7975           []>, VEX_4V, VEX_L;
7976 let mayLoad = 1 in
7977 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7978           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7979           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7980           []>, VEX_4V, VEX_L;
7981 }
7982
7983 let Predicates = [HasAVX2] in {
7984 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7985                                    (iPTR imm)),
7986           (VINSERTI128rr VR256:$src1, VR128:$src2,
7987                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7988 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7989                                    (iPTR imm)),
7990           (VINSERTI128rr VR256:$src1, VR128:$src2,
7991                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7992 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7993                                    (iPTR imm)),
7994           (VINSERTI128rr VR256:$src1, VR128:$src2,
7995                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7996 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7997                                    (iPTR imm)),
7998           (VINSERTI128rr VR256:$src1, VR128:$src2,
7999                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8000
8001 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
8002                                    (iPTR imm)),
8003           (VINSERTI128rm VR256:$src1, addr:$src2,
8004                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8005 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
8006                                    (bc_v4i32 (memopv2i64 addr:$src2)),
8007                                    (iPTR imm)),
8008           (VINSERTI128rm VR256:$src1, addr:$src2,
8009                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8010 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
8011                                    (bc_v16i8 (memopv2i64 addr:$src2)),
8012                                    (iPTR imm)),
8013           (VINSERTI128rm VR256:$src1, addr:$src2,
8014                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8015 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
8016                                    (bc_v8i16 (memopv2i64 addr:$src2)),
8017                                    (iPTR imm)),
8018           (VINSERTI128rm VR256:$src1, addr:$src2,
8019                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8020 }
8021
8022 //===----------------------------------------------------------------------===//
8023 // VEXTRACTI128 - Extract packed integer values
8024 //
8025 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8026           (ins VR256:$src1, i8imm:$src2),
8027           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8028           [(set VR128:$dst,
8029             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8030           VEX, VEX_L;
8031 let neverHasSideEffects = 1, mayStore = 1 in
8032 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8033           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8034           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8035           VEX, VEX_L;
8036
8037 let Predicates = [HasAVX2] in {
8038 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8039           (v2i64 (VEXTRACTI128rr
8040                     (v4i64 VR256:$src1),
8041                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8042 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8043           (v4i32 (VEXTRACTI128rr
8044                     (v8i32 VR256:$src1),
8045                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8046 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8047           (v8i16 (VEXTRACTI128rr
8048                     (v16i16 VR256:$src1),
8049                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8050 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8051           (v16i8 (VEXTRACTI128rr
8052                     (v32i8 VR256:$src1),
8053                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8054
8055 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
8056                                 (iPTR imm))), addr:$dst),
8057           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8058            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8059 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
8060                                 (iPTR imm))), addr:$dst),
8061           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8062            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8063 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
8064                                 (iPTR imm))), addr:$dst),
8065           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8066            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8067 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
8068                                 (iPTR imm))), addr:$dst),
8069           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8070            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8071 }
8072
8073 //===----------------------------------------------------------------------===//
8074 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8075 //
8076 multiclass avx2_pmovmask<string OpcodeStr,
8077                          Intrinsic IntLd128, Intrinsic IntLd256,
8078                          Intrinsic IntSt128, Intrinsic IntSt256> {
8079   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8080              (ins VR128:$src1, i128mem:$src2),
8081              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8082              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8083   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8084              (ins VR256:$src1, i256mem:$src2),
8085              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8086              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8087              VEX_4V, VEX_L;
8088   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8089              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8090              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8091              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8092   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8093              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8094              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8095              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8096 }
8097
8098 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8099                                 int_x86_avx2_maskload_d,
8100                                 int_x86_avx2_maskload_d_256,
8101                                 int_x86_avx2_maskstore_d,
8102                                 int_x86_avx2_maskstore_d_256>;
8103 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8104                                 int_x86_avx2_maskload_q,
8105                                 int_x86_avx2_maskload_q_256,
8106                                 int_x86_avx2_maskstore_q,
8107                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8108
8109
8110 //===----------------------------------------------------------------------===//
8111 // Variable Bit Shifts
8112 //
8113 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8114                           ValueType vt128, ValueType vt256> {
8115   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8116              (ins VR128:$src1, VR128:$src2),
8117              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8118              [(set VR128:$dst,
8119                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8120              VEX_4V;
8121   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8122              (ins VR128:$src1, i128mem:$src2),
8123              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8124              [(set VR128:$dst,
8125                (vt128 (OpNode VR128:$src1,
8126                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8127              VEX_4V;
8128   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8129              (ins VR256:$src1, VR256:$src2),
8130              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8131              [(set VR256:$dst,
8132                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8133              VEX_4V, VEX_L;
8134   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8135              (ins VR256:$src1, i256mem:$src2),
8136              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8137              [(set VR256:$dst,
8138                (vt256 (OpNode VR256:$src1,
8139                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8140              VEX_4V, VEX_L;
8141 }
8142
8143 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8144 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8145 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8146 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8147 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8148
8149 //===----------------------------------------------------------------------===//
8150 // VGATHER - GATHER Operations
8151 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8152                        X86MemOperand memop128, X86MemOperand memop256> {
8153   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8154             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8155             !strconcat(OpcodeStr,
8156               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8157             []>, VEX_4VOp3;
8158   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8159             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8160             !strconcat(OpcodeStr,
8161               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8162             []>, VEX_4VOp3, VEX_L;
8163 }
8164
8165 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8166   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8167   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8168   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8169   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8170   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8171   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8172   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8173   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8174 }