lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE 1 & 2 Instructions Classes
 372 //===----------------------------------------------------------------------===//
 373
 374 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 375 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 376                            RegisterClass RC, X86MemOperand memop> {
 377   let isCommutable = 1 in {
 378     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 379                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 380   }
 381   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 382               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 383 }
 384
 385 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 386 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 387                                string asm, string SSEVer, string FPSizeStr,
 388                                Operand memop, ComplexPattern mem_cpat> {
 389   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 390                   asm, [(set RC:$dst, (
 391                                 !nameconcat<Intrinsic>("int_x86_sse",
 392                                 !strconcat(SSEVer, !strconcat("_",
 393                                 !strconcat(OpcodeStr, FPSizeStr))))
 394                          RC:$src1, RC:$src2))]>;
 395   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 396                   asm, [(set RC:$dst, (
 397                                 !nameconcat<Intrinsic>("int_x86_sse",
 398                                 !strconcat(SSEVer, !strconcat("_",
 399                                 !strconcat(OpcodeStr, FPSizeStr))))
 400                          RC:$src1, mem_cpat:$src2))]>;
 401 }
 402
 403 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 404 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 405                            RegisterClass RC, ValueType vt,
 406                            X86MemOperand x86memop, PatFrag mem_frag,
 407                            Domain d, bit MayLoad = 0> {
 408   let isCommutable = 1 in
 409     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 410                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 411   let mayLoad = MayLoad in
 412     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 413                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 414                                                   (mem_frag addr:$src2)))],d>;
 415 }
 416
 417 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 418 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 419                                       string OpcodeStr, X86MemOperand x86memop,
 420                                       list<dag> pat_rr, list<dag> pat_rm> {
 421   let isCommutable = 1 in
 422     def rr : PI<opc, MRMSrcReg, (outs RC:$dst),
 423                 (ins RC:$src1, RC:$src2), OpcodeStr, pat_rr, d>;
 424   def rm : PI<opc, MRMSrcMem, (outs RC:$dst),
 425                 (ins RC:$src1, x86memop:$src2), OpcodeStr, pat_rm, d>;
 426 }
 427
 428 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 429 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 430                                string asm, string SSEVer, string FPSizeStr,
 431                                X86MemOperand memop, PatFrag mem_frag,
 432                                Domain d> {
 433   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 434                   asm, [(set RC:$dst, (
 435                                 !nameconcat<Intrinsic>("int_x86_sse",
 436                                 !strconcat(SSEVer, !strconcat("_",
 437                                 !strconcat(OpcodeStr, FPSizeStr))))
 438                          RC:$src1, RC:$src2))], d>;
 439   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 440                   asm, [(set RC:$dst, (
 441                                 !nameconcat<Intrinsic>("int_x86_sse",
 442                                 !strconcat(SSEVer, !strconcat("_",
 443                                 !strconcat(OpcodeStr, FPSizeStr))))
 444                          RC:$src1, (mem_frag addr:$src2)))], d>;
 445 }
 446
 447 //===----------------------------------------------------------------------===//
 448 // SSE1 Instructions
 449 //===----------------------------------------------------------------------===//
 450
 451 // Move Instructions. Register-to-register movss is not used for FR32
 452 // register copies because it's a partial register update; FsMOVAPSrr is
 453 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 454 // because INSERT_SUBREG requires that the insert be implementable in terms of
 455 // a copy, and just mentioned, we don't use movss for copies.
 456 let Constraints = "$src1 = $dst" in
 457 def MOVSSrr : SSI<0x10, MRMSrcReg,
 458                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 459                   "movss\t{$src2, $dst|$dst, $src2}",
 460                   [(set (v4f32 VR128:$dst),
 461                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 462
 463 // Extract the low 32-bit value from one vector and insert it into another.
 464 let AddedComplexity = 15 in
 465 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 466           (MOVSSrr (v4f32 VR128:$src1),
 467                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 468
 469 // Implicitly promote a 32-bit scalar to a vector.
 470 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 471           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 472
 473 // Loading from memory automatically zeroing upper bits.
 474 let canFoldAsLoad = 1, isReMaterializable = 1 in
 475 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 476                   "movss\t{$src, $dst|$dst, $src}",
 477                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 478
 479 // MOVSSrm zeros the high parts of the register; represent this
 480 // with SUBREG_TO_REG.
 481 let AddedComplexity = 20 in {
 482 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 483           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 484 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 485           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 486 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 487           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 488 }
 489
 490 // Store scalar value to memory.
 491 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 492                   "movss\t{$src, $dst|$dst, $src}",
 493                   [(store FR32:$src, addr:$dst)]>;
 494
 495 // Extract and store.
 496 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 497                  addr:$dst),
 498           (MOVSSmr addr:$dst,
 499                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 500
 501 // Conversion instructions
 502 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 503                       "cvttss2si\t{$src, $dst|$dst, $src}",
 504                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 505 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 506                       "cvttss2si\t{$src, $dst|$dst, $src}",
 507                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 508 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 509                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 510                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 511 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 512                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 513                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 514
 515 // Match intrinsics which expect XMM operand(s).
 516 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 517                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 518 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 519                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 520
 521 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 522                          "cvtss2si\t{$src, $dst|$dst, $src}",
 523                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 524 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 525                          "cvtss2si\t{$src, $dst|$dst, $src}",
 526                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 527                                            (load addr:$src)))]>;
 528
 529 // Match intrinsics which expect MM and XMM operand(s).
 530 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 531                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 532                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 533 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 534                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 535                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 536                                            (load addr:$src)))]>;
 537 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 538                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 539                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 540 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 541                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 542                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 543                                            (load addr:$src)))]>;
 544 let Constraints = "$src1 = $dst" in {
 545   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 546                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 547                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 548                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 549                                            VR64:$src2))]>;
 550   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 551                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 552                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 553                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 554                                             (load addr:$src2)))]>;
 555 }
 556
 557 // Aliases for intrinsics
 558 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 559                           "cvttss2si\t{$src, $dst|$dst, $src}",
 560                           [(set GR32:$dst,
 561                             (int_x86_sse_cvttss2si VR128:$src))]>;
 562 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 563                           "cvttss2si\t{$src, $dst|$dst, $src}",
 564                           [(set GR32:$dst,
 565                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 566
 567 let Constraints = "$src1 = $dst" in {
 568   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 569                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 570                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 571                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 572                                               GR32:$src2))]>;
 573   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 574                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 575                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 576                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 577                                               (loadi32 addr:$src2)))]>;
 578 }
 579
 580 // Comparison instructions
 581 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 582   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 583                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 584                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 585 let mayLoad = 1 in
 586   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 587                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 588                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 589
 590   // Accept explicit immediate argument form instead of comparison code.
 591 let isAsmParserOnly = 1 in {
 592   def CMPSSrr_alt : SSIi8<0xC2, MRMSrcReg,
 593                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
 594                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 595 let mayLoad = 1 in
 596   def CMPSSrm_alt : SSIi8<0xC2, MRMSrcMem,
 597                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
 598                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 599 }
 600 }
 601
 602 let Defs = [EFLAGS] in {
 603 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 604                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 605                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 606 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 607                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 608                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 609
 610 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 611                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 612 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 613                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 614
 615 } // Defs = [EFLAGS]
 616
 617 // Aliases to match intrinsics which expect XMM operand(s).
 618 let Constraints = "$src1 = $dst" in {
 619   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 620                         (outs VR128:$dst),
 621                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 622                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 623                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 624                                              VR128:$src1,
 625                                              VR128:$src, imm:$cc))]>;
 626   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 627                         (outs VR128:$dst),
 628                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 629                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 630                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 631                                            (load addr:$src), imm:$cc))]>;
 632 }
 633
 634 let Defs = [EFLAGS] in {
 635 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 636                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 637                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 638                                                VR128:$src2))]>;
 639 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 640                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 641                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 642                                                (load addr:$src2)))]>;
 643
 644 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 645                       "comiss\t{$src2, $src1|$src1, $src2}",
 646                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 647                                              VR128:$src2))]>;
 648 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 649                       "comiss\t{$src2, $src1|$src1, $src2}",
 650                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 651                                              (load addr:$src2)))]>;
 652 } // Defs = [EFLAGS]
 653
 654 // Aliases of packed SSE1 instructions for scalar use. These all have names
 655 // that start with 'Fs'.
 656
 657 // Alias instructions that map fld0 to pxor for sse.
 658 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 659     canFoldAsLoad = 1 in
 660   // FIXME: Set encoding to pseudo!
 661 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 662                  [(set FR32:$dst, fp32imm0)]>,
 663                  Requires<[HasSSE1]>, TB, OpSize;
 664
 665 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 666 // disregarded.
 667 let neverHasSideEffects = 1 in
 668 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 669                      "movaps\t{$src, $dst|$dst, $src}", []>;
 670
 671 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 672 // disregarded.
 673 let canFoldAsLoad = 1, isReMaterializable = 1 in
 674 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 675                      "movaps\t{$src, $dst|$dst, $src}",
 676                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 677
 678 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
 679 ///
 680 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
 681                                        SDNode OpNode, bit MayLoad = 0> {
 682   let isAsmParserOnly = 1 in {
 683     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 684                 "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR32,
 685                 f32, f128mem, memopfsf32, SSEPackedSingle, MayLoad>, VEX_4V;
 686
 687     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 688                 "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR64,
 689                 f64, f128mem, memopfsf64, SSEPackedDouble, MayLoad>, OpSize,
 690                 VEX_4V;
 691   }
 692
 693   let Constraints = "$src1 = $dst" in {
 694     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 695                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, FR32, f32,
 696                 f128mem, memopfsf32, SSEPackedSingle, MayLoad>, TB;
 697
 698     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 699                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, FR64, f64,
 700                 f128mem, memopfsf64, SSEPackedDouble, MayLoad>, TB, OpSize;
 701   }
 702 }
 703
 704 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 705 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
 706 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
 707 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
 708
 709 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
 710   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1>;
 711
 712 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
 713 /// vector forms.
 714 ///
 715 /// In addition, we also have a special variant of the scalar form here to
 716 /// represent the associated intrinsic operation.  This form is unlike the
 717 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 718 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 719 ///
 720 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 721 /// six "instructions".
 722 ///
 723 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 724                                    SDNode OpNode> {
 725
 726   let isAsmParserOnly = 1 in {
 727     defm V#NAME#SS : sse12_fp_scalar<opc,
 728         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 729                    OpNode, FR32, f32mem>, XS, VEX_4V;
 730
 731     defm V#NAME#SD : sse12_fp_scalar<opc,
 732         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 733                    OpNode, FR64, f64mem>, XD, VEX_4V;
 734
 735     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 736                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 737                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 738                       VEX_4V;
 739
 740     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 741                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 742                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 743                       OpSize, VEX_4V;
 744
 745     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 746        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 747                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 748
 749     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 750        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 751                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 752   }
 753
 754   let Constraints = "$src1 = $dst" in {
 755     defm SS : sse12_fp_scalar<opc,
 756                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 757                     OpNode, FR32, f32mem>, XS;
 758
 759     defm SD : sse12_fp_scalar<opc,
 760                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 761                     OpNode, FR64, f64mem>, XD;
 762
 763     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 764                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 765                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 766
 767     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 768                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 769                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 770
 771     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 772        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 773                   "", "_ss", ssmem, sse_load_f32>, XS;
 774
 775     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 776        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 777                   "2", "_sd", sdmem, sse_load_f64>, XD;
 778   }
 779 }
 780
 781 // Arithmetic instructions
 782 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
 783 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
 784
 785 let isCommutable = 0 in {
 786   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 787   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 788 }
 789
 790 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
 791 ///
 792 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
 793 /// instructions for a full-vector intrinsic form.  Operations that map
 794 /// onto C operators don't use this form since they just use the plain
 795 /// vector form instead of having a separate vector intrinsic form.
 796 ///
 797 /// This provides a total of eight "instructions".
 798 ///
 799 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 800                              SDNode OpNode> {
 801
 802   let isAsmParserOnly = 1 in {
 803     // Scalar operation, reg+reg.
 804     defm V#NAME#SS : sse12_fp_scalar<opc,
 805       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 806                  OpNode, FR32, f32mem>, XS, VEX_4V;
 807
 808     defm V#NAME#SD : sse12_fp_scalar<opc,
 809       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 810                  OpNode, FR64, f64mem>, XD, VEX_4V;
 811
 812     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 813                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 814                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 815                       VEX_4V;
 816
 817     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 818                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 819                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 820                       OpSize, VEX_4V;
 821
 822     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 823        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 824                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 825
 826     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 827        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 828                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 829
 830     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 831        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 832                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
 833
 834     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 835        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 836                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
 837                   VEX_4V;
 838   }
 839
 840   let Constraints = "$src1 = $dst" in {
 841     // Scalar operation, reg+reg.
 842     defm SS : sse12_fp_scalar<opc,
 843                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 844                     OpNode, FR32, f32mem>, XS;
 845     defm SD : sse12_fp_scalar<opc,
 846                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 847                     OpNode, FR64, f64mem>, XD;
 848     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 849                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 850                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 851
 852     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 853                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 854                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 855
 856     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 857        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 858                   "", "_ss", ssmem, sse_load_f32>, XS;
 859
 860     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 861        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 862                   "2", "_sd", sdmem, sse_load_f64>, XD;
 863
 864     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 865        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 866                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
 867
 868     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
 869        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 870                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 871   }
 872 }
 873
 874 let isCommutable = 0 in {
 875   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
 876   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
 877 }
 878
 879 //===----------------------------------------------------------------------===//
 880 // SSE packed FP Instructions
 881
 882 // Move Instructions
 883 let neverHasSideEffects = 1 in
 884 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 885                    "movaps\t{$src, $dst|$dst, $src}", []>;
 886 let canFoldAsLoad = 1, isReMaterializable = 1 in
 887 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 888                    "movaps\t{$src, $dst|$dst, $src}",
 889                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 890
 891 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 892                    "movaps\t{$src, $dst|$dst, $src}",
 893                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 894
 895 let neverHasSideEffects = 1 in
 896 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 897                    "movups\t{$src, $dst|$dst, $src}", []>;
 898 let canFoldAsLoad = 1, isReMaterializable = 1 in
 899 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 900                    "movups\t{$src, $dst|$dst, $src}",
 901                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 902 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 903                    "movups\t{$src, $dst|$dst, $src}",
 904                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 905
 906 // Intrinsic forms of MOVUPS load and store
 907 let canFoldAsLoad = 1, isReMaterializable = 1 in
 908 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 909                        "movups\t{$src, $dst|$dst, $src}",
 910                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 911 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 912                        "movups\t{$src, $dst|$dst, $src}",
 913                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 914
 915 let Constraints = "$src1 = $dst" in {
 916   let AddedComplexity = 20 in {
 917     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 918                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 919                        "movlps\t{$src2, $dst|$dst, $src2}",
 920        [(set VR128:$dst,
 921          (movlp VR128:$src1,
 922                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 923     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 924                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 925                        "movhps\t{$src2, $dst|$dst, $src2}",
 926        [(set VR128:$dst,
 927          (movlhps VR128:$src1,
 928                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 929   } // AddedComplexity
 930 } // Constraints = "$src1 = $dst"
 931
 932
 933 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 934           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 935
 936 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 937                    "movlps\t{$src, $dst|$dst, $src}",
 938                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 939                                  (iPTR 0))), addr:$dst)]>;
 940
 941 // v2f64 extract element 1 is always custom lowered to unpack high to low
 942 // and extract element 0 so the non-store version isn't too horrible.
 943 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 944                    "movhps\t{$src, $dst|$dst, $src}",
 945                    [(store (f64 (vector_extract
 946                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 947                                          (undef)), (iPTR 0))), addr:$dst)]>;
 948
 949 let Constraints = "$src1 = $dst" in {
 950 let AddedComplexity = 20 in {
 951 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 952                                      (ins VR128:$src1, VR128:$src2),
 953                     "movlhps\t{$src2, $dst|$dst, $src2}",
 954                     [(set VR128:$dst,
 955                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 956
 957 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 958                                      (ins VR128:$src1, VR128:$src2),
 959                     "movhlps\t{$src2, $dst|$dst, $src2}",
 960                     [(set VR128:$dst,
 961                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 962 } // AddedComplexity
 963 } // Constraints = "$src1 = $dst"
 964
 965 let AddedComplexity = 20 in {
 966 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 967           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 968 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 969           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 970 }
 971
 972
 973
 974 // Arithmetic
 975
 976 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 977 ///
 978 /// In addition, we also have a special variant of the scalar form here to
 979 /// represent the associated intrinsic operation.  This form is unlike the
 980 /// plain scalar form, in that it takes an entire vector (instead of a
 981 /// scalar) and leaves the top elements undefined.
 982 ///
 983 /// And, we have a special variant form for a full-vector intrinsic form.
 984 ///
 985 /// These four forms can each have a reg or a mem operand, so there are a
 986 /// total of eight "instructions".
 987 ///
 988 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 989                            SDNode OpNode,
 990                            Intrinsic F32Int,
 991                            Intrinsic V4F32Int,
 992                            bit Commutable = 0> {
 993   // Scalar operation, reg.
 994   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 995                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 996                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 997     let isCommutable = Commutable;
 998   }
 999
1000   // Scalar operation, mem.
1001   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1002                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1003                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1004             Requires<[HasSSE1, OptForSize]>;
1005
1006   // Vector operation, reg.
1007   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1008               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1009               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
1010     let isCommutable = Commutable;
1011   }
1012
1013   // Vector operation, mem.
1014   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1015                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1016                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1017
1018   // Intrinsic operation, reg.
1019   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1020                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1021                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1022     let isCommutable = Commutable;
1023   }
1024
1025   // Intrinsic operation, mem.
1026   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1027                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1028                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1029
1030   // Vector intrinsic operation, reg
1031   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1032                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1033                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1034     let isCommutable = Commutable;
1035   }
1036
1037   // Vector intrinsic operation, mem
1038   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1039                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1040                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1041 }
1042
1043 // Square root.
1044 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1045                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1046
1047 // Reciprocal approximations. Note that these typically require refinement
1048 // in order to obtain suitable precision.
1049 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1050                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1051 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1052                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1053
1054 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1055 ///
1056 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1057                                  SDNode OpNode, int HasPat = 0,
1058                                  list<list<dag>> Pattern = []> {
1059   let Constraints = "$src1 = $dst" in {
1060     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1061          !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"), f128mem,
1062          !if(HasPat, Pattern[0], // rr
1063                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1064                                                       VR128:$src2)))]),
1065          !if(HasPat, Pattern[2], // rm
1066                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1067                                                (memopv2i64 addr:$src2)))])>, TB;
1068
1069     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1070          !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"), f128mem,
1071          !if(HasPat, Pattern[1], // rr
1072                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1073                                                (bc_v2i64 (v2f64
1074                                                VR128:$src2))))]),
1075          !if(HasPat, Pattern[3], // rm
1076                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1077                                                (memopv2i64 addr:$src2)))])>,
1078                                                                     TB, OpSize;
1079   }
1080 }
1081
1082 // Logical
1083 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1084 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1085 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1086 let isCommutable = 0 in
1087   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1088     // single r+r
1089     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1090                                        (bc_v2i64 (v4i32 immAllOnesV))),
1091                                    VR128:$src2)))],
1092     // double r+r
1093     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1094                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1095     // single r+m
1096     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1097                                        (bc_v2i64 (v4i32 immAllOnesV))),
1098                                   (memopv2i64 addr:$src2))))],
1099     // double r+m
1100     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1101                            (memopv2i64 addr:$src2)))]]>;
1102
1103 let Constraints = "$src1 = $dst" in {
1104   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1105                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1106                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1107                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1108                                                         VR128:$src, imm:$cc))]>;
1109   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1110                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1111                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1112                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1113                                             (memop addr:$src), imm:$cc))]>;
1114
1115   // Accept explicit immediate argument form instead of comparison code.
1116 let isAsmParserOnly = 1 in {
1117   def CMPPSrri_alt : PSIi8<0xC2, MRMSrcReg,
1118                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1119                     "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1120   def CMPPSrmi_alt : PSIi8<0xC2, MRMSrcMem,
1121                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1122                   "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1123 }
1124 }
1125 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1126           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1127 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1128           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1129
1130 // Shuffle and unpack instructions
1131 let Constraints = "$src1 = $dst" in {
1132   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1133     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1134                           (outs VR128:$dst), (ins VR128:$src1,
1135                            VR128:$src2, i8imm:$src3),
1136                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1137                           [(set VR128:$dst,
1138                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1139   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1140                         (outs VR128:$dst), (ins VR128:$src1,
1141                          f128mem:$src2, i8imm:$src3),
1142                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1143                         [(set VR128:$dst,
1144                           (v4f32 (shufp:$src3
1145                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1146
1147   let AddedComplexity = 10 in {
1148     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1149                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1150                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1151                          [(set VR128:$dst,
1152                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1153     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1154                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1155                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1156                          [(set VR128:$dst,
1157                            (v4f32 (unpckh VR128:$src1,
1158                                           (memopv4f32 addr:$src2))))]>;
1159
1160     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1161                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1162                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1163                          [(set VR128:$dst,
1164                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1165     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1166                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1167                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1168                          [(set VR128:$dst,
1169                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1170   } // AddedComplexity
1171 } // Constraints = "$src1 = $dst"
1172
1173 // Mask creation
1174 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1175                      "movmskps\t{$src, $dst|$dst, $src}",
1176                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1177 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1178                      "movmskpd\t{$src, $dst|$dst, $src}",
1179                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1180
1181 // Prefetch intrinsic.
1182 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1183     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1184 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1185     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1186 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1187     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1188 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1189     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1190
1191 // Non-temporal stores
1192 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1193                     "movntps\t{$src, $dst|$dst, $src}",
1194                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1195
1196 let AddedComplexity = 400 in { // Prefer non-temporal versions
1197 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1198                     "movntps\t{$src, $dst|$dst, $src}",
1199                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1200
1201 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1202                     "movntdq\t{$src, $dst|$dst, $src}",
1203                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1204
1205 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1206                  "movnti\t{$src, $dst|$dst, $src}",
1207                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1208                TB, Requires<[HasSSE2]>;
1209
1210 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1211                      "movnti\t{$src, $dst|$dst, $src}",
1212                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1213                   TB, Requires<[HasSSE2]>;
1214 }
1215
1216 // Load, store, and memory fence
1217 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1218              TB, Requires<[HasSSE1]>;
1219
1220 // MXCSR register
1221 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1222                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1223 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1224                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1225
1226 // Alias instructions that map zero vector to pxor / xorp* for sse.
1227 // We set canFoldAsLoad because this can be converted to a constant-pool
1228 // load of an all-zeros value if folding it would be beneficial.
1229 // FIXME: Change encoding to pseudo!
1230 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1231     isCodeGenOnly = 1 in {
1232 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1233                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1234 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1235                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1236 let ExeDomain = SSEPackedInt in
1237 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1238                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1239 }
1240
1241 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1242 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1243 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1244
1245 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1246           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1247
1248 //===---------------------------------------------------------------------===//
1249 // SSE2 Instructions
1250 //===---------------------------------------------------------------------===//
1251
1252 // Move Instructions. Register-to-register movsd is not used for FR64
1253 // register copies because it's a partial register update; FsMOVAPDrr is
1254 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1255 // because INSERT_SUBREG requires that the insert be implementable in terms of
1256 // a copy, and just mentioned, we don't use movsd for copies.
1257 let Constraints = "$src1 = $dst" in
1258 def MOVSDrr : SDI<0x10, MRMSrcReg,
1259                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1260                   "movsd\t{$src2, $dst|$dst, $src2}",
1261                   [(set (v2f64 VR128:$dst),
1262                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1263
1264 // Extract the low 64-bit value from one vector and insert it into another.
1265 let AddedComplexity = 15 in
1266 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1267           (MOVSDrr (v2f64 VR128:$src1),
1268                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
1269
1270 // Implicitly promote a 64-bit scalar to a vector.
1271 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1272           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
1273
1274 // Loading from memory automatically zeroing upper bits.
1275 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1276 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1277                   "movsd\t{$src, $dst|$dst, $src}",
1278                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1279
1280 // MOVSDrm zeros the high parts of the register; represent this
1281 // with SUBREG_TO_REG.
1282 let AddedComplexity = 20 in {
1283 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1284           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1285 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1286           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1287 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1288           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1289 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1290           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1291 def : Pat<(v2f64 (X86vzload addr:$src)),
1292           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1293 }
1294
1295 // Store scalar value to memory.
1296 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1297                   "movsd\t{$src, $dst|$dst, $src}",
1298                   [(store FR64:$src, addr:$dst)]>;
1299
1300 // Extract and store.
1301 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1302                  addr:$dst),
1303           (MOVSDmr addr:$dst,
1304                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
1305
1306 // Conversion instructions
1307 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1308                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1309                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1310 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1311                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1312                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1313 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1314                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1315                       [(set FR32:$dst, (fround FR64:$src))]>;
1316 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1317                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1318                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1319                   Requires<[HasSSE2, OptForSize]>;
1320 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1321                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1322                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1323 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1324                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1325                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1326
1327 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1328                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1329 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1330                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1331 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1332                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1333 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1334                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1335 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1336                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1337 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1338                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1339 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1340                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1341 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1342                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1343 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1344                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1345 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1346                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1347
1348 // SSE2 instructions with XS prefix
1349 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1350                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1351                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1352                  Requires<[HasSSE2]>;
1353 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1354                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1355                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1356                  Requires<[HasSSE2, OptForSize]>;
1357
1358 def : Pat<(extloadf32 addr:$src),
1359           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1360       Requires<[HasSSE2, OptForSpeed]>;
1361
1362 // Match intrinsics which expect XMM operand(s).
1363 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1364                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1365                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1366 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1367                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1368                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1369                                            (load addr:$src)))]>;
1370
1371 // Match intrinsics which expect MM and XMM operand(s).
1372 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1373                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1374                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1375 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1376                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1377                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1378                                            (memop addr:$src)))]>;
1379 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1380                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1381                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1382 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1383                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1384                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1385                                            (memop addr:$src)))]>;
1386 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1387                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1388                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1389 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1390                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1391                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1392                                             (load addr:$src)))]>;
1393
1394 // Aliases for intrinsics
1395 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1396                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1397                           [(set GR32:$dst,
1398                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1399 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1400                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1401                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1402                                             (load addr:$src)))]>;
1403
1404 // Comparison instructions
1405 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1406   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1407                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1408                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1409 let mayLoad = 1 in
1410   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1411                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1412                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1413
1414   // Accept explicit immediate argument form instead of comparison code.
1415 let isAsmParserOnly = 1 in {
1416   def CMPSDrr_alt : SDIi8<0xC2, MRMSrcReg,
1417                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1418                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1419 let mayLoad = 1 in
1420   def CMPSDrm_alt : SDIi8<0xC2, MRMSrcMem,
1421                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1422                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1423 }
1424 }
1425
1426 let Defs = [EFLAGS] in {
1427 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1428                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1429                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1430 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1431                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1432                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1433 } // Defs = [EFLAGS]
1434
1435 // Aliases to match intrinsics which expect XMM operand(s).
1436 let Constraints = "$src1 = $dst" in {
1437   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1438                         (outs VR128:$dst),
1439                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1440                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1441                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1442                                            VR128:$src, imm:$cc))]>;
1443   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1444                         (outs VR128:$dst),
1445                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1446                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1447                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1448                                            (load addr:$src), imm:$cc))]>;
1449 }
1450
1451 let Defs = [EFLAGS] in {
1452 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1453                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1454                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1455                                                VR128:$src2))]>;
1456 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1457                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1458                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1459                                                (load addr:$src2)))]>;
1460
1461 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1462                       "comisd\t{$src2, $src1|$src1, $src2}",
1463                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1464                                              VR128:$src2))]>;
1465 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1466                       "comisd\t{$src2, $src1|$src1, $src2}",
1467                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1468                                              (load addr:$src2)))]>;
1469 } // Defs = [EFLAGS]
1470
1471 // Aliases of packed SSE2 instructions for scalar use. These all have names
1472 // that start with 'Fs'.
1473
1474 // Alias instructions that map fld0 to pxor for sse.
1475 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1476     canFoldAsLoad = 1 in
1477 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1478                  [(set FR64:$dst, fpimm0)]>,
1479                Requires<[HasSSE2]>, TB, OpSize;
1480
1481 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1482 // disregarded.
1483 let neverHasSideEffects = 1 in
1484 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1485                      "movapd\t{$src, $dst|$dst, $src}", []>;
1486
1487 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1488 // disregarded.
1489 let canFoldAsLoad = 1, isReMaterializable = 1 in
1490 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1491                      "movapd\t{$src, $dst|$dst, $src}",
1492                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1493
1494 //===---------------------------------------------------------------------===//
1495 // SSE packed FP Instructions
1496
1497 // Move Instructions
1498 let neverHasSideEffects = 1 in
1499 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1500                    "movapd\t{$src, $dst|$dst, $src}", []>;
1501 let canFoldAsLoad = 1, isReMaterializable = 1 in
1502 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1503                    "movapd\t{$src, $dst|$dst, $src}",
1504                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1505
1506 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1507                    "movapd\t{$src, $dst|$dst, $src}",
1508                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1509
1510 let neverHasSideEffects = 1 in
1511 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1512                    "movupd\t{$src, $dst|$dst, $src}", []>;
1513 let canFoldAsLoad = 1 in
1514 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1515                    "movupd\t{$src, $dst|$dst, $src}",
1516                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1517 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1518                    "movupd\t{$src, $dst|$dst, $src}",
1519                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1520
1521 // Intrinsic forms of MOVUPD load and store
1522 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1523                        "movupd\t{$src, $dst|$dst, $src}",
1524                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1525 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1526                        "movupd\t{$src, $dst|$dst, $src}",
1527                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1528
1529 let Constraints = "$src1 = $dst" in {
1530   let AddedComplexity = 20 in {
1531     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1532                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1533                        "movlpd\t{$src2, $dst|$dst, $src2}",
1534                        [(set VR128:$dst,
1535                          (v2f64 (movlp VR128:$src1,
1536                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1537     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1538                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1539                        "movhpd\t{$src2, $dst|$dst, $src2}",
1540                        [(set VR128:$dst,
1541                          (v2f64 (movlhps VR128:$src1,
1542                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1543   } // AddedComplexity
1544 } // Constraints = "$src1 = $dst"
1545
1546 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1547                    "movlpd\t{$src, $dst|$dst, $src}",
1548                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1549                                  (iPTR 0))), addr:$dst)]>;
1550
1551 // v2f64 extract element 1 is always custom lowered to unpack high to low
1552 // and extract element 0 so the non-store version isn't too horrible.
1553 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1554                    "movhpd\t{$src, $dst|$dst, $src}",
1555                    [(store (f64 (vector_extract
1556                                  (v2f64 (unpckh VR128:$src, (undef))),
1557                                  (iPTR 0))), addr:$dst)]>;
1558
1559 // SSE2 instructions without OpSize prefix
1560 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1561                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1562                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1563                      TB, Requires<[HasSSE2]>;
1564 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1565                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1566                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1567                                         (bitconvert (memopv2i64 addr:$src))))]>,
1568                      TB, Requires<[HasSSE2]>;
1569
1570 // SSE2 instructions with XS prefix
1571 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1572                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1573                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1574                      XS, Requires<[HasSSE2]>;
1575 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1576                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1577                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1578                                         (bitconvert (memopv2i64 addr:$src))))]>,
1579                      XS, Requires<[HasSSE2]>;
1580
1581 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1582                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1583                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1584 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1585                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1586                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1587                                             (memop addr:$src)))]>;
1588 // SSE2 packed instructions with XS prefix
1589 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1590                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1591 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1592                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1593
1594 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1595                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1596                         [(set VR128:$dst,
1597                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1598                       XS, Requires<[HasSSE2]>;
1599 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1600                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1601                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1602                                            (memop addr:$src)))]>,
1603                       XS, Requires<[HasSSE2]>;
1604
1605 // SSE2 packed instructions with XD prefix
1606 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1607                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1608                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1609                      XD, Requires<[HasSSE2]>;
1610 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1611                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1612                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1613                                           (memop addr:$src)))]>,
1614                      XD, Requires<[HasSSE2]>;
1615
1616 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1617                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1618                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1619 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1620                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1621                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1622                                              (memop addr:$src)))]>;
1623
1624 // SSE2 instructions without OpSize prefix
1625 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1626                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1627 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1628                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1629
1630 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1631                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1632                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1633                      TB, Requires<[HasSSE2]>;
1634 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1635                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1636                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1637                                           (load addr:$src)))]>,
1638                      TB, Requires<[HasSSE2]>;
1639
1640 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1641                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1642 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1643                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1644
1645
1646 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1647                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1648                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1649 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1650                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1651                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1652                                             (memop addr:$src)))]>;
1653
1654 // Match intrinsics which expect XMM operand(s).
1655 // Aliases for intrinsics
1656 let Constraints = "$src1 = $dst" in {
1657 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1658                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1659                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1660                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1661                                            GR32:$src2))]>;
1662 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1663                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1664                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1665                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1666                                            (loadi32 addr:$src2)))]>;
1667 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1668                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1669                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1670                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1671                                       VR128:$src2))]>;
1672 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1673                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1674                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1675                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1676                                       (load addr:$src2)))]>;
1677 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1678                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1679                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1680                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1681                                        VR128:$src2))]>, XS,
1682                     Requires<[HasSSE2]>;
1683 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1684                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1685                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1686                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1687                                        (load addr:$src2)))]>, XS,
1688                     Requires<[HasSSE2]>;
1689 }
1690
1691 // Arithmetic
1692
1693 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1694 ///
1695 /// In addition, we also have a special variant of the scalar form here to
1696 /// represent the associated intrinsic operation.  This form is unlike the
1697 /// plain scalar form, in that it takes an entire vector (instead of a
1698 /// scalar) and leaves the top elements undefined.
1699 ///
1700 /// And, we have a special variant form for a full-vector intrinsic form.
1701 ///
1702 /// These four forms can each have a reg or a mem operand, so there are a
1703 /// total of eight "instructions".
1704 ///
1705 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1706                            SDNode OpNode,
1707                            Intrinsic F64Int,
1708                            Intrinsic V2F64Int,
1709                            bit Commutable = 0> {
1710   // Scalar operation, reg.
1711   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1712                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1713                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1714     let isCommutable = Commutable;
1715   }
1716
1717   // Scalar operation, mem.
1718   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1719                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1720                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1721
1722   // Vector operation, reg.
1723   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1724               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1725               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1726     let isCommutable = Commutable;
1727   }
1728
1729   // Vector operation, mem.
1730   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1731                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1732                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1733
1734   // Intrinsic operation, reg.
1735   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1736                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1737                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1738     let isCommutable = Commutable;
1739   }
1740
1741   // Intrinsic operation, mem.
1742   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1743                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1744                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1745
1746   // Vector intrinsic operation, reg
1747   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1748                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1749                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1750     let isCommutable = Commutable;
1751   }
1752
1753   // Vector intrinsic operation, mem
1754   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1755                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1756                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1757 }
1758
1759 // Square root.
1760 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1761                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1762
1763 // There is no f64 version of the reciprocal approximation instructions.
1764
1765 let Constraints = "$src1 = $dst" in {
1766   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1767                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1768                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1769                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1770                                                         VR128:$src, imm:$cc))]>;
1771   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1772                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1773                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1774                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1775                                                  (memop addr:$src), imm:$cc))]>;
1776
1777   // Accept explicit immediate argument form instead of comparison code.
1778 let isAsmParserOnly = 1 in {
1779   def CMPPDrri_alt : PDIi8<0xC2, MRMSrcReg,
1780                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1781                     "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1782   def CMPPDrmi_alt : PDIi8<0xC2, MRMSrcMem,
1783                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1784                   "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1785 }
1786 }
1787 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1788           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1789 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1790           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1791
1792 // Shuffle and unpack instructions
1793 let Constraints = "$src1 = $dst" in {
1794   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1795                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1796                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1797                  [(set VR128:$dst,
1798                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1799   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1800                         (outs VR128:$dst), (ins VR128:$src1,
1801                          f128mem:$src2, i8imm:$src3),
1802                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1803                         [(set VR128:$dst,
1804                           (v2f64 (shufp:$src3
1805                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1806
1807   let AddedComplexity = 10 in {
1808     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1809                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1810                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1811                          [(set VR128:$dst,
1812                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1813     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1814                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1815                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1816                          [(set VR128:$dst,
1817                            (v2f64 (unpckh VR128:$src1,
1818                                           (memopv2f64 addr:$src2))))]>;
1819
1820     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1821                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1822                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1823                          [(set VR128:$dst,
1824                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1825     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1826                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1827                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1828                          [(set VR128:$dst,
1829                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1830   } // AddedComplexity
1831 } // Constraints = "$src1 = $dst"
1832
1833
1834 //===---------------------------------------------------------------------===//
1835 // SSE integer instructions
1836 let ExeDomain = SSEPackedInt in {
1837
1838 // Move Instructions
1839 let neverHasSideEffects = 1 in
1840 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1841                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1842 let canFoldAsLoad = 1, mayLoad = 1 in
1843 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1844                    "movdqa\t{$src, $dst|$dst, $src}",
1845                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1846 let mayStore = 1 in
1847 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1848                    "movdqa\t{$src, $dst|$dst, $src}",
1849                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1850 let canFoldAsLoad = 1, mayLoad = 1 in
1851 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1852                    "movdqu\t{$src, $dst|$dst, $src}",
1853                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1854                  XS, Requires<[HasSSE2]>;
1855 let mayStore = 1 in
1856 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1857                    "movdqu\t{$src, $dst|$dst, $src}",
1858                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1859                  XS, Requires<[HasSSE2]>;
1860
1861 // Intrinsic forms of MOVDQU load and store
1862 let canFoldAsLoad = 1 in
1863 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1864                        "movdqu\t{$src, $dst|$dst, $src}",
1865                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1866                  XS, Requires<[HasSSE2]>;
1867 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1868                        "movdqu\t{$src, $dst|$dst, $src}",
1869                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1870                      XS, Requires<[HasSSE2]>;
1871
1872 let Constraints = "$src1 = $dst" in {
1873
1874 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1875                             bit Commutable = 0> {
1876   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1877                                (ins VR128:$src1, VR128:$src2),
1878                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1879                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1880     let isCommutable = Commutable;
1881   }
1882   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1883                                (ins VR128:$src1, i128mem:$src2),
1884                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1885                [(set VR128:$dst, (IntId VR128:$src1,
1886                                         (bitconvert (memopv2i64
1887                                                      addr:$src2))))]>;
1888 }
1889
1890 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1891                              string OpcodeStr,
1892                              Intrinsic IntId, Intrinsic IntId2> {
1893   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1894                                (ins VR128:$src1, VR128:$src2),
1895                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1896                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1897   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1898                                (ins VR128:$src1, i128mem:$src2),
1899                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1900                [(set VR128:$dst, (IntId VR128:$src1,
1901                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1902   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
1903                                 (ins VR128:$src1, i32i8imm:$src2),
1904                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1905                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1906 }
1907
1908 /// PDI_binop_rm - Simple SSE2 binary operator.
1909 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1910                         ValueType OpVT, bit Commutable = 0> {
1911   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1912                                (ins VR128:$src1, VR128:$src2),
1913                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1914                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1915     let isCommutable = Commutable;
1916   }
1917   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1918                                (ins VR128:$src1, i128mem:$src2),
1919                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1920                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1921                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1922 }
1923
1924 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1925 ///
1926 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1927 /// to collapse (bitconvert VT to VT) into its operand.
1928 ///
1929 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1930                               bit Commutable = 0> {
1931   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1932                (ins VR128:$src1, VR128:$src2),
1933                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1934                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1935     let isCommutable = Commutable;
1936   }
1937   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1938                (ins VR128:$src1, i128mem:$src2),
1939                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1940                [(set VR128:$dst, (OpNode VR128:$src1,
1941                (memopv2i64 addr:$src2)))]>;
1942 }
1943
1944 } // Constraints = "$src1 = $dst"
1945 } // ExeDomain = SSEPackedInt
1946
1947 // 128-bit Integer Arithmetic
1948
1949 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1950 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1951 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1952 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1953
1954 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1955 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1956 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1957 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1958
1959 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1960 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1961 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1962 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1963
1964 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1965 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1966 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1967 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1968
1969 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1970
1971 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1972 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1973 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1974
1975 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1976
1977 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1978 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1979
1980
1981 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1982 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1983 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1984 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1985 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1986
1987
1988 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1989                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1990 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1991                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1992 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1993                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1994
1995 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
1996                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
1997 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
1998                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
1999 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2000                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2001
2002 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2003                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2004 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2005                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2006
2007 // 128-bit logical shifts.
2008 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2009     ExeDomain = SSEPackedInt in {
2010   def PSLLDQri : PDIi8<0x73, MRM7r,
2011                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2012                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2013   def PSRLDQri : PDIi8<0x73, MRM3r,
2014                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2015                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2016   // PSRADQri doesn't exist in SSE[1-3].
2017 }
2018
2019 let Predicates = [HasSSE2] in {
2020   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2021             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2022   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2023             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2024   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2025             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2026   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2027             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2028   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2029             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2030
2031   // Shift up / down and insert zero's.
2032   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2033             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2034   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2035             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2036 }
2037
2038 // Logical
2039 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2040 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2041 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2042
2043 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2044   def PANDNrr : PDI<0xDF, MRMSrcReg,
2045                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2046                     "pandn\t{$src2, $dst|$dst, $src2}",
2047                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2048                                               VR128:$src2)))]>;
2049
2050   def PANDNrm : PDI<0xDF, MRMSrcMem,
2051                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2052                     "pandn\t{$src2, $dst|$dst, $src2}",
2053                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2054                                               (memopv2i64 addr:$src2))))]>;
2055 }
2056
2057 // SSE2 Integer comparison
2058 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2059 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2060 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2061 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2062 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2063 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2064
2065 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2066           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2067 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2068           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2069 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2070           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2071 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2072           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2073 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2074           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2075 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2076           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2077
2078 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2079           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2080 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2081           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2082 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2083           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2084 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2085           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2086 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2087           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2088 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2089           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2090
2091
2092 // Pack instructions
2093 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2094 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2095 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2096
2097 let ExeDomain = SSEPackedInt in {
2098
2099 // Shuffle and unpack instructions
2100 let AddedComplexity = 5 in {
2101 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2102                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2103                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2104                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2105                                                VR128:$src1, (undef))))]>;
2106 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2107                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2108                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2109                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2110                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2111                                              (undef))))]>;
2112 }
2113
2114 // SSE2 with ImmT == Imm8 and XS prefix.
2115 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2116                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2117                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2118                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2119                                                             (undef))))]>,
2120                 XS, Requires<[HasSSE2]>;
2121 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2122                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2123                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2124                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2125                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2126                                             (undef))))]>,
2127                 XS, Requires<[HasSSE2]>;
2128
2129 // SSE2 with ImmT == Imm8 and XD prefix.
2130 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2131                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2132                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2133                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2134                                                             (undef))))]>,
2135                 XD, Requires<[HasSSE2]>;
2136 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2137                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2138                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2139                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2140                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2141                                              (undef))))]>,
2142                 XD, Requires<[HasSSE2]>;
2143
2144 // Unpack instructions
2145 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2146                        PatFrag unp_frag, PatFrag bc_frag> {
2147   def rr : PDI<opc, MRMSrcReg,
2148                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2149                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2150                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2151   def rm : PDI<opc, MRMSrcMem,
2152                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2153                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2154                [(set VR128:$dst, (unp_frag VR128:$src1,
2155                                            (bc_frag (memopv2i64
2156                                                         addr:$src2))))]>;
2157 }
2158
2159 let Constraints = "$src1 = $dst" in {
2160   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2161   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2162   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2163
2164   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2165   /// knew to collapse (bitconvert VT to VT) into its operand.
2166   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2167                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2168                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2169                         [(set VR128:$dst,
2170                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2171   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2172                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2173                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2174                         [(set VR128:$dst,
2175                           (v2i64 (unpckl VR128:$src1,
2176                                          (memopv2i64 addr:$src2))))]>;
2177
2178   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2179   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2180   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2181
2182   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2183   /// knew to collapse (bitconvert VT to VT) into its operand.
2184   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2185                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2186                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2187                         [(set VR128:$dst,
2188                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2189   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2190                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2191                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2192                         [(set VR128:$dst,
2193                           (v2i64 (unpckh VR128:$src1,
2194                                          (memopv2i64 addr:$src2))))]>;
2195 }
2196
2197 // Extract / Insert
2198 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2199                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2200                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2201                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2202                                                 imm:$src2))]>;
2203 let Constraints = "$src1 = $dst" in {
2204   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2205                        (outs VR128:$dst), (ins VR128:$src1,
2206                         GR32:$src2, i32i8imm:$src3),
2207                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2208                        [(set VR128:$dst,
2209                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2210   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2211                        (outs VR128:$dst), (ins VR128:$src1,
2212                         i16mem:$src2, i32i8imm:$src3),
2213                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2214                        [(set VR128:$dst,
2215                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2216                                     imm:$src3))]>;
2217 }
2218
2219 // Mask creation
2220 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2221                      "pmovmskb\t{$src, $dst|$dst, $src}",
2222                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2223
2224 // Conditional store
2225 let Uses = [EDI] in
2226 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2227                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2228                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2229
2230 let Uses = [RDI] in
2231 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2232                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2233                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2234
2235 } // ExeDomain = SSEPackedInt
2236
2237 // Non-temporal stores
2238 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2239                         "movntpd\t{$src, $dst|$dst, $src}",
2240                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2241 let ExeDomain = SSEPackedInt in
2242 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2243                         "movntdq\t{$src, $dst|$dst, $src}",
2244                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2245 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2246                     "movnti\t{$src, $dst|$dst, $src}",
2247                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2248                   TB, Requires<[HasSSE2]>;
2249
2250 let AddedComplexity = 400 in { // Prefer non-temporal versions
2251 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2252                     "movntpd\t{$src, $dst|$dst, $src}",
2253                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2254
2255 let ExeDomain = SSEPackedInt in
2256 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2257                     "movntdq\t{$src, $dst|$dst, $src}",
2258                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2259 }
2260
2261 // Flush cache
2262 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2263                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2264               TB, Requires<[HasSSE2]>;
2265
2266 // Load, store, and memory fence
2267 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2268                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2269 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2270                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2271
2272 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2273 // was introduced with SSE2, it's backward compatible.
2274 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2275
2276 //TODO: custom lower this so as to never even generate the noop
2277 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2278            (i8 0)), (NOOP)>;
2279 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2280 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2281 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2282            (i8 1)), (MFENCE)>;
2283
2284 // Alias instructions that map zero vector to pxor / xorp* for sse.
2285 // We set canFoldAsLoad because this can be converted to a constant-pool
2286 // load of an all-ones value if folding it would be beneficial.
2287 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2288     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2289   // FIXME: Change encoding to pseudo.
2290   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2291                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2292
2293 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2294                       "movd\t{$src, $dst|$dst, $src}",
2295                       [(set VR128:$dst,
2296                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2297 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2298                       "movd\t{$src, $dst|$dst, $src}",
2299                       [(set VR128:$dst,
2300                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2301
2302 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2303                       "movd\t{$src, $dst|$dst, $src}",
2304                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2305
2306 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2307                       "movd\t{$src, $dst|$dst, $src}",
2308                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2309
2310 // SSE2 instructions with XS prefix
2311 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2312                     "movq\t{$src, $dst|$dst, $src}",
2313                     [(set VR128:$dst,
2314                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2315                   Requires<[HasSSE2]>;
2316 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2317                       "movq\t{$src, $dst|$dst, $src}",
2318                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2319                                     (iPTR 0))), addr:$dst)]>;
2320
2321 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2322           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2323
2324 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2325                        "movd\t{$src, $dst|$dst, $src}",
2326                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2327                                         (iPTR 0)))]>;
2328 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2329                        "movd\t{$src, $dst|$dst, $src}",
2330                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2331                                      (iPTR 0))), addr:$dst)]>;
2332
2333 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2334                       "movd\t{$src, $dst|$dst, $src}",
2335                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2336 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2337                       "movd\t{$src, $dst|$dst, $src}",
2338                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2339
2340 // Store / copy lower 64-bits of a XMM register.
2341 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2342                      "movq\t{$src, $dst|$dst, $src}",
2343                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2344
2345 // movd / movq to XMM register zero-extends
2346 let AddedComplexity = 15 in {
2347 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2348                        "movd\t{$src, $dst|$dst, $src}",
2349                        [(set VR128:$dst, (v4i32 (X86vzmovl
2350                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2351 // This is X86-64 only.
2352 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2353                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2354                        [(set VR128:$dst, (v2i64 (X86vzmovl
2355                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2356 }
2357
2358 let AddedComplexity = 20 in {
2359 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2360                        "movd\t{$src, $dst|$dst, $src}",
2361                        [(set VR128:$dst,
2362                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2363                                                    (loadi32 addr:$src))))))]>;
2364
2365 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2366             (MOVZDI2PDIrm addr:$src)>;
2367 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2368             (MOVZDI2PDIrm addr:$src)>;
2369 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2370             (MOVZDI2PDIrm addr:$src)>;
2371
2372 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2373                      "movq\t{$src, $dst|$dst, $src}",
2374                      [(set VR128:$dst,
2375                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2376                                                  (loadi64 addr:$src))))))]>, XS,
2377                    Requires<[HasSSE2]>;
2378
2379 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2380             (MOVZQI2PQIrm addr:$src)>;
2381 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2382             (MOVZQI2PQIrm addr:$src)>;
2383 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2384 }
2385
2386 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2387 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2388 let AddedComplexity = 15 in
2389 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2390                         "movq\t{$src, $dst|$dst, $src}",
2391                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2392                       XS, Requires<[HasSSE2]>;
2393
2394 let AddedComplexity = 20 in {
2395 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2396                         "movq\t{$src, $dst|$dst, $src}",
2397                     [(set VR128:$dst, (v2i64 (X86vzmovl
2398                                              (loadv2i64 addr:$src))))]>,
2399                       XS, Requires<[HasSSE2]>;
2400
2401 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2402             (MOVZPQILo2PQIrm addr:$src)>;
2403 }
2404
2405 // Instructions for the disassembler
2406 // xr = XMM register
2407 // xm = mem64
2408
2409 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2410                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2411
2412 //===---------------------------------------------------------------------===//
2413 // SSE3 Instructions
2414 //===---------------------------------------------------------------------===//
2415
2416 // Move Instructions
2417 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2418                       "movshdup\t{$src, $dst|$dst, $src}",
2419                       [(set VR128:$dst, (v4f32 (movshdup
2420                                                 VR128:$src, (undef))))]>;
2421 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2422                       "movshdup\t{$src, $dst|$dst, $src}",
2423                       [(set VR128:$dst, (movshdup
2424                                          (memopv4f32 addr:$src), (undef)))]>;
2425
2426 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2427                       "movsldup\t{$src, $dst|$dst, $src}",
2428                       [(set VR128:$dst, (v4f32 (movsldup
2429                                                 VR128:$src, (undef))))]>;
2430 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2431                       "movsldup\t{$src, $dst|$dst, $src}",
2432                       [(set VR128:$dst, (movsldup
2433                                          (memopv4f32 addr:$src), (undef)))]>;
2434
2435 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2436                       "movddup\t{$src, $dst|$dst, $src}",
2437                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2438 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2439                       "movddup\t{$src, $dst|$dst, $src}",
2440                     [(set VR128:$dst,
2441                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2442                                       (undef))))]>;
2443
2444 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2445                    (undef)),
2446           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2447
2448 let AddedComplexity = 5 in {
2449 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2450           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2451 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2452           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2453 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2454           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2455 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2456           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2457 }
2458
2459 // Arithmetic
2460 let Constraints = "$src1 = $dst" in {
2461   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2462                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2463                         "addsubps\t{$src2, $dst|$dst, $src2}",
2464                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2465                                            VR128:$src2))]>;
2466   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2467                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2468                         "addsubps\t{$src2, $dst|$dst, $src2}",
2469                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2470                                            (memop addr:$src2)))]>;
2471   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2472                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2473                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2474                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2475                                           VR128:$src2))]>;
2476   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2477                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2478                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2479                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2480                                           (memop addr:$src2)))]>;
2481 }
2482
2483 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2484                    "lddqu\t{$src, $dst|$dst, $src}",
2485                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2486
2487 // Horizontal ops
2488 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2489   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2490          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2491          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2492 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2493   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2494          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2495          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2496 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2497   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2498         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2499         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2500 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2501   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2502         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2503       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2504
2505 let Constraints = "$src1 = $dst" in {
2506   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2507   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2508   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2509   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2510   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2511   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2512   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2513   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2514 }
2515
2516 // Thread synchronization
2517 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2518                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2519 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2520                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2521
2522 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2523 let AddedComplexity = 15 in
2524 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2525           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2526 let AddedComplexity = 20 in
2527 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2528           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2529
2530 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2531 let AddedComplexity = 15 in
2532   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2533             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2534 let AddedComplexity = 20 in
2535   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2536             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2537
2538 //===---------------------------------------------------------------------===//
2539 // SSSE3 Instructions
2540 //===---------------------------------------------------------------------===//
2541
2542 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2543 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2544                               Intrinsic IntId64, Intrinsic IntId128> {
2545   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2546                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2547                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2548
2549   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2550                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2551                    [(set VR64:$dst,
2552                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2553
2554   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2555                     (ins VR128:$src),
2556                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2557                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2558                     OpSize;
2559
2560   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2561                     (ins i128mem:$src),
2562                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2563                     [(set VR128:$dst,
2564                       (IntId128
2565                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2566 }
2567
2568 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2569 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2570                                Intrinsic IntId64, Intrinsic IntId128> {
2571   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2572                    (ins VR64:$src),
2573                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2574                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2575
2576   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2577                    (ins i64mem:$src),
2578                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2579                    [(set VR64:$dst,
2580                      (IntId64
2581                       (bitconvert (memopv4i16 addr:$src))))]>;
2582
2583   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2584                     (ins VR128:$src),
2585                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2586                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2587                     OpSize;
2588
2589   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2590                     (ins i128mem:$src),
2591                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2592                     [(set VR128:$dst,
2593                       (IntId128
2594                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2595 }
2596
2597 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2598 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2599                                Intrinsic IntId64, Intrinsic IntId128> {
2600   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2601                    (ins VR64:$src),
2602                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2603                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2604
2605   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2606                    (ins i64mem:$src),
2607                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2608                    [(set VR64:$dst,
2609                      (IntId64
2610                       (bitconvert (memopv2i32 addr:$src))))]>;
2611
2612   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2613                     (ins VR128:$src),
2614                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2615                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2616                     OpSize;
2617
2618   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2619                     (ins i128mem:$src),
2620                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2621                     [(set VR128:$dst,
2622                       (IntId128
2623                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2624 }
2625
2626 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2627                                        int_x86_ssse3_pabs_b,
2628                                        int_x86_ssse3_pabs_b_128>;
2629 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2630                                        int_x86_ssse3_pabs_w,
2631                                        int_x86_ssse3_pabs_w_128>;
2632 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2633                                        int_x86_ssse3_pabs_d,
2634                                        int_x86_ssse3_pabs_d_128>;
2635
2636 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2637 let Constraints = "$src1 = $dst" in {
2638   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2639                                  Intrinsic IntId64, Intrinsic IntId128,
2640                                  bit Commutable = 0> {
2641     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2642                      (ins VR64:$src1, VR64:$src2),
2643                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2644                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2645       let isCommutable = Commutable;
2646     }
2647     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2648                      (ins VR64:$src1, i64mem:$src2),
2649                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2650                      [(set VR64:$dst,
2651                        (IntId64 VR64:$src1,
2652                         (bitconvert (memopv8i8 addr:$src2))))]>;
2653
2654     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2655                       (ins VR128:$src1, VR128:$src2),
2656                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2657                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2658                       OpSize {
2659       let isCommutable = Commutable;
2660     }
2661     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2662                       (ins VR128:$src1, i128mem:$src2),
2663                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2664                       [(set VR128:$dst,
2665                         (IntId128 VR128:$src1,
2666                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2667   }
2668 }
2669
2670 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2671 let Constraints = "$src1 = $dst" in {
2672   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2673                                   Intrinsic IntId64, Intrinsic IntId128,
2674                                   bit Commutable = 0> {
2675     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2676                      (ins VR64:$src1, VR64:$src2),
2677                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2678                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2679       let isCommutable = Commutable;
2680     }
2681     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2682                      (ins VR64:$src1, i64mem:$src2),
2683                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2684                      [(set VR64:$dst,
2685                        (IntId64 VR64:$src1,
2686                         (bitconvert (memopv4i16 addr:$src2))))]>;
2687
2688     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2689                       (ins VR128:$src1, VR128:$src2),
2690                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2691                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2692                       OpSize {
2693       let isCommutable = Commutable;
2694     }
2695     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2696                       (ins VR128:$src1, i128mem:$src2),
2697                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2698                       [(set VR128:$dst,
2699                         (IntId128 VR128:$src1,
2700                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2701   }
2702 }
2703
2704 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2705 let Constraints = "$src1 = $dst" in {
2706   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2707                                   Intrinsic IntId64, Intrinsic IntId128,
2708                                   bit Commutable = 0> {
2709     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2710                      (ins VR64:$src1, VR64:$src2),
2711                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2712                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2713       let isCommutable = Commutable;
2714     }
2715     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2716                      (ins VR64:$src1, i64mem:$src2),
2717                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2718                      [(set VR64:$dst,
2719                        (IntId64 VR64:$src1,
2720                         (bitconvert (memopv2i32 addr:$src2))))]>;
2721
2722     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2723                       (ins VR128:$src1, VR128:$src2),
2724                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2725                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2726                       OpSize {
2727       let isCommutable = Commutable;
2728     }
2729     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2730                       (ins VR128:$src1, i128mem:$src2),
2731                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2732                       [(set VR128:$dst,
2733                         (IntId128 VR128:$src1,
2734                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2735   }
2736 }
2737
2738 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2739 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2740                                         int_x86_ssse3_phadd_w,
2741                                         int_x86_ssse3_phadd_w_128>;
2742 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2743                                         int_x86_ssse3_phadd_d,
2744                                         int_x86_ssse3_phadd_d_128>;
2745 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2746                                         int_x86_ssse3_phadd_sw,
2747                                         int_x86_ssse3_phadd_sw_128>;
2748 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2749                                         int_x86_ssse3_phsub_w,
2750                                         int_x86_ssse3_phsub_w_128>;
2751 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2752                                         int_x86_ssse3_phsub_d,
2753                                         int_x86_ssse3_phsub_d_128>;
2754 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2755                                         int_x86_ssse3_phsub_sw,
2756                                         int_x86_ssse3_phsub_sw_128>;
2757 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2758                                         int_x86_ssse3_pmadd_ub_sw,
2759                                         int_x86_ssse3_pmadd_ub_sw_128>;
2760 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2761                                         int_x86_ssse3_pmul_hr_sw,
2762                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2763
2764 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2765                                         int_x86_ssse3_pshuf_b,
2766                                         int_x86_ssse3_pshuf_b_128>;
2767 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2768                                         int_x86_ssse3_psign_b,
2769                                         int_x86_ssse3_psign_b_128>;
2770 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2771                                         int_x86_ssse3_psign_w,
2772                                         int_x86_ssse3_psign_w_128>;
2773 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2774                                         int_x86_ssse3_psign_d,
2775                                         int_x86_ssse3_psign_d_128>;
2776 }
2777
2778 // palignr patterns.
2779 let Constraints = "$src1 = $dst" in {
2780   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2781                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2782                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2783                            []>;
2784   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2785                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2786                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2787                            []>;
2788
2789   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2790                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2791                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2792                            []>, OpSize;
2793   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2794                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2795                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2796                            []>, OpSize;
2797 }
2798
2799 let AddedComplexity = 5 in {
2800
2801 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2802           (PALIGNR64rr VR64:$src2, VR64:$src1,
2803                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2804           Requires<[HasSSSE3]>;
2805 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2806           (PALIGNR64rr VR64:$src2, VR64:$src1,
2807                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2808           Requires<[HasSSSE3]>;
2809 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2810           (PALIGNR64rr VR64:$src2, VR64:$src1,
2811                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2812           Requires<[HasSSSE3]>;
2813 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2814           (PALIGNR64rr VR64:$src2, VR64:$src1,
2815                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2816           Requires<[HasSSSE3]>;
2817 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2818           (PALIGNR64rr VR64:$src2, VR64:$src1,
2819                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2820           Requires<[HasSSSE3]>;
2821
2822 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2823           (PALIGNR128rr VR128:$src2, VR128:$src1,
2824                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2825       Requires<[HasSSSE3]>;
2826 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2827           (PALIGNR128rr VR128:$src2, VR128:$src1,
2828                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2829       Requires<[HasSSSE3]>;
2830 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2831           (PALIGNR128rr VR128:$src2, VR128:$src1,
2832                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2833       Requires<[HasSSSE3]>;
2834 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2835           (PALIGNR128rr VR128:$src2, VR128:$src1,
2836                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2837       Requires<[HasSSSE3]>;
2838 }
2839
2840 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2841           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2842 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2843           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2844
2845 //===---------------------------------------------------------------------===//
2846 // Non-Instruction Patterns
2847 //===---------------------------------------------------------------------===//
2848
2849 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2850 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2851 // combine.
2852 // Since these loads aren't folded into the fextend, we have to match it
2853 // explicitly here.
2854 let Predicates = [HasSSE2] in
2855  def : Pat<(fextend (loadf32 addr:$src)),
2856            (CVTSS2SDrm addr:$src)>;
2857
2858 // bit_convert
2859 let Predicates = [HasSSE2] in {
2860   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2861   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2862   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2863   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2864   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2865   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2866   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2867   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2868   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2869   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2870   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2871   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2872   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2873   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2874   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2875   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2876   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2877   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2878   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2879   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2880   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2881   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2882   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2883   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2884   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2885   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2886   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2887   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2888   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2889   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2890 }
2891
2892 // Move scalar to XMM zero-extended
2893 // movd to XMM register zero-extends
2894 let AddedComplexity = 15 in {
2895 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2896 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2897           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
2898 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2899           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
2900 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2901           (MOVSSrr (v4f32 (V_SET0PS)),
2902                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
2903 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2904           (MOVSSrr (v4i32 (V_SET0PI)),
2905                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
2906 }
2907
2908 // Splat v2f64 / v2i64
2909 let AddedComplexity = 10 in {
2910 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2911           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2912 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2913           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2914 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2915           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2916 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2917           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2918 }
2919
2920 // Special unary SHUFPSrri case.
2921 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2922           (SHUFPSrri VR128:$src1, VR128:$src1,
2923                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
2924 let AddedComplexity = 5 in
2925 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2926           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2927       Requires<[HasSSE2]>;
2928 // Special unary SHUFPDrri case.
2929 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2930           (SHUFPDrri VR128:$src1, VR128:$src1,
2931                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2932       Requires<[HasSSE2]>;
2933 // Special unary SHUFPDrri case.
2934 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2935           (SHUFPDrri VR128:$src1, VR128:$src1,
2936                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2937       Requires<[HasSSE2]>;
2938 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2939 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2940           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2941       Requires<[HasSSE2]>;
2942
2943 // Special binary v4i32 shuffle cases with SHUFPS.
2944 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2945           (SHUFPSrri VR128:$src1, VR128:$src2,
2946                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2947            Requires<[HasSSE2]>;
2948 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2949           (SHUFPSrmi VR128:$src1, addr:$src2,
2950                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2951            Requires<[HasSSE2]>;
2952 // Special binary v2i64 shuffle cases using SHUFPDrri.
2953 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2954           (SHUFPDrri VR128:$src1, VR128:$src2,
2955                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2956           Requires<[HasSSE2]>;
2957
2958 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2959 let AddedComplexity = 15 in {
2960 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2961           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2962           Requires<[OptForSpeed, HasSSE2]>;
2963 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2964           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2965           Requires<[OptForSpeed, HasSSE2]>;
2966 }
2967 let AddedComplexity = 10 in {
2968 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2969           (UNPCKLPSrr VR128:$src, VR128:$src)>;
2970 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2971           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
2972 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2973           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
2974 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2975           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
2976 }
2977
2978 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2979 let AddedComplexity = 15 in {
2980 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2981           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2982           Requires<[OptForSpeed, HasSSE2]>;
2983 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2984           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2985           Requires<[OptForSpeed, HasSSE2]>;
2986 }
2987 let AddedComplexity = 10 in {
2988 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
2989           (UNPCKHPSrr VR128:$src, VR128:$src)>;
2990 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
2991           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
2992 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
2993           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
2994 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
2995           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
2996 }
2997
2998 let AddedComplexity = 20 in {
2999 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3000 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3001           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3002
3003 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3004 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3005           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3006
3007 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3008 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3009           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3010 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3011           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3012 }
3013
3014 let AddedComplexity = 20 in {
3015 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3016 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3017           (MOVLPSrm VR128:$src1, addr:$src2)>;
3018 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3019           (MOVLPDrm VR128:$src1, addr:$src2)>;
3020 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3021           (MOVLPSrm VR128:$src1, addr:$src2)>;
3022 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3023           (MOVLPDrm VR128:$src1, addr:$src2)>;
3024 }
3025
3026 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3027 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3028           (MOVLPSmr addr:$src1, VR128:$src2)>;
3029 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3030           (MOVLPDmr addr:$src1, VR128:$src2)>;
3031 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3032                  addr:$src1),
3033           (MOVLPSmr addr:$src1, VR128:$src2)>;
3034 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3035           (MOVLPDmr addr:$src1, VR128:$src2)>;
3036
3037 let AddedComplexity = 15 in {
3038 // Setting the lowest element in the vector.
3039 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3040           (MOVSSrr (v4i32 VR128:$src1),
3041                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3042 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3043           (MOVSDrr (v2i64 VR128:$src1),
3044                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3045
3046 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3047 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3048           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3049       Requires<[HasSSE2]>;
3050 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3051           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3052       Requires<[HasSSE2]>;
3053 }
3054
3055 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3056 // fall back to this for SSE1)
3057 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3058           (SHUFPSrri VR128:$src2, VR128:$src1,
3059                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3060
3061 // Set lowest element and zero upper elements.
3062 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3063           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3064
3065 // Some special case pandn patterns.
3066 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3067                   VR128:$src2)),
3068           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3069 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3070                   VR128:$src2)),
3071           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3072 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3073                   VR128:$src2)),
3074           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3075
3076 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3077                   (memop addr:$src2))),
3078           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3079 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3080                   (memop addr:$src2))),
3081           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3082 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3083                   (memop addr:$src2))),
3084           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3085
3086 // vector -> vector casts
3087 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3088           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3089 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3090           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3091 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3092           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3093 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3094           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3095
3096 // Use movaps / movups for SSE integer load / store (one byte shorter).
3097 def : Pat<(alignedloadv4i32 addr:$src),
3098           (MOVAPSrm addr:$src)>;
3099 def : Pat<(loadv4i32 addr:$src),
3100           (MOVUPSrm addr:$src)>;
3101 def : Pat<(alignedloadv2i64 addr:$src),
3102           (MOVAPSrm addr:$src)>;
3103 def : Pat<(loadv2i64 addr:$src),
3104           (MOVUPSrm addr:$src)>;
3105
3106 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3107           (MOVAPSmr addr:$dst, VR128:$src)>;
3108 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3109           (MOVAPSmr addr:$dst, VR128:$src)>;
3110 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3111           (MOVAPSmr addr:$dst, VR128:$src)>;
3112 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3113           (MOVAPSmr addr:$dst, VR128:$src)>;
3114 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3115           (MOVUPSmr addr:$dst, VR128:$src)>;
3116 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3117           (MOVUPSmr addr:$dst, VR128:$src)>;
3118 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3119           (MOVUPSmr addr:$dst, VR128:$src)>;
3120 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3121           (MOVUPSmr addr:$dst, VR128:$src)>;
3122
3123 //===----------------------------------------------------------------------===//
3124 // SSE4.1 Instructions
3125 //===----------------------------------------------------------------------===//
3126
3127 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3128                             string OpcodeStr,
3129                             Intrinsic V4F32Int,
3130                             Intrinsic V2F64Int> {
3131   // Intrinsic operation, reg.
3132   // Vector intrinsic operation, reg
3133   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3134                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3135                     !strconcat(OpcodeStr,
3136                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3137                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3138                     OpSize;
3139
3140   // Vector intrinsic operation, mem
3141   def PSm_Int : Ii8<opcps, MRMSrcMem,
3142                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3143                     !strconcat(OpcodeStr,
3144                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3145                     [(set VR128:$dst,
3146                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3147                     TA, OpSize,
3148                 Requires<[HasSSE41]>;
3149
3150   // Vector intrinsic operation, reg
3151   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3152                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3153                     !strconcat(OpcodeStr,
3154                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3155                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3156                     OpSize;
3157
3158   // Vector intrinsic operation, mem
3159   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3160                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3161                     !strconcat(OpcodeStr,
3162                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3163                     [(set VR128:$dst,
3164                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3165                     OpSize;
3166 }
3167
3168 let Constraints = "$src1 = $dst" in {
3169 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3170                             string OpcodeStr,
3171                             Intrinsic F32Int,
3172                             Intrinsic F64Int> {
3173   // Intrinsic operation, reg.
3174   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3175                     (outs VR128:$dst),
3176                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3177                     !strconcat(OpcodeStr,
3178                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3179                     [(set VR128:$dst,
3180                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3181                     OpSize;
3182
3183   // Intrinsic operation, mem.
3184   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3185                     (outs VR128:$dst),
3186                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3187                     !strconcat(OpcodeStr,
3188                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3189                     [(set VR128:$dst,
3190                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3191                     OpSize;
3192
3193   // Intrinsic operation, reg.
3194   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3195                     (outs VR128:$dst),
3196                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3197                     !strconcat(OpcodeStr,
3198                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3199                     [(set VR128:$dst,
3200                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3201                     OpSize;
3202
3203   // Intrinsic operation, mem.
3204   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3205                     (outs VR128:$dst),
3206                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3207                     !strconcat(OpcodeStr,
3208                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3209                     [(set VR128:$dst,
3210                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3211                     OpSize;
3212 }
3213 }
3214
3215 // FP round - roundss, roundps, roundsd, roundpd
3216 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3217                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3218 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3219                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3220
3221 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3222 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3223                                  Intrinsic IntId128> {
3224   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3225                     (ins VR128:$src),
3226                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3227                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3228   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3229                      (ins i128mem:$src),
3230                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3231                      [(set VR128:$dst,
3232                        (IntId128
3233                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3234 }
3235
3236 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3237                                          int_x86_sse41_phminposuw>;
3238
3239 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3240 let Constraints = "$src1 = $dst" in {
3241   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3242                                 Intrinsic IntId128, bit Commutable = 0> {
3243     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3244                    (ins VR128:$src1, VR128:$src2),
3245                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3246                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3247                    OpSize {
3248       let isCommutable = Commutable;
3249     }
3250     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3251                    (ins VR128:$src1, i128mem:$src2),
3252                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3253                    [(set VR128:$dst,
3254                      (IntId128 VR128:$src1,
3255                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3256   }
3257 }
3258
3259 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3260                                        int_x86_sse41_pcmpeqq, 1>;
3261 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3262                                        int_x86_sse41_packusdw, 0>;
3263 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3264                                        int_x86_sse41_pminsb, 1>;
3265 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3266                                        int_x86_sse41_pminsd, 1>;
3267 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3268                                        int_x86_sse41_pminud, 1>;
3269 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3270                                        int_x86_sse41_pminuw, 1>;
3271 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3272                                        int_x86_sse41_pmaxsb, 1>;
3273 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3274                                        int_x86_sse41_pmaxsd, 1>;
3275 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3276                                        int_x86_sse41_pmaxud, 1>;
3277 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3278                                        int_x86_sse41_pmaxuw, 1>;
3279
3280 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3281
3282 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3283           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3284 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3285           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3286
3287 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3288 let Constraints = "$src1 = $dst" in {
3289   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3290                                 SDNode OpNode, Intrinsic IntId128,
3291                                 bit Commutable = 0> {
3292     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3293                    (ins VR128:$src1, VR128:$src2),
3294                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3295                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3296                                                    VR128:$src2))]>, OpSize {
3297       let isCommutable = Commutable;
3298     }
3299     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3300                       (ins VR128:$src1, VR128:$src2),
3301                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3302                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3303                       OpSize {
3304       let isCommutable = Commutable;
3305     }
3306     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3307                    (ins VR128:$src1, i128mem:$src2),
3308                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3309                    [(set VR128:$dst,
3310                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3311     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3312                        (ins VR128:$src1, i128mem:$src2),
3313                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3314                        [(set VR128:$dst,
3315                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3316                        OpSize;
3317   }
3318 }
3319
3320 /// SS48I_binop_rm - Simple SSE41 binary operator.
3321 let Constraints = "$src1 = $dst" in {
3322 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3323                         ValueType OpVT, bit Commutable = 0> {
3324   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3325                                  (ins VR128:$src1, VR128:$src2),
3326                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3327                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3328                OpSize {
3329     let isCommutable = Commutable;
3330   }
3331   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3332                                  (ins VR128:$src1, i128mem:$src2),
3333                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3334                [(set VR128:$dst, (OpNode VR128:$src1,
3335                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3336                OpSize;
3337 }
3338 }
3339
3340 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3341
3342 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3343 let Constraints = "$src1 = $dst" in {
3344   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3345                                  Intrinsic IntId128, bit Commutable = 0> {
3346     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3347                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3348                     !strconcat(OpcodeStr,
3349                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3350                     [(set VR128:$dst,
3351                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3352                     OpSize {
3353       let isCommutable = Commutable;
3354     }
3355     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3356                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3357                     !strconcat(OpcodeStr,
3358                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3359                     [(set VR128:$dst,
3360                       (IntId128 VR128:$src1,
3361                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3362                     OpSize;
3363   }
3364 }
3365
3366 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3367                                         int_x86_sse41_blendps, 0>;
3368 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3369                                         int_x86_sse41_blendpd, 0>;
3370 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3371                                         int_x86_sse41_pblendw, 0>;
3372 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3373                                         int_x86_sse41_dpps, 1>;
3374 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3375                                         int_x86_sse41_dppd, 1>;
3376 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3377                                         int_x86_sse41_mpsadbw, 0>;
3378
3379
3380 /// SS41I_ternary_int - SSE 4.1 ternary operator
3381 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3382   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3383     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3384                     (ins VR128:$src1, VR128:$src2),
3385                     !strconcat(OpcodeStr,
3386                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3387                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3388                     OpSize;
3389
3390     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3391                     (ins VR128:$src1, i128mem:$src2),
3392                     !strconcat(OpcodeStr,
3393                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3394                     [(set VR128:$dst,
3395                       (IntId VR128:$src1,
3396                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3397   }
3398 }
3399
3400 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3401 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3402 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3403
3404
3405 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3406   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3407                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3408                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3409
3410   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3411                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3412        [(set VR128:$dst,
3413          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3414        OpSize;
3415 }
3416
3417 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3418 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3419 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3420 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3421 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3422 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3423
3424 // Common patterns involving scalar load.
3425 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3426           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3427 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3428           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3429
3430 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3431           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3432 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3433           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3434
3435 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3436           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3437 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3438           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3439
3440 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3441           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3442 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3443           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3444
3445 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3446           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3447 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3448           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3449
3450 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3451           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3452 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3453           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3454
3455
3456 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3457   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3458                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3459                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3460
3461   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3462                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3463        [(set VR128:$dst,
3464          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3465           OpSize;
3466 }
3467
3468 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3469 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3470 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3471 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3472
3473 // Common patterns involving scalar load
3474 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3475           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3476 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3477           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3478
3479 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3480           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3481 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3482           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3483
3484
3485 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3486   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3487                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3488                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3489
3490   // Expecting a i16 load any extended to i32 value.
3491   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3492                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3493                  [(set VR128:$dst, (IntId (bitconvert
3494                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3495                  OpSize;
3496 }
3497
3498 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3499 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3500
3501 // Common patterns involving scalar load
3502 def : Pat<(int_x86_sse41_pmovsxbq
3503             (bitconvert (v4i32 (X86vzmovl
3504                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3505           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3506
3507 def : Pat<(int_x86_sse41_pmovzxbq
3508             (bitconvert (v4i32 (X86vzmovl
3509                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3510           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3511
3512
3513 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3514 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3515   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3516                  (ins VR128:$src1, i32i8imm:$src2),
3517                  !strconcat(OpcodeStr,
3518                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3519                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3520                  OpSize;
3521   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3522                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3523                  !strconcat(OpcodeStr,
3524                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3525                  []>, OpSize;
3526 // FIXME:
3527 // There's an AssertZext in the way of writing the store pattern
3528 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3529 }
3530
3531 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3532
3533
3534 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3535 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3536   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3537                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3538                  !strconcat(OpcodeStr,
3539                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3540                  []>, OpSize;
3541 // FIXME:
3542 // There's an AssertZext in the way of writing the store pattern
3543 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3544 }
3545
3546 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3547
3548
3549 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3550 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3551   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3552                  (ins VR128:$src1, i32i8imm:$src2),
3553                  !strconcat(OpcodeStr,
3554                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3555                  [(set GR32:$dst,
3556                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3557   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3558                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3559                  !strconcat(OpcodeStr,
3560                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3561                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3562                           addr:$dst)]>, OpSize;
3563 }
3564
3565 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3566
3567
3568 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3569 /// destination
3570 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3571   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3572                  (ins VR128:$src1, i32i8imm:$src2),
3573                  !strconcat(OpcodeStr,
3574                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3575                  [(set GR32:$dst,
3576                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3577            OpSize;
3578   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3579                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3580                  !strconcat(OpcodeStr,
3581                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3582                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3583                           addr:$dst)]>, OpSize;
3584 }
3585
3586 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3587
3588 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3589 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3590                                               imm:$src2))),
3591                  addr:$dst),
3592           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3593          Requires<[HasSSE41]>;
3594
3595 let Constraints = "$src1 = $dst" in {
3596   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3597     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3598                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3599                    !strconcat(OpcodeStr,
3600                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3601                    [(set VR128:$dst,
3602                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3603     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3604                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3605                    !strconcat(OpcodeStr,
3606                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3607                    [(set VR128:$dst,
3608                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3609                                 imm:$src3))]>, OpSize;
3610   }
3611 }
3612
3613 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3614
3615 let Constraints = "$src1 = $dst" in {
3616   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3617     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3618                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3619                    !strconcat(OpcodeStr,
3620                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3621                    [(set VR128:$dst,
3622                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3623                    OpSize;
3624     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3625                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3626                    !strconcat(OpcodeStr,
3627                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3628                    [(set VR128:$dst,
3629                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3630                                        imm:$src3)))]>, OpSize;
3631   }
3632 }
3633
3634 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3635
3636 // insertps has a few different modes, there's the first two here below which
3637 // are optimized inserts that won't zero arbitrary elements in the destination
3638 // vector. The next one matches the intrinsic and could zero arbitrary elements
3639 // in the target vector.
3640 let Constraints = "$src1 = $dst" in {
3641   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3642     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3643                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3644                    !strconcat(OpcodeStr,
3645                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3646                    [(set VR128:$dst,
3647                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3648       OpSize;
3649     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3650                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3651                    !strconcat(OpcodeStr,
3652                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3653                    [(set VR128:$dst,
3654                      (X86insrtps VR128:$src1,
3655                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3656                                  imm:$src3))]>, OpSize;
3657   }
3658 }
3659
3660 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3661
3662 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3663           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3664
3665 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3666 // the intel intrinsic that corresponds to this.
3667 let Defs = [EFLAGS] in {
3668 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3669                     "ptest \t{$src2, $src1|$src1, $src2}",
3670                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3671               OpSize;
3672 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3673                     "ptest \t{$src2, $src1|$src1, $src2}",
3674                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3675               OpSize;
3676 }
3677
3678 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3679                        "movntdqa\t{$src, $dst|$dst, $src}",
3680                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3681                        OpSize;
3682
3683
3684 //===----------------------------------------------------------------------===//
3685 // SSE4.2 Instructions
3686 //===----------------------------------------------------------------------===//
3687
3688 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3689 let Constraints = "$src1 = $dst" in {
3690   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3691                                 Intrinsic IntId128, bit Commutable = 0> {
3692     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3693                    (ins VR128:$src1, VR128:$src2),
3694                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3695                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3696                    OpSize {
3697       let isCommutable = Commutable;
3698     }
3699     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3700                    (ins VR128:$src1, i128mem:$src2),
3701                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3702                    [(set VR128:$dst,
3703                      (IntId128 VR128:$src1,
3704                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3705   }
3706 }
3707
3708 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3709
3710 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3711           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3712 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3713           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3714
3715 // crc intrinsic instruction
3716 // This set of instructions are only rm, the only difference is the size
3717 // of r and m.
3718 let Constraints = "$src1 = $dst" in {
3719   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3720                       (ins GR32:$src1, i8mem:$src2),
3721                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3722                        [(set GR32:$dst,
3723                          (int_x86_sse42_crc32_8 GR32:$src1,
3724                          (load addr:$src2)))]>;
3725   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3726                       (ins GR32:$src1, GR8:$src2),
3727                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3728                        [(set GR32:$dst,
3729                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3730   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3731                       (ins GR32:$src1, i16mem:$src2),
3732                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3733                        [(set GR32:$dst,
3734                          (int_x86_sse42_crc32_16 GR32:$src1,
3735                          (load addr:$src2)))]>,
3736                          OpSize;
3737   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3738                       (ins GR32:$src1, GR16:$src2),
3739                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3740                        [(set GR32:$dst,
3741                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3742                          OpSize;
3743   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3744                       (ins GR32:$src1, i32mem:$src2),
3745                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3746                        [(set GR32:$dst,
3747                          (int_x86_sse42_crc32_32 GR32:$src1,
3748                          (load addr:$src2)))]>;
3749   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3750                       (ins GR32:$src1, GR32:$src2),
3751                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3752                        [(set GR32:$dst,
3753                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3754   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3755                       (ins GR64:$src1, i8mem:$src2),
3756                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3757                        [(set GR64:$dst,
3758                          (int_x86_sse42_crc64_8 GR64:$src1,
3759                          (load addr:$src2)))]>,
3760                          REX_W;
3761   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3762                       (ins GR64:$src1, GR8:$src2),
3763                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3764                        [(set GR64:$dst,
3765                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3766                          REX_W;
3767   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3768                       (ins GR64:$src1, i64mem:$src2),
3769                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3770                        [(set GR64:$dst,
3771                          (int_x86_sse42_crc64_64 GR64:$src1,
3772                          (load addr:$src2)))]>,
3773                          REX_W;
3774   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3775                       (ins GR64:$src1, GR64:$src2),
3776                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3777                        [(set GR64:$dst,
3778                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3779                          REX_W;
3780 }
3781
3782 // String/text processing instructions.
3783 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3784 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3785   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3786   "#PCMPISTRM128rr PSEUDO!",
3787   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3788                                                 imm:$src3))]>, OpSize;
3789 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3790   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3791   "#PCMPISTRM128rm PSEUDO!",
3792   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3793                                                 imm:$src3))]>, OpSize;
3794 }
3795
3796 let Defs = [XMM0, EFLAGS] in {
3797 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3798   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3799    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3800 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3801   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3802   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3803 }
3804
3805 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3806 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3807   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3808   "#PCMPESTRM128rr PSEUDO!",
3809   [(set VR128:$dst,
3810         (int_x86_sse42_pcmpestrm128
3811          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3812
3813 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3814   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3815   "#PCMPESTRM128rm PSEUDO!",
3816   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3817                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3818   OpSize;
3819 }
3820
3821 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3822 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3823   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3824   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3825 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3826   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3827   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3828 }
3829
3830 let Defs = [ECX, EFLAGS] in {
3831   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3832     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3833       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3834       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3835       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3836        (implicit EFLAGS)]>, OpSize;
3837     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3838       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3839       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3840       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3841        (implicit EFLAGS)]>, OpSize;
3842   }
3843 }
3844
3845 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3846 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3847 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3848 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3849 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3850 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3851
3852 let Defs = [ECX, EFLAGS] in {
3853 let Uses = [EAX, EDX] in {
3854   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3855     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3856       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3857       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3858       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3859        (implicit EFLAGS)]>, OpSize;
3860     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3861       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3862        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3863        [(set ECX,
3864              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3865         (implicit EFLAGS)]>, OpSize;
3866   }
3867 }
3868 }
3869
3870 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3871 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3872 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3873 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3874 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3875 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
3876
3877 //===----------------------------------------------------------------------===//
3878 // AES-NI Instructions
3879 //===----------------------------------------------------------------------===//
3880
3881 let Constraints = "$src1 = $dst" in {
3882   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
3883                                 Intrinsic IntId128, bit Commutable = 0> {
3884     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
3885                    (ins VR128:$src1, VR128:$src2),
3886                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3887                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3888                    OpSize {
3889       let isCommutable = Commutable;
3890     }
3891     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
3892                    (ins VR128:$src1, i128mem:$src2),
3893                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3894                    [(set VR128:$dst,
3895                      (IntId128 VR128:$src1,
3896                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3897   }
3898 }
3899
3900 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
3901                        int_x86_aesni_aesenc>;
3902 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
3903                        int_x86_aesni_aesenclast>;
3904 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
3905                        int_x86_aesni_aesdec>;
3906 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
3907                        int_x86_aesni_aesdeclast>;
3908
3909 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
3910           (AESENCrr VR128:$src1, VR128:$src2)>;
3911 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
3912           (AESENCrm VR128:$src1, addr:$src2)>;
3913 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
3914           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3915 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
3916           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3917 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
3918           (AESDECrr VR128:$src1, VR128:$src2)>;
3919 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
3920           (AESDECrm VR128:$src1, addr:$src2)>;
3921 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
3922           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3923 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
3924           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3925
3926 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
3927   (ins VR128:$src1),
3928   "aesimc\t{$src1, $dst|$dst, $src1}",
3929   [(set VR128:$dst,
3930     (int_x86_aesni_aesimc VR128:$src1))]>,
3931   OpSize;
3932
3933 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
3934   (ins i128mem:$src1),
3935   "aesimc\t{$src1, $dst|$dst, $src1}",
3936   [(set VR128:$dst,
3937     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
3938   OpSize;
3939
3940 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
3941   (ins VR128:$src1, i8imm:$src2),
3942   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3943   [(set VR128:$dst,
3944     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
3945   OpSize;
3946 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
3947   (ins i128mem:$src1, i8imm:$src2),
3948   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3949   [(set VR128:$dst,
3950     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
3951                                     imm:$src2))]>,
3952   OpSize;