lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1> {
 207   let isCommutable = 1, hasSideEffects = 0 in
 208     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 209        !if(Is2Addr,
 210            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 211            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 212        pat_rr, IIC_DEFAULT, d>;
 213   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 214        !if(Is2Addr,
 215            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        pat_rm, IIC_DEFAULT, d>;
 218 }
 219
 220 //===----------------------------------------------------------------------===//
 221 //  Non-instruction patterns
 222 //===----------------------------------------------------------------------===//
 223
 224 // A vector extract of the first f32/f64 position is a subregister copy
 225 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 226           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 227 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 228           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 229
 230 // A 128-bit subvector extract from the first 256-bit vector position
 231 // is a subregister copy that needs no instruction.
 232 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 233           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 234 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 235           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 236
 237 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 238           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 239 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 240           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 241
 242 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 243           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 244 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 245           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 246
 247 // A 128-bit subvector insert to the first 256-bit vector position
 248 // is a subregister copy that needs no instruction.
 249 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 250 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 251           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 252 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 253           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 254 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 255           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 256 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 257           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 258 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 259           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 260 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 261           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 262 }
 263
 264 // Implicitly promote a 32-bit scalar to a vector.
 265 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 266           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 267 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 268           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 269 // Implicitly promote a 64-bit scalar to a vector.
 270 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 271           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 272 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 273           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 274
 275 // Bitcasts between 128-bit vector types. Return the original type since
 276 // no instruction is needed for the conversion
 277 let Predicates = [HasSSE2] in {
 278   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 279   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 280   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 281   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 282   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 283   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 284   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 285   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 286   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 287   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 288   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 289   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 290   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 291   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 292   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 293   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 294   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 295   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 296   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 297   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 298   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 299   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 300   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 301   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 302   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 303   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 304   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 305   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 306   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 307   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 308 }
 309
 310 // Bitcasts between 256-bit vector types. Return the original type since
 311 // no instruction is needed for the conversion
 312 let Predicates = [HasAVX] in {
 313   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 314   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 315   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 316   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 317   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 318   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 319   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 320   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 321   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 322   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 323   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 324   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 325   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 326   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 327   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 328   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 329   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 330   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 331   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 332   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 333   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 334   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 335   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 336   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 337   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 338   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 339   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 340   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 341   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 342   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 343 }
 344
 345 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 346 // This is expanded by ExpandPostRAPseudos.
 347 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 348     isPseudo = 1 in {
 349   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 350                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 351   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 352                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 353 }
 354
 355 //===----------------------------------------------------------------------===//
 356 // AVX & SSE - Zero/One Vectors
 357 //===----------------------------------------------------------------------===//
 358
 359 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 360 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 361 // swizzled by ExecutionDepsFix to pxor.
 362 // We set canFoldAsLoad because this can be converted to a constant-pool
 363 // load of an all-zeros value if folding it would be beneficial.
 364 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 365     isPseudo = 1 in {
 366 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 367                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 368 }
 369
 370 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 371 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 372 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 373 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 374 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 375
 376
 377 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 378 // and doesn't need it because on sandy bridge the register is set to zero
 379 // at the rename stage without using any execution unit, so SET0PSY
 380 // and SET0PDY can be used for vector int instructions without penalty
 381 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 382     isPseudo = 1, Predicates = [HasAVX] in {
 383 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 384                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 385 }
 386
 387 let Predicates = [HasAVX] in
 388   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 389
 390 let Predicates = [HasAVX2] in {
 391   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 392   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 393   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 394   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 395 }
 396
 397 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 398 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 399 let Predicates = [HasAVX1Only] in {
 400 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 401 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 402           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 403
 404 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 405 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 406           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 407
 408 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 409 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 410           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 411
 412 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 413 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 414           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 415 }
 416
 417 // We set canFoldAsLoad because this can be converted to a constant-pool
 418 // load of an all-ones value if folding it would be beneficial.
 419 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 420     isPseudo = 1 in {
 421   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 422                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 423   let Predicates = [HasAVX2] in
 424   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 425                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 426 }
 427
 428
 429 //===----------------------------------------------------------------------===//
 430 // SSE 1 & 2 - Move FP Scalar Instructions
 431 //
 432 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 433 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 434 // is used instead. Register-to-register movss/movsd is not modeled as an
 435 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 436 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 437 //===----------------------------------------------------------------------===//
 438
 439 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 440       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 441       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 442                              (scalar_to_vector RC:$src2))))],
 443       IIC_SSE_MOV_S_RR>;
 444
 445 // Loading from memory automatically zeroing upper bits.
 446 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 447                     PatFrag mem_pat, string OpcodeStr> :
 448       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 449          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 450                         [(set RC:$dst, (mem_pat addr:$src))],
 451                         IIC_SSE_MOV_S_RM>;
 452
 453 // AVX
 454 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 455                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 456                 VEX_LIG;
 457 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 458                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 459                 VEX_LIG;
 460
 461 // For the disassembler
 462 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 463   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 464                         (ins VR128:$src1, FR32:$src2),
 465                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 466                         IIC_SSE_MOV_S_RR>,
 467                         XS, VEX_4V, VEX_LIG;
 468   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 469                         (ins VR128:$src1, FR64:$src2),
 470                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 471                         IIC_SSE_MOV_S_RR>,
 472                         XD, VEX_4V, VEX_LIG;
 473 }
 474
 475 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 476   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 477                  VEX_LIG;
 478   let AddedComplexity = 20 in
 479     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 480                    VEX_LIG;
 481 }
 482
 483 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 484                   "movss\t{$src, $dst|$dst, $src}",
 485                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 486                   XS, VEX, VEX_LIG;
 487 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 488                   "movsd\t{$src, $dst|$dst, $src}",
 489                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 490                   XD, VEX, VEX_LIG;
 491
 492 // SSE1 & 2
 493 let Constraints = "$src1 = $dst" in {
 494   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 495                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 496   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 497                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 498
 499   // For the disassembler
 500   let isCodeGenOnly = 1, hasSideEffects = 0 in {
 501     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 502                          (ins VR128:$src1, FR32:$src2),
 503                          "movss\t{$src2, $dst|$dst, $src2}", [],
 504                          IIC_SSE_MOV_S_RR>, XS;
 505     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 506                          (ins VR128:$src1, FR64:$src2),
 507                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 508                          IIC_SSE_MOV_S_RR>, XD;
 509   }
 510 }
 511
 512 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 513   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 514
 515   let AddedComplexity = 20 in
 516     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 517 }
 518
 519 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 520                   "movss\t{$src, $dst|$dst, $src}",
 521                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 522 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 523                   "movsd\t{$src, $dst|$dst, $src}",
 524                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 525
 526 // Patterns
 527 let Predicates = [HasAVX] in {
 528   let AddedComplexity = 15 in {
 529   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 530   // MOVS{S,D} to the lower bits.
 531   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 532             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 533   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 534             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 535   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 536             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 537   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 538             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 539
 540   // Move low f32 and clear high bits.
 541   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 542             (SUBREG_TO_REG (i32 0),
 543              (VMOVSSrr (v4f32 (V_SET0)),
 544                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 545   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 546             (SUBREG_TO_REG (i32 0),
 547              (VMOVSSrr (v4i32 (V_SET0)),
 548                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 549   }
 550
 551   let AddedComplexity = 20 in {
 552   // MOVSSrm zeros the high parts of the register; represent this
 553   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 555             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 556   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 557             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 558   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 559             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 560
 561   // MOVSDrm zeros the high parts of the register; represent this
 562   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 563   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 564             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 565   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 566             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 567   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 568             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 569   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 570             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 571   def : Pat<(v2f64 (X86vzload addr:$src)),
 572             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 573
 574   // Represent the same patterns above but in the form they appear for
 575   // 256-bit types
 576   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 577                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 578             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 579   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 580                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 581             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 582   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 583                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 584             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 585   }
 586   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 587                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 588             (SUBREG_TO_REG (i32 0),
 589                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 590                            sub_xmm)>;
 591   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 592                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 593             (SUBREG_TO_REG (i64 0),
 594                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 595                            sub_xmm)>;
 596   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 597                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 598             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 599
 600   // Move low f64 and clear high bits.
 601   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 602             (SUBREG_TO_REG (i32 0),
 603              (VMOVSDrr (v2f64 (V_SET0)),
 604                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 605
 606   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 607             (SUBREG_TO_REG (i32 0),
 608              (VMOVSDrr (v2i64 (V_SET0)),
 609                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 610
 611   // Extract and store.
 612   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 613                    addr:$dst),
 614             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 615   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 616                    addr:$dst),
 617             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 618
 619   // Shuffle with VMOVSS
 620   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 621             (VMOVSSrr (v4i32 VR128:$src1),
 622                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 623   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 624             (VMOVSSrr (v4f32 VR128:$src1),
 625                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 626
 627   // 256-bit variants
 628   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 629             (SUBREG_TO_REG (i32 0),
 630               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 631                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 632               sub_xmm)>;
 633   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 634             (SUBREG_TO_REG (i32 0),
 635               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 636                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 637               sub_xmm)>;
 638
 639   // Shuffle with VMOVSD
 640   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 641             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 642   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 643             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 644   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 645             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 646   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 647             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 648
 649   // 256-bit variants
 650   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 651             (SUBREG_TO_REG (i32 0),
 652               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 653                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 654               sub_xmm)>;
 655   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 656             (SUBREG_TO_REG (i32 0),
 657               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 658                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 659               sub_xmm)>;
 660
 661
 662   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 663   // is during lowering, where it's not possible to recognize the fold cause
 664   // it has two uses through a bitcast. One use disappears at isel time and the
 665   // fold opportunity reappears.
 666   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 668   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674 }
 675
 676 let Predicates = [UseSSE1] in {
 677   let AddedComplexity = 15 in {
 678   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 679   // MOVSS to the lower bits.
 680   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 681             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 682   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 683             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 684   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 685             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 686   }
 687
 688   let AddedComplexity = 20 in {
 689   // MOVSSrm already zeros the high parts of the register.
 690   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 691             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 692   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 693             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 694   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 695             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 696   }
 697
 698   // Extract and store.
 699   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 700                    addr:$dst),
 701             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 702
 703   // Shuffle with MOVSS
 704   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 705             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 706   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 707             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 708 }
 709
 710 let Predicates = [UseSSE2] in {
 711   let AddedComplexity = 15 in {
 712   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 713   // MOVSD to the lower bits.
 714   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 715             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSDrm already zeros the high parts of the register.
 720   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 722   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 724   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 726   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 727             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 728   def : Pat<(v2f64 (X86vzload addr:$src)),
 729             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 730   }
 731
 732   // Extract and store.
 733   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 734                    addr:$dst),
 735             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 736
 737   // Shuffle with MOVSD
 738   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 739             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 740   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 741             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 742   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 743             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 744   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 745             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 746
 747   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 748   // is during lowering, where it's not possible to recognize the fold cause
 749   // it has two uses through a bitcast. One use disappears at isel time and the
 750   // fold opportunity reappears.
 751   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 752             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 753   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 754             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 755   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 756             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 757   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 758             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 759 }
 760
 761 //===----------------------------------------------------------------------===//
 762 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 763 //===----------------------------------------------------------------------===//
 764
 765 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 766                             X86MemOperand x86memop, PatFrag ld_frag,
 767                             string asm, Domain d,
 768                             OpndItins itins,
 769                             bit IsReMaterializable = 1> {
 770 let neverHasSideEffects = 1 in
 771   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 772               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 773 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 774   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 775               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 776                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 777 }
 778
 779 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 780                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 781                               TB, VEX;
 782 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 783                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 784                               TB, OpSize, VEX;
 785 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 786                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 787                               TB, VEX;
 788 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 789                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 790                               TB, OpSize, VEX;
 791
 792 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 793                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 794                               TB, VEX, VEX_L;
 795 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 796                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 797                               TB, OpSize, VEX, VEX_L;
 798 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 799                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 800                               TB, VEX, VEX_L;
 801 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 802                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 803                               TB, OpSize, VEX, VEX_L;
 804 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 805                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 806                               TB;
 807 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 808                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 809                               TB, OpSize;
 810 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 811                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 812                               TB;
 813 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 814                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 815                               TB, OpSize;
 816
 817 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 818                    "movaps\t{$src, $dst|$dst, $src}",
 819                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 820                    IIC_SSE_MOVA_P_MR>, VEX;
 821 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 822                    "movapd\t{$src, $dst|$dst, $src}",
 823                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 824                    IIC_SSE_MOVA_P_MR>, VEX;
 825 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 826                    "movups\t{$src, $dst|$dst, $src}",
 827                    [(store (v4f32 VR128:$src), addr:$dst)],
 828                    IIC_SSE_MOVU_P_MR>, VEX;
 829 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 830                    "movupd\t{$src, $dst|$dst, $src}",
 831                    [(store (v2f64 VR128:$src), addr:$dst)],
 832                    IIC_SSE_MOVU_P_MR>, VEX;
 833 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 834                    "movaps\t{$src, $dst|$dst, $src}",
 835                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 836                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 837 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 838                    "movapd\t{$src, $dst|$dst, $src}",
 839                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 840                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 841 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 842                    "movups\t{$src, $dst|$dst, $src}",
 843                    [(store (v8f32 VR256:$src), addr:$dst)],
 844                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 845 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 846                    "movupd\t{$src, $dst|$dst, $src}",
 847                    [(store (v4f64 VR256:$src), addr:$dst)],
 848                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 849
 850 // For disassembler
 851 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 852   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 853                           (ins VR128:$src),
 854                           "movaps\t{$src, $dst|$dst, $src}", [],
 855                           IIC_SSE_MOVA_P_RR>, VEX;
 856   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 857                            (ins VR128:$src),
 858                            "movapd\t{$src, $dst|$dst, $src}", [],
 859                            IIC_SSE_MOVA_P_RR>, VEX;
 860   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 861                            (ins VR128:$src),
 862                            "movups\t{$src, $dst|$dst, $src}", [],
 863                            IIC_SSE_MOVU_P_RR>, VEX;
 864   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 865                            (ins VR128:$src),
 866                            "movupd\t{$src, $dst|$dst, $src}", [],
 867                            IIC_SSE_MOVU_P_RR>, VEX;
 868   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 869                             (ins VR256:$src),
 870                             "movaps\t{$src, $dst|$dst, $src}", [],
 871                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 872   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 873                             (ins VR256:$src),
 874                             "movapd\t{$src, $dst|$dst, $src}", [],
 875                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 876   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 877                             (ins VR256:$src),
 878                             "movups\t{$src, $dst|$dst, $src}", [],
 879                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 880   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 881                             (ins VR256:$src),
 882                             "movupd\t{$src, $dst|$dst, $src}", [],
 883                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 884 }
 885
 886 let Predicates = [HasAVX] in {
 887 def : Pat<(v8i32 (X86vzmovl
 888                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 889           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 890 def : Pat<(v4i64 (X86vzmovl
 891                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 892           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 893 def : Pat<(v8f32 (X86vzmovl
 894                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 895           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 896 def : Pat<(v4f64 (X86vzmovl
 897                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 898           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 899 }
 900
 901
 902 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 903           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 904 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 905           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 906
 907 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 908                    "movaps\t{$src, $dst|$dst, $src}",
 909                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 910                    IIC_SSE_MOVA_P_MR>;
 911 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 912                    "movapd\t{$src, $dst|$dst, $src}",
 913                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 914                    IIC_SSE_MOVA_P_MR>;
 915 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 916                    "movups\t{$src, $dst|$dst, $src}",
 917                    [(store (v4f32 VR128:$src), addr:$dst)],
 918                    IIC_SSE_MOVU_P_MR>;
 919 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 920                    "movupd\t{$src, $dst|$dst, $src}",
 921                    [(store (v2f64 VR128:$src), addr:$dst)],
 922                    IIC_SSE_MOVU_P_MR>;
 923
 924 // For disassembler
 925 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 926   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 927                          "movaps\t{$src, $dst|$dst, $src}", [],
 928                          IIC_SSE_MOVA_P_RR>;
 929   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 930                          "movapd\t{$src, $dst|$dst, $src}", [],
 931                          IIC_SSE_MOVA_P_RR>;
 932   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 933                          "movups\t{$src, $dst|$dst, $src}", [],
 934                          IIC_SSE_MOVU_P_RR>;
 935   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 936                          "movupd\t{$src, $dst|$dst, $src}", [],
 937                          IIC_SSE_MOVU_P_RR>;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 942             (VMOVUPSmr addr:$dst, VR128:$src)>;
 943   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 944             (VMOVUPDmr addr:$dst, VR128:$src)>;
 945 }
 946
 947 let Predicates = [UseSSE1] in
 948   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 949             (MOVUPSmr addr:$dst, VR128:$src)>;
 950 let Predicates = [UseSSE2] in
 951   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 952             (MOVUPDmr addr:$dst, VR128:$src)>;
 953
 954 // Use vmovaps/vmovups for AVX integer load/store.
 955 let Predicates = [HasAVX] in {
 956   // 128-bit load/store
 957   def : Pat<(alignedloadv2i64 addr:$src),
 958             (VMOVAPSrm addr:$src)>;
 959   def : Pat<(loadv2i64 addr:$src),
 960             (VMOVUPSrm addr:$src)>;
 961
 962   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 963             (VMOVAPSmr addr:$dst, VR128:$src)>;
 964   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 965             (VMOVAPSmr addr:$dst, VR128:$src)>;
 966   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 967             (VMOVAPSmr addr:$dst, VR128:$src)>;
 968   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 969             (VMOVAPSmr addr:$dst, VR128:$src)>;
 970   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 971             (VMOVUPSmr addr:$dst, VR128:$src)>;
 972   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 975             (VMOVUPSmr addr:$dst, VR128:$src)>;
 976   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 977             (VMOVUPSmr addr:$dst, VR128:$src)>;
 978
 979   // 256-bit load/store
 980   def : Pat<(alignedloadv4i64 addr:$src),
 981             (VMOVAPSYrm addr:$src)>;
 982   def : Pat<(loadv4i64 addr:$src),
 983             (VMOVUPSYrm addr:$src)>;
 984   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 985             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 986   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 987             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 988   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 989             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 990   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 991             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 992   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 993             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 994   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 995             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 996   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 997             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 998   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 999             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1000
1001   // Special patterns for storing subvector extracts of lower 128-bits
1002   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1003   def : Pat<(alignedstore (v2f64 (extract_subvector
1004                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1005             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1006   def : Pat<(alignedstore (v4f32 (extract_subvector
1007                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1008             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1009   def : Pat<(alignedstore (v2i64 (extract_subvector
1010                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1011             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1012   def : Pat<(alignedstore (v4i32 (extract_subvector
1013                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1014             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1015   def : Pat<(alignedstore (v8i16 (extract_subvector
1016                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1017             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1018   def : Pat<(alignedstore (v16i8 (extract_subvector
1019                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1020             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1021
1022   def : Pat<(store (v2f64 (extract_subvector
1023                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1024             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1025   def : Pat<(store (v4f32 (extract_subvector
1026                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1027             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1028   def : Pat<(store (v2i64 (extract_subvector
1029                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1030             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1031   def : Pat<(store (v4i32 (extract_subvector
1032                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1033             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1034   def : Pat<(store (v8i16 (extract_subvector
1035                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1036             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1037   def : Pat<(store (v16i8 (extract_subvector
1038                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1039             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1040 }
1041
1042 // Use movaps / movups for SSE integer load / store (one byte shorter).
1043 // The instructions selected below are then converted to MOVDQA/MOVDQU
1044 // during the SSE domain pass.
1045 let Predicates = [UseSSE1] in {
1046   def : Pat<(alignedloadv2i64 addr:$src),
1047             (MOVAPSrm addr:$src)>;
1048   def : Pat<(loadv2i64 addr:$src),
1049             (MOVUPSrm addr:$src)>;
1050
1051   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1052             (MOVAPSmr addr:$dst, VR128:$src)>;
1053   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1054             (MOVAPSmr addr:$dst, VR128:$src)>;
1055   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1056             (MOVAPSmr addr:$dst, VR128:$src)>;
1057   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1058             (MOVAPSmr addr:$dst, VR128:$src)>;
1059   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1060             (MOVUPSmr addr:$dst, VR128:$src)>;
1061   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1062             (MOVUPSmr addr:$dst, VR128:$src)>;
1063   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1064             (MOVUPSmr addr:$dst, VR128:$src)>;
1065   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1066             (MOVUPSmr addr:$dst, VR128:$src)>;
1067 }
1068
1069 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1070 // bits are disregarded. FIXME: Set encoding to pseudo!
1071 let neverHasSideEffects = 1 in {
1072 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1073                        "movaps\t{$src, $dst|$dst, $src}", [],
1074                        IIC_SSE_MOVA_P_RR>, VEX;
1075 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1076                        "movapd\t{$src, $dst|$dst, $src}", [],
1077                        IIC_SSE_MOVA_P_RR>, VEX;
1078 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1079                      "movaps\t{$src, $dst|$dst, $src}", [],
1080                      IIC_SSE_MOVA_P_RR>;
1081 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1082                      "movapd\t{$src, $dst|$dst, $src}", [],
1083                      IIC_SSE_MOVA_P_RR>;
1084 }
1085
1086 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1087 // bits are disregarded. FIXME: Set encoding to pseudo!
1088 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1089 let isCodeGenOnly = 1 in {
1090   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                          "movaps\t{$src, $dst|$dst, $src}",
1092                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                          IIC_SSE_MOVA_P_RM>, VEX;
1094   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                          "movapd\t{$src, $dst|$dst, $src}",
1096                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                          IIC_SSE_MOVA_P_RM>, VEX;
1098 }
1099 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1100                      "movaps\t{$src, $dst|$dst, $src}",
1101                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1102                      IIC_SSE_MOVA_P_RM>;
1103 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1104                      "movapd\t{$src, $dst|$dst, $src}",
1105                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1106                      IIC_SSE_MOVA_P_RM>;
1107 }
1108
1109 //===----------------------------------------------------------------------===//
1110 // SSE 1 & 2 - Move Low packed FP Instructions
1111 //===----------------------------------------------------------------------===//
1112
1113 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1114                                  SDNode psnode, SDNode pdnode, string base_opc,
1115                                  string asm_opr, InstrItinClass itin> {
1116   def PSrm : PI<opc, MRMSrcMem,
1117          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1118          !strconcat(base_opc, "s", asm_opr),
1119      [(set RC:$dst,
1120        (psnode RC:$src1,
1121               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1122               itin, SSEPackedSingle>, TB;
1123
1124   def PDrm : PI<opc, MRMSrcMem,
1125          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1126          !strconcat(base_opc, "d", asm_opr),
1127      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1128                               (scalar_to_vector (loadf64 addr:$src2)))))],
1129               itin, SSEPackedDouble>, TB, OpSize;
1130 }
1131
1132 let AddedComplexity = 20 in {
1133   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1134                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1135                      IIC_SSE_MOV_LH>, VEX_4V;
1136 }
1137 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1138   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1139                                    "\t{$src2, $dst|$dst, $src2}",
1140                                    IIC_SSE_MOV_LH>;
1141 }
1142
1143 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1144                    "movlps\t{$src, $dst|$dst, $src}",
1145                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1146                                  (iPTR 0))), addr:$dst)],
1147                                  IIC_SSE_MOV_LH>, VEX;
1148 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1149                    "movlpd\t{$src, $dst|$dst, $src}",
1150                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1151                                  (iPTR 0))), addr:$dst)],
1152                                  IIC_SSE_MOV_LH>, VEX;
1153 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1154                    "movlps\t{$src, $dst|$dst, $src}",
1155                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1156                                  (iPTR 0))), addr:$dst)],
1157                                  IIC_SSE_MOV_LH>;
1158 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1159                    "movlpd\t{$src, $dst|$dst, $src}",
1160                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1161                                  (iPTR 0))), addr:$dst)],
1162                                  IIC_SSE_MOV_LH>;
1163
1164 let Predicates = [HasAVX] in {
1165   // Shuffle with VMOVLPS
1166   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1167             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1168   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1169             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1170
1171   // Shuffle with VMOVLPD
1172   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1173             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1174   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1175             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1176
1177   // Store patterns
1178   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1181   def : Pat<(store (v4i32 (X86Movlps
1182                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1183             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1184   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1185                    addr:$src1),
1186             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1187   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1188                    addr:$src1),
1189             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1190 }
1191
1192 let Predicates = [UseSSE1] in {
1193   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1194   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1195                                  (iPTR 0))), addr:$src1),
1196             (MOVLPSmr addr:$src1, VR128:$src2)>;
1197
1198   // Shuffle with MOVLPS
1199   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1200             (MOVLPSrm VR128:$src1, addr:$src2)>;
1201   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1202             (MOVLPSrm VR128:$src1, addr:$src2)>;
1203   def : Pat<(X86Movlps VR128:$src1,
1204                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1205             (MOVLPSrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                                       addr:$src1),
1210             (MOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1213                               addr:$src1),
1214             (MOVLPSmr addr:$src1, VR128:$src2)>;
1215 }
1216
1217 let Predicates = [UseSSE2] in {
1218   // Shuffle with MOVLPD
1219   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1220             (MOVLPDrm VR128:$src1, addr:$src2)>;
1221   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1222             (MOVLPDrm VR128:$src1, addr:$src2)>;
1223
1224   // Store patterns
1225   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1226                            addr:$src1),
1227             (MOVLPDmr addr:$src1, VR128:$src2)>;
1228   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1229                            addr:$src1),
1230             (MOVLPDmr addr:$src1, VR128:$src2)>;
1231 }
1232
1233 //===----------------------------------------------------------------------===//
1234 // SSE 1 & 2 - Move Hi packed FP Instructions
1235 //===----------------------------------------------------------------------===//
1236
1237 let AddedComplexity = 20 in {
1238   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1239                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1240                      IIC_SSE_MOV_LH>, VEX_4V;
1241 }
1242 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1243   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1244                                    "\t{$src2, $dst|$dst, $src2}",
1245                                    IIC_SSE_MOV_LH>;
1246 }
1247
1248 // v2f64 extract element 1 is always custom lowered to unpack high to low
1249 // and extract element 0 so the non-store version isn't too horrible.
1250 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1251                    "movhps\t{$src, $dst|$dst, $src}",
1252                    [(store (f64 (vector_extract
1253                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1254                                             (bc_v2f64 (v4f32 VR128:$src))),
1255                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1256 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1257                    "movhpd\t{$src, $dst|$dst, $src}",
1258                    [(store (f64 (vector_extract
1259                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1260                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1261 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1262                    "movhps\t{$src, $dst|$dst, $src}",
1263                    [(store (f64 (vector_extract
1264                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1265                                             (bc_v2f64 (v4f32 VR128:$src))),
1266                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1267 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1268                    "movhpd\t{$src, $dst|$dst, $src}",
1269                    [(store (f64 (vector_extract
1270                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1271                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1272
1273 let Predicates = [HasAVX] in {
1274   // VMOVHPS patterns
1275   def : Pat<(X86Movlhps VR128:$src1,
1276                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1277             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1278   def : Pat<(X86Movlhps VR128:$src1,
1279                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1280             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1283   // is during lowering, where it's not possible to recognize the load fold
1284   // cause it has two uses through a bitcast. One use disappears at isel time
1285   // and the fold opportunity reappears.
1286   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1287                       (scalar_to_vector (loadf64 addr:$src2)))),
1288             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1289 }
1290
1291 let Predicates = [UseSSE1] in {
1292   // MOVHPS patterns
1293   def : Pat<(X86Movlhps VR128:$src1,
1294                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1295             (MOVHPSrm VR128:$src1, addr:$src2)>;
1296   def : Pat<(X86Movlhps VR128:$src1,
1297                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1298             (MOVHPSrm VR128:$src1, addr:$src2)>;
1299 }
1300
1301 let Predicates = [UseSSE2] in {
1302   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1303   // is during lowering, where it's not possible to recognize the load fold
1304   // cause it has two uses through a bitcast. One use disappears at isel time
1305   // and the fold opportunity reappears.
1306   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1307                       (scalar_to_vector (loadf64 addr:$src2)))),
1308             (MOVHPDrm VR128:$src1, addr:$src2)>;
1309 }
1310
1311 //===----------------------------------------------------------------------===//
1312 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1313 //===----------------------------------------------------------------------===//
1314
1315 let AddedComplexity = 20 in {
1316   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1317                                        (ins VR128:$src1, VR128:$src2),
1318                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1319                       [(set VR128:$dst,
1320                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1321                         IIC_SSE_MOV_LH>,
1322                       VEX_4V;
1323   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>,
1329                       VEX_4V;
1330 }
1331 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1332   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1333                                        (ins VR128:$src1, VR128:$src2),
1334                       "movlhps\t{$src2, $dst|$dst, $src2}",
1335                       [(set VR128:$dst,
1336                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1337                         IIC_SSE_MOV_LH>;
1338   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1339                                        (ins VR128:$src1, VR128:$src2),
1340                       "movhlps\t{$src2, $dst|$dst, $src2}",
1341                       [(set VR128:$dst,
1342                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1343                         IIC_SSE_MOV_LH>;
1344 }
1345
1346 let Predicates = [HasAVX] in {
1347   // MOVLHPS patterns
1348   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1349             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1350   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1351             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1352
1353   // MOVHLPS patterns
1354   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1355             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1356 }
1357
1358 let Predicates = [UseSSE1] in {
1359   // MOVLHPS patterns
1360   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1361             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1362   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1363             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1364
1365   // MOVHLPS patterns
1366   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1367             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1368 }
1369
1370 //===----------------------------------------------------------------------===//
1371 // SSE 1 & 2 - Conversion Instructions
1372 //===----------------------------------------------------------------------===//
1373
1374 def SSE_CVT_PD : OpndItins<
1375   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1376 >;
1377
1378 def SSE_CVT_PS : OpndItins<
1379   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1380 >;
1381
1382 def SSE_CVT_Scalar : OpndItins<
1383   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1384 >;
1385
1386 def SSE_CVT_SS2SI_32 : OpndItins<
1387   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1388 >;
1389
1390 def SSE_CVT_SS2SI_64 : OpndItins<
1391   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1392 >;
1393
1394 def SSE_CVT_SD2SI : OpndItins<
1395   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1396 >;
1397
1398 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1399                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1400                      string asm, OpndItins itins> {
1401   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1402                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1403                         itins.rr>;
1404   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1405                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1406                         itins.rm>;
1407 }
1408
1409 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1410                        X86MemOperand x86memop, string asm, Domain d,
1411                        OpndItins itins> {
1412 let neverHasSideEffects = 1 in {
1413   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1414              [], itins.rr, d>;
1415   let mayLoad = 1 in
1416   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1417              [], itins.rm, d>;
1418 }
1419 }
1420
1421 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1422                           X86MemOperand x86memop, string asm> {
1423 let neverHasSideEffects = 1 in {
1424   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1425               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1426   let mayLoad = 1 in
1427   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1428               (ins DstRC:$src1, x86memop:$src),
1429               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1430 } // neverHasSideEffects = 1
1431 }
1432
1433 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1434                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1435                                 SSE_CVT_SS2SI_32>,
1436                                 XS, VEX, VEX_LIG;
1437 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1438                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1439                                 SSE_CVT_SS2SI_64>,
1440                                 XS, VEX, VEX_W, VEX_LIG;
1441 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1442                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1443                                 SSE_CVT_SD2SI>,
1444                                 XD, VEX, VEX_LIG;
1445 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1446                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1447                                 SSE_CVT_SD2SI>,
1448                                 XD, VEX, VEX_W, VEX_LIG;
1449
1450 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1451 // register, but the same isn't true when only using memory operands,
1452 // provide other assembly "l" and "q" forms to address this explicitly
1453 // where appropriate to do so.
1454 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1455                                   XS, VEX_4V, VEX_LIG;
1456 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1457                                   XS, VEX_4V, VEX_W, VEX_LIG;
1458 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1459                                   XD, VEX_4V, VEX_LIG;
1460 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1461                                   XD, VEX_4V, VEX_W, VEX_LIG;
1462
1463 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1464                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1465 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1466                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1467
1468 let Predicates = [HasAVX] in {
1469   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1470             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1471   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1472             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1473   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1474             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1475   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1476             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1477
1478   def : Pat<(f32 (sint_to_fp GR32:$src)),
1479             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1480   def : Pat<(f32 (sint_to_fp GR64:$src)),
1481             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1482   def : Pat<(f64 (sint_to_fp GR32:$src)),
1483             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1484   def : Pat<(f64 (sint_to_fp GR64:$src)),
1485             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1486 }
1487
1488 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1489                       "cvttss2si\t{$src, $dst|$dst, $src}",
1490                       SSE_CVT_SS2SI_32>, XS;
1491 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1492                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                       SSE_CVT_SS2SI_64>, XS, REX_W;
1494 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1495                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1496                       SSE_CVT_SD2SI>, XD;
1497 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1498                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                       SSE_CVT_SD2SI>, XD, REX_W;
1500 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1501                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1502                       SSE_CVT_Scalar>, XS;
1503 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1504                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1505                       SSE_CVT_Scalar>, XS, REX_W;
1506 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1507                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1508                       SSE_CVT_Scalar>, XD;
1509 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1510                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1511                       SSE_CVT_Scalar>, XD, REX_W;
1512
1513 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1514 // and/or XMM operand(s).
1515
1516 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1517                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1518                          string asm, OpndItins itins> {
1519   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1520               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1521               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1522   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1523               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1524               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1525 }
1526
1527 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1528                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1529                     PatFrag ld_frag, string asm, OpndItins itins,
1530                     bit Is2Addr = 1> {
1531   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1532               !if(Is2Addr,
1533                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1534                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1535               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1536               itins.rr>;
1537   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1538               (ins DstRC:$src1, x86memop:$src2),
1539               !if(Is2Addr,
1540                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1541                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1542               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1543               itins.rm>;
1544 }
1545
1546 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1547                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1548                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1549 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1550                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1551                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1552
1553 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1554                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1555 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1556                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1557
1558
1559 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1560           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1561           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1562 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1563           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1564           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1565           VEX_W;
1566 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1567           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1568           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1569 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1570           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1571           SSE_CVT_Scalar, 0>, XD,
1572           VEX_4V, VEX_W;
1573
1574 let Constraints = "$src1 = $dst" in {
1575   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1576                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1577                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1578   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1579                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1580                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1581   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1582                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1583                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1584   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1585                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1586                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1587 }
1588
1589 /// SSE 1 Only
1590
1591 // Aliases for intrinsics
1592 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1593                                     ssmem, sse_load_f32, "cvttss2si",
1594                                     SSE_CVT_SS2SI_32>, XS, VEX;
1595 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1596                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1597                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1598                                    XS, VEX, VEX_W;
1599 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1600                                     sdmem, sse_load_f64, "cvttsd2si",
1601                                     SSE_CVT_SD2SI>, XD, VEX;
1602 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1603                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1604                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1605                                   XD, VEX, VEX_W;
1606 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1607                                     ssmem, sse_load_f32, "cvttss2si",
1608                                     SSE_CVT_SS2SI_32>, XS;
1609 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1610                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1611                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1612 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1613                                     sdmem, sse_load_f64, "cvttsd2si",
1614                                     SSE_CVT_SD2SI>, XD;
1615 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1616                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1617                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1618
1619 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1620                                   ssmem, sse_load_f32, "cvtss2si{l}",
1621                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1622 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1623                                   ssmem, sse_load_f32, "cvtss2si{q}",
1624                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1625
1626 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1627                                ssmem, sse_load_f32, "cvtss2si{l}",
1628                                SSE_CVT_SS2SI_32>, XS;
1629 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1630                                  ssmem, sse_load_f32, "cvtss2si{q}",
1631                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1632
1633 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1634                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1635                                SSEPackedSingle, SSE_CVT_PS>,
1636                                TB, VEX, Requires<[HasAVX]>;
1637 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1638                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1639                                SSEPackedSingle, SSE_CVT_PS>,
1640                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1641
1642 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1643                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1644                             SSEPackedSingle, SSE_CVT_PS>,
1645                             TB, Requires<[UseSSE2]>;
1646
1647 /// SSE 2 Only
1648
1649 // Convert scalar double to scalar single
1650 let neverHasSideEffects = 1 in {
1651 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1652                        (ins FR64:$src1, FR64:$src2),
1653                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1654                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1655 let mayLoad = 1 in
1656 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1657                        (ins FR64:$src1, f64mem:$src2),
1658                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1659                       [], IIC_SSE_CVT_Scalar_RM>,
1660                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1661 }
1662
1663 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1664           Requires<[HasAVX]>;
1665
1666 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1667                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1668                       [(set FR32:$dst, (fround FR64:$src))],
1669                       IIC_SSE_CVT_Scalar_RR>;
1670 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1671                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1672                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1673                       IIC_SSE_CVT_Scalar_RM>,
1674                       XD,
1675                   Requires<[UseSSE2, OptForSize]>;
1676
1677 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1678                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1679                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1680                        [(set VR128:$dst,
1681                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1682                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1683 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1684                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1685                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1686                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1687                                           VR128:$src1, sse_load_f64:$src2))],
1688                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1689
1690 let Constraints = "$src1 = $dst" in {
1691 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1692                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1693                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1694                        [(set VR128:$dst,
1695                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1696                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>;
1697 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1698                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1699                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1700                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1701                                           VR128:$src1, sse_load_f64:$src2))],
1702                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>;
1703 }
1704
1705 // Convert scalar single to scalar double
1706 // SSE2 instructions with XS prefix
1707 let neverHasSideEffects = 1 in {
1708 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1709                     (ins FR32:$src1, FR32:$src2),
1710                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1711                     [], IIC_SSE_CVT_Scalar_RR>,
1712                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1713 let mayLoad = 1 in
1714 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1715                     (ins FR32:$src1, f32mem:$src2),
1716                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1717                     [], IIC_SSE_CVT_Scalar_RM>,
1718                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1719 }
1720
1721 def : Pat<(f64 (fextend FR32:$src)),
1722     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1723 def : Pat<(fextend (loadf32 addr:$src)),
1724     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1725
1726 def : Pat<(extloadf32 addr:$src),
1727     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1728     Requires<[HasAVX, OptForSize]>;
1729 def : Pat<(extloadf32 addr:$src),
1730     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1731     Requires<[HasAVX, OptForSpeed]>;
1732
1733 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1734                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1735                    [(set FR64:$dst, (fextend FR32:$src))],
1736                    IIC_SSE_CVT_Scalar_RR>, XS,
1737                  Requires<[UseSSE2]>;
1738 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1739                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1740                    [(set FR64:$dst, (extloadf32 addr:$src))],
1741                    IIC_SSE_CVT_Scalar_RM>, XS,
1742                  Requires<[UseSSE2, OptForSize]>;
1743
1744 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1745 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1746 // combine.
1747 // Since these loads aren't folded into the fextend, we have to match it
1748 // explicitly here.
1749 def : Pat<(fextend (loadf32 addr:$src)),
1750           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1751 def : Pat<(extloadf32 addr:$src),
1752           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1753
1754 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1755                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1756                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1757                     [(set VR128:$dst,
1758                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1759                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1760 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1761                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1762                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1763                     [(set VR128:$dst,
1764                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1765                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1766 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1767 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1768                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1769                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1770                     [(set VR128:$dst,
1771                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1772                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>;
1773 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1774                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1775                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1776                     [(set VR128:$dst,
1777                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1778                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>;
1779 }
1780
1781 // Convert packed single/double fp to doubleword
1782 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1783                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1784                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1785                        IIC_SSE_CVT_PS_RR>, VEX;
1786 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1787                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1788                        [(set VR128:$dst,
1789                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1790                        IIC_SSE_CVT_PS_RM>, VEX;
1791 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1792                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1793                         [(set VR256:$dst,
1794                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1795                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1796 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1797                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1798                         [(set VR256:$dst,
1799                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1800                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1801 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1802                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1803                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1804                      IIC_SSE_CVT_PS_RR>;
1805 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1806                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1807                      [(set VR128:$dst,
1808                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1809                      IIC_SSE_CVT_PS_RM>;
1810
1811
1812 // Convert Packed Double FP to Packed DW Integers
1813 let Predicates = [HasAVX] in {
1814 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1815 // register, but the same isn't true when using memory operands instead.
1816 // Provide other assembly rr and rm forms to address this explicitly.
1817 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1819                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1820                        VEX;
1821
1822 // XMM only
1823 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1824                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1825 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1826                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1827                        [(set VR128:$dst,
1828                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1829
1830 // YMM only
1831 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1832                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1833                        [(set VR128:$dst,
1834                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L;
1835 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1836                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1837                        [(set VR128:$dst,
1838                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1839                        VEX, VEX_L;
1840 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1841                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1842 }
1843
1844 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1845                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1846                       [(set VR128:$dst,
1847                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1848                       IIC_SSE_CVT_PD_RM>;
1849 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1850                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1851                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1852                       IIC_SSE_CVT_PD_RR>;
1853
1854 // Convert with truncation packed single/double fp to doubleword
1855 // SSE2 packed instructions with XS prefix
1856 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1858                          [(set VR128:$dst,
1859                            (int_x86_sse2_cvttps2dq VR128:$src))],
1860                          IIC_SSE_CVT_PS_RR>, VEX;
1861 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1862                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1863                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1864                                             (memopv4f32 addr:$src)))],
1865                          IIC_SSE_CVT_PS_RM>, VEX;
1866 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1867                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1868                           [(set VR256:$dst,
1869                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1870                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1871 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1872                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1873                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1874                                              (memopv8f32 addr:$src)))],
1875                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1876
1877 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1878                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1879                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1880                        IIC_SSE_CVT_PS_RR>;
1881 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1882                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1883                        [(set VR128:$dst,
1884                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1885                        IIC_SSE_CVT_PS_RM>;
1886
1887 let Predicates = [HasAVX] in {
1888   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1889             (VCVTDQ2PSrr VR128:$src)>;
1890   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1891             (VCVTDQ2PSrm addr:$src)>;
1892
1893   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1894             (VCVTDQ2PSrr VR128:$src)>;
1895   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1896             (VCVTDQ2PSrm addr:$src)>;
1897
1898   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1899             (VCVTTPS2DQrr VR128:$src)>;
1900   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1901             (VCVTTPS2DQrm addr:$src)>;
1902
1903   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1904             (VCVTDQ2PSYrr VR256:$src)>;
1905   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1906             (VCVTDQ2PSYrm addr:$src)>;
1907
1908   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1909             (VCVTTPS2DQYrr VR256:$src)>;
1910   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1911             (VCVTTPS2DQYrm addr:$src)>;
1912 }
1913
1914 let Predicates = [UseSSE2] in {
1915   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1916             (CVTDQ2PSrr VR128:$src)>;
1917   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1918             (CVTDQ2PSrm addr:$src)>;
1919
1920   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1921             (CVTDQ2PSrr VR128:$src)>;
1922   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1923             (CVTDQ2PSrm addr:$src)>;
1924
1925   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1926             (CVTTPS2DQrr VR128:$src)>;
1927   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1928             (CVTTPS2DQrm addr:$src)>;
1929 }
1930
1931 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1932                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1933                         [(set VR128:$dst,
1934                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1935                               IIC_SSE_CVT_PD_RR>, VEX;
1936
1937 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1938 // register, but the same isn't true when using memory operands instead.
1939 // Provide other assembly rr and rm forms to address this explicitly.
1940
1941 // XMM only
1942 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1943                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1944 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1945                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1946                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1947                                             (memopv2f64 addr:$src)))],
1948                          IIC_SSE_CVT_PD_RM>, VEX;
1949
1950 // YMM only
1951 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1952                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1953                          [(set VR128:$dst,
1954                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1955                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
1956 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1957                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1958                          [(set VR128:$dst,
1959                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1960                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1961 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1962                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1963
1964 let Predicates = [HasAVX] in {
1965   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1966             (VCVTTPD2DQYrr VR256:$src)>;
1967   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1968             (VCVTTPD2DQYrm addr:$src)>;
1969 } // Predicates = [HasAVX]
1970
1971 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1972                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1973                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1974                       IIC_SSE_CVT_PD_RR>;
1975 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1976                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1977                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1978                                         (memopv2f64 addr:$src)))],
1979                                         IIC_SSE_CVT_PD_RM>;
1980
1981 // Convert packed single to packed double
1982 let Predicates = [HasAVX] in {
1983                   // SSE2 instructions without OpSize prefix
1984 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1985                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1986                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1987                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1988 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1989                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
1990                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
1991                     IIC_SSE_CVT_PD_RM>, TB, VEX;
1992 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1993                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1994                      [(set VR256:$dst,
1995                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
1996                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L;
1997 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1998                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1999                      [(set VR256:$dst,
2000                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2001                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L;
2002 }
2003
2004 let Predicates = [UseSSE2] in {
2005 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2006                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2007                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2008                        IIC_SSE_CVT_PD_RR>, TB;
2009 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2010                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2011                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2012                    IIC_SSE_CVT_PD_RM>, TB;
2013 }
2014
2015 // Convert Packed DW Integers to Packed Double FP
2016 let Predicates = [HasAVX] in {
2017 let neverHasSideEffects = 1, mayLoad = 1 in
2018 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2019                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2020                      []>, VEX;
2021 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2022                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2023                      [(set VR128:$dst,
2024                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2025 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2026                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2027                      [(set VR256:$dst,
2028                        (int_x86_avx_cvtdq2_pd_256
2029                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L;
2030 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2031                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2032                      [(set VR256:$dst,
2033                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L;
2034 }
2035
2036 let neverHasSideEffects = 1, mayLoad = 1 in
2037 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2038                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2039                        IIC_SSE_CVT_PD_RR>;
2040 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2041                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2042                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2043                        IIC_SSE_CVT_PD_RM>;
2044
2045 // AVX 256-bit register conversion intrinsics
2046 let Predicates = [HasAVX] in {
2047   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2048             (VCVTDQ2PDYrr VR128:$src)>;
2049   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2050             (VCVTDQ2PDYrm addr:$src)>;
2051 } // Predicates = [HasAVX]
2052
2053 // Convert packed double to packed single
2054 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2055 // register, but the same isn't true when using memory operands instead.
2056 // Provide other assembly rr and rm forms to address this explicitly.
2057 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2058                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2059                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2060                        IIC_SSE_CVT_PD_RR>, VEX;
2061
2062 // XMM only
2063 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2064                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2065 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2066                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2067                         [(set VR128:$dst,
2068                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2069                         IIC_SSE_CVT_PD_RM>, VEX;
2070
2071 // YMM only
2072 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2073                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2074                         [(set VR128:$dst,
2075                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2076                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2077 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2078                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2079                         [(set VR128:$dst,
2080                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2081                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2082 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2083                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2084
2085 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2086                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2087                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2088                      IIC_SSE_CVT_PD_RR>;
2089 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2090                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2091                      [(set VR128:$dst,
2092                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2093                      IIC_SSE_CVT_PD_RM>;
2094
2095
2096 // AVX 256-bit register conversion intrinsics
2097 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2098 // whenever possible to avoid declaring two versions of each one.
2099 let Predicates = [HasAVX] in {
2100   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2101             (VCVTDQ2PSYrr VR256:$src)>;
2102   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2103             (VCVTDQ2PSYrm addr:$src)>;
2104
2105   // Match fround and fextend for 128/256-bit conversions
2106   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2107             (VCVTPD2PSrr VR128:$src)>;
2108   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2109             (VCVTPD2PSXrm addr:$src)>;
2110   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2111             (VCVTPD2PSYrr VR256:$src)>;
2112   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2113             (VCVTPD2PSYrm addr:$src)>;
2114
2115   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2116             (VCVTPS2PDrr VR128:$src)>;
2117   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2118             (VCVTPS2PDYrr VR128:$src)>;
2119   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2120             (VCVTPS2PDYrm addr:$src)>;
2121 }
2122
2123 let Predicates = [UseSSE2] in {
2124   // Match fround and fextend for 128 conversions
2125   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2126             (CVTPD2PSrr VR128:$src)>;
2127   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2128             (CVTPD2PSrm addr:$src)>;
2129
2130   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2131             (CVTPS2PDrr VR128:$src)>;
2132 }
2133
2134 //===----------------------------------------------------------------------===//
2135 // SSE 1 & 2 - Compare Instructions
2136 //===----------------------------------------------------------------------===//
2137
2138 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2139 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2140                             Operand CC, SDNode OpNode, ValueType VT,
2141                             PatFrag ld_frag, string asm, string asm_alt,
2142                             OpndItins itins> {
2143   def rr : SIi8<0xC2, MRMSrcReg,
2144                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2145                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2146                 itins.rr>;
2147   def rm : SIi8<0xC2, MRMSrcMem,
2148                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2149                 [(set RC:$dst, (OpNode (VT RC:$src1),
2150                                          (ld_frag addr:$src2), imm:$cc))],
2151                                          itins.rm>;
2152
2153   // Accept explicit immediate argument form instead of comparison code.
2154   let neverHasSideEffects = 1 in {
2155     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2156                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2157                       IIC_SSE_ALU_F32S_RR>;
2158     let mayLoad = 1 in
2159     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2160                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2161                       IIC_SSE_ALU_F32S_RM>;
2162   }
2163 }
2164
2165 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2166                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2167                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2168                  SSE_ALU_F32S>,
2169                  XS, VEX_4V, VEX_LIG;
2170 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2171                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2172                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2173                  SSE_ALU_F32S>, // same latency as 32 bit compare
2174                  XD, VEX_4V, VEX_LIG;
2175
2176 let Constraints = "$src1 = $dst" in {
2177   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2178                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2179                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2180                   XS;
2181   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2182                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2183                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2184                   SSE_ALU_F32S>, // same latency as 32 bit compare
2185                   XD;
2186 }
2187
2188 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2189                          Intrinsic Int, string asm, OpndItins itins> {
2190   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2191                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2192                         [(set VR128:$dst, (Int VR128:$src1,
2193                                                VR128:$src, imm:$cc))],
2194                                                itins.rr>;
2195   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2196                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2197                         [(set VR128:$dst, (Int VR128:$src1,
2198                                                (load addr:$src), imm:$cc))],
2199                                                itins.rm>;
2200 }
2201
2202 // Aliases to match intrinsics which expect XMM operand(s).
2203 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2204                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2205                      SSE_ALU_F32S>,
2206                      XS, VEX_4V;
2207 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2208                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2209                      SSE_ALU_F32S>, // same latency as f32
2210                      XD, VEX_4V;
2211 let Constraints = "$src1 = $dst" in {
2212   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2213                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2214                        SSE_ALU_F32S>, XS;
2215   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2216                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2217                        SSE_ALU_F32S>, // same latency as f32
2218                        XD;
2219 }
2220
2221
2222 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2223 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2224                             ValueType vt, X86MemOperand x86memop,
2225                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2226   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2227                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2228                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2229                      IIC_SSE_COMIS_RR, d>;
2230   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2231                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2232                      [(set EFLAGS, (OpNode (vt RC:$src1),
2233                                            (ld_frag addr:$src2)))],
2234                                            IIC_SSE_COMIS_RM, d>;
2235 }
2236
2237 let Defs = [EFLAGS] in {
2238   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2239                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2240   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2241                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2242                                   VEX_LIG;
2243   let Pattern = []<dag> in {
2244     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2245                                     "comiss", SSEPackedSingle>, TB, VEX,
2246                                     VEX_LIG;
2247     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2248                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2249                                     VEX_LIG;
2250   }
2251
2252   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2253                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2254   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2255                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2256
2257   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2258                             load, "comiss", SSEPackedSingle>, TB, VEX;
2259   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2260                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2261   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2262                                   "ucomiss", SSEPackedSingle>, TB;
2263   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2264                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2265
2266   let Pattern = []<dag> in {
2267     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2268                                     "comiss", SSEPackedSingle>, TB;
2269     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2270                                     "comisd", SSEPackedDouble>, TB, OpSize;
2271   }
2272
2273   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2274                               load, "ucomiss", SSEPackedSingle>, TB;
2275   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2276                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2277
2278   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2279                                   "comiss", SSEPackedSingle>, TB;
2280   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2281                                   "comisd", SSEPackedDouble>, TB, OpSize;
2282 } // Defs = [EFLAGS]
2283
2284 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2285 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2286                             Operand CC, Intrinsic Int, string asm,
2287                             string asm_alt, Domain d> {
2288   def rri : PIi8<0xC2, MRMSrcReg,
2289              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2290              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2291              IIC_SSE_CMPP_RR, d>;
2292   def rmi : PIi8<0xC2, MRMSrcMem,
2293              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2294              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2295              IIC_SSE_CMPP_RM, d>;
2296
2297   // Accept explicit immediate argument form instead of comparison code.
2298   let neverHasSideEffects = 1 in {
2299     def rri_alt : PIi8<0xC2, MRMSrcReg,
2300                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2301                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2302     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2303                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2304                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2305   }
2306 }
2307
2308 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2309                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2310                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2311                SSEPackedSingle>, TB, VEX_4V;
2312 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2313                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2314                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2315                SSEPackedDouble>, TB, OpSize, VEX_4V;
2316 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2317                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2318                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2319                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2320 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2321                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2322                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2323                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2324 let Constraints = "$src1 = $dst" in {
2325   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2326                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2327                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2328                  SSEPackedSingle>, TB;
2329   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2330                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2331                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2332                  SSEPackedDouble>, TB, OpSize;
2333 }
2334
2335 let Predicates = [HasAVX] in {
2336 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2337           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2338 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2339           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2340 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2341           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2342 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2343           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2344
2345 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2346           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2347 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2348           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2349 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2350           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2351 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2352           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2353 }
2354
2355 let Predicates = [UseSSE1] in {
2356 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2357           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2358 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2359           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2360 }
2361
2362 let Predicates = [UseSSE2] in {
2363 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2364           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2365 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2366           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2367 }
2368
2369 //===----------------------------------------------------------------------===//
2370 // SSE 1 & 2 - Shuffle Instructions
2371 //===----------------------------------------------------------------------===//
2372
2373 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2374 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2375                          ValueType vt, string asm, PatFrag mem_frag,
2376                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2377   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2378                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2379                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2380                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2381   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2382     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2383                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2384                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2385                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2386 }
2387
2388 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2389            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2390            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2391 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2392            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2393            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2394 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2395            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2396            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2397 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2398            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2399            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2400
2401 let Constraints = "$src1 = $dst" in {
2402   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2403                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2404                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2405                     TB;
2406   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2407                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2408                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2409                     TB, OpSize;
2410 }
2411
2412 let Predicates = [HasAVX] in {
2413   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2414                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2415             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2416   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2417             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2418
2419   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2420                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2421             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2422   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2423             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2424
2425   // 256-bit patterns
2426   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2427             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2428   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2429                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2430             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2431
2432   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2433             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2434   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2435                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2436             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2437 }
2438
2439 let Predicates = [UseSSE1] in {
2440   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2441                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2442             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2443   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2444             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2445 }
2446
2447 let Predicates = [UseSSE2] in {
2448   // Generic SHUFPD patterns
2449   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2450                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2451             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2452   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2453             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2454 }
2455
2456 //===----------------------------------------------------------------------===//
2457 // SSE 1 & 2 - Unpack Instructions
2458 //===----------------------------------------------------------------------===//
2459
2460 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2461 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2462                                    PatFrag mem_frag, RegisterClass RC,
2463                                    X86MemOperand x86memop, string asm,
2464                                    Domain d> {
2465     def rr : PI<opc, MRMSrcReg,
2466                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2467                 asm, [(set RC:$dst,
2468                            (vt (OpNode RC:$src1, RC:$src2)))],
2469                            IIC_SSE_UNPCK, d>;
2470     def rm : PI<opc, MRMSrcMem,
2471                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2472                 asm, [(set RC:$dst,
2473                            (vt (OpNode RC:$src1,
2474                                        (mem_frag addr:$src2))))],
2475                                        IIC_SSE_UNPCK, d>;
2476 }
2477
2478 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2479       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2480                      SSEPackedSingle>, TB, VEX_4V;
2481 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2482       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2483                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2484 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2485       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2486                      SSEPackedSingle>, TB, VEX_4V;
2487 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2488       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2489                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2490
2491 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2492       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2493                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2494 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2495       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2496                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2497 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2498       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2499                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2500 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2501       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2503
2504 let Constraints = "$src1 = $dst" in {
2505   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2506         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2507                        SSEPackedSingle>, TB;
2508   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2509         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2510                        SSEPackedDouble>, TB, OpSize;
2511   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2512         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2513                        SSEPackedSingle>, TB;
2514   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2515         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2516                        SSEPackedDouble>, TB, OpSize;
2517 } // Constraints = "$src1 = $dst"
2518
2519 let Predicates = [HasAVX1Only] in {
2520   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2521             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2522   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2523             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2524   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2525             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2526   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2527             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2528
2529   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2530             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2531   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2532             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2533   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2534             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2535   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2536             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2537 }
2538
2539 let Predicates = [HasAVX] in {
2540   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2541   // problem is during lowering, where it's not possible to recognize the load
2542   // fold cause it has two uses through a bitcast. One use disappears at isel
2543   // time and the fold opportunity reappears.
2544   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2545             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2546 }
2547
2548 let Predicates = [UseSSE2] in {
2549   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2550   // problem is during lowering, where it's not possible to recognize the load
2551   // fold cause it has two uses through a bitcast. One use disappears at isel
2552   // time and the fold opportunity reappears.
2553   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2554             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2555 }
2556
2557 //===----------------------------------------------------------------------===//
2558 // SSE 1 & 2 - Extract Floating-Point Sign mask
2559 //===----------------------------------------------------------------------===//
2560
2561 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2562 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2563                                 Domain d> {
2564   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2565                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2566                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2567   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2568                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2569                 IIC_SSE_MOVMSK, d>, REX_W;
2570 }
2571
2572 let Predicates = [HasAVX] in {
2573   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2574                                         "movmskps", SSEPackedSingle>, TB, VEX;
2575   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2576                                         "movmskpd", SSEPackedDouble>, TB,
2577                                         OpSize, VEX;
2578   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2579                                         "movmskps", SSEPackedSingle>, TB,
2580                                         VEX, VEX_L;
2581   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2582                                         "movmskpd", SSEPackedDouble>, TB,
2583                                         OpSize, VEX, VEX_L;
2584
2585   def : Pat<(i32 (X86fgetsign FR32:$src)),
2586             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2587   def : Pat<(i64 (X86fgetsign FR32:$src)),
2588             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2589   def : Pat<(i32 (X86fgetsign FR64:$src)),
2590             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2591   def : Pat<(i64 (X86fgetsign FR64:$src)),
2592             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2593
2594   // Assembler Only
2595   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2596              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2597              SSEPackedSingle>, TB, VEX;
2598   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2599              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2600              SSEPackedDouble>, TB,
2601              OpSize, VEX;
2602   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2603              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2604              SSEPackedSingle>, TB, VEX, VEX_L;
2605   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2606              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2607              SSEPackedDouble>, TB,
2608              OpSize, VEX, VEX_L;
2609 }
2610
2611 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2612                                      SSEPackedSingle>, TB;
2613 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2614                                      SSEPackedDouble>, TB, OpSize;
2615
2616 def : Pat<(i32 (X86fgetsign FR32:$src)),
2617           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2618       Requires<[UseSSE1]>;
2619 def : Pat<(i64 (X86fgetsign FR32:$src)),
2620           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2621       Requires<[UseSSE1]>;
2622 def : Pat<(i32 (X86fgetsign FR64:$src)),
2623           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2624       Requires<[UseSSE2]>;
2625 def : Pat<(i64 (X86fgetsign FR64:$src)),
2626           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2627       Requires<[UseSSE2]>;
2628
2629 //===---------------------------------------------------------------------===//
2630 // SSE2 - Packed Integer Logical Instructions
2631 //===---------------------------------------------------------------------===//
2632
2633 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2634
2635 /// PDI_binop_rm - Simple SSE2 binary operator.
2636 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2637                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2638                         X86MemOperand x86memop, OpndItins itins,
2639                         bit IsCommutable, bit Is2Addr> {
2640   let isCommutable = IsCommutable in
2641   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2642        (ins RC:$src1, RC:$src2),
2643        !if(Is2Addr,
2644            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2645            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2646        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2647   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2648        (ins RC:$src1, x86memop:$src2),
2649        !if(Is2Addr,
2650            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2651            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2652        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2653                                      (bitconvert (memop_frag addr:$src2)))))],
2654                                      itins.rm>;
2655 }
2656 } // ExeDomain = SSEPackedInt
2657
2658 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2659                          ValueType OpVT128, ValueType OpVT256,
2660                          OpndItins itins, bit IsCommutable = 0> {
2661 let Predicates = [HasAVX] in
2662   defm V#NAME# : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2663                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2664
2665 let Constraints = "$src1 = $dst" in
2666   defm #NAME# : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2667                              memopv2i64, i128mem, itins, IsCommutable, 1>;
2668
2669 let Predicates = [HasAVX2] in
2670   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2671                                 OpVT256, VR256, memopv4i64, i256mem, itins,
2672                                 IsCommutable, 0>, VEX_4V, VEX_L;
2673 }
2674
2675 // These are ordered here for pattern ordering requirements with the fp versions
2676
2677 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2678 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2679 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2680 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2681                            SSE_BIT_ITINS_P, 0>;
2682
2683 //===----------------------------------------------------------------------===//
2684 // SSE 1 & 2 - Logical Instructions
2685 //===----------------------------------------------------------------------===//
2686
2687 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2688 ///
2689 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2690                                        SDNode OpNode, OpndItins itins> {
2691   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2692               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2693               TB, VEX_4V;
2694
2695   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2696         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2697         TB, OpSize, VEX_4V;
2698
2699   let Constraints = "$src1 = $dst" in {
2700     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2701                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2702                 TB;
2703
2704     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2705                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2706                 TB, OpSize;
2707   }
2708 }
2709
2710 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2711 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2712               SSE_BIT_ITINS_P>;
2713 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2714               SSE_BIT_ITINS_P>;
2715 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2716               SSE_BIT_ITINS_P>;
2717
2718 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2719   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2720                 SSE_BIT_ITINS_P>;
2721
2722 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2723 ///
2724 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2725                                    SDNode OpNode> {
2726   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2727         !strconcat(OpcodeStr, "ps"), f256mem,
2728         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2729         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2730                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2731
2732   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2733         !strconcat(OpcodeStr, "pd"), f256mem,
2734         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2735                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2736         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2737                                   (memopv4i64 addr:$src2)))], 0>,
2738                                   TB, OpSize, VEX_4V, VEX_L;
2739
2740   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2741   // are all promoted to v2i64, and the patterns are covered by the int
2742   // version. This is needed in SSE only, because v2i64 isn't supported on
2743   // SSE1, but only on SSE2.
2744   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2745        !strconcat(OpcodeStr, "ps"), f128mem, [],
2746        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2747                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2748
2749   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2750        !strconcat(OpcodeStr, "pd"), f128mem,
2751        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2752                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2753        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2754                                  (memopv2i64 addr:$src2)))], 0>,
2755                                                  TB, OpSize, VEX_4V;
2756
2757   let Constraints = "$src1 = $dst" in {
2758     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2759          !strconcat(OpcodeStr, "ps"), f128mem,
2760          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2761          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2762                                    (memopv2i64 addr:$src2)))]>, TB;
2763
2764     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2765          !strconcat(OpcodeStr, "pd"), f128mem,
2766          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2767                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2768          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2769                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2770   }
2771 }
2772
2773 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2774 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2775 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2776 let isCommutable = 0 in
2777   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2778
2779 //===----------------------------------------------------------------------===//
2780 // SSE 1 & 2 - Arithmetic Instructions
2781 //===----------------------------------------------------------------------===//
2782
2783 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2784 /// vector forms.
2785 ///
2786 /// In addition, we also have a special variant of the scalar form here to
2787 /// represent the associated intrinsic operation.  This form is unlike the
2788 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2789 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2790 ///
2791 /// These three forms can each be reg+reg or reg+mem.
2792 ///
2793
2794 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2795 /// classes below
2796 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2797                                   SizeItins itins,
2798                                   bit Is2Addr = 1> {
2799   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2800                             OpNode, FR32, f32mem,
2801                             itins.s, Is2Addr>, XS;
2802   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2803                             OpNode, FR64, f64mem,
2804                             itins.d, Is2Addr>, XD;
2805 }
2806
2807 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2808                                   SDNode OpNode, SizeItins itins> {
2809 let Predicates = [HasAVX] in {
2810   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2811                                VR128, v4f32, f128mem, memopv4f32,
2812                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2813   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2814                                VR128, v2f64, f128mem, memopv2f64,
2815                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2816
2817   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2818                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2819                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2820   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2821                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2822                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2823 }
2824
2825 let Constraints = "$src1 = $dst" in {
2826   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2827                             v4f32, f128mem, memopv4f32, SSEPackedSingle,
2828                             itins.s, 1>, TB;
2829   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2830                             v2f64, f128mem, memopv2f64, SSEPackedDouble,
2831                             itins.d, 1>, TB, OpSize;
2832 }
2833 }
2834
2835 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2836                                       SizeItins itins,
2837                                       bit Is2Addr = 1> {
2838   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2839      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2840      itins.s, Is2Addr>, XS;
2841   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2842      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2843      itins.d, Is2Addr>, XD;
2844 }
2845
2846 // Binary Arithmetic instructions
2847 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>;
2848 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>;
2849 let isCommutable = 0 in {
2850   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>;
2851   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>;
2852   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>;
2853   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>;
2854 }
2855
2856 let isCodeGenOnly = 1 in {
2857   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2858   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2859 }
2860
2861 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2862             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2863               VEX_4V, VEX_LIG;
2864 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2865             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2866               VEX_4V, VEX_LIG;
2867
2868 let isCommutable = 0 in {
2869   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2870               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2871                 VEX_4V, VEX_LIG;
2872   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2873               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2874                 VEX_4V, VEX_LIG;
2875   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2876               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2877                 VEX_4V, VEX_LIG;
2878   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2879               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2880                 VEX_4V, VEX_LIG;
2881 }
2882
2883 let Constraints = "$src1 = $dst" in {
2884   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2885              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2886   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2887              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2888
2889   let isCommutable = 0 in {
2890     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2891                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2892     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2893                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2894     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2895                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
2896     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2897                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
2898   }
2899 }
2900
2901 let isCodeGenOnly = 1 in {
2902   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2903        VEX_4V, VEX_LIG;
2904   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2905        VEX_4V, VEX_LIG;
2906   let Constraints = "$src1 = $dst" in {
2907     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
2908     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
2909   }
2910 }
2911
2912 /// Unop Arithmetic
2913 /// In addition, we also have a special variant of the scalar form here to
2914 /// represent the associated intrinsic operation.  This form is unlike the
2915 /// plain scalar form, in that it takes an entire vector (instead of a
2916 /// scalar) and leaves the top elements undefined.
2917 ///
2918 /// And, we have a special variant form for a full-vector intrinsic form.
2919
2920 def SSE_SQRTP : OpndItins<
2921   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2922 >;
2923
2924 def SSE_SQRTS : OpndItins<
2925   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2926 >;
2927
2928 def SSE_RCPP : OpndItins<
2929   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2930 >;
2931
2932 def SSE_RCPS : OpndItins<
2933   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2934 >;
2935
2936 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2937 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2938                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2939 let Predicates = [HasAVX], hasSideEffects = 0 in {
2940   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
2941                       (ins FR32:$src1, FR32:$src2),
2942                       !strconcat(!strconcat("v", OpcodeStr),
2943                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2944                       []>, VEX_4V, VEX_LIG;
2945   let mayLoad = 1 in {
2946   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
2947                       (ins FR32:$src1,f32mem:$src2),
2948                       !strconcat(OpcodeStr,
2949                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2950                       []>, VEX_4V, VEX_LIG;
2951   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2952                       (ins VR128:$src1, ssmem:$src2),
2953                       !strconcat(!strconcat("v", OpcodeStr),
2954                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2955                       []>, VEX_4V, VEX_LIG;
2956   }
2957 }
2958
2959   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2960                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2961                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2962   // For scalar unary operations, fold a load into the operation
2963   // only in OptForSize mode. It eliminates an instruction, but it also
2964   // eliminates a whole-register clobber (the load), so it introduces a
2965   // partial register update condition.
2966   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2967                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2968                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2969             Requires<[UseSSE1, OptForSize]>;
2970   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2971                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2972                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2973   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2974                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2975                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2976 }
2977
2978 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
2979 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
2980                            OpndItins itins> {
2981 let Predicates = [HasAVX], hasSideEffects = 0 in {
2982   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
2983                        (ins FR32:$src1, FR32:$src2),
2984                        !strconcat(!strconcat("v", OpcodeStr),
2985                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2986                 []>, VEX_4V, VEX_LIG;
2987   let mayLoad = 1 in {
2988   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
2989                       (ins FR32:$src1,f32mem:$src2),
2990                       !strconcat(!strconcat("v", OpcodeStr),
2991                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2992                       []>, VEX_4V, VEX_LIG;
2993   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2994                       (ins VR128:$src1, ssmem:$src2),
2995                       !strconcat(!strconcat("v", OpcodeStr),
2996                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2997                       []>, VEX_4V, VEX_LIG;
2998   }
2999 }
3000
3001   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3002                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3003                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3004   // For scalar unary operations, fold a load into the operation
3005   // only in OptForSize mode. It eliminates an instruction, but it also
3006   // eliminates a whole-register clobber (the load), so it introduces a
3007   // partial register update condition.
3008   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3009                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3010                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3011             Requires<[UseSSE1, OptForSize]>;
3012   let Constraints = "$src1 = $dst" in {
3013     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3014                       (ins VR128:$src1, VR128:$src2),
3015                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3016                       [], itins.rr>;
3017     let mayLoad = 1, hasSideEffects = 0 in
3018     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3019                       (ins VR128:$src1, ssmem:$src2),
3020                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3021                       [], itins.rm>;
3022   }
3023 }
3024
3025 /// sse1_fp_unop_p - SSE1 unops in packed form.
3026 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3027                           OpndItins itins> {
3028 let Predicates = [HasAVX] in {
3029   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3030                        !strconcat(!strconcat("v", OpcodeStr),
3031                                   "ps\t{$src, $dst|$dst, $src}"),
3032                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3033                        itins.rr>, VEX;
3034   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3035                        !strconcat(!strconcat("v", OpcodeStr),
3036                                   "ps\t{$src, $dst|$dst, $src}"),
3037                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3038                        itins.rm>, VEX;
3039   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3040                         !strconcat(!strconcat("v", OpcodeStr),
3041                                    "ps\t{$src, $dst|$dst, $src}"),
3042                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3043                         itins.rr>, VEX, VEX_L;
3044   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3045                         !strconcat(!strconcat("v", OpcodeStr),
3046                                    "ps\t{$src, $dst|$dst, $src}"),
3047                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3048                         itins.rm>, VEX, VEX_L;
3049 }
3050
3051   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3052                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3053                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3054   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3055                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3056                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3057 }
3058
3059 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3060 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3061                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3062                               OpndItins itins> {
3063 let Predicates = [HasAVX] in {
3064   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3065                            !strconcat(!strconcat("v", OpcodeStr),
3066                                       "ps\t{$src, $dst|$dst, $src}"),
3067                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3068                            itins.rr>, VEX;
3069   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3070                           !strconcat(!strconcat("v", OpcodeStr),
3071                           "ps\t{$src, $dst|$dst, $src}"),
3072                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3073                           itins.rm>, VEX;
3074   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3075                             !strconcat(!strconcat("v", OpcodeStr),
3076                                        "ps\t{$src, $dst|$dst, $src}"),
3077                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3078                             itins.rr>, VEX, VEX_L;
3079   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3080                           (ins f256mem:$src),
3081                           !strconcat(!strconcat("v", OpcodeStr),
3082                                     "ps\t{$src, $dst|$dst, $src}"),
3083                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3084                           itins.rm>, VEX, VEX_L;
3085 }
3086
3087   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3088                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3089                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3090                     itins.rr>;
3091   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3092                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3093                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3094                     itins.rm>;
3095 }
3096
3097 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3098 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3099                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3100 let Predicates = [HasAVX], hasSideEffects = 0 in {
3101   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3102                       (ins FR64:$src1, FR64:$src2),
3103                       !strconcat(!strconcat("v", OpcodeStr),
3104                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3105                       []>, VEX_4V, VEX_LIG;
3106   let mayLoad = 1 in {
3107   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3108                       (ins FR64:$src1,f64mem:$src2),
3109                       !strconcat(OpcodeStr,
3110                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3111                       []>, VEX_4V, VEX_LIG;
3112   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3113                       (ins VR128:$src1, sdmem:$src2),
3114                       !strconcat(!strconcat("v", OpcodeStr),
3115                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3116                       []>, VEX_4V, VEX_LIG;
3117   }
3118 }
3119
3120   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3121                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3122                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3123   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3124   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3125                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3126                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3127             Requires<[UseSSE2, OptForSize]>;
3128   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3129                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3130                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3131   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3132                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3133                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3134 }
3135
3136 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3137 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3138                           SDNode OpNode, OpndItins itins> {
3139 let Predicates = [HasAVX] in {
3140   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3141                        !strconcat(!strconcat("v", OpcodeStr),
3142                                   "pd\t{$src, $dst|$dst, $src}"),
3143                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3144                        itins.rr>, VEX;
3145   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3146                        !strconcat(!strconcat("v", OpcodeStr),
3147                                   "pd\t{$src, $dst|$dst, $src}"),
3148                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3149                        itins.rm>, VEX;
3150   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3151                         !strconcat(!strconcat("v", OpcodeStr),
3152                                    "pd\t{$src, $dst|$dst, $src}"),
3153                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3154                         itins.rr>, VEX, VEX_L;
3155   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3156                         !strconcat(!strconcat("v", OpcodeStr),
3157                                    "pd\t{$src, $dst|$dst, $src}"),
3158                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3159                         itins.rm>, VEX, VEX_L;
3160 }
3161
3162   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3163               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3164               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3165   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3166                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3167                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3168 }
3169
3170 // Square root.
3171 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3172                             SSE_SQRTS>,
3173              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTP>,
3174              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3175                             SSE_SQRTS>,
3176              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTP>;
3177
3178 // Reciprocal approximations. Note that these typically require refinement
3179 // in order to obtain suitable precision.
3180 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3181              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTP>,
3182              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3183                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTP>;
3184 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3185              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3186              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3187                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3188
3189 def : Pat<(f32 (fsqrt FR32:$src)),
3190           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3191 def : Pat<(f32 (fsqrt (load addr:$src))),
3192           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3193           Requires<[HasAVX, OptForSize]>;
3194 def : Pat<(f64 (fsqrt FR64:$src)),
3195           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3196 def : Pat<(f64 (fsqrt (load addr:$src))),
3197           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3198           Requires<[HasAVX, OptForSize]>;
3199
3200 def : Pat<(f32 (X86frsqrt FR32:$src)),
3201           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3202 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3203           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3204           Requires<[HasAVX, OptForSize]>;
3205
3206 def : Pat<(f32 (X86frcp FR32:$src)),
3207           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3208 def : Pat<(f32 (X86frcp (load addr:$src))),
3209           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3210           Requires<[HasAVX, OptForSize]>;
3211
3212 let Predicates = [HasAVX] in {
3213   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3214             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3215                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3216                               VR128)>;
3217   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3218             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3219
3220   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3221             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3222                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3223                               VR128)>;
3224   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3225             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3226
3227   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3228             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3229                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3230                               VR128)>;
3231   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3232             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3233
3234   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3235             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3236                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3237                               VR128)>;
3238   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3239             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3240 }
3241
3242 // Reciprocal approximations. Note that these typically require refinement
3243 // in order to obtain suitable precision.
3244 let Predicates = [UseSSE1] in {
3245   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3246             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3247   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3248             (RCPSSr_Int VR128:$src, VR128:$src)>;
3249 }
3250
3251 // There is no f64 version of the reciprocal approximation instructions.
3252
3253 //===----------------------------------------------------------------------===//
3254 // SSE 1 & 2 - Non-temporal stores
3255 //===----------------------------------------------------------------------===//
3256
3257 let AddedComplexity = 400 in { // Prefer non-temporal versions
3258   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3259                        (ins f128mem:$dst, VR128:$src),
3260                        "movntps\t{$src, $dst|$dst, $src}",
3261                        [(alignednontemporalstore (v4f32 VR128:$src),
3262                                                  addr:$dst)],
3263                                                  IIC_SSE_MOVNT>, VEX;
3264   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3265                        (ins f128mem:$dst, VR128:$src),
3266                        "movntpd\t{$src, $dst|$dst, $src}",
3267                        [(alignednontemporalstore (v2f64 VR128:$src),
3268                                                  addr:$dst)],
3269                                                  IIC_SSE_MOVNT>, VEX;
3270
3271   let ExeDomain = SSEPackedInt in
3272   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3273                            (ins f128mem:$dst, VR128:$src),
3274                            "movntdq\t{$src, $dst|$dst, $src}",
3275                            [(alignednontemporalstore (v2i64 VR128:$src),
3276                                                      addr:$dst)],
3277                                                      IIC_SSE_MOVNT>, VEX;
3278
3279   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3280             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3281
3282   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3283                        (ins f256mem:$dst, VR256:$src),
3284                        "movntps\t{$src, $dst|$dst, $src}",
3285                        [(alignednontemporalstore (v8f32 VR256:$src),
3286                                                  addr:$dst)],
3287                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3288   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3289                        (ins f256mem:$dst, VR256:$src),
3290                        "movntpd\t{$src, $dst|$dst, $src}",
3291                        [(alignednontemporalstore (v4f64 VR256:$src),
3292                                                  addr:$dst)],
3293                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3294   let ExeDomain = SSEPackedInt in
3295   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3296                       (ins f256mem:$dst, VR256:$src),
3297                       "movntdq\t{$src, $dst|$dst, $src}",
3298                       [(alignednontemporalstore (v4i64 VR256:$src),
3299                                                 addr:$dst)],
3300                                                 IIC_SSE_MOVNT>, VEX, VEX_L;
3301 }
3302
3303 let AddedComplexity = 400 in { // Prefer non-temporal versions
3304 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3305                     "movntps\t{$src, $dst|$dst, $src}",
3306                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3307                     IIC_SSE_MOVNT>;
3308 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3309                     "movntpd\t{$src, $dst|$dst, $src}",
3310                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3311                     IIC_SSE_MOVNT>;
3312
3313 let ExeDomain = SSEPackedInt in
3314 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3315                     "movntdq\t{$src, $dst|$dst, $src}",
3316                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3317                     IIC_SSE_MOVNT>;
3318
3319 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3320           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3321
3322 // There is no AVX form for instructions below this point
3323 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3324                  "movnti{l}\t{$src, $dst|$dst, $src}",
3325                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3326                  IIC_SSE_MOVNT>,
3327                TB, Requires<[HasSSE2]>;
3328 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3329                      "movnti{q}\t{$src, $dst|$dst, $src}",
3330                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3331                      IIC_SSE_MOVNT>,
3332                   TB, Requires<[HasSSE2]>;
3333 }
3334
3335 //===----------------------------------------------------------------------===//
3336 // SSE 1 & 2 - Prefetch and memory fence
3337 //===----------------------------------------------------------------------===//
3338
3339 // Prefetch intrinsic.
3340 let Predicates = [HasSSE1] in {
3341 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3342     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3343     IIC_SSE_PREFETCH>, TB;
3344 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3345     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3346     IIC_SSE_PREFETCH>, TB;
3347 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3348     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3349     IIC_SSE_PREFETCH>, TB;
3350 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3351     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3352     IIC_SSE_PREFETCH>, TB;
3353 }
3354
3355 // Flush cache
3356 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3357                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3358                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3359
3360 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3361 // was introduced with SSE2, it's backward compatible.
3362 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3363
3364 // Load, store, and memory fence
3365 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3366                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3367                TB, Requires<[HasSSE1]>;
3368 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3369                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3370                TB, Requires<[HasSSE2]>;
3371 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3372                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3373                TB, Requires<[HasSSE2]>;
3374
3375 def : Pat<(X86SFence), (SFENCE)>;
3376 def : Pat<(X86LFence), (LFENCE)>;
3377 def : Pat<(X86MFence), (MFENCE)>;
3378
3379 //===----------------------------------------------------------------------===//
3380 // SSE 1 & 2 - Load/Store XCSR register
3381 //===----------------------------------------------------------------------===//
3382
3383 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3384                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3385                   IIC_SSE_LDMXCSR>, VEX;
3386 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3387                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3388                   IIC_SSE_STMXCSR>, VEX;
3389
3390 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3391                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3392                   IIC_SSE_LDMXCSR>;
3393 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3394                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3395                   IIC_SSE_STMXCSR>;
3396
3397 //===---------------------------------------------------------------------===//
3398 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3399 //===---------------------------------------------------------------------===//
3400
3401 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3402
3403 let neverHasSideEffects = 1 in {
3404 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3405                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3406                     VEX;
3407 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3408                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3409                     VEX, VEX_L;
3410 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3411                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3412                     VEX;
3413 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3414                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3415                     VEX, VEX_L;
3416 }
3417
3418 // For Disassembler
3419 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3420 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3421                         "movdqa\t{$src, $dst|$dst, $src}", [],
3422                         IIC_SSE_MOVA_P_RR>,
3423                         VEX;
3424 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3425                         "movdqa\t{$src, $dst|$dst, $src}", [],
3426                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3427 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3428                         "movdqu\t{$src, $dst|$dst, $src}", [],
3429                         IIC_SSE_MOVU_P_RR>,
3430                         VEX;
3431 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3432                         "movdqu\t{$src, $dst|$dst, $src}", [],
3433                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3434 }
3435
3436 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3437     neverHasSideEffects = 1 in {
3438 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3439                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3440                    VEX;
3441 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3442                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3443                    VEX, VEX_L;
3444 let Predicates = [HasAVX] in {
3445   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3446                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3447                     XS, VEX;
3448   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3449                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3450                     XS, VEX, VEX_L;
3451 }
3452 }
3453
3454 let mayStore = 1, neverHasSideEffects = 1 in {
3455 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3456                      (ins i128mem:$dst, VR128:$src),
3457                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3458                      VEX;
3459 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3460                      (ins i256mem:$dst, VR256:$src),
3461                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3462                      VEX, VEX_L;
3463 let Predicates = [HasAVX] in {
3464 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3465                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3466                   XS, VEX;
3467 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3468                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3469                   XS, VEX, VEX_L;
3470 }
3471 }
3472
3473 let neverHasSideEffects = 1 in
3474 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3475                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3476
3477 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3478                    "movdqu\t{$src, $dst|$dst, $src}",
3479                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3480
3481 // For Disassembler
3482 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3483 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3484                        "movdqa\t{$src, $dst|$dst, $src}", [],
3485                        IIC_SSE_MOVA_P_RR>;
3486
3487 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3488                        "movdqu\t{$src, $dst|$dst, $src}",
3489                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3490 }
3491
3492 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3493     neverHasSideEffects = 1 in {
3494 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3495                    "movdqa\t{$src, $dst|$dst, $src}",
3496                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3497                    IIC_SSE_MOVA_P_RM>;
3498 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3499                    "movdqu\t{$src, $dst|$dst, $src}",
3500                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3501                    IIC_SSE_MOVU_P_RM>,
3502                  XS, Requires<[UseSSE2]>;
3503 }
3504
3505 let mayStore = 1 in {
3506 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3507                    "movdqa\t{$src, $dst|$dst, $src}",
3508                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3509                    IIC_SSE_MOVA_P_MR>;
3510 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3511                    "movdqu\t{$src, $dst|$dst, $src}",
3512                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3513                    IIC_SSE_MOVU_P_MR>,
3514                  XS, Requires<[UseSSE2]>;
3515 }
3516
3517 } // ExeDomain = SSEPackedInt
3518
3519 let Predicates = [HasAVX] in {
3520   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3521             (VMOVDQUmr addr:$dst, VR128:$src)>;
3522   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3523             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3524 }
3525 let Predicates = [UseSSE2] in
3526 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3527           (MOVDQUmr addr:$dst, VR128:$src)>;
3528
3529 //===---------------------------------------------------------------------===//
3530 // SSE2 - Packed Integer Arithmetic Instructions
3531 //===---------------------------------------------------------------------===//
3532
3533 def SSE_PMADD : OpndItins<
3534   IIC_SSE_PMADD, IIC_SSE_PMADD
3535 >;
3536
3537 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3538
3539 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3540                             RegisterClass RC, PatFrag memop_frag,
3541                             X86MemOperand x86memop,
3542                             OpndItins itins,
3543                             bit IsCommutable = 0,
3544                             bit Is2Addr = 1> {
3545   let isCommutable = IsCommutable in
3546   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3547        (ins RC:$src1, RC:$src2),
3548        !if(Is2Addr,
3549            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3550            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3551        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3552   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3553        (ins RC:$src1, x86memop:$src2),
3554        !if(Is2Addr,
3555            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3556            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3557        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3558        itins.rm>;
3559 }
3560
3561 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3562                              Intrinsic IntId256, OpndItins itins,
3563                              bit IsCommutable = 0> {
3564 let Predicates = [HasAVX] in
3565   defm V#NAME# : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3566                                   VR128, memopv2i64, i128mem, itins,
3567                                   IsCommutable, 0>, VEX_4V;
3568
3569 let Constraints = "$src1 = $dst" in
3570   defm #NAME# : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3571                                  i128mem, itins, IsCommutable, 1>;
3572
3573 let Predicates = [HasAVX2] in
3574   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3575                                    VR256, memopv4i64, i256mem, itins,
3576                                    IsCommutable, 0>, VEX_4V, VEX_L;
3577 }
3578
3579 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3580                          string OpcodeStr, SDNode OpNode,
3581                          SDNode OpNode2, RegisterClass RC,
3582                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3583                          ShiftOpndItins itins,
3584                          bit Is2Addr = 1> {
3585   // src2 is always 128-bit
3586   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3587        (ins RC:$src1, VR128:$src2),
3588        !if(Is2Addr,
3589            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3590            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3591        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3592         itins.rr>;
3593   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3594        (ins RC:$src1, i128mem:$src2),
3595        !if(Is2Addr,
3596            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3597            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3598        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3599                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3600   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3601        (ins RC:$src1, i32i8imm:$src2),
3602        !if(Is2Addr,
3603            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3604            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3605        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3606 }
3607
3608 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3609 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3610                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3611                          PatFrag memop_frag, X86MemOperand x86memop,
3612                          OpndItins itins,
3613                          bit IsCommutable = 0, bit Is2Addr = 1> {
3614   let isCommutable = IsCommutable in
3615   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3616        (ins RC:$src1, RC:$src2),
3617        !if(Is2Addr,
3618            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3619            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3620        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3621   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3622        (ins RC:$src1, x86memop:$src2),
3623        !if(Is2Addr,
3624            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3625            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3626        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3627                                      (bitconvert (memop_frag addr:$src2)))))]>;
3628 }
3629 } // ExeDomain = SSEPackedInt
3630
3631 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3632                              SSE_INTALU_ITINS_P, 1>;
3633 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3634                              SSE_INTALU_ITINS_P, 1>;
3635 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3636                              SSE_INTALU_ITINS_P, 1>;
3637 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3638                              SSE_INTALUQ_ITINS_P, 1>;
3639 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3640                              SSE_INTMUL_ITINS_P, 1>;
3641 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3642                              SSE_INTALU_ITINS_P, 0>;
3643 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3644                              SSE_INTALU_ITINS_P, 0>;
3645 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3646                              SSE_INTALU_ITINS_P, 0>;
3647 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3648                              SSE_INTALUQ_ITINS_P, 0>;
3649 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3650                              SSE_INTALU_ITINS_P, 0>;
3651 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3652                              SSE_INTALU_ITINS_P, 0>;
3653 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3654                              SSE_INTALU_ITINS_P, 1>;
3655 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3656                              SSE_INTALU_ITINS_P, 1>;
3657 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3658                              SSE_INTALU_ITINS_P, 1>;
3659 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3660                              SSE_INTALU_ITINS_P, 1>;
3661
3662 // Intrinsic forms
3663 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3664                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3665 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3666                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3667 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3668                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3669 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3670                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3671 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3672                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3673 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3674                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3675 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3676                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3677 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3678                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3679 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3680                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3681 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3682                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3683 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3684                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3685 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3686                                  int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3687
3688 let Predicates = [HasAVX] in
3689 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3690                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3691                               VEX_4V;
3692 let Predicates = [HasAVX2] in
3693 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3694                                VR256, memopv4i64, i256mem,
3695                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3696 let Constraints = "$src1 = $dst" in
3697 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3698                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3699
3700 //===---------------------------------------------------------------------===//
3701 // SSE2 - Packed Integer Logical Instructions
3702 //===---------------------------------------------------------------------===//
3703
3704 let Predicates = [HasAVX] in {
3705 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3706                             VR128, v8i16, v8i16, bc_v8i16,
3707                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3708 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3709                             VR128, v4i32, v4i32, bc_v4i32,
3710                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3711 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3712                             VR128, v2i64, v2i64, bc_v2i64,
3713                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3714
3715 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3716                             VR128, v8i16, v8i16, bc_v8i16,
3717                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3718 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3719                             VR128, v4i32, v4i32, bc_v4i32,
3720                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3721 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3722                             VR128, v2i64, v2i64, bc_v2i64,
3723                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3724
3725 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3726                             VR128, v8i16, v8i16, bc_v8i16,
3727                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3728 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3729                             VR128, v4i32, v4i32, bc_v4i32,
3730                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3731
3732 let ExeDomain = SSEPackedInt in {
3733   // 128-bit logical shifts.
3734   def VPSLLDQri : PDIi8<0x73, MRM7r,
3735                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3736                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3737                     [(set VR128:$dst,
3738                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3739                     VEX_4V;
3740   def VPSRLDQri : PDIi8<0x73, MRM3r,
3741                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3742                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3743                     [(set VR128:$dst,
3744                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3745                     VEX_4V;
3746   // PSRADQri doesn't exist in SSE[1-3].
3747 }
3748 } // Predicates = [HasAVX]
3749
3750 let Predicates = [HasAVX2] in {
3751 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3752                              VR256, v16i16, v8i16, bc_v8i16,
3753                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3754 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3755                              VR256, v8i32, v4i32, bc_v4i32,
3756                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3757 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3758                              VR256, v4i64, v2i64, bc_v2i64,
3759                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3760
3761 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3762                              VR256, v16i16, v8i16, bc_v8i16,
3763                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3764 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3765                              VR256, v8i32, v4i32, bc_v4i32,
3766                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3767 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3768                              VR256, v4i64, v2i64, bc_v2i64,
3769                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3770
3771 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3772                              VR256, v16i16, v8i16, bc_v8i16,
3773                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3774 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3775                              VR256, v8i32, v4i32, bc_v4i32,
3776                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3777
3778 let ExeDomain = SSEPackedInt in {
3779   // 256-bit logical shifts.
3780   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3781                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3782                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3783                     [(set VR256:$dst,
3784                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3785                     VEX_4V, VEX_L;
3786   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3787                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3788                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3789                     [(set VR256:$dst,
3790                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3791                     VEX_4V, VEX_L;
3792   // PSRADQYri doesn't exist in SSE[1-3].
3793 }
3794 } // Predicates = [HasAVX2]
3795
3796 let Constraints = "$src1 = $dst" in {
3797 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3798                            VR128, v8i16, v8i16, bc_v8i16,
3799                            SSE_INTSHIFT_ITINS_P>;
3800 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3801                            VR128, v4i32, v4i32, bc_v4i32,
3802                            SSE_INTSHIFT_ITINS_P>;
3803 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3804                            VR128, v2i64, v2i64, bc_v2i64,
3805                            SSE_INTSHIFT_ITINS_P>;
3806
3807 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3808                            VR128, v8i16, v8i16, bc_v8i16,
3809                            SSE_INTSHIFT_ITINS_P>;
3810 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3811                            VR128, v4i32, v4i32, bc_v4i32,
3812                            SSE_INTSHIFT_ITINS_P>;
3813 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3814                            VR128, v2i64, v2i64, bc_v2i64,
3815                            SSE_INTSHIFT_ITINS_P>;
3816
3817 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3818                            VR128, v8i16, v8i16, bc_v8i16,
3819                            SSE_INTSHIFT_ITINS_P>;
3820 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3821                            VR128, v4i32, v4i32, bc_v4i32,
3822                            SSE_INTSHIFT_ITINS_P>;
3823
3824 let ExeDomain = SSEPackedInt in {
3825   // 128-bit logical shifts.
3826   def PSLLDQri : PDIi8<0x73, MRM7r,
3827                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3828                        "pslldq\t{$src2, $dst|$dst, $src2}",
3829                        [(set VR128:$dst,
3830                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3831   def PSRLDQri : PDIi8<0x73, MRM3r,
3832                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3833                        "psrldq\t{$src2, $dst|$dst, $src2}",
3834                        [(set VR128:$dst,
3835                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3836   // PSRADQri doesn't exist in SSE[1-3].
3837 }
3838 } // Constraints = "$src1 = $dst"
3839
3840 let Predicates = [HasAVX] in {
3841   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3842             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3843   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3844             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3845   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3846             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3847
3848   // Shift up / down and insert zero's.
3849   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3850             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3851   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3852             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3853 }
3854
3855 let Predicates = [HasAVX2] in {
3856   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3857             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3858   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3859             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3860 }
3861
3862 let Predicates = [UseSSE2] in {
3863   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3864             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3865   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3866             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3867   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3868             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3869
3870   // Shift up / down and insert zero's.
3871   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3872             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3873   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3874             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3875 }
3876
3877 //===---------------------------------------------------------------------===//
3878 // SSE2 - Packed Integer Comparison Instructions
3879 //===---------------------------------------------------------------------===//
3880
3881 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
3882                              SSE_INTALU_ITINS_P, 1>;
3883 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
3884                              SSE_INTALU_ITINS_P, 1>;
3885 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
3886                              SSE_INTALU_ITINS_P, 1>;
3887 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
3888                              SSE_INTALU_ITINS_P, 0>;
3889 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
3890                              SSE_INTALU_ITINS_P, 0>;
3891 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
3892                              SSE_INTALU_ITINS_P, 0>;
3893
3894 //===---------------------------------------------------------------------===//
3895 // SSE2 - Packed Integer Pack Instructions
3896 //===---------------------------------------------------------------------===//
3897
3898 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3899                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
3900 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3901                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
3902 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3903                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
3904
3905 //===---------------------------------------------------------------------===//
3906 // SSE2 - Packed Integer Shuffle Instructions
3907 //===---------------------------------------------------------------------===//
3908
3909 let ExeDomain = SSEPackedInt in {
3910 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
3911 def ri : Ii8<0x70, MRMSrcReg,
3912              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3913              !strconcat(OpcodeStr,
3914                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3915               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
3916               IIC_SSE_PSHUF>;
3917 def mi : Ii8<0x70, MRMSrcMem,
3918              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3919              !strconcat(OpcodeStr,
3920                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3921               [(set VR128:$dst,
3922                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
3923                              (i8 imm:$src2))))],
3924                              IIC_SSE_PSHUF>;
3925 }
3926
3927 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3928 def Yri : Ii8<0x70, MRMSrcReg,
3929               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3930               !strconcat(OpcodeStr,
3931                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3932               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
3933 def Ymi : Ii8<0x70, MRMSrcMem,
3934               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3935               !strconcat(OpcodeStr,
3936                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3937               [(set VR256:$dst,
3938                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
3939                              (i8 imm:$src2))))]>;
3940 }
3941 } // ExeDomain = SSEPackedInt
3942
3943 let Predicates = [HasAVX] in {
3944  let AddedComplexity = 5 in
3945   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
3946
3947  // SSE2 with ImmT == Imm8 and XS prefix.
3948   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
3949
3950  // SSE2 with ImmT == Imm8 and XD prefix.
3951   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
3952
3953  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3954            (VPSHUFDmi addr:$src1, imm:$imm)>;
3955  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3956            (VPSHUFDri VR128:$src1, imm:$imm)>;
3957 }
3958
3959 let Predicates = [HasAVX2] in {
3960   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>,
3961                                 TB, OpSize, VEX,VEX_L;
3962   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>,
3963                                   XS, VEX, VEX_L;
3964   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>,
3965                                   XD, VEX, VEX_L;
3966 }
3967
3968 let Predicates = [UseSSE2] in {
3969  let AddedComplexity = 5 in
3970   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
3971
3972  // SSE2 with ImmT == Imm8 and XS prefix.
3973   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
3974
3975  // SSE2 with ImmT == Imm8 and XD prefix.
3976   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
3977
3978  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
3979            (PSHUFDmi addr:$src1, imm:$imm)>;
3980  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
3981            (PSHUFDri VR128:$src1, imm:$imm)>;
3982 }
3983
3984 //===---------------------------------------------------------------------===//
3985 // SSE2 - Packed Integer Unpack Instructions
3986 //===---------------------------------------------------------------------===//
3987
3988 let ExeDomain = SSEPackedInt in {
3989 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
3990                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
3991   def rr : PDI<opc, MRMSrcReg,
3992       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
3993       !if(Is2Addr,
3994           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
3995           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3996       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
3997       IIC_SSE_UNPCK>;
3998   def rm : PDI<opc, MRMSrcMem,
3999       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4000       !if(Is2Addr,
4001           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4002           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4003       [(set VR128:$dst, (OpNode VR128:$src1,
4004                                   (bc_frag (memopv2i64
4005                                                addr:$src2))))],
4006                                                IIC_SSE_UNPCK>;
4007 }
4008
4009 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4010                          SDNode OpNode, PatFrag bc_frag> {
4011   def Yrr : PDI<opc, MRMSrcReg,
4012       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4013       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4014       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4015   def Yrm : PDI<opc, MRMSrcMem,
4016       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4017       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4018       [(set VR256:$dst, (OpNode VR256:$src1,
4019                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4020 }
4021
4022 let Predicates = [HasAVX] in {
4023   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4024                                  bc_v16i8, 0>, VEX_4V;
4025   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4026                                  bc_v8i16, 0>, VEX_4V;
4027   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4028                                  bc_v4i32, 0>, VEX_4V;
4029   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4030                                  bc_v2i64, 0>, VEX_4V;
4031
4032   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4033                                  bc_v16i8, 0>, VEX_4V;
4034   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4035                                  bc_v8i16, 0>, VEX_4V;
4036   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4037                                  bc_v4i32, 0>, VEX_4V;
4038   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4039                                  bc_v2i64, 0>, VEX_4V;
4040 }
4041
4042 let Predicates = [HasAVX2] in {
4043   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4044                                    bc_v32i8>, VEX_4V, VEX_L;
4045   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4046                                    bc_v16i16>, VEX_4V, VEX_L;
4047   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4048                                    bc_v8i32>, VEX_4V, VEX_L;
4049   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4050                                    bc_v4i64>, VEX_4V, VEX_L;
4051
4052   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4053                                    bc_v32i8>, VEX_4V, VEX_L;
4054   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4055                                    bc_v16i16>, VEX_4V, VEX_L;
4056   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4057                                    bc_v8i32>, VEX_4V, VEX_L;
4058   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4059                                    bc_v4i64>, VEX_4V, VEX_L;
4060 }
4061
4062 let Constraints = "$src1 = $dst" in {
4063   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4064                                 bc_v16i8>;
4065   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4066                                 bc_v8i16>;
4067   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4068                                 bc_v4i32>;
4069   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4070                                 bc_v2i64>;
4071
4072   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4073                                 bc_v16i8>;
4074   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4075                                 bc_v8i16>;
4076   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4077                                 bc_v4i32>;
4078   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4079                                 bc_v2i64>;
4080 }
4081 } // ExeDomain = SSEPackedInt
4082
4083 //===---------------------------------------------------------------------===//
4084 // SSE2 - Packed Integer Extract and Insert
4085 //===---------------------------------------------------------------------===//
4086
4087 let ExeDomain = SSEPackedInt in {
4088 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4089   def rri : Ii8<0xC4, MRMSrcReg,
4090        (outs VR128:$dst), (ins VR128:$src1,
4091         GR32:$src2, i32i8imm:$src3),
4092        !if(Is2Addr,
4093            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4094            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4095        [(set VR128:$dst,
4096          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4097   def rmi : Ii8<0xC4, MRMSrcMem,
4098                        (outs VR128:$dst), (ins VR128:$src1,
4099                         i16mem:$src2, i32i8imm:$src3),
4100        !if(Is2Addr,
4101            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4102            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4103        [(set VR128:$dst,
4104          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4105                     imm:$src3))], IIC_SSE_PINSRW>;
4106 }
4107
4108 // Extract
4109 let Predicates = [HasAVX] in
4110 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4111                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4112                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4113                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4114                                                 imm:$src2))]>, TB, OpSize, VEX;
4115 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4116                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4117                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4118                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4119                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4120
4121 // Insert
4122 let Predicates = [HasAVX] in {
4123   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4124   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4125        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4126        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4127        []>, TB, OpSize, VEX_4V;
4128 }
4129
4130 let Constraints = "$src1 = $dst" in
4131   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4132
4133 } // ExeDomain = SSEPackedInt
4134
4135 //===---------------------------------------------------------------------===//
4136 // SSE2 - Packed Mask Creation
4137 //===---------------------------------------------------------------------===//
4138
4139 let ExeDomain = SSEPackedInt in {
4140
4141 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4142            "pmovmskb\t{$src, $dst|$dst, $src}",
4143            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4144            IIC_SSE_MOVMSK>, VEX;
4145 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4146            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4147
4148 let Predicates = [HasAVX2] in {
4149 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4150            "pmovmskb\t{$src, $dst|$dst, $src}",
4151            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4152 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4153            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4154 }
4155
4156 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4157            "pmovmskb\t{$src, $dst|$dst, $src}",
4158            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4159            IIC_SSE_MOVMSK>;
4160
4161 } // ExeDomain = SSEPackedInt
4162
4163 //===---------------------------------------------------------------------===//
4164 // SSE2 - Conditional Store
4165 //===---------------------------------------------------------------------===//
4166
4167 let ExeDomain = SSEPackedInt in {
4168
4169 let Uses = [EDI] in
4170 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4171            (ins VR128:$src, VR128:$mask),
4172            "maskmovdqu\t{$mask, $src|$src, $mask}",
4173            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4174            IIC_SSE_MASKMOV>, VEX;
4175 let Uses = [RDI] in
4176 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4177            (ins VR128:$src, VR128:$mask),
4178            "maskmovdqu\t{$mask, $src|$src, $mask}",
4179            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4180            IIC_SSE_MASKMOV>, VEX;
4181
4182 let Uses = [EDI] in
4183 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4184            "maskmovdqu\t{$mask, $src|$src, $mask}",
4185            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4186            IIC_SSE_MASKMOV>;
4187 let Uses = [RDI] in
4188 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4189            "maskmovdqu\t{$mask, $src|$src, $mask}",
4190            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4191            IIC_SSE_MASKMOV>;
4192
4193 } // ExeDomain = SSEPackedInt
4194
4195 //===---------------------------------------------------------------------===//
4196 // SSE2 - Move Doubleword
4197 //===---------------------------------------------------------------------===//
4198
4199 //===---------------------------------------------------------------------===//
4200 // Move Int Doubleword to Packed Double Int
4201 //
4202 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4203                       "movd\t{$src, $dst|$dst, $src}",
4204                       [(set VR128:$dst,
4205                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4206                         VEX;
4207 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4208                       "movd\t{$src, $dst|$dst, $src}",
4209                       [(set VR128:$dst,
4210                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4211                         IIC_SSE_MOVDQ>,
4212                       VEX;
4213 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4214                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4215                         [(set VR128:$dst,
4216                           (v2i64 (scalar_to_vector GR64:$src)))],
4217                           IIC_SSE_MOVDQ>, VEX;
4218 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4219                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4220                        [(set FR64:$dst, (bitconvert GR64:$src))],
4221                        IIC_SSE_MOVDQ>, VEX;
4222
4223 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4224                       "movd\t{$src, $dst|$dst, $src}",
4225                       [(set VR128:$dst,
4226                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4227 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4228                       "movd\t{$src, $dst|$dst, $src}",
4229                       [(set VR128:$dst,
4230                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4231                         IIC_SSE_MOVDQ>;
4232 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4233                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4234                         [(set VR128:$dst,
4235                           (v2i64 (scalar_to_vector GR64:$src)))],
4236                           IIC_SSE_MOVDQ>;
4237 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4238                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4239                        [(set FR64:$dst, (bitconvert GR64:$src))],
4240                        IIC_SSE_MOVDQ>;
4241
4242 //===---------------------------------------------------------------------===//
4243 // Move Int Doubleword to Single Scalar
4244 //
4245 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4246                       "movd\t{$src, $dst|$dst, $src}",
4247                       [(set FR32:$dst, (bitconvert GR32:$src))],
4248                       IIC_SSE_MOVDQ>, VEX;
4249
4250 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4251                       "movd\t{$src, $dst|$dst, $src}",
4252                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4253                       IIC_SSE_MOVDQ>,
4254                       VEX;
4255 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4256                       "movd\t{$src, $dst|$dst, $src}",
4257                       [(set FR32:$dst, (bitconvert GR32:$src))],
4258                       IIC_SSE_MOVDQ>;
4259
4260 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4261                       "movd\t{$src, $dst|$dst, $src}",
4262                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4263                       IIC_SSE_MOVDQ>;
4264
4265 //===---------------------------------------------------------------------===//
4266 // Move Packed Doubleword Int to Packed Double Int
4267 //
4268 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4269                        "movd\t{$src, $dst|$dst, $src}",
4270                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4271                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4272 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4273                        (ins i32mem:$dst, VR128:$src),
4274                        "movd\t{$src, $dst|$dst, $src}",
4275                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4276                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4277                                      VEX;
4278 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4279                        "movd\t{$src, $dst|$dst, $src}",
4280                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4281                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4282 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4283                        "movd\t{$src, $dst|$dst, $src}",
4284                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4285                                      (iPTR 0))), addr:$dst)],
4286                                      IIC_SSE_MOVDQ>;
4287
4288 //===---------------------------------------------------------------------===//
4289 // Move Packed Doubleword Int first element to Doubleword Int
4290 //
4291 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4292                           "vmov{d|q}\t{$src, $dst|$dst, $src}",
4293                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4294                                                            (iPTR 0)))],
4295                                                            IIC_SSE_MOVD_ToGP>,
4296                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4297
4298 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4299                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4300                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4301                                                          (iPTR 0)))],
4302                                                          IIC_SSE_MOVD_ToGP>;
4303
4304 //===---------------------------------------------------------------------===//
4305 // Bitcast FR64 <-> GR64
4306 //
4307 let Predicates = [HasAVX] in
4308 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4309                         "vmovq\t{$src, $dst|$dst, $src}",
4310                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4311                         VEX;
4312 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4313                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4314                          [(set GR64:$dst, (bitconvert FR64:$src))],
4315                          IIC_SSE_MOVDQ>, VEX;
4316 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4317                          "movq\t{$src, $dst|$dst, $src}",
4318                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4319                          IIC_SSE_MOVDQ>, VEX;
4320
4321 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4322                        "movq\t{$src, $dst|$dst, $src}",
4323                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4324                        IIC_SSE_MOVDQ>;
4325 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4326                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4327                        [(set GR64:$dst, (bitconvert FR64:$src))],
4328                        IIC_SSE_MOVD_ToGP>;
4329 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4330                        "movq\t{$src, $dst|$dst, $src}",
4331                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4332                        IIC_SSE_MOVDQ>;
4333
4334 //===---------------------------------------------------------------------===//
4335 // Move Scalar Single to Double Int
4336 //
4337 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4338                       "movd\t{$src, $dst|$dst, $src}",
4339                       [(set GR32:$dst, (bitconvert FR32:$src))],
4340                       IIC_SSE_MOVD_ToGP>, VEX;
4341 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4342                       "movd\t{$src, $dst|$dst, $src}",
4343                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4344                       IIC_SSE_MOVDQ>, VEX;
4345 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4346                       "movd\t{$src, $dst|$dst, $src}",
4347                       [(set GR32:$dst, (bitconvert FR32:$src))],
4348                       IIC_SSE_MOVD_ToGP>;
4349 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4350                       "movd\t{$src, $dst|$dst, $src}",
4351                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4352                       IIC_SSE_MOVDQ>;
4353
4354 //===---------------------------------------------------------------------===//
4355 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4356 //
4357 let AddedComplexity = 15 in {
4358 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4359                        "movd\t{$src, $dst|$dst, $src}",
4360                        [(set VR128:$dst, (v4i32 (X86vzmovl
4361                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4362                                       IIC_SSE_MOVDQ>, VEX;
4363 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4364                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4365                        [(set VR128:$dst, (v2i64 (X86vzmovl
4366                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4367                                       IIC_SSE_MOVDQ>,
4368                                       VEX, VEX_W;
4369 }
4370 let AddedComplexity = 15 in {
4371 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4372                        "movd\t{$src, $dst|$dst, $src}",
4373                        [(set VR128:$dst, (v4i32 (X86vzmovl
4374                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4375                                       IIC_SSE_MOVDQ>;
4376 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4377                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4378                        [(set VR128:$dst, (v2i64 (X86vzmovl
4379                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4380                                       IIC_SSE_MOVDQ>;
4381 }
4382
4383 let AddedComplexity = 20 in {
4384 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4385                        "movd\t{$src, $dst|$dst, $src}",
4386                        [(set VR128:$dst,
4387                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4388                                                    (loadi32 addr:$src))))))],
4389                                                    IIC_SSE_MOVDQ>, VEX;
4390 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4391                        "movd\t{$src, $dst|$dst, $src}",
4392                        [(set VR128:$dst,
4393                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4394                                                    (loadi32 addr:$src))))))],
4395                                                    IIC_SSE_MOVDQ>;
4396 }
4397
4398 let Predicates = [HasAVX] in {
4399   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4400   let AddedComplexity = 20 in {
4401     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4402               (VMOVZDI2PDIrm addr:$src)>;
4403     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4404               (VMOVZDI2PDIrm addr:$src)>;
4405   }
4406   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4407   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4408                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4409             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4410   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4411                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4412             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4413 }
4414
4415 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4416   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4417             (MOVZDI2PDIrm addr:$src)>;
4418   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4419             (MOVZDI2PDIrm addr:$src)>;
4420 }
4421
4422 // These are the correct encodings of the instructions so that we know how to
4423 // read correct assembly, even though we continue to emit the wrong ones for
4424 // compatibility with Darwin's buggy assembler.
4425 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4426                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4427 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4428                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4429 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4430                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4431 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4432                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4433 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4434                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4435 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4436                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4437
4438 //===---------------------------------------------------------------------===//
4439 // SSE2 - Move Quadword
4440 //===---------------------------------------------------------------------===//
4441
4442 //===---------------------------------------------------------------------===//
4443 // Move Quadword Int to Packed Quadword Int
4444 //
4445 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4446                     "vmovq\t{$src, $dst|$dst, $src}",
4447                     [(set VR128:$dst,
4448                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4449                     VEX, Requires<[HasAVX]>;
4450 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4451                     "movq\t{$src, $dst|$dst, $src}",
4452                     [(set VR128:$dst,
4453                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4454                       IIC_SSE_MOVDQ>, XS,
4455                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4456
4457 //===---------------------------------------------------------------------===//
4458 // Move Packed Quadword Int to Quadword Int
4459 //
4460 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4461                       "movq\t{$src, $dst|$dst, $src}",
4462                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4463                                     (iPTR 0))), addr:$dst)],
4464                                     IIC_SSE_MOVDQ>, VEX;
4465 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4466                       "movq\t{$src, $dst|$dst, $src}",
4467                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4468                                     (iPTR 0))), addr:$dst)],
4469                                     IIC_SSE_MOVDQ>;
4470
4471 //===---------------------------------------------------------------------===//
4472 // Store / copy lower 64-bits of a XMM register.
4473 //
4474 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4475                      "movq\t{$src, $dst|$dst, $src}",
4476                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4477 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4478                      "movq\t{$src, $dst|$dst, $src}",
4479                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4480                      IIC_SSE_MOVDQ>;
4481
4482 let AddedComplexity = 20 in
4483 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4484                      "vmovq\t{$src, $dst|$dst, $src}",
4485                      [(set VR128:$dst,
4486                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4487                                                  (loadi64 addr:$src))))))],
4488                                                  IIC_SSE_MOVDQ>,
4489                      XS, VEX, Requires<[HasAVX]>;
4490
4491 let AddedComplexity = 20 in
4492 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4493                      "movq\t{$src, $dst|$dst, $src}",
4494                      [(set VR128:$dst,
4495                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4496                                                  (loadi64 addr:$src))))))],
4497                                                  IIC_SSE_MOVDQ>,
4498                      XS, Requires<[UseSSE2]>;
4499
4500 let Predicates = [HasAVX], AddedComplexity = 20 in {
4501   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4502             (VMOVZQI2PQIrm addr:$src)>;
4503   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4504             (VMOVZQI2PQIrm addr:$src)>;
4505   def : Pat<(v2i64 (X86vzload addr:$src)),
4506             (VMOVZQI2PQIrm addr:$src)>;
4507 }
4508
4509 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4510   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4511             (MOVZQI2PQIrm addr:$src)>;
4512   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4513             (MOVZQI2PQIrm addr:$src)>;
4514   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4515 }
4516
4517 let Predicates = [HasAVX] in {
4518 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4519           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4520 def : Pat<(v4i64 (X86vzload addr:$src)),
4521           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4522 }
4523
4524 //===---------------------------------------------------------------------===//
4525 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4526 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4527 //
4528 let AddedComplexity = 15 in
4529 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4530                         "vmovq\t{$src, $dst|$dst, $src}",
4531                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4532                     IIC_SSE_MOVQ_RR>,
4533                       XS, VEX, Requires<[HasAVX]>;
4534 let AddedComplexity = 15 in
4535 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4536                         "movq\t{$src, $dst|$dst, $src}",
4537                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4538                     IIC_SSE_MOVQ_RR>,
4539                       XS, Requires<[UseSSE2]>;
4540
4541 let AddedComplexity = 20 in
4542 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4543                         "vmovq\t{$src, $dst|$dst, $src}",
4544                     [(set VR128:$dst, (v2i64 (X86vzmovl
4545                                              (loadv2i64 addr:$src))))],
4546                                              IIC_SSE_MOVDQ>,
4547                       XS, VEX, Requires<[HasAVX]>;
4548 let AddedComplexity = 20 in {
4549 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4550                         "movq\t{$src, $dst|$dst, $src}",
4551                     [(set VR128:$dst, (v2i64 (X86vzmovl
4552                                              (loadv2i64 addr:$src))))],
4553                                              IIC_SSE_MOVDQ>,
4554                       XS, Requires<[UseSSE2]>;
4555 }
4556
4557 let AddedComplexity = 20 in {
4558   let Predicates = [HasAVX] in {
4559     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4560               (VMOVZPQILo2PQIrm addr:$src)>;
4561     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4562               (VMOVZPQILo2PQIrr VR128:$src)>;
4563   }
4564   let Predicates = [UseSSE2] in {
4565     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4566               (MOVZPQILo2PQIrm addr:$src)>;
4567     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4568               (MOVZPQILo2PQIrr VR128:$src)>;
4569   }
4570 }
4571
4572 // Instructions to match in the assembler
4573 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4574                       "movq\t{$src, $dst|$dst, $src}", [],
4575                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4576 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4577                       "movq\t{$src, $dst|$dst, $src}", [],
4578                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4579 // Recognize "movd" with GR64 destination, but encode as a "movq"
4580 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4581                           "movd\t{$src, $dst|$dst, $src}", [],
4582                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4583
4584 // Instructions for the disassembler
4585 // xr = XMM register
4586 // xm = mem64
4587
4588 let Predicates = [HasAVX] in
4589 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4590                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4591 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4592                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4593
4594 //===---------------------------------------------------------------------===//
4595 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4596 //===---------------------------------------------------------------------===//
4597 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4598                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4599                               X86MemOperand x86memop> {
4600 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4601                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4602                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4603                       IIC_SSE_MOV_LH>;
4604 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4605                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4606                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4607                       IIC_SSE_MOV_LH>;
4608 }
4609
4610 let Predicates = [HasAVX] in {
4611   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4612                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4613   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4614                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4615   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4616                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4617   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4618                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4619 }
4620 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4621                                    memopv4f32, f128mem>;
4622 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4623                                    memopv4f32, f128mem>;
4624
4625 let Predicates = [HasAVX] in {
4626   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4627             (VMOVSHDUPrr VR128:$src)>;
4628   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4629             (VMOVSHDUPrm addr:$src)>;
4630   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4631             (VMOVSLDUPrr VR128:$src)>;
4632   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4633             (VMOVSLDUPrm addr:$src)>;
4634   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4635             (VMOVSHDUPYrr VR256:$src)>;
4636   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4637             (VMOVSHDUPYrm addr:$src)>;
4638   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4639             (VMOVSLDUPYrr VR256:$src)>;
4640   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4641             (VMOVSLDUPYrm addr:$src)>;
4642 }
4643
4644 let Predicates = [UseSSE3] in {
4645   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4646             (MOVSHDUPrr VR128:$src)>;
4647   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4648             (MOVSHDUPrm addr:$src)>;
4649   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4650             (MOVSLDUPrr VR128:$src)>;
4651   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4652             (MOVSLDUPrm addr:$src)>;
4653 }
4654
4655 //===---------------------------------------------------------------------===//
4656 // SSE3 - Replicate Double FP - MOVDDUP
4657 //===---------------------------------------------------------------------===//
4658
4659 multiclass sse3_replicate_dfp<string OpcodeStr> {
4660 let neverHasSideEffects = 1 in
4661 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4662                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4663                     [], IIC_SSE_MOV_LH>;
4664 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4665                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4666                     [(set VR128:$dst,
4667                       (v2f64 (X86Movddup
4668                               (scalar_to_vector (loadf64 addr:$src)))))],
4669                               IIC_SSE_MOV_LH>;
4670 }
4671
4672 // FIXME: Merge with above classe when there're patterns for the ymm version
4673 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4674 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4675                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4676                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4677 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4678                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4679                     [(set VR256:$dst,
4680                       (v4f64 (X86Movddup
4681                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4682 }
4683
4684 let Predicates = [HasAVX] in {
4685   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4686   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4687 }
4688
4689 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4690
4691 let Predicates = [HasAVX] in {
4692   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4693             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4694   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4695             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4696   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4697             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4698   def : Pat<(X86Movddup (bc_v2f64
4699                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4700             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4701
4702   // 256-bit version
4703   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4704             (VMOVDDUPYrm addr:$src)>;
4705   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4706             (VMOVDDUPYrm addr:$src)>;
4707   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4708             (VMOVDDUPYrm addr:$src)>;
4709   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4710             (VMOVDDUPYrr VR256:$src)>;
4711 }
4712
4713 let Predicates = [UseSSE3] in {
4714   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4715             (MOVDDUPrm addr:$src)>;
4716   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4717             (MOVDDUPrm addr:$src)>;
4718   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4719             (MOVDDUPrm addr:$src)>;
4720   def : Pat<(X86Movddup (bc_v2f64
4721                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4722             (MOVDDUPrm addr:$src)>;
4723 }
4724
4725 //===---------------------------------------------------------------------===//
4726 // SSE3 - Move Unaligned Integer
4727 //===---------------------------------------------------------------------===//
4728
4729 let Predicates = [HasAVX] in {
4730   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4731                    "vlddqu\t{$src, $dst|$dst, $src}",
4732                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4733   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4734                    "vlddqu\t{$src, $dst|$dst, $src}",
4735                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4736                    VEX, VEX_L;
4737 }
4738 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4739                    "lddqu\t{$src, $dst|$dst, $src}",
4740                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4741                    IIC_SSE_LDDQU>;
4742
4743 //===---------------------------------------------------------------------===//
4744 // SSE3 - Arithmetic
4745 //===---------------------------------------------------------------------===//
4746
4747 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4748                        X86MemOperand x86memop, OpndItins itins,
4749                        bit Is2Addr = 1> {
4750   def rr : I<0xD0, MRMSrcReg,
4751        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4752        !if(Is2Addr,
4753            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4754            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4755        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4756   def rm : I<0xD0, MRMSrcMem,
4757        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4758        !if(Is2Addr,
4759            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4760            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4761        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
4762 }
4763
4764 let Predicates = [HasAVX] in {
4765   let ExeDomain = SSEPackedSingle in {
4766     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4767                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4768     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4769                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4770   }
4771   let ExeDomain = SSEPackedDouble in {
4772     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4773                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4774     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4775                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4776   }
4777 }
4778 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4779   let ExeDomain = SSEPackedSingle in
4780   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4781                               f128mem, SSE_ALU_F32P>, TB, XD;
4782   let ExeDomain = SSEPackedDouble in
4783   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4784                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4785 }
4786
4787 //===---------------------------------------------------------------------===//
4788 // SSE3 Instructions
4789 //===---------------------------------------------------------------------===//
4790
4791 // Horizontal ops
4792 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4793                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4794   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4795        !if(Is2Addr,
4796          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4797          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4798       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4799
4800   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4801        !if(Is2Addr,
4802          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4803          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4804       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4805         IIC_SSE_HADDSUB_RM>;
4806 }
4807 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4808                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4809   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4810        !if(Is2Addr,
4811          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4812          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4813       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4814
4815   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4816        !if(Is2Addr,
4817          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4818          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4819       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4820         IIC_SSE_HADDSUB_RM>;
4821 }
4822
4823 let Predicates = [HasAVX] in {
4824   let ExeDomain = SSEPackedSingle in {
4825     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4826                             X86fhadd, 0>, VEX_4V;
4827     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4828                             X86fhsub, 0>, VEX_4V;
4829     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4830                             X86fhadd, 0>, VEX_4V, VEX_L;
4831     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4832                             X86fhsub, 0>, VEX_4V, VEX_L;
4833   }
4834   let ExeDomain = SSEPackedDouble in {
4835     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4836                             X86fhadd, 0>, VEX_4V;
4837     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4838                             X86fhsub, 0>, VEX_4V;
4839     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4840                             X86fhadd, 0>, VEX_4V, VEX_L;
4841     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4842                             X86fhsub, 0>, VEX_4V, VEX_L;
4843   }
4844 }
4845
4846 let Constraints = "$src1 = $dst" in {
4847   let ExeDomain = SSEPackedSingle in {
4848     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4849     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4850   }
4851   let ExeDomain = SSEPackedDouble in {
4852     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4853     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4854   }
4855 }
4856
4857 //===---------------------------------------------------------------------===//
4858 // SSSE3 - Packed Absolute Instructions
4859 //===---------------------------------------------------------------------===//
4860
4861
4862 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4863 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4864                             Intrinsic IntId128> {
4865   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4866                     (ins VR128:$src),
4867                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4868                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
4869                     OpSize;
4870
4871   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4872                     (ins i128mem:$src),
4873                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4874                     [(set VR128:$dst,
4875                       (IntId128
4876                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
4877                     OpSize;
4878 }
4879
4880 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4881 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4882                               Intrinsic IntId256> {
4883   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4884                     (ins VR256:$src),
4885                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4886                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4887                     OpSize;
4888
4889   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4890                     (ins i256mem:$src),
4891                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4892                     [(set VR256:$dst,
4893                       (IntId256
4894                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4895 }
4896
4897 let Predicates = [HasAVX] in {
4898   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4899                                   int_x86_ssse3_pabs_b_128>, VEX;
4900   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
4901                                   int_x86_ssse3_pabs_w_128>, VEX;
4902   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
4903                                   int_x86_ssse3_pabs_d_128>, VEX;
4904 }
4905
4906 let Predicates = [HasAVX2] in {
4907   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
4908                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
4909   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
4910                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
4911   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
4912                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
4913 }
4914
4915 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
4916                               int_x86_ssse3_pabs_b_128>;
4917 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
4918                               int_x86_ssse3_pabs_w_128>;
4919 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
4920                               int_x86_ssse3_pabs_d_128>;
4921
4922 //===---------------------------------------------------------------------===//
4923 // SSSE3 - Packed Binary Operator Instructions
4924 //===---------------------------------------------------------------------===//
4925
4926 def SSE_PHADDSUBD : OpndItins<
4927   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
4928 >;
4929 def SSE_PHADDSUBSW : OpndItins<
4930   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
4931 >;
4932 def SSE_PHADDSUBW : OpndItins<
4933   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
4934 >;
4935 def SSE_PSHUFB : OpndItins<
4936   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
4937 >;
4938 def SSE_PSIGN : OpndItins<
4939   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
4940 >;
4941 def SSE_PMULHRSW : OpndItins<
4942   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
4943 >;
4944
4945 /// SS3I_binop_rm - Simple SSSE3 bin op
4946 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4947                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
4948                          X86MemOperand x86memop, OpndItins itins,
4949                          bit Is2Addr = 1> {
4950   let isCommutable = 1 in
4951   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
4952        (ins RC:$src1, RC:$src2),
4953        !if(Is2Addr,
4954          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4955          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4956        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
4957        OpSize;
4958   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
4959        (ins RC:$src1, x86memop:$src2),
4960        !if(Is2Addr,
4961          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4962          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4963        [(set RC:$dst,
4964          (OpVT (OpNode RC:$src1,
4965           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
4966 }
4967
4968 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
4969 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
4970                              Intrinsic IntId128, OpndItins itins,
4971                              bit Is2Addr = 1> {
4972   let isCommutable = 1 in
4973   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4974        (ins VR128:$src1, VR128:$src2),
4975        !if(Is2Addr,
4976          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4977          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4978        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
4979        OpSize;
4980   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4981        (ins VR128:$src1, i128mem:$src2),
4982        !if(Is2Addr,
4983          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4984          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4985        [(set VR128:$dst,
4986          (IntId128 VR128:$src1,
4987           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
4988 }
4989
4990 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
4991                                Intrinsic IntId256> {
4992   let isCommutable = 1 in
4993   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4994        (ins VR256:$src1, VR256:$src2),
4995        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4996        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
4997        OpSize;
4998   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4999        (ins VR256:$src1, i256mem:$src2),
5000        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5001        [(set VR256:$dst,
5002          (IntId256 VR256:$src1,
5003           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5004 }
5005
5006 let ImmT = NoImm, Predicates = [HasAVX] in {
5007 let isCommutable = 0 in {
5008   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5009                                   memopv2i64, i128mem,
5010                                   SSE_PHADDSUBW, 0>, VEX_4V;
5011   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5012                                   memopv2i64, i128mem,
5013                                   SSE_PHADDSUBD, 0>, VEX_4V;
5014   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5015                                   memopv2i64, i128mem,
5016                                   SSE_PHADDSUBW, 0>, VEX_4V;
5017   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5018                                   memopv2i64, i128mem,
5019                                   SSE_PHADDSUBD, 0>, VEX_4V;
5020   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5021                                   memopv2i64, i128mem,
5022                                   SSE_PSIGN, 0>, VEX_4V;
5023   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5024                                   memopv2i64, i128mem,
5025                                   SSE_PSIGN, 0>, VEX_4V;
5026   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5027                                   memopv2i64, i128mem,
5028                                   SSE_PSIGN, 0>, VEX_4V;
5029   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5030                                   memopv2i64, i128mem,
5031                                   SSE_PSHUFB, 0>, VEX_4V;
5032   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5033                                       int_x86_ssse3_phadd_sw_128,
5034                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5035   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5036                                       int_x86_ssse3_phsub_sw_128,
5037                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5038   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5039                                       int_x86_ssse3_pmadd_ub_sw_128,
5040                                       SSE_PMADD, 0>, VEX_4V;
5041 }
5042 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5043                                       int_x86_ssse3_pmul_hr_sw_128,
5044                                       SSE_PMULHRSW, 0>, VEX_4V;
5045 }
5046
5047 let ImmT = NoImm, Predicates = [HasAVX2] in {
5048 let isCommutable = 0 in {
5049   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5050                                   memopv4i64, i256mem,
5051                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5052   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5053                                   memopv4i64, i256mem,
5054                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5055   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5056                                   memopv4i64, i256mem,
5057                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5058   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5059                                   memopv4i64, i256mem,
5060                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5061   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5062                                   memopv4i64, i256mem,
5063                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5064   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5065                                   memopv4i64, i256mem,
5066                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5067   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5068                                   memopv4i64, i256mem,
5069                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5070   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5071                                   memopv4i64, i256mem,
5072                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5073   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5074                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5075   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5076                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5077   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5078                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5079 }
5080 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5081                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5082 }
5083
5084 // None of these have i8 immediate fields.
5085 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5086 let isCommutable = 0 in {
5087   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5088                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5089   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5090                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5091   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5092                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5093   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5094                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5095   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5096                                  memopv2i64, i128mem, SSE_PSIGN>;
5097   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5098                                  memopv2i64, i128mem, SSE_PSIGN>;
5099   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5100                                  memopv2i64, i128mem, SSE_PSIGN>;
5101   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5102                                  memopv2i64, i128mem, SSE_PSHUFB>;
5103   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5104                                      int_x86_ssse3_phadd_sw_128,
5105                                      SSE_PHADDSUBSW>;
5106   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5107                                      int_x86_ssse3_phsub_sw_128,
5108                                      SSE_PHADDSUBSW>;
5109   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5110                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5111 }
5112 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5113                                      int_x86_ssse3_pmul_hr_sw_128,
5114                                      SSE_PMULHRSW>;
5115 }
5116
5117 //===---------------------------------------------------------------------===//
5118 // SSSE3 - Packed Align Instruction Patterns
5119 //===---------------------------------------------------------------------===//
5120
5121 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5122   let neverHasSideEffects = 1 in {
5123   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5124       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5125       !if(Is2Addr,
5126         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5127         !strconcat(asm,
5128                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5129       [], IIC_SSE_PALIGNR>, OpSize;
5130   let mayLoad = 1 in
5131   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5132       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5133       !if(Is2Addr,
5134         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5135         !strconcat(asm,
5136                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5137       [], IIC_SSE_PALIGNR>, OpSize;
5138   }
5139 }
5140
5141 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5142   let neverHasSideEffects = 1 in {
5143   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5144       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5145       !strconcat(asm,
5146                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5147       []>, OpSize;
5148   let mayLoad = 1 in
5149   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5150       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5151       !strconcat(asm,
5152                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5153       []>, OpSize;
5154   }
5155 }
5156
5157 let Predicates = [HasAVX] in
5158   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5159 let Predicates = [HasAVX2] in
5160   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V, VEX_L;
5161 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5162   defm PALIGN : ssse3_palign<"palignr">;
5163
5164 let Predicates = [HasAVX2] in {
5165 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5166           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5167 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5168           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5169 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5170           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5171 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5172           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5173 }
5174
5175 let Predicates = [HasAVX] in {
5176 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5177           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5178 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5179           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5180 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5181           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5182 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5183           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5184 }
5185
5186 let Predicates = [UseSSSE3] in {
5187 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5188           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5189 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5190           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5191 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5192           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5193 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5194           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5195 }
5196
5197 //===---------------------------------------------------------------------===//
5198 // SSSE3 - Thread synchronization
5199 //===---------------------------------------------------------------------===//
5200
5201 let usesCustomInserter = 1 in {
5202 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5203                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5204                 Requires<[HasSSE3]>;
5205 }
5206
5207 let Uses = [EAX, ECX, EDX] in
5208 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5209                  TB, Requires<[HasSSE3]>;
5210 let Uses = [ECX, EAX] in
5211 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5212                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5213                 TB, Requires<[HasSSE3]>;
5214
5215 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5216 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5217
5218 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5219       Requires<[In32BitMode]>;
5220 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5221       Requires<[In64BitMode]>;
5222
5223 //===----------------------------------------------------------------------===//
5224 // SSE4.1 - Packed Move with Sign/Zero Extend
5225 //===----------------------------------------------------------------------===//
5226
5227 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5228   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5229                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5230                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5231
5232   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5233                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5234        [(set VR128:$dst,
5235          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5236        OpSize;
5237 }
5238
5239 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5240                                  Intrinsic IntId> {
5241   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5242                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5243                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5244
5245   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5246                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5247                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5248 }
5249
5250 let Predicates = [HasAVX] in {
5251 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5252                                      VEX;
5253 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5254                                      VEX;
5255 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5256                                      VEX;
5257 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5258                                      VEX;
5259 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5260                                      VEX;
5261 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5262                                      VEX;
5263 }
5264
5265 let Predicates = [HasAVX2] in {
5266 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5267                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5268 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5269                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5270 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5271                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5272 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5273                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5274 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5275                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5276 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5277                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5278 }
5279
5280 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5281 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5282 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5283 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5284 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5285 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5286
5287 let Predicates = [HasAVX] in {
5288   // Common patterns involving scalar load.
5289   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5290             (VPMOVSXBWrm addr:$src)>;
5291   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5292             (VPMOVSXBWrm addr:$src)>;
5293   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5294             (VPMOVSXBWrm addr:$src)>;
5295
5296   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5297             (VPMOVSXWDrm addr:$src)>;
5298   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5299             (VPMOVSXWDrm addr:$src)>;
5300   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5301             (VPMOVSXWDrm addr:$src)>;
5302
5303   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5304             (VPMOVSXDQrm addr:$src)>;
5305   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5306             (VPMOVSXDQrm addr:$src)>;
5307   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5308             (VPMOVSXDQrm addr:$src)>;
5309
5310   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5311             (VPMOVZXBWrm addr:$src)>;
5312   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5313             (VPMOVZXBWrm addr:$src)>;
5314   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5315             (VPMOVZXBWrm addr:$src)>;
5316
5317   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5318             (VPMOVZXWDrm addr:$src)>;
5319   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5320             (VPMOVZXWDrm addr:$src)>;
5321   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5322             (VPMOVZXWDrm addr:$src)>;
5323
5324   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5325             (VPMOVZXDQrm addr:$src)>;
5326   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5327             (VPMOVZXDQrm addr:$src)>;
5328   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5329             (VPMOVZXDQrm addr:$src)>;
5330 }
5331
5332 let Predicates = [UseSSE41] in {
5333   // Common patterns involving scalar load.
5334   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5335             (PMOVSXBWrm addr:$src)>;
5336   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5337             (PMOVSXBWrm addr:$src)>;
5338   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5339             (PMOVSXBWrm addr:$src)>;
5340
5341   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5342             (PMOVSXWDrm addr:$src)>;
5343   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5344             (PMOVSXWDrm addr:$src)>;
5345   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5346             (PMOVSXWDrm addr:$src)>;
5347
5348   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5349             (PMOVSXDQrm addr:$src)>;
5350   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5351             (PMOVSXDQrm addr:$src)>;
5352   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5353             (PMOVSXDQrm addr:$src)>;
5354
5355   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5356             (PMOVZXBWrm addr:$src)>;
5357   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5358             (PMOVZXBWrm addr:$src)>;
5359   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5360             (PMOVZXBWrm addr:$src)>;
5361
5362   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5363             (PMOVZXWDrm addr:$src)>;
5364   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5365             (PMOVZXWDrm addr:$src)>;
5366   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5367             (PMOVZXWDrm addr:$src)>;
5368
5369   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5370             (PMOVZXDQrm addr:$src)>;
5371   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5372             (PMOVZXDQrm addr:$src)>;
5373   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5374             (PMOVZXDQrm addr:$src)>;
5375 }
5376
5377 let Predicates = [HasAVX2] in {
5378   let AddedComplexity = 15 in {
5379     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5380               (VPMOVZXDQYrr VR128:$src)>;
5381     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5382               (VPMOVZXWDYrr VR128:$src)>;
5383   }
5384
5385   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5386   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5387 }
5388
5389 let Predicates = [HasAVX] in {
5390   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5391   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5392 }
5393
5394 let Predicates = [UseSSE41] in {
5395   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5396   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5397 }
5398
5399
5400 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5401   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5402                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5403                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5404
5405   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5406                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5407        [(set VR128:$dst,
5408          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5409           OpSize;
5410 }
5411
5412 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5413                                  Intrinsic IntId> {
5414   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5415                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5416                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5417
5418   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5419                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5420        [(set VR256:$dst,
5421          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5422           OpSize;
5423 }
5424
5425 let Predicates = [HasAVX] in {
5426 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5427                                      VEX;
5428 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5429                                      VEX;
5430 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5431                                      VEX;
5432 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5433                                      VEX;
5434 }
5435
5436 let Predicates = [HasAVX2] in {
5437 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5438                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5439 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5440                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5441 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5442                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5443 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5444                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5445 }
5446
5447 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5448 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5449 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5450 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5451
5452 let Predicates = [HasAVX] in {
5453   // Common patterns involving scalar load
5454   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5455             (VPMOVSXBDrm addr:$src)>;
5456   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5457             (VPMOVSXWQrm addr:$src)>;
5458
5459   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5460             (VPMOVZXBDrm addr:$src)>;
5461   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5462             (VPMOVZXWQrm addr:$src)>;
5463 }
5464
5465 let Predicates = [UseSSE41] in {
5466   // Common patterns involving scalar load
5467   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5468             (PMOVSXBDrm addr:$src)>;
5469   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5470             (PMOVSXWQrm addr:$src)>;
5471
5472   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5473             (PMOVZXBDrm addr:$src)>;
5474   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5475             (PMOVZXWQrm addr:$src)>;
5476 }
5477
5478 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5479   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5480                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5481                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5482
5483   // Expecting a i16 load any extended to i32 value.
5484   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5485                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5486                  [(set VR128:$dst, (IntId (bitconvert
5487                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5488                  OpSize;
5489 }
5490
5491 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5492                                  Intrinsic IntId> {
5493   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5494                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5496
5497   // Expecting a i16 load any extended to i32 value.
5498   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5499                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5500                   [(set VR256:$dst, (IntId (bitconvert
5501                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5502                   OpSize;
5503 }
5504
5505 let Predicates = [HasAVX] in {
5506 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5507                                      VEX;
5508 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5509                                      VEX;
5510 }
5511 let Predicates = [HasAVX2] in {
5512 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5513                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5514 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5515                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5516 }
5517 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5518 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5519
5520 let Predicates = [HasAVX2] in {
5521   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5522             (VPMOVSXWDYrm addr:$src)>;
5523   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5524             (VPMOVSXDQYrm addr:$src)>;
5525
5526   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5527                     (scalar_to_vector (loadi64 addr:$src))))))),
5528             (VPMOVSXBDYrm addr:$src)>;
5529   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5530                     (scalar_to_vector (loadf64 addr:$src))))))),
5531             (VPMOVSXBDYrm addr:$src)>;
5532
5533   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5534                     (scalar_to_vector (loadi64 addr:$src))))))),
5535             (VPMOVSXWQYrm addr:$src)>;
5536   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5537                     (scalar_to_vector (loadf64 addr:$src))))))),
5538             (VPMOVSXWQYrm addr:$src)>;
5539
5540   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5541                     (scalar_to_vector (loadi32 addr:$src))))))),
5542             (VPMOVSXBQYrm addr:$src)>;
5543 }
5544
5545 let Predicates = [HasAVX] in {
5546   // Common patterns involving scalar load
5547   def : Pat<(int_x86_sse41_pmovsxbq
5548               (bitconvert (v4i32 (X86vzmovl
5549                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5550             (VPMOVSXBQrm addr:$src)>;
5551
5552   def : Pat<(int_x86_sse41_pmovzxbq
5553               (bitconvert (v4i32 (X86vzmovl
5554                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5555             (VPMOVZXBQrm addr:$src)>;
5556 }
5557
5558 let Predicates = [UseSSE41] in {
5559   // Common patterns involving scalar load
5560   def : Pat<(int_x86_sse41_pmovsxbq
5561               (bitconvert (v4i32 (X86vzmovl
5562                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5563             (PMOVSXBQrm addr:$src)>;
5564
5565   def : Pat<(int_x86_sse41_pmovzxbq
5566               (bitconvert (v4i32 (X86vzmovl
5567                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5568             (PMOVZXBQrm addr:$src)>;
5569
5570   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5571                     (scalar_to_vector (loadi64 addr:$src))))))),
5572             (PMOVSXWDrm addr:$src)>;
5573   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5574                     (scalar_to_vector (loadf64 addr:$src))))))),
5575             (PMOVSXWDrm addr:$src)>;
5576   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5577                     (scalar_to_vector (loadi32 addr:$src))))))),
5578             (PMOVSXBDrm addr:$src)>;
5579   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5580                     (scalar_to_vector (loadi32 addr:$src))))))),
5581             (PMOVSXWQrm addr:$src)>;
5582   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5583                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5584             (PMOVSXBQrm addr:$src)>;
5585   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5586                     (scalar_to_vector (loadi64 addr:$src))))))),
5587             (PMOVSXDQrm addr:$src)>;
5588   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5589                     (scalar_to_vector (loadf64 addr:$src))))))),
5590             (PMOVSXDQrm addr:$src)>;
5591   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5592                     (scalar_to_vector (loadi64 addr:$src))))))),
5593             (PMOVSXBWrm addr:$src)>;
5594   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5595                     (scalar_to_vector (loadf64 addr:$src))))))),
5596             (PMOVSXBWrm addr:$src)>;
5597 }
5598
5599 let Predicates = [HasAVX2] in {
5600   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5601   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5602   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5603
5604   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5605   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5606
5607   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5608
5609   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5610             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5611   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5612             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5613   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5614             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5615
5616   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5617             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5618   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5619             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5620
5621   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5622             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5623 }
5624
5625 let Predicates = [HasAVX] in {
5626   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5627   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5628   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5629
5630   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5631   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5632
5633   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5634
5635   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5636             (VPMOVZXBWrm addr:$src)>;
5637   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5638             (VPMOVZXBWrm addr:$src)>;
5639   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5640             (VPMOVZXBDrm addr:$src)>;
5641   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5642             (VPMOVZXBQrm addr:$src)>;
5643
5644   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5645             (VPMOVZXWDrm addr:$src)>;
5646   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5647             (VPMOVZXWDrm addr:$src)>;
5648   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5649             (VPMOVZXWQrm addr:$src)>;
5650
5651   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5652             (VPMOVZXDQrm addr:$src)>;
5653   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5654             (VPMOVZXDQrm addr:$src)>;
5655   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5656             (VPMOVZXDQrm addr:$src)>;
5657
5658   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5659                     (scalar_to_vector (loadi64 addr:$src))))))),
5660             (VPMOVSXWDrm addr:$src)>;
5661   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5662                     (scalar_to_vector (loadi64 addr:$src))))))),
5663             (VPMOVSXDQrm addr:$src)>;
5664   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5665                     (scalar_to_vector (loadf64 addr:$src))))))),
5666             (VPMOVSXWDrm addr:$src)>;
5667   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5668                     (scalar_to_vector (loadf64 addr:$src))))))),
5669             (VPMOVSXDQrm addr:$src)>;
5670   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5671                     (scalar_to_vector (loadi64 addr:$src))))))),
5672             (VPMOVSXBWrm addr:$src)>;
5673   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5674                     (scalar_to_vector (loadf64 addr:$src))))))),
5675             (VPMOVSXBWrm addr:$src)>;
5676
5677   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5678                     (scalar_to_vector (loadi32 addr:$src))))))),
5679             (VPMOVSXBDrm addr:$src)>;
5680   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5681                     (scalar_to_vector (loadi32 addr:$src))))))),
5682             (VPMOVSXWQrm addr:$src)>;
5683   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5684                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5685             (VPMOVSXBQrm addr:$src)>;
5686 }
5687
5688 let Predicates = [UseSSE41] in {
5689   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5690   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5691   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5692
5693   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5694   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5695
5696   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5697
5698   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5699             (PMOVZXBWrm addr:$src)>;
5700   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5701             (PMOVZXBWrm addr:$src)>;
5702   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5703             (PMOVZXBDrm addr:$src)>;
5704   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5705             (PMOVZXBQrm addr:$src)>;
5706
5707   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5708             (PMOVZXWDrm addr:$src)>;
5709   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5710             (PMOVZXWDrm addr:$src)>;
5711   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5712             (PMOVZXWQrm addr:$src)>;
5713
5714   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5715             (PMOVZXDQrm addr:$src)>;
5716   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5717             (PMOVZXDQrm addr:$src)>;
5718   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5719             (PMOVZXDQrm addr:$src)>;
5720 }
5721
5722 //===----------------------------------------------------------------------===//
5723 // SSE4.1 - Extract Instructions
5724 //===----------------------------------------------------------------------===//
5725
5726 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5727 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5728   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5729                  (ins VR128:$src1, i32i8imm:$src2),
5730                  !strconcat(OpcodeStr,
5731                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5732                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5733                  OpSize;
5734   let neverHasSideEffects = 1, mayStore = 1 in
5735   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5736                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5737                  !strconcat(OpcodeStr,
5738                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5739                  []>, OpSize;
5740 // FIXME:
5741 // There's an AssertZext in the way of writing the store pattern
5742 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5743 }
5744
5745 let Predicates = [HasAVX] in {
5746   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5747   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5748          (ins VR128:$src1, i32i8imm:$src2),
5749          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5750 }
5751
5752 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5753
5754
5755 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5756 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5757   let neverHasSideEffects = 1, mayStore = 1 in
5758   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5759                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5760                  !strconcat(OpcodeStr,
5761                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5762                  []>, OpSize;
5763 // FIXME:
5764 // There's an AssertZext in the way of writing the store pattern
5765 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5766 }
5767
5768 let Predicates = [HasAVX] in
5769   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5770
5771 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5772
5773
5774 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5775 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5776   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5777                  (ins VR128:$src1, i32i8imm:$src2),
5778                  !strconcat(OpcodeStr,
5779                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5780                  [(set GR32:$dst,
5781                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5782   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5783                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5784                  !strconcat(OpcodeStr,
5785                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5786                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5787                           addr:$dst)]>, OpSize;
5788 }
5789
5790 let Predicates = [HasAVX] in
5791   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5792
5793 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5794
5795 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5796 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5797   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5798                  (ins VR128:$src1, i32i8imm:$src2),
5799                  !strconcat(OpcodeStr,
5800                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5801                  [(set GR64:$dst,
5802                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5803   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5804                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5805                  !strconcat(OpcodeStr,
5806                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5807                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5808                           addr:$dst)]>, OpSize, REX_W;
5809 }
5810
5811 let Predicates = [HasAVX] in
5812   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5813
5814 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5815
5816 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5817 /// destination
5818 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5819   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5820                  (ins VR128:$src1, i32i8imm:$src2),
5821                  !strconcat(OpcodeStr,
5822                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5823                  [(set GR32:$dst,
5824                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5825            OpSize;
5826   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5827                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5828                  !strconcat(OpcodeStr,
5829                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5830                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5831                           addr:$dst)]>, OpSize;
5832 }
5833
5834 let ExeDomain = SSEPackedSingle in {
5835   let Predicates = [HasAVX] in {
5836     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5837     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5838                     (ins VR128:$src1, i32i8imm:$src2),
5839                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5840                     []>, OpSize, VEX;
5841   }
5842   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5843 }
5844
5845 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5846 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5847                                               imm:$src2))),
5848                  addr:$dst),
5849           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5850           Requires<[HasAVX]>;
5851 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5852                                               imm:$src2))),
5853                  addr:$dst),
5854           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5855           Requires<[UseSSE41]>;
5856
5857 //===----------------------------------------------------------------------===//
5858 // SSE4.1 - Insert Instructions
5859 //===----------------------------------------------------------------------===//
5860
5861 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5862   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5863       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5864       !if(Is2Addr,
5865         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5866         !strconcat(asm,
5867                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5868       [(set VR128:$dst,
5869         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5870   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5871       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5872       !if(Is2Addr,
5873         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5874         !strconcat(asm,
5875                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5876       [(set VR128:$dst,
5877         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5878                    imm:$src3))]>, OpSize;
5879 }
5880
5881 let Predicates = [HasAVX] in
5882   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5883 let Constraints = "$src1 = $dst" in
5884   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5885
5886 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5887   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5888       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5889       !if(Is2Addr,
5890         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5891         !strconcat(asm,
5892                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5893       [(set VR128:$dst,
5894         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5895       OpSize;
5896   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5897       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5898       !if(Is2Addr,
5899         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5900         !strconcat(asm,
5901                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5902       [(set VR128:$dst,
5903         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5904                           imm:$src3)))]>, OpSize;
5905 }
5906
5907 let Predicates = [HasAVX] in
5908   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5909 let Constraints = "$src1 = $dst" in
5910   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5911
5912 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5913   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5914       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5915       !if(Is2Addr,
5916         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5917         !strconcat(asm,
5918                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5919       [(set VR128:$dst,
5920         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5921       OpSize;
5922   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5923       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5924       !if(Is2Addr,
5925         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5926         !strconcat(asm,
5927                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5928       [(set VR128:$dst,
5929         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5930                           imm:$src3)))]>, OpSize;
5931 }
5932
5933 let Predicates = [HasAVX] in
5934   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5935 let Constraints = "$src1 = $dst" in
5936   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5937
5938 // insertps has a few different modes, there's the first two here below which
5939 // are optimized inserts that won't zero arbitrary elements in the destination
5940 // vector. The next one matches the intrinsic and could zero arbitrary elements
5941 // in the target vector.
5942 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5943   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5944       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5945       !if(Is2Addr,
5946         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5947         !strconcat(asm,
5948                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5949       [(set VR128:$dst,
5950         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5951       OpSize;
5952   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5953       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5954       !if(Is2Addr,
5955         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5956         !strconcat(asm,
5957                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5958       [(set VR128:$dst,
5959         (X86insrtps VR128:$src1,
5960                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5961                     imm:$src3))]>, OpSize;
5962 }
5963
5964 let ExeDomain = SSEPackedSingle in {
5965   let Predicates = [HasAVX] in
5966     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5967   let Constraints = "$src1 = $dst" in
5968     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5969 }
5970
5971 //===----------------------------------------------------------------------===//
5972 // SSE4.1 - Round Instructions
5973 //===----------------------------------------------------------------------===//
5974
5975 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5976                             X86MemOperand x86memop, RegisterClass RC,
5977                             PatFrag mem_frag32, PatFrag mem_frag64,
5978                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5979 let ExeDomain = SSEPackedSingle in {
5980   // Intrinsic operation, reg.
5981   // Vector intrinsic operation, reg
5982   def PSr : SS4AIi8<opcps, MRMSrcReg,
5983                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5984                     !strconcat(OpcodeStr,
5985                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5986                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5987                     OpSize;
5988
5989   // Vector intrinsic operation, mem
5990   def PSm : SS4AIi8<opcps, MRMSrcMem,
5991                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5992                     !strconcat(OpcodeStr,
5993                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5994                     [(set RC:$dst,
5995                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5996                     OpSize;
5997 } // ExeDomain = SSEPackedSingle
5998
5999 let ExeDomain = SSEPackedDouble in {
6000   // Vector intrinsic operation, reg
6001   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6002                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6003                     !strconcat(OpcodeStr,
6004                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6005                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6006                     OpSize;
6007
6008   // Vector intrinsic operation, mem
6009   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6010                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6011                     !strconcat(OpcodeStr,
6012                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6013                     [(set RC:$dst,
6014                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6015                     OpSize;
6016 } // ExeDomain = SSEPackedDouble
6017 }
6018
6019 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6020                             string OpcodeStr,
6021                             Intrinsic F32Int,
6022                             Intrinsic F64Int, bit Is2Addr = 1> {
6023 let ExeDomain = GenericDomain in {
6024   // Operation, reg.
6025   let hasSideEffects = 0 in
6026   def SSr : SS4AIi8<opcss, MRMSrcReg,
6027       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6028       !if(Is2Addr,
6029           !strconcat(OpcodeStr,
6030               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6031           !strconcat(OpcodeStr,
6032               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6033       []>, OpSize;
6034
6035   // Intrinsic operation, reg.
6036   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6037         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6038         !if(Is2Addr,
6039             !strconcat(OpcodeStr,
6040                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6041             !strconcat(OpcodeStr,
6042                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6043         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6044         OpSize;
6045
6046   // Intrinsic operation, mem.
6047   def SSm : SS4AIi8<opcss, MRMSrcMem,
6048         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6049         !if(Is2Addr,
6050             !strconcat(OpcodeStr,
6051                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6052             !strconcat(OpcodeStr,
6053                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6054         [(set VR128:$dst,
6055              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6056         OpSize;
6057
6058   // Operation, reg.
6059   let hasSideEffects = 0 in
6060   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6061         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6062         !if(Is2Addr,
6063             !strconcat(OpcodeStr,
6064                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6065             !strconcat(OpcodeStr,
6066                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6067         []>, OpSize;
6068
6069   // Intrinsic operation, reg.
6070   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6071         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6072         !if(Is2Addr,
6073             !strconcat(OpcodeStr,
6074                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6075             !strconcat(OpcodeStr,
6076                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6077         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6078         OpSize;
6079
6080   // Intrinsic operation, mem.
6081   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6082         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6083         !if(Is2Addr,
6084             !strconcat(OpcodeStr,
6085                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6086             !strconcat(OpcodeStr,
6087                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6088         [(set VR128:$dst,
6089               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6090         OpSize;
6091 } // ExeDomain = GenericDomain
6092 }
6093
6094 // FP round - roundss, roundps, roundsd, roundpd
6095 let Predicates = [HasAVX] in {
6096   // Intrinsic form
6097   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6098                                   memopv4f32, memopv2f64,
6099                                   int_x86_sse41_round_ps,
6100                                   int_x86_sse41_round_pd>, VEX;
6101   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6102                                   memopv8f32, memopv4f64,
6103                                   int_x86_avx_round_ps_256,
6104                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6105   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6106                                   int_x86_sse41_round_ss,
6107                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6108
6109   def : Pat<(ffloor FR32:$src),
6110             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6111   def : Pat<(f64 (ffloor FR64:$src)),
6112             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6113   def : Pat<(f32 (fnearbyint FR32:$src)),
6114             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6115   def : Pat<(f64 (fnearbyint FR64:$src)),
6116             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6117   def : Pat<(f32 (fceil FR32:$src)),
6118             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6119   def : Pat<(f64 (fceil FR64:$src)),
6120             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6121   def : Pat<(f32 (frint FR32:$src)),
6122             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6123   def : Pat<(f64 (frint FR64:$src)),
6124             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6125   def : Pat<(f32 (ftrunc FR32:$src)),
6126             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6127   def : Pat<(f64 (ftrunc FR64:$src)),
6128             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6129
6130   def : Pat<(v4f32 (ffloor VR128:$src)),
6131             (VROUNDPSr VR128:$src, (i32 0x1))>;
6132   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6133             (VROUNDPSr VR128:$src, (i32 0xC))>;
6134   def : Pat<(v4f32 (fceil VR128:$src)),
6135             (VROUNDPSr VR128:$src, (i32 0x2))>;
6136   def : Pat<(v4f32 (frint VR128:$src)),
6137             (VROUNDPSr VR128:$src, (i32 0x4))>;
6138   def : Pat<(v4f32 (ftrunc VR128:$src)),
6139             (VROUNDPSr VR128:$src, (i32 0x3))>;
6140
6141   def : Pat<(v2f64 (ffloor VR128:$src)),
6142             (VROUNDPDr VR128:$src, (i32 0x1))>;
6143   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6144             (VROUNDPDr VR128:$src, (i32 0xC))>;
6145   def : Pat<(v2f64 (fceil VR128:$src)),
6146             (VROUNDPDr VR128:$src, (i32 0x2))>;
6147   def : Pat<(v2f64 (frint VR128:$src)),
6148             (VROUNDPDr VR128:$src, (i32 0x4))>;
6149   def : Pat<(v2f64 (ftrunc VR128:$src)),
6150             (VROUNDPDr VR128:$src, (i32 0x3))>;
6151
6152   def : Pat<(v8f32 (ffloor VR256:$src)),
6153             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6154   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6155             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6156   def : Pat<(v8f32 (fceil VR256:$src)),
6157             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6158   def : Pat<(v8f32 (frint VR256:$src)),
6159             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6160   def : Pat<(v8f32 (ftrunc VR256:$src)),
6161             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6162
6163   def : Pat<(v4f64 (ffloor VR256:$src)),
6164             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6165   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6166             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6167   def : Pat<(v4f64 (fceil VR256:$src)),
6168             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6169   def : Pat<(v4f64 (frint VR256:$src)),
6170             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6171   def : Pat<(v4f64 (ftrunc VR256:$src)),
6172             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6173 }
6174
6175 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6176                                memopv4f32, memopv2f64,
6177                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6178 let Constraints = "$src1 = $dst" in
6179 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6180                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6181
6182 let Predicates = [UseSSE41] in {
6183   def : Pat<(ffloor FR32:$src),
6184             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6185   def : Pat<(f64 (ffloor FR64:$src)),
6186             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6187   def : Pat<(f32 (fnearbyint FR32:$src)),
6188             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6189   def : Pat<(f64 (fnearbyint FR64:$src)),
6190             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6191   def : Pat<(f32 (fceil FR32:$src)),
6192             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6193   def : Pat<(f64 (fceil FR64:$src)),
6194             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6195   def : Pat<(f32 (frint FR32:$src)),
6196             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6197   def : Pat<(f64 (frint FR64:$src)),
6198             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6199   def : Pat<(f32 (ftrunc FR32:$src)),
6200             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6201   def : Pat<(f64 (ftrunc FR64:$src)),
6202             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6203
6204   def : Pat<(v4f32 (ffloor VR128:$src)),
6205             (ROUNDPSr VR128:$src, (i32 0x1))>;
6206   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6207             (ROUNDPSr VR128:$src, (i32 0xC))>;
6208   def : Pat<(v4f32 (fceil VR128:$src)),
6209             (ROUNDPSr VR128:$src, (i32 0x2))>;
6210   def : Pat<(v4f32 (frint VR128:$src)),
6211             (ROUNDPSr VR128:$src, (i32 0x4))>;
6212   def : Pat<(v4f32 (ftrunc VR128:$src)),
6213             (ROUNDPSr VR128:$src, (i32 0x3))>;
6214
6215   def : Pat<(v2f64 (ffloor VR128:$src)),
6216             (ROUNDPDr VR128:$src, (i32 0x1))>;
6217   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6218             (ROUNDPDr VR128:$src, (i32 0xC))>;
6219   def : Pat<(v2f64 (fceil VR128:$src)),
6220             (ROUNDPDr VR128:$src, (i32 0x2))>;
6221   def : Pat<(v2f64 (frint VR128:$src)),
6222             (ROUNDPDr VR128:$src, (i32 0x4))>;
6223   def : Pat<(v2f64 (ftrunc VR128:$src)),
6224             (ROUNDPDr VR128:$src, (i32 0x3))>;
6225 }
6226
6227 //===----------------------------------------------------------------------===//
6228 // SSE4.1 - Packed Bit Test
6229 //===----------------------------------------------------------------------===//
6230
6231 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6232 // the intel intrinsic that corresponds to this.
6233 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6234 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6235                 "vptest\t{$src2, $src1|$src1, $src2}",
6236                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6237                 OpSize, VEX;
6238 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6239                 "vptest\t{$src2, $src1|$src1, $src2}",
6240                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6241                 OpSize, VEX;
6242
6243 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6244                 "vptest\t{$src2, $src1|$src1, $src2}",
6245                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6246                 OpSize, VEX, VEX_L;
6247 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6248                 "vptest\t{$src2, $src1|$src1, $src2}",
6249                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6250                 OpSize, VEX, VEX_L;
6251 }
6252
6253 let Defs = [EFLAGS] in {
6254 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6255               "ptest\t{$src2, $src1|$src1, $src2}",
6256               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6257               OpSize;
6258 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6259               "ptest\t{$src2, $src1|$src1, $src2}",
6260               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6261               OpSize;
6262 }
6263
6264 // The bit test instructions below are AVX only
6265 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6266                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6267   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6268             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6269             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6270   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6271             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6272             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6273             OpSize, VEX;
6274 }
6275
6276 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6277 let ExeDomain = SSEPackedSingle in {
6278 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6279 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6280                             VEX_L;
6281 }
6282 let ExeDomain = SSEPackedDouble in {
6283 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6284 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6285                             VEX_L;
6286 }
6287 }
6288
6289 //===----------------------------------------------------------------------===//
6290 // SSE4.1 - Misc Instructions
6291 //===----------------------------------------------------------------------===//
6292
6293 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6294   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6295                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6296                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6297                      OpSize, XS;
6298   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6299                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6300                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6301                       (implicit EFLAGS)]>, OpSize, XS;
6302
6303   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6304                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6305                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6306                      XS;
6307   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6308                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6309                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6310                       (implicit EFLAGS)]>, XS;
6311
6312   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6313                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6314                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6315                       XS;
6316   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6317                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6318                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6319                        (implicit EFLAGS)]>, XS;
6320 }
6321
6322
6323
6324 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6325 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6326                                  Intrinsic IntId128> {
6327   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6328                     (ins VR128:$src),
6329                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6330                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6331   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6332                      (ins i128mem:$src),
6333                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6334                      [(set VR128:$dst,
6335                        (IntId128
6336                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6337 }
6338
6339 let Predicates = [HasAVX] in
6340 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6341                                          int_x86_sse41_phminposuw>, VEX;
6342 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6343                                          int_x86_sse41_phminposuw>;
6344
6345 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6346 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6347                               Intrinsic IntId128, bit Is2Addr = 1> {
6348   let isCommutable = 1 in
6349   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6350        (ins VR128:$src1, VR128:$src2),
6351        !if(Is2Addr,
6352            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6353            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6354        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6355   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6356        (ins VR128:$src1, i128mem:$src2),
6357        !if(Is2Addr,
6358            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6359            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6360        [(set VR128:$dst,
6361          (IntId128 VR128:$src1,
6362           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6363 }
6364
6365 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6366 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6367                                 Intrinsic IntId256> {
6368   let isCommutable = 1 in
6369   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6370        (ins VR256:$src1, VR256:$src2),
6371        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6372        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6373   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6374        (ins VR256:$src1, i256mem:$src2),
6375        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6376        [(set VR256:$dst,
6377          (IntId256 VR256:$src1,
6378           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6379 }
6380
6381
6382 /// SS48I_binop_rm - Simple SSE41 binary operator.
6383 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6384                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6385                           X86MemOperand x86memop, bit Is2Addr = 1> {
6386   let isCommutable = 1 in
6387   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6388        (ins RC:$src1, RC:$src2),
6389        !if(Is2Addr,
6390            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6391            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6392        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6393   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6394        (ins RC:$src1, x86memop:$src2),
6395        !if(Is2Addr,
6396            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6397            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6398        [(set RC:$dst,
6399          (OpVT (OpNode RC:$src1,
6400           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6401 }
6402
6403 let Predicates = [HasAVX] in {
6404   let isCommutable = 0 in
6405   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6406                                                          0>, VEX_4V;
6407   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6408                                   memopv2i64, i128mem, 0>, VEX_4V;
6409   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6410                                   memopv2i64, i128mem, 0>, VEX_4V;
6411   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6412                                   memopv2i64, i128mem, 0>, VEX_4V;
6413   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6414                                   memopv2i64, i128mem, 0>, VEX_4V;
6415   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6416                                   memopv2i64, i128mem, 0>, VEX_4V;
6417   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6418                                   memopv2i64, i128mem, 0>, VEX_4V;
6419   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6420                                   memopv2i64, i128mem, 0>, VEX_4V;
6421   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6422                                   memopv2i64, i128mem, 0>, VEX_4V;
6423   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6424                                                          0>, VEX_4V;
6425 }
6426
6427 let Predicates = [HasAVX2] in {
6428   let isCommutable = 0 in
6429   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6430                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6431   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6432                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6433   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6434                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6435   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6436                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6437   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6438                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6439   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6440                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6441   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6442                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6443   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6444                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6445   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6446                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6447   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6448                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6449 }
6450
6451 let Constraints = "$src1 = $dst" in {
6452   let isCommutable = 0 in
6453   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6454   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6455                                  memopv2i64, i128mem>;
6456   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6457                                  memopv2i64, i128mem>;
6458   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6459                                  memopv2i64, i128mem>;
6460   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6461                                  memopv2i64, i128mem>;
6462   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6463                                  memopv2i64, i128mem>;
6464   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6465                                  memopv2i64, i128mem>;
6466   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6467                                  memopv2i64, i128mem>;
6468   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6469                                  memopv2i64, i128mem>;
6470   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6471 }
6472
6473 let Predicates = [HasAVX] in {
6474   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6475                                 memopv2i64, i128mem, 0>, VEX_4V;
6476   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6477                                  memopv2i64, i128mem, 0>, VEX_4V;
6478 }
6479 let Predicates = [HasAVX2] in {
6480   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6481                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6482   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6483                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6484 }
6485
6486 let Constraints = "$src1 = $dst" in {
6487   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6488                                 memopv2i64, i128mem>;
6489   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6490                                 memopv2i64, i128mem>;
6491 }
6492
6493 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6494 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6495                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6496                  X86MemOperand x86memop, bit Is2Addr = 1> {
6497   let isCommutable = 1 in
6498   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6499         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6500         !if(Is2Addr,
6501             !strconcat(OpcodeStr,
6502                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6503             !strconcat(OpcodeStr,
6504                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6505         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6506         OpSize;
6507   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6508         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6509         !if(Is2Addr,
6510             !strconcat(OpcodeStr,
6511                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6512             !strconcat(OpcodeStr,
6513                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6514         [(set RC:$dst,
6515           (IntId RC:$src1,
6516            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6517         OpSize;
6518 }
6519
6520 let Predicates = [HasAVX] in {
6521   let isCommutable = 0 in {
6522     let ExeDomain = SSEPackedSingle in {
6523     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6524                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6525     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6526                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6527                                     f256mem, 0>, VEX_4V, VEX_L;
6528     }
6529     let ExeDomain = SSEPackedDouble in {
6530     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6531                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6532     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6533                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6534                                      f256mem, 0>, VEX_4V, VEX_L;
6535     }
6536   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6537                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6538   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6539                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6540   }
6541   let ExeDomain = SSEPackedSingle in
6542   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6543                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6544   let ExeDomain = SSEPackedDouble in
6545   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6546                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6547   let ExeDomain = SSEPackedSingle in
6548   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6549                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6550 }
6551
6552 let Predicates = [HasAVX2] in {
6553   let isCommutable = 0 in {
6554   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6555                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6556   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6557                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6558   }
6559 }
6560
6561 let Constraints = "$src1 = $dst" in {
6562   let isCommutable = 0 in {
6563   let ExeDomain = SSEPackedSingle in
6564   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6565                                      VR128, memopv4f32, f128mem>;
6566   let ExeDomain = SSEPackedDouble in
6567   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6568                                      VR128, memopv2f64, f128mem>;
6569   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6570                                      VR128, memopv2i64, i128mem>;
6571   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6572                                      VR128, memopv2i64, i128mem>;
6573   }
6574   let ExeDomain = SSEPackedSingle in
6575   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6576                                   VR128, memopv4f32, f128mem>;
6577   let ExeDomain = SSEPackedDouble in
6578   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6579                                   VR128, memopv2f64, f128mem>;
6580 }
6581
6582 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6583 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6584                                     RegisterClass RC, X86MemOperand x86memop,
6585                                     PatFrag mem_frag, Intrinsic IntId> {
6586   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6587                   (ins RC:$src1, RC:$src2, RC:$src3),
6588                   !strconcat(OpcodeStr,
6589                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6590                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6591                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6592
6593   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6594                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6595                   !strconcat(OpcodeStr,
6596                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6597                   [(set RC:$dst,
6598                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6599                                RC:$src3))],
6600                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6601 }
6602
6603 let Predicates = [HasAVX] in {
6604 let ExeDomain = SSEPackedDouble in {
6605 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6606                                            memopv2f64, int_x86_sse41_blendvpd>;
6607 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6608                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6609 } // ExeDomain = SSEPackedDouble
6610 let ExeDomain = SSEPackedSingle in {
6611 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6612                                            memopv4f32, int_x86_sse41_blendvps>;
6613 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6614                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6615 } // ExeDomain = SSEPackedSingle
6616 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6617                                            memopv2i64, int_x86_sse41_pblendvb>;
6618 }
6619
6620 let Predicates = [HasAVX2] in {
6621 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6622                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6623 }
6624
6625 let Predicates = [HasAVX] in {
6626   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6627                             (v16i8 VR128:$src2))),
6628             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6629   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6630                             (v4i32 VR128:$src2))),
6631             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6632   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6633                             (v4f32 VR128:$src2))),
6634             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6635   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6636                             (v2i64 VR128:$src2))),
6637             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6638   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6639                             (v2f64 VR128:$src2))),
6640             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6641   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6642                             (v8i32 VR256:$src2))),
6643             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6644   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6645                             (v8f32 VR256:$src2))),
6646             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6647   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6648                             (v4i64 VR256:$src2))),
6649             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6650   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6651                             (v4f64 VR256:$src2))),
6652             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6653
6654   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6655                                (imm:$mask))),
6656             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6657   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6658                                (imm:$mask))),
6659             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6660
6661   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6662                                (imm:$mask))),
6663             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6664   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6665                                (imm:$mask))),
6666             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6667   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6668                                (imm:$mask))),
6669             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6670 }
6671
6672 let Predicates = [HasAVX2] in {
6673   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6674                             (v32i8 VR256:$src2))),
6675             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6676   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6677                                (imm:$mask))),
6678             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6679 }
6680
6681 /// SS41I_ternary_int - SSE 4.1 ternary operator
6682 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6683   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6684                                X86MemOperand x86memop, Intrinsic IntId> {
6685     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6686                     (ins VR128:$src1, VR128:$src2),
6687                     !strconcat(OpcodeStr,
6688                      "\t{$src2, $dst|$dst, $src2}"),
6689                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6690                     OpSize;
6691
6692     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6693                     (ins VR128:$src1, x86memop:$src2),
6694                     !strconcat(OpcodeStr,
6695                      "\t{$src2, $dst|$dst, $src2}"),
6696                     [(set VR128:$dst,
6697                       (IntId VR128:$src1,
6698                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6699   }
6700 }
6701
6702 let ExeDomain = SSEPackedDouble in
6703 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6704                                   int_x86_sse41_blendvpd>;
6705 let ExeDomain = SSEPackedSingle in
6706 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6707                                   int_x86_sse41_blendvps>;
6708 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6709                                   int_x86_sse41_pblendvb>;
6710
6711 // Aliases with the implicit xmm0 argument
6712 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6713                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6714 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6715                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6716 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6717                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6718 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6719                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6720 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6721                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6722 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6723                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6724
6725 let Predicates = [UseSSE41] in {
6726   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6727                             (v16i8 VR128:$src2))),
6728             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6729   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6730                             (v4i32 VR128:$src2))),
6731             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6732   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6733                             (v4f32 VR128:$src2))),
6734             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6735   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6736                             (v2i64 VR128:$src2))),
6737             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6738   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6739                             (v2f64 VR128:$src2))),
6740             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6741
6742   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6743                                (imm:$mask))),
6744             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6745   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6746                                (imm:$mask))),
6747             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6748   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6749                                (imm:$mask))),
6750             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6751
6752 }
6753
6754 let Predicates = [HasAVX] in
6755 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6756                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6757                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6758                        OpSize, VEX;
6759 let Predicates = [HasAVX2] in
6760 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6761                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6762                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6763                          OpSize, VEX, VEX_L;
6764 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6765                        "movntdqa\t{$src, $dst|$dst, $src}",
6766                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6767                        OpSize;
6768
6769 //===----------------------------------------------------------------------===//
6770 // SSE4.2 - Compare Instructions
6771 //===----------------------------------------------------------------------===//
6772
6773 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6774 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6775                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6776                           X86MemOperand x86memop, bit Is2Addr = 1> {
6777   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6778        (ins RC:$src1, RC:$src2),
6779        !if(Is2Addr,
6780            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6781            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6782        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6783        OpSize;
6784   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6785        (ins RC:$src1, x86memop:$src2),
6786        !if(Is2Addr,
6787            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6788            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6789        [(set RC:$dst,
6790          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6791 }
6792
6793 let Predicates = [HasAVX] in
6794   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6795                                  memopv2i64, i128mem, 0>, VEX_4V;
6796
6797 let Predicates = [HasAVX2] in
6798   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6799                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6800
6801 let Constraints = "$src1 = $dst" in
6802   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6803                                 memopv2i64, i128mem>;
6804
6805 //===----------------------------------------------------------------------===//
6806 // SSE4.2 - String/text Processing Instructions
6807 //===----------------------------------------------------------------------===//
6808
6809 // Packed Compare Implicit Length Strings, Return Mask
6810 multiclass pseudo_pcmpistrm<string asm> {
6811   def REG : PseudoI<(outs VR128:$dst),
6812                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6813     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6814                                                   imm:$src3))]>;
6815   def MEM : PseudoI<(outs VR128:$dst),
6816                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6817     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
6818                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6819 }
6820
6821 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6822   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6823   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
6824 }
6825
6826 multiclass pcmpistrm_SS42AI<string asm> {
6827   def rr : SS42AI<0x62, MRMSrcReg, (outs),
6828     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6829     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6830     []>, OpSize;
6831   let mayLoad = 1 in
6832   def rm :SS42AI<0x62, MRMSrcMem, (outs),
6833     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6834     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6835     []>, OpSize;
6836 }
6837
6838 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6839   let Predicates = [HasAVX] in
6840   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
6841   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
6842 }
6843
6844 // Packed Compare Explicit Length Strings, Return Mask
6845 multiclass pseudo_pcmpestrm<string asm> {
6846   def REG : PseudoI<(outs VR128:$dst),
6847                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6848     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6849                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6850   def MEM : PseudoI<(outs VR128:$dst),
6851                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6852     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
6853                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
6854 }
6855
6856 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6857   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6858   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
6859 }
6860
6861 multiclass SS42AI_pcmpestrm<string asm> {
6862   def rr : SS42AI<0x60, MRMSrcReg, (outs),
6863     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6864     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6865     []>, OpSize;
6866   let mayLoad = 1 in
6867   def rm : SS42AI<0x60, MRMSrcMem, (outs),
6868     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6869     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6870     []>, OpSize;
6871 }
6872
6873 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6874   let Predicates = [HasAVX] in
6875   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
6876   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
6877 }
6878
6879 // Packed Compare Implicit Length Strings, Return Index
6880 multiclass pseudo_pcmpistri<string asm> {
6881   def REG : PseudoI<(outs GR32:$dst),
6882                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6883     [(set GR32:$dst, EFLAGS,
6884       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
6885   def MEM : PseudoI<(outs GR32:$dst),
6886                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6887     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
6888                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6889 }
6890
6891 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6892   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
6893   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
6894 }
6895
6896 multiclass SS42AI_pcmpistri<string asm> {
6897   def rr : SS42AI<0x63, MRMSrcReg, (outs),
6898     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6899     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6900     []>, OpSize;
6901   let mayLoad = 1 in
6902   def rm : SS42AI<0x63, MRMSrcMem, (outs),
6903     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6904     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6905     []>, OpSize;
6906 }
6907
6908 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
6909   let Predicates = [HasAVX] in
6910   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
6911   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
6912 }
6913
6914 // Packed Compare Explicit Length Strings, Return Index
6915 multiclass pseudo_pcmpestri<string asm> {
6916   def REG : PseudoI<(outs GR32:$dst),
6917                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6918     [(set GR32:$dst, EFLAGS,
6919       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6920   def MEM : PseudoI<(outs GR32:$dst),
6921                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6922     [(set GR32:$dst, EFLAGS,
6923       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
6924        imm:$src5))]>;
6925 }
6926
6927 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6928   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
6929   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
6930 }
6931
6932 multiclass SS42AI_pcmpestri<string asm> {
6933   def rr : SS42AI<0x61, MRMSrcReg, (outs),
6934     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6935     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6936     []>, OpSize;
6937   let mayLoad = 1 in
6938   def rm : SS42AI<0x61, MRMSrcMem, (outs),
6939     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6940     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6941     []>, OpSize;
6942 }
6943
6944 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6945   let Predicates = [HasAVX] in
6946   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
6947   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
6948 }
6949
6950 //===----------------------------------------------------------------------===//
6951 // SSE4.2 - CRC Instructions
6952 //===----------------------------------------------------------------------===//
6953
6954 // No CRC instructions have AVX equivalents
6955
6956 // crc intrinsic instruction
6957 // This set of instructions are only rm, the only difference is the size
6958 // of r and m.
6959 let Constraints = "$src1 = $dst" in {
6960   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6961                       (ins GR32:$src1, i8mem:$src2),
6962                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6963                        [(set GR32:$dst,
6964                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6965                          (load addr:$src2)))]>;
6966   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6967                       (ins GR32:$src1, GR8:$src2),
6968                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6969                        [(set GR32:$dst,
6970                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6971   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6972                       (ins GR32:$src1, i16mem:$src2),
6973                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6974                        [(set GR32:$dst,
6975                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6976                          (load addr:$src2)))]>,
6977                          OpSize;
6978   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6979                       (ins GR32:$src1, GR16:$src2),
6980                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6981                        [(set GR32:$dst,
6982                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6983                          OpSize;
6984   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6985                       (ins GR32:$src1, i32mem:$src2),
6986                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6987                        [(set GR32:$dst,
6988                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6989                          (load addr:$src2)))]>;
6990   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6991                       (ins GR32:$src1, GR32:$src2),
6992                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6993                        [(set GR32:$dst,
6994                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6995   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6996                       (ins GR64:$src1, i8mem:$src2),
6997                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6998                        [(set GR64:$dst,
6999                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7000                          (load addr:$src2)))]>,
7001                          REX_W;
7002   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7003                       (ins GR64:$src1, GR8:$src2),
7004                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7005                        [(set GR64:$dst,
7006                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7007                          REX_W;
7008   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7009                       (ins GR64:$src1, i64mem:$src2),
7010                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7011                        [(set GR64:$dst,
7012                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7013                          (load addr:$src2)))]>,
7014                          REX_W;
7015   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7016                       (ins GR64:$src1, GR64:$src2),
7017                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7018                        [(set GR64:$dst,
7019                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7020                          REX_W;
7021 }
7022
7023 //===----------------------------------------------------------------------===//
7024 // AES-NI Instructions
7025 //===----------------------------------------------------------------------===//
7026
7027 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7028                               Intrinsic IntId128, bit Is2Addr = 1> {
7029   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7030        (ins VR128:$src1, VR128:$src2),
7031        !if(Is2Addr,
7032            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7033            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7034        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7035        OpSize;
7036   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7037        (ins VR128:$src1, i128mem:$src2),
7038        !if(Is2Addr,
7039            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7040            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7041        [(set VR128:$dst,
7042          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7043 }
7044
7045 // Perform One Round of an AES Encryption/Decryption Flow
7046 let Predicates = [HasAVX, HasAES] in {
7047   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7048                          int_x86_aesni_aesenc, 0>, VEX_4V;
7049   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7050                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7051   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7052                          int_x86_aesni_aesdec, 0>, VEX_4V;
7053   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7054                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7055 }
7056
7057 let Constraints = "$src1 = $dst" in {
7058   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7059                          int_x86_aesni_aesenc>;
7060   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7061                          int_x86_aesni_aesenclast>;
7062   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7063                          int_x86_aesni_aesdec>;
7064   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7065                          int_x86_aesni_aesdeclast>;
7066 }
7067
7068 // Perform the AES InvMixColumn Transformation
7069 let Predicates = [HasAVX, HasAES] in {
7070   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7071       (ins VR128:$src1),
7072       "vaesimc\t{$src1, $dst|$dst, $src1}",
7073       [(set VR128:$dst,
7074         (int_x86_aesni_aesimc VR128:$src1))]>,
7075       OpSize, VEX;
7076   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7077       (ins i128mem:$src1),
7078       "vaesimc\t{$src1, $dst|$dst, $src1}",
7079       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7080       OpSize, VEX;
7081 }
7082 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7083   (ins VR128:$src1),
7084   "aesimc\t{$src1, $dst|$dst, $src1}",
7085   [(set VR128:$dst,
7086     (int_x86_aesni_aesimc VR128:$src1))]>,
7087   OpSize;
7088 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7089   (ins i128mem:$src1),
7090   "aesimc\t{$src1, $dst|$dst, $src1}",
7091   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7092   OpSize;
7093
7094 // AES Round Key Generation Assist
7095 let Predicates = [HasAVX, HasAES] in {
7096   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7097       (ins VR128:$src1, i8imm:$src2),
7098       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7099       [(set VR128:$dst,
7100         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7101       OpSize, VEX;
7102   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7103       (ins i128mem:$src1, i8imm:$src2),
7104       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7105       [(set VR128:$dst,
7106         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7107       OpSize, VEX;
7108 }
7109 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7110   (ins VR128:$src1, i8imm:$src2),
7111   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7112   [(set VR128:$dst,
7113     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7114   OpSize;
7115 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7116   (ins i128mem:$src1, i8imm:$src2),
7117   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7118   [(set VR128:$dst,
7119     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7120   OpSize;
7121
7122 //===----------------------------------------------------------------------===//
7123 // PCLMUL Instructions
7124 //===----------------------------------------------------------------------===//
7125
7126 // AVX carry-less Multiplication instructions
7127 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7128            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7129            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7130            [(set VR128:$dst,
7131              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7132
7133 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7134            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7135            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7136            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7137                               (memopv2i64 addr:$src2), imm:$src3))]>;
7138
7139 // Carry-less Multiplication instructions
7140 let Constraints = "$src1 = $dst" in {
7141 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7142            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7143            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7144            [(set VR128:$dst,
7145              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7146
7147 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7148            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7149            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7150            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7151                               (memopv2i64 addr:$src2), imm:$src3))]>;
7152 } // Constraints = "$src1 = $dst"
7153
7154
7155 multiclass pclmul_alias<string asm, int immop> {
7156   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7157                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7158
7159   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7160                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7161
7162   def : InstAlias<!strconcat("vpclmul", asm,
7163                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7164                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7165
7166   def : InstAlias<!strconcat("vpclmul", asm,
7167                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7168                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7169 }
7170 defm : pclmul_alias<"hqhq", 0x11>;
7171 defm : pclmul_alias<"hqlq", 0x01>;
7172 defm : pclmul_alias<"lqhq", 0x10>;
7173 defm : pclmul_alias<"lqlq", 0x00>;
7174
7175 //===----------------------------------------------------------------------===//
7176 // SSE4A Instructions
7177 //===----------------------------------------------------------------------===//
7178
7179 let Predicates = [HasSSE4A] in {
7180
7181 let Constraints = "$src = $dst" in {
7182 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7183                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7184                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7185                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7186                                     imm:$idx))]>, TB, OpSize;
7187 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7188               (ins VR128:$src, VR128:$mask),
7189               "extrq\t{$mask, $src|$src, $mask}",
7190               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7191                                  VR128:$mask))]>, TB, OpSize;
7192
7193 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7194                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7195                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7196                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7197                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7198 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7199                  (ins VR128:$src, VR128:$mask),
7200                  "insertq\t{$mask, $src|$src, $mask}",
7201                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7202                                     VR128:$mask))]>, XD;
7203 }
7204
7205 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7206                 "movntss\t{$src, $dst|$dst, $src}",
7207                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7208
7209 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7210                 "movntsd\t{$src, $dst|$dst, $src}",
7211                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7212 }
7213
7214 //===----------------------------------------------------------------------===//
7215 // AVX Instructions
7216 //===----------------------------------------------------------------------===//
7217
7218 //===----------------------------------------------------------------------===//
7219 // VBROADCAST - Load from memory and broadcast to all elements of the
7220 //              destination operand
7221 //
7222 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7223                     X86MemOperand x86memop, Intrinsic Int> :
7224   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7225         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7226         [(set RC:$dst, (Int addr:$src))]>, VEX;
7227
7228 // AVX2 adds register forms
7229 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7230                          Intrinsic Int> :
7231   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7232          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7233          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7234
7235 let ExeDomain = SSEPackedSingle in {
7236   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7237                                       int_x86_avx_vbroadcast_ss>;
7238   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7239                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7240 }
7241 let ExeDomain = SSEPackedDouble in
7242 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7243                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7244 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7245                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7246
7247 let ExeDomain = SSEPackedSingle in {
7248   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7249                                            int_x86_avx2_vbroadcast_ss_ps>;
7250   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7251                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7252 }
7253 let ExeDomain = SSEPackedDouble in
7254 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7255                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7256
7257 let Predicates = [HasAVX2] in
7258 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7259                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7260
7261 let Predicates = [HasAVX] in
7262 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7263           (VBROADCASTF128 addr:$src)>;
7264
7265
7266 //===----------------------------------------------------------------------===//
7267 // VINSERTF128 - Insert packed floating-point values
7268 //
7269 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7270 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7271           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7272           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7273           []>, VEX_4V, VEX_L;
7274 let mayLoad = 1 in
7275 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7276           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7277           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7278           []>, VEX_4V, VEX_L;
7279 }
7280
7281 let Predicates = [HasAVX] in {
7282 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7283                                    (iPTR imm)),
7284           (VINSERTF128rr VR256:$src1, VR128:$src2,
7285                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7286 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7287                                    (iPTR imm)),
7288           (VINSERTF128rr VR256:$src1, VR128:$src2,
7289                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7290
7291 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7292                                    (iPTR imm)),
7293           (VINSERTF128rm VR256:$src1, addr:$src2,
7294                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7295 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7296                                    (iPTR imm)),
7297           (VINSERTF128rm VR256:$src1, addr:$src2,
7298                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7299 }
7300
7301 let Predicates = [HasAVX1Only] in {
7302 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7303                                    (iPTR imm)),
7304           (VINSERTF128rr VR256:$src1, VR128:$src2,
7305                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7306 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7307                                    (iPTR imm)),
7308           (VINSERTF128rr VR256:$src1, VR128:$src2,
7309                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7310 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7311                                    (iPTR imm)),
7312           (VINSERTF128rr VR256:$src1, VR128:$src2,
7313                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7314 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7315                                    (iPTR imm)),
7316           (VINSERTF128rr VR256:$src1, VR128:$src2,
7317                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7318
7319 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7320                                    (iPTR imm)),
7321           (VINSERTF128rm VR256:$src1, addr:$src2,
7322                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7323 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7324                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7325                                    (iPTR imm)),
7326           (VINSERTF128rm VR256:$src1, addr:$src2,
7327                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7328 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7329                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7330                                    (iPTR imm)),
7331           (VINSERTF128rm VR256:$src1, addr:$src2,
7332                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7333 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7334                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7335                                    (iPTR imm)),
7336           (VINSERTF128rm VR256:$src1, addr:$src2,
7337                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7338 }
7339
7340 //===----------------------------------------------------------------------===//
7341 // VEXTRACTF128 - Extract packed floating-point values
7342 //
7343 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7344 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7345           (ins VR256:$src1, i8imm:$src2),
7346           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7347           []>, VEX, VEX_L;
7348 let mayStore = 1 in
7349 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7350           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7351           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7352           []>, VEX, VEX_L;
7353 }
7354
7355 // AVX1 patterns
7356 let Predicates = [HasAVX] in {
7357 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7358           (v4f32 (VEXTRACTF128rr
7359                     (v8f32 VR256:$src1),
7360                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7361 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7362           (v2f64 (VEXTRACTF128rr
7363                     (v4f64 VR256:$src1),
7364                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7365
7366 def : Pat<(alignedstore (v4f32 (vextractf128_extract:$ext (v8f32 VR256:$src1),
7367                                 (iPTR imm))), addr:$dst),
7368           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7369            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7370 def : Pat<(alignedstore (v2f64 (vextractf128_extract:$ext (v4f64 VR256:$src1),
7371                                 (iPTR imm))), addr:$dst),
7372           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7373            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7374 }
7375
7376 let Predicates = [HasAVX1Only] in {
7377 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7378           (v2i64 (VEXTRACTF128rr
7379                   (v4i64 VR256:$src1),
7380                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7381 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7382           (v4i32 (VEXTRACTF128rr
7383                   (v8i32 VR256:$src1),
7384                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7385 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7386           (v8i16 (VEXTRACTF128rr
7387                   (v16i16 VR256:$src1),
7388                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7389 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7390           (v16i8 (VEXTRACTF128rr
7391                   (v32i8 VR256:$src1),
7392                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7393
7394 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7395                                 (iPTR imm))), addr:$dst),
7396           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7397            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7398 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7399                                 (iPTR imm))), addr:$dst),
7400           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7401            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7402 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7403                                 (iPTR imm))), addr:$dst),
7404           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7405            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7406 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7407                                 (iPTR imm))), addr:$dst),
7408           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7409            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7410 }
7411
7412 //===----------------------------------------------------------------------===//
7413 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7414 //
7415 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7416                           Intrinsic IntLd, Intrinsic IntLd256,
7417                           Intrinsic IntSt, Intrinsic IntSt256> {
7418   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7419              (ins VR128:$src1, f128mem:$src2),
7420              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7421              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7422              VEX_4V;
7423   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7424              (ins VR256:$src1, f256mem:$src2),
7425              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7426              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7427              VEX_4V, VEX_L;
7428   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7429              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7430              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7431              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7432   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7433              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7434              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7435              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7436 }
7437
7438 let ExeDomain = SSEPackedSingle in
7439 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7440                                  int_x86_avx_maskload_ps,
7441                                  int_x86_avx_maskload_ps_256,
7442                                  int_x86_avx_maskstore_ps,
7443                                  int_x86_avx_maskstore_ps_256>;
7444 let ExeDomain = SSEPackedDouble in
7445 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7446                                  int_x86_avx_maskload_pd,
7447                                  int_x86_avx_maskload_pd_256,
7448                                  int_x86_avx_maskstore_pd,
7449                                  int_x86_avx_maskstore_pd_256>;
7450
7451 //===----------------------------------------------------------------------===//
7452 // VPERMIL - Permute Single and Double Floating-Point Values
7453 //
7454 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7455                       RegisterClass RC, X86MemOperand x86memop_f,
7456                       X86MemOperand x86memop_i, PatFrag i_frag,
7457                       Intrinsic IntVar, ValueType vt> {
7458   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7459              (ins RC:$src1, RC:$src2),
7460              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7461              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7462   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7463              (ins RC:$src1, x86memop_i:$src2),
7464              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7465              [(set RC:$dst, (IntVar RC:$src1,
7466                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7467
7468   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7469              (ins RC:$src1, i8imm:$src2),
7470              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7471              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7472   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7473              (ins x86memop_f:$src1, i8imm:$src2),
7474              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7475              [(set RC:$dst,
7476                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7477 }
7478
7479 let ExeDomain = SSEPackedSingle in {
7480   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7481                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7482   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7483                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7484 }
7485 let ExeDomain = SSEPackedDouble in {
7486   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7487                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7488   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7489                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7490 }
7491
7492 let Predicates = [HasAVX] in {
7493 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7494           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7495 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7496           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7497 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7498                                (i8 imm:$imm))),
7499           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7500 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7501           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7502
7503 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7504           (VPERMILPDri VR128:$src1, imm:$imm)>;
7505 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7506           (VPERMILPDmi addr:$src1, imm:$imm)>;
7507 }
7508
7509 //===----------------------------------------------------------------------===//
7510 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7511 //
7512 let ExeDomain = SSEPackedSingle in {
7513 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7514           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7515           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7516           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7517                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7518 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7519           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7520           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7521           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7522                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7523 }
7524
7525 let Predicates = [HasAVX] in {
7526 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7527           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7528 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7529                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7530           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7531 }
7532
7533 let Predicates = [HasAVX1Only] in {
7534 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7535           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7536 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7537           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7538 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7539           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7540 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7541           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7542
7543 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7544                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7545           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7546 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7547                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7548           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7549 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7550                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7551           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7552 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7553                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7554           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7555 }
7556
7557 //===----------------------------------------------------------------------===//
7558 // VZERO - Zero YMM registers
7559 //
7560 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7561             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7562   // Zero All YMM registers
7563   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7564                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7565
7566   // Zero Upper bits of YMM registers
7567   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7568                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7569 }
7570
7571 //===----------------------------------------------------------------------===//
7572 // Half precision conversion instructions
7573 //===----------------------------------------------------------------------===//
7574 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7575   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7576              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7577              [(set RC:$dst, (Int VR128:$src))]>,
7578              T8, OpSize, VEX;
7579   let neverHasSideEffects = 1, mayLoad = 1 in
7580   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7581              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7582 }
7583
7584 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7585   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7586                (ins RC:$src1, i32i8imm:$src2),
7587                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7588                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7589                TA, OpSize, VEX;
7590   let neverHasSideEffects = 1, mayStore = 1 in
7591   def mr : Ii8<0x1D, MRMDestMem, (outs),
7592                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7593                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7594                TA, OpSize, VEX;
7595 }
7596
7597 let Predicates = [HasAVX, HasF16C] in {
7598   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7599   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7600   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7601   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7602 }
7603
7604 //===----------------------------------------------------------------------===//
7605 // AVX2 Instructions
7606 //===----------------------------------------------------------------------===//
7607
7608 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7609 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7610                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7611                  X86MemOperand x86memop> {
7612   let isCommutable = 1 in
7613   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7614         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7615         !strconcat(OpcodeStr,
7616             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7617         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7618         VEX_4V;
7619   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7620         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7621         !strconcat(OpcodeStr,
7622             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7623         [(set RC:$dst,
7624           (IntId RC:$src1,
7625            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7626         VEX_4V;
7627 }
7628
7629 let isCommutable = 0 in {
7630 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7631                                    VR128, memopv2i64, i128mem>;
7632 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7633                                     VR256, memopv4i64, i256mem>, VEX_L;
7634 }
7635
7636 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7637                   imm:$mask)),
7638           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7639 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7640                   imm:$mask)),
7641           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7642
7643 //===----------------------------------------------------------------------===//
7644 // VPBROADCAST - Load from memory and broadcast to all elements of the
7645 //               destination operand
7646 //
7647 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7648                           X86MemOperand x86memop, PatFrag ld_frag,
7649                           Intrinsic Int128, Intrinsic Int256> {
7650   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7651                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7652                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7653   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7654                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7655                   [(set VR128:$dst,
7656                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7657   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7658                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7659                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7660   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7661                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7662                    [(set VR256:$dst,
7663                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7664                    VEX, VEX_L;
7665 }
7666
7667 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7668                                     int_x86_avx2_pbroadcastb_128,
7669                                     int_x86_avx2_pbroadcastb_256>;
7670 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7671                                     int_x86_avx2_pbroadcastw_128,
7672                                     int_x86_avx2_pbroadcastw_256>;
7673 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7674                                     int_x86_avx2_pbroadcastd_128,
7675                                     int_x86_avx2_pbroadcastd_256>;
7676 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7677                                     int_x86_avx2_pbroadcastq_128,
7678                                     int_x86_avx2_pbroadcastq_256>;
7679
7680 let Predicates = [HasAVX2] in {
7681   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7682           (VPBROADCASTBrm addr:$src)>;
7683   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7684           (VPBROADCASTBYrm addr:$src)>;
7685   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7686           (VPBROADCASTWrm addr:$src)>;
7687   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7688           (VPBROADCASTWYrm addr:$src)>;
7689   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7690           (VPBROADCASTDrm addr:$src)>;
7691   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7692           (VPBROADCASTDYrm addr:$src)>;
7693   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7694           (VPBROADCASTQrm addr:$src)>;
7695   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7696           (VPBROADCASTQYrm addr:$src)>;
7697
7698   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7699           (VPBROADCASTBrr VR128:$src)>;
7700   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7701           (VPBROADCASTBYrr VR128:$src)>;
7702   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7703           (VPBROADCASTWrr VR128:$src)>;
7704   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7705           (VPBROADCASTWYrr VR128:$src)>;
7706   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7707           (VPBROADCASTDrr VR128:$src)>;
7708   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7709           (VPBROADCASTDYrr VR128:$src)>;
7710   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7711           (VPBROADCASTQrr VR128:$src)>;
7712   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7713           (VPBROADCASTQYrr VR128:$src)>;
7714   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7715           (VBROADCASTSSrr VR128:$src)>;
7716   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7717           (VBROADCASTSSYrr VR128:$src)>;
7718   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7719           (VPBROADCASTQrr VR128:$src)>;
7720   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7721           (VBROADCASTSDYrr VR128:$src)>;
7722
7723   // Provide fallback in case the load node that is used in the patterns above
7724   // is used by additional users, which prevents the pattern selection.
7725   let AddedComplexity = 20 in {
7726     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7727               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7728     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7729               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7730     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7731               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7732
7733     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7734               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7735     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7736               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7737     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7738               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7739   }
7740 }
7741
7742 // AVX1 broadcast patterns
7743 let Predicates = [HasAVX1Only] in {
7744 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7745           (VBROADCASTSSYrm addr:$src)>;
7746 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7747           (VBROADCASTSDYrm addr:$src)>;
7748 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7749           (VBROADCASTSSrm addr:$src)>;
7750 }
7751
7752 let Predicates = [HasAVX] in {
7753 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7754           (VBROADCASTSSYrm addr:$src)>;
7755 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7756           (VBROADCASTSDYrm addr:$src)>;
7757 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7758           (VBROADCASTSSrm addr:$src)>;
7759
7760   // Provide fallback in case the load node that is used in the patterns above
7761   // is used by additional users, which prevents the pattern selection.
7762   let AddedComplexity = 20 in {
7763   // 128bit broadcasts:
7764   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7765             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7766   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7767             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7768               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7769               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7770   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7771             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7772               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7773               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7774
7775   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7776             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7777   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7778             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7779               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7780               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7781   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7782             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7783               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7784               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7785   }
7786 }
7787
7788 //===----------------------------------------------------------------------===//
7789 // VPERM - Permute instructions
7790 //
7791
7792 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7793                      ValueType OpVT> {
7794   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7795                    (ins VR256:$src1, VR256:$src2),
7796                    !strconcat(OpcodeStr,
7797                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7798                    [(set VR256:$dst,
7799                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
7800                    VEX_4V, VEX_L;
7801   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7802                    (ins VR256:$src1, i256mem:$src2),
7803                    !strconcat(OpcodeStr,
7804                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7805                    [(set VR256:$dst,
7806                      (OpVT (X86VPermv VR256:$src1,
7807                             (bitconvert (mem_frag addr:$src2)))))]>,
7808                    VEX_4V, VEX_L;
7809 }
7810
7811 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7812 let ExeDomain = SSEPackedSingle in
7813 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7814
7815 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7816                          ValueType OpVT> {
7817   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7818                      (ins VR256:$src1, i8imm:$src2),
7819                      !strconcat(OpcodeStr,
7820                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7821                      [(set VR256:$dst,
7822                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
7823                      VEX, VEX_L;
7824   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7825                      (ins i256mem:$src1, i8imm:$src2),
7826                      !strconcat(OpcodeStr,
7827                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7828                      [(set VR256:$dst,
7829                        (OpVT (X86VPermi (mem_frag addr:$src1),
7830                               (i8 imm:$src2))))]>, VEX, VEX_L;
7831 }
7832
7833 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7834 let ExeDomain = SSEPackedDouble in
7835 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7836
7837 //===----------------------------------------------------------------------===//
7838 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7839 //
7840 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7841           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7842           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7843           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7844                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7845 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7846           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7847           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7848           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7849                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7850
7851 let Predicates = [HasAVX2] in {
7852 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7853           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7854 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7855           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7856 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7857           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7858
7859 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7860                   (i8 imm:$imm))),
7861           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7862 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7863                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7864           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7865 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7866                   (i8 imm:$imm))),
7867           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7868 }
7869
7870
7871 //===----------------------------------------------------------------------===//
7872 // VINSERTI128 - Insert packed integer values
7873 //
7874 let neverHasSideEffects = 1 in {
7875 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7876           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7877           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7878           []>, VEX_4V, VEX_L;
7879 let mayLoad = 1 in
7880 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7881           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7882           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7883           []>, VEX_4V, VEX_L;
7884 }
7885
7886 let Predicates = [HasAVX2] in {
7887 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7888                                    (iPTR imm)),
7889           (VINSERTI128rr VR256:$src1, VR128:$src2,
7890                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7891 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7892                                    (iPTR imm)),
7893           (VINSERTI128rr VR256:$src1, VR128:$src2,
7894                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7895 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7896                                    (iPTR imm)),
7897           (VINSERTI128rr VR256:$src1, VR128:$src2,
7898                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7899 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7900                                    (iPTR imm)),
7901           (VINSERTI128rr VR256:$src1, VR128:$src2,
7902                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7903
7904 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7905                                    (iPTR imm)),
7906           (VINSERTI128rm VR256:$src1, addr:$src2,
7907                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7908 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7909                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7910                                    (iPTR imm)),
7911           (VINSERTI128rm VR256:$src1, addr:$src2,
7912                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7913 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7914                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7915                                    (iPTR imm)),
7916           (VINSERTI128rm VR256:$src1, addr:$src2,
7917                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7918 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7919                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7920                                    (iPTR imm)),
7921           (VINSERTI128rm VR256:$src1, addr:$src2,
7922                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7923 }
7924
7925 //===----------------------------------------------------------------------===//
7926 // VEXTRACTI128 - Extract packed integer values
7927 //
7928 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7929           (ins VR256:$src1, i8imm:$src2),
7930           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7931           [(set VR128:$dst,
7932             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7933           VEX, VEX_L;
7934 let neverHasSideEffects = 1, mayStore = 1 in
7935 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7936           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7937           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7938           VEX, VEX_L;
7939
7940 let Predicates = [HasAVX2] in {
7941 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7942           (v2i64 (VEXTRACTI128rr
7943                     (v4i64 VR256:$src1),
7944                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7945 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7946           (v4i32 (VEXTRACTI128rr
7947                     (v8i32 VR256:$src1),
7948                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7949 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7950           (v8i16 (VEXTRACTI128rr
7951                     (v16i16 VR256:$src1),
7952                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7953 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7954           (v16i8 (VEXTRACTI128rr
7955                     (v32i8 VR256:$src1),
7956                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7957
7958 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7959                                 (iPTR imm))), addr:$dst),
7960           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7961            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7962 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7963                                 (iPTR imm))), addr:$dst),
7964           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7965            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7966 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7967                                 (iPTR imm))), addr:$dst),
7968           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7969            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7970 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7971                                 (iPTR imm))), addr:$dst),
7972           (VEXTRACTI128mr addr:$dst, VR256:$src1,
7973            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7974 }
7975
7976 //===----------------------------------------------------------------------===//
7977 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7978 //
7979 multiclass avx2_pmovmask<string OpcodeStr,
7980                          Intrinsic IntLd128, Intrinsic IntLd256,
7981                          Intrinsic IntSt128, Intrinsic IntSt256> {
7982   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7983              (ins VR128:$src1, i128mem:$src2),
7984              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7985              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7986   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7987              (ins VR256:$src1, i256mem:$src2),
7988              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7989              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7990              VEX_4V, VEX_L;
7991   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7992              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7993              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7994              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7995   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7996              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7997              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7998              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7999 }
8000
8001 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8002                                 int_x86_avx2_maskload_d,
8003                                 int_x86_avx2_maskload_d_256,
8004                                 int_x86_avx2_maskstore_d,
8005                                 int_x86_avx2_maskstore_d_256>;
8006 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8007                                 int_x86_avx2_maskload_q,
8008                                 int_x86_avx2_maskload_q_256,
8009                                 int_x86_avx2_maskstore_q,
8010                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8011
8012
8013 //===----------------------------------------------------------------------===//
8014 // Variable Bit Shifts
8015 //
8016 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8017                           ValueType vt128, ValueType vt256> {
8018   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8019              (ins VR128:$src1, VR128:$src2),
8020              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8021              [(set VR128:$dst,
8022                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8023              VEX_4V;
8024   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8025              (ins VR128:$src1, i128mem:$src2),
8026              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8027              [(set VR128:$dst,
8028                (vt128 (OpNode VR128:$src1,
8029                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8030              VEX_4V;
8031   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8032              (ins VR256:$src1, VR256:$src2),
8033              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8034              [(set VR256:$dst,
8035                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8036              VEX_4V, VEX_L;
8037   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8038              (ins VR256:$src1, i256mem:$src2),
8039              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8040              [(set VR256:$dst,
8041                (vt256 (OpNode VR256:$src1,
8042                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8043              VEX_4V, VEX_L;
8044 }
8045
8046 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8047 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8048 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8049 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8050 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8051
8052 //===----------------------------------------------------------------------===//
8053 // VGATHER - GATHER Operations
8054 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8055                        X86MemOperand memop128, X86MemOperand memop256> {
8056   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8057             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8058             !strconcat(OpcodeStr,
8059               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8060             []>, VEX_4VOp3;
8061   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8062             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8063             !strconcat(OpcodeStr,
8064               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8065             []>, VEX_4VOp3, VEX_L;
8066 }
8067
8068 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8069   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8070   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8071   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8072   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8073   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8074   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8075   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8076   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8077 }