lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23
  24 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  25 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  26 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  27                         [SDNPCommutative, SDNPAssociative]>;
  28 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  33 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  34 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  35 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  36 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  37 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  38                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  39 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  41 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  42                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  43                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  44 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  45                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  46                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  47 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  48                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  49                                       SDTCisVT<2, f32>, SDTCisPtrTy<3>]>>;
  50
  51 //===----------------------------------------------------------------------===//
  52 // SSE Complex Patterns
  53 //===----------------------------------------------------------------------===//
  54
  55 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  56 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  57 // forms.
  58 def sse_load_f32 : ComplexPattern<v4f32, 4, "SelectScalarSSELoad", [],
  59                                   [SDNPHasChain, SDNPMayLoad]>;
  60 def sse_load_f64 : ComplexPattern<v2f64, 4, "SelectScalarSSELoad", [],
  61                                   [SDNPHasChain, SDNPMayLoad]>;
  62
  63 def ssmem : Operand<v4f32> {
  64   let PrintMethod = "printf32mem";
  65   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  66 }
  67 def sdmem : Operand<v2f64> {
  68   let PrintMethod = "printf64mem";
  69   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc, i32imm);
  70 }
  71
  72 //===----------------------------------------------------------------------===//
  73 // SSE pattern fragments
  74 //===----------------------------------------------------------------------===//
  75
  76 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
  77 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
  78 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
  79 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
  80
  81 // Like 'store', but always requires vector alignment.
  82 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
  83                            (st node:$val, node:$ptr), [{
  84   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
  85     return !ST->isTruncatingStore() &&
  86            ST->getAddressingMode() == ISD::UNINDEXED &&
  87            ST->getAlignment() >= 16;
  88   return false;
  89 }]>;
  90
  91 // Like 'load', but always requires vector alignment.
  92 def alignedload : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
  93   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
  94     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
  95            LD->getAddressingMode() == ISD::UNINDEXED &&
  96            LD->getAlignment() >= 16;
  97   return false;
  98 }]>;
  99
 100 def alignedloadfsf32 : PatFrag<(ops node:$ptr), (f32   (alignedload node:$ptr))>;
 101 def alignedloadfsf64 : PatFrag<(ops node:$ptr), (f64   (alignedload node:$ptr))>;
 102 def alignedloadv4f32 : PatFrag<(ops node:$ptr), (v4f32 (alignedload node:$ptr))>;
 103 def alignedloadv2f64 : PatFrag<(ops node:$ptr), (v2f64 (alignedload node:$ptr))>;
 104 def alignedloadv4i32 : PatFrag<(ops node:$ptr), (v4i32 (alignedload node:$ptr))>;
 105 def alignedloadv2i64 : PatFrag<(ops node:$ptr), (v2i64 (alignedload node:$ptr))>;
 106
 107 // Like 'load', but uses special alignment checks suitable for use in
 108 // memory operands in most SSE instructions, which are required to
 109 // be naturally aligned on some targets but not on others.
 110 // FIXME: Actually implement support for targets that don't require the
 111 //        alignment. This probably wants a subtarget predicate.
 112 def memop : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 113   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 114     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 115            LD->getAddressingMode() == ISD::UNINDEXED &&
 116            LD->getAlignment() >= 16;
 117   return false;
 118 }]>;
 119
 120 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 121 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 122 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 123 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 124 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 125 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 126 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 127
 128 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 129 // 16-byte boundary.
 130 // FIXME: 8 byte alignment for mmx reads is not required
 131 def memop64 : PatFrag<(ops node:$ptr), (ld node:$ptr), [{
 132   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N))
 133     return LD->getExtensionType() == ISD::NON_EXTLOAD &&
 134            LD->getAddressingMode() == ISD::UNINDEXED &&
 135            LD->getAlignment() >= 8;
 136   return false;
 137 }]>;
 138
 139 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 140 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 141 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 142 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 143
 144 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 145 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 146 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 147 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 148 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 149 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 150
 151 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 152   return N->isExactlyValue(+0.0);
 153 }]>;
 154
 155 def PSxLDQ_imm  : SDNodeXForm<imm, [{
 156   // Transformation function: imm >> 3
 157   return getI32Imm(N->getValue() >> 3);
 158 }]>;
 159
 160 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 161 // SHUFP* etc. imm.
 162 def SHUFFLE_get_shuf_imm : SDNodeXForm<build_vector, [{
 163   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 164 }]>;
 165
 166 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 167 // PSHUFHW imm.
 168 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<build_vector, [{
 169   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 170 }]>;
 171
 172 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 173 // PSHUFLW imm.
 174 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<build_vector, [{
 175   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 176 }]>;
 177
 178 def SSE_splat_mask : PatLeaf<(build_vector), [{
 179   return X86::isSplatMask(N);
 180 }], SHUFFLE_get_shuf_imm>;
 181
 182 def SSE_splat_lo_mask : PatLeaf<(build_vector), [{
 183   return X86::isSplatLoMask(N);
 184 }]>;
 185
 186 def MOVHLPS_shuffle_mask : PatLeaf<(build_vector), [{
 187   return X86::isMOVHLPSMask(N);
 188 }]>;
 189
 190 def MOVHLPS_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 191   return X86::isMOVHLPS_v_undef_Mask(N);
 192 }]>;
 193
 194 def MOVHP_shuffle_mask : PatLeaf<(build_vector), [{
 195   return X86::isMOVHPMask(N);
 196 }]>;
 197
 198 def MOVLP_shuffle_mask : PatLeaf<(build_vector), [{
 199   return X86::isMOVLPMask(N);
 200 }]>;
 201
 202 def MOVL_shuffle_mask : PatLeaf<(build_vector), [{
 203   return X86::isMOVLMask(N);
 204 }]>;
 205
 206 def MOVSHDUP_shuffle_mask : PatLeaf<(build_vector), [{
 207   return X86::isMOVSHDUPMask(N);
 208 }]>;
 209
 210 def MOVSLDUP_shuffle_mask : PatLeaf<(build_vector), [{
 211   return X86::isMOVSLDUPMask(N);
 212 }]>;
 213
 214 def UNPCKL_shuffle_mask : PatLeaf<(build_vector), [{
 215   return X86::isUNPCKLMask(N);
 216 }]>;
 217
 218 def UNPCKH_shuffle_mask : PatLeaf<(build_vector), [{
 219   return X86::isUNPCKHMask(N);
 220 }]>;
 221
 222 def UNPCKL_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 223   return X86::isUNPCKL_v_undef_Mask(N);
 224 }]>;
 225
 226 def UNPCKH_v_undef_shuffle_mask : PatLeaf<(build_vector), [{
 227   return X86::isUNPCKH_v_undef_Mask(N);
 228 }]>;
 229
 230 def PSHUFD_shuffle_mask : PatLeaf<(build_vector), [{
 231   return X86::isPSHUFDMask(N);
 232 }], SHUFFLE_get_shuf_imm>;
 233
 234 def PSHUFHW_shuffle_mask : PatLeaf<(build_vector), [{
 235   return X86::isPSHUFHWMask(N);
 236 }], SHUFFLE_get_pshufhw_imm>;
 237
 238 def PSHUFLW_shuffle_mask : PatLeaf<(build_vector), [{
 239   return X86::isPSHUFLWMask(N);
 240 }], SHUFFLE_get_pshuflw_imm>;
 241
 242 def SHUFP_unary_shuffle_mask : PatLeaf<(build_vector), [{
 243   return X86::isPSHUFDMask(N);
 244 }], SHUFFLE_get_shuf_imm>;
 245
 246 def SHUFP_shuffle_mask : PatLeaf<(build_vector), [{
 247   return X86::isSHUFPMask(N);
 248 }], SHUFFLE_get_shuf_imm>;
 249
 250 def PSHUFD_binary_shuffle_mask : PatLeaf<(build_vector), [{
 251   return X86::isSHUFPMask(N);
 252 }], SHUFFLE_get_shuf_imm>;
 253
 254 //===----------------------------------------------------------------------===//
 255 // SSE scalar FP Instructions
 256 //===----------------------------------------------------------------------===//
 257
 258 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded by the
 259 // scheduler into a branch sequence.
 260 // These are expanded by the scheduler.
 261 let Uses = [EFLAGS], usesCustomDAGSchedInserter = 1 in {
 262   def CMOV_FR32 : I<0, Pseudo,
 263                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 264                     "#CMOV_FR32 PSEUDO!",
 265                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 266                                                   EFLAGS))]>;
 267   def CMOV_FR64 : I<0, Pseudo,
 268                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 269                     "#CMOV_FR64 PSEUDO!",
 270                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 271                                                   EFLAGS))]>;
 272   def CMOV_V4F32 : I<0, Pseudo,
 273                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 274                     "#CMOV_V4F32 PSEUDO!",
 275                     [(set VR128:$dst,
 276                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 277                                           EFLAGS)))]>;
 278   def CMOV_V2F64 : I<0, Pseudo,
 279                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 280                     "#CMOV_V2F64 PSEUDO!",
 281                     [(set VR128:$dst,
 282                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 283                                           EFLAGS)))]>;
 284   def CMOV_V2I64 : I<0, Pseudo,
 285                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 286                     "#CMOV_V2I64 PSEUDO!",
 287                     [(set VR128:$dst,
 288                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 289                                           EFLAGS)))]>;
 290 }
 291
 292 //===----------------------------------------------------------------------===//
 293 // SSE1 Instructions
 294 //===----------------------------------------------------------------------===//
 295
 296 // Move Instructions
 297 let neverHasSideEffects = 1 in
 298 def MOVSSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 299                   "movss\t{$src, $dst|$dst, $src}", []>;
 300 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 301 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 302                   "movss\t{$src, $dst|$dst, $src}",
 303                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 304 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 305                   "movss\t{$src, $dst|$dst, $src}",
 306                   [(store FR32:$src, addr:$dst)]>;
 307
 308 // Conversion instructions
 309 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 310                       "cvttss2si\t{$src, $dst|$dst, $src}",
 311                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 312 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 313                       "cvttss2si\t{$src, $dst|$dst, $src}",
 314                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 315 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 316                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 317                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 318 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 319                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 320                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 321
 322 // Match intrinsics which expect XMM operand(s).
 323 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 324                          "cvtss2si\t{$src, $dst|$dst, $src}",
 325                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 326 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 327                          "cvtss2si\t{$src, $dst|$dst, $src}",
 328                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 329                                            (load addr:$src)))]>;
 330
 331 // Match intrinisics which expect MM and XMM operand(s).
 332 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 333                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 334                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 335 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 336                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 337                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 338                                            (load addr:$src)))]>;
 339 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 340                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 341                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 342 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 343                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 344                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 345                                            (load addr:$src)))]>;
 346 let Constraints = "$src1 = $dst" in {
 347   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 348                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 349                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 350                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 351                                            VR64:$src2))]>;
 352   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 353                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 354                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 355                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 356                                             (load addr:$src2)))]>;
 357 }
 358
 359 // Aliases for intrinsics
 360 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 361                           "cvttss2si\t{$src, $dst|$dst, $src}",
 362                           [(set GR32:$dst,
 363                             (int_x86_sse_cvttss2si VR128:$src))]>;
 364 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 365                           "cvttss2si\t{$src, $dst|$dst, $src}",
 366                           [(set GR32:$dst,
 367                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 368
 369 let Constraints = "$src1 = $dst" in {
 370   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 371                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 372                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 373                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 374                                               GR32:$src2))]>;
 375   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 376                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 377                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 378                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 379                                               (loadi32 addr:$src2)))]>;
 380 }
 381
 382 // Comparison instructions
 383 let Constraints = "$src1 = $dst" in {
 384 let neverHasSideEffects = 1 in
 385   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 386                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 387                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 388 let neverHasSideEffects = 1, mayLoad = 1 in
 389   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 390                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 391                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 392 }
 393
 394 let Defs = [EFLAGS] in {
 395 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 396                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 397                    [(X86cmp FR32:$src1, FR32:$src2), (implicit EFLAGS)]>;
 398 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 399                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 400                    [(X86cmp FR32:$src1, (loadf32 addr:$src2)),
 401                     (implicit EFLAGS)]>;
 402 } // Defs = [EFLAGS]
 403
 404 // Aliases to match intrinsics which expect XMM operand(s).
 405 let Constraints = "$src1 = $dst" in {
 406   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 407                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 408                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 409                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 410                                            VR128:$src, imm:$cc))]>;
 411   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 412                         (outs VR128:$dst), (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 413                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 414                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 415                                            (load addr:$src), imm:$cc))]>;
 416 }
 417
 418 let Defs = [EFLAGS] in {
 419 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs),
 420                                             (ins VR128:$src1, VR128:$src2),
 421                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 422                        [(X86ucomi (v4f32 VR128:$src1), VR128:$src2),
 423                         (implicit EFLAGS)]>;
 424 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),
 425                                             (ins VR128:$src1, f128mem:$src2),
 426                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 427                        [(X86ucomi (v4f32 VR128:$src1), (load addr:$src2)),
 428                         (implicit EFLAGS)]>;
 429
 430 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs),
 431                                            (ins VR128:$src1, VR128:$src2),
 432                       "comiss\t{$src2, $src1|$src1, $src2}",
 433                       [(X86comi (v4f32 VR128:$src1), VR128:$src2),
 434                        (implicit EFLAGS)]>;
 435 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs),
 436                                            (ins VR128:$src1, f128mem:$src2),
 437                       "comiss\t{$src2, $src1|$src1, $src2}",
 438                       [(X86comi (v4f32 VR128:$src1), (load addr:$src2)),
 439                        (implicit EFLAGS)]>;
 440 } // Defs = [EFLAGS]
 441
 442 // Aliases of packed SSE1 instructions for scalar use. These all have names that
 443 // start with 'Fs'.
 444
 445 // Alias instructions that map fld0 to pxor for sse.
 446 let isReMaterializable = 1 in
 447 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins),
 448                  "pxor\t$dst, $dst", [(set FR32:$dst, fp32imm0)]>,
 449                Requires<[HasSSE1]>, TB, OpSize;
 450
 451 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 452 // disregarded.
 453 let neverHasSideEffects = 1 in
 454 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 455                      "movaps\t{$src, $dst|$dst, $src}", []>;
 456
 457 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 458 // disregarded.
 459 let isSimpleLoad = 1 in
 460 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 461                      "movaps\t{$src, $dst|$dst, $src}",
 462                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 463
 464 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 465 let Constraints = "$src1 = $dst" in {
 466 let isCommutable = 1 in {
 467   def FsANDPSrr : PSI<0x54, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 468                       "andps\t{$src2, $dst|$dst, $src2}",
 469                       [(set FR32:$dst, (X86fand FR32:$src1, FR32:$src2))]>;
 470   def FsORPSrr  : PSI<0x56, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 471                       "orps\t{$src2, $dst|$dst, $src2}",
 472                       [(set FR32:$dst, (X86for FR32:$src1, FR32:$src2))]>;
 473   def FsXORPSrr : PSI<0x57, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 474                       "xorps\t{$src2, $dst|$dst, $src2}",
 475                       [(set FR32:$dst, (X86fxor FR32:$src1, FR32:$src2))]>;
 476 }
 477
 478 def FsANDPSrm : PSI<0x54, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 479                     "andps\t{$src2, $dst|$dst, $src2}",
 480                     [(set FR32:$dst, (X86fand FR32:$src1,
 481                                       (memopfsf32 addr:$src2)))]>;
 482 def FsORPSrm  : PSI<0x56, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 483                     "orps\t{$src2, $dst|$dst, $src2}",
 484                     [(set FR32:$dst, (X86for FR32:$src1,
 485                                       (memopfsf32 addr:$src2)))]>;
 486 def FsXORPSrm : PSI<0x57, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 487                     "xorps\t{$src2, $dst|$dst, $src2}",
 488                     [(set FR32:$dst, (X86fxor FR32:$src1,
 489                                       (memopfsf32 addr:$src2)))]>;
 490 let neverHasSideEffects = 1 in {
 491 def FsANDNPSrr : PSI<0x55, MRMSrcReg,
 492                      (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 493                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 494
 495 let mayLoad = 1 in
 496 def FsANDNPSrm : PSI<0x55, MRMSrcMem,
 497                      (outs FR32:$dst), (ins FR32:$src1, f128mem:$src2),
 498                      "andnps\t{$src2, $dst|$dst, $src2}", []>;
 499 }
 500 }
 501
 502 /// basic_sse1_fp_binop_rm - SSE1 binops come in both scalar and vector forms.
 503 ///
 504 /// In addition, we also have a special variant of the scalar form here to
 505 /// represent the associated intrinsic operation.  This form is unlike the
 506 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 507 /// and leaves the top elements undefined.
 508 ///
 509 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 510 /// six "instructions".
 511 ///
 512 let Constraints = "$src1 = $dst" in {
 513 multiclass basic_sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 514                                   SDNode OpNode, Intrinsic F32Int,
 515                                   bit Commutable = 0> {
 516   // Scalar operation, reg+reg.
 517   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 518                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 519                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 520     let isCommutable = Commutable;
 521   }
 522
 523   // Scalar operation, reg+mem.
 524   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 525                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 526                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 527
 528   // Vector operation, reg+reg.
 529   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 530                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 531                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 532     let isCommutable = Commutable;
 533   }
 534
 535   // Vector operation, reg+mem.
 536   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 537                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 538                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 539
 540   // Intrinsic operation, reg+reg.
 541   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 542                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 543                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 544     let isCommutable = Commutable;
 545   }
 546
 547   // Intrinsic operation, reg+mem.
 548   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 549                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 550                      [(set VR128:$dst, (F32Int VR128:$src1,
 551                                                sse_load_f32:$src2))]>;
 552 }
 553 }
 554
 555 // Arithmetic instructions
 556 defm ADD : basic_sse1_fp_binop_rm<0x58, "add", fadd, int_x86_sse_add_ss, 1>;
 557 defm MUL : basic_sse1_fp_binop_rm<0x59, "mul", fmul, int_x86_sse_mul_ss, 1>;
 558 defm SUB : basic_sse1_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse_sub_ss>;
 559 defm DIV : basic_sse1_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse_div_ss>;
 560
 561 /// sse1_fp_binop_rm - Other SSE1 binops
 562 ///
 563 /// This multiclass is like basic_sse1_fp_binop_rm, with the addition of
 564 /// instructions for a full-vector intrinsic form.  Operations that map
 565 /// onto C operators don't use this form since they just use the plain
 566 /// vector form instead of having a separate vector intrinsic form.
 567 ///
 568 /// This provides a total of eight "instructions".
 569 ///
 570 let Constraints = "$src1 = $dst" in {
 571 multiclass sse1_fp_binop_rm<bits<8> opc, string OpcodeStr,
 572                             SDNode OpNode,
 573                             Intrinsic F32Int,
 574                             Intrinsic V4F32Int,
 575                             bit Commutable = 0> {
 576
 577   // Scalar operation, reg+reg.
 578   def SSrr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 579                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 580                  [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))]> {
 581     let isCommutable = Commutable;
 582   }
 583
 584   // Scalar operation, reg+mem.
 585   def SSrm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1, f32mem:$src2),
 586                  !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 587                  [(set FR32:$dst, (OpNode FR32:$src1, (load addr:$src2)))]>;
 588
 589   // Vector operation, reg+reg.
 590   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 591                !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 592                [(set VR128:$dst, (v4f32 (OpNode VR128:$src1, VR128:$src2)))]> {
 593     let isCommutable = Commutable;
 594   }
 595
 596   // Vector operation, reg+mem.
 597   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 598                  !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 599                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv4f32 addr:$src2)))]>;
 600
 601   // Intrinsic operation, reg+reg.
 602   def SSrr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 603                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 604                      [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2))]> {
 605     let isCommutable = Commutable;
 606   }
 607
 608   // Intrinsic operation, reg+mem.
 609   def SSrm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
 610                      !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 611                      [(set VR128:$dst, (F32Int VR128:$src1,
 612                                                sse_load_f32:$src2))]>;
 613
 614   // Vector intrinsic operation, reg+reg.
 615   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 616                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 617                      [(set VR128:$dst, (V4F32Int VR128:$src1, VR128:$src2))]> {
 618     let isCommutable = Commutable;
 619   }
 620
 621   // Vector intrinsic operation, reg+mem.
 622   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 623                      !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 624                      [(set VR128:$dst, (V4F32Int VR128:$src1, (load addr:$src2)))]>;
 625 }
 626 }
 627
 628 defm MAX : sse1_fp_binop_rm<0x5F, "max", X86fmax,
 629                             int_x86_sse_max_ss, int_x86_sse_max_ps>;
 630 defm MIN : sse1_fp_binop_rm<0x5D, "min", X86fmin,
 631                             int_x86_sse_min_ss, int_x86_sse_min_ps>;
 632
 633 //===----------------------------------------------------------------------===//
 634 // SSE packed FP Instructions
 635
 636 // Move Instructions
 637 let neverHasSideEffects = 1 in
 638 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 639                    "movaps\t{$src, $dst|$dst, $src}", []>;
 640 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
 641 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 642                    "movaps\t{$src, $dst|$dst, $src}",
 643                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 644
 645 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 646                    "movaps\t{$src, $dst|$dst, $src}",
 647                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 648
 649 let neverHasSideEffects = 1 in
 650 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 651                    "movups\t{$src, $dst|$dst, $src}", []>;
 652 let isSimpleLoad = 1 in
 653 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 654                    "movups\t{$src, $dst|$dst, $src}",
 655                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 656 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 657                    "movups\t{$src, $dst|$dst, $src}",
 658                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 659
 660 // Intrinsic forms of MOVUPS load and store
 661 let isSimpleLoad = 1 in
 662 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 663                        "movups\t{$src, $dst|$dst, $src}",
 664                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 665 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 666                        "movups\t{$src, $dst|$dst, $src}",
 667                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 668
 669 let Constraints = "$src1 = $dst" in {
 670   let AddedComplexity = 20 in {
 671     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 672                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 673                        "movlps\t{$src2, $dst|$dst, $src2}",
 674                        [(set VR128:$dst,
 675                          (v4f32 (vector_shuffle VR128:$src1,
 676                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 677                                  MOVLP_shuffle_mask)))]>;
 678     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 679                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 680                        "movhps\t{$src2, $dst|$dst, $src2}",
 681                        [(set VR128:$dst,
 682                          (v4f32 (vector_shuffle VR128:$src1,
 683                          (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2)))),
 684                                  MOVHP_shuffle_mask)))]>;
 685   } // AddedComplexity
 686 } // Constraints = "$src1 = $dst"
 687
 688 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 689                    "movlps\t{$src, $dst|$dst, $src}",
 690                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 691                                  (iPTR 0))), addr:$dst)]>;
 692
 693 // v2f64 extract element 1 is always custom lowered to unpack high to low
 694 // and extract element 0 so the non-store version isn't too horrible.
 695 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 696                    "movhps\t{$src, $dst|$dst, $src}",
 697                    [(store (f64 (vector_extract
 698                                  (v2f64 (vector_shuffle
 699                                          (bc_v2f64 (v4f32 VR128:$src)), (undef),
 700                                          UNPCKH_shuffle_mask)), (iPTR 0))),
 701                      addr:$dst)]>;
 702
 703 let Constraints = "$src1 = $dst" in {
 704 let AddedComplexity = 15 in {
 705 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 706                     "movlhps\t{$src2, $dst|$dst, $src2}",
 707                     [(set VR128:$dst,
 708                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 709                               MOVHP_shuffle_mask)))]>;
 710
 711 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 712                     "movhlps\t{$src2, $dst|$dst, $src2}",
 713                     [(set VR128:$dst,
 714                       (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
 715                               MOVHLPS_shuffle_mask)))]>;
 716 } // AddedComplexity
 717 } // Constraints = "$src1 = $dst"
 718
 719
 720
 721 // Arithmetic
 722
 723 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 724 ///
 725 /// In addition, we also have a special variant of the scalar form here to
 726 /// represent the associated intrinsic operation.  This form is unlike the
 727 /// plain scalar form, in that it takes an entire vector (instead of a
 728 /// scalar) and leaves the top elements undefined.
 729 ///
 730 /// And, we have a special variant form for a full-vector intrinsic form.
 731 ///
 732 /// These four forms can each have a reg or a mem operand, so there are a
 733 /// total of eight "instructions".
 734 ///
 735 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 736                            SDNode OpNode,
 737                            Intrinsic F32Int,
 738                            Intrinsic V4F32Int,
 739                            bit Commutable = 0> {
 740   // Scalar operation, reg.
 741   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 742                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 743                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 744     let isCommutable = Commutable;
 745   }
 746
 747   // Scalar operation, mem.
 748   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 749                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 750                 [(set FR32:$dst, (OpNode (load addr:$src)))]>;
 751
 752   // Vector operation, reg.
 753   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 754               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 755               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
 756     let isCommutable = Commutable;
 757   }
 758
 759   // Vector operation, mem.
 760   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 761                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 762                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
 763
 764   // Intrinsic operation, reg.
 765   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 766                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 767                     [(set VR128:$dst, (F32Int VR128:$src))]> {
 768     let isCommutable = Commutable;
 769   }
 770
 771   // Intrinsic operation, mem.
 772   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
 773                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 774                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
 775
 776   // Vector intrinsic operation, reg
 777   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 778                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 779                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
 780     let isCommutable = Commutable;
 781   }
 782
 783   // Vector intrinsic operation, mem
 784   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 785                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
 786                     [(set VR128:$dst, (V4F32Int (load addr:$src)))]>;
 787 }
 788
 789 // Square root.
 790 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
 791                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
 792
 793 // Reciprocal approximations. Note that these typically require refinement
 794 // in order to obtain suitable precision.
 795 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
 796                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
 797 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
 798                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
 799
 800 // Logical
 801 let Constraints = "$src1 = $dst" in {
 802   let isCommutable = 1 in {
 803     def ANDPSrr : PSI<0x54, MRMSrcReg,
 804                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 805                       "andps\t{$src2, $dst|$dst, $src2}",
 806                       [(set VR128:$dst, (v2i64
 807                                          (and VR128:$src1, VR128:$src2)))]>;
 808     def ORPSrr  : PSI<0x56, MRMSrcReg,
 809                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 810                       "orps\t{$src2, $dst|$dst, $src2}",
 811                       [(set VR128:$dst, (v2i64
 812                                          (or VR128:$src1, VR128:$src2)))]>;
 813     def XORPSrr : PSI<0x57, MRMSrcReg,
 814                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 815                       "xorps\t{$src2, $dst|$dst, $src2}",
 816                       [(set VR128:$dst, (v2i64
 817                                          (xor VR128:$src1, VR128:$src2)))]>;
 818   }
 819
 820   def ANDPSrm : PSI<0x54, MRMSrcMem,
 821                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 822                     "andps\t{$src2, $dst|$dst, $src2}",
 823                     [(set VR128:$dst, (and (bc_v2i64 (v4f32 VR128:$src1)),
 824                                        (memopv2i64 addr:$src2)))]>;
 825   def ORPSrm  : PSI<0x56, MRMSrcMem,
 826                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 827                     "orps\t{$src2, $dst|$dst, $src2}",
 828                     [(set VR128:$dst, (or (bc_v2i64 (v4f32 VR128:$src1)),
 829                                        (memopv2i64 addr:$src2)))]>;
 830   def XORPSrm : PSI<0x57, MRMSrcMem,
 831                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 832                     "xorps\t{$src2, $dst|$dst, $src2}",
 833                     [(set VR128:$dst, (xor (bc_v2i64 (v4f32 VR128:$src1)),
 834                                        (memopv2i64 addr:$src2)))]>;
 835   def ANDNPSrr : PSI<0x55, MRMSrcReg,
 836                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 837                      "andnps\t{$src2, $dst|$dst, $src2}",
 838                      [(set VR128:$dst,
 839                        (v2i64 (and (xor VR128:$src1,
 840                                     (bc_v2i64 (v4i32 immAllOnesV))),
 841                                VR128:$src2)))]>;
 842   def ANDNPSrm : PSI<0x55, MRMSrcMem,
 843                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
 844                      "andnps\t{$src2, $dst|$dst, $src2}",
 845                      [(set VR128:$dst,
 846                        (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
 847                                     (bc_v2i64 (v4i32 immAllOnesV))),
 848                                (memopv2i64 addr:$src2))))]>;
 849 }
 850
 851 let Constraints = "$src1 = $dst" in {
 852   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
 853                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
 854                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 855                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 856                                          VR128:$src, imm:$cc))]>;
 857   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
 858                       (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
 859                       "cmp${cc}ps\t{$src, $dst|$dst, $src}",
 860                       [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
 861                                          (load addr:$src), imm:$cc))]>;
 862 }
 863
 864 // Shuffle and unpack instructions
 865 let Constraints = "$src1 = $dst" in {
 866   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
 867     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
 868                           (outs VR128:$dst), (ins VR128:$src1,
 869                            VR128:$src2, i32i8imm:$src3),
 870                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 871                           [(set VR128:$dst,
 872                             (v4f32 (vector_shuffle
 873                                     VR128:$src1, VR128:$src2,
 874                                     SHUFP_shuffle_mask:$src3)))]>;
 875   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
 876                         (outs VR128:$dst), (ins VR128:$src1,
 877                          f128mem:$src2, i32i8imm:$src3),
 878                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 879                         [(set VR128:$dst,
 880                           (v4f32 (vector_shuffle
 881                                   VR128:$src1, (memopv4f32 addr:$src2),
 882                                   SHUFP_shuffle_mask:$src3)))]>;
 883
 884   let AddedComplexity = 10 in {
 885     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
 886                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 887                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 888                          [(set VR128:$dst,
 889                            (v4f32 (vector_shuffle
 890                                    VR128:$src1, VR128:$src2,
 891                                    UNPCKH_shuffle_mask)))]>;
 892     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
 893                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 894                          "unpckhps\t{$src2, $dst|$dst, $src2}",
 895                          [(set VR128:$dst,
 896                            (v4f32 (vector_shuffle
 897                                    VR128:$src1, (memopv4f32 addr:$src2),
 898                                    UNPCKH_shuffle_mask)))]>;
 899
 900     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
 901                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 902                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 903                          [(set VR128:$dst,
 904                            (v4f32 (vector_shuffle
 905                                    VR128:$src1, VR128:$src2,
 906                                    UNPCKL_shuffle_mask)))]>;
 907     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
 908                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
 909                          "unpcklps\t{$src2, $dst|$dst, $src2}",
 910                          [(set VR128:$dst,
 911                            (v4f32 (vector_shuffle
 912                                    VR128:$src1, (memopv4f32 addr:$src2),
 913                                    UNPCKL_shuffle_mask)))]>;
 914   } // AddedComplexity
 915 } // Constraints = "$src1 = $dst"
 916
 917 // Mask creation
 918 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 919                      "movmskps\t{$src, $dst|$dst, $src}",
 920                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
 921 def MOVMSKPDrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 922                      "movmskpd\t{$src, $dst|$dst, $src}",
 923                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
 924
 925 // Prefetch intrinsic.
 926 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
 927     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
 928 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
 929     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
 930 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
 931     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
 932 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
 933     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
 934
 935 // Non-temporal stores
 936 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
 937                     "movntps\t{$src, $dst|$dst, $src}",
 938                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
 939
 940 // Load, store, and memory fence
 941 def SFENCE : PSI<0xAE, MRM7m, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>;
 942
 943 // MXCSR register
 944 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
 945                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
 946 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
 947                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
 948
 949 // Alias instructions that map zero vector to pxor / xorp* for sse.
 950 let isReMaterializable = 1 in
 951 def V_SET0 : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins),
 952                  "xorps\t$dst, $dst",
 953                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
 954
 955 let Predicates = [HasSSE1] in {
 956   def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 957   def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 958   def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 959   def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 960   def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 961 }
 962
 963 // FR32 to 128-bit vector conversion.
 964 def MOVSS2PSrr : SSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR32:$src),
 965                       "movss\t{$src, $dst|$dst, $src}",
 966                       [(set VR128:$dst,
 967                         (v4f32 (scalar_to_vector FR32:$src)))]>;
 968 def MOVSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
 969                      "movss\t{$src, $dst|$dst, $src}",
 970                      [(set VR128:$dst,
 971                        (v4f32 (scalar_to_vector (loadf32 addr:$src))))]>;
 972
 973 // FIXME: may not be able to eliminate this movss with coalescing the src and
 974 // dest register classes are different. We really want to write this pattern
 975 // like this:
 976 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 977 //           (f32 FR32:$src)>;
 978 def MOVPS2SSrr : SSI<0x10, MRMSrcReg, (outs FR32:$dst), (ins VR128:$src),
 979                      "movss\t{$src, $dst|$dst, $src}",
 980                      [(set FR32:$dst, (vector_extract (v4f32 VR128:$src),
 981                                        (iPTR 0)))]>;
 982 def MOVPS2SSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
 983                      "movss\t{$src, $dst|$dst, $src}",
 984                      [(store (f32 (vector_extract (v4f32 VR128:$src),
 985                                    (iPTR 0))), addr:$dst)]>;
 986
 987
 988 // Move to lower bits of a VR128, leaving upper bits alone.
 989 // Three operand (but two address) aliases.
 990 let Constraints = "$src1 = $dst" in {
 991 let neverHasSideEffects = 1 in
 992   def MOVLSS2PSrr : SSI<0x10, MRMSrcReg,
 993                         (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 994                         "movss\t{$src2, $dst|$dst, $src2}", []>;
 995
 996   let AddedComplexity = 15 in
 997     def MOVLPSrr : SSI<0x10, MRMSrcReg,
 998                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 999                        "movss\t{$src2, $dst|$dst, $src2}",
1000                        [(set VR128:$dst,
1001                          (v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
1002                                  MOVL_shuffle_mask)))]>;
1003 }
1004
1005 // Move to lower bits of a VR128 and zeroing upper bits.
1006 // Loading from memory automatically zeroing upper bits.
1007 let AddedComplexity = 20 in
1008 def MOVZSS2PSrm : SSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f32mem:$src),
1009                       "movss\t{$src, $dst|$dst, $src}",
1010                       [(set VR128:$dst, (v4f32 (vector_shuffle immAllZerosV_bc,
1011                                  (v4f32 (scalar_to_vector (loadf32 addr:$src))),
1012                                                 MOVL_shuffle_mask)))]>;
1013
1014
1015 //===----------------------------------------------------------------------===//
1016 // SSE2 Instructions
1017 //===----------------------------------------------------------------------===//
1018
1019 // Move Instructions
1020 let neverHasSideEffects = 1 in
1021 def MOVSDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1022                   "movsd\t{$src, $dst|$dst, $src}", []>;
1023 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1024 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1025                   "movsd\t{$src, $dst|$dst, $src}",
1026                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1027 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1028                   "movsd\t{$src, $dst|$dst, $src}",
1029                   [(store FR64:$src, addr:$dst)]>;
1030
1031 // Conversion instructions
1032 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1033                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1034                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1035 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1036                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1037                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1038 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1039                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1040                       [(set FR32:$dst, (fround FR64:$src))]>;
1041 def CVTSD2SSrm  : SDI<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1042                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1043                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>;
1044 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1045                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1046                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1047 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1048                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1049                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1050
1051 // SSE2 instructions with XS prefix
1052 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1053                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1054                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1055                  Requires<[HasSSE2]>;
1056 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1057                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1058                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1059                  Requires<[HasSSE2]>;
1060
1061 // Match intrinsics which expect XMM operand(s).
1062 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1063                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1064                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1065 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1066                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1067                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1068                                            (load addr:$src)))]>;
1069
1070 // Match intrinisics which expect MM and XMM operand(s).
1071 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1072                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1073                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1074 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1075                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1076                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1077                                            (load addr:$src)))]>;
1078 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1079                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1080                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1081 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1082                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1083                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1084                                            (load addr:$src)))]>;
1085 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1086                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1087                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1088 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1089                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1090                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1091                                             (load addr:$src)))]>;
1092
1093 // Aliases for intrinsics
1094 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1095                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1096                           [(set GR32:$dst,
1097                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1098 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1099                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1100                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1101                                             (load addr:$src)))]>;
1102
1103 // Comparison instructions
1104 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1105   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1106                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1107                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1108 let mayLoad = 1 in
1109   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1110                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1111                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1112 }
1113
1114 let Defs = [EFLAGS] in {
1115 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1116                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1117                    [(X86cmp FR64:$src1, FR64:$src2), (implicit EFLAGS)]>;
1118 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1119                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1120                    [(X86cmp FR64:$src1, (loadf64 addr:$src2)),
1121                     (implicit EFLAGS)]>;
1122 }
1123
1124 // Aliases to match intrinsics which expect XMM operand(s).
1125 let Constraints = "$src1 = $dst" in {
1126   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1127                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1128                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1129                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1130                                            VR128:$src, imm:$cc))]>;
1131   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1132                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1133                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1134                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1135                                            (load addr:$src), imm:$cc))]>;
1136 }
1137
1138 let Defs = [EFLAGS] in {
1139 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1140                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1141                        [(X86ucomi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1142                         (implicit EFLAGS)]>;
1143 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1144                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1145                        [(X86ucomi (v2f64 VR128:$src1), (load addr:$src2)),
1146                         (implicit EFLAGS)]>;
1147
1148 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1149                       "comisd\t{$src2, $src1|$src1, $src2}",
1150                       [(X86comi (v2f64 VR128:$src1), (v2f64 VR128:$src2)),
1151                        (implicit EFLAGS)]>;
1152 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1153                       "comisd\t{$src2, $src1|$src1, $src2}",
1154                       [(X86comi (v2f64 VR128:$src1), (load addr:$src2)),
1155                        (implicit EFLAGS)]>;
1156 } // Defs = EFLAGS]
1157
1158 // Aliases of packed SSE2 instructions for scalar use. These all have names that
1159 // start with 'Fs'.
1160
1161 // Alias instructions that map fld0 to pxor for sse.
1162 let isReMaterializable = 1 in
1163 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins),
1164                  "pxor\t$dst, $dst", [(set FR64:$dst, fpimm0)]>,
1165                Requires<[HasSSE2]>, TB, OpSize;
1166
1167 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1168 // disregarded.
1169 let neverHasSideEffects = 1 in
1170 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1171                      "movapd\t{$src, $dst|$dst, $src}", []>;
1172
1173 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1174 // disregarded.
1175 let isSimpleLoad = 1 in
1176 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1177                      "movapd\t{$src, $dst|$dst, $src}",
1178                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1179
1180 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1181 let Constraints = "$src1 = $dst" in {
1182 let isCommutable = 1 in {
1183   def FsANDPDrr : PDI<0x54, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1184                       "andpd\t{$src2, $dst|$dst, $src2}",
1185                       [(set FR64:$dst, (X86fand FR64:$src1, FR64:$src2))]>;
1186   def FsORPDrr  : PDI<0x56, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1187                       "orpd\t{$src2, $dst|$dst, $src2}",
1188                       [(set FR64:$dst, (X86for FR64:$src1, FR64:$src2))]>;
1189   def FsXORPDrr : PDI<0x57, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1190                       "xorpd\t{$src2, $dst|$dst, $src2}",
1191                       [(set FR64:$dst, (X86fxor FR64:$src1, FR64:$src2))]>;
1192 }
1193
1194 def FsANDPDrm : PDI<0x54, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1195                     "andpd\t{$src2, $dst|$dst, $src2}",
1196                     [(set FR64:$dst, (X86fand FR64:$src1,
1197                                       (memopfsf64 addr:$src2)))]>;
1198 def FsORPDrm  : PDI<0x56, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1199                     "orpd\t{$src2, $dst|$dst, $src2}",
1200                     [(set FR64:$dst, (X86for FR64:$src1,
1201                                       (memopfsf64 addr:$src2)))]>;
1202 def FsXORPDrm : PDI<0x57, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1203                     "xorpd\t{$src2, $dst|$dst, $src2}",
1204                     [(set FR64:$dst, (X86fxor FR64:$src1,
1205                                       (memopfsf64 addr:$src2)))]>;
1206
1207 let neverHasSideEffects = 1 in {
1208 def FsANDNPDrr : PDI<0x55, MRMSrcReg,
1209                      (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1210                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1211 let mayLoad = 1 in
1212 def FsANDNPDrm : PDI<0x55, MRMSrcMem,
1213                      (outs FR64:$dst), (ins FR64:$src1, f128mem:$src2),
1214                      "andnpd\t{$src2, $dst|$dst, $src2}", []>;
1215 }
1216 }
1217
1218 /// basic_sse2_fp_binop_rm - SSE2 binops come in both scalar and vector forms.
1219 ///
1220 /// In addition, we also have a special variant of the scalar form here to
1221 /// represent the associated intrinsic operation.  This form is unlike the
1222 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1223 /// and leaves the top elements undefined.
1224 ///
1225 /// These three forms can each be reg+reg or reg+mem, so there are a total of
1226 /// six "instructions".
1227 ///
1228 let Constraints = "$src1 = $dst" in {
1229 multiclass basic_sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1230                                   SDNode OpNode, Intrinsic F64Int,
1231                                   bit Commutable = 0> {
1232   // Scalar operation, reg+reg.
1233   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1234                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1235                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1236     let isCommutable = Commutable;
1237   }
1238
1239   // Scalar operation, reg+mem.
1240   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1241                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1242                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1243
1244   // Vector operation, reg+reg.
1245   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1246                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1247                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1248     let isCommutable = Commutable;
1249   }
1250
1251   // Vector operation, reg+mem.
1252   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1253                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1254                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1255
1256   // Intrinsic operation, reg+reg.
1257   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1258                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1259                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1260     let isCommutable = Commutable;
1261   }
1262
1263   // Intrinsic operation, reg+mem.
1264   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1265                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1266                      [(set VR128:$dst, (F64Int VR128:$src1,
1267                                                sse_load_f64:$src2))]>;
1268 }
1269 }
1270
1271 // Arithmetic instructions
1272 defm ADD : basic_sse2_fp_binop_rm<0x58, "add", fadd, int_x86_sse2_add_sd, 1>;
1273 defm MUL : basic_sse2_fp_binop_rm<0x59, "mul", fmul, int_x86_sse2_mul_sd, 1>;
1274 defm SUB : basic_sse2_fp_binop_rm<0x5C, "sub", fsub, int_x86_sse2_sub_sd>;
1275 defm DIV : basic_sse2_fp_binop_rm<0x5E, "div", fdiv, int_x86_sse2_div_sd>;
1276
1277 /// sse2_fp_binop_rm - Other SSE2 binops
1278 ///
1279 /// This multiclass is like basic_sse2_fp_binop_rm, with the addition of
1280 /// instructions for a full-vector intrinsic form.  Operations that map
1281 /// onto C operators don't use this form since they just use the plain
1282 /// vector form instead of having a separate vector intrinsic form.
1283 ///
1284 /// This provides a total of eight "instructions".
1285 ///
1286 let Constraints = "$src1 = $dst" in {
1287 multiclass sse2_fp_binop_rm<bits<8> opc, string OpcodeStr,
1288                             SDNode OpNode,
1289                             Intrinsic F64Int,
1290                             Intrinsic V2F64Int,
1291                             bit Commutable = 0> {
1292
1293   // Scalar operation, reg+reg.
1294   def SDrr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
1295                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1296                  [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))]> {
1297     let isCommutable = Commutable;
1298   }
1299
1300   // Scalar operation, reg+mem.
1301   def SDrm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1, f64mem:$src2),
1302                  !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1303                  [(set FR64:$dst, (OpNode FR64:$src1, (load addr:$src2)))]>;
1304
1305   // Vector operation, reg+reg.
1306   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1307                !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1308                [(set VR128:$dst, (v2f64 (OpNode VR128:$src1, VR128:$src2)))]> {
1309     let isCommutable = Commutable;
1310   }
1311
1312   // Vector operation, reg+mem.
1313   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1314                  !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1315                  [(set VR128:$dst, (OpNode VR128:$src1, (memopv2f64 addr:$src2)))]>;
1316
1317   // Intrinsic operation, reg+reg.
1318   def SDrr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1319                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1320                      [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2))]> {
1321     let isCommutable = Commutable;
1322   }
1323
1324   // Intrinsic operation, reg+mem.
1325   def SDrm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1326                      !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1327                      [(set VR128:$dst, (F64Int VR128:$src1,
1328                                                sse_load_f64:$src2))]>;
1329
1330   // Vector intrinsic operation, reg+reg.
1331   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1332                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1333                      [(set VR128:$dst, (V2F64Int VR128:$src1, VR128:$src2))]> {
1334     let isCommutable = Commutable;
1335   }
1336
1337   // Vector intrinsic operation, reg+mem.
1338   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1339                      !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1340                      [(set VR128:$dst, (V2F64Int VR128:$src1, (load addr:$src2)))]>;
1341 }
1342 }
1343
1344 defm MAX : sse2_fp_binop_rm<0x5F, "max", X86fmax,
1345                             int_x86_sse2_max_sd, int_x86_sse2_max_pd>;
1346 defm MIN : sse2_fp_binop_rm<0x5D, "min", X86fmin,
1347                             int_x86_sse2_min_sd, int_x86_sse2_min_pd>;
1348
1349 //===----------------------------------------------------------------------===//
1350 // SSE packed FP Instructions
1351
1352 // Move Instructions
1353 let neverHasSideEffects = 1 in
1354 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1355                    "movapd\t{$src, $dst|$dst, $src}", []>;
1356 let isSimpleLoad = 1, isReMaterializable = 1, mayHaveSideEffects = 1 in
1357 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1358                    "movapd\t{$src, $dst|$dst, $src}",
1359                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1360
1361 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1362                    "movapd\t{$src, $dst|$dst, $src}",
1363                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1364
1365 let neverHasSideEffects = 1 in
1366 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1367                    "movupd\t{$src, $dst|$dst, $src}", []>;
1368 let isSimpleLoad = 1 in
1369 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1370                    "movupd\t{$src, $dst|$dst, $src}",
1371                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1372 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1373                    "movupd\t{$src, $dst|$dst, $src}",
1374                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1375
1376 // Intrinsic forms of MOVUPD load and store
1377 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1378                        "movupd\t{$src, $dst|$dst, $src}",
1379                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1380 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1381                        "movupd\t{$src, $dst|$dst, $src}",
1382                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1383
1384 let Constraints = "$src1 = $dst" in {
1385   let AddedComplexity = 20 in {
1386     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1387                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1388                        "movlpd\t{$src2, $dst|$dst, $src2}",
1389                        [(set VR128:$dst,
1390                          (v2f64 (vector_shuffle VR128:$src1,
1391                                  (scalar_to_vector (loadf64 addr:$src2)),
1392                                  MOVLP_shuffle_mask)))]>;
1393     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1394                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1395                        "movhpd\t{$src2, $dst|$dst, $src2}",
1396                        [(set VR128:$dst,
1397                          (v2f64 (vector_shuffle VR128:$src1,
1398                                  (scalar_to_vector (loadf64 addr:$src2)),
1399                                  MOVHP_shuffle_mask)))]>;
1400   } // AddedComplexity
1401 } // Constraints = "$src1 = $dst"
1402
1403 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1404                    "movlpd\t{$src, $dst|$dst, $src}",
1405                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1406                                  (iPTR 0))), addr:$dst)]>;
1407
1408 // v2f64 extract element 1 is always custom lowered to unpack high to low
1409 // and extract element 0 so the non-store version isn't too horrible.
1410 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1411                    "movhpd\t{$src, $dst|$dst, $src}",
1412                    [(store (f64 (vector_extract
1413                                  (v2f64 (vector_shuffle VR128:$src, (undef),
1414                                          UNPCKH_shuffle_mask)), (iPTR 0))),
1415                      addr:$dst)]>;
1416
1417 // SSE2 instructions without OpSize prefix
1418 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1419                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1420                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1421                      TB, Requires<[HasSSE2]>;
1422 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1423                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1424                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1425                                         (bitconvert (memopv2i64 addr:$src))))]>,
1426                      TB, Requires<[HasSSE2]>;
1427
1428 // SSE2 instructions with XS prefix
1429 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1430                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1431                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1432                      XS, Requires<[HasSSE2]>;
1433 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1434                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1435                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1436                                         (bitconvert (memopv2i64 addr:$src))))]>,
1437                      XS, Requires<[HasSSE2]>;
1438
1439 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1440                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1441                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1442 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1443                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1444                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1445                                             (load addr:$src)))]>;
1446 // SSE2 packed instructions with XS prefix
1447 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1448                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1449                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))]>,
1450                       XS, Requires<[HasSSE2]>;
1451 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1452                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1453                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1454                                            (load addr:$src)))]>,
1455                       XS, Requires<[HasSSE2]>;
1456
1457 // SSE2 packed instructions with XD prefix
1458 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1459                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1460                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1461                      XD, Requires<[HasSSE2]>;
1462 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1463                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1464                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1465                                           (load addr:$src)))]>,
1466                      XD, Requires<[HasSSE2]>;
1467
1468 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1469                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1470                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1471 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1472                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1473                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1474                                              (load addr:$src)))]>;
1475
1476 // SSE2 instructions without OpSize prefix
1477 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1478                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1479                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1480                      TB, Requires<[HasSSE2]>;
1481 def Int_CVTPS2PDrm : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f64mem:$src),
1482                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1483                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1484                                           (load addr:$src)))]>,
1485                      TB, Requires<[HasSSE2]>;
1486
1487 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1488                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1489                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1490 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins f128mem:$src),
1491                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1492                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1493                                             (load addr:$src)))]>;
1494
1495 // Match intrinsics which expect XMM operand(s).
1496 // Aliases for intrinsics
1497 let Constraints = "$src1 = $dst" in {
1498 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1499                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1500                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1501                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1502                                            GR32:$src2))]>;
1503 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1504                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1505                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1506                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1507                                            (loadi32 addr:$src2)))]>;
1508 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1509                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1510                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1511                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1512                                       VR128:$src2))]>;
1513 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1514                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1515                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1516                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1517                                       (load addr:$src2)))]>;
1518 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1519                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1520                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1521                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1522                                        VR128:$src2))]>, XS,
1523                     Requires<[HasSSE2]>;
1524 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1525                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1526                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1527                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1528                                        (load addr:$src2)))]>, XS,
1529                     Requires<[HasSSE2]>;
1530 }
1531
1532 // Arithmetic
1533
1534 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1535 ///
1536 /// In addition, we also have a special variant of the scalar form here to
1537 /// represent the associated intrinsic operation.  This form is unlike the
1538 /// plain scalar form, in that it takes an entire vector (instead of a
1539 /// scalar) and leaves the top elements undefined.
1540 ///
1541 /// And, we have a special variant form for a full-vector intrinsic form.
1542 ///
1543 /// These four forms can each have a reg or a mem operand, so there are a
1544 /// total of eight "instructions".
1545 ///
1546 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1547                            SDNode OpNode,
1548                            Intrinsic F64Int,
1549                            Intrinsic V2F64Int,
1550                            bit Commutable = 0> {
1551   // Scalar operation, reg.
1552   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1553                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1554                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1555     let isCommutable = Commutable;
1556   }
1557
1558   // Scalar operation, mem.
1559   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1560                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1561                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1562
1563   // Vector operation, reg.
1564   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1565               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1566               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1567     let isCommutable = Commutable;
1568   }
1569
1570   // Vector operation, mem.
1571   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1572                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1573                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1574
1575   // Intrinsic operation, reg.
1576   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1577                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1578                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1579     let isCommutable = Commutable;
1580   }
1581
1582   // Intrinsic operation, mem.
1583   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1584                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1585                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1586
1587   // Vector intrinsic operation, reg
1588   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1589                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1590                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1591     let isCommutable = Commutable;
1592   }
1593
1594   // Vector intrinsic operation, mem
1595   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1596                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1597                     [(set VR128:$dst, (V2F64Int (load addr:$src)))]>;
1598 }
1599
1600 // Square root.
1601 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1602                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1603
1604 // There is no f64 version of the reciprocal approximation instructions.
1605
1606 // Logical
1607 let Constraints = "$src1 = $dst" in {
1608   let isCommutable = 1 in {
1609     def ANDPDrr : PDI<0x54, MRMSrcReg,
1610                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1611                       "andpd\t{$src2, $dst|$dst, $src2}",
1612                       [(set VR128:$dst,
1613                         (and (bc_v2i64 (v2f64 VR128:$src1)),
1614                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1615     def ORPDrr  : PDI<0x56, MRMSrcReg,
1616                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1617                       "orpd\t{$src2, $dst|$dst, $src2}",
1618                       [(set VR128:$dst,
1619                         (or (bc_v2i64 (v2f64 VR128:$src1)),
1620                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1621     def XORPDrr : PDI<0x57, MRMSrcReg,
1622                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1623                       "xorpd\t{$src2, $dst|$dst, $src2}",
1624                       [(set VR128:$dst,
1625                         (xor (bc_v2i64 (v2f64 VR128:$src1)),
1626                          (bc_v2i64 (v2f64 VR128:$src2))))]>;
1627   }
1628
1629   def ANDPDrm : PDI<0x54, MRMSrcMem,
1630                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1631                     "andpd\t{$src2, $dst|$dst, $src2}",
1632                     [(set VR128:$dst,
1633                       (and (bc_v2i64 (v2f64 VR128:$src1)),
1634                        (memopv2i64 addr:$src2)))]>;
1635   def ORPDrm  : PDI<0x56, MRMSrcMem,
1636                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1637                     "orpd\t{$src2, $dst|$dst, $src2}",
1638                     [(set VR128:$dst,
1639                       (or (bc_v2i64 (v2f64 VR128:$src1)),
1640                        (memopv2i64 addr:$src2)))]>;
1641   def XORPDrm : PDI<0x57, MRMSrcMem,
1642                     (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1643                     "xorpd\t{$src2, $dst|$dst, $src2}",
1644                     [(set VR128:$dst,
1645                       (xor (bc_v2i64 (v2f64 VR128:$src1)),
1646                        (memopv2i64 addr:$src2)))]>;
1647   def ANDNPDrr : PDI<0x55, MRMSrcReg,
1648                      (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1649                      "andnpd\t{$src2, $dst|$dst, $src2}",
1650                      [(set VR128:$dst,
1651                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1652                         (bc_v2i64 (v2f64 VR128:$src2))))]>;
1653   def ANDNPDrm : PDI<0x55, MRMSrcMem,
1654                      (outs VR128:$dst), (ins VR128:$src1,f128mem:$src2),
1655                      "andnpd\t{$src2, $dst|$dst, $src2}",
1656                      [(set VR128:$dst,
1657                        (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1658                         (memopv2i64 addr:$src2)))]>;
1659 }
1660
1661 let Constraints = "$src1 = $dst" in {
1662   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1663                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1664                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1665                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1666                                        VR128:$src, imm:$cc))]>;
1667   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1668                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1669                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1670                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1671                                      (load addr:$src), imm:$cc))]>;
1672 }
1673
1674 // Shuffle and unpack instructions
1675 let Constraints = "$src1 = $dst" in {
1676   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1677                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1678                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1679                  [(set VR128:$dst, (v2f64 (vector_shuffle
1680                                            VR128:$src1, VR128:$src2,
1681                                            SHUFP_shuffle_mask:$src3)))]>;
1682   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1683                         (outs VR128:$dst), (ins VR128:$src1,
1684                          f128mem:$src2, i8imm:$src3),
1685                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1686                         [(set VR128:$dst,
1687                           (v2f64 (vector_shuffle
1688                                   VR128:$src1, (memopv2f64 addr:$src2),
1689                                   SHUFP_shuffle_mask:$src3)))]>;
1690
1691   let AddedComplexity = 10 in {
1692     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1693                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1694                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1695                          [(set VR128:$dst,
1696                            (v2f64 (vector_shuffle
1697                                    VR128:$src1, VR128:$src2,
1698                                    UNPCKH_shuffle_mask)))]>;
1699     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1700                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1701                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1702                          [(set VR128:$dst,
1703                            (v2f64 (vector_shuffle
1704                                    VR128:$src1, (memopv2f64 addr:$src2),
1705                                    UNPCKH_shuffle_mask)))]>;
1706
1707     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1708                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1709                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1710                          [(set VR128:$dst,
1711                            (v2f64 (vector_shuffle
1712                                    VR128:$src1, VR128:$src2,
1713                                    UNPCKL_shuffle_mask)))]>;
1714     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1715                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1716                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1717                          [(set VR128:$dst,
1718                            (v2f64 (vector_shuffle
1719                                    VR128:$src1, (memopv2f64 addr:$src2),
1720                                    UNPCKL_shuffle_mask)))]>;
1721   } // AddedComplexity
1722 } // Constraints = "$src1 = $dst"
1723
1724
1725 //===----------------------------------------------------------------------===//
1726 // SSE integer instructions
1727
1728 // Move Instructions
1729 let neverHasSideEffects = 1 in
1730 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1731                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1732 let isSimpleLoad = 1, mayLoad = 1 in
1733 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1734                    "movdqa\t{$src, $dst|$dst, $src}",
1735                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1736 let mayStore = 1 in
1737 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1738                    "movdqa\t{$src, $dst|$dst, $src}",
1739                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1740 let isSimpleLoad = 1, mayLoad = 1 in
1741 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1742                    "movdqu\t{$src, $dst|$dst, $src}",
1743                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1744                  XS, Requires<[HasSSE2]>;
1745 let mayStore = 1 in
1746 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1747                    "movdqu\t{$src, $dst|$dst, $src}",
1748                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1749                  XS, Requires<[HasSSE2]>;
1750
1751 // Intrinsic forms of MOVDQU load and store
1752 let isSimpleLoad = 1 in
1753 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1754                        "movdqu\t{$src, $dst|$dst, $src}",
1755                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1756                  XS, Requires<[HasSSE2]>;
1757 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1758                        "movdqu\t{$src, $dst|$dst, $src}",
1759                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1760                      XS, Requires<[HasSSE2]>;
1761
1762 let Constraints = "$src1 = $dst" in {
1763
1764 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1765                             bit Commutable = 0> {
1766   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1767                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1768                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1769     let isCommutable = Commutable;
1770   }
1771   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1772                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1773                [(set VR128:$dst, (IntId VR128:$src1,
1774                                         (bitconvert (memopv2i64 addr:$src2))))]>;
1775 }
1776
1777 /// PDI_binop_rm - Simple SSE2 binary operator.
1778 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1779                         ValueType OpVT, bit Commutable = 0> {
1780   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1781                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1782                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1783     let isCommutable = Commutable;
1784   }
1785   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1786                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1787                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1788                                        (bitconvert (memopv2i64 addr:$src2)))))]>;
1789 }
1790
1791 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1792 ///
1793 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1794 /// to collapse (bitconvert VT to VT) into its operand.
1795 ///
1796 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1797                               bit Commutable = 0> {
1798   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1799                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1800                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1801     let isCommutable = Commutable;
1802   }
1803   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1804                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1805                [(set VR128:$dst, (OpNode VR128:$src1,(memopv2i64 addr:$src2)))]>;
1806 }
1807
1808 } // Constraints = "$src1 = $dst"
1809
1810 // 128-bit Integer Arithmetic
1811
1812 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1813 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1814 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1815 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1816
1817 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1818 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1819 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1820 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1821
1822 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1823 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1824 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1825 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1826
1827 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1828 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1829 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1830 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1831
1832 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1833
1834 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1835 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1836 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1837
1838 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1839
1840 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1841 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1842
1843
1844 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1845 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1846 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1847 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1848 defm PSADBW : PDI_binop_rm_int<0xE0, "psadbw", int_x86_sse2_psad_bw, 1>;
1849
1850
1851 defm PSLLW : PDI_binop_rm_int<0xF1, "psllw", int_x86_sse2_psll_w>;
1852 defm PSLLD : PDI_binop_rm_int<0xF2, "pslld", int_x86_sse2_psll_d>;
1853 defm PSLLQ : PDI_binop_rm_int<0xF3, "psllq", int_x86_sse2_psll_q>;
1854
1855 defm PSRLW : PDI_binop_rm_int<0xD1, "psrlw", int_x86_sse2_psrl_w>;
1856 defm PSRLD : PDI_binop_rm_int<0xD2, "psrld", int_x86_sse2_psrl_d>;
1857 defm PSRLQ : PDI_binop_rm_int<0xD3, "psrlq", int_x86_sse2_psrl_q>;
1858
1859 defm PSRAW : PDI_binop_rm_int<0xE1, "psraw", int_x86_sse2_psra_w>;
1860 defm PSRAD : PDI_binop_rm_int<0xE2, "psrad", int_x86_sse2_psra_d>;
1861
1862 // Some immediate variants need to match a bit_convert.
1863 let Constraints = "$src1 = $dst" in {
1864 def PSLLWri : PDIi8<0x71, MRM6r, (outs VR128:$dst),
1865                                  (ins VR128:$src1, i32i8imm:$src2),
1866                     "psllw\t{$src2, $dst|$dst, $src2}",
1867                     [(set VR128:$dst, (int_x86_sse2_psll_w VR128:$src1,
1868                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1869 def PSLLDri : PDIi8<0x72, MRM6r, (outs VR128:$dst),
1870                                  (ins VR128:$src1, i32i8imm:$src2),
1871                     "pslld\t{$src2, $dst|$dst, $src2}",
1872                     [(set VR128:$dst, (int_x86_sse2_psll_d VR128:$src1,
1873                           (scalar_to_vector (i32 imm:$src2))))]>;
1874 def PSLLQri : PDIi8<0x73, MRM6r, (outs VR128:$dst),
1875                                  (ins VR128:$src1, i32i8imm:$src2),
1876                     "psllq\t{$src2, $dst|$dst, $src2}",
1877                     [(set VR128:$dst, (int_x86_sse2_psll_q VR128:$src1,
1878                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1879
1880 def PSRLWri : PDIi8<0x71, MRM2r, (outs VR128:$dst),
1881                                  (ins VR128:$src1, i32i8imm:$src2),
1882                     "psrlw\t{$src2, $dst|$dst, $src2}",
1883                     [(set VR128:$dst, (int_x86_sse2_psrl_w VR128:$src1,
1884                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1885 def PSRLDri : PDIi8<0x72, MRM2r, (outs VR128:$dst),
1886                                  (ins VR128:$src1, i32i8imm:$src2),
1887                     "psrld\t{$src2, $dst|$dst, $src2}",
1888                     [(set VR128:$dst, (int_x86_sse2_psrl_d VR128:$src1,
1889                           (scalar_to_vector (i32 imm:$src2))))]>;
1890 def PSRLQri : PDIi8<0x73, MRM2r, (outs VR128:$dst),
1891                                  (ins VR128:$src1, i32i8imm:$src2),
1892                     "psrlq\t{$src2, $dst|$dst, $src2}",
1893                     [(set VR128:$dst, (int_x86_sse2_psrl_q VR128:$src1,
1894                       (bc_v2i64 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1895
1896 def PSRAWri : PDIi8<0x71, MRM4r, (outs VR128:$dst),
1897                                  (ins VR128:$src1, i32i8imm:$src2),
1898                     "psraw\t{$src2, $dst|$dst, $src2}",
1899                     [(set VR128:$dst, (int_x86_sse2_psra_w VR128:$src1,
1900                       (bc_v8i16 (v4i32 (scalar_to_vector (i32 imm:$src2))))))]>;
1901 def PSRADri : PDIi8<0x72, MRM4r, (outs VR128:$dst),
1902                                  (ins VR128:$src1, i32i8imm:$src2),
1903                     "psrad\t{$src2, $dst|$dst, $src2}",
1904                     [(set VR128:$dst, (int_x86_sse2_psra_d VR128:$src1,
1905                           (scalar_to_vector (i32 imm:$src2))))]>;
1906 }
1907
1908 // PSRAQ doesn't exist in SSE[1-3].
1909
1910 // 128-bit logical shifts.
1911 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1912   def PSLLDQri : PDIi8<0x73, MRM7r,
1913                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1914                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
1915   def PSRLDQri : PDIi8<0x73, MRM3r,
1916                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1917                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
1918   // PSRADQri doesn't exist in SSE[1-3].
1919 }
1920
1921 let Predicates = [HasSSE2] in {
1922   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
1923             (v2i64 (PSLLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1924   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
1925             (v2i64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1926   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
1927             (v2f64 (PSRLDQri VR128:$src1, (PSxLDQ_imm imm:$src2)))>;
1928 }
1929
1930 // Logical
1931 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
1932 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
1933 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
1934
1935 let Constraints = "$src1 = $dst" in {
1936   def PANDNrr : PDI<0xDF, MRMSrcReg,
1937                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1938                     "pandn\t{$src2, $dst|$dst, $src2}",
1939                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1940                                               VR128:$src2)))]>;
1941
1942   def PANDNrm : PDI<0xDF, MRMSrcMem,
1943                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
1944                     "pandn\t{$src2, $dst|$dst, $src2}",
1945                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
1946                                               (memopv2i64 addr:$src2))))]>;
1947 }
1948
1949 // SSE2 Integer comparison
1950 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
1951 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
1952 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
1953 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
1954 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
1955 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
1956
1957 // Pack instructions
1958 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
1959 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
1960 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
1961
1962 // Shuffle and unpack instructions
1963 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
1964                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1965                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1966                      [(set VR128:$dst, (v4i32 (vector_shuffle
1967                                                VR128:$src1, (undef),
1968                                                PSHUFD_shuffle_mask:$src2)))]>;
1969 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
1970                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1971                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1972                      [(set VR128:$dst, (v4i32 (vector_shuffle
1973                                                (bc_v4i32(memopv2i64 addr:$src1)),
1974                                                (undef),
1975                                                PSHUFD_shuffle_mask:$src2)))]>;
1976
1977 // SSE2 with ImmT == Imm8 and XS prefix.
1978 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
1979                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
1980                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1981                     [(set VR128:$dst, (v8i16 (vector_shuffle
1982                                               VR128:$src1, (undef),
1983                                               PSHUFHW_shuffle_mask:$src2)))]>,
1984                 XS, Requires<[HasSSE2]>;
1985 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
1986                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
1987                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1988                     [(set VR128:$dst, (v8i16 (vector_shuffle
1989                                               (bc_v8i16 (memopv2i64 addr:$src1)),
1990                                               (undef),
1991                                               PSHUFHW_shuffle_mask:$src2)))]>,
1992                 XS, Requires<[HasSSE2]>;
1993
1994 // SSE2 with ImmT == Imm8 and XD prefix.
1995 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
1996                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
1997                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1998                     [(set VR128:$dst, (v8i16 (vector_shuffle
1999                                               VR128:$src1, (undef),
2000                                               PSHUFLW_shuffle_mask:$src2)))]>,
2001                 XD, Requires<[HasSSE2]>;
2002 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2003                     (outs VR128:$dst), (ins i128mem:$src1, i32i8imm:$src2),
2004                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2005                     [(set VR128:$dst, (v8i16 (vector_shuffle
2006                                               (bc_v8i16 (memopv2i64 addr:$src1)),
2007                                               (undef),
2008                                               PSHUFLW_shuffle_mask:$src2)))]>,
2009                 XD, Requires<[HasSSE2]>;
2010
2011
2012 let Constraints = "$src1 = $dst" in {
2013   def PUNPCKLBWrr : PDI<0x60, MRMSrcReg,
2014                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2015                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2016                         [(set VR128:$dst,
2017                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2018                                   UNPCKL_shuffle_mask)))]>;
2019   def PUNPCKLBWrm : PDI<0x60, MRMSrcMem,
2020                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2021                         "punpcklbw\t{$src2, $dst|$dst, $src2}",
2022                         [(set VR128:$dst,
2023                           (v16i8 (vector_shuffle VR128:$src1,
2024                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2025                                   UNPCKL_shuffle_mask)))]>;
2026   def PUNPCKLWDrr : PDI<0x61, MRMSrcReg,
2027                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2028                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2029                         [(set VR128:$dst,
2030                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2031                                   UNPCKL_shuffle_mask)))]>;
2032   def PUNPCKLWDrm : PDI<0x61, MRMSrcMem,
2033                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2034                         "punpcklwd\t{$src2, $dst|$dst, $src2}",
2035                         [(set VR128:$dst,
2036                           (v8i16 (vector_shuffle VR128:$src1,
2037                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2038                                   UNPCKL_shuffle_mask)))]>;
2039   def PUNPCKLDQrr : PDI<0x62, MRMSrcReg,
2040                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2041                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2042                         [(set VR128:$dst,
2043                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2044                                   UNPCKL_shuffle_mask)))]>;
2045   def PUNPCKLDQrm : PDI<0x62, MRMSrcMem,
2046                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2047                         "punpckldq\t{$src2, $dst|$dst, $src2}",
2048                         [(set VR128:$dst,
2049                           (v4i32 (vector_shuffle VR128:$src1,
2050                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2051                                   UNPCKL_shuffle_mask)))]>;
2052   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2053                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2054                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2055                         [(set VR128:$dst,
2056                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2057                                   UNPCKL_shuffle_mask)))]>;
2058   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2059                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2060                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2061                         [(set VR128:$dst,
2062                           (v2i64 (vector_shuffle VR128:$src1,
2063                                   (memopv2i64 addr:$src2),
2064                                   UNPCKL_shuffle_mask)))]>;
2065
2066   def PUNPCKHBWrr : PDI<0x68, MRMSrcReg,
2067                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2068                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2069                         [(set VR128:$dst,
2070                           (v16i8 (vector_shuffle VR128:$src1, VR128:$src2,
2071                                   UNPCKH_shuffle_mask)))]>;
2072   def PUNPCKHBWrm : PDI<0x68, MRMSrcMem,
2073                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2074                         "punpckhbw\t{$src2, $dst|$dst, $src2}",
2075                         [(set VR128:$dst,
2076                           (v16i8 (vector_shuffle VR128:$src1,
2077                                   (bc_v16i8 (memopv2i64 addr:$src2)),
2078                                   UNPCKH_shuffle_mask)))]>;
2079   def PUNPCKHWDrr : PDI<0x69, MRMSrcReg,
2080                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2081                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2082                         [(set VR128:$dst,
2083                           (v8i16 (vector_shuffle VR128:$src1, VR128:$src2,
2084                                   UNPCKH_shuffle_mask)))]>;
2085   def PUNPCKHWDrm : PDI<0x69, MRMSrcMem,
2086                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2087                         "punpckhwd\t{$src2, $dst|$dst, $src2}",
2088                         [(set VR128:$dst,
2089                           (v8i16 (vector_shuffle VR128:$src1,
2090                                   (bc_v8i16 (memopv2i64 addr:$src2)),
2091                                   UNPCKH_shuffle_mask)))]>;
2092   def PUNPCKHDQrr : PDI<0x6A, MRMSrcReg,
2093                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2094                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2095                         [(set VR128:$dst,
2096                           (v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2097                                   UNPCKH_shuffle_mask)))]>;
2098   def PUNPCKHDQrm : PDI<0x6A, MRMSrcMem,
2099                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2100                         "punpckhdq\t{$src2, $dst|$dst, $src2}",
2101                         [(set VR128:$dst,
2102                           (v4i32 (vector_shuffle VR128:$src1,
2103                                   (bc_v4i32 (memopv2i64 addr:$src2)),
2104                                   UNPCKH_shuffle_mask)))]>;
2105   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2106                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2107                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2108                         [(set VR128:$dst,
2109                           (v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2110                                   UNPCKH_shuffle_mask)))]>;
2111   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2112                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2113                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2114                         [(set VR128:$dst,
2115                           (v2i64 (vector_shuffle VR128:$src1,
2116                                   (memopv2i64 addr:$src2),
2117                                   UNPCKH_shuffle_mask)))]>;
2118 }
2119
2120 // Extract / Insert
2121 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2122                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2123                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2124                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2125                                                 imm:$src2))]>;
2126 let Constraints = "$src1 = $dst" in {
2127   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2128                        (outs VR128:$dst), (ins VR128:$src1,
2129                         GR32:$src2, i32i8imm:$src3),
2130                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2131                        [(set VR128:$dst,
2132                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2133   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2134                        (outs VR128:$dst), (ins VR128:$src1,
2135                         i16mem:$src2, i32i8imm:$src3),
2136                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2137                        [(set VR128:$dst,
2138                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2139                                     imm:$src3))]>;
2140 }
2141
2142 // Mask creation
2143 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2144                      "pmovmskb\t{$src, $dst|$dst, $src}",
2145                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2146
2147 // Conditional store
2148 let Uses = [EDI] in
2149 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2150                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2151                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2152
2153 // Non-temporal stores
2154 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2155                     "movntpd\t{$src, $dst|$dst, $src}",
2156                     [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2157 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2158                     "movntdq\t{$src, $dst|$dst, $src}",
2159                     [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2160 def MOVNTImr  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2161                     "movnti\t{$src, $dst|$dst, $src}",
2162                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2163                   TB, Requires<[HasSSE2]>;
2164
2165 // Flush cache
2166 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2167                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2168               TB, Requires<[HasSSE2]>;
2169
2170 // Load, store, and memory fence
2171 def LFENCE : I<0xAE, MRM5m, (outs), (ins),
2172                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2173 def MFENCE : I<0xAE, MRM6m, (outs), (ins),
2174                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2175
2176 //TODO: custom lower this so as to never even generate the noop
2177 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2178            (i8 0)), (NOOP)>;
2179 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2180 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2181 def : Pat<(membarrier (i8 imm:$ll), (i8 imm:$ls), (i8 imm:$sl), (i8 imm:$ss),
2182            (i8 1)), (MFENCE)>;
2183
2184 // Alias instructions that map zero vector to pxor / xorp* for sse.
2185 let isReMaterializable = 1 in
2186   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins),
2187                          "pcmpeqd\t$dst, $dst",
2188                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2189
2190 // FR64 to 128-bit vector conversion.
2191 def MOVSD2PDrr : SDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins FR64:$src),
2192                       "movsd\t{$src, $dst|$dst, $src}",
2193                       [(set VR128:$dst,
2194                         (v2f64 (scalar_to_vector FR64:$src)))]>;
2195 def MOVSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2196                      "movsd\t{$src, $dst|$dst, $src}",
2197                      [(set VR128:$dst,
2198                        (v2f64 (scalar_to_vector (loadf64 addr:$src))))]>;
2199
2200 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2201                       "movd\t{$src, $dst|$dst, $src}",
2202                       [(set VR128:$dst,
2203                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2204 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2205                       "movd\t{$src, $dst|$dst, $src}",
2206                       [(set VR128:$dst,
2207                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2208
2209 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2210                       "movd\t{$src, $dst|$dst, $src}",
2211                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2212
2213 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2214                       "movd\t{$src, $dst|$dst, $src}",
2215                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2216
2217 // SSE2 instructions with XS prefix
2218 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2219                     "movq\t{$src, $dst|$dst, $src}",
2220                     [(set VR128:$dst,
2221                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2222                   Requires<[HasSSE2]>;
2223 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2224                       "movq\t{$src, $dst|$dst, $src}",
2225                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2226                                     (iPTR 0))), addr:$dst)]>;
2227
2228 // FIXME: may not be able to eliminate this movss with coalescing the src and
2229 // dest register classes are different. We really want to write this pattern
2230 // like this:
2231 // def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
2232 //           (f32 FR32:$src)>;
2233 def MOVPD2SDrr : SDI<0x10, MRMSrcReg, (outs FR64:$dst), (ins VR128:$src),
2234                      "movsd\t{$src, $dst|$dst, $src}",
2235                      [(set FR64:$dst, (vector_extract (v2f64 VR128:$src),
2236                                        (iPTR 0)))]>;
2237 def MOVPD2SDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
2238                      "movsd\t{$src, $dst|$dst, $src}",
2239                      [(store (f64 (vector_extract (v2f64 VR128:$src),
2240                                    (iPTR 0))), addr:$dst)]>;
2241 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2242                        "movd\t{$src, $dst|$dst, $src}",
2243                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2244                                         (iPTR 0)))]>;
2245 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2246                        "movd\t{$src, $dst|$dst, $src}",
2247                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2248                                      (iPTR 0))), addr:$dst)]>;
2249
2250 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2251                       "movd\t{$src, $dst|$dst, $src}",
2252                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2253 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2254                       "movd\t{$src, $dst|$dst, $src}",
2255                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2256
2257
2258 // Move to lower bits of a VR128, leaving upper bits alone.
2259 // Three operand (but two address) aliases.
2260 let Constraints = "$src1 = $dst" in {
2261   let neverHasSideEffects = 1 in
2262   def MOVLSD2PDrr : SDI<0x10, MRMSrcReg,
2263                         (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
2264                         "movsd\t{$src2, $dst|$dst, $src2}", []>;
2265
2266   let AddedComplexity = 15 in
2267     def MOVLPDrr : SDI<0x10, MRMSrcReg,
2268                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2269                        "movsd\t{$src2, $dst|$dst, $src2}",
2270                        [(set VR128:$dst,
2271                          (v2f64 (vector_shuffle VR128:$src1, VR128:$src2,
2272                                  MOVL_shuffle_mask)))]>;
2273 }
2274
2275 // Store / copy lower 64-bits of a XMM register.
2276 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2277                      "movq\t{$src, $dst|$dst, $src}",
2278                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2279
2280 // Move to lower bits of a VR128 and zeroing upper bits.
2281 // Loading from memory automatically zeroing upper bits.
2282 let AddedComplexity = 20 in
2283   def MOVZSD2PDrm : SDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2284                         "movsd\t{$src, $dst|$dst, $src}",
2285                         [(set VR128:$dst,
2286                           (v2f64 (vector_shuffle immAllZerosV_bc,
2287                                   (v2f64 (scalar_to_vector
2288                                           (loadf64 addr:$src))),
2289                                   MOVL_shuffle_mask)))]>;
2290
2291 // movd / movq to XMM register zero-extends
2292 let AddedComplexity = 15 in {
2293 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2294                        "movd\t{$src, $dst|$dst, $src}",
2295                        [(set VR128:$dst,
2296                          (v4i32 (vector_shuffle immAllZerosV,
2297                                  (v4i32 (scalar_to_vector GR32:$src)),
2298                                  MOVL_shuffle_mask)))]>;
2299 // This is X86-64 only.
2300 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2301                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2302                        [(set VR128:$dst,
2303                          (v2i64 (vector_shuffle immAllZerosV_bc,
2304                                  (v2i64 (scalar_to_vector GR64:$src)),
2305                                  MOVL_shuffle_mask)))]>;
2306 }
2307
2308 let AddedComplexity = 20 in {
2309 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2310                        "movd\t{$src, $dst|$dst, $src}",
2311                        [(set VR128:$dst,
2312                          (v4i32 (vector_shuffle immAllZerosV,
2313                                  (v4i32 (scalar_to_vector (loadi32 addr:$src))),
2314                                  MOVL_shuffle_mask)))]>;
2315 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2316                      "movq\t{$src, $dst|$dst, $src}",
2317                      [(set VR128:$dst,
2318                        (v2i64 (vector_shuffle immAllZerosV_bc,
2319                               (v2i64 (scalar_to_vector (loadi64 addr:$src))),
2320                               MOVL_shuffle_mask)))]>, XS,
2321                    Requires<[HasSSE2]>;
2322 }
2323
2324 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2325 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2326 let AddedComplexity = 15 in
2327 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2328                         "movq\t{$src, $dst|$dst, $src}",
2329                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2330                                              VR128:$src,
2331                                              MOVL_shuffle_mask)))]>,
2332                       XS, Requires<[HasSSE2]>;
2333
2334 let AddedComplexity = 20 in
2335 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2336                         "movq\t{$src, $dst|$dst, $src}",
2337                     [(set VR128:$dst, (v2i64 (vector_shuffle immAllZerosV_bc,
2338                                              (memopv2i64 addr:$src),
2339                                              MOVL_shuffle_mask)))]>,
2340                       XS, Requires<[HasSSE2]>;
2341
2342 //===----------------------------------------------------------------------===//
2343 // SSE3 Instructions
2344 //===----------------------------------------------------------------------===//
2345
2346 // Move Instructions
2347 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2348                       "movshdup\t{$src, $dst|$dst, $src}",
2349                       [(set VR128:$dst, (v4f32 (vector_shuffle
2350                                                 VR128:$src, (undef),
2351                                                 MOVSHDUP_shuffle_mask)))]>;
2352 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2353                       "movshdup\t{$src, $dst|$dst, $src}",
2354                       [(set VR128:$dst, (v4f32 (vector_shuffle
2355                                                 (memopv4f32 addr:$src), (undef),
2356                                                 MOVSHDUP_shuffle_mask)))]>;
2357
2358 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2359                       "movsldup\t{$src, $dst|$dst, $src}",
2360                       [(set VR128:$dst, (v4f32 (vector_shuffle
2361                                                 VR128:$src, (undef),
2362                                                 MOVSLDUP_shuffle_mask)))]>;
2363 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2364                       "movsldup\t{$src, $dst|$dst, $src}",
2365                       [(set VR128:$dst, (v4f32 (vector_shuffle
2366                                                 (memopv4f32 addr:$src), (undef),
2367                                                 MOVSLDUP_shuffle_mask)))]>;
2368
2369 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2370                       "movddup\t{$src, $dst|$dst, $src}",
2371                       [(set VR128:$dst, (v2f64 (vector_shuffle
2372                                                 VR128:$src, (undef),
2373                                                 SSE_splat_lo_mask)))]>;
2374 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2375                       "movddup\t{$src, $dst|$dst, $src}",
2376                       [(set VR128:$dst,
2377                         (v2f64 (vector_shuffle
2378                                 (scalar_to_vector (loadf64 addr:$src)),
2379                                 (undef),
2380                                 SSE_splat_lo_mask)))]>;
2381
2382 // Arithmetic
2383 let Constraints = "$src1 = $dst" in {
2384   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2385                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2386                         "addsubps\t{$src2, $dst|$dst, $src2}",
2387                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2388                                            VR128:$src2))]>;
2389   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2390                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2391                         "addsubps\t{$src2, $dst|$dst, $src2}",
2392                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2393                                            (load addr:$src2)))]>;
2394   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2395                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2396                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2397                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2398                                           VR128:$src2))]>;
2399   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2400                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2401                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2402                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2403                                           (load addr:$src2)))]>;
2404 }
2405
2406 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2407                    "lddqu\t{$src, $dst|$dst, $src}",
2408                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2409
2410 // Horizontal ops
2411 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2412   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2413          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2414          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2415 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2416   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2417          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2418          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (load addr:$src2))))]>;
2419 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2420   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2421         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2422         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2423 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2424   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2425         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2426         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (load addr:$src2))))]>;
2427
2428 let Constraints = "$src1 = $dst" in {
2429   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2430   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2431   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2432   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2433   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2434   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2435   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2436   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2437 }
2438
2439 // Thread synchronization
2440 def MONITOR : I<0xC8, RawFrm, (outs), (ins), "monitor",
2441                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2442 def MWAIT   : I<0xC9, RawFrm, (outs), (ins), "mwait",
2443                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2444
2445 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2446 let AddedComplexity = 15 in
2447 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2448                   MOVSHDUP_shuffle_mask)),
2449           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2450 let AddedComplexity = 20 in
2451 def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2452                   MOVSHDUP_shuffle_mask)),
2453           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2454
2455 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2456 let AddedComplexity = 15 in
2457   def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2458                     MOVSLDUP_shuffle_mask)),
2459             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2460 let AddedComplexity = 20 in
2461   def : Pat<(v4i32 (vector_shuffle (bc_v4i32 (memopv2i64 addr:$src)), (undef),
2462                     MOVSLDUP_shuffle_mask)),
2463             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2464
2465 //===----------------------------------------------------------------------===//
2466 // SSSE3 Instructions
2467 //===----------------------------------------------------------------------===//
2468
2469 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2470 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2471                               Intrinsic IntId64, Intrinsic IntId128> {
2472   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2473                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2474                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2475
2476   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2477                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2478                    [(set VR64:$dst,
2479                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2480
2481   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2482                     (ins VR128:$src),
2483                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2484                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2485                     OpSize;
2486
2487   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2488                     (ins i128mem:$src),
2489                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2490                     [(set VR128:$dst,
2491                       (IntId128
2492                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2493 }
2494
2495 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2496 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2497                                Intrinsic IntId64, Intrinsic IntId128> {
2498   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2499                    (ins VR64:$src),
2500                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2501                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2502
2503   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2504                    (ins i64mem:$src),
2505                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2506                    [(set VR64:$dst,
2507                      (IntId64
2508                       (bitconvert (memopv4i16 addr:$src))))]>;
2509
2510   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2511                     (ins VR128:$src),
2512                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2513                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2514                     OpSize;
2515
2516   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2517                     (ins i128mem:$src),
2518                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2519                     [(set VR128:$dst,
2520                       (IntId128
2521                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2522 }
2523
2524 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2525 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2526                                Intrinsic IntId64, Intrinsic IntId128> {
2527   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2528                    (ins VR64:$src),
2529                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2530                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2531
2532   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2533                    (ins i64mem:$src),
2534                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2535                    [(set VR64:$dst,
2536                      (IntId64
2537                       (bitconvert (memopv2i32 addr:$src))))]>;
2538
2539   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2540                     (ins VR128:$src),
2541                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2542                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2543                     OpSize;
2544
2545   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2546                     (ins i128mem:$src),
2547                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2548                     [(set VR128:$dst,
2549                       (IntId128
2550                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2551 }
2552
2553 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2554                                        int_x86_ssse3_pabs_b,
2555                                        int_x86_ssse3_pabs_b_128>;
2556 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2557                                        int_x86_ssse3_pabs_w,
2558                                        int_x86_ssse3_pabs_w_128>;
2559 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2560                                        int_x86_ssse3_pabs_d,
2561                                        int_x86_ssse3_pabs_d_128>;
2562
2563 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2564 let Constraints = "$src1 = $dst" in {
2565   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2566                                  Intrinsic IntId64, Intrinsic IntId128,
2567                                  bit Commutable = 0> {
2568     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2569                      (ins VR64:$src1, VR64:$src2),
2570                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2571                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2572       let isCommutable = Commutable;
2573     }
2574     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2575                      (ins VR64:$src1, i64mem:$src2),
2576                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2577                      [(set VR64:$dst,
2578                        (IntId64 VR64:$src1,
2579                         (bitconvert (memopv8i8 addr:$src2))))]>;
2580
2581     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2582                       (ins VR128:$src1, VR128:$src2),
2583                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2584                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2585                       OpSize {
2586       let isCommutable = Commutable;
2587     }
2588     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2589                       (ins VR128:$src1, i128mem:$src2),
2590                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2591                       [(set VR128:$dst,
2592                         (IntId128 VR128:$src1,
2593                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2594   }
2595 }
2596
2597 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2598 let Constraints = "$src1 = $dst" in {
2599   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2600                                   Intrinsic IntId64, Intrinsic IntId128,
2601                                   bit Commutable = 0> {
2602     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2603                      (ins VR64:$src1, VR64:$src2),
2604                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2605                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2606       let isCommutable = Commutable;
2607     }
2608     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2609                      (ins VR64:$src1, i64mem:$src2),
2610                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2611                      [(set VR64:$dst,
2612                        (IntId64 VR64:$src1,
2613                         (bitconvert (memopv4i16 addr:$src2))))]>;
2614
2615     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2616                       (ins VR128:$src1, VR128:$src2),
2617                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2618                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2619                       OpSize {
2620       let isCommutable = Commutable;
2621     }
2622     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2623                       (ins VR128:$src1, i128mem:$src2),
2624                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2625                       [(set VR128:$dst,
2626                         (IntId128 VR128:$src1,
2627                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2628   }
2629 }
2630
2631 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2632 let Constraints = "$src1 = $dst" in {
2633   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2634                                   Intrinsic IntId64, Intrinsic IntId128,
2635                                   bit Commutable = 0> {
2636     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2637                      (ins VR64:$src1, VR64:$src2),
2638                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2639                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2640       let isCommutable = Commutable;
2641     }
2642     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2643                      (ins VR64:$src1, i64mem:$src2),
2644                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2645                      [(set VR64:$dst,
2646                        (IntId64 VR64:$src1,
2647                         (bitconvert (memopv2i32 addr:$src2))))]>;
2648
2649     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2650                       (ins VR128:$src1, VR128:$src2),
2651                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2652                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2653                       OpSize {
2654       let isCommutable = Commutable;
2655     }
2656     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2657                       (ins VR128:$src1, i128mem:$src2),
2658                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2659                       [(set VR128:$dst,
2660                         (IntId128 VR128:$src1,
2661                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2662   }
2663 }
2664
2665 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2666                                         int_x86_ssse3_phadd_w,
2667                                         int_x86_ssse3_phadd_w_128, 1>;
2668 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2669                                         int_x86_ssse3_phadd_d,
2670                                         int_x86_ssse3_phadd_d_128, 1>;
2671 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2672                                         int_x86_ssse3_phadd_sw,
2673                                         int_x86_ssse3_phadd_sw_128, 1>;
2674 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2675                                         int_x86_ssse3_phsub_w,
2676                                         int_x86_ssse3_phsub_w_128>;
2677 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2678                                         int_x86_ssse3_phsub_d,
2679                                         int_x86_ssse3_phsub_d_128>;
2680 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2681                                         int_x86_ssse3_phsub_sw,
2682                                         int_x86_ssse3_phsub_sw_128>;
2683 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2684                                         int_x86_ssse3_pmadd_ub_sw,
2685                                         int_x86_ssse3_pmadd_ub_sw_128, 1>;
2686 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2687                                         int_x86_ssse3_pmul_hr_sw,
2688                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2689 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2690                                         int_x86_ssse3_pshuf_b,
2691                                         int_x86_ssse3_pshuf_b_128>;
2692 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2693                                         int_x86_ssse3_psign_b,
2694                                         int_x86_ssse3_psign_b_128>;
2695 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2696                                         int_x86_ssse3_psign_w,
2697                                         int_x86_ssse3_psign_w_128>;
2698 defm PSIGND      : SS3I_binop_rm_int_32<0x09, "psignd",
2699                                         int_x86_ssse3_psign_d,
2700                                         int_x86_ssse3_psign_d_128>;
2701
2702 let Constraints = "$src1 = $dst" in {
2703   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2704                            (ins VR64:$src1, VR64:$src2, i16imm:$src3),
2705                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2706                            [(set VR64:$dst,
2707                              (int_x86_ssse3_palign_r
2708                               VR64:$src1, VR64:$src2,
2709                               imm:$src3))]>;
2710   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2711                            (ins VR64:$src1, i64mem:$src2, i16imm:$src3),
2712                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2713                            [(set VR64:$dst,
2714                              (int_x86_ssse3_palign_r
2715                               VR64:$src1,
2716                               (bitconvert (memopv2i32 addr:$src2)),
2717                               imm:$src3))]>;
2718
2719   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2720                            (ins VR128:$src1, VR128:$src2, i32imm:$src3),
2721                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2722                            [(set VR128:$dst,
2723                              (int_x86_ssse3_palign_r_128
2724                               VR128:$src1, VR128:$src2,
2725                               imm:$src3))]>, OpSize;
2726   def PALIGNR128rm : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2727                            (ins VR128:$src1, i128mem:$src2, i32imm:$src3),
2728                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2729                            [(set VR128:$dst,
2730                              (int_x86_ssse3_palign_r_128
2731                               VR128:$src1,
2732                               (bitconvert (memopv4i32 addr:$src2)),
2733                               imm:$src3))]>, OpSize;
2734 }
2735
2736 //===----------------------------------------------------------------------===//
2737 // Non-Instruction Patterns
2738 //===----------------------------------------------------------------------===//
2739
2740 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2741 // the isel (PreprocessForFPConvert) that can introduce loads after dag combine.
2742 // Since these loads aren't folded into the fextend, we have to match it
2743 // explicitly here.
2744 let Predicates = [HasSSE2] in
2745  def : Pat<(fextend (loadf32 addr:$src)),
2746            (CVTSS2SDrm addr:$src)>;
2747
2748 // bit_convert
2749 let Predicates = [HasSSE2] in {
2750   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2751   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2752   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2753   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2754   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2755   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2756   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2757   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2758   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2759   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2760   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2761   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2762   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2763   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2764   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2765   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2766   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2767   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2768   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2769   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2770   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2771   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2772   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2773   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2774   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2775   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2776   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2777   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2778   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2779   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2780 }
2781
2782 // Move scalar to XMM zero-extended
2783 // movd to XMM register zero-extends
2784 let AddedComplexity = 15 in {
2785 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2786 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc,
2787                   (v2f64 (scalar_to_vector FR64:$src)), MOVL_shuffle_mask)),
2788           (MOVLSD2PDrr (V_SET0), FR64:$src)>, Requires<[HasSSE2]>;
2789 def : Pat<(v4f32 (vector_shuffle immAllZerosV_bc,
2790                   (v4f32 (scalar_to_vector FR32:$src)), MOVL_shuffle_mask)),
2791           (MOVLSS2PSrr (V_SET0), FR32:$src)>, Requires<[HasSSE2]>;
2792 }
2793
2794 // Splat v2f64 / v2i64
2795 let AddedComplexity = 10 in {
2796 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2797           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2798 def : Pat<(vector_shuffle (v2f64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2799           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2800 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), SSE_splat_lo_mask:$sm),
2801           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2802 def : Pat<(vector_shuffle (v2i64 VR128:$src), (undef), UNPCKH_shuffle_mask:$sm),
2803           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2804 }
2805
2806 // Special unary SHUFPSrri case.
2807 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2808            SHUFP_unary_shuffle_mask:$sm)),
2809           (SHUFPSrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2810       Requires<[HasSSE1]>;
2811 // Special unary SHUFPDrri case.
2812 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (undef),
2813            SHUFP_unary_shuffle_mask:$sm)),
2814           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2815       Requires<[HasSSE2]>;
2816 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2817 def : Pat<(vector_shuffle (bc_v4i32 (memopv4f32 addr:$src1)), (undef),
2818            SHUFP_unary_shuffle_mask:$sm),
2819           (PSHUFDmi addr:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2820       Requires<[HasSSE2]>;
2821 // Special binary v4i32 shuffle cases with SHUFPS.
2822 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (v4i32 VR128:$src2),
2823            PSHUFD_binary_shuffle_mask:$sm)),
2824           (SHUFPSrri VR128:$src1, VR128:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2825            Requires<[HasSSE2]>;
2826 def : Pat<(v4i32 (vector_shuffle VR128:$src1,
2827            (bc_v4i32 (memopv2i64 addr:$src2)), PSHUFD_binary_shuffle_mask:$sm)),
2828           (SHUFPSrmi VR128:$src1, addr:$src2, PSHUFD_binary_shuffle_mask:$sm)>,
2829            Requires<[HasSSE2]>;
2830 // Special binary v2i64 shuffle cases using SHUFPDrri.
2831 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2832                  SHUFP_shuffle_mask:$sm)),
2833           (SHUFPDrri VR128:$src1, VR128:$src2, SHUFP_shuffle_mask:$sm)>,
2834           Requires<[HasSSE2]>;
2835 // Special unary SHUFPDrri case.
2836 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (undef),
2837            SHUFP_unary_shuffle_mask:$sm)),
2838           (SHUFPDrri VR128:$src1, VR128:$src1, SHUFP_unary_shuffle_mask:$sm)>,
2839       Requires<[HasSSE2]>;
2840
2841 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2842 let AddedComplexity = 10 in {
2843 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2844                   UNPCKL_v_undef_shuffle_mask)),
2845           (UNPCKLPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2846 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2847                   UNPCKL_v_undef_shuffle_mask)),
2848           (PUNPCKLBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2849 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2850                   UNPCKL_v_undef_shuffle_mask)),
2851           (PUNPCKLWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2852 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2853                   UNPCKL_v_undef_shuffle_mask)),
2854           (PUNPCKLDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2855 }
2856
2857 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2858 let AddedComplexity = 10 in {
2859 def : Pat<(v4f32 (vector_shuffle VR128:$src, (undef),
2860                   UNPCKH_v_undef_shuffle_mask)),
2861           (UNPCKHPSrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2862 def : Pat<(v16i8 (vector_shuffle VR128:$src, (undef),
2863                   UNPCKH_v_undef_shuffle_mask)),
2864           (PUNPCKHBWrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2865 def : Pat<(v8i16 (vector_shuffle VR128:$src, (undef),
2866                   UNPCKH_v_undef_shuffle_mask)),
2867           (PUNPCKHWDrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2868 def : Pat<(v4i32 (vector_shuffle VR128:$src, (undef),
2869                   UNPCKH_v_undef_shuffle_mask)),
2870           (PUNPCKHDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE1]>;
2871 }
2872
2873 let AddedComplexity = 15 in {
2874 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
2875 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2876                   MOVHP_shuffle_mask)),
2877           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
2878
2879 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
2880 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2881                   MOVHLPS_shuffle_mask)),
2882           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
2883
2884 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
2885 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (undef),
2886                   MOVHLPS_v_undef_shuffle_mask)),
2887           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2888 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (undef),
2889                   MOVHLPS_v_undef_shuffle_mask)),
2890           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
2891 }
2892
2893 let AddedComplexity = 20 in {
2894 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
2895 // vector_shuffle v1, (load v2) <0, 1, 4, 5> using MOVHPS
2896 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2897                   MOVLP_shuffle_mask)),
2898           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2899 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2900                   MOVLP_shuffle_mask)),
2901           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2902 def : Pat<(v4f32 (vector_shuffle VR128:$src1, (memopv4f32 addr:$src2),
2903                   MOVHP_shuffle_mask)),
2904           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2905 def : Pat<(v2f64 (vector_shuffle VR128:$src1, (memopv2f64 addr:$src2),
2906                   MOVHP_shuffle_mask)),
2907           (MOVHPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2908
2909 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2910                   MOVLP_shuffle_mask)),
2911           (MOVLPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2912 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2913                   MOVLP_shuffle_mask)),
2914           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2915 def : Pat<(v4i32 (vector_shuffle VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)),
2916                   MOVHP_shuffle_mask)),
2917           (MOVHPSrm VR128:$src1, addr:$src2)>, Requires<[HasSSE1]>;
2918 def : Pat<(v2i64 (vector_shuffle VR128:$src1, (memopv2i64 addr:$src2),
2919                   MOVLP_shuffle_mask)),
2920           (MOVLPDrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2921 }
2922
2923 let AddedComplexity = 15 in {
2924 // Setting the lowest element in the vector.
2925 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2926                   MOVL_shuffle_mask)),
2927           (MOVLPSrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2928 def : Pat<(v2i64 (vector_shuffle VR128:$src1, VR128:$src2,
2929                   MOVL_shuffle_mask)),
2930           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2931
2932 // vector_shuffle v1, v2 <4, 5, 2, 3> using MOVLPDrr (movsd)
2933 def : Pat<(v4f32 (vector_shuffle VR128:$src1, VR128:$src2,
2934                   MOVLP_shuffle_mask)),
2935           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2936 def : Pat<(v4i32 (vector_shuffle VR128:$src1, VR128:$src2,
2937                   MOVLP_shuffle_mask)),
2938           (MOVLPDrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2939 }
2940
2941 // Set lowest element and zero upper elements.
2942 let AddedComplexity = 15 in
2943 def : Pat<(v2f64 (vector_shuffle immAllZerosV_bc, VR128:$src,
2944            MOVL_shuffle_mask)),
2945           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
2946
2947
2948 // FIXME: Temporary workaround since 2-wide shuffle is broken.
2949 def : Pat<(int_x86_sse2_movs_d  VR128:$src1, VR128:$src2),
2950           (v2f64 (MOVLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2951 def : Pat<(int_x86_sse2_loadh_pd VR128:$src1, addr:$src2),
2952           (v2f64 (MOVHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2953 def : Pat<(int_x86_sse2_loadl_pd VR128:$src1, addr:$src2),
2954           (v2f64 (MOVLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2955 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, VR128:$src2, imm:$src3),
2956           (v2f64 (SHUFPDrri VR128:$src1, VR128:$src2, imm:$src3))>,
2957       Requires<[HasSSE2]>;
2958 def : Pat<(int_x86_sse2_shuf_pd VR128:$src1, (load addr:$src2), imm:$src3),
2959           (v2f64 (SHUFPDrmi VR128:$src1, addr:$src2, imm:$src3))>,
2960       Requires<[HasSSE2]>;
2961 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, VR128:$src2),
2962           (v2f64 (UNPCKHPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2963 def : Pat<(int_x86_sse2_unpckh_pd VR128:$src1, (load addr:$src2)),
2964           (v2f64 (UNPCKHPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2965 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, VR128:$src2),
2966           (v2f64 (UNPCKLPDrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2967 def : Pat<(int_x86_sse2_unpckl_pd VR128:$src1, (load addr:$src2)),
2968           (v2f64 (UNPCKLPDrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2969 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, VR128:$src2),
2970           (v2i64 (PUNPCKHQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2971 def : Pat<(int_x86_sse2_punpckh_qdq VR128:$src1, (load addr:$src2)),
2972           (v2i64 (PUNPCKHQDQrm VR128:$src1, addr:$src2))>, Requires<[HasSSE2]>;
2973 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, VR128:$src2),
2974           (v2i64 (PUNPCKLQDQrr VR128:$src1, VR128:$src2))>, Requires<[HasSSE2]>;
2975 def : Pat<(int_x86_sse2_punpckl_qdq VR128:$src1, (load addr:$src2)),
2976           (PUNPCKLQDQrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2977
2978 // Some special case pandn patterns.
2979 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2980                   VR128:$src2)),
2981           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2982 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2983                   VR128:$src2)),
2984           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2985 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2986                   VR128:$src2)),
2987           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
2988
2989 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
2990                   (memopv2i64 addr:$src2))),
2991           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2992 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
2993                   (memopv2i64 addr:$src2))),
2994           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2995 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
2996                   (memopv2i64 addr:$src2))),
2997           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
2998
2999 // vector -> vector casts
3000 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3001           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3002 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3003           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3004
3005 // Use movaps / movups for SSE integer load / store (one byte shorter).
3006 def : Pat<(alignedloadv4i32 addr:$src),
3007           (MOVAPSrm addr:$src)>, Requires<[HasSSE1]>;
3008 def : Pat<(loadv4i32 addr:$src),
3009           (MOVUPSrm addr:$src)>, Requires<[HasSSE1]>;
3010 def : Pat<(alignedloadv2i64 addr:$src),
3011           (MOVAPSrm addr:$src)>, Requires<[HasSSE2]>;
3012 def : Pat<(loadv2i64 addr:$src),
3013           (MOVUPSrm addr:$src)>, Requires<[HasSSE2]>;
3014
3015 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3016           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3017 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3018           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3019 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3020           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3021 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3022           (MOVAPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3023 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3024           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3025 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3026           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3027 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3028           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3029 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3030           (MOVUPSmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3031
3032 //===----------------------------------------------------------------------===//
3033 // SSE4.1 Instructions
3034 //===----------------------------------------------------------------------===//
3035
3036 multiclass sse41_fp_unop_rm<bits<8> opcss, bits<8> opcps,
3037                             bits<8> opcsd, bits<8> opcpd,
3038                             string OpcodeStr,
3039                             Intrinsic F32Int,
3040                             Intrinsic V4F32Int,
3041                             Intrinsic F64Int,
3042                             Intrinsic V2F64Int> {
3043   // Intrinsic operation, reg.
3044   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3045                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3046                     !strconcat(OpcodeStr,
3047                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3048                     [(set VR128:$dst, (F32Int VR128:$src1, imm:$src2))]>,
3049                     OpSize;
3050
3051   // Intrinsic operation, mem.
3052   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3053                     (outs VR128:$dst), (ins ssmem:$src1, i32i8imm:$src2),
3054                     !strconcat(OpcodeStr,
3055                     "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3056                     [(set VR128:$dst, (F32Int sse_load_f32:$src1, imm:$src2))]>,
3057                     OpSize;
3058
3059   // Vector intrinsic operation, reg
3060   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3061                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3062                     !strconcat(OpcodeStr,
3063                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3064                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3065                     OpSize;
3066
3067   // Vector intrinsic operation, mem
3068   def PSm_Int : SS4AIi8<opcps, MRMSrcMem,
3069                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3070                     !strconcat(OpcodeStr,
3071                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3072                     [(set VR128:$dst, (V4F32Int (load addr:$src1),imm:$src2))]>,
3073                     OpSize;
3074
3075   // Intrinsic operation, reg.
3076   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3077                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3078                     !strconcat(OpcodeStr,
3079                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3080                     [(set VR128:$dst, (F64Int VR128:$src1, imm:$src2))]>,
3081                     OpSize;
3082
3083   // Intrinsic operation, mem.
3084   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3085                     (outs VR128:$dst), (ins sdmem:$src1, i32i8imm:$src2),
3086                     !strconcat(OpcodeStr,
3087                     "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3088                     [(set VR128:$dst, (F64Int sse_load_f64:$src1, imm:$src2))]>,
3089                     OpSize;
3090
3091   // Vector intrinsic operation, reg
3092   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3093                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3094                     !strconcat(OpcodeStr,
3095                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3096                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3097                     OpSize;
3098
3099   // Vector intrinsic operation, mem
3100   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3101                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3102                     !strconcat(OpcodeStr,
3103                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3104                     [(set VR128:$dst, (V2F64Int (load addr:$src1),imm:$src2))]>,
3105                     OpSize;
3106 }
3107
3108 // FP round - roundss, roundps, roundsd, roundpd
3109 defm ROUND  : sse41_fp_unop_rm<0x0A, 0x08, 0x0B, 0x09, "round",
3110                                int_x86_sse41_round_ss, int_x86_sse41_round_ps,
3111                                int_x86_sse41_round_sd, int_x86_sse41_round_pd>;
3112
3113 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3114 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3115                                  Intrinsic IntId128> {
3116   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3117                     (ins VR128:$src),
3118                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3119                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3120   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3121                      (ins i128mem:$src),
3122                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3123                      [(set VR128:$dst,
3124                        (IntId128
3125                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3126 }
3127
3128 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3129                                          int_x86_sse41_phminposuw>;
3130
3131 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3132 let Constraints = "$src1 = $dst" in {
3133   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3134                                 Intrinsic IntId128, bit Commutable = 0> {
3135     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3136                    (ins VR128:$src1, VR128:$src2),
3137                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3138                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3139                    OpSize {
3140       let isCommutable = Commutable;
3141     }
3142     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3143                    (ins VR128:$src1, i128mem:$src2),
3144                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3145                    [(set VR128:$dst,
3146                      (IntId128 VR128:$src1,
3147                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3148   }
3149 }
3150
3151 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3152                                        int_x86_sse41_pcmpeqq, 1>;
3153 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3154                                        int_x86_sse41_packusdw, 0>;
3155 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3156                                        int_x86_sse41_pminsb, 1>;
3157 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3158                                        int_x86_sse41_pminsd, 1>;
3159 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3160                                        int_x86_sse41_pminud, 1>;
3161 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3162                                        int_x86_sse41_pminuw, 1>;
3163 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3164                                        int_x86_sse41_pmaxsb, 1>;
3165 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3166                                        int_x86_sse41_pmaxsd, 1>;
3167 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3168                                        int_x86_sse41_pmaxud, 1>;
3169 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3170                                        int_x86_sse41_pmaxuw, 1>;
3171 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq",
3172                                        int_x86_sse41_pmuldq, 1>;
3173
3174
3175 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3176 let Constraints = "$src1 = $dst" in {
3177   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, SDNode OpNode,
3178                                 Intrinsic IntId128, bit Commutable = 0> {
3179     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3180                    (ins VR128:$src1, VR128:$src2),
3181                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3182                    [(set VR128:$dst, (OpNode (v4i32 VR128:$src1),
3183                                                     VR128:$src2))]>, OpSize {
3184       let isCommutable = Commutable;
3185     }
3186     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3187                       (ins VR128:$src1, VR128:$src2),
3188                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3189                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3190                       OpSize {
3191       let isCommutable = Commutable;
3192     }
3193     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3194                    (ins VR128:$src1, i128mem:$src2),
3195                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3196                    [(set VR128:$dst,
3197                      (OpNode VR128:$src1, (memopv4i32 addr:$src2)))]>, OpSize;
3198     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3199                        (ins VR128:$src1, i128mem:$src2),
3200                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3201                        [(set VR128:$dst,
3202                         (IntId128 VR128:$src1, (memopv4i32 addr:$src2)))]>,
3203                        OpSize;
3204   }
3205 }
3206 defm PMULLD       : SS41I_binop_patint<0x40, "pmulld", mul,
3207                                        int_x86_sse41_pmulld, 1>;
3208
3209
3210 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3211 let Constraints = "$src1 = $dst" in {
3212   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3213                                  Intrinsic IntId128, bit Commutable = 0> {
3214     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3215                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3216                     !strconcat(OpcodeStr,
3217                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3218                     [(set VR128:$dst,
3219                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3220                     OpSize {
3221       let isCommutable = Commutable;
3222     }
3223     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3224                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3225                     !strconcat(OpcodeStr,
3226                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3227                     [(set VR128:$dst,
3228                       (IntId128 VR128:$src1,
3229                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3230                     OpSize;
3231   }
3232 }
3233
3234 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3235                                         int_x86_sse41_blendps, 0>;
3236 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3237                                         int_x86_sse41_blendpd, 0>;
3238 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3239                                         int_x86_sse41_pblendw, 0>;
3240 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3241                                         int_x86_sse41_dpps, 1>;
3242 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3243                                         int_x86_sse41_dppd, 1>;
3244 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3245                                         int_x86_sse41_mpsadbw, 0>;
3246
3247
3248 /// SS41I_ternary_int - SSE 4.1 ternary operator
3249 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3250   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3251     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3252                     (ins VR128:$src1, VR128:$src2),
3253                     !strconcat(OpcodeStr,
3254                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3255                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3256                     OpSize;
3257
3258     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3259                     (ins VR128:$src1, i128mem:$src2),
3260                     !strconcat(OpcodeStr,
3261                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3262                     [(set VR128:$dst,
3263                       (IntId VR128:$src1,
3264                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3265   }
3266 }
3267
3268 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3269 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3270 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3271
3272
3273 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3274   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3275                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3276                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3277
3278   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3279                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3280                  [(set VR128:$dst,
3281                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3282 }
3283
3284 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3285 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3286 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3287 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3288 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3289 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3290
3291 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3292   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3293                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3294                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3295
3296   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3297                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3298                  [(set VR128:$dst,
3299                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3300 }
3301
3302 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3303 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3304 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3305 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3306
3307 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3308   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3309                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3310                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3311
3312   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3313                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3314                  [(set VR128:$dst,
3315                    (IntId (bitconvert (v4i32 (load addr:$src)))))]>, OpSize;
3316 }
3317
3318 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3319 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovsxbq", int_x86_sse41_pmovzxbq>;
3320
3321
3322 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3323 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3324   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3325                  (ins VR128:$src1, i32i8imm:$src2),
3326                  !strconcat(OpcodeStr,
3327                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3328                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3329                  OpSize;
3330   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3331                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3332                  !strconcat(OpcodeStr,
3333                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3334                  []>, OpSize;
3335 // FIXME:
3336 // There's an AssertZext in the way of writing the store pattern
3337 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3338 }
3339
3340 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3341
3342
3343 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3344 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3345   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3346                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3347                  !strconcat(OpcodeStr,
3348                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3349                  []>, OpSize;
3350 // FIXME:
3351 // There's an AssertZext in the way of writing the store pattern
3352 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3353 }
3354
3355 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3356
3357
3358 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3359 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3360   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3361                  (ins VR128:$src1, i32i8imm:$src2),
3362                  !strconcat(OpcodeStr,
3363                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3364                  [(set GR32:$dst,
3365                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3366   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3367                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3368                  !strconcat(OpcodeStr,
3369                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3370                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3371                           addr:$dst)]>, OpSize;
3372 }
3373
3374 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3375
3376
3377 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3378 /// destination
3379 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3380   // Not worth matching to rr form of extractps since the result is in GPR32.
3381   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3382                  (ins VR128:$src1, i32i8imm:$src2),
3383                  !strconcat(OpcodeStr,
3384                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3385                  [/*(set GR32:$dst,
3386                   (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))*/]>,
3387            OpSize;
3388   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3389                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3390                  !strconcat(OpcodeStr,
3391                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3392                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3393                           addr:$dst)]>, OpSize;
3394 }
3395
3396 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3397
3398 let Constraints = "$src1 = $dst" in {
3399   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3400     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3401                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3402                    !strconcat(OpcodeStr,
3403                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3404                    [(set VR128:$dst,
3405                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3406     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3407                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3408                    !strconcat(OpcodeStr,
3409                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3410                    [(set VR128:$dst,
3411                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3412                                 imm:$src3))]>, OpSize;
3413   }
3414 }
3415
3416 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3417
3418 let Constraints = "$src1 = $dst" in {
3419   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3420     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3421                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3422                    !strconcat(OpcodeStr,
3423                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3424                    [(set VR128:$dst,
3425                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3426                    OpSize;
3427     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3428                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3429                    !strconcat(OpcodeStr,
3430                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3431                    [(set VR128:$dst,
3432                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3433                                        imm:$src3)))]>, OpSize;
3434   }
3435 }
3436
3437 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3438
3439 let Constraints = "$src1 = $dst" in {
3440   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3441     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3442                    (ins VR128:$src1, FR32:$src2, i32i8imm:$src3),
3443                    !strconcat(OpcodeStr,
3444                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3445                    [(set VR128:$dst,
3446                      (X86insrtps VR128:$src1, FR32:$src2, imm:$src3))]>, OpSize;
3447     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3448                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3449                    !strconcat(OpcodeStr,
3450                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3451                    [(set VR128:$dst,
3452                      (X86insrtps VR128:$src1, (loadf32 addr:$src2),
3453                                  imm:$src3))]>, OpSize;
3454   }
3455 }
3456
3457 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3458
3459 let Defs = [EFLAGS] in {
3460 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3461                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3462 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3463                     "ptest \t{$src2, $src1|$src1, $src2}", []>, OpSize;
3464 }
3465
3466 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3467                        "movntdqa\t{$src, $dst|$dst, $src}",
3468                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;