lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 def SSE_BIT_ITINS_P : OpndItins<
 124   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 125 >;
 126
 127 let Sched = WriteVecALU in {
 128 def SSE_INTALU_ITINS_P : OpndItins<
 129   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 130 >;
 131
 132 def SSE_INTALUQ_ITINS_P : OpndItins<
 133   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 134 >;
 135 }
 136
 137 let Sched = WriteVecIMul in
 138 def SSE_INTMUL_ITINS_P : OpndItins<
 139   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 140 >;
 141
 142 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 143   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 144 >;
 145
 146 def SSE_MOVA_ITINS : OpndItins<
 147   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 148 >;
 149
 150 def SSE_MOVU_ITINS : OpndItins<
 151   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 152 >;
 153
 154 def SSE_DPPD_ITINS : OpndItins<
 155   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 156 >;
 157
 158 def SSE_DPPS_ITINS : OpndItins<
 159   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 160 >;
 161
 162 def DEFAULT_ITINS : OpndItins<
 163   IIC_ALU_NONMEM, IIC_ALU_MEM
 164 >;
 165
 166 def SSE_EXTRACT_ITINS : OpndItins<
 167   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 168 >;
 169
 170 def SSE_INSERT_ITINS : OpndItins<
 171   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 172 >;
 173
 174 def SSE_MPSADBW_ITINS : OpndItins<
 175   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 176 >;
 177
 178 def SSE_PMULLD_ITINS : OpndItins<
 179   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 180 >;
 181
 182 //===----------------------------------------------------------------------===//
 183 // SSE 1 & 2 Instructions Classes
 184 //===----------------------------------------------------------------------===//
 185
 186 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 187 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 188                            RegisterClass RC, X86MemOperand x86memop,
 189                            OpndItins itins,
 190                            bit Is2Addr = 1> {
 191   let isCommutable = 1 in {
 192     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 193        !if(Is2Addr,
 194            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 195            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 196        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 197        Sched<[itins.Sched]>;
 198   }
 199   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 200        !if(Is2Addr,
 201            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 202            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 203        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 204        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 205 }
 206
 207 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 208 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 209                              string asm, string SSEVer, string FPSizeStr,
 210                              Operand memopr, ComplexPattern mem_cpat,
 211                              OpndItins itins,
 212                              bit Is2Addr = 1> {
 213   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 214        !if(Is2Addr,
 215            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        [(set RC:$dst, (!cast<Intrinsic>(
 218                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 219              RC:$src1, RC:$src2))], itins.rr>,
 220        Sched<[itins.Sched]>;
 221   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 222        !if(Is2Addr,
 223            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 224            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 225        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 226                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 227              RC:$src1, mem_cpat:$src2))], itins.rm>,
 228        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 229 }
 230
 231 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 232 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 233                            RegisterClass RC, ValueType vt,
 234                            X86MemOperand x86memop, PatFrag mem_frag,
 235                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 236   let isCommutable = 1 in
 237     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 238        !if(Is2Addr,
 239            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 240            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 241        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 242        Sched<[itins.Sched]>;
 243   let mayLoad = 1 in
 244     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 245        !if(Is2Addr,
 246            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 247            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 248        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 249           itins.rm, d>,
 250        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 251 }
 252
 253 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 254 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 255                                       string OpcodeStr, X86MemOperand x86memop,
 256                                       list<dag> pat_rr, list<dag> pat_rm,
 257                                       bit Is2Addr = 1> {
 258   let isCommutable = 1, hasSideEffects = 0 in
 259     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 260        !if(Is2Addr,
 261            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 262            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 263        pat_rr, NoItinerary, d>,
 264        Sched<[WriteVecLogic]>;
 265   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 266        !if(Is2Addr,
 267            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 268            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 269        pat_rm, NoItinerary, d>,
 270        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 271 }
 272
 273 //===----------------------------------------------------------------------===//
 274 //  Non-instruction patterns
 275 //===----------------------------------------------------------------------===//
 276
 277 // A vector extract of the first f32/f64 position is a subregister copy
 278 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 279           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 280 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 281           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 282
 283 // A 128-bit subvector extract from the first 256-bit vector position
 284 // is a subregister copy that needs no instruction.
 285 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 286           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 287 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 288           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 289
 290 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 291           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 292 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 293           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 294
 295 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 296           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 297 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 298           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 299
 300 // A 128-bit subvector insert to the first 256-bit vector position
 301 // is a subregister copy that needs no instruction.
 302 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 303 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 304           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 305 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 306           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 307 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 308           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 309 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 310           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 311 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 312           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 313 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 314           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 315 }
 316
 317 // Implicitly promote a 32-bit scalar to a vector.
 318 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 319           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 320 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 321           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 322 // Implicitly promote a 64-bit scalar to a vector.
 323 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 324           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 325 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 326           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 327
 328 // Bitcasts between 128-bit vector types. Return the original type since
 329 // no instruction is needed for the conversion
 330 let Predicates = [HasSSE2] in {
 331   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 332   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 333   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 334   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 335   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 336   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 337   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 338   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 339   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 340   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 341   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 342   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 343   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 344   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 345   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 346   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 347   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 348   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 349   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 350   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 351   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 352   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 353   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 354   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 355   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 356   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 357   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 358   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 359   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 360   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 361 }
 362
 363 // Bitcasts between 256-bit vector types. Return the original type since
 364 // no instruction is needed for the conversion
 365 let Predicates = [HasAVX] in {
 366   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 367   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 368   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 369   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 370   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 371   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 372   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 373   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 374   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 375   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 376   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 377   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 378   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 379   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 380   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 381   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 382   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 383   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 384   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 385   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 386   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 387   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 388   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 389   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 390   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 391   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 392   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 393   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 394   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 395   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 396 }
 397
 398 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 399 // This is expanded by ExpandPostRAPseudos.
 400 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 401     isPseudo = 1, SchedRW = [WriteZero] in {
 402   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 403                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 404   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 405                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 406 }
 407
 408 //===----------------------------------------------------------------------===//
 409 // AVX & SSE - Zero/One Vectors
 410 //===----------------------------------------------------------------------===//
 411
 412 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 413 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 414 // swizzled by ExecutionDepsFix to pxor.
 415 // We set canFoldAsLoad because this can be converted to a constant-pool
 416 // load of an all-zeros value if folding it would be beneficial.
 417 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 418     isPseudo = 1, SchedRW = [WriteZero] in {
 419 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 420                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 421 }
 422
 423 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 424 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 425 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 426 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 427 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 428
 429
 430 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 431 // and doesn't need it because on sandy bridge the register is set to zero
 432 // at the rename stage without using any execution unit, so SET0PSY
 433 // and SET0PDY can be used for vector int instructions without penalty
 434 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 435     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 436 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 437                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 438 }
 439
 440 let Predicates = [HasAVX] in
 441   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 442
 443 let Predicates = [HasAVX2] in {
 444   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 445   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 446   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 447   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 448 }
 449
 450 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 451 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 452 let Predicates = [HasAVX1Only] in {
 453 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 454 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 455           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 456
 457 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 458 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 459           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 460
 461 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 462 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 463           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 464
 465 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 466 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 467           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 468 }
 469
 470 // We set canFoldAsLoad because this can be converted to a constant-pool
 471 // load of an all-ones value if folding it would be beneficial.
 472 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 473     isPseudo = 1, SchedRW = [WriteZero] in {
 474   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 475                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 476   let Predicates = [HasAVX2] in
 477   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 478                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 479 }
 480
 481
 482 //===----------------------------------------------------------------------===//
 483 // SSE 1 & 2 - Move FP Scalar Instructions
 484 //
 485 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 486 // register copies because it's a partial register update; Register-to-register
 487 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 488 // that the insert be implementable in terms of a copy, and just mentioned, we
 489 // don't use movss/movsd for copies.
 490 //===----------------------------------------------------------------------===//
 491
 492 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 493                          X86MemOperand x86memop, string base_opc,
 494                          string asm_opr> {
 495   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 496               (ins VR128:$src1, RC:$src2),
 497               !strconcat(base_opc, asm_opr),
 498               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 499                                  (scalar_to_vector RC:$src2))))],
 500               IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 501
 502   // For the disassembler
 503   let isCodeGenOnly = 1, hasSideEffects = 0 in
 504   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 505                   (ins VR128:$src1, RC:$src2),
 506                   !strconcat(base_opc, asm_opr),
 507                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteMove]>;
 508 }
 509
 510 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 511                       X86MemOperand x86memop, string OpcodeStr> {
 512   // AVX
 513   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 514                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 515                               VEX_4V, VEX_LIG;
 516
 517   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 518                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 519                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 520                      VEX, VEX_LIG, Sched<[WriteStore]>;
 521   // SSE1 & 2
 522   let Constraints = "$src1 = $dst" in {
 523     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 524                               "\t{$src2, $dst|$dst, $src2}">;
 525   }
 526
 527   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 528                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 529                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 530                   Sched<[WriteStore]>;
 531 }
 532
 533 // Loading from memory automatically zeroing upper bits.
 534 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 535                          PatFrag mem_pat, string OpcodeStr> {
 536   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 537                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 538                      [(set RC:$dst, (mem_pat addr:$src))],
 539                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 540   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 541                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 542                      [(set RC:$dst, (mem_pat addr:$src))],
 543                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 544 }
 545
 546 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 547 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 548
 549 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 550   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 551
 552   let AddedComplexity = 20 in
 553     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 554 }
 555
 556 // Patterns
 557 let Predicates = [UseAVX] in {
 558   let AddedComplexity = 15 in {
 559   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 560   // MOVS{S,D} to the lower bits.
 561   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 562             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 563   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 564             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 565   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 566             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 567   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 568             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 569
 570   // Move low f32 and clear high bits.
 571   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 572             (SUBREG_TO_REG (i32 0),
 573              (VMOVSSrr (v4f32 (V_SET0)),
 574                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 575   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 576             (SUBREG_TO_REG (i32 0),
 577              (VMOVSSrr (v4i32 (V_SET0)),
 578                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 579   }
 580
 581   let AddedComplexity = 20 in {
 582   // MOVSSrm zeros the high parts of the register; represent this
 583   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 584   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 585             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 586   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 587             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 588   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 590
 591   // MOVSDrm zeros the high parts of the register; represent this
 592   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 593   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 594             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 595   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 596             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 597   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 598             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 599   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 600             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 601   def : Pat<(v2f64 (X86vzload addr:$src)),
 602             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 603
 604   // Represent the same patterns above but in the form they appear for
 605   // 256-bit types
 606   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 607                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 608             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 609   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 610                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 612   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 613                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 615   }
 616   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 617                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 618             (SUBREG_TO_REG (i32 0),
 619                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 620                            sub_xmm)>;
 621   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 622                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 623             (SUBREG_TO_REG (i64 0),
 624                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 625                            sub_xmm)>;
 626   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 627                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 628             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 629
 630   // Move low f64 and clear high bits.
 631   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 632             (SUBREG_TO_REG (i32 0),
 633              (VMOVSDrr (v2f64 (V_SET0)),
 634                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 635
 636   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 637             (SUBREG_TO_REG (i32 0),
 638              (VMOVSDrr (v2i64 (V_SET0)),
 639                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 640
 641   // Extract and store.
 642   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 643                    addr:$dst),
 644             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 645   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 648
 649   // Shuffle with VMOVSS
 650   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 651             (VMOVSSrr (v4i32 VR128:$src1),
 652                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 653   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 654             (VMOVSSrr (v4f32 VR128:$src1),
 655                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 656
 657   // 256-bit variants
 658   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 659             (SUBREG_TO_REG (i32 0),
 660               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 661                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 662               sub_xmm)>;
 663   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 666                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 667               sub_xmm)>;
 668
 669   // Shuffle with VMOVSD
 670   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 671             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 672   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 673             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 674   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 675             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 676   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 678
 679   // 256-bit variants
 680   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 681             (SUBREG_TO_REG (i32 0),
 682               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 683                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 684               sub_xmm)>;
 685   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 686             (SUBREG_TO_REG (i32 0),
 687               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 688                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 689               sub_xmm)>;
 690
 691
 692   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 693   // is during lowering, where it's not possible to recognize the fold cause
 694   // it has two uses through a bitcast. One use disappears at isel time and the
 695   // fold opportunity reappears.
 696   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 697             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 698   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 699             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 700   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 701             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 702   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 703             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 704 }
 705
 706 let Predicates = [UseSSE1] in {
 707   let AddedComplexity = 15 in {
 708   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 709   // MOVSS to the lower bits.
 710   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 711             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 713             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 714   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 715             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 716   }
 717
 718   let AddedComplexity = 20 in {
 719   // MOVSSrm already zeros the high parts of the register.
 720   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 721             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 722   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 723             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 724   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 725             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 726   }
 727
 728   // Extract and store.
 729   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 730                    addr:$dst),
 731             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 732
 733   // Shuffle with MOVSS
 734   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 735             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 736   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 737             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 738 }
 739
 740 let Predicates = [UseSSE2] in {
 741   let AddedComplexity = 15 in {
 742   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 743   // MOVSD to the lower bits.
 744   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 745             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 746   }
 747
 748   let AddedComplexity = 20 in {
 749   // MOVSDrm already zeros the high parts of the register.
 750   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 751             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 752   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 753             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 754   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 755             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 756   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 757             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 758   def : Pat<(v2f64 (X86vzload addr:$src)),
 759             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 760   }
 761
 762   // Extract and store.
 763   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 764                    addr:$dst),
 765             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 766
 767   // Shuffle with MOVSD
 768   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 769             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 770   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 771             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 772   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776
 777   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 778   // is during lowering, where it's not possible to recognize the fold cause
 779   // it has two uses through a bitcast. One use disappears at isel time and the
 780   // fold opportunity reappears.
 781   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 782             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 783   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 784             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 785   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 786             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 787   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 788             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 789 }
 790
 791 //===----------------------------------------------------------------------===//
 792 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 793 //===----------------------------------------------------------------------===//
 794
 795 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 796                             X86MemOperand x86memop, PatFrag ld_frag,
 797                             string asm, Domain d,
 798                             OpndItins itins,
 799                             bit IsReMaterializable = 1> {
 800 let neverHasSideEffects = 1 in
 801   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 802               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 803            Sched<[WriteMove]>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 808            Sched<[WriteLoad]>;
 809 }
 810
 811 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 812                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 813                               TB, VEX;
 814 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 815                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 816                               TB, OpSize, VEX;
 817 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 818                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 819                               TB, VEX;
 820 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 821                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 822                               TB, OpSize, VEX;
 823
 824 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               TB, VEX, VEX_L;
 827 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               TB, OpSize, VEX, VEX_L;
 830 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               TB, VEX, VEX_L;
 833 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               TB, OpSize, VEX, VEX_L;
 836 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 837                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 838                               TB;
 839 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 840                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 841                               TB, OpSize;
 842 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 843                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 844                               TB;
 845 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 846                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 847                               TB, OpSize;
 848
 849 let SchedRW = [WriteStore] in {
 850 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movaps\t{$src, $dst|$dst, $src}",
 852                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 853                    IIC_SSE_MOVA_P_MR>, VEX;
 854 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movapd\t{$src, $dst|$dst, $src}",
 856                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 857                    IIC_SSE_MOVA_P_MR>, VEX;
 858 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 859                    "movups\t{$src, $dst|$dst, $src}",
 860                    [(store (v4f32 VR128:$src), addr:$dst)],
 861                    IIC_SSE_MOVU_P_MR>, VEX;
 862 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 863                    "movupd\t{$src, $dst|$dst, $src}",
 864                    [(store (v2f64 VR128:$src), addr:$dst)],
 865                    IIC_SSE_MOVU_P_MR>, VEX;
 866 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 870 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 874 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v8f32 VR256:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 878 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v4f64 VR256:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 882 } // SchedRW
 883
 884 // For disassembler
 885 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 886   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 887                           (ins VR128:$src),
 888                           "movaps\t{$src, $dst|$dst, $src}", [],
 889                           IIC_SSE_MOVA_P_RR>, VEX;
 890   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 891                            (ins VR128:$src),
 892                            "movapd\t{$src, $dst|$dst, $src}", [],
 893                            IIC_SSE_MOVA_P_RR>, VEX;
 894   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 895                            (ins VR128:$src),
 896                            "movups\t{$src, $dst|$dst, $src}", [],
 897                            IIC_SSE_MOVU_P_RR>, VEX;
 898   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 899                            (ins VR128:$src),
 900                            "movupd\t{$src, $dst|$dst, $src}", [],
 901                            IIC_SSE_MOVU_P_RR>, VEX;
 902   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 903                             (ins VR256:$src),
 904                             "movaps\t{$src, $dst|$dst, $src}", [],
 905                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 906   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 907                             (ins VR256:$src),
 908                             "movapd\t{$src, $dst|$dst, $src}", [],
 909                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 910   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 911                             (ins VR256:$src),
 912                             "movups\t{$src, $dst|$dst, $src}", [],
 913                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 914   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 915                             (ins VR256:$src),
 916                             "movupd\t{$src, $dst|$dst, $src}", [],
 917                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 918 }
 919
 920 let Predicates = [HasAVX] in {
 921 def : Pat<(v8i32 (X86vzmovl
 922                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v4i64 (X86vzmovl
 925                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v8f32 (X86vzmovl
 928                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 def : Pat<(v4f64 (X86vzmovl
 931                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 932           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 933 }
 934
 935
 936 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 937           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 938 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 939           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 940
 941 let SchedRW = [WriteStore] in {
 942 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movaps\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movapd\t{$src, $dst|$dst, $src}",
 948                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVA_P_MR>;
 950 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movups\t{$src, $dst|$dst, $src}",
 952                    [(store (v4f32 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 955                    "movupd\t{$src, $dst|$dst, $src}",
 956                    [(store (v2f64 VR128:$src), addr:$dst)],
 957                    IIC_SSE_MOVU_P_MR>;
 958 } // SchedRW
 959
 960 // For disassembler
 961 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
 962   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 963                          "movaps\t{$src, $dst|$dst, $src}", [],
 964                          IIC_SSE_MOVA_P_RR>;
 965   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 966                          "movapd\t{$src, $dst|$dst, $src}", [],
 967                          IIC_SSE_MOVA_P_RR>;
 968   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 969                          "movups\t{$src, $dst|$dst, $src}", [],
 970                          IIC_SSE_MOVU_P_RR>;
 971   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 972                          "movupd\t{$src, $dst|$dst, $src}", [],
 973                          IIC_SSE_MOVU_P_RR>;
 974 }
 975
 976 let Predicates = [HasAVX] in {
 977   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 978             (VMOVUPSmr addr:$dst, VR128:$src)>;
 979   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 980             (VMOVUPDmr addr:$dst, VR128:$src)>;
 981 }
 982
 983 let Predicates = [UseSSE1] in
 984   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 985             (MOVUPSmr addr:$dst, VR128:$src)>;
 986 let Predicates = [UseSSE2] in
 987   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 988             (MOVUPDmr addr:$dst, VR128:$src)>;
 989
 990 // Use vmovaps/vmovups for AVX integer load/store.
 991 let Predicates = [HasAVX] in {
 992   // 128-bit load/store
 993   def : Pat<(alignedloadv2i64 addr:$src),
 994             (VMOVAPSrm addr:$src)>;
 995   def : Pat<(loadv2i64 addr:$src),
 996             (VMOVUPSrm addr:$src)>;
 997
 998   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 999             (VMOVAPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1001             (VMOVAPSmr addr:$dst, VR128:$src)>;
1002   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1003             (VMOVAPSmr addr:$dst, VR128:$src)>;
1004   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1005             (VMOVAPSmr addr:$dst, VR128:$src)>;
1006   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1007             (VMOVUPSmr addr:$dst, VR128:$src)>;
1008   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1009             (VMOVUPSmr addr:$dst, VR128:$src)>;
1010   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1011             (VMOVUPSmr addr:$dst, VR128:$src)>;
1012   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1013             (VMOVUPSmr addr:$dst, VR128:$src)>;
1014
1015   // 256-bit load/store
1016   def : Pat<(alignedloadv4i64 addr:$src),
1017             (VMOVAPSYrm addr:$src)>;
1018   def : Pat<(loadv4i64 addr:$src),
1019             (VMOVUPSYrm addr:$src)>;
1020   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1021             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1022   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1023             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1024   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1025             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1026   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1027             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1028   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1029             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1030   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1031             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1032   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1033             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1034   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1035             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1036
1037   // Special patterns for storing subvector extracts of lower 128-bits
1038   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1039   def : Pat<(alignedstore (v2f64 (extract_subvector
1040                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042   def : Pat<(alignedstore (v4f32 (extract_subvector
1043                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1044             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1045   def : Pat<(alignedstore (v2i64 (extract_subvector
1046                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1047             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1048   def : Pat<(alignedstore (v4i32 (extract_subvector
1049                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1050             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1051   def : Pat<(alignedstore (v8i16 (extract_subvector
1052                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1053             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1054   def : Pat<(alignedstore (v16i8 (extract_subvector
1055                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1056             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1057
1058   def : Pat<(store (v2f64 (extract_subvector
1059                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061   def : Pat<(store (v4f32 (extract_subvector
1062                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1063             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1064   def : Pat<(store (v2i64 (extract_subvector
1065                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1066             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1067   def : Pat<(store (v4i32 (extract_subvector
1068                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1069             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1070   def : Pat<(store (v8i16 (extract_subvector
1071                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1072             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1073   def : Pat<(store (v16i8 (extract_subvector
1074                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1075             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1076 }
1077
1078 // Use movaps / movups for SSE integer load / store (one byte shorter).
1079 // The instructions selected below are then converted to MOVDQA/MOVDQU
1080 // during the SSE domain pass.
1081 let Predicates = [UseSSE1] in {
1082   def : Pat<(alignedloadv2i64 addr:$src),
1083             (MOVAPSrm addr:$src)>;
1084   def : Pat<(loadv2i64 addr:$src),
1085             (MOVUPSrm addr:$src)>;
1086
1087   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1088             (MOVAPSmr addr:$dst, VR128:$src)>;
1089   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1090             (MOVAPSmr addr:$dst, VR128:$src)>;
1091   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1092             (MOVAPSmr addr:$dst, VR128:$src)>;
1093   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1094             (MOVAPSmr addr:$dst, VR128:$src)>;
1095   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1096             (MOVUPSmr addr:$dst, VR128:$src)>;
1097   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1098             (MOVUPSmr addr:$dst, VR128:$src)>;
1099   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1100             (MOVUPSmr addr:$dst, VR128:$src)>;
1101   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1102             (MOVUPSmr addr:$dst, VR128:$src)>;
1103 }
1104
1105 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1106 // bits are disregarded. FIXME: Set encoding to pseudo!
1107 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1108 let isCodeGenOnly = 1 in {
1109   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1110                          "movaps\t{$src, $dst|$dst, $src}",
1111                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1112                          IIC_SSE_MOVA_P_RM>, VEX;
1113   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1114                          "movapd\t{$src, $dst|$dst, $src}",
1115                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1116                          IIC_SSE_MOVA_P_RM>, VEX;
1117 }
1118 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1119                      "movaps\t{$src, $dst|$dst, $src}",
1120                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1121                      IIC_SSE_MOVA_P_RM>;
1122 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1123                      "movapd\t{$src, $dst|$dst, $src}",
1124                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1125                      IIC_SSE_MOVA_P_RM>;
1126 }
1127
1128 //===----------------------------------------------------------------------===//
1129 // SSE 1 & 2 - Move Low packed FP Instructions
1130 //===----------------------------------------------------------------------===//
1131
1132 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1133                                       string base_opc, string asm_opr,
1134                                       InstrItinClass itin> {
1135   def PSrm : PI<opc, MRMSrcMem,
1136          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1137          !strconcat(base_opc, "s", asm_opr),
1138      [(set VR128:$dst,
1139        (psnode VR128:$src1,
1140               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1141               itin, SSEPackedSingle>, TB,
1142      Sched<[WriteShuffleLd, ReadAfterLd]>;
1143
1144   def PDrm : PI<opc, MRMSrcMem,
1145          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1146          !strconcat(base_opc, "d", asm_opr),
1147      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1148                               (scalar_to_vector (loadf64 addr:$src2)))))],
1149               itin, SSEPackedDouble>, TB, OpSize,
1150      Sched<[WriteShuffleLd, ReadAfterLd]>;
1151
1152 }
1153
1154 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1155                                  string base_opc, InstrItinClass itin> {
1156   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1157                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1158                                     itin>, VEX_4V;
1159
1160 let Constraints = "$src1 = $dst" in
1161   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1162                                     "\t{$src2, $dst|$dst, $src2}",
1163                                     itin>;
1164 }
1165
1166 let AddedComplexity = 20 in {
1167   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1168                                     IIC_SSE_MOV_LH>;
1169 }
1170
1171 let SchedRW = [WriteStore] in {
1172 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1173                    "movlps\t{$src, $dst|$dst, $src}",
1174                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1175                                  (iPTR 0))), addr:$dst)],
1176                                  IIC_SSE_MOV_LH>, VEX;
1177 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1178                    "movlpd\t{$src, $dst|$dst, $src}",
1179                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1180                                  (iPTR 0))), addr:$dst)],
1181                                  IIC_SSE_MOV_LH>, VEX;
1182 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1183                    "movlps\t{$src, $dst|$dst, $src}",
1184                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1185                                  (iPTR 0))), addr:$dst)],
1186                                  IIC_SSE_MOV_LH>;
1187 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1188                    "movlpd\t{$src, $dst|$dst, $src}",
1189                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1190                                  (iPTR 0))), addr:$dst)],
1191                                  IIC_SSE_MOV_LH>;
1192 } // SchedRW
1193
1194 let Predicates = [HasAVX] in {
1195   // Shuffle with VMOVLPS
1196   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1197             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1198   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1199             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1200
1201   // Shuffle with VMOVLPD
1202   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1203             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1204   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1205             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1206
1207   // Store patterns
1208   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1209                    addr:$src1),
1210             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1211   def : Pat<(store (v4i32 (X86Movlps
1212                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1213             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1214   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1215                    addr:$src1),
1216             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1217   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1218                    addr:$src1),
1219             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1220 }
1221
1222 let Predicates = [UseSSE1] in {
1223   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1224   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1225                                  (iPTR 0))), addr:$src1),
1226             (MOVLPSmr addr:$src1, VR128:$src2)>;
1227
1228   // Shuffle with MOVLPS
1229   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1230             (MOVLPSrm VR128:$src1, addr:$src2)>;
1231   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1232             (MOVLPSrm VR128:$src1, addr:$src2)>;
1233   def : Pat<(X86Movlps VR128:$src1,
1234                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1235             (MOVLPSrm VR128:$src1, addr:$src2)>;
1236
1237   // Store patterns
1238   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1239                                       addr:$src1),
1240             (MOVLPSmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v4i32 (X86Movlps
1242                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1243                               addr:$src1),
1244             (MOVLPSmr addr:$src1, VR128:$src2)>;
1245 }
1246
1247 let Predicates = [UseSSE2] in {
1248   // Shuffle with MOVLPD
1249   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1250             (MOVLPDrm VR128:$src1, addr:$src2)>;
1251   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1252             (MOVLPDrm VR128:$src1, addr:$src2)>;
1253
1254   // Store patterns
1255   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1256                            addr:$src1),
1257             (MOVLPDmr addr:$src1, VR128:$src2)>;
1258   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1259                            addr:$src1),
1260             (MOVLPDmr addr:$src1, VR128:$src2)>;
1261 }
1262
1263 //===----------------------------------------------------------------------===//
1264 // SSE 1 & 2 - Move Hi packed FP Instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 let AddedComplexity = 20 in {
1268   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1269                                     IIC_SSE_MOV_LH>;
1270 }
1271
1272 let SchedRW = [WriteStore] in {
1273 // v2f64 extract element 1 is always custom lowered to unpack high to low
1274 // and extract element 0 so the non-store version isn't too horrible.
1275 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1276                    "movhps\t{$src, $dst|$dst, $src}",
1277                    [(store (f64 (vector_extract
1278                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1279                                             (bc_v2f64 (v4f32 VR128:$src))),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1281 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1282                    "movhpd\t{$src, $dst|$dst, $src}",
1283                    [(store (f64 (vector_extract
1284                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1285                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1286 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1287                    "movhps\t{$src, $dst|$dst, $src}",
1288                    [(store (f64 (vector_extract
1289                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1290                                             (bc_v2f64 (v4f32 VR128:$src))),
1291                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1292 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1293                    "movhpd\t{$src, $dst|$dst, $src}",
1294                    [(store (f64 (vector_extract
1295                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1296                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1297 } // SchedRW
1298
1299 let Predicates = [HasAVX] in {
1300   // VMOVHPS patterns
1301   def : Pat<(X86Movlhps VR128:$src1,
1302                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1303             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1304   def : Pat<(X86Movlhps VR128:$src1,
1305                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1306             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1307
1308   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1309   // is during lowering, where it's not possible to recognize the load fold
1310   // cause it has two uses through a bitcast. One use disappears at isel time
1311   // and the fold opportunity reappears.
1312   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1313                       (scalar_to_vector (loadf64 addr:$src2)))),
1314             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1315 }
1316
1317 let Predicates = [UseSSE1] in {
1318   // MOVHPS patterns
1319   def : Pat<(X86Movlhps VR128:$src1,
1320                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1321             (MOVHPSrm VR128:$src1, addr:$src2)>;
1322   def : Pat<(X86Movlhps VR128:$src1,
1323                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1324             (MOVHPSrm VR128:$src1, addr:$src2)>;
1325 }
1326
1327 let Predicates = [UseSSE2] in {
1328   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1329   // is during lowering, where it's not possible to recognize the load fold
1330   // cause it has two uses through a bitcast. One use disappears at isel time
1331   // and the fold opportunity reappears.
1332   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1333                       (scalar_to_vector (loadf64 addr:$src2)))),
1334             (MOVHPDrm VR128:$src1, addr:$src2)>;
1335 }
1336
1337 //===----------------------------------------------------------------------===//
1338 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1339 //===----------------------------------------------------------------------===//
1340
1341 let AddedComplexity = 20, Predicates = [UseAVX] in {
1342   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1343                                        (ins VR128:$src1, VR128:$src2),
1344                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1345                       [(set VR128:$dst,
1346                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1347                         IIC_SSE_MOV_LH>,
1348                       VEX_4V, Sched<[WriteShuffle]>;
1349   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1350                                        (ins VR128:$src1, VR128:$src2),
1351                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1352                       [(set VR128:$dst,
1353                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1354                         IIC_SSE_MOV_LH>,
1355                       VEX_4V, Sched<[WriteShuffle]>;
1356 }
1357 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1358   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1359                                        (ins VR128:$src1, VR128:$src2),
1360                       "movlhps\t{$src2, $dst|$dst, $src2}",
1361                       [(set VR128:$dst,
1362                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1363                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1364   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1365                                        (ins VR128:$src1, VR128:$src2),
1366                       "movhlps\t{$src2, $dst|$dst, $src2}",
1367                       [(set VR128:$dst,
1368                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1369                         IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
1370 }
1371
1372 let Predicates = [UseAVX] in {
1373   // MOVLHPS patterns
1374   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1375             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1378
1379   // MOVHLPS patterns
1380   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1381             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1382 }
1383
1384 let Predicates = [UseSSE1] in {
1385   // MOVLHPS patterns
1386   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1387             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1388   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1389             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1390
1391   // MOVHLPS patterns
1392   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1393             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1394 }
1395
1396 //===----------------------------------------------------------------------===//
1397 // SSE 1 & 2 - Conversion Instructions
1398 //===----------------------------------------------------------------------===//
1399
1400 def SSE_CVT_PD : OpndItins<
1401   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1402 >;
1403
1404 let Sched = WriteCvtI2F in
1405 def SSE_CVT_PS : OpndItins<
1406   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1407 >;
1408
1409 let Sched = WriteCvtI2F in
1410 def SSE_CVT_Scalar : OpndItins<
1411   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1412 >;
1413
1414 let Sched = WriteCvtF2I in
1415 def SSE_CVT_SS2SI_32 : OpndItins<
1416   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1417 >;
1418
1419 let Sched = WriteCvtF2I in
1420 def SSE_CVT_SS2SI_64 : OpndItins<
1421   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1422 >;
1423
1424 let Sched = WriteCvtF2I in
1425 def SSE_CVT_SD2SI : OpndItins<
1426   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1427 >;
1428
1429 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1431                      string asm, OpndItins itins> {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1433                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1434                         itins.rr>, Sched<[itins.Sched]>;
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1436                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1437                         itins.rm>, Sched<[itins.Sched.Folded]>;
1438 }
1439
1440 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1441                        X86MemOperand x86memop, string asm, Domain d,
1442                        OpndItins itins> {
1443 let neverHasSideEffects = 1 in {
1444   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1445              [], itins.rr, d>, Sched<[itins.Sched]>;
1446   let mayLoad = 1 in
1447   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1448              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1449 }
1450 }
1451
1452 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1453                           X86MemOperand x86memop, string asm> {
1454 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1455   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1456               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1457            Sched<[WriteCvtI2F]>;
1458   let mayLoad = 1 in
1459   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1460               (ins DstRC:$src1, x86memop:$src),
1461               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1462            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1463 } // neverHasSideEffects = 1
1464 }
1465
1466 let Predicates = [UseAVX] in {
1467 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1468                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SS2SI_32>,
1470                                 XS, VEX, VEX_LIG;
1471 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1472                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1473                                 SSE_CVT_SS2SI_64>,
1474                                 XS, VEX, VEX_W, VEX_LIG;
1475 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1476                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1477                                 SSE_CVT_SD2SI>,
1478                                 XD, VEX, VEX_LIG;
1479 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1480                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1481                                 SSE_CVT_SD2SI>,
1482                                 XD, VEX, VEX_W, VEX_LIG;
1483
1484 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1485                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1486 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1487                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1488 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1489                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1490 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1491                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1492 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1493                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1494 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1495                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1496 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1497                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1498 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1499                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1500 }
1501 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1502 // register, but the same isn't true when only using memory operands,
1503 // provide other assembly "l" and "q" forms to address this explicitly
1504 // where appropriate to do so.
1505 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1506                                   XS, VEX_4V, VEX_LIG;
1507 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1508                                   XS, VEX_4V, VEX_W, VEX_LIG;
1509 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1510                                   XD, VEX_4V, VEX_LIG;
1511 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1512                                   XD, VEX_4V, VEX_W, VEX_LIG;
1513
1514 let Predicates = [UseAVX] in {
1515   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1516                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1517   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1518                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1519
1520   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1521             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1522   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1523             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1524   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1525             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1526   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1527             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1528
1529   def : Pat<(f32 (sint_to_fp GR32:$src)),
1530             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1531   def : Pat<(f32 (sint_to_fp GR64:$src)),
1532             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1533   def : Pat<(f64 (sint_to_fp GR32:$src)),
1534             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1535   def : Pat<(f64 (sint_to_fp GR64:$src)),
1536             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1537 }
1538
1539 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1540                       "cvttss2si\t{$src, $dst|$dst, $src}",
1541                       SSE_CVT_SS2SI_32>, XS;
1542 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1543                       "cvttss2si\t{$src, $dst|$dst, $src}",
1544                       SSE_CVT_SS2SI_64>, XS, REX_W;
1545 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1546                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1547                       SSE_CVT_SD2SI>, XD;
1548 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1549                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1550                       SSE_CVT_SD2SI>, XD, REX_W;
1551 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1552                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1553                       SSE_CVT_Scalar>, XS;
1554 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1555                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1556                       SSE_CVT_Scalar>, XS, REX_W;
1557 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1558                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1559                       SSE_CVT_Scalar>, XD;
1560 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1561                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1562                       SSE_CVT_Scalar>, XD, REX_W;
1563
1564 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1565                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1566 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1567                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1568 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1569                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1570 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1571                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1572 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1573                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1574 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1575                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1576 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1577                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1578 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1579                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1580
1581 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1582                 (CVTSI2SSrm FR64:$dst, i32mem:$src)>;
1583 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1584                 (CVTSI2SDrm FR64:$dst, i32mem:$src)>;
1585
1586 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1587 // and/or XMM operand(s).
1588
1589 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1590                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1591                          string asm, OpndItins itins> {
1592   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1593               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1594               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1595            Sched<[itins.Sched]>;
1596   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1597               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1598               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1599            Sched<[itins.Sched.Folded]>;
1600 }
1601
1602 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1603                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1604                     PatFrag ld_frag, string asm, OpndItins itins,
1605                     bit Is2Addr = 1> {
1606   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1607               !if(Is2Addr,
1608                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1609                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1610               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1611               itins.rr>, Sched<[itins.Sched]>;
1612   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1613               (ins DstRC:$src1, x86memop:$src2),
1614               !if(Is2Addr,
1615                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1616                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1617               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1618               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1619 }
1620
1621 let Predicates = [UseAVX] in {
1622 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1623                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1624                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1625 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1626                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1627                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1628 }
1629 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1630                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1631 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1632                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1633
1634
1635 let Predicates = [UseAVX] in {
1636 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1637           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1638           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1639 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1640           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1641           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1642           VEX_W;
1643 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1644           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1645           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1646 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1647           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1648           SSE_CVT_Scalar, 0>, XD,
1649           VEX_4V, VEX_W;
1650 }
1651 let Constraints = "$src1 = $dst" in {
1652   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1653                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1654                         "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1655   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1656                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1657                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1658   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1659                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1660                         "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1661   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1662                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1663                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1664 }
1665
1666 /// SSE 1 Only
1667
1668 // Aliases for intrinsics
1669 let Predicates = [UseAVX] in {
1670 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1671                                     ssmem, sse_load_f32, "cvttss2si",
1672                                     SSE_CVT_SS2SI_32>, XS, VEX;
1673 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1674                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1675                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1676                                    XS, VEX, VEX_W;
1677 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1678                                     sdmem, sse_load_f64, "cvttsd2si",
1679                                     SSE_CVT_SD2SI>, XD, VEX;
1680 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1681                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1682                                   "cvttsd2si", SSE_CVT_SD2SI>,
1683                                   XD, VEX, VEX_W;
1684 }
1685 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1686                                     ssmem, sse_load_f32, "cvttss2si",
1687                                     SSE_CVT_SS2SI_32>, XS;
1688 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1689                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1690                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1691 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1692                                     sdmem, sse_load_f64, "cvttsd2si",
1693                                     SSE_CVT_SD2SI>, XD;
1694 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1695                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1696                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1697
1698 let Predicates = [UseAVX] in {
1699 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1700                                   ssmem, sse_load_f32, "cvtss2si",
1701                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1702 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1703                                   ssmem, sse_load_f32, "cvtss2si",
1704                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1705 }
1706 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1707                                ssmem, sse_load_f32, "cvtss2si",
1708                                SSE_CVT_SS2SI_32>, XS;
1709 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1710                                  ssmem, sse_load_f32, "cvtss2si",
1711                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1712
1713 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1714                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1715                                SSEPackedSingle, SSE_CVT_PS>,
1716                                TB, VEX, Requires<[HasAVX]>;
1717 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1718                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1719                                SSEPackedSingle, SSE_CVT_PS>,
1720                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1721
1722 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1723                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1724                             SSEPackedSingle, SSE_CVT_PS>,
1725                             TB, Requires<[UseSSE2]>;
1726
1727 let Predicates = [UseAVX] in {
1728 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1729                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1730 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1731                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1732 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1733                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1734 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1735                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1736 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1737                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1738 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1739                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1740 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1741                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1742 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1743                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1744 }
1745
1746 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1747                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1748 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1749                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1750 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1751                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1752 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1753                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1754 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1755                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1756 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1757                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1758 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1759                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1760 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1761                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1762
1763 /// SSE 2 Only
1764
1765 // Convert scalar double to scalar single
1766 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1767 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1768                        (ins FR64:$src1, FR64:$src2),
1769                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1770                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1771                       Sched<[WriteCvtF2F]>;
1772 let mayLoad = 1 in
1773 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1774                        (ins FR64:$src1, f64mem:$src2),
1775                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1776                       [], IIC_SSE_CVT_Scalar_RM>,
1777                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1778                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1779 }
1780
1781 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1782           Requires<[UseAVX]>;
1783
1784 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1785                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1786                       [(set FR32:$dst, (fround FR64:$src))],
1787                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1788 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1789                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1790                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1791                       IIC_SSE_CVT_Scalar_RM>,
1792                       XD,
1793                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1794
1795 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1796                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1797                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1798                        [(set VR128:$dst,
1799                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1800                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1801                        Sched<[WriteCvtF2F]>;
1802 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1803                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1804                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1805                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1806                                           VR128:$src1, sse_load_f64:$src2))],
1807                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1808                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1809
1810 let Constraints = "$src1 = $dst" in {
1811 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1812                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1813                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1814                        [(set VR128:$dst,
1815                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1816                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1817                        Sched<[WriteCvtF2F]>;
1818 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1819                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1820                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1821                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1822                                           VR128:$src1, sse_load_f64:$src2))],
1823                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1824                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1825 }
1826
1827 // Convert scalar single to scalar double
1828 // SSE2 instructions with XS prefix
1829 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1830 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1831                     (ins FR32:$src1, FR32:$src2),
1832                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1833                     [], IIC_SSE_CVT_Scalar_RR>,
1834                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1835                     Sched<[WriteCvtF2F]>;
1836 let mayLoad = 1 in
1837 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1838                     (ins FR32:$src1, f32mem:$src2),
1839                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1840                     [], IIC_SSE_CVT_Scalar_RM>,
1841                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1842                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1843 }
1844
1845 def : Pat<(f64 (fextend FR32:$src)),
1846     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1847 def : Pat<(fextend (loadf32 addr:$src)),
1848     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1849
1850 def : Pat<(extloadf32 addr:$src),
1851     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1852     Requires<[UseAVX, OptForSize]>;
1853 def : Pat<(extloadf32 addr:$src),
1854     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1855     Requires<[UseAVX, OptForSpeed]>;
1856
1857 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1858                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1859                    [(set FR64:$dst, (fextend FR32:$src))],
1860                    IIC_SSE_CVT_Scalar_RR>, XS,
1861                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1862 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1863                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1864                    [(set FR64:$dst, (extloadf32 addr:$src))],
1865                    IIC_SSE_CVT_Scalar_RM>, XS,
1866                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1867
1868 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1869 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1870 // combine.
1871 // Since these loads aren't folded into the fextend, we have to match it
1872 // explicitly here.
1873 def : Pat<(fextend (loadf32 addr:$src)),
1874           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1875 def : Pat<(extloadf32 addr:$src),
1876           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1877
1878 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1879                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1880                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1881                     [(set VR128:$dst,
1882                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1883                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1884                     Sched<[WriteCvtF2F]>;
1885 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1886                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1887                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1888                     [(set VR128:$dst,
1889                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1890                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1891                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1892 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1893 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1894                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1895                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1896                     [(set VR128:$dst,
1897                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1898                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1899                     Sched<[WriteCvtF2F]>;
1900 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1901                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1902                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1903                     [(set VR128:$dst,
1904                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1905                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1906                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1907 }
1908
1909 // Convert packed single/double fp to doubleword
1910 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1912                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1913                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1914 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1915                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1916                        [(set VR128:$dst,
1917                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1918                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1919 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1920                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1921                         [(set VR256:$dst,
1922                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1923                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1924 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1925                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1926                         [(set VR256:$dst,
1927                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1928                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1929 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1930                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1931                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1932                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1933 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1934                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1935                      [(set VR128:$dst,
1936                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1937                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1938
1939
1940 // Convert Packed Double FP to Packed DW Integers
1941 let Predicates = [HasAVX] in {
1942 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1943 // register, but the same isn't true when using memory operands instead.
1944 // Provide other assembly rr and rm forms to address this explicitly.
1945 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1946                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1948                        VEX, Sched<[WriteCvtF2I]>;
1949
1950 // XMM only
1951 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1952                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1953 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1954                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1955                        [(set VR128:$dst,
1956                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX,
1957                        Sched<[WriteCvtF2ILd]>;
1958
1959 // YMM only
1960 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1961                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst,
1963                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
1964                        Sched<[WriteCvtF2I]>;
1965 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1966                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1967                        [(set VR128:$dst,
1968                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1969                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1970 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1971                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1972 }
1973
1974 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1975                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1976                       [(set VR128:$dst,
1977                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1978                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
1979 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1980                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1981                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1982                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
1983
1984 // Convert with truncation packed single/double fp to doubleword
1985 // SSE2 packed instructions with XS prefix
1986 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1988                          [(set VR128:$dst,
1989                            (int_x86_sse2_cvttps2dq VR128:$src))],
1990                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1991 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1992                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1993                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1994                                             (memopv4f32 addr:$src)))],
1995                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1996 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1997                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1998                           [(set VR256:$dst,
1999                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2000                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2001 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2002                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2003                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2004                                              (memopv8f32 addr:$src)))],
2005                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2006                           Sched<[WriteCvtF2ILd]>;
2007
2008 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2009                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2010                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2011                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2012 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2013                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2014                        [(set VR128:$dst,
2015                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2016                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2017
2018 let Predicates = [HasAVX] in {
2019   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2020             (VCVTDQ2PSrr VR128:$src)>;
2021   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2022             (VCVTDQ2PSrm addr:$src)>;
2023
2024   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2025             (VCVTDQ2PSrr VR128:$src)>;
2026   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2027             (VCVTDQ2PSrm addr:$src)>;
2028
2029   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2030             (VCVTTPS2DQrr VR128:$src)>;
2031   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2032             (VCVTTPS2DQrm addr:$src)>;
2033
2034   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2035             (VCVTDQ2PSYrr VR256:$src)>;
2036   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
2037             (VCVTDQ2PSYrm addr:$src)>;
2038
2039   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2040             (VCVTTPS2DQYrr VR256:$src)>;
2041   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
2042             (VCVTTPS2DQYrm addr:$src)>;
2043 }
2044
2045 let Predicates = [UseSSE2] in {
2046   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2047             (CVTDQ2PSrr VR128:$src)>;
2048   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2049             (CVTDQ2PSrm addr:$src)>;
2050
2051   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2052             (CVTDQ2PSrr VR128:$src)>;
2053   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2054             (CVTDQ2PSrm addr:$src)>;
2055
2056   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2057             (CVTTPS2DQrr VR128:$src)>;
2058   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2059             (CVTTPS2DQrm addr:$src)>;
2060 }
2061
2062 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2063                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2064                         [(set VR128:$dst,
2065                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2066                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2067
2068 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2069 // register, but the same isn't true when using memory operands instead.
2070 // Provide other assembly rr and rm forms to address this explicitly.
2071
2072 // XMM only
2073 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2074                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
2075 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2076                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2077                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2078                                             (memopv2f64 addr:$src)))],
2079                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2080
2081 // YMM only
2082 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2083                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2084                          [(set VR128:$dst,
2085                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2086                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2087 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2088                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2089                          [(set VR128:$dst,
2090                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
2091                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2092 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2093                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
2094
2095 let Predicates = [HasAVX] in {
2096   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2097             (VCVTTPD2DQYrr VR256:$src)>;
2098   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2099             (VCVTTPD2DQYrm addr:$src)>;
2100 } // Predicates = [HasAVX]
2101
2102 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2103                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2104                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2105                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2106 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2107                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2108                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2109                                         (memopv2f64 addr:$src)))],
2110                                         IIC_SSE_CVT_PD_RM>,
2111                       Sched<[WriteCvtF2ILd]>;
2112
2113 // Convert packed single to packed double
2114 let Predicates = [HasAVX] in {
2115                   // SSE2 instructions without OpSize prefix
2116 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2117                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2118                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2119                      IIC_SSE_CVT_PD_RR>, TB, VEX, Sched<[WriteCvtF2F]>;
2120 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2121                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2122                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2123                     IIC_SSE_CVT_PD_RM>, TB, VEX, Sched<[WriteCvtF2FLd]>;
2124 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2125                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2126                      [(set VR256:$dst,
2127                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2128                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2129 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2130                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2131                      [(set VR256:$dst,
2132                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2133                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2134 }
2135
2136 let Predicates = [UseSSE2] in {
2137 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2138                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2139                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2140                        IIC_SSE_CVT_PD_RR>, TB, Sched<[WriteCvtF2F]>;
2141 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2142                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2143                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2144                    IIC_SSE_CVT_PD_RM>, TB, Sched<[WriteCvtF2FLd]>;
2145 }
2146
2147 // Convert Packed DW Integers to Packed Double FP
2148 let Predicates = [HasAVX] in {
2149 let neverHasSideEffects = 1, mayLoad = 1 in
2150 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2151                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2152                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2153 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2154                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2155                      [(set VR128:$dst,
2156                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2157                    Sched<[WriteCvtI2F]>;
2158 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2159                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2160                      [(set VR256:$dst,
2161                        (int_x86_avx_cvtdq2_pd_256
2162                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L,
2163                     Sched<[WriteCvtI2FLd]>;
2164 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2165                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2166                      [(set VR256:$dst,
2167                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2168                     Sched<[WriteCvtI2F]>;
2169 }
2170
2171 let neverHasSideEffects = 1, mayLoad = 1 in
2172 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2173                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2174                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2175 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2176                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2177                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2178                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2179
2180 // AVX 256-bit register conversion intrinsics
2181 let Predicates = [HasAVX] in {
2182   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2183             (VCVTDQ2PDYrr VR128:$src)>;
2184   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2185             (VCVTDQ2PDYrm addr:$src)>;
2186 } // Predicates = [HasAVX]
2187
2188 // Convert packed double to packed single
2189 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2190 // register, but the same isn't true when using memory operands instead.
2191 // Provide other assembly rr and rm forms to address this explicitly.
2192 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2193                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2194                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2195                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2196
2197 // XMM only
2198 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2199                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2200 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2201                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2202                         [(set VR128:$dst,
2203                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2204                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2205
2206 // YMM only
2207 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2208                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2209                         [(set VR128:$dst,
2210                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2211                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2212 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2213                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2214                         [(set VR128:$dst,
2215                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2216                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2217 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2218                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2219
2220 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2221                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2222                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2223                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2224 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2225                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2226                      [(set VR128:$dst,
2227                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2228                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2229
2230
2231 // AVX 256-bit register conversion intrinsics
2232 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2233 // whenever possible to avoid declaring two versions of each one.
2234 let Predicates = [HasAVX] in {
2235   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2236             (VCVTDQ2PSYrr VR256:$src)>;
2237   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2238             (VCVTDQ2PSYrm addr:$src)>;
2239
2240   // Match fround and fextend for 128/256-bit conversions
2241   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2242             (VCVTPD2PSrr VR128:$src)>;
2243   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2244             (VCVTPD2PSXrm addr:$src)>;
2245   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2246             (VCVTPD2PSYrr VR256:$src)>;
2247   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2248             (VCVTPD2PSYrm addr:$src)>;
2249
2250   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2251             (VCVTPS2PDrr VR128:$src)>;
2252   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2253             (VCVTPS2PDYrr VR128:$src)>;
2254   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2255             (VCVTPS2PDYrm addr:$src)>;
2256 }
2257
2258 let Predicates = [UseSSE2] in {
2259   // Match fround and fextend for 128 conversions
2260   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2261             (CVTPD2PSrr VR128:$src)>;
2262   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2263             (CVTPD2PSrm addr:$src)>;
2264
2265   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2266             (CVTPS2PDrr VR128:$src)>;
2267 }
2268
2269 //===----------------------------------------------------------------------===//
2270 // SSE 1 & 2 - Compare Instructions
2271 //===----------------------------------------------------------------------===//
2272
2273 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2274 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2275                             Operand CC, SDNode OpNode, ValueType VT,
2276                             PatFrag ld_frag, string asm, string asm_alt,
2277                             OpndItins itins> {
2278   def rr : SIi8<0xC2, MRMSrcReg,
2279                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2280                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2281                 itins.rr>, Sched<[itins.Sched]>;
2282   def rm : SIi8<0xC2, MRMSrcMem,
2283                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2284                 [(set RC:$dst, (OpNode (VT RC:$src1),
2285                                          (ld_frag addr:$src2), imm:$cc))],
2286                                          itins.rm>,
2287            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2288
2289   // Accept explicit immediate argument form instead of comparison code.
2290   let neverHasSideEffects = 1 in {
2291     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2292                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2293                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2294     let mayLoad = 1 in
2295     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2296                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2297                       IIC_SSE_ALU_F32S_RM>,
2298                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2299   }
2300 }
2301
2302 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2303                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2304                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2305                  SSE_ALU_F32S>,
2306                  XS, VEX_4V, VEX_LIG;
2307 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2308                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2309                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2310                  SSE_ALU_F32S>, // same latency as 32 bit compare
2311                  XD, VEX_4V, VEX_LIG;
2312
2313 let Constraints = "$src1 = $dst" in {
2314   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2315                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2316                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2317                   XS;
2318   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2319                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2320                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2321                   SSE_ALU_F64S>,
2322                   XD;
2323 }
2324
2325 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2326                          Intrinsic Int, string asm, OpndItins itins> {
2327   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2328                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2329                         [(set VR128:$dst, (Int VR128:$src1,
2330                                                VR128:$src, imm:$cc))],
2331                                                itins.rr>,
2332            Sched<[itins.Sched]>;
2333   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2334                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2335                         [(set VR128:$dst, (Int VR128:$src1,
2336                                                (load addr:$src), imm:$cc))],
2337                                                itins.rm>,
2338            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2339 }
2340
2341 // Aliases to match intrinsics which expect XMM operand(s).
2342 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2343                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2344                      SSE_ALU_F32S>,
2345                      XS, VEX_4V;
2346 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2347                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2348                      SSE_ALU_F32S>, // same latency as f32
2349                      XD, VEX_4V;
2350 let Constraints = "$src1 = $dst" in {
2351   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2352                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2353                        SSE_ALU_F32S>, XS;
2354   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2355                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2356                        SSE_ALU_F64S>,
2357                        XD;
2358 }
2359
2360
2361 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2362 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2363                             ValueType vt, X86MemOperand x86memop,
2364                             PatFrag ld_frag, string OpcodeStr> {
2365   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2366                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2367                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2368                      IIC_SSE_COMIS_RR>,
2369           Sched<[WriteFAdd]>;
2370   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2371                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2372                      [(set EFLAGS, (OpNode (vt RC:$src1),
2373                                            (ld_frag addr:$src2)))],
2374                                            IIC_SSE_COMIS_RM>,
2375           Sched<[WriteFAddLd, ReadAfterLd]>;
2376 }
2377
2378 let Defs = [EFLAGS] in {
2379   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2380                                   "ucomiss">, TB, VEX, VEX_LIG;
2381   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2382                                   "ucomisd">, TB, OpSize, VEX, VEX_LIG;
2383   let Pattern = []<dag> in {
2384     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2385                                     "comiss">, TB, VEX, VEX_LIG;
2386     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2387                                     "comisd">, TB, OpSize, VEX, VEX_LIG;
2388   }
2389
2390   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2391                             load, "ucomiss">, TB, VEX;
2392   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2393                             load, "ucomisd">, TB, OpSize, VEX;
2394
2395   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2396                             load, "comiss">, TB, VEX;
2397   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2398                             load, "comisd">, TB, OpSize, VEX;
2399   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2400                                   "ucomiss">, TB;
2401   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2402                                   "ucomisd">, TB, OpSize;
2403
2404   let Pattern = []<dag> in {
2405     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2406                                     "comiss">, TB;
2407     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2408                                     "comisd">, TB, OpSize;
2409   }
2410
2411   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2412                               load, "ucomiss">, TB;
2413   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2414                               load, "ucomisd">, TB, OpSize;
2415
2416   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2417                                   "comiss">, TB;
2418   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2419                                   "comisd">, TB, OpSize;
2420 } // Defs = [EFLAGS]
2421
2422 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2423 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2424                             Operand CC, Intrinsic Int, string asm,
2425                             string asm_alt, Domain d,
2426                             OpndItins itins = SSE_ALU_F32P> {
2427   def rri : PIi8<0xC2, MRMSrcReg,
2428              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2429              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2430              itins.rr, d>,
2431             Sched<[WriteFAdd]>;
2432   def rmi : PIi8<0xC2, MRMSrcMem,
2433              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2434              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2435              itins.rm, d>,
2436             Sched<[WriteFAddLd, ReadAfterLd]>;
2437
2438   // Accept explicit immediate argument form instead of comparison code.
2439   let neverHasSideEffects = 1 in {
2440     def rri_alt : PIi8<0xC2, MRMSrcReg,
2441                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2442                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2443     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2444                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2445                asm_alt, [], itins.rm, d>,
2446                Sched<[WriteFAddLd, ReadAfterLd]>;
2447   }
2448 }
2449
2450 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2451                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2452                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2453                SSEPackedSingle>, TB, VEX_4V;
2454 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2455                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2456                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2457                SSEPackedDouble>, TB, OpSize, VEX_4V;
2458 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2459                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2460                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2461                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2462 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2463                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2464                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2465                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2466 let Constraints = "$src1 = $dst" in {
2467   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2468                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2469                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2470                  SSEPackedSingle, SSE_ALU_F32P>, TB;
2471   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2472                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2473                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2474                  SSEPackedDouble, SSE_ALU_F64P>, TB, OpSize;
2475 }
2476
2477 let Predicates = [HasAVX] in {
2478 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2479           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2480 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2481           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2482 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2483           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2484 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2485           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2486
2487 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2488           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2489 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2490           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2491 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2492           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2493 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2494           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2495 }
2496
2497 let Predicates = [UseSSE1] in {
2498 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2499           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2500 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2501           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2502 }
2503
2504 let Predicates = [UseSSE2] in {
2505 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2506           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2507 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2508           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2509 }
2510
2511 //===----------------------------------------------------------------------===//
2512 // SSE 1 & 2 - Shuffle Instructions
2513 //===----------------------------------------------------------------------===//
2514
2515 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2516 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2517                          ValueType vt, string asm, PatFrag mem_frag,
2518                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2519   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2520                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2521                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2522                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2523             Sched<[WriteShuffleLd, ReadAfterLd]>;
2524   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2525     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2526                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2527                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2528                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2529               Sched<[WriteShuffle]>;
2530 }
2531
2532 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2533            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2534            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2535 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2536            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2537            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2538 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2539            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2540            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2541 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2542            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2543            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2544
2545 let Constraints = "$src1 = $dst" in {
2546   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2547                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2548                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2549                     TB;
2550   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2551                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2552                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2553                     TB, OpSize;
2554 }
2555
2556 let Predicates = [HasAVX] in {
2557   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2558                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2559             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2560   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2561             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2562
2563   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2564                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2565             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2566   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2567             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2568
2569   // 256-bit patterns
2570   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2571             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2572   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2573                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2574             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2575
2576   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2577             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2578   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2579                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2580             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2581 }
2582
2583 let Predicates = [UseSSE1] in {
2584   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2585                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2586             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2587   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2588             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2589 }
2590
2591 let Predicates = [UseSSE2] in {
2592   // Generic SHUFPD patterns
2593   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2594                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2595             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2596   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2597             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2598 }
2599
2600 //===----------------------------------------------------------------------===//
2601 // SSE 1 & 2 - Unpack Instructions
2602 //===----------------------------------------------------------------------===//
2603
2604 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2605 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2606                                    PatFrag mem_frag, RegisterClass RC,
2607                                    X86MemOperand x86memop, string asm,
2608                                    Domain d> {
2609     def rr : PI<opc, MRMSrcReg,
2610                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2611                 asm, [(set RC:$dst,
2612                            (vt (OpNode RC:$src1, RC:$src2)))],
2613                            IIC_SSE_UNPCK, d>, Sched<[WriteShuffle]>;
2614     def rm : PI<opc, MRMSrcMem,
2615                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2616                 asm, [(set RC:$dst,
2617                            (vt (OpNode RC:$src1,
2618                                        (mem_frag addr:$src2))))],
2619                                        IIC_SSE_UNPCK, d>,
2620              Sched<[WriteShuffleLd, ReadAfterLd]>;
2621 }
2622
2623 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2624       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2625                      SSEPackedSingle>, TB, VEX_4V;
2626 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2627       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2628                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2629 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2630       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2631                      SSEPackedSingle>, TB, VEX_4V;
2632 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2633       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2634                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2635
2636 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2637       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2638                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2639 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2640       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2641                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2642 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2643       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2644                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2645 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2646       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2647                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2648
2649 let Constraints = "$src1 = $dst" in {
2650   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2651         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2652                        SSEPackedSingle>, TB;
2653   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2654         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2655                        SSEPackedDouble>, TB, OpSize;
2656   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2657         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2658                        SSEPackedSingle>, TB;
2659   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2660         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2661                        SSEPackedDouble>, TB, OpSize;
2662 } // Constraints = "$src1 = $dst"
2663
2664 let Predicates = [HasAVX1Only] in {
2665   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2666             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2667   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2668             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2669   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2670             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2671   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2672             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2673
2674   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2675             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2676   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2677             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2678   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2679             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2680   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2681             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2682 }
2683
2684 let Predicates = [HasAVX] in {
2685   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2686   // problem is during lowering, where it's not possible to recognize the load
2687   // fold cause it has two uses through a bitcast. One use disappears at isel
2688   // time and the fold opportunity reappears.
2689   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2690             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2691 }
2692
2693 let Predicates = [UseSSE2] in {
2694   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2695   // problem is during lowering, where it's not possible to recognize the load
2696   // fold cause it has two uses through a bitcast. One use disappears at isel
2697   // time and the fold opportunity reappears.
2698   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2699             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2700 }
2701
2702 //===----------------------------------------------------------------------===//
2703 // SSE 1 & 2 - Extract Floating-Point Sign mask
2704 //===----------------------------------------------------------------------===//
2705
2706 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2707 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2708                                 Domain d> {
2709   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2710                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2711                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2712              Sched<[WriteVecLogic]>;
2713   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2714                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2715                 IIC_SSE_MOVMSK, d>, REX_W, Sched<[WriteVecLogic]>;
2716 }
2717
2718 let Predicates = [HasAVX] in {
2719   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2720                                         "movmskps", SSEPackedSingle>, TB, VEX;
2721   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2722                                         "movmskpd", SSEPackedDouble>, TB,
2723                                         OpSize, VEX;
2724   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2725                                         "movmskps", SSEPackedSingle>, TB,
2726                                         VEX, VEX_L;
2727   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2728                                         "movmskpd", SSEPackedDouble>, TB,
2729                                         OpSize, VEX, VEX_L;
2730
2731   def : Pat<(i32 (X86fgetsign FR32:$src)),
2732             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2733   def : Pat<(i64 (X86fgetsign FR32:$src)),
2734             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2735   def : Pat<(i32 (X86fgetsign FR64:$src)),
2736             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2737   def : Pat<(i64 (X86fgetsign FR64:$src)),
2738             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2739
2740   // Assembler Only
2741   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2742              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2743              SSEPackedSingle>, TB, VEX, Sched<[WriteVecLogic]>;
2744   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2745              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2746              SSEPackedDouble>, TB,
2747              OpSize, VEX, Sched<[WriteVecLogic]>;
2748   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2749              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2750              SSEPackedSingle>, TB, VEX, VEX_L, Sched<[WriteVecLogic]>;
2751   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2752              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2753              SSEPackedDouble>, TB,
2754              OpSize, VEX, VEX_L, Sched<[WriteVecLogic]>;
2755 }
2756
2757 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2758                                      SSEPackedSingle>, TB;
2759 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2760                                      SSEPackedDouble>, TB, OpSize;
2761
2762 def : Pat<(i32 (X86fgetsign FR32:$src)),
2763           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2764       Requires<[UseSSE1]>;
2765 def : Pat<(i64 (X86fgetsign FR32:$src)),
2766           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2767       Requires<[UseSSE1]>;
2768 def : Pat<(i32 (X86fgetsign FR64:$src)),
2769           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2770       Requires<[UseSSE2]>;
2771 def : Pat<(i64 (X86fgetsign FR64:$src)),
2772           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2773       Requires<[UseSSE2]>;
2774
2775 //===---------------------------------------------------------------------===//
2776 // SSE2 - Packed Integer Logical Instructions
2777 //===---------------------------------------------------------------------===//
2778
2779 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2780
2781 /// PDI_binop_rm - Simple SSE2 binary operator.
2782 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2783                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2784                         X86MemOperand x86memop, OpndItins itins,
2785                         bit IsCommutable, bit Is2Addr> {
2786   let isCommutable = IsCommutable in
2787   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2788        (ins RC:$src1, RC:$src2),
2789        !if(Is2Addr,
2790            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2791            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2792        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2793        Sched<[itins.Sched]>;
2794   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2795        (ins RC:$src1, x86memop:$src2),
2796        !if(Is2Addr,
2797            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2798            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2799        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2800                                      (bitconvert (memop_frag addr:$src2)))))],
2801                                      itins.rm>,
2802        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2803 }
2804 } // ExeDomain = SSEPackedInt
2805
2806 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2807                          ValueType OpVT128, ValueType OpVT256,
2808                          OpndItins itins, bit IsCommutable = 0> {
2809 let Predicates = [HasAVX] in
2810   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2811                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2812
2813 let Constraints = "$src1 = $dst" in
2814   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2815                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2816
2817 let Predicates = [HasAVX2] in
2818   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2819                                OpVT256, VR256, memopv4i64, i256mem, itins,
2820                                IsCommutable, 0>, VEX_4V, VEX_L;
2821 }
2822
2823 // These are ordered here for pattern ordering requirements with the fp versions
2824
2825 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2826 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2827 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2828 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2829                            SSE_BIT_ITINS_P, 0>;
2830
2831 //===----------------------------------------------------------------------===//
2832 // SSE 1 & 2 - Logical Instructions
2833 //===----------------------------------------------------------------------===//
2834
2835 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2836 ///
2837 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2838                                        SDNode OpNode, OpndItins itins> {
2839   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2840               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2841               TB, VEX_4V;
2842
2843   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2844         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2845         TB, OpSize, VEX_4V;
2846
2847   let Constraints = "$src1 = $dst" in {
2848     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2849                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2850                 TB;
2851
2852     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2853                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2854                 TB, OpSize;
2855   }
2856 }
2857
2858 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2859 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2860               SSE_BIT_ITINS_P>;
2861 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2862               SSE_BIT_ITINS_P>;
2863 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2864               SSE_BIT_ITINS_P>;
2865
2866 let isCommutable = 0 in
2867   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2868                 SSE_BIT_ITINS_P>;
2869
2870 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2871 ///
2872 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2873                                    SDNode OpNode> {
2874   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2875         !strconcat(OpcodeStr, "ps"), f256mem,
2876         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2877         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2878                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2879
2880   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2881         !strconcat(OpcodeStr, "pd"), f256mem,
2882         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2883                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2884         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2885                                   (memopv4i64 addr:$src2)))], 0>,
2886                                   TB, OpSize, VEX_4V, VEX_L;
2887
2888   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2889   // are all promoted to v2i64, and the patterns are covered by the int
2890   // version. This is needed in SSE only, because v2i64 isn't supported on
2891   // SSE1, but only on SSE2.
2892   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2893        !strconcat(OpcodeStr, "ps"), f128mem, [],
2894        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2895                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2896
2897   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2898        !strconcat(OpcodeStr, "pd"), f128mem,
2899        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2900                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2901        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2902                                  (memopv2i64 addr:$src2)))], 0>,
2903                                                  TB, OpSize, VEX_4V;
2904
2905   let Constraints = "$src1 = $dst" in {
2906     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2907          !strconcat(OpcodeStr, "ps"), f128mem,
2908          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2909          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2910                                    (memopv2i64 addr:$src2)))]>, TB;
2911
2912     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2913          !strconcat(OpcodeStr, "pd"), f128mem,
2914          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2915                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2916          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2917                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2918   }
2919 }
2920
2921 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2922 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2923 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2924 let isCommutable = 0 in
2925   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2926
2927 //===----------------------------------------------------------------------===//
2928 // SSE 1 & 2 - Arithmetic Instructions
2929 //===----------------------------------------------------------------------===//
2930
2931 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2932 /// vector forms.
2933 ///
2934 /// In addition, we also have a special variant of the scalar form here to
2935 /// represent the associated intrinsic operation.  This form is unlike the
2936 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2937 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2938 ///
2939 /// These three forms can each be reg+reg or reg+mem.
2940 ///
2941
2942 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2943 /// classes below
2944 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2945                                   SDNode OpNode, SizeItins itins> {
2946   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2947                                VR128, v4f32, f128mem, memopv4f32,
2948                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2949   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2950                                VR128, v2f64, f128mem, memopv2f64,
2951                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2952
2953   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2954                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2955                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2956   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2957                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2958                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2959
2960   let Constraints = "$src1 = $dst" in {
2961     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2962                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
2963                               itins.s>, TB;
2964     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2965                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
2966                               itins.d>, TB, OpSize;
2967   }
2968 }
2969
2970 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2971                                   SizeItins itins> {
2972   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2973                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
2974   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2975                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
2976
2977   let Constraints = "$src1 = $dst" in {
2978     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2979                               OpNode, FR32, f32mem, itins.s>, XS;
2980     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2981                               OpNode, FR64, f64mem, itins.d>, XD;
2982   }
2983 }
2984
2985 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2986                                       SizeItins itins> {
2987   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2988                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2989                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
2990   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2991                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2992                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
2993
2994   let Constraints = "$src1 = $dst" in {
2995     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2996                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2997                    itins.s>, XS;
2998     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2999                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3000                    itins.d>, XD;
3001   }
3002 }
3003
3004 // Binary Arithmetic instructions
3005 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3006            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3007            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3008 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3009            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3010            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3011 let isCommutable = 0 in {
3012   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3013              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3014              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3015   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3016              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3017              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3018   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3019              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3020              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3021   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3022              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3023              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3024 }
3025
3026 let isCodeGenOnly = 1 in {
3027   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3028              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3029   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3030              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3031 }
3032
3033 /// Unop Arithmetic
3034 /// In addition, we also have a special variant of the scalar form here to
3035 /// represent the associated intrinsic operation.  This form is unlike the
3036 /// plain scalar form, in that it takes an entire vector (instead of a
3037 /// scalar) and leaves the top elements undefined.
3038 ///
3039 /// And, we have a special variant form for a full-vector intrinsic form.
3040
3041 let Sched = WriteFSqrt in {
3042 def SSE_SQRTPS : OpndItins<
3043   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3044 >;
3045
3046 def SSE_SQRTSS : OpndItins<
3047   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3048 >;
3049
3050 def SSE_SQRTPD : OpndItins<
3051   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3052 >;
3053
3054 def SSE_SQRTSD : OpndItins<
3055   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3056 >;
3057 }
3058
3059 let Sched = WriteFRcp in {
3060 def SSE_RCPP : OpndItins<
3061   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3062 >;
3063
3064 def SSE_RCPS : OpndItins<
3065   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3066 >;
3067 }
3068
3069 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3070 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3071                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3072 let Predicates = [HasAVX], hasSideEffects = 0 in {
3073   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3074                       (ins FR32:$src1, FR32:$src2),
3075                       !strconcat("v", OpcodeStr,
3076                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3077                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3078   let mayLoad = 1 in {
3079   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3080                       (ins FR32:$src1,f32mem:$src2),
3081                       !strconcat("v", OpcodeStr,
3082                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3083                       []>, VEX_4V, VEX_LIG,
3084                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3085   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3086                       (ins VR128:$src1, ssmem:$src2),
3087                       !strconcat("v", OpcodeStr,
3088                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3089                       []>, VEX_4V, VEX_LIG,
3090                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3091   }
3092 }
3093
3094   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3095                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3096                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3097   // For scalar unary operations, fold a load into the operation
3098   // only in OptForSize mode. It eliminates an instruction, but it also
3099   // eliminates a whole-register clobber (the load), so it introduces a
3100   // partial register update condition.
3101   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3102                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3103                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3104             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3105   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3106                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3107                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3108                 Sched<[itins.Sched]>;
3109   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3110                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3111                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3112                 Sched<[itins.Sched.Folded]>;
3113 }
3114
3115 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3116 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3117                            OpndItins itins> {
3118 let Predicates = [HasAVX], hasSideEffects = 0 in {
3119   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3120                        (ins FR32:$src1, FR32:$src2),
3121                        !strconcat("v", OpcodeStr,
3122                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3123                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3124   let mayLoad = 1 in {
3125   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3126                       (ins FR32:$src1,f32mem:$src2),
3127                       !strconcat("v", OpcodeStr,
3128                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3129                       []>, VEX_4V, VEX_LIG,
3130                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3131   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3132                       (ins VR128:$src1, ssmem:$src2),
3133                       !strconcat("v", OpcodeStr,
3134                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3135                       []>, VEX_4V, VEX_LIG,
3136                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3137   }
3138 }
3139
3140   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3141                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3142                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3143   // For scalar unary operations, fold a load into the operation
3144   // only in OptForSize mode. It eliminates an instruction, but it also
3145   // eliminates a whole-register clobber (the load), so it introduces a
3146   // partial register update condition.
3147   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3148                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3149                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3150             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3151   let Constraints = "$src1 = $dst" in {
3152     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3153                       (ins VR128:$src1, VR128:$src2),
3154                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3155                       [], itins.rr>, Sched<[itins.Sched]>;
3156     let mayLoad = 1, hasSideEffects = 0 in
3157     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3158                       (ins VR128:$src1, ssmem:$src2),
3159                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3160                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3161   }
3162 }
3163
3164 /// sse1_fp_unop_p - SSE1 unops in packed form.
3165 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3166                           OpndItins itins> {
3167 let Predicates = [HasAVX] in {
3168   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3169                        !strconcat("v", OpcodeStr,
3170                                   "ps\t{$src, $dst|$dst, $src}"),
3171                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3172                        itins.rr>, VEX, Sched<[itins.Sched]>;
3173   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3174                        !strconcat("v", OpcodeStr,
3175                                   "ps\t{$src, $dst|$dst, $src}"),
3176                        [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))],
3177                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3178   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3179                         !strconcat("v", OpcodeStr,
3180                                    "ps\t{$src, $dst|$dst, $src}"),
3181                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3182                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3183   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3184                         !strconcat("v", OpcodeStr,
3185                                    "ps\t{$src, $dst|$dst, $src}"),
3186                         [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3187                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3188 }
3189
3190   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3191                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3192                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3193             Sched<[itins.Sched]>;
3194   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3195                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3196                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3197             Sched<[itins.Sched.Folded]>;
3198 }
3199
3200 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3201 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3202                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3203                               OpndItins itins> {
3204 let Predicates = [HasAVX] in {
3205   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3206                            !strconcat("v", OpcodeStr,
3207                                       "ps\t{$src, $dst|$dst, $src}"),
3208                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3209                            itins.rr>, VEX, Sched<[itins.Sched]>;
3210   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3211                           !strconcat("v", OpcodeStr,
3212                           "ps\t{$src, $dst|$dst, $src}"),
3213                           [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3214                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3215   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3216                             !strconcat("v", OpcodeStr,
3217                                        "ps\t{$src, $dst|$dst, $src}"),
3218                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3219                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3220   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3221                           (ins f256mem:$src),
3222                           !strconcat("v", OpcodeStr,
3223                                     "ps\t{$src, $dst|$dst, $src}"),
3224                           [(set VR256:$dst, (V8F32Int (memopv8f32 addr:$src)))],
3225                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3226 }
3227
3228   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3229                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3230                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3231                     itins.rr>, Sched<[itins.Sched]>;
3232   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3233                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3234                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3235                     itins.rm>, Sched<[itins.Sched.Folded]>;
3236 }
3237
3238 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3239 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3240                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3241 let Predicates = [HasAVX], hasSideEffects = 0 in {
3242   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3243                       (ins FR64:$src1, FR64:$src2),
3244                       !strconcat("v", OpcodeStr,
3245                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3246                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3247   let mayLoad = 1 in {
3248   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3249                       (ins FR64:$src1,f64mem:$src2),
3250                       !strconcat("v", OpcodeStr,
3251                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3252                       []>, VEX_4V, VEX_LIG,
3253                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3254   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3255                       (ins VR128:$src1, sdmem:$src2),
3256                       !strconcat("v", OpcodeStr,
3257                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3258                       []>, VEX_4V, VEX_LIG,
3259                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3260   }
3261 }
3262
3263   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3264                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3265                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3266             Sched<[itins.Sched]>;
3267   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3268   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3269                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3270                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3271             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3272   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3273                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3274                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3275                 Sched<[itins.Sched]>;
3276   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3277                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3278                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3279                 Sched<[itins.Sched.Folded]>;
3280 }
3281
3282 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3283 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3284                           SDNode OpNode, OpndItins itins> {
3285 let Predicates = [HasAVX] in {
3286   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3287                        !strconcat("v", OpcodeStr,
3288                                   "pd\t{$src, $dst|$dst, $src}"),
3289                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3290                        itins.rr>, VEX, Sched<[itins.Sched]>;
3291   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3292                        !strconcat("v", OpcodeStr,
3293                                   "pd\t{$src, $dst|$dst, $src}"),
3294                        [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))],
3295                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3296   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3297                         !strconcat("v", OpcodeStr,
3298                                    "pd\t{$src, $dst|$dst, $src}"),
3299                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3300                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3301   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3302                         !strconcat("v", OpcodeStr,
3303                                    "pd\t{$src, $dst|$dst, $src}"),
3304                         [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3305                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3306 }
3307
3308   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3309               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3310               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3311             Sched<[itins.Sched]>;
3312   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3313                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3314                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3315             Sched<[itins.Sched.Folded]>;
3316 }
3317
3318 // Square root.
3319 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3320                             SSE_SQRTSS>,
3321              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3322              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3323                             SSE_SQRTSD>,
3324              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3325
3326 // Reciprocal approximations. Note that these typically require refinement
3327 // in order to obtain suitable precision.
3328 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_SQRTSS>,
3329              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTPS>,
3330              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3331                                 int_x86_avx_rsqrt_ps_256, SSE_SQRTPS>;
3332 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3333              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3334              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3335                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3336
3337 let Predicates = [UseAVX] in {
3338   def : Pat<(f32 (fsqrt FR32:$src)),
3339             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3340   def : Pat<(f32 (fsqrt (load addr:$src))),
3341             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3342             Requires<[HasAVX, OptForSize]>;
3343   def : Pat<(f64 (fsqrt FR64:$src)),
3344             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3345   def : Pat<(f64 (fsqrt (load addr:$src))),
3346             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3347             Requires<[HasAVX, OptForSize]>;
3348
3349   def : Pat<(f32 (X86frsqrt FR32:$src)),
3350             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3351   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3352             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3353             Requires<[HasAVX, OptForSize]>;
3354
3355   def : Pat<(f32 (X86frcp FR32:$src)),
3356             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3357   def : Pat<(f32 (X86frcp (load addr:$src))),
3358             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3359             Requires<[HasAVX, OptForSize]>;
3360 }
3361 let Predicates = [UseAVX] in {
3362   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3363             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3364                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3365                               VR128)>;
3366   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3367             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3368
3369   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3370             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3371                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3372                               VR128)>;
3373   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3374             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3375 }
3376
3377 let Predicates = [HasAVX] in {
3378   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3379             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3380                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3381                               VR128)>;
3382   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3383             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3384
3385   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3386             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3387                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3388                               VR128)>;
3389   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3390             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3391 }
3392
3393 // Reciprocal approximations. Note that these typically require refinement
3394 // in order to obtain suitable precision.
3395 let Predicates = [UseSSE1] in {
3396   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3397             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3398   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3399             (RCPSSr_Int VR128:$src, VR128:$src)>;
3400 }
3401
3402 // There is no f64 version of the reciprocal approximation instructions.
3403
3404 //===----------------------------------------------------------------------===//
3405 // SSE 1 & 2 - Non-temporal stores
3406 //===----------------------------------------------------------------------===//
3407
3408 let AddedComplexity = 400 in { // Prefer non-temporal versions
3409 let SchedRW = [WriteStore] in {
3410 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3411                      (ins f128mem:$dst, VR128:$src),
3412                      "movntps\t{$src, $dst|$dst, $src}",
3413                      [(alignednontemporalstore (v4f32 VR128:$src),
3414                                                addr:$dst)],
3415                                                IIC_SSE_MOVNT>, VEX;
3416 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3417                      (ins f128mem:$dst, VR128:$src),
3418                      "movntpd\t{$src, $dst|$dst, $src}",
3419                      [(alignednontemporalstore (v2f64 VR128:$src),
3420                                                addr:$dst)],
3421                                                IIC_SSE_MOVNT>, VEX;
3422
3423 let ExeDomain = SSEPackedInt in
3424 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3425                          (ins f128mem:$dst, VR128:$src),
3426                          "movntdq\t{$src, $dst|$dst, $src}",
3427                          [(alignednontemporalstore (v2i64 VR128:$src),
3428                                                    addr:$dst)],
3429                                                    IIC_SSE_MOVNT>, VEX;
3430
3431 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3432                      (ins f256mem:$dst, VR256:$src),
3433                      "movntps\t{$src, $dst|$dst, $src}",
3434                      [(alignednontemporalstore (v8f32 VR256:$src),
3435                                                addr:$dst)],
3436                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3437 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3438                      (ins f256mem:$dst, VR256:$src),
3439                      "movntpd\t{$src, $dst|$dst, $src}",
3440                      [(alignednontemporalstore (v4f64 VR256:$src),
3441                                                addr:$dst)],
3442                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3443 let ExeDomain = SSEPackedInt in
3444 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3445                     (ins f256mem:$dst, VR256:$src),
3446                     "movntdq\t{$src, $dst|$dst, $src}",
3447                     [(alignednontemporalstore (v4i64 VR256:$src),
3448                                               addr:$dst)],
3449                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3450
3451 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3452                     "movntps\t{$src, $dst|$dst, $src}",
3453                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3454                     IIC_SSE_MOVNT>;
3455 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3456                     "movntpd\t{$src, $dst|$dst, $src}",
3457                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3458                     IIC_SSE_MOVNT>;
3459
3460 let ExeDomain = SSEPackedInt in
3461 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3462                     "movntdq\t{$src, $dst|$dst, $src}",
3463                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3464                     IIC_SSE_MOVNT>;
3465
3466 // There is no AVX form for instructions below this point
3467 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3468                  "movnti{l}\t{$src, $dst|$dst, $src}",
3469                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3470                  IIC_SSE_MOVNT>,
3471                TB, Requires<[HasSSE2]>;
3472 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3473                      "movnti{q}\t{$src, $dst|$dst, $src}",
3474                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3475                      IIC_SSE_MOVNT>,
3476                   TB, Requires<[HasSSE2]>;
3477 } // SchedRW = [WriteStore]
3478
3479 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3480           (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3481
3482 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3483           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3484 } // AddedComplexity
3485
3486 //===----------------------------------------------------------------------===//
3487 // SSE 1 & 2 - Prefetch and memory fence
3488 //===----------------------------------------------------------------------===//
3489
3490 // Prefetch intrinsic.
3491 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3492 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3493     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3494     IIC_SSE_PREFETCH>, TB;
3495 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3496     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3497     IIC_SSE_PREFETCH>, TB;
3498 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3499     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3500     IIC_SSE_PREFETCH>, TB;
3501 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3502     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3503     IIC_SSE_PREFETCH>, TB;
3504 }
3505
3506 // FIXME: How should these memory instructions be modeled?
3507 let SchedRW = [WriteLoad] in {
3508 // Flush cache
3509 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3510                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3511                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3512
3513 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3514 // was introduced with SSE2, it's backward compatible.
3515 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3516
3517 // Load, store, and memory fence
3518 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3519                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3520                TB, Requires<[HasSSE1]>;
3521 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3522                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3523                TB, Requires<[HasSSE2]>;
3524 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3525                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3526                TB, Requires<[HasSSE2]>;
3527 } // SchedRW
3528
3529 def : Pat<(X86SFence), (SFENCE)>;
3530 def : Pat<(X86LFence), (LFENCE)>;
3531 def : Pat<(X86MFence), (MFENCE)>;
3532
3533 //===----------------------------------------------------------------------===//
3534 // SSE 1 & 2 - Load/Store XCSR register
3535 //===----------------------------------------------------------------------===//
3536
3537 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3538                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3539                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3540 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3541                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3542                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3543
3544 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3545                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3546                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3547 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3548                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3549                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3550
3551 //===---------------------------------------------------------------------===//
3552 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3553 //===---------------------------------------------------------------------===//
3554
3555 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3556
3557 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3558 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3559                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3560                     VEX;
3561 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3562                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3563                     VEX, VEX_L;
3564 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3565                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3566                     VEX;
3567 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3568                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3569                     VEX, VEX_L;
3570 }
3571
3572 // For Disassembler
3573 let isCodeGenOnly = 1, hasSideEffects = 0, SchedRW = [WriteMove] in {
3574 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3575                         "movdqa\t{$src, $dst|$dst, $src}", [],
3576                         IIC_SSE_MOVA_P_RR>,
3577                         VEX;
3578 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3579                         "movdqa\t{$src, $dst|$dst, $src}", [],
3580                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3581 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3582                         "movdqu\t{$src, $dst|$dst, $src}", [],
3583                         IIC_SSE_MOVU_P_RR>,
3584                         VEX;
3585 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3586                         "movdqu\t{$src, $dst|$dst, $src}", [],
3587                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3588 }
3589
3590 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3591     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3592 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3593                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3594                    VEX;
3595 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3596                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3597                    VEX, VEX_L;
3598 let Predicates = [HasAVX] in {
3599   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3600                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3601                     XS, VEX;
3602   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3603                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3604                     XS, VEX, VEX_L;
3605 }
3606 }
3607
3608 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3609 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3610                      (ins i128mem:$dst, VR128:$src),
3611                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3612                      VEX;
3613 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3614                      (ins i256mem:$dst, VR256:$src),
3615                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3616                      VEX, VEX_L;
3617 let Predicates = [HasAVX] in {
3618 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3619                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3620                   XS, VEX;
3621 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3622                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3623                   XS, VEX, VEX_L;
3624 }
3625 }
3626
3627 let SchedRW = [WriteMove] in {
3628 let neverHasSideEffects = 1 in
3629 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3630                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3631
3632 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3633                    "movdqu\t{$src, $dst|$dst, $src}",
3634                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3635
3636 // For Disassembler
3637 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3638 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3639                        "movdqa\t{$src, $dst|$dst, $src}", [],
3640                        IIC_SSE_MOVA_P_RR>;
3641
3642 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3643                        "movdqu\t{$src, $dst|$dst, $src}",
3644                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3645 }
3646 } // SchedRW
3647
3648 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3649     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3650 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3651                    "movdqa\t{$src, $dst|$dst, $src}",
3652                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3653                    IIC_SSE_MOVA_P_RM>;
3654 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3655                    "movdqu\t{$src, $dst|$dst, $src}",
3656                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3657                    IIC_SSE_MOVU_P_RM>,
3658                  XS, Requires<[UseSSE2]>;
3659 }
3660
3661 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3662 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3663                    "movdqa\t{$src, $dst|$dst, $src}",
3664                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3665                    IIC_SSE_MOVA_P_MR>;
3666 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3667                    "movdqu\t{$src, $dst|$dst, $src}",
3668                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3669                    IIC_SSE_MOVU_P_MR>,
3670                  XS, Requires<[UseSSE2]>;
3671 }
3672
3673 } // ExeDomain = SSEPackedInt
3674
3675 let Predicates = [HasAVX] in {
3676   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3677             (VMOVDQUmr addr:$dst, VR128:$src)>;
3678   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3679             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3680 }
3681 let Predicates = [UseSSE2] in
3682 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3683           (MOVDQUmr addr:$dst, VR128:$src)>;
3684
3685 //===---------------------------------------------------------------------===//
3686 // SSE2 - Packed Integer Arithmetic Instructions
3687 //===---------------------------------------------------------------------===//
3688
3689 let Sched = WriteVecIMul in
3690 def SSE_PMADD : OpndItins<
3691   IIC_SSE_PMADD, IIC_SSE_PMADD
3692 >;
3693
3694 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3695
3696 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3697                             RegisterClass RC, PatFrag memop_frag,
3698                             X86MemOperand x86memop,
3699                             OpndItins itins,
3700                             bit IsCommutable = 0,
3701                             bit Is2Addr = 1> {
3702   let isCommutable = IsCommutable in
3703   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3704        (ins RC:$src1, RC:$src2),
3705        !if(Is2Addr,
3706            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3707            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3708        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3709       Sched<[itins.Sched]>;
3710   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3711        (ins RC:$src1, x86memop:$src2),
3712        !if(Is2Addr,
3713            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3714            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3715        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3716        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3717 }
3718
3719 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3720                              Intrinsic IntId256, OpndItins itins,
3721                              bit IsCommutable = 0> {
3722 let Predicates = [HasAVX] in
3723   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3724                                  VR128, memopv2i64, i128mem, itins,
3725                                  IsCommutable, 0>, VEX_4V;
3726
3727 let Constraints = "$src1 = $dst" in
3728   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3729                                i128mem, itins, IsCommutable, 1>;
3730
3731 let Predicates = [HasAVX2] in
3732   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3733                                    VR256, memopv4i64, i256mem, itins,
3734                                    IsCommutable, 0>, VEX_4V, VEX_L;
3735 }
3736
3737 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3738                          string OpcodeStr, SDNode OpNode,
3739                          SDNode OpNode2, RegisterClass RC,
3740                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3741                          ShiftOpndItins itins,
3742                          bit Is2Addr = 1> {
3743   // src2 is always 128-bit
3744   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3745        (ins RC:$src1, VR128:$src2),
3746        !if(Is2Addr,
3747            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3748            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3749        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3750         itins.rr>, Sched<[WriteVecShift]>;
3751   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3752        (ins RC:$src1, i128mem:$src2),
3753        !if(Is2Addr,
3754            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3755            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3756        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3757                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
3758       Sched<[WriteVecShiftLd, ReadAfterLd]>;
3759   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3760        (ins RC:$src1, i32i8imm:$src2),
3761        !if(Is2Addr,
3762            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3763            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3764        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>,
3765        Sched<[WriteVecShift]>;
3766 }
3767
3768 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3769 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3770                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3771                          PatFrag memop_frag, X86MemOperand x86memop,
3772                          OpndItins itins,
3773                          bit IsCommutable = 0, bit Is2Addr = 1> {
3774   let isCommutable = IsCommutable in
3775   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3776        (ins RC:$src1, RC:$src2),
3777        !if(Is2Addr,
3778            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3779            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3780        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
3781        Sched<[itins.Sched]>;
3782   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3783        (ins RC:$src1, x86memop:$src2),
3784        !if(Is2Addr,
3785            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3786            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3787        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3788                                      (bitconvert (memop_frag addr:$src2)))))]>,
3789        Sched<[itins.Sched.Folded, ReadAfterLd]>;
3790 }
3791 } // ExeDomain = SSEPackedInt
3792
3793 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3794                              SSE_INTALU_ITINS_P, 1>;
3795 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3796                              SSE_INTALU_ITINS_P, 1>;
3797 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3798                              SSE_INTALU_ITINS_P, 1>;
3799 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3800                              SSE_INTALUQ_ITINS_P, 1>;
3801 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3802                              SSE_INTMUL_ITINS_P, 1>;
3803 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3804                              SSE_INTALU_ITINS_P, 0>;
3805 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3806                              SSE_INTALU_ITINS_P, 0>;
3807 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3808                              SSE_INTALU_ITINS_P, 0>;
3809 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3810                              SSE_INTALUQ_ITINS_P, 0>;
3811 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3812                              SSE_INTALU_ITINS_P, 0>;
3813 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3814                              SSE_INTALU_ITINS_P, 0>;
3815 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3816                              SSE_INTALU_ITINS_P, 1>;
3817 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3818                              SSE_INTALU_ITINS_P, 1>;
3819 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3820                              SSE_INTALU_ITINS_P, 1>;
3821 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3822                              SSE_INTALU_ITINS_P, 1>;
3823
3824 // Intrinsic forms
3825 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3826                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3827 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3828                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3829 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3830                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3831 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3832                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3833 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3834                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3835 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3836                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3837 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3838                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3839 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3840                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3841 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3842                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3843 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3844                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3845 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3846                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3847 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3848                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
3849
3850 let Predicates = [HasAVX] in
3851 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3852                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3853                               VEX_4V;
3854 let Predicates = [HasAVX2] in
3855 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3856                                VR256, memopv4i64, i256mem,
3857                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3858 let Constraints = "$src1 = $dst" in
3859 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3860                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3861
3862 //===---------------------------------------------------------------------===//
3863 // SSE2 - Packed Integer Logical Instructions
3864 //===---------------------------------------------------------------------===//
3865
3866 let Predicates = [HasAVX] in {
3867 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3868                             VR128, v8i16, v8i16, bc_v8i16,
3869                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3870 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3871                             VR128, v4i32, v4i32, bc_v4i32,
3872                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3873 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3874                             VR128, v2i64, v2i64, bc_v2i64,
3875                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3876
3877 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3878                             VR128, v8i16, v8i16, bc_v8i16,
3879                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3880 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3881                             VR128, v4i32, v4i32, bc_v4i32,
3882                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3883 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3884                             VR128, v2i64, v2i64, bc_v2i64,
3885                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3886
3887 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3888                             VR128, v8i16, v8i16, bc_v8i16,
3889                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3890 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3891                             VR128, v4i32, v4i32, bc_v4i32,
3892                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3893
3894 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3895   // 128-bit logical shifts.
3896   def VPSLLDQri : PDIi8<0x73, MRM7r,
3897                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3898                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3899                     [(set VR128:$dst,
3900                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3901                     VEX_4V;
3902   def VPSRLDQri : PDIi8<0x73, MRM3r,
3903                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3904                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3905                     [(set VR128:$dst,
3906                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3907                     VEX_4V;
3908   // PSRADQri doesn't exist in SSE[1-3].
3909 }
3910 } // Predicates = [HasAVX]
3911
3912 let Predicates = [HasAVX2] in {
3913 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3914                              VR256, v16i16, v8i16, bc_v8i16,
3915                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3916 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3917                              VR256, v8i32, v4i32, bc_v4i32,
3918                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3919 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3920                              VR256, v4i64, v2i64, bc_v2i64,
3921                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3922
3923 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3924                              VR256, v16i16, v8i16, bc_v8i16,
3925                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3926 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3927                              VR256, v8i32, v4i32, bc_v4i32,
3928                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3929 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3930                              VR256, v4i64, v2i64, bc_v2i64,
3931                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3932
3933 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3934                              VR256, v16i16, v8i16, bc_v8i16,
3935                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3936 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3937                              VR256, v8i32, v4i32, bc_v4i32,
3938                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3939
3940 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3941   // 256-bit logical shifts.
3942   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3943                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3944                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3945                     [(set VR256:$dst,
3946                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3947                     VEX_4V, VEX_L;
3948   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3949                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3950                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3951                     [(set VR256:$dst,
3952                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3953                     VEX_4V, VEX_L;
3954   // PSRADQYri doesn't exist in SSE[1-3].
3955 }
3956 } // Predicates = [HasAVX2]
3957
3958 let Constraints = "$src1 = $dst" in {
3959 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3960                            VR128, v8i16, v8i16, bc_v8i16,
3961                            SSE_INTSHIFT_ITINS_P>;
3962 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3963                            VR128, v4i32, v4i32, bc_v4i32,
3964                            SSE_INTSHIFT_ITINS_P>;
3965 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3966                            VR128, v2i64, v2i64, bc_v2i64,
3967                            SSE_INTSHIFT_ITINS_P>;
3968
3969 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3970                            VR128, v8i16, v8i16, bc_v8i16,
3971                            SSE_INTSHIFT_ITINS_P>;
3972 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3973                            VR128, v4i32, v4i32, bc_v4i32,
3974                            SSE_INTSHIFT_ITINS_P>;
3975 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3976                            VR128, v2i64, v2i64, bc_v2i64,
3977                            SSE_INTSHIFT_ITINS_P>;
3978
3979 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3980                            VR128, v8i16, v8i16, bc_v8i16,
3981                            SSE_INTSHIFT_ITINS_P>;
3982 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3983                            VR128, v4i32, v4i32, bc_v4i32,
3984                            SSE_INTSHIFT_ITINS_P>;
3985
3986 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
3987   // 128-bit logical shifts.
3988   def PSLLDQri : PDIi8<0x73, MRM7r,
3989                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3990                        "pslldq\t{$src2, $dst|$dst, $src2}",
3991                        [(set VR128:$dst,
3992                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
3993                          IIC_SSE_INTSHDQ_P_RI>;
3994   def PSRLDQri : PDIi8<0x73, MRM3r,
3995                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3996                        "psrldq\t{$src2, $dst|$dst, $src2}",
3997                        [(set VR128:$dst,
3998                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
3999                          IIC_SSE_INTSHDQ_P_RI>;
4000   // PSRADQri doesn't exist in SSE[1-3].
4001 }
4002 } // Constraints = "$src1 = $dst"
4003
4004 let Predicates = [HasAVX] in {
4005   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4006             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4007   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4008             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4009   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4010             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4011
4012   // Shift up / down and insert zero's.
4013   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4014             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4015   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4016             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4017 }
4018
4019 let Predicates = [HasAVX2] in {
4020   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4021             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4022   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4023             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4024 }
4025
4026 let Predicates = [UseSSE2] in {
4027   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4028             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4029   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4030             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4031   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4032             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4033
4034   // Shift up / down and insert zero's.
4035   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4036             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4037   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4038             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4039 }
4040
4041 //===---------------------------------------------------------------------===//
4042 // SSE2 - Packed Integer Comparison Instructions
4043 //===---------------------------------------------------------------------===//
4044
4045 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4046                              SSE_INTALU_ITINS_P, 1>;
4047 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4048                              SSE_INTALU_ITINS_P, 1>;
4049 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4050                              SSE_INTALU_ITINS_P, 1>;
4051 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4052                              SSE_INTALU_ITINS_P, 0>;
4053 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4054                              SSE_INTALU_ITINS_P, 0>;
4055 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4056                              SSE_INTALU_ITINS_P, 0>;
4057
4058 //===---------------------------------------------------------------------===//
4059 // SSE2 - Packed Integer Pack Instructions
4060 //===---------------------------------------------------------------------===//
4061
4062 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4063                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
4064 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4065                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
4066 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4067                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
4068
4069 //===---------------------------------------------------------------------===//
4070 // SSE2 - Packed Integer Shuffle Instructions
4071 //===---------------------------------------------------------------------===//
4072
4073 let ExeDomain = SSEPackedInt in {
4074 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4075                          SDNode OpNode> {
4076 let Predicates = [HasAVX] in {
4077   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4078                       (ins VR128:$src1, i8imm:$src2),
4079                       !strconcat("v", OpcodeStr,
4080                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4081                       [(set VR128:$dst,
4082                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4083                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4084   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4085                       (ins i128mem:$src1, i8imm:$src2),
4086                       !strconcat("v", OpcodeStr,
4087                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4088                      [(set VR128:$dst,
4089                        (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4090                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4091                   Sched<[WriteShuffleLd]>;
4092 }
4093
4094 let Predicates = [HasAVX2] in {
4095   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4096                        (ins VR256:$src1, i8imm:$src2),
4097                        !strconcat("v", OpcodeStr,
4098                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4099                        [(set VR256:$dst,
4100                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4101                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4102   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4103                        (ins i256mem:$src1, i8imm:$src2),
4104                        !strconcat("v", OpcodeStr,
4105                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4106                       [(set VR256:$dst,
4107                         (vt256 (OpNode (bitconvert (memopv4i64 addr:$src1)),
4108                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4109                    Sched<[WriteShuffleLd]>;
4110 }
4111
4112 let Predicates = [UseSSE2] in {
4113   def ri : Ii8<0x70, MRMSrcReg,
4114                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4115                !strconcat(OpcodeStr,
4116                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4117                 [(set VR128:$dst,
4118                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4119                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4120   def mi : Ii8<0x70, MRMSrcMem,
4121                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4122                !strconcat(OpcodeStr,
4123                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4124                 [(set VR128:$dst,
4125                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4126                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4127            Sched<[WriteShuffleLd]>;
4128 }
4129 }
4130 } // ExeDomain = SSEPackedInt
4131
4132 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, TB, OpSize;
4133 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4134 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4135
4136 let Predicates = [HasAVX] in {
4137   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4138             (VPSHUFDmi addr:$src1, imm:$imm)>;
4139   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4140             (VPSHUFDri VR128:$src1, imm:$imm)>;
4141 }
4142
4143 let Predicates = [UseSSE2] in {
4144   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4145             (PSHUFDmi addr:$src1, imm:$imm)>;
4146   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4147             (PSHUFDri VR128:$src1, imm:$imm)>;
4148 }
4149
4150 //===---------------------------------------------------------------------===//
4151 // SSE2 - Packed Integer Unpack Instructions
4152 //===---------------------------------------------------------------------===//
4153
4154 let ExeDomain = SSEPackedInt in {
4155 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4156                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4157   def rr : PDI<opc, MRMSrcReg,
4158       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4159       !if(Is2Addr,
4160           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4161           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4162       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4163       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4164   def rm : PDI<opc, MRMSrcMem,
4165       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4166       !if(Is2Addr,
4167           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4168           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4169       [(set VR128:$dst, (OpNode VR128:$src1,
4170                                   (bc_frag (memopv2i64
4171                                                addr:$src2))))],
4172                                                IIC_SSE_UNPCK>,
4173       Sched<[WriteShuffleLd, ReadAfterLd]>;
4174 }
4175
4176 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4177                          SDNode OpNode, PatFrag bc_frag> {
4178   def Yrr : PDI<opc, MRMSrcReg,
4179       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4180       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4181       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4182       Sched<[WriteShuffle]>;
4183   def Yrm : PDI<opc, MRMSrcMem,
4184       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4185       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4186       [(set VR256:$dst, (OpNode VR256:$src1,
4187                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4188       Sched<[WriteShuffleLd, ReadAfterLd]>;
4189 }
4190
4191 let Predicates = [HasAVX] in {
4192   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4193                                  bc_v16i8, 0>, VEX_4V;
4194   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4195                                  bc_v8i16, 0>, VEX_4V;
4196   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4197                                  bc_v4i32, 0>, VEX_4V;
4198   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4199                                  bc_v2i64, 0>, VEX_4V;
4200
4201   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4202                                  bc_v16i8, 0>, VEX_4V;
4203   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4204                                  bc_v8i16, 0>, VEX_4V;
4205   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4206                                  bc_v4i32, 0>, VEX_4V;
4207   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4208                                  bc_v2i64, 0>, VEX_4V;
4209 }
4210
4211 let Predicates = [HasAVX2] in {
4212   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4213                                    bc_v32i8>, VEX_4V, VEX_L;
4214   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4215                                    bc_v16i16>, VEX_4V, VEX_L;
4216   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4217                                    bc_v8i32>, VEX_4V, VEX_L;
4218   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4219                                    bc_v4i64>, VEX_4V, VEX_L;
4220
4221   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4222                                    bc_v32i8>, VEX_4V, VEX_L;
4223   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4224                                    bc_v16i16>, VEX_4V, VEX_L;
4225   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4226                                    bc_v8i32>, VEX_4V, VEX_L;
4227   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4228                                    bc_v4i64>, VEX_4V, VEX_L;
4229 }
4230
4231 let Constraints = "$src1 = $dst" in {
4232   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4233                                 bc_v16i8>;
4234   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4235                                 bc_v8i16>;
4236   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4237                                 bc_v4i32>;
4238   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4239                                 bc_v2i64>;
4240
4241   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4242                                 bc_v16i8>;
4243   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4244                                 bc_v8i16>;
4245   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4246                                 bc_v4i32>;
4247   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4248                                 bc_v2i64>;
4249 }
4250 } // ExeDomain = SSEPackedInt
4251
4252 //===---------------------------------------------------------------------===//
4253 // SSE2 - Packed Integer Extract and Insert
4254 //===---------------------------------------------------------------------===//
4255
4256 let ExeDomain = SSEPackedInt in {
4257 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4258   def rri : Ii8<0xC4, MRMSrcReg,
4259        (outs VR128:$dst), (ins VR128:$src1,
4260         GR32:$src2, i32i8imm:$src3),
4261        !if(Is2Addr,
4262            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4263            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4264        [(set VR128:$dst,
4265          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>,
4266        Sched<[WriteShuffle]>;
4267   def rmi : Ii8<0xC4, MRMSrcMem,
4268                        (outs VR128:$dst), (ins VR128:$src1,
4269                         i16mem:$src2, i32i8imm:$src3),
4270        !if(Is2Addr,
4271            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4272            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4273        [(set VR128:$dst,
4274          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4275                     imm:$src3))], IIC_SSE_PINSRW>,
4276        Sched<[WriteShuffleLd, ReadAfterLd]>;
4277 }
4278
4279 // Extract
4280 let Predicates = [HasAVX] in
4281 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4282                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4283                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4284                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4285                                                 imm:$src2))]>, TB, OpSize, VEX,
4286                 Sched<[WriteShuffle]>;
4287 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4288                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4289                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4290                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4291                                                 imm:$src2))], IIC_SSE_PEXTRW>,
4292                Sched<[WriteShuffleLd, ReadAfterLd]>;
4293
4294 // Insert
4295 let Predicates = [HasAVX] in {
4296   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4297   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4298        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4299        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4300        []>, TB, OpSize, VEX_4V, Sched<[WriteShuffle]>;
4301 }
4302
4303 let Constraints = "$src1 = $dst" in
4304   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4305
4306 } // ExeDomain = SSEPackedInt
4307
4308 //===---------------------------------------------------------------------===//
4309 // SSE2 - Packed Mask Creation
4310 //===---------------------------------------------------------------------===//
4311
4312 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4313
4314 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4315            "pmovmskb\t{$src, $dst|$dst, $src}",
4316            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4317            IIC_SSE_MOVMSK>, VEX;
4318 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4319            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4320
4321 let Predicates = [HasAVX2] in {
4322 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4323            "pmovmskb\t{$src, $dst|$dst, $src}",
4324            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4325 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4326            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4327 }
4328
4329 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4330            "pmovmskb\t{$src, $dst|$dst, $src}",
4331            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4332            IIC_SSE_MOVMSK>;
4333
4334 } // ExeDomain = SSEPackedInt
4335
4336 //===---------------------------------------------------------------------===//
4337 // SSE2 - Conditional Store
4338 //===---------------------------------------------------------------------===//
4339
4340 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4341
4342 let Uses = [EDI], Predicates = [HasAVX,In32BitMode] in
4343 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4344            (ins VR128:$src, VR128:$mask),
4345            "maskmovdqu\t{$mask, $src|$src, $mask}",
4346            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4347            IIC_SSE_MASKMOV>, VEX;
4348 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4349 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4350            (ins VR128:$src, VR128:$mask),
4351            "maskmovdqu\t{$mask, $src|$src, $mask}",
4352            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4353            IIC_SSE_MASKMOV>, VEX;
4354
4355 let Uses = [EDI], Predicates = [UseSSE2,In32BitMode] in
4356 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4357            "maskmovdqu\t{$mask, $src|$src, $mask}",
4358            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4359            IIC_SSE_MASKMOV>;
4360 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4361 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4362            "maskmovdqu\t{$mask, $src|$src, $mask}",
4363            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4364            IIC_SSE_MASKMOV>;
4365
4366 } // ExeDomain = SSEPackedInt
4367
4368 //===---------------------------------------------------------------------===//
4369 // SSE2 - Move Doubleword
4370 //===---------------------------------------------------------------------===//
4371
4372 //===---------------------------------------------------------------------===//
4373 // Move Int Doubleword to Packed Double Int
4374 //
4375 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4376                       "movd\t{$src, $dst|$dst, $src}",
4377                       [(set VR128:$dst,
4378                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4379                         VEX, Sched<[WriteMove]>;
4380 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4381                       "movd\t{$src, $dst|$dst, $src}",
4382                       [(set VR128:$dst,
4383                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4384                         IIC_SSE_MOVDQ>,
4385                       VEX, Sched<[WriteLoad]>;
4386 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4387                         "movq\t{$src, $dst|$dst, $src}",
4388                         [(set VR128:$dst,
4389                           (v2i64 (scalar_to_vector GR64:$src)))],
4390                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4391 let isCodeGenOnly = 1 in
4392 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4393                        "movq\t{$src, $dst|$dst, $src}",
4394                        [(set FR64:$dst, (bitconvert GR64:$src))],
4395                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4396
4397 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4398                       "movd\t{$src, $dst|$dst, $src}",
4399                       [(set VR128:$dst,
4400                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4401                   Sched<[WriteMove]>;
4402 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4403                       "movd\t{$src, $dst|$dst, $src}",
4404                       [(set VR128:$dst,
4405                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4406                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4407 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4408                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4409                         [(set VR128:$dst,
4410                           (v2i64 (scalar_to_vector GR64:$src)))],
4411                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4412 let isCodeGenOnly = 1 in
4413 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4414                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4415                        [(set FR64:$dst, (bitconvert GR64:$src))],
4416                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4417
4418 //===---------------------------------------------------------------------===//
4419 // Move Int Doubleword to Single Scalar
4420 //
4421 let isCodeGenOnly = 1 in {
4422   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4423                         "movd\t{$src, $dst|$dst, $src}",
4424                         [(set FR32:$dst, (bitconvert GR32:$src))],
4425                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4426
4427   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4428                         "movd\t{$src, $dst|$dst, $src}",
4429                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4430                         IIC_SSE_MOVDQ>,
4431                         VEX, Sched<[WriteLoad]>;
4432   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4433                         "movd\t{$src, $dst|$dst, $src}",
4434                         [(set FR32:$dst, (bitconvert GR32:$src))],
4435                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4436
4437   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4438                         "movd\t{$src, $dst|$dst, $src}",
4439                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4440                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4441 }
4442
4443 //===---------------------------------------------------------------------===//
4444 // Move Packed Doubleword Int to Packed Double Int
4445 //
4446 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4447                        "movd\t{$src, $dst|$dst, $src}",
4448                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4449                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4450                     Sched<[WriteMove]>;
4451 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4452                        (ins i32mem:$dst, VR128:$src),
4453                        "movd\t{$src, $dst|$dst, $src}",
4454                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4455                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4456                                      VEX, Sched<[WriteLoad]>;
4457 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4458                        "movd\t{$src, $dst|$dst, $src}",
4459                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4460                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4461                    Sched<[WriteMove]>;
4462 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4463                        "movd\t{$src, $dst|$dst, $src}",
4464                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4465                                      (iPTR 0))), addr:$dst)],
4466                                      IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4467
4468 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4469         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4470
4471 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4472         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4473
4474 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4475         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4476
4477 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4478         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4479
4480 //===---------------------------------------------------------------------===//
4481 // Move Packed Doubleword Int first element to Doubleword Int
4482 //
4483 let SchedRW = [WriteMove] in {
4484 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4485                           "movq\t{$src, $dst|$dst, $src}",
4486                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4487                                                            (iPTR 0)))],
4488                                                            IIC_SSE_MOVD_ToGP>,
4489                       VEX;
4490
4491 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4492                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4493                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4494                                                          (iPTR 0)))],
4495                                                          IIC_SSE_MOVD_ToGP>;
4496 } //SchedRW
4497
4498 //===---------------------------------------------------------------------===//
4499 // Bitcast FR64 <-> GR64
4500 //
4501 let isCodeGenOnly = 1 in {
4502   let Predicates = [UseAVX] in
4503   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4504                           "movq\t{$src, $dst|$dst, $src}",
4505                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4506                           VEX, Sched<[WriteLoad]>;
4507   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4508                            "movq\t{$src, $dst|$dst, $src}",
4509                            [(set GR64:$dst, (bitconvert FR64:$src))],
4510                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4511   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4512                            "movq\t{$src, $dst|$dst, $src}",
4513                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4514                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4515
4516   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4517                          "movq\t{$src, $dst|$dst, $src}",
4518                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4519                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4520   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4521                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4522                          [(set GR64:$dst, (bitconvert FR64:$src))],
4523                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4524   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4525                          "movq\t{$src, $dst|$dst, $src}",
4526                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4527                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4528 }
4529
4530 //===---------------------------------------------------------------------===//
4531 // Move Scalar Single to Double Int
4532 //
4533 let isCodeGenOnly = 1 in {
4534   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4535                         "movd\t{$src, $dst|$dst, $src}",
4536                         [(set GR32:$dst, (bitconvert FR32:$src))],
4537                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4538   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4539                         "movd\t{$src, $dst|$dst, $src}",
4540                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4541                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4542   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4543                         "movd\t{$src, $dst|$dst, $src}",
4544                         [(set GR32:$dst, (bitconvert FR32:$src))],
4545                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4546   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4547                         "movd\t{$src, $dst|$dst, $src}",
4548                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4549                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4550 }
4551
4552 //===---------------------------------------------------------------------===//
4553 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4554 //
4555 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4556 let AddedComplexity = 15 in {
4557 def VMOVZDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4558                        "movd\t{$src, $dst|$dst, $src}",
4559                        [(set VR128:$dst, (v4i32 (X86vzmovl
4560                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4561                                       IIC_SSE_MOVDQ>, VEX;
4562 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4563                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4564                        [(set VR128:$dst, (v2i64 (X86vzmovl
4565                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4566                                       IIC_SSE_MOVDQ>,
4567                                       VEX, VEX_W;
4568 }
4569 let AddedComplexity = 15 in {
4570 def MOVZDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4571                        "movd\t{$src, $dst|$dst, $src}",
4572                        [(set VR128:$dst, (v4i32 (X86vzmovl
4573                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4574                                       IIC_SSE_MOVDQ>;
4575 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4576                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4577                        [(set VR128:$dst, (v2i64 (X86vzmovl
4578                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4579                                       IIC_SSE_MOVDQ>;
4580 }
4581 } // isCodeGenOnly, SchedRW
4582
4583 let isCodeGenOnly = 1, AddedComplexity = 20, SchedRW = [WriteLoad] in {
4584 def VMOVZDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4585                        "movd\t{$src, $dst|$dst, $src}",
4586                        [(set VR128:$dst,
4587                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4588                                                    (loadi32 addr:$src))))))],
4589                                                    IIC_SSE_MOVDQ>, VEX;
4590 def MOVZDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4591                        "movd\t{$src, $dst|$dst, $src}",
4592                        [(set VR128:$dst,
4593                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4594                                                    (loadi32 addr:$src))))))],
4595                                                    IIC_SSE_MOVDQ>;
4596 } // isCodeGenOnly, AddedComplexity, SchedRW
4597
4598 let Predicates = [UseAVX] in {
4599   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4600   let AddedComplexity = 20 in {
4601     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4602               (VMOVZDI2PDIrm addr:$src)>;
4603     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4604               (VMOVZDI2PDIrm addr:$src)>;
4605   }
4606   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4607   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4608                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4609             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4610   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4611                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4612             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4613 }
4614
4615 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4616   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4617             (MOVZDI2PDIrm addr:$src)>;
4618   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4619             (MOVZDI2PDIrm addr:$src)>;
4620 }
4621
4622 // These are the correct encodings of the instructions so that we know how to
4623 // read correct assembly, even though we continue to emit the wrong ones for
4624 // compatibility with Darwin's buggy assembler.
4625 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4626                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4627 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4628                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4629 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
4630 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4631                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4632 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
4633                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4634
4635 //===---------------------------------------------------------------------===//
4636 // SSE2 - Move Quadword
4637 //===---------------------------------------------------------------------===//
4638
4639 //===---------------------------------------------------------------------===//
4640 // Move Quadword Int to Packed Quadword Int
4641 //
4642
4643 let SchedRW = [WriteLoad] in {
4644 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4645                     "vmovq\t{$src, $dst|$dst, $src}",
4646                     [(set VR128:$dst,
4647                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4648                     VEX, Requires<[UseAVX]>;
4649 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4650                     "movq\t{$src, $dst|$dst, $src}",
4651                     [(set VR128:$dst,
4652                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4653                       IIC_SSE_MOVDQ>, XS,
4654                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4655 } // SchedRW
4656
4657 //===---------------------------------------------------------------------===//
4658 // Move Packed Quadword Int to Quadword Int
4659 //
4660 let SchedRW = [WriteStore] in {
4661 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4662                       "movq\t{$src, $dst|$dst, $src}",
4663                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4664                                     (iPTR 0))), addr:$dst)],
4665                                     IIC_SSE_MOVDQ>, VEX;
4666 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4667                       "movq\t{$src, $dst|$dst, $src}",
4668                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4669                                     (iPTR 0))), addr:$dst)],
4670                                     IIC_SSE_MOVDQ>;
4671 } // SchedRW
4672
4673 //===---------------------------------------------------------------------===//
4674 // Store / copy lower 64-bits of a XMM register.
4675 //
4676 def VMOVLQ128mr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4677                      "movq\t{$src, $dst|$dst, $src}",
4678                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX,
4679                   Sched<[WriteStore]>;
4680 def MOVLQ128mr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4681                      "movq\t{$src, $dst|$dst, $src}",
4682                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4683                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4684
4685 let isCodeGenOnly = 1, AddedComplexity = 20 in {
4686 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4687                      "vmovq\t{$src, $dst|$dst, $src}",
4688                      [(set VR128:$dst,
4689                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4690                                                  (loadi64 addr:$src))))))],
4691                                                  IIC_SSE_MOVDQ>,
4692                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
4693
4694 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4695                      "movq\t{$src, $dst|$dst, $src}",
4696                      [(set VR128:$dst,
4697                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4698                                                  (loadi64 addr:$src))))))],
4699                                                  IIC_SSE_MOVDQ>,
4700                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
4701 }
4702
4703 let Predicates = [UseAVX], AddedComplexity = 20 in {
4704   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4705             (VMOVZQI2PQIrm addr:$src)>;
4706   def : Pat<(v2i64 (X86vzload addr:$src)),
4707             (VMOVZQI2PQIrm addr:$src)>;
4708 }
4709
4710 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4711   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4712             (MOVZQI2PQIrm addr:$src)>;
4713   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4714 }
4715
4716 let Predicates = [HasAVX] in {
4717 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4718           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4719 def : Pat<(v4i64 (X86vzload addr:$src)),
4720           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4721 }
4722
4723 //===---------------------------------------------------------------------===//
4724 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4725 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4726 //
4727 let SchedRW = [WriteVecLogic] in {
4728 let AddedComplexity = 15 in
4729 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4730                         "vmovq\t{$src, $dst|$dst, $src}",
4731                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4732                     IIC_SSE_MOVQ_RR>,
4733                       XS, VEX, Requires<[UseAVX]>;
4734 let AddedComplexity = 15 in
4735 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4736                         "movq\t{$src, $dst|$dst, $src}",
4737                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4738                     IIC_SSE_MOVQ_RR>,
4739                       XS, Requires<[UseSSE2]>;
4740 } // SchedRW
4741
4742 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
4743 let AddedComplexity = 20 in
4744 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4745                         "vmovq\t{$src, $dst|$dst, $src}",
4746                     [(set VR128:$dst, (v2i64 (X86vzmovl
4747                                              (loadv2i64 addr:$src))))],
4748                                              IIC_SSE_MOVDQ>,
4749                       XS, VEX, Requires<[UseAVX]>;
4750 let AddedComplexity = 20 in {
4751 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4752                         "movq\t{$src, $dst|$dst, $src}",
4753                     [(set VR128:$dst, (v2i64 (X86vzmovl
4754                                              (loadv2i64 addr:$src))))],
4755                                              IIC_SSE_MOVDQ>,
4756                       XS, Requires<[UseSSE2]>;
4757 }
4758 } // isCodeGenOnly, SchedRW
4759
4760 let AddedComplexity = 20 in {
4761   let Predicates = [UseAVX] in {
4762     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4763               (VMOVZPQILo2PQIrr VR128:$src)>;
4764   }
4765   let Predicates = [UseSSE2] in {
4766     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4767               (MOVZPQILo2PQIrr VR128:$src)>;
4768   }
4769 }
4770
4771 //===---------------------------------------------------------------------===//
4772 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4773 //===---------------------------------------------------------------------===//
4774 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4775                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4776                               X86MemOperand x86memop> {
4777 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4778                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4779                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4780                       IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4781 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4782                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4783                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4784                       IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4785 }
4786
4787 let Predicates = [HasAVX] in {
4788   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4789                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4790   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4791                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4792   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4793                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4794   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4795                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4796 }
4797 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4798                                    memopv4f32, f128mem>;
4799 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4800                                    memopv4f32, f128mem>;
4801
4802 let Predicates = [HasAVX] in {
4803   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4804             (VMOVSHDUPrr VR128:$src)>;
4805   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4806             (VMOVSHDUPrm addr:$src)>;
4807   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4808             (VMOVSLDUPrr VR128:$src)>;
4809   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4810             (VMOVSLDUPrm addr:$src)>;
4811   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4812             (VMOVSHDUPYrr VR256:$src)>;
4813   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4814             (VMOVSHDUPYrm addr:$src)>;
4815   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4816             (VMOVSLDUPYrr VR256:$src)>;
4817   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4818             (VMOVSLDUPYrm addr:$src)>;
4819 }
4820
4821 let Predicates = [UseSSE3] in {
4822   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4823             (MOVSHDUPrr VR128:$src)>;
4824   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4825             (MOVSHDUPrm addr:$src)>;
4826   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4827             (MOVSLDUPrr VR128:$src)>;
4828   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4829             (MOVSLDUPrm addr:$src)>;
4830 }
4831
4832 //===---------------------------------------------------------------------===//
4833 // SSE3 - Replicate Double FP - MOVDDUP
4834 //===---------------------------------------------------------------------===//
4835
4836 multiclass sse3_replicate_dfp<string OpcodeStr> {
4837 let neverHasSideEffects = 1 in
4838 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4839                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4840                     [], IIC_SSE_MOV_LH>, Sched<[WriteShuffle]>;
4841 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4842                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4843                     [(set VR128:$dst,
4844                       (v2f64 (X86Movddup
4845                               (scalar_to_vector (loadf64 addr:$src)))))],
4846                               IIC_SSE_MOV_LH>, Sched<[WriteShuffleLd]>;
4847 }
4848
4849 // FIXME: Merge with above classe when there're patterns for the ymm version
4850 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4851 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4852                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4853                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
4854                     Sched<[WriteShuffle]>;
4855 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4856                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4857                     [(set VR256:$dst,
4858                       (v4f64 (X86Movddup
4859                               (scalar_to_vector (loadf64 addr:$src)))))]>,
4860                     Sched<[WriteShuffleLd]>;
4861 }
4862
4863 let Predicates = [HasAVX] in {
4864   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4865   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4866 }
4867
4868 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4869
4870 let Predicates = [HasAVX] in {
4871   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4872             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4873   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4874             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4875   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4876             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4877   def : Pat<(X86Movddup (bc_v2f64
4878                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4879             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4880
4881   // 256-bit version
4882   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4883             (VMOVDDUPYrm addr:$src)>;
4884   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4885             (VMOVDDUPYrm addr:$src)>;
4886   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4887             (VMOVDDUPYrm addr:$src)>;
4888   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4889             (VMOVDDUPYrr VR256:$src)>;
4890 }
4891
4892 let Predicates = [UseSSE3] in {
4893   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4894             (MOVDDUPrm addr:$src)>;
4895   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4896             (MOVDDUPrm addr:$src)>;
4897   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4898             (MOVDDUPrm addr:$src)>;
4899   def : Pat<(X86Movddup (bc_v2f64
4900                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4901             (MOVDDUPrm addr:$src)>;
4902 }
4903
4904 //===---------------------------------------------------------------------===//
4905 // SSE3 - Move Unaligned Integer
4906 //===---------------------------------------------------------------------===//
4907
4908 let SchedRW = [WriteLoad] in {
4909 let Predicates = [HasAVX] in {
4910   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4911                    "vlddqu\t{$src, $dst|$dst, $src}",
4912                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4913   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4914                    "vlddqu\t{$src, $dst|$dst, $src}",
4915                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4916                    VEX, VEX_L;
4917 }
4918 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4919                    "lddqu\t{$src, $dst|$dst, $src}",
4920                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4921                    IIC_SSE_LDDQU>;
4922 }
4923
4924 //===---------------------------------------------------------------------===//
4925 // SSE3 - Arithmetic
4926 //===---------------------------------------------------------------------===//
4927
4928 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4929                        X86MemOperand x86memop, OpndItins itins,
4930                        bit Is2Addr = 1> {
4931   def rr : I<0xD0, MRMSrcReg,
4932        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4933        !if(Is2Addr,
4934            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4935            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4936        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
4937        Sched<[itins.Sched]>;
4938   def rm : I<0xD0, MRMSrcMem,
4939        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4940        !if(Is2Addr,
4941            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4942            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4943        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
4944        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4945 }
4946
4947 let Predicates = [HasAVX] in {
4948   let ExeDomain = SSEPackedSingle in {
4949     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4950                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4951     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4952                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4953   }
4954   let ExeDomain = SSEPackedDouble in {
4955     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4956                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4957     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4958                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4959   }
4960 }
4961 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4962   let ExeDomain = SSEPackedSingle in
4963   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4964                               f128mem, SSE_ALU_F32P>, TB, XD;
4965   let ExeDomain = SSEPackedDouble in
4966   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4967                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4968 }
4969
4970 //===---------------------------------------------------------------------===//
4971 // SSE3 Instructions
4972 //===---------------------------------------------------------------------===//
4973
4974 // Horizontal ops
4975 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4976                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4977   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4978        !if(Is2Addr,
4979          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4980          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4981       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4982       Sched<[WriteFAdd]>;
4983
4984   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4985        !if(Is2Addr,
4986          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4987          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4988       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4989         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
4990 }
4991 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4992                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4993   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4994        !if(Is2Addr,
4995          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4996          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4997       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
4998       Sched<[WriteFAdd]>;
4999
5000   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5001        !if(Is2Addr,
5002          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5003          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5004       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5005         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5006 }
5007
5008 let Predicates = [HasAVX] in {
5009   let ExeDomain = SSEPackedSingle in {
5010     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5011                             X86fhadd, 0>, VEX_4V;
5012     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5013                             X86fhsub, 0>, VEX_4V;
5014     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5015                             X86fhadd, 0>, VEX_4V, VEX_L;
5016     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5017                             X86fhsub, 0>, VEX_4V, VEX_L;
5018   }
5019   let ExeDomain = SSEPackedDouble in {
5020     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5021                             X86fhadd, 0>, VEX_4V;
5022     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5023                             X86fhsub, 0>, VEX_4V;
5024     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5025                             X86fhadd, 0>, VEX_4V, VEX_L;
5026     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5027                             X86fhsub, 0>, VEX_4V, VEX_L;
5028   }
5029 }
5030
5031 let Constraints = "$src1 = $dst" in {
5032   let ExeDomain = SSEPackedSingle in {
5033     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5034     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5035   }
5036   let ExeDomain = SSEPackedDouble in {
5037     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5038     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5039   }
5040 }
5041
5042 //===---------------------------------------------------------------------===//
5043 // SSSE3 - Packed Absolute Instructions
5044 //===---------------------------------------------------------------------===//
5045
5046
5047 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5048 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5049                             Intrinsic IntId128> {
5050   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5051                     (ins VR128:$src),
5052                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5053                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5054                     OpSize, Sched<[WriteVecALU]>;
5055
5056   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5057                     (ins i128mem:$src),
5058                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5059                     [(set VR128:$dst,
5060                       (IntId128
5061                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5062                     OpSize, Sched<[WriteVecALULd]>;
5063 }
5064
5065 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5066 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5067                               Intrinsic IntId256> {
5068   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5069                     (ins VR256:$src),
5070                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5071                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5072                     OpSize, Sched<[WriteVecALU]>;
5073
5074   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5075                     (ins i256mem:$src),
5076                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5077                     [(set VR256:$dst,
5078                       (IntId256
5079                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize,
5080                     Sched<[WriteVecALULd]>;
5081 }
5082
5083 // Helper fragments to match sext vXi1 to vXiY.
5084 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5085                                                VR128:$src))>;
5086 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i32 15)))>;
5087 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i32 31)))>;
5088 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5089                                                VR256:$src))>;
5090 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i32 15)))>;
5091 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i32 31)))>;
5092
5093 let Predicates = [HasAVX] in {
5094   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5095                                   int_x86_ssse3_pabs_b_128>, VEX;
5096   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5097                                   int_x86_ssse3_pabs_w_128>, VEX;
5098   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5099                                   int_x86_ssse3_pabs_d_128>, VEX;
5100
5101   def : Pat<(xor
5102             (bc_v2i64 (v16i1sextv16i8)),
5103             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5104             (VPABSBrr128 VR128:$src)>;
5105   def : Pat<(xor
5106             (bc_v2i64 (v8i1sextv8i16)),
5107             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5108             (VPABSWrr128 VR128:$src)>;
5109   def : Pat<(xor
5110             (bc_v2i64 (v4i1sextv4i32)),
5111             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5112             (VPABSDrr128 VR128:$src)>;
5113 }
5114
5115 let Predicates = [HasAVX2] in {
5116   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5117                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5118   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5119                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5120   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5121                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5122
5123   def : Pat<(xor
5124             (bc_v4i64 (v32i1sextv32i8)),
5125             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5126             (VPABSBrr256 VR256:$src)>;
5127   def : Pat<(xor
5128             (bc_v4i64 (v16i1sextv16i16)),
5129             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5130             (VPABSWrr256 VR256:$src)>;
5131   def : Pat<(xor
5132             (bc_v4i64 (v8i1sextv8i32)),
5133             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5134             (VPABSDrr256 VR256:$src)>;
5135 }
5136
5137 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5138                               int_x86_ssse3_pabs_b_128>;
5139 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5140                               int_x86_ssse3_pabs_w_128>;
5141 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5142                               int_x86_ssse3_pabs_d_128>;
5143
5144 let Predicates = [HasSSSE3] in {
5145   def : Pat<(xor
5146             (bc_v2i64 (v16i1sextv16i8)),
5147             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5148             (PABSBrr128 VR128:$src)>;
5149   def : Pat<(xor
5150             (bc_v2i64 (v8i1sextv8i16)),
5151             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5152             (PABSWrr128 VR128:$src)>;
5153   def : Pat<(xor
5154             (bc_v2i64 (v4i1sextv4i32)),
5155             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5156             (PABSDrr128 VR128:$src)>;
5157 }
5158
5159 //===---------------------------------------------------------------------===//
5160 // SSSE3 - Packed Binary Operator Instructions
5161 //===---------------------------------------------------------------------===//
5162
5163 let Sched = WriteVecALU in {
5164 def SSE_PHADDSUBD : OpndItins<
5165   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5166 >;
5167 def SSE_PHADDSUBSW : OpndItins<
5168   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5169 >;
5170 def SSE_PHADDSUBW : OpndItins<
5171   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5172 >;
5173 }
5174 let Sched = WriteShuffle in
5175 def SSE_PSHUFB : OpndItins<
5176   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5177 >;
5178 let Sched = WriteVecALU in
5179 def SSE_PSIGN : OpndItins<
5180   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5181 >;
5182 let Sched = WriteVecIMul in
5183 def SSE_PMULHRSW : OpndItins<
5184   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5185 >;
5186
5187 /// SS3I_binop_rm - Simple SSSE3 bin op
5188 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5189                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5190                          X86MemOperand x86memop, OpndItins itins,
5191                          bit Is2Addr = 1> {
5192   let isCommutable = 1 in
5193   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5194        (ins RC:$src1, RC:$src2),
5195        !if(Is2Addr,
5196          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5197          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5198        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5199        OpSize, Sched<[itins.Sched]>;
5200   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5201        (ins RC:$src1, x86memop:$src2),
5202        !if(Is2Addr,
5203          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5204          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5205        [(set RC:$dst,
5206          (OpVT (OpNode RC:$src1,
5207           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize,
5208        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5209 }
5210
5211 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5212 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5213                              Intrinsic IntId128, OpndItins itins,
5214                              bit Is2Addr = 1> {
5215   let isCommutable = 1 in
5216   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5217        (ins VR128:$src1, VR128:$src2),
5218        !if(Is2Addr,
5219          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5220          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5221        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5222        OpSize, Sched<[itins.Sched]>;
5223   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5224        (ins VR128:$src1, i128mem:$src2),
5225        !if(Is2Addr,
5226          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5227          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5228        [(set VR128:$dst,
5229          (IntId128 VR128:$src1,
5230           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize,
5231        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5232 }
5233
5234 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5235                                Intrinsic IntId256> {
5236   let isCommutable = 1 in
5237   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5238        (ins VR256:$src1, VR256:$src2),
5239        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5240        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5241        OpSize;
5242   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5243        (ins VR256:$src1, i256mem:$src2),
5244        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5245        [(set VR256:$dst,
5246          (IntId256 VR256:$src1,
5247           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5248 }
5249
5250 let ImmT = NoImm, Predicates = [HasAVX] in {
5251 let isCommutable = 0 in {
5252   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5253                                   memopv2i64, i128mem,
5254                                   SSE_PHADDSUBW, 0>, VEX_4V;
5255   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5256                                   memopv2i64, i128mem,
5257                                   SSE_PHADDSUBD, 0>, VEX_4V;
5258   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5259                                   memopv2i64, i128mem,
5260                                   SSE_PHADDSUBW, 0>, VEX_4V;
5261   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5262                                   memopv2i64, i128mem,
5263                                   SSE_PHADDSUBD, 0>, VEX_4V;
5264   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5265                                   memopv2i64, i128mem,
5266                                   SSE_PSIGN, 0>, VEX_4V;
5267   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5268                                   memopv2i64, i128mem,
5269                                   SSE_PSIGN, 0>, VEX_4V;
5270   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5271                                   memopv2i64, i128mem,
5272                                   SSE_PSIGN, 0>, VEX_4V;
5273   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5274                                   memopv2i64, i128mem,
5275                                   SSE_PSHUFB, 0>, VEX_4V;
5276   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5277                                       int_x86_ssse3_phadd_sw_128,
5278                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5279   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5280                                       int_x86_ssse3_phsub_sw_128,
5281                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5282   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5283                                       int_x86_ssse3_pmadd_ub_sw_128,
5284                                       SSE_PMADD, 0>, VEX_4V;
5285 }
5286 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5287                                       int_x86_ssse3_pmul_hr_sw_128,
5288                                       SSE_PMULHRSW, 0>, VEX_4V;
5289 }
5290
5291 let ImmT = NoImm, Predicates = [HasAVX2] in {
5292 let isCommutable = 0 in {
5293   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5294                                   memopv4i64, i256mem,
5295                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5296   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5297                                   memopv4i64, i256mem,
5298                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5299   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5300                                   memopv4i64, i256mem,
5301                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5302   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5303                                   memopv4i64, i256mem,
5304                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5305   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5306                                   memopv4i64, i256mem,
5307                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5308   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5309                                   memopv4i64, i256mem,
5310                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5311   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5312                                   memopv4i64, i256mem,
5313                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5314   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5315                                   memopv4i64, i256mem,
5316                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5317   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5318                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5319   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5320                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5321   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5322                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5323 }
5324 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5325                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5326 }
5327
5328 // None of these have i8 immediate fields.
5329 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5330 let isCommutable = 0 in {
5331   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5332                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5333   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5334                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5335   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5336                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5337   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5338                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5339   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5340                                  memopv2i64, i128mem, SSE_PSIGN>;
5341   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5342                                  memopv2i64, i128mem, SSE_PSIGN>;
5343   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5344                                  memopv2i64, i128mem, SSE_PSIGN>;
5345   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5346                                  memopv2i64, i128mem, SSE_PSHUFB>;
5347   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5348                                      int_x86_ssse3_phadd_sw_128,
5349                                      SSE_PHADDSUBSW>;
5350   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5351                                      int_x86_ssse3_phsub_sw_128,
5352                                      SSE_PHADDSUBSW>;
5353   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5354                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5355 }
5356 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5357                                      int_x86_ssse3_pmul_hr_sw_128,
5358                                      SSE_PMULHRSW>;
5359 }
5360
5361 //===---------------------------------------------------------------------===//
5362 // SSSE3 - Packed Align Instruction Patterns
5363 //===---------------------------------------------------------------------===//
5364
5365 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5366   let neverHasSideEffects = 1 in {
5367   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5368       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5369       !if(Is2Addr,
5370         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5371         !strconcat(asm,
5372                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5373       [], IIC_SSE_PALIGNRR>, OpSize, Sched<[WriteShuffle]>;
5374   let mayLoad = 1 in
5375   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5376       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5377       !if(Is2Addr,
5378         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5379         !strconcat(asm,
5380                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5381       [], IIC_SSE_PALIGNRM>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5382   }
5383 }
5384
5385 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5386   let neverHasSideEffects = 1 in {
5387   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5388       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5389       !strconcat(asm,
5390                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5391       []>, OpSize, Sched<[WriteShuffle]>;
5392   let mayLoad = 1 in
5393   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5394       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5395       !strconcat(asm,
5396                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5397       []>, OpSize, Sched<[WriteShuffleLd, ReadAfterLd]>;
5398   }
5399 }
5400
5401 let Predicates = [HasAVX] in
5402   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5403 let Predicates = [HasAVX2] in
5404   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5405 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5406   defm PALIGN : ssse3_palignr<"palignr">;
5407
5408 let Predicates = [HasAVX2] in {
5409 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5410           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5411 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5412           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5413 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5414           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5415 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5416           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5417 }
5418
5419 let Predicates = [HasAVX] in {
5420 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5421           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5422 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5423           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5424 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5425           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5426 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5427           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5428 }
5429
5430 let Predicates = [UseSSSE3] in {
5431 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5432           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5433 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5434           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5435 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5436           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5437 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5438           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5439 }
5440
5441 //===---------------------------------------------------------------------===//
5442 // SSSE3 - Thread synchronization
5443 //===---------------------------------------------------------------------===//
5444
5445 let SchedRW = [WriteSystem] in {
5446 let usesCustomInserter = 1 in {
5447 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5448                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5449                 Requires<[HasSSE3]>;
5450 }
5451
5452 let Uses = [EAX, ECX, EDX] in
5453 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5454                  TB, Requires<[HasSSE3]>;
5455 let Uses = [ECX, EAX] in
5456 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5457                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5458                 TB, Requires<[HasSSE3]>;
5459 } // SchedRW
5460
5461 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[In32BitMode]>;
5462 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5463
5464 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5465       Requires<[In32BitMode]>;
5466 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5467       Requires<[In64BitMode]>;
5468
5469 //===----------------------------------------------------------------------===//
5470 // SSE4.1 - Packed Move with Sign/Zero Extend
5471 //===----------------------------------------------------------------------===//
5472
5473 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5474                                OpndItins itins = DEFAULT_ITINS> {
5475   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5476                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5477                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5478
5479   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5480                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5481        [(set VR128:$dst,
5482          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5483          itins.rm>, OpSize;
5484 }
5485
5486 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5487                                  Intrinsic IntId> {
5488   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5489                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5490                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5491
5492   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5493                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5494                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5495                   OpSize;
5496 }
5497
5498 let Predicates = [HasAVX] in {
5499 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5500                                      int_x86_sse41_pmovsxbw>, VEX;
5501 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5502                                      int_x86_sse41_pmovsxwd>, VEX;
5503 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5504                                      int_x86_sse41_pmovsxdq>, VEX;
5505 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5506                                      int_x86_sse41_pmovzxbw>, VEX;
5507 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5508                                      int_x86_sse41_pmovzxwd>, VEX;
5509 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5510                                      int_x86_sse41_pmovzxdq>, VEX;
5511 }
5512
5513 let Predicates = [HasAVX2] in {
5514 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5515                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5516 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5517                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5518 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5519                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5520 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5521                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5522 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5523                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5524 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5525                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5526 }
5527
5528 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,                                       SSE_INTALU_ITINS_P>;
5529 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,                                       SSE_INTALU_ITINS_P>;
5530 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,                                       SSE_INTALU_ITINS_P>;
5531 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,                                       SSE_INTALU_ITINS_P>;
5532 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,                                       SSE_INTALU_ITINS_P>;
5533 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,                                       SSE_INTALU_ITINS_P>;
5534
5535 let Predicates = [HasAVX] in {
5536   // Common patterns involving scalar load.
5537   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5538             (VPMOVSXBWrm addr:$src)>;
5539   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5540             (VPMOVSXBWrm addr:$src)>;
5541   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5542             (VPMOVSXBWrm addr:$src)>;
5543
5544   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5545             (VPMOVSXWDrm addr:$src)>;
5546   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5547             (VPMOVSXWDrm addr:$src)>;
5548   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5549             (VPMOVSXWDrm addr:$src)>;
5550
5551   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5552             (VPMOVSXDQrm addr:$src)>;
5553   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5554             (VPMOVSXDQrm addr:$src)>;
5555   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5556             (VPMOVSXDQrm addr:$src)>;
5557
5558   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5559             (VPMOVZXBWrm addr:$src)>;
5560   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5561             (VPMOVZXBWrm addr:$src)>;
5562   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5563             (VPMOVZXBWrm addr:$src)>;
5564
5565   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5566             (VPMOVZXWDrm addr:$src)>;
5567   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5568             (VPMOVZXWDrm addr:$src)>;
5569   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5570             (VPMOVZXWDrm addr:$src)>;
5571
5572   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5573             (VPMOVZXDQrm addr:$src)>;
5574   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5575             (VPMOVZXDQrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5577             (VPMOVZXDQrm addr:$src)>;
5578 }
5579
5580 let Predicates = [UseSSE41] in {
5581   // Common patterns involving scalar load.
5582   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5583             (PMOVSXBWrm addr:$src)>;
5584   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5585             (PMOVSXBWrm addr:$src)>;
5586   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5587             (PMOVSXBWrm addr:$src)>;
5588
5589   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5590             (PMOVSXWDrm addr:$src)>;
5591   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5592             (PMOVSXWDrm addr:$src)>;
5593   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5594             (PMOVSXWDrm addr:$src)>;
5595
5596   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5597             (PMOVSXDQrm addr:$src)>;
5598   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5599             (PMOVSXDQrm addr:$src)>;
5600   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5601             (PMOVSXDQrm addr:$src)>;
5602
5603   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5604             (PMOVZXBWrm addr:$src)>;
5605   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5606             (PMOVZXBWrm addr:$src)>;
5607   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5608             (PMOVZXBWrm addr:$src)>;
5609
5610   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5611             (PMOVZXWDrm addr:$src)>;
5612   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5613             (PMOVZXWDrm addr:$src)>;
5614   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5615             (PMOVZXWDrm addr:$src)>;
5616
5617   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5618             (PMOVZXDQrm addr:$src)>;
5619   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5620             (PMOVZXDQrm addr:$src)>;
5621   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5622             (PMOVZXDQrm addr:$src)>;
5623 }
5624
5625 let Predicates = [HasAVX2] in {
5626   let AddedComplexity = 15 in {
5627     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5628               (VPMOVZXDQYrr VR128:$src)>;
5629     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5630               (VPMOVZXWDYrr VR128:$src)>;
5631   }
5632
5633   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5634   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5635 }
5636
5637 let Predicates = [HasAVX] in {
5638   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5639   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5640 }
5641
5642 let Predicates = [UseSSE41] in {
5643   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5644   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5645 }
5646
5647
5648 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5649                                OpndItins itins = DEFAULT_ITINS> {
5650   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5651                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5652                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>, OpSize;
5653
5654   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5655                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5656        [(set VR128:$dst,
5657          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
5658          itins.rm>,
5659           OpSize;
5660 }
5661
5662 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5663                                  Intrinsic IntId> {
5664   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5665                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5666                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5667
5668   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5669                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5670        [(set VR256:$dst,
5671          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5672           OpSize;
5673 }
5674
5675 let Predicates = [HasAVX] in {
5676 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5677                                      VEX;
5678 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5679                                      VEX;
5680 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5681                                      VEX;
5682 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5683                                      VEX;
5684 }
5685
5686 let Predicates = [HasAVX2] in {
5687 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5688                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5689 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5690                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5691 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5692                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5693 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5694                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5695 }
5696
5697 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
5698                                       SSE_INTALU_ITINS_P>;
5699 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
5700                                       SSE_INTALU_ITINS_P>;
5701 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
5702                                       SSE_INTALU_ITINS_P>;
5703 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
5704                                       SSE_INTALU_ITINS_P>;
5705
5706 let Predicates = [HasAVX] in {
5707   // Common patterns involving scalar load
5708   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5709             (VPMOVSXBDrm addr:$src)>;
5710   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5711             (VPMOVSXWQrm addr:$src)>;
5712
5713   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5714             (VPMOVZXBDrm addr:$src)>;
5715   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5716             (VPMOVZXWQrm addr:$src)>;
5717 }
5718
5719 let Predicates = [UseSSE41] in {
5720   // Common patterns involving scalar load
5721   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5722             (PMOVSXBDrm addr:$src)>;
5723   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5724             (PMOVSXWQrm addr:$src)>;
5725
5726   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5727             (PMOVZXBDrm addr:$src)>;
5728   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5729             (PMOVZXWQrm addr:$src)>;
5730 }
5731
5732 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5733                                OpndItins itins = DEFAULT_ITINS> {
5734   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5735                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5736                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5737
5738   // Expecting a i16 load any extended to i32 value.
5739   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5740                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5741                  [(set VR128:$dst, (IntId (bitconvert
5742                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5743                  OpSize;
5744 }
5745
5746 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5747                                  Intrinsic IntId> {
5748   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5749                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5750                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5751
5752   // Expecting a i16 load any extended to i32 value.
5753   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5754                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5755                   [(set VR256:$dst, (IntId (bitconvert
5756                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5757                   OpSize;
5758 }
5759
5760 let Predicates = [HasAVX] in {
5761 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5762                                      VEX;
5763 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5764                                      VEX;
5765 }
5766 let Predicates = [HasAVX2] in {
5767 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5768                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5769 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5770                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5771 }
5772 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
5773                                       SSE_INTALU_ITINS_P>;
5774 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
5775                                       SSE_INTALU_ITINS_P>;
5776
5777 let Predicates = [HasAVX2] in {
5778   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
5779   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
5780   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
5781
5782   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5783   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
5784
5785   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5786
5787   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
5788             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5789   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
5790             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5791   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
5792             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5793
5794   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
5795             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5796   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
5797             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5798
5799   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
5800             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5801
5802   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5803             (VPMOVSXWDYrm addr:$src)>;
5804   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5805             (VPMOVSXDQYrm addr:$src)>;
5806
5807   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5808                     (scalar_to_vector (loadi64 addr:$src))))))),
5809             (VPMOVSXBDYrm addr:$src)>;
5810   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5811                     (scalar_to_vector (loadf64 addr:$src))))))),
5812             (VPMOVSXBDYrm addr:$src)>;
5813
5814   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5815                     (scalar_to_vector (loadi64 addr:$src))))))),
5816             (VPMOVSXWQYrm addr:$src)>;
5817   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5818                     (scalar_to_vector (loadf64 addr:$src))))))),
5819             (VPMOVSXWQYrm addr:$src)>;
5820
5821   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5822                     (scalar_to_vector (loadi32 addr:$src))))))),
5823             (VPMOVSXBQYrm addr:$src)>;
5824 }
5825
5826 let Predicates = [HasAVX] in {
5827   // Common patterns involving scalar load
5828   def : Pat<(int_x86_sse41_pmovsxbq
5829               (bitconvert (v4i32 (X86vzmovl
5830                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5831             (VPMOVSXBQrm addr:$src)>;
5832
5833   def : Pat<(int_x86_sse41_pmovzxbq
5834               (bitconvert (v4i32 (X86vzmovl
5835                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5836             (VPMOVZXBQrm addr:$src)>;
5837 }
5838
5839 let Predicates = [UseSSE41] in {
5840   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
5841   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
5842   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
5843
5844   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5845   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
5846
5847   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5848
5849   // Common patterns involving scalar load
5850   def : Pat<(int_x86_sse41_pmovsxbq
5851               (bitconvert (v4i32 (X86vzmovl
5852                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5853             (PMOVSXBQrm addr:$src)>;
5854
5855   def : Pat<(int_x86_sse41_pmovzxbq
5856               (bitconvert (v4i32 (X86vzmovl
5857                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5858             (PMOVZXBQrm addr:$src)>;
5859
5860   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5861                     (scalar_to_vector (loadi64 addr:$src))))))),
5862             (PMOVSXWDrm addr:$src)>;
5863   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5864                     (scalar_to_vector (loadf64 addr:$src))))))),
5865             (PMOVSXWDrm addr:$src)>;
5866   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5867                     (scalar_to_vector (loadi32 addr:$src))))))),
5868             (PMOVSXBDrm addr:$src)>;
5869   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5870                     (scalar_to_vector (loadi32 addr:$src))))))),
5871             (PMOVSXWQrm addr:$src)>;
5872   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5873                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5874             (PMOVSXBQrm addr:$src)>;
5875   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5876                     (scalar_to_vector (loadi64 addr:$src))))))),
5877             (PMOVSXDQrm addr:$src)>;
5878   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5879                     (scalar_to_vector (loadf64 addr:$src))))))),
5880             (PMOVSXDQrm addr:$src)>;
5881   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5882                     (scalar_to_vector (loadi64 addr:$src))))))),
5883             (PMOVSXBWrm addr:$src)>;
5884   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5885                     (scalar_to_vector (loadf64 addr:$src))))))),
5886             (PMOVSXBWrm addr:$src)>;
5887 }
5888
5889 let Predicates = [HasAVX2] in {
5890   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5891   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5892   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5893
5894   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5895   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5896
5897   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5898
5899   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5900             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5901   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5902             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5903   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5904             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5905
5906   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5907             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5908   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5909             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5910
5911   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5912             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5913 }
5914
5915 let Predicates = [HasAVX] in {
5916   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5917   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5918   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5919
5920   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5921   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5922
5923   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5924
5925   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5926             (VPMOVZXBWrm addr:$src)>;
5927   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5928             (VPMOVZXBWrm addr:$src)>;
5929   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5930             (VPMOVZXBDrm addr:$src)>;
5931   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5932             (VPMOVZXBQrm addr:$src)>;
5933
5934   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5935             (VPMOVZXWDrm addr:$src)>;
5936   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5937             (VPMOVZXWDrm addr:$src)>;
5938   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5939             (VPMOVZXWQrm addr:$src)>;
5940
5941   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5942             (VPMOVZXDQrm addr:$src)>;
5943   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5944             (VPMOVZXDQrm addr:$src)>;
5945   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5946             (VPMOVZXDQrm addr:$src)>;
5947
5948   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
5949   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
5950   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
5951
5952   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5953   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
5954
5955   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5956
5957   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5958                     (scalar_to_vector (loadi64 addr:$src))))))),
5959             (VPMOVSXWDrm addr:$src)>;
5960   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5961                     (scalar_to_vector (loadi64 addr:$src))))))),
5962             (VPMOVSXDQrm addr:$src)>;
5963   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5964                     (scalar_to_vector (loadf64 addr:$src))))))),
5965             (VPMOVSXWDrm addr:$src)>;
5966   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5967                     (scalar_to_vector (loadf64 addr:$src))))))),
5968             (VPMOVSXDQrm addr:$src)>;
5969   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5970                     (scalar_to_vector (loadi64 addr:$src))))))),
5971             (VPMOVSXBWrm addr:$src)>;
5972   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5973                     (scalar_to_vector (loadf64 addr:$src))))))),
5974             (VPMOVSXBWrm addr:$src)>;
5975
5976   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5977                     (scalar_to_vector (loadi32 addr:$src))))))),
5978             (VPMOVSXBDrm addr:$src)>;
5979   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5980                     (scalar_to_vector (loadi32 addr:$src))))))),
5981             (VPMOVSXWQrm addr:$src)>;
5982   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5983                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5984             (VPMOVSXBQrm addr:$src)>;
5985 }
5986
5987 let Predicates = [UseSSE41] in {
5988   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5989   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5990   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5991
5992   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5993   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5994
5995   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5996
5997   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5998             (PMOVZXBWrm addr:$src)>;
5999   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6000             (PMOVZXBWrm addr:$src)>;
6001   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6002             (PMOVZXBDrm addr:$src)>;
6003   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6004             (PMOVZXBQrm addr:$src)>;
6005
6006   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6007             (PMOVZXWDrm addr:$src)>;
6008   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6009             (PMOVZXWDrm addr:$src)>;
6010   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6011             (PMOVZXWQrm addr:$src)>;
6012
6013   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6014             (PMOVZXDQrm addr:$src)>;
6015   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6016             (PMOVZXDQrm addr:$src)>;
6017   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6018             (PMOVZXDQrm addr:$src)>;
6019 }
6020
6021 //===----------------------------------------------------------------------===//
6022 // SSE4.1 - Extract Instructions
6023 //===----------------------------------------------------------------------===//
6024
6025 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6026 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6027   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6028                  (ins VR128:$src1, i32i8imm:$src2),
6029                  !strconcat(OpcodeStr,
6030                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6031                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
6032                  OpSize;
6033   let neverHasSideEffects = 1, mayStore = 1 in
6034   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6035                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6036                  !strconcat(OpcodeStr,
6037                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6038                  []>, OpSize;
6039 // FIXME:
6040 // There's an AssertZext in the way of writing the store pattern
6041 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6042 }
6043
6044 let Predicates = [HasAVX] in {
6045   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6046   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
6047          (ins VR128:$src1, i32i8imm:$src2),
6048          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
6049 }
6050
6051 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6052
6053
6054 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6055 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6056   let neverHasSideEffects = 1, mayStore = 1 in
6057   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6058                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6059                  !strconcat(OpcodeStr,
6060                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6061                  []>, OpSize;
6062 // FIXME:
6063 // There's an AssertZext in the way of writing the store pattern
6064 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6065 }
6066
6067 let Predicates = [HasAVX] in
6068   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6069
6070 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6071
6072
6073 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6074 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6075   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6076                  (ins VR128:$src1, i32i8imm:$src2),
6077                  !strconcat(OpcodeStr,
6078                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6079                  [(set GR32:$dst,
6080                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6081   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6082                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6083                  !strconcat(OpcodeStr,
6084                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6085                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6086                           addr:$dst)]>, OpSize;
6087 }
6088
6089 let Predicates = [HasAVX] in
6090   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6091
6092 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6093
6094 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6095 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6096   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6097                  (ins VR128:$src1, i32i8imm:$src2),
6098                  !strconcat(OpcodeStr,
6099                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6100                  [(set GR64:$dst,
6101                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6102   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6103                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6104                  !strconcat(OpcodeStr,
6105                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6106                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6107                           addr:$dst)]>, OpSize, REX_W;
6108 }
6109
6110 let Predicates = [HasAVX] in
6111   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6112
6113 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6114
6115 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6116 /// destination
6117 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6118                             OpndItins itins = DEFAULT_ITINS> {
6119   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6120                  (ins VR128:$src1, i32i8imm:$src2),
6121                  !strconcat(OpcodeStr,
6122                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6123                  [(set GR32:$dst,
6124                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6125                     itins.rr>,
6126            OpSize;
6127   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6128                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6129                  !strconcat(OpcodeStr,
6130                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6131                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6132                           addr:$dst)], itins.rm>, OpSize;
6133 }
6134
6135 let ExeDomain = SSEPackedSingle in {
6136   let Predicates = [UseAVX] in {
6137     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6138     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
6139                     (ins VR128:$src1, i32i8imm:$src2),
6140                     "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6141                     []>, OpSize, VEX;
6142   }
6143   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6144 }
6145
6146 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6147 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6148                                               imm:$src2))),
6149                  addr:$dst),
6150           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6151           Requires<[HasAVX]>;
6152 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6153                                               imm:$src2))),
6154                  addr:$dst),
6155           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6156           Requires<[UseSSE41]>;
6157
6158 //===----------------------------------------------------------------------===//
6159 // SSE4.1 - Insert Instructions
6160 //===----------------------------------------------------------------------===//
6161
6162 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6163   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6164       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6165       !if(Is2Addr,
6166         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6167         !strconcat(asm,
6168                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6169       [(set VR128:$dst,
6170         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6171   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6172       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6173       !if(Is2Addr,
6174         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6175         !strconcat(asm,
6176                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6177       [(set VR128:$dst,
6178         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6179                    imm:$src3))]>, OpSize;
6180 }
6181
6182 let Predicates = [HasAVX] in
6183   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6184 let Constraints = "$src1 = $dst" in
6185   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6186
6187 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6188   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6189       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6190       !if(Is2Addr,
6191         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6192         !strconcat(asm,
6193                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6194       [(set VR128:$dst,
6195         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6196       OpSize;
6197   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6198       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6199       !if(Is2Addr,
6200         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6201         !strconcat(asm,
6202                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6203       [(set VR128:$dst,
6204         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6205                           imm:$src3)))]>, OpSize;
6206 }
6207
6208 let Predicates = [HasAVX] in
6209   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6210 let Constraints = "$src1 = $dst" in
6211   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6212
6213 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6214   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6215       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6216       !if(Is2Addr,
6217         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6218         !strconcat(asm,
6219                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6220       [(set VR128:$dst,
6221         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6222       OpSize;
6223   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6224       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6225       !if(Is2Addr,
6226         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6227         !strconcat(asm,
6228                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6229       [(set VR128:$dst,
6230         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6231                           imm:$src3)))]>, OpSize;
6232 }
6233
6234 let Predicates = [HasAVX] in
6235   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6236 let Constraints = "$src1 = $dst" in
6237   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6238
6239 // insertps has a few different modes, there's the first two here below which
6240 // are optimized inserts that won't zero arbitrary elements in the destination
6241 // vector. The next one matches the intrinsic and could zero arbitrary elements
6242 // in the target vector.
6243 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6244                            OpndItins itins = DEFAULT_ITINS> {
6245   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6246       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6247       !if(Is2Addr,
6248         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6249         !strconcat(asm,
6250                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6251       [(set VR128:$dst,
6252         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6253       OpSize;
6254   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6255       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6256       !if(Is2Addr,
6257         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6258         !strconcat(asm,
6259                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6260       [(set VR128:$dst,
6261         (X86insrtps VR128:$src1,
6262                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6263                     imm:$src3))], itins.rm>, OpSize;
6264 }
6265
6266 let ExeDomain = SSEPackedSingle in {
6267   let Predicates = [UseAVX] in
6268     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6269   let Constraints = "$src1 = $dst" in
6270     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6271 }
6272
6273 //===----------------------------------------------------------------------===//
6274 // SSE4.1 - Round Instructions
6275 //===----------------------------------------------------------------------===//
6276
6277 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6278                             X86MemOperand x86memop, RegisterClass RC,
6279                             PatFrag mem_frag32, PatFrag mem_frag64,
6280                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6281 let ExeDomain = SSEPackedSingle in {
6282   // Intrinsic operation, reg.
6283   // Vector intrinsic operation, reg
6284   def PSr : SS4AIi8<opcps, MRMSrcReg,
6285                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6286                     !strconcat(OpcodeStr,
6287                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6288                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6289                     IIC_SSE_ROUNDPS_REG>,
6290                     OpSize;
6291
6292   // Vector intrinsic operation, mem
6293   def PSm : SS4AIi8<opcps, MRMSrcMem,
6294                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6295                     !strconcat(OpcodeStr,
6296                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6297                     [(set RC:$dst,
6298                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6299                           IIC_SSE_ROUNDPS_MEM>,
6300                     OpSize;
6301 } // ExeDomain = SSEPackedSingle
6302
6303 let ExeDomain = SSEPackedDouble in {
6304   // Vector intrinsic operation, reg
6305   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6306                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6307                     !strconcat(OpcodeStr,
6308                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6309                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6310                     IIC_SSE_ROUNDPS_REG>,
6311                     OpSize;
6312
6313   // Vector intrinsic operation, mem
6314   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6315                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6316                     !strconcat(OpcodeStr,
6317                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6318                     [(set RC:$dst,
6319                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6320                           IIC_SSE_ROUNDPS_REG>,
6321                     OpSize;
6322 } // ExeDomain = SSEPackedDouble
6323 }
6324
6325 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6326                             string OpcodeStr,
6327                             Intrinsic F32Int,
6328                             Intrinsic F64Int, bit Is2Addr = 1> {
6329 let ExeDomain = GenericDomain in {
6330   // Operation, reg.
6331   let hasSideEffects = 0 in
6332   def SSr : SS4AIi8<opcss, MRMSrcReg,
6333       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6334       !if(Is2Addr,
6335           !strconcat(OpcodeStr,
6336               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6337           !strconcat(OpcodeStr,
6338               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6339       []>, OpSize;
6340
6341   // Intrinsic operation, reg.
6342   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6343         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6344         !if(Is2Addr,
6345             !strconcat(OpcodeStr,
6346                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6347             !strconcat(OpcodeStr,
6348                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6349         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6350         OpSize;
6351
6352   // Intrinsic operation, mem.
6353   def SSm : SS4AIi8<opcss, MRMSrcMem,
6354         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6355         !if(Is2Addr,
6356             !strconcat(OpcodeStr,
6357                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6358             !strconcat(OpcodeStr,
6359                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6360         [(set VR128:$dst,
6361              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6362         OpSize;
6363
6364   // Operation, reg.
6365   let hasSideEffects = 0 in
6366   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6367         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6368         !if(Is2Addr,
6369             !strconcat(OpcodeStr,
6370                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6371             !strconcat(OpcodeStr,
6372                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6373         []>, OpSize;
6374
6375   // Intrinsic operation, reg.
6376   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6377         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6378         !if(Is2Addr,
6379             !strconcat(OpcodeStr,
6380                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6381             !strconcat(OpcodeStr,
6382                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6383         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6384         OpSize;
6385
6386   // Intrinsic operation, mem.
6387   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6388         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6389         !if(Is2Addr,
6390             !strconcat(OpcodeStr,
6391                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6392             !strconcat(OpcodeStr,
6393                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6394         [(set VR128:$dst,
6395               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6396         OpSize;
6397 } // ExeDomain = GenericDomain
6398 }
6399
6400 // FP round - roundss, roundps, roundsd, roundpd
6401 let Predicates = [HasAVX] in {
6402   // Intrinsic form
6403   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6404                                   memopv4f32, memopv2f64,
6405                                   int_x86_sse41_round_ps,
6406                                   int_x86_sse41_round_pd>, VEX;
6407   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6408                                   memopv8f32, memopv4f64,
6409                                   int_x86_avx_round_ps_256,
6410                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6411   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6412                                   int_x86_sse41_round_ss,
6413                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6414
6415   def : Pat<(ffloor FR32:$src),
6416             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6417   def : Pat<(f64 (ffloor FR64:$src)),
6418             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6419   def : Pat<(f32 (fnearbyint FR32:$src)),
6420             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6421   def : Pat<(f64 (fnearbyint FR64:$src)),
6422             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6423   def : Pat<(f32 (fceil FR32:$src)),
6424             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6425   def : Pat<(f64 (fceil FR64:$src)),
6426             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6427   def : Pat<(f32 (frint FR32:$src)),
6428             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6429   def : Pat<(f64 (frint FR64:$src)),
6430             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6431   def : Pat<(f32 (ftrunc FR32:$src)),
6432             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6433   def : Pat<(f64 (ftrunc FR64:$src)),
6434             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6435
6436   def : Pat<(v4f32 (ffloor VR128:$src)),
6437             (VROUNDPSr VR128:$src, (i32 0x1))>;
6438   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6439             (VROUNDPSr VR128:$src, (i32 0xC))>;
6440   def : Pat<(v4f32 (fceil VR128:$src)),
6441             (VROUNDPSr VR128:$src, (i32 0x2))>;
6442   def : Pat<(v4f32 (frint VR128:$src)),
6443             (VROUNDPSr VR128:$src, (i32 0x4))>;
6444   def : Pat<(v4f32 (ftrunc VR128:$src)),
6445             (VROUNDPSr VR128:$src, (i32 0x3))>;
6446
6447   def : Pat<(v2f64 (ffloor VR128:$src)),
6448             (VROUNDPDr VR128:$src, (i32 0x1))>;
6449   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6450             (VROUNDPDr VR128:$src, (i32 0xC))>;
6451   def : Pat<(v2f64 (fceil VR128:$src)),
6452             (VROUNDPDr VR128:$src, (i32 0x2))>;
6453   def : Pat<(v2f64 (frint VR128:$src)),
6454             (VROUNDPDr VR128:$src, (i32 0x4))>;
6455   def : Pat<(v2f64 (ftrunc VR128:$src)),
6456             (VROUNDPDr VR128:$src, (i32 0x3))>;
6457
6458   def : Pat<(v8f32 (ffloor VR256:$src)),
6459             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6460   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6461             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6462   def : Pat<(v8f32 (fceil VR256:$src)),
6463             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6464   def : Pat<(v8f32 (frint VR256:$src)),
6465             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6466   def : Pat<(v8f32 (ftrunc VR256:$src)),
6467             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6468
6469   def : Pat<(v4f64 (ffloor VR256:$src)),
6470             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6471   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6472             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6473   def : Pat<(v4f64 (fceil VR256:$src)),
6474             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6475   def : Pat<(v4f64 (frint VR256:$src)),
6476             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6477   def : Pat<(v4f64 (ftrunc VR256:$src)),
6478             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6479 }
6480
6481 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6482                                memopv4f32, memopv2f64,
6483                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6484 let Constraints = "$src1 = $dst" in
6485 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6486                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6487
6488 let Predicates = [UseSSE41] in {
6489   def : Pat<(ffloor FR32:$src),
6490             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6491   def : Pat<(f64 (ffloor FR64:$src)),
6492             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6493   def : Pat<(f32 (fnearbyint FR32:$src)),
6494             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6495   def : Pat<(f64 (fnearbyint FR64:$src)),
6496             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6497   def : Pat<(f32 (fceil FR32:$src)),
6498             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6499   def : Pat<(f64 (fceil FR64:$src)),
6500             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6501   def : Pat<(f32 (frint FR32:$src)),
6502             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6503   def : Pat<(f64 (frint FR64:$src)),
6504             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6505   def : Pat<(f32 (ftrunc FR32:$src)),
6506             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6507   def : Pat<(f64 (ftrunc FR64:$src)),
6508             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6509
6510   def : Pat<(v4f32 (ffloor VR128:$src)),
6511             (ROUNDPSr VR128:$src, (i32 0x1))>;
6512   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6513             (ROUNDPSr VR128:$src, (i32 0xC))>;
6514   def : Pat<(v4f32 (fceil VR128:$src)),
6515             (ROUNDPSr VR128:$src, (i32 0x2))>;
6516   def : Pat<(v4f32 (frint VR128:$src)),
6517             (ROUNDPSr VR128:$src, (i32 0x4))>;
6518   def : Pat<(v4f32 (ftrunc VR128:$src)),
6519             (ROUNDPSr VR128:$src, (i32 0x3))>;
6520
6521   def : Pat<(v2f64 (ffloor VR128:$src)),
6522             (ROUNDPDr VR128:$src, (i32 0x1))>;
6523   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6524             (ROUNDPDr VR128:$src, (i32 0xC))>;
6525   def : Pat<(v2f64 (fceil VR128:$src)),
6526             (ROUNDPDr VR128:$src, (i32 0x2))>;
6527   def : Pat<(v2f64 (frint VR128:$src)),
6528             (ROUNDPDr VR128:$src, (i32 0x4))>;
6529   def : Pat<(v2f64 (ftrunc VR128:$src)),
6530             (ROUNDPDr VR128:$src, (i32 0x3))>;
6531 }
6532
6533 //===----------------------------------------------------------------------===//
6534 // SSE4.1 - Packed Bit Test
6535 //===----------------------------------------------------------------------===//
6536
6537 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6538 // the intel intrinsic that corresponds to this.
6539 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6540 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6541                 "vptest\t{$src2, $src1|$src1, $src2}",
6542                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6543                 OpSize, VEX;
6544 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6545                 "vptest\t{$src2, $src1|$src1, $src2}",
6546                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6547                 OpSize, VEX;
6548
6549 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6550                 "vptest\t{$src2, $src1|$src1, $src2}",
6551                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6552                 OpSize, VEX, VEX_L;
6553 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6554                 "vptest\t{$src2, $src1|$src1, $src2}",
6555                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6556                 OpSize, VEX, VEX_L;
6557 }
6558
6559 let Defs = [EFLAGS] in {
6560 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6561               "ptest\t{$src2, $src1|$src1, $src2}",
6562               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6563               OpSize;
6564 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6565               "ptest\t{$src2, $src1|$src1, $src2}",
6566               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6567               OpSize;
6568 }
6569
6570 // The bit test instructions below are AVX only
6571 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6572                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6573   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6574             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6575             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6576   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6577             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6578             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6579             OpSize, VEX;
6580 }
6581
6582 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6583 let ExeDomain = SSEPackedSingle in {
6584 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6585 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6586                             VEX_L;
6587 }
6588 let ExeDomain = SSEPackedDouble in {
6589 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6590 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6591                             VEX_L;
6592 }
6593 }
6594
6595 //===----------------------------------------------------------------------===//
6596 // SSE4.1 - Misc Instructions
6597 //===----------------------------------------------------------------------===//
6598
6599 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6600   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6601                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6602                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
6603                      IIC_SSE_POPCNT_RR>,
6604                      OpSize, XS;
6605   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6606                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6607                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6608                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, OpSize, XS;
6609
6610   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6611                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6612                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
6613                      IIC_SSE_POPCNT_RR>,
6614                      XS;
6615   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6616                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6617                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6618                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6619
6620   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6621                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6622                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
6623                       IIC_SSE_POPCNT_RR>,
6624                       XS;
6625   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6626                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6627                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6628                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>, XS;
6629 }
6630
6631
6632
6633 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6634 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6635                                  Intrinsic IntId128> {
6636   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6637                     (ins VR128:$src),
6638                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6639                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6640   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6641                      (ins i128mem:$src),
6642                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6643                      [(set VR128:$dst,
6644                        (IntId128
6645                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6646 }
6647
6648 let Predicates = [HasAVX] in
6649 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6650                                          int_x86_sse41_phminposuw>, VEX;
6651 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6652                                          int_x86_sse41_phminposuw>;
6653
6654 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6655 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6656                               Intrinsic IntId128, bit Is2Addr = 1,
6657                               OpndItins itins = DEFAULT_ITINS> {
6658   let isCommutable = 1 in
6659   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6660        (ins VR128:$src1, VR128:$src2),
6661        !if(Is2Addr,
6662            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6663            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6664        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
6665         itins.rr>, OpSize;
6666   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6667        (ins VR128:$src1, i128mem:$src2),
6668        !if(Is2Addr,
6669            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6670            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6671        [(set VR128:$dst,
6672          (IntId128 VR128:$src1,
6673           (bitconvert (memopv2i64 addr:$src2))))],
6674           itins.rm>, OpSize;
6675 }
6676
6677 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6678 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6679                                 Intrinsic IntId256> {
6680   let isCommutable = 1 in
6681   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6682        (ins VR256:$src1, VR256:$src2),
6683        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6684        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6685   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6686        (ins VR256:$src1, i256mem:$src2),
6687        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6688        [(set VR256:$dst,
6689          (IntId256 VR256:$src1,
6690           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6691 }
6692
6693
6694 /// SS48I_binop_rm - Simple SSE41 binary operator.
6695 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6696                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6697                           X86MemOperand x86memop, bit Is2Addr = 1,
6698                           OpndItins itins = DEFAULT_ITINS> {
6699   let isCommutable = 1 in
6700   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6701        (ins RC:$src1, RC:$src2),
6702        !if(Is2Addr,
6703            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6704            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6705        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6706   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6707        (ins RC:$src1, x86memop:$src2),
6708        !if(Is2Addr,
6709            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6710            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6711        [(set RC:$dst,
6712          (OpVT (OpNode RC:$src1,
6713           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6714 }
6715
6716 let Predicates = [HasAVX] in {
6717   let isCommutable = 0 in
6718   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6719                                                          0>, VEX_4V;
6720   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6721                                   memopv2i64, i128mem, 0>, VEX_4V;
6722   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6723                                   memopv2i64, i128mem, 0>, VEX_4V;
6724   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6725                                   memopv2i64, i128mem, 0>, VEX_4V;
6726   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6727                                   memopv2i64, i128mem, 0>, VEX_4V;
6728   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6729                                   memopv2i64, i128mem, 0>, VEX_4V;
6730   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6731                                   memopv2i64, i128mem, 0>, VEX_4V;
6732   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6733                                   memopv2i64, i128mem, 0>, VEX_4V;
6734   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6735                                   memopv2i64, i128mem, 0>, VEX_4V;
6736   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6737                                                          0>, VEX_4V;
6738 }
6739
6740 let Predicates = [HasAVX2] in {
6741   let isCommutable = 0 in
6742   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6743                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6744   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6745                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6746   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6747                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6748   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6749                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6750   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6751                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6752   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6753                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6754   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6755                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6756   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6757                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6758   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6759                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6760   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6761                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6762 }
6763
6764 let Constraints = "$src1 = $dst" in {
6765   let isCommutable = 0 in
6766   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6767   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6768                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6769   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6770                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6771   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6772                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6773   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6774                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6775   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6776                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6777   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6778                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6779   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6780                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6781   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6782                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
6783   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq,
6784                                      1, SSE_INTMUL_ITINS_P>;
6785 }
6786
6787 let Predicates = [HasAVX] in {
6788   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6789                                 memopv2i64, i128mem, 0>, VEX_4V;
6790   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6791                                  memopv2i64, i128mem, 0>, VEX_4V;
6792 }
6793 let Predicates = [HasAVX2] in {
6794   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6795                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6796   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6797                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6798 }
6799
6800 let Constraints = "$src1 = $dst" in {
6801   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6802                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
6803   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6804                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
6805 }
6806
6807 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6808 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6809                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6810                  X86MemOperand x86memop, bit Is2Addr = 1,
6811                  OpndItins itins = DEFAULT_ITINS> {
6812   let isCommutable = 1 in
6813   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6814         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6815         !if(Is2Addr,
6816             !strconcat(OpcodeStr,
6817                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6818             !strconcat(OpcodeStr,
6819                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6820         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
6821         OpSize;
6822   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6823         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6824         !if(Is2Addr,
6825             !strconcat(OpcodeStr,
6826                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6827             !strconcat(OpcodeStr,
6828                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6829         [(set RC:$dst,
6830           (IntId RC:$src1,
6831            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
6832         OpSize;
6833 }
6834
6835 let Predicates = [HasAVX] in {
6836   let isCommutable = 0 in {
6837     let ExeDomain = SSEPackedSingle in {
6838     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6839                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6840     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6841                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6842                                     f256mem, 0>, VEX_4V, VEX_L;
6843     }
6844     let ExeDomain = SSEPackedDouble in {
6845     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6846                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6847     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6848                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6849                                      f256mem, 0>, VEX_4V, VEX_L;
6850     }
6851   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6852                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6853   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6854                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6855   }
6856   let ExeDomain = SSEPackedSingle in
6857   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6858                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6859   let ExeDomain = SSEPackedDouble in
6860   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6861                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6862   let ExeDomain = SSEPackedSingle in
6863   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6864                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6865 }
6866
6867 let Predicates = [HasAVX2] in {
6868   let isCommutable = 0 in {
6869   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6870                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6871   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6872                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6873   }
6874 }
6875
6876 let Constraints = "$src1 = $dst" in {
6877   let isCommutable = 0 in {
6878   let ExeDomain = SSEPackedSingle in
6879   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6880                                      VR128, memopv4f32, f128mem,
6881                                      1, SSE_INTALU_ITINS_P>;
6882   let ExeDomain = SSEPackedDouble in
6883   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6884                                      VR128, memopv2f64, f128mem,
6885                                      1, SSE_INTALU_ITINS_P>;
6886   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6887                                      VR128, memopv2i64, i128mem,
6888                                      1, SSE_INTALU_ITINS_P>;
6889   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6890                                      VR128, memopv2i64, i128mem,
6891                                      1, SSE_INTMUL_ITINS_P>;
6892   }
6893   let ExeDomain = SSEPackedSingle in
6894   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6895                                   VR128, memopv4f32, f128mem, 1,
6896                                   SSE_DPPS_ITINS>;
6897   let ExeDomain = SSEPackedDouble in
6898   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6899                                   VR128, memopv2f64, f128mem, 1,
6900                                   SSE_DPPD_ITINS>;
6901 }
6902
6903 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6904 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6905                                     RegisterClass RC, X86MemOperand x86memop,
6906                                     PatFrag mem_frag, Intrinsic IntId> {
6907   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6908                   (ins RC:$src1, RC:$src2, RC:$src3),
6909                   !strconcat(OpcodeStr,
6910                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6911                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6912                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6913
6914   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6915                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6916                   !strconcat(OpcodeStr,
6917                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6918                   [(set RC:$dst,
6919                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6920                                RC:$src3))],
6921                   NoItinerary, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6922 }
6923
6924 let Predicates = [HasAVX] in {
6925 let ExeDomain = SSEPackedDouble in {
6926 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6927                                            memopv2f64, int_x86_sse41_blendvpd>;
6928 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6929                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6930 } // ExeDomain = SSEPackedDouble
6931 let ExeDomain = SSEPackedSingle in {
6932 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6933                                            memopv4f32, int_x86_sse41_blendvps>;
6934 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6935                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6936 } // ExeDomain = SSEPackedSingle
6937 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6938                                            memopv2i64, int_x86_sse41_pblendvb>;
6939 }
6940
6941 let Predicates = [HasAVX2] in {
6942 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6943                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6944 }
6945
6946 let Predicates = [HasAVX] in {
6947   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6948                             (v16i8 VR128:$src2))),
6949             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6950   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6951                             (v4i32 VR128:$src2))),
6952             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6953   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6954                             (v4f32 VR128:$src2))),
6955             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6956   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6957                             (v2i64 VR128:$src2))),
6958             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6959   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6960                             (v2f64 VR128:$src2))),
6961             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6962   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6963                             (v8i32 VR256:$src2))),
6964             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6965   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6966                             (v8f32 VR256:$src2))),
6967             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6968   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6969                             (v4i64 VR256:$src2))),
6970             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6971   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6972                             (v4f64 VR256:$src2))),
6973             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6974
6975   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6976                                (imm:$mask))),
6977             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6978   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6979                                (imm:$mask))),
6980             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6981
6982   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6983                                (imm:$mask))),
6984             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6985   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6986                                (imm:$mask))),
6987             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6988   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6989                                (imm:$mask))),
6990             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6991 }
6992
6993 let Predicates = [HasAVX2] in {
6994   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6995                             (v32i8 VR256:$src2))),
6996             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6997   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6998                                (imm:$mask))),
6999             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7000 }
7001
7002 /// SS41I_ternary_int - SSE 4.1 ternary operator
7003 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7004   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7005                                X86MemOperand x86memop, Intrinsic IntId,
7006                                OpndItins itins = DEFAULT_ITINS> {
7007     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7008                     (ins VR128:$src1, VR128:$src2),
7009                     !strconcat(OpcodeStr,
7010                      "\t{$src2, $dst|$dst, $src2}"),
7011                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7012                     itins.rr>, OpSize;
7013
7014     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7015                     (ins VR128:$src1, x86memop:$src2),
7016                     !strconcat(OpcodeStr,
7017                      "\t{$src2, $dst|$dst, $src2}"),
7018                     [(set VR128:$dst,
7019                       (IntId VR128:$src1,
7020                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7021                        itins.rm>, OpSize;
7022   }
7023 }
7024
7025 let ExeDomain = SSEPackedDouble in
7026 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7027                                   int_x86_sse41_blendvpd>;
7028 let ExeDomain = SSEPackedSingle in
7029 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7030                                   int_x86_sse41_blendvps>;
7031 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7032                                   int_x86_sse41_pblendvb>;
7033
7034 // Aliases with the implicit xmm0 argument
7035 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7036                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7037 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7038                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7039 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7040                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7041 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7042                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7043 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7044                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7045 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7046                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7047
7048 let Predicates = [UseSSE41] in {
7049   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7050                             (v16i8 VR128:$src2))),
7051             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7052   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7053                             (v4i32 VR128:$src2))),
7054             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7055   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7056                             (v4f32 VR128:$src2))),
7057             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7058   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7059                             (v2i64 VR128:$src2))),
7060             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7061   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7062                             (v2f64 VR128:$src2))),
7063             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7064
7065   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7066                                (imm:$mask))),
7067             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7068   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7069                                (imm:$mask))),
7070             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7071   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7072                                (imm:$mask))),
7073             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7074
7075 }
7076
7077 let Predicates = [HasAVX] in
7078 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7079                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7080                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7081                        OpSize, VEX;
7082 let Predicates = [HasAVX2] in
7083 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7084                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7085                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7086                          OpSize, VEX, VEX_L;
7087 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7088                        "movntdqa\t{$src, $dst|$dst, $src}",
7089                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7090                        OpSize;
7091
7092 //===----------------------------------------------------------------------===//
7093 // SSE4.2 - Compare Instructions
7094 //===----------------------------------------------------------------------===//
7095
7096 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7097 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7098                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7099                           X86MemOperand x86memop, bit Is2Addr = 1> {
7100   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7101        (ins RC:$src1, RC:$src2),
7102        !if(Is2Addr,
7103            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7104            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7105        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7106        OpSize;
7107   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7108        (ins RC:$src1, x86memop:$src2),
7109        !if(Is2Addr,
7110            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7111            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7112        [(set RC:$dst,
7113          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7114 }
7115
7116 let Predicates = [HasAVX] in
7117   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7118                                  memopv2i64, i128mem, 0>, VEX_4V;
7119
7120 let Predicates = [HasAVX2] in
7121   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7122                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7123
7124 let Constraints = "$src1 = $dst" in
7125   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7126                                 memopv2i64, i128mem>;
7127
7128 //===----------------------------------------------------------------------===//
7129 // SSE4.2 - String/text Processing Instructions
7130 //===----------------------------------------------------------------------===//
7131
7132 // Packed Compare Implicit Length Strings, Return Mask
7133 multiclass pseudo_pcmpistrm<string asm> {
7134   def REG : PseudoI<(outs VR128:$dst),
7135                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7136     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7137                                                   imm:$src3))]>;
7138   def MEM : PseudoI<(outs VR128:$dst),
7139                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7140     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7141                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7142 }
7143
7144 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7145   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7146   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7147 }
7148
7149 multiclass pcmpistrm_SS42AI<string asm> {
7150   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7151     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7152     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7153     []>, OpSize;
7154   let mayLoad = 1 in
7155   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7156     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7157     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7158     []>, OpSize;
7159 }
7160
7161 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7162   let Predicates = [HasAVX] in
7163   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7164   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7165 }
7166
7167 // Packed Compare Explicit Length Strings, Return Mask
7168 multiclass pseudo_pcmpestrm<string asm> {
7169   def REG : PseudoI<(outs VR128:$dst),
7170                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7171     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7172                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7173   def MEM : PseudoI<(outs VR128:$dst),
7174                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7175     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7176                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7177 }
7178
7179 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7180   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7181   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7182 }
7183
7184 multiclass SS42AI_pcmpestrm<string asm> {
7185   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7186     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7187     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7188     []>, OpSize;
7189   let mayLoad = 1 in
7190   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7191     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7192     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7193     []>, OpSize;
7194 }
7195
7196 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7197   let Predicates = [HasAVX] in
7198   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7199   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7200 }
7201
7202 // Packed Compare Implicit Length Strings, Return Index
7203 multiclass pseudo_pcmpistri<string asm> {
7204   def REG : PseudoI<(outs GR32:$dst),
7205                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7206     [(set GR32:$dst, EFLAGS,
7207       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7208   def MEM : PseudoI<(outs GR32:$dst),
7209                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7210     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7211                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7212 }
7213
7214 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7215   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7216   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7217 }
7218
7219 multiclass SS42AI_pcmpistri<string asm> {
7220   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7221     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7222     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7223     []>, OpSize;
7224   let mayLoad = 1 in
7225   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7226     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7227     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7228     []>, OpSize;
7229 }
7230
7231 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7232   let Predicates = [HasAVX] in
7233   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7234   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7235 }
7236
7237 // Packed Compare Explicit Length Strings, Return Index
7238 multiclass pseudo_pcmpestri<string asm> {
7239   def REG : PseudoI<(outs GR32:$dst),
7240                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7241     [(set GR32:$dst, EFLAGS,
7242       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7243   def MEM : PseudoI<(outs GR32:$dst),
7244                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7245     [(set GR32:$dst, EFLAGS,
7246       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7247        imm:$src5))]>;
7248 }
7249
7250 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7251   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7252   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7253 }
7254
7255 multiclass SS42AI_pcmpestri<string asm> {
7256   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7257     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7258     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7259     []>, OpSize;
7260   let mayLoad = 1 in
7261   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7262     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7263     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7264     []>, OpSize;
7265 }
7266
7267 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7268   let Predicates = [HasAVX] in
7269   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7270   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7271 }
7272
7273 //===----------------------------------------------------------------------===//
7274 // SSE4.2 - CRC Instructions
7275 //===----------------------------------------------------------------------===//
7276
7277 // No CRC instructions have AVX equivalents
7278
7279 // crc intrinsic instruction
7280 // This set of instructions are only rm, the only difference is the size
7281 // of r and m.
7282 let Constraints = "$src1 = $dst" in {
7283   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7284                       (ins GR32:$src1, i8mem:$src2),
7285                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7286                        [(set GR32:$dst,
7287                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7288                          (load addr:$src2)))], IIC_CRC32_MEM>;
7289   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7290                       (ins GR32:$src1, GR8:$src2),
7291                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7292                        [(set GR32:$dst,
7293                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))],
7294                          IIC_CRC32_REG>;
7295   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7296                       (ins GR32:$src1, i16mem:$src2),
7297                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7298                        [(set GR32:$dst,
7299                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7300                          (load addr:$src2)))], IIC_CRC32_MEM>,
7301                          OpSize;
7302   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7303                       (ins GR32:$src1, GR16:$src2),
7304                       "crc32{w}\t{$src2, $src1|$src1, $src2}",
7305                        [(set GR32:$dst,
7306                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))],
7307                          IIC_CRC32_REG>,
7308                          OpSize;
7309   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7310                       (ins GR32:$src1, i32mem:$src2),
7311                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7312                        [(set GR32:$dst,
7313                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7314                          (load addr:$src2)))], IIC_CRC32_MEM>;
7315   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7316                       (ins GR32:$src1, GR32:$src2),
7317                       "crc32{l}\t{$src2, $src1|$src1, $src2}",
7318                        [(set GR32:$dst,
7319                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))],
7320                          IIC_CRC32_REG>;
7321   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7322                       (ins GR64:$src1, i8mem:$src2),
7323                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7324                        [(set GR64:$dst,
7325                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7326                          (load addr:$src2)))], IIC_CRC32_MEM>,
7327                          REX_W;
7328   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7329                       (ins GR64:$src1, GR8:$src2),
7330                       "crc32{b}\t{$src2, $src1|$src1, $src2}",
7331                        [(set GR64:$dst,
7332                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))],
7333                          IIC_CRC32_REG>,
7334                          REX_W;
7335   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7336                       (ins GR64:$src1, i64mem:$src2),
7337                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7338                        [(set GR64:$dst,
7339                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7340                          (load addr:$src2)))], IIC_CRC32_MEM>,
7341                          REX_W;
7342   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7343                       (ins GR64:$src1, GR64:$src2),
7344                       "crc32{q}\t{$src2, $src1|$src1, $src2}",
7345                        [(set GR64:$dst,
7346                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))],
7347                          IIC_CRC32_REG>,
7348                          REX_W;
7349 }
7350
7351 //===----------------------------------------------------------------------===//
7352 // SHA-NI Instructions
7353 //===----------------------------------------------------------------------===//
7354
7355 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7356                       bit UsesXMM0 = 0> {
7357   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7358              (ins VR128:$src1, VR128:$src2),
7359              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7360              [!if(UsesXMM0,
7361                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7362                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7363
7364   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7365              (ins VR128:$src1, i128mem:$src2),
7366              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7367              [!if(UsesXMM0,
7368                   (set VR128:$dst, (IntId VR128:$src1,
7369                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7370                   (set VR128:$dst, (IntId VR128:$src1,
7371                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7372 }
7373
7374 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7375   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7376                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7377                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7378                          [(set VR128:$dst,
7379                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7380                             (i8 imm:$src3)))]>, TA;
7381   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7382                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7383                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7384                          [(set VR128:$dst,
7385                            (int_x86_sha1rnds4 VR128:$src1,
7386                             (bc_v4i32 (memopv2i64 addr:$src2)),
7387                             (i8 imm:$src3)))]>, TA;
7388
7389   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7390   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7391   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7392
7393   let Uses=[XMM0] in
7394   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7395
7396   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7397   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7398 }
7399
7400 // Aliases with explicit %xmm0
7401 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7402                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7403 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7404                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7405
7406 //===----------------------------------------------------------------------===//
7407 // AES-NI Instructions
7408 //===----------------------------------------------------------------------===//
7409
7410 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7411                               Intrinsic IntId128, bit Is2Addr = 1> {
7412   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7413        (ins VR128:$src1, VR128:$src2),
7414        !if(Is2Addr,
7415            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7416            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7417        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7418        OpSize;
7419   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7420        (ins VR128:$src1, i128mem:$src2),
7421        !if(Is2Addr,
7422            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7423            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7424        [(set VR128:$dst,
7425          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7426 }
7427
7428 // Perform One Round of an AES Encryption/Decryption Flow
7429 let Predicates = [HasAVX, HasAES] in {
7430   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7431                          int_x86_aesni_aesenc, 0>, VEX_4V;
7432   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7433                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7434   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7435                          int_x86_aesni_aesdec, 0>, VEX_4V;
7436   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7437                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7438 }
7439
7440 let Constraints = "$src1 = $dst" in {
7441   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7442                          int_x86_aesni_aesenc>;
7443   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7444                          int_x86_aesni_aesenclast>;
7445   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7446                          int_x86_aesni_aesdec>;
7447   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7448                          int_x86_aesni_aesdeclast>;
7449 }
7450
7451 // Perform the AES InvMixColumn Transformation
7452 let Predicates = [HasAVX, HasAES] in {
7453   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7454       (ins VR128:$src1),
7455       "vaesimc\t{$src1, $dst|$dst, $src1}",
7456       [(set VR128:$dst,
7457         (int_x86_aesni_aesimc VR128:$src1))]>,
7458       OpSize, VEX;
7459   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7460       (ins i128mem:$src1),
7461       "vaesimc\t{$src1, $dst|$dst, $src1}",
7462       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7463       OpSize, VEX;
7464 }
7465 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7466   (ins VR128:$src1),
7467   "aesimc\t{$src1, $dst|$dst, $src1}",
7468   [(set VR128:$dst,
7469     (int_x86_aesni_aesimc VR128:$src1))]>,
7470   OpSize;
7471 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7472   (ins i128mem:$src1),
7473   "aesimc\t{$src1, $dst|$dst, $src1}",
7474   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7475   OpSize;
7476
7477 // AES Round Key Generation Assist
7478 let Predicates = [HasAVX, HasAES] in {
7479   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7480       (ins VR128:$src1, i8imm:$src2),
7481       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7482       [(set VR128:$dst,
7483         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7484       OpSize, VEX;
7485   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7486       (ins i128mem:$src1, i8imm:$src2),
7487       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7488       [(set VR128:$dst,
7489         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7490       OpSize, VEX;
7491 }
7492 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7493   (ins VR128:$src1, i8imm:$src2),
7494   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7495   [(set VR128:$dst,
7496     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7497   OpSize;
7498 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7499   (ins i128mem:$src1, i8imm:$src2),
7500   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7501   [(set VR128:$dst,
7502     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7503   OpSize;
7504
7505 //===----------------------------------------------------------------------===//
7506 // PCLMUL Instructions
7507 //===----------------------------------------------------------------------===//
7508
7509 // AVX carry-less Multiplication instructions
7510 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7511            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7512            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7513            [(set VR128:$dst,
7514              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7515
7516 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7517            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7518            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7519            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7520                               (memopv2i64 addr:$src2), imm:$src3))]>;
7521
7522 // Carry-less Multiplication instructions
7523 let Constraints = "$src1 = $dst" in {
7524 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7525            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7526            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7527            [(set VR128:$dst,
7528              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
7529              IIC_SSE_PCLMULQDQ_RR>;
7530
7531 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7532            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7533            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7534            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7535                               (memopv2i64 addr:$src2), imm:$src3))],
7536                               IIC_SSE_PCLMULQDQ_RM>;
7537 } // Constraints = "$src1 = $dst"
7538
7539
7540 multiclass pclmul_alias<string asm, int immop> {
7541   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7542                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7543
7544   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7545                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7546
7547   def : InstAlias<!strconcat("vpclmul", asm,
7548                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7549                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7550
7551   def : InstAlias<!strconcat("vpclmul", asm,
7552                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7553                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7554 }
7555 defm : pclmul_alias<"hqhq", 0x11>;
7556 defm : pclmul_alias<"hqlq", 0x01>;
7557 defm : pclmul_alias<"lqhq", 0x10>;
7558 defm : pclmul_alias<"lqlq", 0x00>;
7559
7560 //===----------------------------------------------------------------------===//
7561 // SSE4A Instructions
7562 //===----------------------------------------------------------------------===//
7563
7564 let Predicates = [HasSSE4A] in {
7565
7566 let Constraints = "$src = $dst" in {
7567 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7568                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7569                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7570                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7571                                     imm:$idx))]>, TB, OpSize;
7572 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7573               (ins VR128:$src, VR128:$mask),
7574               "extrq\t{$mask, $src|$src, $mask}",
7575               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7576                                  VR128:$mask))]>, TB, OpSize;
7577
7578 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7579                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7580                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7581                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7582                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7583 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7584                  (ins VR128:$src, VR128:$mask),
7585                  "insertq\t{$mask, $src|$src, $mask}",
7586                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7587                                     VR128:$mask))]>, XD;
7588 }
7589
7590 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7591                 "movntss\t{$src, $dst|$dst, $src}",
7592                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7593
7594 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7595                 "movntsd\t{$src, $dst|$dst, $src}",
7596                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7597 }
7598
7599 //===----------------------------------------------------------------------===//
7600 // AVX Instructions
7601 //===----------------------------------------------------------------------===//
7602
7603 //===----------------------------------------------------------------------===//
7604 // VBROADCAST - Load from memory and broadcast to all elements of the
7605 //              destination operand
7606 //
7607 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7608                     X86MemOperand x86memop, Intrinsic Int> :
7609   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7610         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7611         [(set RC:$dst, (Int addr:$src))]>, VEX;
7612
7613 // AVX2 adds register forms
7614 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7615                          Intrinsic Int> :
7616   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7617          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7618          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7619
7620 let ExeDomain = SSEPackedSingle in {
7621   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7622                                       int_x86_avx_vbroadcast_ss>;
7623   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7624                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7625 }
7626 let ExeDomain = SSEPackedDouble in
7627 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7628                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7629 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7630                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7631
7632 let ExeDomain = SSEPackedSingle in {
7633   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7634                                            int_x86_avx2_vbroadcast_ss_ps>;
7635   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7636                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7637 }
7638 let ExeDomain = SSEPackedDouble in
7639 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7640                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7641
7642 let Predicates = [HasAVX2] in
7643 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7644                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7645
7646 let Predicates = [HasAVX] in
7647 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7648           (VBROADCASTF128 addr:$src)>;
7649
7650
7651 //===----------------------------------------------------------------------===//
7652 // VINSERTF128 - Insert packed floating-point values
7653 //
7654 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7655 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7656           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7657           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7658           []>, VEX_4V, VEX_L;
7659 let mayLoad = 1 in
7660 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7661           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7662           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7663           []>, VEX_4V, VEX_L;
7664 }
7665
7666 let Predicates = [HasAVX] in {
7667 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7668                                    (iPTR imm)),
7669           (VINSERTF128rr VR256:$src1, VR128:$src2,
7670                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7671 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7672                                    (iPTR imm)),
7673           (VINSERTF128rr VR256:$src1, VR128:$src2,
7674                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7675
7676 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7677                                    (iPTR imm)),
7678           (VINSERTF128rm VR256:$src1, addr:$src2,
7679                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7680 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7681                                    (iPTR imm)),
7682           (VINSERTF128rm VR256:$src1, addr:$src2,
7683                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7684 }
7685
7686 let Predicates = [HasAVX1Only] in {
7687 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7688                                    (iPTR imm)),
7689           (VINSERTF128rr VR256:$src1, VR128:$src2,
7690                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7691 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7692                                    (iPTR imm)),
7693           (VINSERTF128rr VR256:$src1, VR128:$src2,
7694                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7695 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7696                                    (iPTR imm)),
7697           (VINSERTF128rr VR256:$src1, VR128:$src2,
7698                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7699 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7700                                    (iPTR imm)),
7701           (VINSERTF128rr VR256:$src1, VR128:$src2,
7702                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7703
7704 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7705                                    (iPTR imm)),
7706           (VINSERTF128rm VR256:$src1, addr:$src2,
7707                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7708 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
7709                                    (bc_v4i32 (loadv2i64 addr:$src2)),
7710                                    (iPTR imm)),
7711           (VINSERTF128rm VR256:$src1, addr:$src2,
7712                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7713 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
7714                                    (bc_v16i8 (loadv2i64 addr:$src2)),
7715                                    (iPTR imm)),
7716           (VINSERTF128rm VR256:$src1, addr:$src2,
7717                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7718 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
7719                                    (bc_v8i16 (loadv2i64 addr:$src2)),
7720                                    (iPTR imm)),
7721           (VINSERTF128rm VR256:$src1, addr:$src2,
7722                          (INSERT_get_vinsert128_imm VR256:$ins))>;
7723 }
7724
7725 //===----------------------------------------------------------------------===//
7726 // VEXTRACTF128 - Extract packed floating-point values
7727 //
7728 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7729 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7730           (ins VR256:$src1, i8imm:$src2),
7731           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7732           []>, VEX, VEX_L;
7733 let mayStore = 1 in
7734 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7735           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7736           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7737           []>, VEX, VEX_L;
7738 }
7739
7740 // AVX1 patterns
7741 let Predicates = [HasAVX] in {
7742 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7743           (v4f32 (VEXTRACTF128rr
7744                     (v8f32 VR256:$src1),
7745                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7746 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7747           (v2f64 (VEXTRACTF128rr
7748                     (v4f64 VR256:$src1),
7749                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7750
7751 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
7752                          (iPTR imm))), addr:$dst),
7753           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7754            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7755 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
7756                          (iPTR imm))), addr:$dst),
7757           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7758            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7759 }
7760
7761 let Predicates = [HasAVX1Only] in {
7762 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7763           (v2i64 (VEXTRACTF128rr
7764                   (v4i64 VR256:$src1),
7765                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7766 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7767           (v4i32 (VEXTRACTF128rr
7768                   (v8i32 VR256:$src1),
7769                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7770 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7771           (v8i16 (VEXTRACTF128rr
7772                   (v16i16 VR256:$src1),
7773                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7774 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
7775           (v16i8 (VEXTRACTF128rr
7776                   (v32i8 VR256:$src1),
7777                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
7778
7779 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
7780                                 (iPTR imm))), addr:$dst),
7781           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7782            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7783 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
7784                                 (iPTR imm))), addr:$dst),
7785           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7786            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7787 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
7788                                 (iPTR imm))), addr:$dst),
7789           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7790            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7791 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
7792                                 (iPTR imm))), addr:$dst),
7793           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7794            (EXTRACT_get_vextract128_imm VR128:$ext))>;
7795 }
7796
7797 //===----------------------------------------------------------------------===//
7798 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7799 //
7800 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7801                           Intrinsic IntLd, Intrinsic IntLd256,
7802                           Intrinsic IntSt, Intrinsic IntSt256> {
7803   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7804              (ins VR128:$src1, f128mem:$src2),
7805              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7806              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7807              VEX_4V;
7808   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7809              (ins VR256:$src1, f256mem:$src2),
7810              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7811              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7812              VEX_4V, VEX_L;
7813   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7814              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7815              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7816              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7817   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7818              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7819              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7820              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7821 }
7822
7823 let ExeDomain = SSEPackedSingle in
7824 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7825                                  int_x86_avx_maskload_ps,
7826                                  int_x86_avx_maskload_ps_256,
7827                                  int_x86_avx_maskstore_ps,
7828                                  int_x86_avx_maskstore_ps_256>;
7829 let ExeDomain = SSEPackedDouble in
7830 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7831                                  int_x86_avx_maskload_pd,
7832                                  int_x86_avx_maskload_pd_256,
7833                                  int_x86_avx_maskstore_pd,
7834                                  int_x86_avx_maskstore_pd_256>;
7835
7836 //===----------------------------------------------------------------------===//
7837 // VPERMIL - Permute Single and Double Floating-Point Values
7838 //
7839 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7840                       RegisterClass RC, X86MemOperand x86memop_f,
7841                       X86MemOperand x86memop_i, PatFrag i_frag,
7842                       Intrinsic IntVar, ValueType vt> {
7843   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7844              (ins RC:$src1, RC:$src2),
7845              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7846              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7847   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7848              (ins RC:$src1, x86memop_i:$src2),
7849              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7850              [(set RC:$dst, (IntVar RC:$src1,
7851                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7852
7853   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7854              (ins RC:$src1, i8imm:$src2),
7855              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7856              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7857   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7858              (ins x86memop_f:$src1, i8imm:$src2),
7859              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7860              [(set RC:$dst,
7861                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7862 }
7863
7864 let ExeDomain = SSEPackedSingle in {
7865   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7866                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7867   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7868                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7869 }
7870 let ExeDomain = SSEPackedDouble in {
7871   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7872                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7873   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7874                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7875 }
7876
7877 let Predicates = [HasAVX] in {
7878 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7879           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7880 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7881           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7882 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7883                                (i8 imm:$imm))),
7884           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7885 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7886           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7887
7888 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7889           (VPERMILPDri VR128:$src1, imm:$imm)>;
7890 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7891           (VPERMILPDmi addr:$src1, imm:$imm)>;
7892 }
7893
7894 //===----------------------------------------------------------------------===//
7895 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7896 //
7897 let ExeDomain = SSEPackedSingle in {
7898 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7899           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7900           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7901           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7902                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7903 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7904           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7905           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7906           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7907                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7908 }
7909
7910 let Predicates = [HasAVX] in {
7911 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7912           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7913 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7914                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7915           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7916 }
7917
7918 let Predicates = [HasAVX1Only] in {
7919 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7920           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7921 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7922           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7923 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7924           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7925 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7926           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7927
7928 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7929                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7930           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7931 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7932                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7933           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7934 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7935                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7936           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7937 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7938                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7939           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7940 }
7941
7942 //===----------------------------------------------------------------------===//
7943 // VZERO - Zero YMM registers
7944 //
7945 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7946             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7947   // Zero All YMM registers
7948   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7949                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7950
7951   // Zero Upper bits of YMM registers
7952   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7953                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7954 }
7955
7956 //===----------------------------------------------------------------------===//
7957 // Half precision conversion instructions
7958 //===----------------------------------------------------------------------===//
7959 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7960   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7961              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7962              [(set RC:$dst, (Int VR128:$src))]>,
7963              T8, OpSize, VEX;
7964   let neverHasSideEffects = 1, mayLoad = 1 in
7965   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7966              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7967 }
7968
7969 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7970   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7971                (ins RC:$src1, i32i8imm:$src2),
7972                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7973                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7974                TA, OpSize, VEX;
7975   let neverHasSideEffects = 1, mayStore = 1 in
7976   def mr : Ii8<0x1D, MRMDestMem, (outs),
7977                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7978                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7979                TA, OpSize, VEX;
7980 }
7981
7982 let Predicates = [HasF16C] in {
7983   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7984   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7985   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7986   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7987 }
7988
7989 //===----------------------------------------------------------------------===//
7990 // AVX2 Instructions
7991 //===----------------------------------------------------------------------===//
7992
7993 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7994 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7995                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7996                  X86MemOperand x86memop> {
7997   let isCommutable = 1 in
7998   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7999         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
8000         !strconcat(OpcodeStr,
8001             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8002         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8003         VEX_4V;
8004   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8005         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
8006         !strconcat(OpcodeStr,
8007             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8008         [(set RC:$dst,
8009           (IntId RC:$src1,
8010            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8011         VEX_4V;
8012 }
8013
8014 let isCommutable = 0 in {
8015 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8016                                    VR128, memopv2i64, i128mem>;
8017 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8018                                     VR256, memopv4i64, i256mem>, VEX_L;
8019 }
8020
8021 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8022                   imm:$mask)),
8023           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8024 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8025                   imm:$mask)),
8026           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8027
8028 //===----------------------------------------------------------------------===//
8029 // VPBROADCAST - Load from memory and broadcast to all elements of the
8030 //               destination operand
8031 //
8032 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8033                           X86MemOperand x86memop, PatFrag ld_frag,
8034                           Intrinsic Int128, Intrinsic Int256> {
8035   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8036                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8037                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
8038   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8039                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8040                   [(set VR128:$dst,
8041                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
8042   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8043                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8044                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
8045   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8046                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8047                    [(set VR256:$dst,
8048                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8049                    VEX, VEX_L;
8050 }
8051
8052 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8053                                     int_x86_avx2_pbroadcastb_128,
8054                                     int_x86_avx2_pbroadcastb_256>;
8055 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8056                                     int_x86_avx2_pbroadcastw_128,
8057                                     int_x86_avx2_pbroadcastw_256>;
8058 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8059                                     int_x86_avx2_pbroadcastd_128,
8060                                     int_x86_avx2_pbroadcastd_256>;
8061 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8062                                     int_x86_avx2_pbroadcastq_128,
8063                                     int_x86_avx2_pbroadcastq_256>;
8064
8065 let Predicates = [HasAVX2] in {
8066   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8067           (VPBROADCASTBrm addr:$src)>;
8068   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8069           (VPBROADCASTBYrm addr:$src)>;
8070   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8071           (VPBROADCASTWrm addr:$src)>;
8072   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8073           (VPBROADCASTWYrm addr:$src)>;
8074   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8075           (VPBROADCASTDrm addr:$src)>;
8076   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8077           (VPBROADCASTDYrm addr:$src)>;
8078   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8079           (VPBROADCASTQrm addr:$src)>;
8080   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8081           (VPBROADCASTQYrm addr:$src)>;
8082
8083   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8084           (VPBROADCASTBrr VR128:$src)>;
8085   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8086           (VPBROADCASTBYrr VR128:$src)>;
8087   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8088           (VPBROADCASTWrr VR128:$src)>;
8089   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8090           (VPBROADCASTWYrr VR128:$src)>;
8091   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8092           (VPBROADCASTDrr VR128:$src)>;
8093   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8094           (VPBROADCASTDYrr VR128:$src)>;
8095   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8096           (VPBROADCASTQrr VR128:$src)>;
8097   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8098           (VPBROADCASTQYrr VR128:$src)>;
8099   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8100           (VBROADCASTSSrr VR128:$src)>;
8101   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8102           (VBROADCASTSSYrr VR128:$src)>;
8103   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8104           (VPBROADCASTQrr VR128:$src)>;
8105   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8106           (VBROADCASTSDYrr VR128:$src)>;
8107
8108   // Provide fallback in case the load node that is used in the patterns above
8109   // is used by additional users, which prevents the pattern selection.
8110   let AddedComplexity = 20 in {
8111     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8112               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8113     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8114               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8115     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8116               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8117
8118     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8119               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8120     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8121               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8122     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8123               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8124   }
8125 }
8126
8127 // AVX1 broadcast patterns
8128 let Predicates = [HasAVX1Only] in {
8129 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8130           (VBROADCASTSSYrm addr:$src)>;
8131 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8132           (VBROADCASTSDYrm addr:$src)>;
8133 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8134           (VBROADCASTSSrm addr:$src)>;
8135 }
8136
8137 let Predicates = [HasAVX] in {
8138 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
8139           (VBROADCASTSSYrm addr:$src)>;
8140 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
8141           (VBROADCASTSDYrm addr:$src)>;
8142 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8143           (VBROADCASTSSrm addr:$src)>;
8144
8145   // Provide fallback in case the load node that is used in the patterns above
8146   // is used by additional users, which prevents the pattern selection.
8147   let AddedComplexity = 20 in {
8148   // 128bit broadcasts:
8149   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8150             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8151   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8152             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8153               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8154               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8155   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8156             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8157               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8158               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8159
8160   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8161             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8162   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8163             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8164               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8165               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8166   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8167             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8168               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8169               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8170   }
8171 }
8172
8173 //===----------------------------------------------------------------------===//
8174 // VPERM - Permute instructions
8175 //
8176
8177 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8178                      ValueType OpVT> {
8179   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8180                    (ins VR256:$src1, VR256:$src2),
8181                    !strconcat(OpcodeStr,
8182                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8183                    [(set VR256:$dst,
8184                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8185                    VEX_4V, VEX_L;
8186   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8187                    (ins VR256:$src1, i256mem:$src2),
8188                    !strconcat(OpcodeStr,
8189                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8190                    [(set VR256:$dst,
8191                      (OpVT (X86VPermv VR256:$src1,
8192                             (bitconvert (mem_frag addr:$src2)))))]>,
8193                    VEX_4V, VEX_L;
8194 }
8195
8196 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
8197 let ExeDomain = SSEPackedSingle in
8198 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
8199
8200 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8201                          ValueType OpVT> {
8202   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8203                      (ins VR256:$src1, i8imm:$src2),
8204                      !strconcat(OpcodeStr,
8205                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8206                      [(set VR256:$dst,
8207                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8208                      VEX, VEX_L;
8209   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8210                      (ins i256mem:$src1, i8imm:$src2),
8211                      !strconcat(OpcodeStr,
8212                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8213                      [(set VR256:$dst,
8214                        (OpVT (X86VPermi (mem_frag addr:$src1),
8215                               (i8 imm:$src2))))]>, VEX, VEX_L;
8216 }
8217
8218 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
8219 let ExeDomain = SSEPackedDouble in
8220 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
8221
8222 //===----------------------------------------------------------------------===//
8223 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8224 //
8225 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8226           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8227           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8228           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8229                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8230 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8231           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8232           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8233           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
8234                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8235
8236 let Predicates = [HasAVX2] in {
8237 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8238           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8239 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8240           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8241 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8242           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8243
8244 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
8245                   (i8 imm:$imm))),
8246           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8247 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8248                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
8249           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8250 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
8251                   (i8 imm:$imm))),
8252           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8253 }
8254
8255
8256 //===----------------------------------------------------------------------===//
8257 // VINSERTI128 - Insert packed integer values
8258 //
8259 let neverHasSideEffects = 1 in {
8260 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8261           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8262           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8263           []>, VEX_4V, VEX_L;
8264 let mayLoad = 1 in
8265 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8266           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8267           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8268           []>, VEX_4V, VEX_L;
8269 }
8270
8271 let Predicates = [HasAVX2] in {
8272 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8273                                    (iPTR imm)),
8274           (VINSERTI128rr VR256:$src1, VR128:$src2,
8275                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8276 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8277                                    (iPTR imm)),
8278           (VINSERTI128rr VR256:$src1, VR128:$src2,
8279                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8280 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8281                                    (iPTR imm)),
8282           (VINSERTI128rr VR256:$src1, VR128:$src2,
8283                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8284 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8285                                    (iPTR imm)),
8286           (VINSERTI128rr VR256:$src1, VR128:$src2,
8287                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8288
8289 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8290                                    (iPTR imm)),
8291           (VINSERTI128rm VR256:$src1, addr:$src2,
8292                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8293 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8294                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8295                                    (iPTR imm)),
8296           (VINSERTI128rm VR256:$src1, addr:$src2,
8297                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8298 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8299                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8300                                    (iPTR imm)),
8301           (VINSERTI128rm VR256:$src1, addr:$src2,
8302                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8303 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8304                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8305                                    (iPTR imm)),
8306           (VINSERTI128rm VR256:$src1, addr:$src2,
8307                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8308 }
8309
8310 //===----------------------------------------------------------------------===//
8311 // VEXTRACTI128 - Extract packed integer values
8312 //
8313 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8314           (ins VR256:$src1, i8imm:$src2),
8315           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8316           [(set VR128:$dst,
8317             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8318           VEX, VEX_L;
8319 let neverHasSideEffects = 1, mayStore = 1 in
8320 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8321           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8322           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8323           VEX, VEX_L;
8324
8325 let Predicates = [HasAVX2] in {
8326 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8327           (v2i64 (VEXTRACTI128rr
8328                     (v4i64 VR256:$src1),
8329                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8330 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8331           (v4i32 (VEXTRACTI128rr
8332                     (v8i32 VR256:$src1),
8333                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8334 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8335           (v8i16 (VEXTRACTI128rr
8336                     (v16i16 VR256:$src1),
8337                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8338 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8339           (v16i8 (VEXTRACTI128rr
8340                     (v32i8 VR256:$src1),
8341                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8342
8343 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8344                          (iPTR imm))), addr:$dst),
8345           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8346            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8347 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8348                          (iPTR imm))), addr:$dst),
8349           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8350            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8351 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8352                          (iPTR imm))), addr:$dst),
8353           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8354            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8355 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8356                          (iPTR imm))), addr:$dst),
8357           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8358            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8359 }
8360
8361 //===----------------------------------------------------------------------===//
8362 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8363 //
8364 multiclass avx2_pmovmask<string OpcodeStr,
8365                          Intrinsic IntLd128, Intrinsic IntLd256,
8366                          Intrinsic IntSt128, Intrinsic IntSt256> {
8367   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8368              (ins VR128:$src1, i128mem:$src2),
8369              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8370              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8371   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8372              (ins VR256:$src1, i256mem:$src2),
8373              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8374              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8375              VEX_4V, VEX_L;
8376   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8377              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8378              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8379              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8380   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8381              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8382              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8383              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8384 }
8385
8386 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8387                                 int_x86_avx2_maskload_d,
8388                                 int_x86_avx2_maskload_d_256,
8389                                 int_x86_avx2_maskstore_d,
8390                                 int_x86_avx2_maskstore_d_256>;
8391 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8392                                 int_x86_avx2_maskload_q,
8393                                 int_x86_avx2_maskload_q_256,
8394                                 int_x86_avx2_maskstore_q,
8395                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8396
8397
8398 //===----------------------------------------------------------------------===//
8399 // Variable Bit Shifts
8400 //
8401 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8402                           ValueType vt128, ValueType vt256> {
8403   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8404              (ins VR128:$src1, VR128:$src2),
8405              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8406              [(set VR128:$dst,
8407                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8408              VEX_4V;
8409   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8410              (ins VR128:$src1, i128mem:$src2),
8411              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8412              [(set VR128:$dst,
8413                (vt128 (OpNode VR128:$src1,
8414                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8415              VEX_4V;
8416   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8417              (ins VR256:$src1, VR256:$src2),
8418              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8419              [(set VR256:$dst,
8420                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8421              VEX_4V, VEX_L;
8422   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8423              (ins VR256:$src1, i256mem:$src2),
8424              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8425              [(set VR256:$dst,
8426                (vt256 (OpNode VR256:$src1,
8427                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8428              VEX_4V, VEX_L;
8429 }
8430
8431 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8432 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8433 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8434 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8435 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8436
8437 //===----------------------------------------------------------------------===//
8438 // VGATHER - GATHER Operations
8439 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8440                        X86MemOperand memop128, X86MemOperand memop256> {
8441   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8442             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8443             !strconcat(OpcodeStr,
8444               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8445             []>, VEX_4VOp3;
8446   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8447             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8448             !strconcat(OpcodeStr,
8449               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8450             []>, VEX_4VOp3, VEX_L;
8451 }
8452
8453 let mayLoad = 1, Constraints
8454   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
8455   in {
8456   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8457   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8458   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8459   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8460   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8461   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8462   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8463   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8464 }